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K4M64163PH-RBF1L

器件型号:K4M64163PH-RBF1L
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

1M x 16Bit x 4 Banks Mobile SDRAM in 54CSP

K4M64163PH-RBF1L器件文档内容

K4M64163PH - R(B)G/F                                                             Mobile-SDRAM

1M x 16Bit x 4 Banks Mobile SDRAM in 54CSP

FEATURES                                                           GENERAL DESCRIPTION

1.8V power supply.                                               The K4M64163PH is 67,108,864 bits synchronous high data

LVCMOS compatible with multiplexed address.                      rate Dynamic RAM organized as 4 x 1,048,576 words by 16 bits,

Four banks operation.                                            fabricated with SAMSUNGs high performance CMOS technol-

MRS cycle with address key programs.                             ogy. Synchronous design allows precise cycle control with the

    -. CAS latency (1, 2 & 3).                                     use of system clock, and I/O transactions are possible on every
    -. Burst length (1, 2, 4, 8 & Full page).                      clock cycle. Range of operating frequencies, programmable
    -. Burst type (Sequential & Interleave).                       burst lengths and programmable latencies allow the same
EMRS cycle with address key programs.                            device to be useful for a variety of high bandwidth and high per-
All inputs are sampled at the positive going edge of the system  formance memory system applications.
   clock.

Burst read single-bit write operation.

Special Function Support.

-. PASR (Partial Array Self Refresh).

-. Internal TCSR (Temperature Compensated Self Refresh)

-. DS (Driver Strength)

DQM for masking.

Auto refresh.

64ms refresh period (4K cycle).

Commercial Temperature Operation (-25C ~ 70C).

Extended Temperature Operation (-25C ~ 85C).

54Balls CSP with 0.8mm ball pitch( -RXXX -Pb, -BXXX -Pb Free).

ORDERING INFORMATION

           Part No.                                  Max Freq.        Interface                                                     Package
K4M64163PH-R(B)G/F75                      133MHz(CL3), 83MHz(CL2)     LVCMOS
                                                                                                                                   54 CSP Pb
K4M64163PH-R(B)G/F90                      111MHz(CL3), 83MHz(CL2)                                                                   (Pb Free)

K4M64163PH-R(B)G/F1L                      111MHz(CL=3)*1, 66MHz(CL2)

- R(B)G : Low Power, Extended Temperature(-25C ~ 85C)
- R(B)F : Low Power, Commercial Temperature(-25C ~ 70C)

Notes :
1. In case of 40MHz Frequency, CL1 can be supported.
2. Samsung are not designed or manufactured for use in a device or system that is used under circumstance in which human life is

   potentially at stake. Please contact to the memory marketing team in samsung electronics when considering the use of a product
  contained herein for any specific purpose, such as medical, aerospace, nuclear, military, vehicular or undersea repeater use.

                                                                   1                                                               December 2003
K4M64163PH - R(B)G/F                                                                                                Mobile-SDRAM

FUNCTIONAL BLOCK DIAGRAM

                                                                                   Data Input Register              I/O Control      LWE
                                                                                                                                     LDQM
                              Bank Select                                                                                            DQi

CLK   Address Register                  Row Buffer           Row Decoder            1M x 16              Sense AMP  LDQMOutput Buffer
ADD                                Refresh Counter                                  1M x 16
                                                                                    1M x 16
                                         LCBR                                       1M x 16
                                   LRAS
                                                                                   Column Decoder

                                                             Col. Buffer        Latency & Burst Length

LCKE                                                                            Programming Register
                                                                                                  LWCBR
                        LRAS       LCBR                 LWE               LCAS

                                                             Timing Register

      CLK                     CKE                   CS       RAS          CAS   WE L(U)DQM

                                                                                2                                   December 2003
K4M64163PH - R(B)G/F                                                                                      Mobile-SDRAM

                            Package Dimension and Pin Configuration

           < Bottom View*1 >                                                                       < Top View*2 >

                        E1

               987654321                                                                              54Ball(6x9) CSP
           A
D1         B                                                                                   1   2      3   7        8            9
                                                                       eC
           D                                                                            A VSS DQ15 VSSQ VDDQ DQ0 VDD
           E
           F                                                                            B DQ14 DQ13 VDDQ VSSQ DQ2 DQ1
           G
           H                                                                    D/2     C DQ12 DQ11 VSSQ VDDQ DQ4 DQ3
           J                                                              D
                                                                                        D DQ10 DQ9 VDDQ VSSQ DQ6 DQ5
                                    E
                                                    E/2                                 E DQ8 NC VSS VDD LDQM DQ7

                       *2: Top View                                                     F UDQM CLK CKE CAS RAS WE

                                                                                        G NC A11 A9 BA0 BA1 CS

                                                                                        H      A8  A7     A6  A0       A1 A10

                                                                                        J VSS A5          A4  A3       A2 VDD

Max. 0.20  Encapsulant                            A                                     Pin Name                   Pin Function
                                          A1                                                CLK                    System Clock
                                                                                             CS
                              bz                                                            CKE                     Chip Select
                                                                                                                   Clock Enable
           *1: Bottom View                                                               A0 ~ A11
           < Top View*2 >                                                               BA0 ~ BA1                     Address
                                                                                                              Bank Select Address
                                                                                            RAS               Row Address Strobe
                                                                                            CAS             Column Address Strobe
                                                                                            WE
                                                                                        L(U)DQM                    Write Enable
                                                                                         DQ0 ~ 15           Data Input/Output Mask
                                                                                         VDD/VSS
                                                                                        VDDQ/VSSQ               Data Input/Output
                                                                                                             Power Supply/Ground
                                                                                                          Data Output Power/Ground

                        #A1 Ball Origin Indicator

                                                                                                                          [Unit:mm]

                                 SEC Week XXXX                                          Symbol     Min        Typ         Max
                            K4M64163PH
                                                                                           A       0.90       0.95        1.00

                                                                                           A1      0.30       0.35        0.40

                                                                                           E           -      8.00        -

                                                                                           E1          -      6.40        -

                                                                                           D           -      8.00        -

                                                                                           D1          -      6.40        -

                                                                                           e           -      0.80        -

                                                                                           b       0.40       0.45        0.50

                                                                                           z           -      -           0.10

                                                                                     3                                 December 2003
K4M64163PH - R(B)G/F                                                                                                         Mobile-SDRAM

ABSOLUTE MAXIMUM RATINGS

            Parameter                                     Symbol                                                 Value             Unit
                                                                                                                                    V
Voltage on any pin relative to Vss                      VIN, VOUT                                                -1.0 ~ 2.6         V
                                                                                                                                    C
Voltage on VDD supply relative to Vss                   VDD, VDDQ                                                -1.0 ~ 2.6         W
                                                                                                                                   mA
Storage temperature                                        TSTG                                                  -55 ~ +150

Power dissipation                                          PD                                                    1.0

Short circuit current                                      IOS                                                   50

NOTES:
Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are exceeded.
Functional operation should be restricted to recommended operating condition.
Exposure to higher than recommended voltage for extended periods of time could affect device reliability.

DC OPERATING CONDITIONS

Recommended operating conditions (Voltage referenced to VSS = 0V, TA = -25C ~ 85C for Extended, -25C ~ 70C for Commercial)

         Parameter                     Symbol  Min                 Typ  Max                                                  Unit  Note

                                       VDD     1.7                 1.8  1.95                                                 V

Supply voltage

                                       VDDQ    1.7                 1.8  1.95                                                 V

Input logic high voltage               VIH     0.8 x VDDQ          1.8  VDDQ + 0.3                                           V     1

Input logic low voltage                VIL     -0.3                0    0.3                                                  V     2

Output logic high voltage              VOH     VDDQ -0.2           -                                          -              V     IOH = -0.1mA

Output logic low voltage               VOL           -             -    0.2                                                  V     IOL = 0.1mA

Input leakage current                  ILI     -10                 -    10                                                   uA    3

NOTES :

1. VIH (max) = 2.2V AC.The overshoot voltage duration is  3ns.
2. VIL (min) = -1.0V AC. The undershoot voltage duration is  3ns.
3. Any input 0V  VIN  VDDQ.

   Input leakage currents include Hi-Z output leakage for all bi-directional buffers with tri-state outputs.
4. Dout is disabled, 0V  VOUT  VDDQ.

CAPACITANCE (VDD = 1.8V, TA = 23C, f = 1MHz, VREF =0.9V 50 mV)

                       Pin                     Symbol            Min    Max                                                  Unit  Note
                                                                                                                              pF
Clock                                          CCLK                2.0  4.0                                                   pF
                                                                                                                              pF
RAS, CAS, WE, CS, CKE, DQM                     CIN                 2.0  4.0                                                   pF

Address                                        CADD                2.0  4.0

DQ0 ~ DQ15                                     COUT                3.5  6.0

                                                                4                                                                  December 2003
K4M64163PH - R(B)G/F                                                                    Mobile-SDRAM

DC CHARACTERISTICS

Recommended operating conditions(Voltage referenced to VSS = 0V, TA = -25C ~ 85C for Extended, -25C ~ 70C for Commerial)

                                                                                        Version

Parameter                  Symbol          Test Condition                                             Unit Note

                                                                                   -75  -90      -IL

Operating Current                     Burst length = 1                             25   25       25 mA 1
(One Bank Active)          ICC1 tRC  tRC(min)

                                      IO = 0 mA

Precharge Standby Current in ICC2P CKE  VIL(max), tCC = 10ns                            0.3
                                                                                                              mA
power-down mode            ICC2PS CKE & CLK  VIL(max), tCC =
                                                                                        0.3

                           ICC2N   CKE  VIH(min), CS  VIH(min), tCC = 10ns              6.5
                                   Input signals are changed one time during 20ns
Precharge Standby Current
                                                                                                      mA
in non power-down mode
                                   CKE  VIH(min), CLK  VIL(max), tCC =
                           ICC2NS  Input signals are stable                             1

Active Standby Current      ICC3P CKE  VIL(max), tCC = 10ns                             5
in power-down mode         ICC3PS CKE & CLK  VIL(max), tCC =                                                 mA

                                                                                        1

Active Standby Current     ICC3N   CKE  VIH(min), CS  VIH(min), tCC = 10ns              12            mA
                                   Input signals are changed one time during 20ns

in non power-down mode

(One Bank Active)          ICC3NS  CKE  VIH(min), CLK  VIL(max), tCC =                  1             mA
                                   Input signals are stable

Operating Current          ICC4    IO = 0 mA                                       60   50       50 mA 1
(Burst Mode)                       Page burst
                                   4Banks Activated
                                   tCCD = 2CLKs

Refresh Current            ICC5 tARFC  tARFC(min)                                  50   50       50 mA 2

                                                               Internal TCSR Max 40          Max 85 C

                                                               Full Array          90            180

Self Refresh Current       ICC6 CKE  0.2V

                                                              1/2 of Full Array    80            160  uA

                                                              1/4 of Full Array    75            150

NOTES:
1. Measured with outputs open.
2. Refresh period is 64ms.
3. Unless otherwise noted, input swing IeveI is CMOS(VIH /VIL=VDDQ/VSSQ).

                                                        5                                             December 2003
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AC OPERATING TEST CONDITIONS(VDD = 1.7V~1.95V, TA = -25C ~ 85C for Extended, -25C ~ 70C for Commerial)

                    Parameter                 Value                                        Unit

AC input levels (Vih/Vil)                  0.9 x VDDQ / 0.2                                V

Input timing measurement reference level      0.5 x VDDQ                                   V

Input rise and fall time                      tr/tf = 1/1                                  ns

Output timing measurement reference level     0.5 x VDDQ                                   V

Output load condition                      See Figure 2

Output                         1.8V                                                        Vtt=0.5 x VDDQ
             10.6K                                                                          50
                                13.9K                                                        20pF
                                  VOH (DC) = VDDQ - 0.2V, IOH = -0.1mA              Z0=50
                                  VOL (DC) = 0.2V, IOL = 0.1mA

                                 20pF
                                                                            Output

Figure 1. DC Output Load Circuit

                                              Figure 2. AC Output Load Circuit

                                           6                                               December 2003
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OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

                                                                     Version

Parameter                                         Symbol                              Unit  Note

                                                            -75      -90         -IL

Row active to row active delay                   tRRD(min)  15       18          18   ns    1
RAS to CAS delay                                 tRCD(min)
Row precharge time                               tRP(min)   22.5     24          27   ns    1
                                                 tRAS(min)
Row active time                                 tRAS(max)   22.5     24          27   ns    1
                                                 tRC(min)
Row cycle time                                   tRDL(min)  50       50          50   ns    1
Last data in to row precharge                    tDAL(min)
Last data in to Active delay                     tCDL(min)           100              us
Last data in to new col. address delay           tBDL(min)
Last data in to burst stop                      tARFC(min)  72.5     74          77   ns    1
Auto refresh cycle time                         tSRFX(min)
Exit self refresh to active command              tCCD(min)           15               ns    2
Col. address to col. address delay      CAS latency=3
Number of valid output data             CAS latency=2                tRDL + tRP       -
Number of valid output data             CAS latency=1
Number of valid output data                                          1                CLK   2

                                                                     1                CLK   2

                                                                     80               ns

                                                                     120              ns

                                                                     1                CLK   3

                                                                     2

                                                                     1                ea    4

                                                                  -              0

NOTES:
1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time and then rounding off to the next

    higher integer.
2. Minimum delay is required to complete write.
3. All parts allow every cycle column address change.
4. In case of row precharge interrupt, auto precharge and read burst stop.

                                                            7                               December 2003
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AC CHARACTERISTICS(AC operating conditions unless otherwise noted)

                  Parameter                 Symbol        -75                                     -90        -1L  Unit Note
                                                    Min Max                                 Min Max    Min Max

                             CAS latency=3 tCC      7.5                                     9          9

CLK cycle time               CAS latency=2 tCC      12   1000                               12   1000  15   1000 ns   1

                             CAS latency=1 tCC      -                                       -          25

                             CAS latency=3 tSAC             6                                    7          7

CLK to valid output delay CAS latency=2 tSAC                9                                    9          10    ns  1,2

                             CAS latency=1 tSAC             -                                    -          20

                             CAS latency=3 tOH      2.0                                     2.0        2.0

Output data hold time        CAS latency=2 tOH      2.0                                     2.0        2.0        ns  2

                             CAS latency=1 tOH      -                                       -          2.0

CLK high pulse width                        tCH     2.5                                     3.0        3.0        ns  3

CLK low pulse width                         tCL     2.5                                     3.0        3.0        ns  3

Input setup time                            tSS     2.0                                     2.0        2.0        ns  3

Input hold time                             tSH     1                                       1          1.5        ns  3

CLK to output in Low-Z                      tSLZ    1                                       1          1          ns  2

                             CAS latency=3                  6                                    7          7

CLK to output in Hi-Z        CAS latency=2 tSHZ             9                                    9          10    ns

                             CAS latency=1                  -                                    -          20

NOTES :
1. Parameters depend on programmed CAS latency.
2. If clock rising time is longer than 1ns, (tr/2-0.5)ns should be added to the parameter.
3. Assumed input rise and fall time (tr & tf) = 1ns.

   If tr & tf is longer than 1ns, transient time compensation should be considered,
   i.e., [(tr + tf)/2-1]ns should be added to the parameter.

                                                         8                                                        December 2003
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SIMPLIFIED TRUTH TABLE

            COMMAND                   CKEn-1 CKEn  CS  RAS CAS  WE DQM BA0,1 A10/AP                                   A11,   Note
                                                                                                                    A9 ~ A0

Register    Mode Register Set         H  X         LL     L     L  X     OP CODE                                             1, 2

            Auto Refresh                 H                                                                                   3

                                      H            LL     LHX               X

                            Entry        L                                                                                   3

Refresh     Self
            Refresh
                                                   LH HH                                                                     3

                            Exit      L  H                         X        X

                                                   HX X X                                                                    3

Bank Active & Row Addr.               H  X         LL     HH X        V  Row Address

Read &      Auto Precharge Disable                                       L                                          Column 4

Column Address Auto Precharge Enable  H  X         LH     LHX         V  H                                          Address  4, 5
                                                                                                                    (A0~A7)

Write &     Auto Precharge Disable                                       L                                          Column 4

Column Address Auto Precharge Enable  H  X         LH     L     LX    V  H                                          Address  4, 5
                                                                                                                    (A0~A7)

Burst Stop                            H  X         LH     HL       X        X                                                6

            Bank Selection                                            V  L
            All Banks
Precharge                             H  X         LL     HL       X                                                X

                                                                      X  H

                                                   HX X X

Clock Suspend or            Entry     H  L                         X
Active Power Down
                                                   LV VV                    X

                            Exit      L  H XX XX X

                                                   HX X X

                            Entry     H  L                         X

Precharge Power Down                               LH HH
Mode                                                                                                             X

                                                   HX X X

                            Exit      L  H                         X

                                                   LV VV

DQM                                   H                X           V        X                                                7

                                                   HX X X

No Operation Command                  H  X                         X        X

                                                   LH HH

                                                                                                                       (V=Valid, X=Dont Care, H=Logic High, L=Logic Low)
NOTES :
1. OP Code : Operand Code

   A0 ~ A11 & BA0 ~ BA1 : Program keys. (@MRS)
2. MRS can be issued only at all banks precharge state.

   A new command can be issued after 2 CLK cycles of MRS.
3. Auto refresh functions are the same as CBR refresh of DRAM.

   The automatical precharge without row precharge command is meant by "Auto".
   Auto/self refresh can be issued only at all banks precharge state.
   Partial self refresh can be issued only after setting partial self refresh mode of EMRS.
4. BA0 ~ BA1 : Bank select addresses.
5. During burst read or write with auto precharge, new read/write command can not be issued.
   Another bank read/write command can be issued after the end of burst.
   New row active of the associated bank can be issued at tRP after the end of burst.
6. Burst stop command is valid at every burst length.
7. DQM sampled at the positive going edge of CLK masks the data-in at that same CLK in write operation (Write DQM latency is 0), but in read operation,
   it makes the data-out Hi-Z state after 2 CLK cycles. (Read DQM latency is 2).

                                                       9                                                            December 2003
K4M64163PH - R(B)G/F                                                                                    Mobile-SDRAM

A. MODE REGISTER FIELD TABLE TO PROGRAM MODES

Register Programmed with Normal MRS

Address        BA0 ~ BA1           A11 ~ A10/AP A9*2 A8 A7 A6 A5 A4 A3 A2 A1 A0

Function       "0" Setting for        RFU*1      W.B.L Test Mode                           CAS Latency  BT  Burst Length
               Normal MRS

Normal MRS Mode

          Test Mode                   CAS Latency            Burst Type                                    Burst Length

A8 A7          Type             A6 A5 A4 Latency A3                  Type                      A2 A1 A0     BT=0         BT=1
                                                                  Sequential                    000           1            1
0 0 Mode Register Set 0 0 0 Reserved 0

01             Reserved         001                1      1       Interleave                   001          2            2

10             Reserved         010                2         Mode Select                       010          4            4

11             Reserved         011                3      BA1 BA0 Mode 0 1 1                                8            8

      Write Burst Length        1 0 0 Reserved                                                 1 0 0 Reserved Reserved

A9           Length             1 0 1 Reserved                                             Setting 1 0 1 Reserved Reserved

                                                          0 0 for Nor-

0              Burst            1 1 0 Reserved                                             mal MRS 1 1 0 Reserved Reserved

1            Single Bit         1 1 1 Reserved                                                 1 1 1 Full Page Reserved

                                                                                                        Full Page Length x16 : 64Mb(256)

Register Programmed with Extended MRS

Address BA1 BA0 A11 ~ A10/AP A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

Function Mode Select                   RFU*1                                               DS  0        0      PASR

EMRS for PASR(Partial Array Self Ref.) & DS(Driver Strength)

               Mode Select                                Driver Strength                                  PASR
                                                 A6 A5 Driver Strength A2 A1 A0                            Size of Refreshed Array
BA1       BA0             Mode
                                                                                                                     Full Array
   0      0               Normal MRS             00              Full                          000               1/2 of Full Array
                            Reserved                                                                             1/4 of Full Array
   0      1                                      01              1/2                           001
                                                                                                                     Reserved
   1      0    EMRS for Mobile SDRAM 1 0                         1/4                           010                   Reserved
                                                                                                                     Reserved
   1      1               Reserved               11              1/8                           011                   Reserved
                                                                                                                     Reserved
                            Reserved Address                                                   100

A11~A10/AP            A9        A8           A7       A4               A3                      101

                                                                                               110

      0               0         0            0        0                0

                                                                                               111

NOTES:
1.RFU(Reserved for future use) should stay "0" during MRS cycle.
2.If A9 is high during MRS cycle, "Burst Read Single Bit Write" function will be enabled.

                                                             10                                                December 2003
K4M64163PH - R(B)G/F                                             Mobile-SDRAM

Partial Array Self Refresh

1. In order to save power consumption, Mobile SDRAM has PASR option.
2. Mobile SDRAM supports 3 kinds of PASR in self refresh mode : Full Array, 1/2 of Full Array and 1/4 of Full Array.

BA1=0 BA1=0                    BA1=0 BA1=0                   BA1=0 BA1=0
BA0=0 BA0=1                    BA0=0 BA0=1                   BA0=0 BA0=1

BA1=1 BA1=1                    BA1=1 BA1=1                   BA1=1 BA1=1
BA0=0 BA0=1                    BA0=0 BA0=1                   BA0=0 BA0=1

- Full Array                   - 1/2 Array                        - 1/4 Array

                                                                                                                                               Partial Self Refresh Area

Internal Temperature Compensated Self Refresh (TCSR)

Note :
1. In order to save power consumption, Mobile-SDRAM includes the internal temperature sensor and control units to control the

   self refresh cycle automatically according to the two temperature range ; Max. 40 C, Max. 85 C.
2. If the EMRS for external TCSR is issued by the controller, this EMRS code for TCSR is ignored.

                               Self Refresh Current (Icc 6)

Temperature Range                                                                                                     Unit

      Max. 40 C   Full Array  1/2 of Full Array             1/4 of Full Array
      Max. 85 C
                   90          80                            75

                                                                                                                      uA

                   180         160                           150

B. POWER UP SEQUENCE

1. Apply power and attempt to maintain CKE at a high state and all other inputs may be undefined.
- Apply VDD before or at the same time as VDDQ.

2. Maintain stable power, stable clock and NOP input condition for a minimum of 200us.
3. Issue precharge commands for all banks of the devices.
4. Issue 2 or more auto-refresh commands.
5. Issue a mode register set command to initialize the mode register.
6. Issue a extended mode register set command to define DS or PASR operating type of the device after normal MRS.

EMRS cycle is not mandatory and the EMRS command needs to be issued only when DS or PASR is used.
The default state without EMRS command issued is the half driver strength and full array refreshed.
The device is now ready for the operation selected by EMRS.
For operating with DS or PASR , set DS or PASR mode in EMRS setting stage.
In order to adjust another mode in the state of DS or PASR mode, additional EMRS set is required but power up sequence is not
needed again at this time. In that case, all banks have to be in idle state prior to adjusting EMRS set.

                               11                                               December 2003
K4M64163PH - R(B)G/F                                 Mobile-SDRAM

C. BURST SEQUENCE
1. BURST LENGTH = 4

   Initial Address

                         Sequential                  Interleave

   A1        A0

   0               0  0  1           2      3  0  1              2  3

   0               1  1  2           3      0  1  0              3  2

   1               0  2  3           0      1  2  3              0  1

   1               1  3  0           1      2  3  2              1  0

2. BURST LENGTH = 8

  Initial Address        Sequential               Interleave
A2 A1 A0

0      0  0           0123456701234567

0      0  1           1234567010325476

0      1  0           2345670123016745

0      1  1           3456701232107654

1      0  0           4567012345670123

1      0  1           5670123454761032

1      1  0           6701234567452301

1      1  1           7012345676543210

                                        12                          December 2003
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