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ISL6548ACRZA

器件型号:ISL6548ACRZA
器件类别:半导体    模拟混合信号IC   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

0.8 A DUAL SWITCHING CONTROLLER, 280 kHz SWITCHING FREQ-MAX, PQCC28

0.8 A 双开关控制器, 280 kHz 开关 最大频率, PQCC28

参数
参数名称属性值
功能数量1
端子数量28
额定输入电压5 V
最大限制输入电压5.5 V
最小限制输入电压4.5 V
最大工作温度70 Cel
最小工作温度0.0 Cel
加工封装描述6 X 6 MM, ROHS COMPLIANT, PLASTIC, MO-220VJJC, QFN-28
无铅Yes
欧盟RoHS规范Yes
状态ACTIVE
包装形状SQUARE
包装尺寸CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
表面贴装Yes
端子形式NO LEAD
端子间距0.6500 mm
端子涂层MATTE TIN
端子位置QUAD
包装材料PLASTIC/EPOXY
温度等级COMMERCIAL
控制模式VOLTAGE
控制技术PULSE WIDTH MODULATION
最大输出电流0.8000 A
模拟IC其它类型DUAL SWITCHING CONTROLLER
交换机配置PUSH-PULL
最大开关频率280 kHz

ISL6548ACRZA器件文档内容

                                                              January 3, 2006  ISL6548A

          Data Sheet                                                                   FN9189.2

ACPI Regulator/Controller for                                  Features
Dual Channel DDR Memory Systems
                                                                Generates 5 Regulated Voltages
The ISL6548A provides a complete ACPI compliant power             - Synchronous Buck PWM Controller for DDR VDDQ
solution for up to 4 DIMM dual channel DDR/DDR2 Memory            - 3A Integrated Sink/Source Linear Regulator with
systems. Included are both a synchronous buck controller to          Accurate VDDQ/2 Divider Reference for DDR VTT
supply VDDQ during S0/S1 and S3 states. During S0/S1              - PWM Regulator for GMCH Core
state, a fully integrated sink-source regulator generates an      - Sink/Source LDO Regulator for CPU/GMCH VTT
accurate (VDDQ/2) high current VTT voltage without the               Termination
need for a negative supply. A second PWM controller, which        - LDO Regulator for ICH7
requires external MOSFET drivers, is available for regulation
of the GMCH Core voltage. A sink/source LDO controller is       ACPI Compliant Sleep State Control
also integrated for the CPU/GMCH VTT termination voltage
regulation. Another LDO is available for the ICH7 voltage.      Glitch-free Transitions During State Changes

The switching PWM controller drives two N-Channel               VDDQ PWM Controller Drives Low Cost N-Channel
MOSFETs in a synchronous-rectified buck converter                 MOSFETs
topology. The synchronous buck converter uses voltage-
mode control with fast transient response. The switching       250kHz Constant Frequency Operation
regulator provides a maximum static regulation tolerance of       - Both PWM Controllers are Phase Shifted 180
2% over line, load, and temperature ranges. The output is
user-adjustable by means of external resistors down to 0.8V.    Tight Output Voltage Regulation
                                                                  - All Outputs: 2% Over Temperature
An integrated soft-start feature brings all outputs into
regulation in a controlled manner when returning to S0/S1       Fully-Adjustable Outputs with Wide Voltage Range: Down
state from any sleep state. During S0 the VIDPGD signal           to 0.8V supports DDR and DDR2 Specifications
indicates that the GMCH and CPU VTT termination voltage
is within spec and operational.                                 Simple Single-Loop Voltage-Mode PWM Control Design

All outputs, except VICH7, have undervoltage protection. The    Fast PWM Converter Transient Response
switching regulator also has overvoltage and overcurrent
protection. Thermal shutdown is integrated.                     Under and Overvoltage Monitoring

                                                                OCP on the VDDQ Switching Regulator
                                                                Integrated Thermal Shutdown Protection

                                                                Pb-Free Plus Anneal Available (RoHS Compliant)

                                                               Applications

                                                                Single and Dual Channel DDR Memory Power Systems in
                                                                  ACPI Compliant PCs

                                                                Graphics Cards - GPU and Memory Supplies
                                                                ASIC Power Supplies

                                                                Embedded Processor and I/O Supplies

                                                                DSP Supplies

1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                      1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

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                                                 ISL6548A

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        PART     PART      TEMP.                       PKG.                          ISL6548A (QFN)
     NUMBER   MARKING     RANGE   PACKAGE DWG. #                                         TOP VIEW

ISL6548ACRZA                (C)                                                     LGATE
(Note)                                                                                      GND
              ISL6548ACRZ 0 to 70 28 Ld 6x6 QFN L28.6x6                                             UGATE
                                                 (Pb-free)                                                  BOOT
                                                                                                                   PHASE
                                                                                                                           S5#
                                                                                                                                   OCSET

                                                                                     28 27 26 25 24 23 22

ISL6548ACRZA-T ISL6548ACRZ 0 to 70 28 Ld 6x6 QFN L28.6x6               5VSBY 1                                                              21 DRIVE3

(Note)                            (Pb-free)

                                  Tape and Reel                        S3# 2                                                                20 FB3

NOTE: Intersil Pb-free plus anneal products employ special Pb-free           P12V 3  GND                                                    19 PWM4
material sets; molding compounds/die attach materials and 100% matte          GND 4   29                                                    18 FB4
tin plate termination finish, which are RoHS compliant and compatible  DDR_VTT 5                                                            17 COMP4
with both SnPb and Pb-free soldering operations. Intersil Pb-free
products are MSL classified at Pb-free peak reflow temperatures that
meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

                                                                       DDR_VTT 6                                                            16 COMP

                                                                       VDDQ 7                                                               15 FB

                                                                                     8 9 10 11 12 13 14

                                                                                     VDDQ
                                                                                            DDR_VTTSNS

                                                                                                    DRIVE2_U
                                                                                                            FB2

                                                                                                                   VIDPGD
                                                                                                                           DRIVE2_L

                                                                                                                                   VREF_IN

                       2                                                                                                                    FN9189.2

                                                                                                                                            January 3, 2006
                           Block Diagram

                                                                            5VSBY  P12V   S3# S5#               FB                                     COMP

                           PWM4                                       180                                                                                       250kHz                BOOT
                                                                     PHASE                                                                                   OSCILLATOR                UGATE
                                                                     SHIFT
                                                                                                                                                  EA1
                                                                                   POR

3

                                                                                                                                                                     PWM

                           COMP4                                                                                   EA1 ACTIVE                                                   5VSBY
                                                                EA4                                                     IN S3
                                                                                           MONITOR AND CONTROL                                                                         LGATE
                                FB4                                                                             FAULT
                                                                            SOFT-START & ENABLE A
                                               P12V                         SOFT-START & ENABLE B                S3                                                   OC               PHASE           ISL6548A
                                          EA2                               SOFT-START & ENABLE C                                                                    COMP 20A         OCSET
                                                                            ENABLE DDR_VTT
                           DRIVE2_U                                         ENABLE VIDPGD
                                    FB2
                                                                                VOLTAGE
                                                                              REFERENCE                                                                                                       VTTSNS
                                                                            0.800V                                                                                                            VDDQ(2)
                                                                            0.680V (-15%)                                                                                                     VTT(2)
                                                                            0.920V (+15%)                                                                                       RU
                                                                                                                                                                                              VREF_IN
                           DRIVE2_L                                                                                                                          VTT
                                                                                                                                                             REG
                                                                            UV     UV/OV
                                                                            UV/OV                                                                                          RL
                                               P12V                         UV
                                          EA3

                           DRIVE3
                                FB3

January 3, 2006                                                                           VIDPGD                    GND PAD                                  GND(2)

                 FN9189.2
                                                                       ISL6548A

Simplified Power System Diagram

                                                                     5VSBY         12V                                   5VDUAL

                       3V3ATX          SLP_S3                      SLEEP           ISL6548A                                            Q1
                                       SLP_S5                      STATE                                                                                     VDDQ
                       Q3                                          LOGIC               PWM
VGMCH                                  Intersil                                  CONTROLLER                                                            +
                                          FET DRIVER                 PWM                                                               Q2
            +                                                  CONTROLLER
                        Q4

                                                                                         VTT                                                                                 VREF
                                                                                   REGULATOR                                                                                   VTT
                                                                                                                                                                        +
                    Q5                                             LINEAR                                                3V3ATX or VGMCH
VTT_GMCH/CPU                                                   CONTROLLER                                                                             Q7      VICH7

                  +                                                                  LINEAR                                                                +
                                                                                 CONTROLLER
                         Q6

Typical Application                                                      5VSBY 12V

                                                       3VDUAL

                                                                                                                                       5VDUAL

                                                                                                                         DBOOT

                               ATX3V3  SLP_S5         Intersil VIDPGD                                              BOOT        ROCSET
                                       SLP_S3            FET DRIVERS5#                                            OCSET    CBOOT
                                                               S3#
                                                                                               5VSBY                              C1
                               Q3                                                                           P12VISL6548AUGATER2 C2     Q1
                                                                                                                  PHASE                                    VDDQ_DDR
         VGMCH                                                 PWM4                                                                                         +
VTT_GMCH/CPU
                        Q4                             C5      COMP4                         LGATE                                     Q2
                     R5                                 C6 R6  FB4               DDR_VDDQ(x2)
                C7 R7                                          DRIVE2_U                                                                R3 C3
                 Q5                                   R8                                      COMP

                                                                                                   FB                                 R1
                                                                                           VREF_IN                       R4

                                                               FB2                                                                                            VTT_DDR
                                                                                               DDR_VTT(x2)
                                       R9
                                                       R10                                                                             ATX3V3 or VGMCH

                Q6                                             DRIVE2_L          DDR_VTTSNS
                                                                                         DRIVE3
                                                                                                                                                         Q7
                                                                            GND                                                                                    VICH7
                                                                                                                                        R11
                                                                                                                  FB3    R12

                                   4                                                                                                                                      FN9189.2

                                                                                                                                                                   January 3, 2006
                                        ISL6548A

Absolute Maximum Ratings                                                                      Thermal Information

5VSBY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to +7V     Thermal Resistance (Typical, Notes 1, 2) JA (C/W) JC (C/W)
P12V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . GND - 0.3V to +14V
Absolute Boot Voltage, VBOOT . . . . . . . . . . . . . . . . . . . . . . . +15.0V             QFN Package . . . . . . . . . . . . . . . . . . .     32       4
Upper Driver Supply Voltage, VBOOT - VPHASE . . . . . . . . . . . +6.0V
All other Pins . . . . . . . . . . . . . . . . . . . . GND - 0.3V to 5VCC + 0.3V              Maximum Junction Temperature (Plastic Package) . . . . . . . . 150C
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 2
                                                                                              Maximum Storage Temperature Range . . . . . . . . . . . -65C to 150C

                                                                                              Maximum Lead Temperature (Soldering 10s) . . . . . . . . . . . . . 300C

Recommended Operating Conditions

Supply Voltage on 5VSBY . . . . . . . . . . . . . . . . . . . . . . . . +5V 10%
Supply Voltage on P12V . . . . . . . . . . . . . . . . . . . . . . . . +12V 10%
Ambient Temperature Range . . . . . . . . . . . . . . . . . . . . . 0C to 70C
Junction Temperature Range. . . . . . . . . . . . . . . . . . . . 0C to 125C

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation of the
device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

NOTES:
1. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features. See
     Tech Brief TB379.
2. For JC, the "case temp" location is the center of the exposed metal pad on the package underside.

Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block and Simplified Power System

                                               Diagrams and Typical Application Schematics

           PARAMETER            SYMBOL                                                        TEST CONDITIONS      MIN TYP MAX UNITS

5VSBY SUPPLY CURRENT

Nominal Supply Current          ICC_S0  S3# & S5# HIGH, UGATE/LGATE Open                                           5.5 7.0 8.0 mA
POWER-ON RESET
                                ICC_S5  S5# LOW, S3# Don't Care, UGATE/LGATE Open -                                                              700 850     A

Rising 5VSBY POR Threshold                                                                                         4.10 - 4.45                               V

Falling 5VSBY POR Threshold                                                                                        3.60 - 3.95                               V

Rising P12V POR Threshold                                                                                          10.0 - 10.5                               V

Falling P12V POR Threshold                                                                                         8.80 - 9.75                               V

OSCILLATOR AND SOFT-START

PWM Frequency                    fOSC                                                                              220 250 280 kHz
Ramp Amplitude                  VOSC
Soft-Start Interval                                                                                                -                             1.5    -    V
REFERENCE VOLTAGE                 tSS
                                                                                                                   6.5 8.2 9.5                               ms

Reference Voltage               VREF                                                                               - 0.800 -                                 V
System Accuracy
                                                                                                                   -2.0                          - +2.0      %

VDDQ AND VGMCH PWM CONTROLLER ERROR AMPLIFIERS

DC Gain                                 Guaranteed By Design                                                       -                             80     -    dB

Gain-Bandwidth Product          GBWP                                                                               15                            -      -    MHz

Slew Rate                       SR                                                                                 -                             6      -    V/s

CONTROL I/O (S3#, S5#)

LOW Level Input Threshold                                                                                          0.75 -                               -    V

HIGH Level Input Threshold                                                                                         -                             -      2.2  V

                             5                                                                                                                               FN9189.2

                                                                                                                                                           January 3, 2006
                                                           ISL6548A

Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block and Simplified Power System

                                               Diagrams and Typical Application Schematics (Continued)

            PARAMETER              SYMBOL                  TEST CONDITIONS                 MIN TYP MAX UNITS

PWM CONTROLLER GATE DRIVERS

UGATE and LGATE Source             IGATE                                                   - -0.8 -      A
UGATE and LGATE Sink               IGATE
VTT REGULATOR                                                                              -   0.8  -    A

Upper Divider Impedance            RU                                                      -   2.5  -    k
Lower Divider Impedance
Maximum VTT Load Current           RL                                                      -   2.5  -    k

                                   IVTT_MAX Periodic load applied with 30% duty cycle and  -3  -    3    A

                                           10ms period using ISL6548A_6506EVAL1

                                           evaluation board (see Application Note AN1124)

LINEAR REGULATORS

DC Gain                                    Guaranteed By Design                            -   80   -    dB

Gain Bandwidth Product             GBWP                                                    15  -    -    MHz

Slew Rate                          SR                                                      -   6    -    V/s

DRIVEn High Output Voltage                 DRIVEn Unloaded                                 9.75 10.0 -   V

DRIVEn Low Output Voltage                                                                  - 0.16 0.50   V

DRIVEn High Output Source Current          VFB = 770mV, VDRIVEn = 0V                       -   1.7  -    mA
DRIVEn Low Output Sink Current             VFB = 830mV, VDRIVEn = 10V
VIDPGD                                                                                     - 1.20 -      mA

VTT_GMCH/CPU Rising Threshold              S0                                              .725 .740 -   V

VTT_GMCH/CPU Falling Threshold             S0                                              - 0.700 0.715 V

PROTECTION

OCSET Current Source               IOCSET                                                  18 20 22      A
VTT_DDR Current Limit
VDDQ OV Level                              By Design                                       -3.3 -   3.3  A
VDDQ UV Level
VTT_DDR OV Level                   VFB/VREF S0/S3                                          - 115 -       %
VTT_DDR UV Level
VGMCH UV Level                     VFB/VREF S0/S3                                          -   85   -    %
VTT_GMCH/CPU UV Level
Thermal Shutdown Limit             VTT/VVREF_IN S0                                         - 115 -       %

                                   VTT/VVREF_IN S0                                         -   85   -    %

                                   VFB4/VREF S0                                            -   85   -    %

                                   VFB2/VREF S0                                            -   85   -    %

                                   TSD     By Design                                       - 140 -       C

Functional Pin Description                                 P12V (Pin 3)

5VSBY (Pin 1)                                              The VTT regulation circuit and the Linear Drivers are
                                                           powered by P12V. P12V is not required during S3/S4/S5
5VSBY is the bias supply of the ISL6548A. It is typically  operation. P12V is typically connected to the +12V rail of an
connected to the 5V standby rail of an ATX power supply.   ATX power supply.
During S4/S5 sleep states the ISL6548A enters a reduced
power mode and draws less than 1mA (ICC_S5) from the       GND (Pins 4, 27, 29)
5VSBY supply. The supply to 5VSBY should be locally
bypassed using a 0.1F capacitor.                          The GND terminals of the ISL6548A provide the return path
                                                           for the VTT LDO, and switching MOSFET gate drivers. High
                                                           ground currents are conducted directly through the exposed
                                                           paddle of the QFN package which must be electrically
                                                           connected to the ground plane through a path as low in
                                                           inductance as possible.

                            6                                                                            FN9189.2

                                                                                                        January 3, 2006
                                                                             ISL6548A

UGATE (Pin 26)                                                               DDR_VTT (Pins 5, 6)
                                                                             The DDR_VTT pins should be connect externally together.
Connect this pin to the upper MOSFET's gate. This pin                        During S0/S1 states, the DDR_VTT pins serve as the
provides the PWM-controlled gate drive for the upper                         outputs of the VTT linear regulator. During S3 state, the VTT
MOSFET. This pin is also monitored by the adaptive shoot-                    regulator is disabled.
through protection circuitry to determine when the upper
MOSFET has turned off. Do not insert any circuitry between                   DDR_VTTSNS (Pin 9)
this pin and the gate of the upper MOSFET, as it may                         VTTSNS is used as the feedback for control of the VTT linear
interfere with the internal adaptive shoot-through protection                regulator. Connect this pin to the VTT output at the physical
circuitry and render it ineffective.                                         point of desired regulation.

LGATE (Pin 28)                                                               VREF_IN (Pin 14)
                                                                             A capacitor, CSS, connected between VREF_IN and ground
Connect this pin to the lower MOSFET's gate. This pin                        is required. This capacitor and the parallel combination of
provides the PWM-controlled gate drive for the lower                         the Upper and Lower Divider Impedance (RU||RL), sets the
MOSFET. This pin is also monitored by the adaptive shoot-                    time constant for the start up ramp when transitioning from
through protection circuitry to determine when the lower                     S3/S4/S5 to S0/S1/S2.
MOSFET has turned off. Do not insert any circuitry between
this pin and the gate of the lower MOSFET, as it may                         The minimum value for CSS can be found through the
interfere with the internal adaptive shoot-through protection                following equation:
circuitry and render it ineffective.
                                                                             CSS > C---1--V-0---T----T-2--O-A----U----T-R-----U--V---|-D|---R-D---L-Q---
FB (Pin 15) and COMP (Pin 16)
                                                                             The calculated capacitance, CSS, will charge the output
The VDDQ switching regulator employs a single voltage                        capacitor bank on the VTT rail in a controlled manner without
control loop. FB is the negative input to the voltage loop error             reaching the current limit of the VTT LDO.
amplifier. The VDDQ output voltage is set by an external
resistor divider connected to FB. With a properly selected                   BOOT (Pin 25)
divider, VDDQ can be set to any voltage between the power                    This pin provides ground referenced bias voltage to the
rail (reduced by converter losses) and the 0.8V reference.                   upper MOSFET driver. A bootstrap circuit is used to create a
Loop compensation is achieved by connecting an AC                            voltage suitable to drive a logic-level N-channel MOSFET.
network across COMP and FB.
                                                                             PWM4 (Pin 19)
The FB pin is also monitored for under and overvoltage                       This pin provides the PWM output for the GMCH core
events.                                                                      switching regulator. Connect this pin to the PWM input of an
                                                                             Intersil MOSFET driver.
PHASE (Pin 24)
                                                                             FB4 (Pin 18) and COMP4 (Pin 17)
Connect this pin to the upper MOSFET's source. This pin is                   The GMCH core switching regulator employs a single
used to monitor the voltage drop across the upper MOSFET                     voltage control loop. FB4 is the negative input to the voltage
for overcurrent protection.                                                  loop error amplifier. The GMCH core output voltage is set by
                                                                             an external resistor divider connected to FB4. With a
OCSET (Pin 22)                                                               properly selected divider, VGMCH can be set to any voltage
                                                                             between the power rail (reduced by converter losses) and
Connect a resistor (ROCSET) from this pin to the drain of the                the 0.8V reference. Loop compensation is achieved by
upper MOSFET. ROCSET, an internal 20A current source                        connecting an AC network across COMP4 and FB4.
(IOCSET), and the upper MOSFET on-resistance (rDS(ON))
set the converter overcurrent (OC) trip point according to the               The FB4 pin is also monitored for undervoltage events.

following equation:                                                          FB2 (Pin 11)
                                                                             Connect the output of the VTT_GMCH/CPU linear regulator to
IPEAK  =  I--O-----C----S----E----T----x---R-----O----C----S----E----T--     this pin through a properly sized resistor divider. The voltage
                rDS(ON)                                                      at this pin is regulated to 0.8V. This pin is monitored for
                                                                             undervoltage events.
An overcurrent trip cycles the soft-start function.

VDDQ (Pins 7, 8)

The VDDQ pins should be connected externally together to
the regulated VDDQ output. During S0/S1 states, the VDDQ
pins serve as inputs to the VTT regulator and to the VTT
Reference precision divider.

                                                                          7            FN9189.2

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   ISL6548A

DRIVE2_U (Pin 10)                                                Initialization
This pin provides the gate voltage for the VTT_GMCH/CPU
linear regulator upper pass transistor. Connect this pin to the  The ISL6548A automatically initializes upon receipt of input
gate terminal of an external N-Channel MOSFET transistor.        power. Special sequencing of the input supplies is not
                                                                 necessary. The Power-On Reset (POR) function continually
DRIVE2_L (Pin 13)                                                monitors the input bias supply voltages. The POR monitors
This pin provides the gate voltage for the VTT_GMCH/CPU          the bias voltage at the 5VSBY and P12V pins. The POR
linear regulator lower pass transistor. Connect this pin to the  function initiates soft-start operation after the bias supply
gate terminal of an external N-Channel MOSFET transistor.        voltages exceed their POR thresholds.

FB3 (Pin 20)                                                     ACPI State Transitions
Connect the output of the ICH7 linear regulator to this pin
through a properly sized resistor divider. The voltage at this   Figure 1 shows how the individual regulators are controlled
pin is regulated to 0.8V.                                        during all state transitions. All references to timing in this
                                                                 section are in reference to Figure 1.
DRIVE3 (Pin 21)
This pin provides the gate voltage for the ICH7 linear           Cold Start (S4/S5 to S0 Transition)
regulator pass transistor. Connect this pin to the gate
terminal of an external N-Channel MOSFET transistor.             At the onset of a mechanical start, time t0 in Figure 1, the
                                                                 ISL6548A receives its bias voltage from the 5V Standby bus
VIDPGD (Pin 12)                                                  (5VSBY). Once the 5VSBY rail has exceeded the POR
The VIDPGD pin is an open-drain logic output that changes        threshold, the ISL6548A will remain in an internal S5 state
to a logic low if the VTT_GMCH/CPU linear regulator is out of    until both the SLP_S3 and SLP_S5 signal have transitioned
regulation in S0/S1/S2 state. VIDPGD will always be low in       high and the 12V POR threshold has been exceeded by the
any state other than S0/S1/S2.                                   +12V rail from the ATX, which occurs at time t1.

SLP_S5# (Pin 23)                                                 Once all of these conditions are met, the PWM error
This pin accepts the SLP_S5# sleep state signal.                 amplifiers will first be reset by internally shorting the COMP
                                                                 pins to the respective FB pins. This reset lasts for three soft-
SLP_S3# (Pin 2)                                                  start cycles, which is typically 24ms (one soft-start cycle is
This pin accepts the SLP_S3# sleep state signal.                 typically 8.2ms). The digital soft-start sequence will then
                                                                 begin. Each regulator is enabled and soft-started according
Functional Description                                           to a preset sequence.

Overview                                                         At time t2, the 3 soft-start cycle reset has ended and the
The ISL6548A provides complete control, drive, protection        VDDQ_DDR rail is digitally soft-started.
and ACPI compliance for a regulator powering DDR memory
systems and the GMCH core and GMCH/CPU termination               The digital soft-start for both PWM regulators is accomplished
rails. It is primarily designed for computer applications        by clamping the error amplifier reference input to a level
powered from an ATX power supply.                                proportional to the internal digital soft-start voltage. As the soft-
                                                                 start voltage slews up, the PWM comparator generates PHASE
A 250kHz Synchronous Buck Regulator with a precision             pulses of increasing width that charge the output capacitor(s).
0.8V reference provides the proper Core voltage to the           This method provides a rapid and controlled output voltage rise.
system memory of the computer. An internal LDO regulator,
with the ability to both sink and source current, tracks the     The linear regulators, with the exception of the internal
VDDQ output by 50% and provides the VTT termination              VTT_DDR LDO, are soft-started in a similar manner. The
voltage.                                                         error amplifier is reference is clamped to the internal digital
                                                                 soft-start voltage. As the soft-start voltage ramps up, the
A second 250kHz PWM Buck regulator, which requires an            respective DRIVE pin voltages increase, thus enhancing the
external MOSFET driver, provides the GMCH core voltage.          N-MOSFETs and charging the output capacitors in a
This PWM regulator is 180 out of phase with the PWM             controlled manner.
regulator used for the Memory core. Two additional LDO
controllers are included, one for the regulation of the          At time t3, the VDDQ_DDR rail is in regulation and the
GMCH/CPU termination rail and the second for the ICH7            VGMCH rail is soft-started. At time t4, the VGMCH rail is in
LDO.                                                             regulation and the VTT_GMCH/CPU and the ICH7 linear
                                                                 regulators are soft-started. At time t5, the VTT_GMCH/CPU
ACPI compliance is realized through the SLP_S3 and               rail and ICH7 rails are in regulation and the VTT_DDR
SLP_S5 sleep signals and through monitoring of the 12V           internal regulator is soft-started.
ATX bus.
                                                                 The VTT_DDR LDO soft-starts in a manner unlike the other
                                                                 regulators. When the VTT_DDR regulator is disabled, the
                                                                 reference is internally shorted to the VTT_DDR output. This

8                                                                FN9189.2

                                                                 January 3, 2006
9                          SLP_S3#

                           SLP_S5#

                                    12V
                                   POR
                                    12V

                                      0V

                           VDDQ_DDR
                                        0V

                           VGMCH                                                                                                                                        ISL6548A
                                   0V

                           VTT_GMCH/CPU
                                              0V

                                  VICH7                                                      VTT_DDR Soft-Start Rise Time Dependent Upon Capacitor On VREF_IN Pin
                                        0V                                                                                         VTT_DDR FLOATING

                           VDDQ_DDR
                             VTT_DDR
                                        0V

                           VIDPGD

                                                      (3 SOFT-START CYCLES)                          (3 SOFT-START CYCLES)

                                                  t0  t1  t2                 t3  t4  t5  t6  t7  t8  t9                     t10 t11 t12 t13 t14                    t15

January 3, 2006                                                                          FIGURE 1. ISL6548A TIMING DIAGRAM

                 FN9189.2
    ISL6548A

allows the termination voltage to float during the S3 sleep        Fault Protection
state. When the ISL6548A enables the VTT_DDR regulator
or enters S0 state from a sleep state, this short is released      The ISL6548A monitors the VDDQ regulator for under and
and the internal divide down resistors which set the               overvoltage events. The VDDQ regulator also has overcurrent
VTT_DDR voltage to 50% of VDDQ_DDR will provide a                  protection. The internal VTT_DDR LDO regulator is monitored
controlled voltage rise on the capacitor that is tied to the       for under and overvoltage events. All other regulators, with the
VREF_IN pin. The voltage on this capacitor is the reference        exception of the ICH7 LDO, are monitored for undervoltage
for the VTT_DDR regulator and the output will track it as it       events.
settles to 50% of the VDDQ voltage. The combination of the
internal resistors and the VREF_IN capacitor will determine        An overvoltage event on either the VDDQ or VTT_DDR
the rise time of the VTT_DDR regulator (see the Functional         regulator will cause an immediate shutdown of all regulators.
Pin Description section for proper sizing of the VREF_IN           This can only be cleared by toggling the SLP_S5 signal such
capacitor).                                                        that the system enters the S5 sleep state and then
                                                                   transitions back to the active, S0, state.
At time t6, a full soft-start cycle has passed from the time that
the VTT_DDR regulator was enabled. At this time the                If a regulator experiences any other fault condition (an
VIDPGD comparator is enabled. Once enabled if the                  undervoltage or an overcurrent on VDDQ), then that regulator,
VTT_GMCH/CPU output is within regulation, the VIDPGD pin           and only that regulator, will be disabled and an internal fault
will be forced to a high impedance state.                          counter will be incremented by 1. If the disabled regulator is
                                                                   used as the input for another regulator, then that cascoded
Active to Sleep (S0 to S3 Transition)                              regulator will also experience a fault condition due to a loss of
                                                                   input. The cascoded regulator will be disabled and the fault
When SLP_S3 goes LOW with SLP_S5 still HIGH, the                   counter incremented by 1.
ISL6548A will disable all the regulators except for the VDDQ
regulator, which is continually supplied by the 5VDUAL rail.       At every fault occurrence, the internal fault counter is
VIDPGD will also transition LOW. When VTT is disabled, the         incremented by 1 and an internal Fault Reset Counter is
internal reference for the VTT regulator is internally shorted     cleared to zero. The Fault Reset Counter will increment once
to the VTT rail. This allows the VTT rail to float. When           for every clock cycle (1 clock cycle is typically 1/250kHz, or
floating, the voltage on the VTT rail will depend on the           4s). If the Fault Reset Counter reaches a count of 16384
leakage characteristics of the memory and MCH I/O pins. It         before another fault occurs, then the Fault Counter is
is important to note that the VTT rail may not bleed down to       cleared to 0. If a fault occurs prior to the Fault Reset Counter
0V. Figure 1 shows how the individual regulators are               reaching a count of 16384, then the Fault Reset Counter is
affected by the S3 state at time t7.                               set back to zero.

Sleep to Active (S3 to S0 Transition)                              The ISL6548A will immediately shut down when the Fault
                                                                   Counter reaches a count of 4 when the system is restarting
When SLP_S3 transitions from LOW to HIGH with SLP_S5               from an S5 state into the active, or S0, state. The ISL6548A
held HIGH and after the 12V rail exceeds POR, the                  will immediately shut down when the Fault Counter reaches
ISL6548A will initiate the soft-start sequence. This sequence      a count of 5 at any other time.
is very similar to the mechanical start soft-start sequencing.
The transition from S3 to S0 is represented in Figure 1            The 16384 counts that are required to reset the Fault Reset
between times t8 and t14.                                          Counter represent 8 soft-start cycles, as one soft-start cycle is
                                                                   2048 clock cycles. This allows the ISL6548A to attempt at least
At time t8, the SLP_S3 signal transitions HIGH. This enables       one full soft-start sequence to restart the faulted regulators.
the ATX, which brings up the 12V rail. At time t9, the 12V rail
has exceeded the POR threshold and the ISL6548A enters a           When attempting to restart a faulted regulator, the ISL6548A
reset mode that lasts for 3 soft-start cycles. At time t10, the 3  will follow the preset start up sequencing. If a regulator is
soft-start cycle reset is ended and the individual regulators      already in regulation, then it will not be affected by the start
are enabled and soft-started in the same sequence as the           up sequencing.
mechanical cold start sequence, with the exception that the
VDDQ regulator is already enabled and in regulation.               VDDQ Overcurrent Protection
                                                                   The overcurrent function protects the switching converter from
Active to Shutdown (S0 to S5 Transition)                           a shorted output by using the upper MOSFET on-resistance,
                                                                   rDS(ON), to monitor the current. This method enhances the
When the system transitions from active, S0, state to              converter's efficiency and reduces cost by eliminating a
shutdown, S4/S5, state, the ISL6548A IC disables all               current sensing resistor.
regulators and forces the VIDPGD pin LOW. This transition
is represented on Figure 1 at time t15.                            The overcurrent function cycles the soft-start function in a
                                                                   hiccup mode to provide fault protection. A resistor (ROCSET)
                                                                   programs the overcurrent trip level (see Typical Application

10                                                                 FN9189.2

                                                                   January 3, 2006
                                                                                                                                ISL6548A

diagrams on page 4). An internal 20A (typical) current sink                                                                    Since the voltage of the MOSFET gates are being measured
                                                                                                                                to determine the state of the MOSFET, the designer is
develops a voltage across ROCSET that is referenced to the                                                                      encouraged to consider the repercussions of introducing
converter input voltage. When the voltage across the upper                                                                      external components between the gate drivers and their
                                                                                                                                respective MOSFET gates before actually implementing
MOSFET (also referenced to the converter input voltage)                                                                         such measures. Doing so may interfere with the shoot-
                                                                                                                                through protection.
exceeds the voltage across ROCSET, the overcurrent function
initiates a soft-start sequence. The initiation of soft-start may                                                               Application Guidelines

affect other regulators. The VTT_DDR regulator is directly                                                                      Layout Considerations
affected as it receives its reference and input from VDDQ.
                                                                                                                                Layout is very important in high frequency switching
The overcurrent function will trip at a peak inductor current                                                                   converter design. With power devices switching efficiently at
                                                                                                                                250kHz, the resulting current transitions from one device to
(IPEAK) determined by:                                                                                                          another cause voltage spikes across the interconnecting
                                                                                                                                impedances and parasitic circuit elements. These voltage
IPEAK  =  I--O-----C----S----E----T-----x-----R-----O----C-----S----E---T--                                                     spikes can degrade efficiency, radiate noise into the circuit,
                 rDS(ON)                                                                                                        and lead to device overvoltage stress. Careful component
                                                                                                                                layout and printed circuit board design minimizes these
where IOCSET is the internal OCSET current source (20A                                                                         voltage spikes.
typical). The OC trip point varies mainly due to the MOSFET
rDS(ON) variations. To avoid overcurrent tripping in the                                                                        As an example, consider the turn-off transition of the control
normal operating load range, find the ROCSET resistor from                                                                      MOSFET. Prior to turn-off, the MOSFET is carrying the full
the equation above with:                                                                                                        load current. During turn-off, current stops flowing in the
                                                                                                                                MOSFET and is picked up by the lower MOSFET. Any
1. The maximum rDS(ON) at the highest junction                                                                                 parasitic inductance in the switched current path generates a
     temperature.                                                                                                               large voltage spike during the switching interval. Careful
                                                                                                                                component selection, tight layout of the critical components,
2. The minimum IOCSET from the specification table.                                                                             and short, wide traces minimizes the magnitude of voltage
                                                                                                                                spikes.
3. Determine IPEAK for  IPEAK                                                    >  IO  U  T  (M  A  X  )  +  (-------I---)  ,
                                                                                                               2                There are two sets of critical components in the ISL6548A
where I is the output inductor ripple current.                                                                                  switching converter. The switching components are the most
                                                                                                                                critical because they switch large amounts of energy, and
For an equation for the ripple current see the section under                                                                    therefore tend to generate large amounts of noise. Next are
component guidelines titled `Output Inductor Selection'.                                                                        the small signal components which connect to sensitive
                                                                                                                                nodes or supply critical bypass current and signal coupling.
A small ceramic capacitor should be placed in parallel with
ROCSET to smooth the voltage across ROCSET in the                                                                               A multi-layer printed circuit board is recommended. Figure 2
presence of switching noise on the input voltage.                                                                               shows the connections of the critical components in the
                                                                                                                                converter. Note that capacitors CIN and COUT could each
Thermal Protection (S0/S3 State)                                                                                                represent numerous physical capacitors. Dedicate one solid
                                                                                                                                layer, usually a middle layer of the PC board, for a ground
If the ISL6548A IC junction temperature reaches a nominal                                                                       plane and make all critical component ground connections
temperature of 140C, all regulators will be disabled. The                                                                      with vias to this layer. Dedicate another solid layer as a
ISL6548A will not re-enable the outputs until the junction                                                                      power plane and break this plane into smaller islands of
temperature drops below 110C and either the bias voltage is                                                                    common voltage levels. Keep the metal runs from the
toggled in order to initiate a POR or the SLP_S5 signal is                                                                      PHASE terminals to the output inductor short. The power
forced LOW and then back to HIGH.                                                                                               plane should support the input power and output power
                                                                                                                                nodes. Use copper filled polygons on the top and bottom
Shoot-Through Protection                                                                                                        circuit layers for the phase nodes. Use the remaining printed
                                                                                                                                circuit layers for small signal wiring. The wiring traces from
A shoot-through condition occurs when both the upper and                                                                        the GATE pins to the MOSFET gates should be kept short
lower MOSFETs are turned on simultaneously, effectively                                                                         and wide enough to easily handle the 1A of drive current.
shorting the input voltage to ground. To protect from a shoot-
through condition, the ISL6548A incorporates specialized                                                                        In order to dissipate heat generated by the internal VTT
circuitry on the VDDQ regulator which insures that                                                                              LDO, the ground pad, pin 29, should be connected to the
complementary MOSFETs are not ON simultaneously.                                                                                internal ground plane through at least four vias. This allows

The adaptive shoot-through protection utilized by the VDDQ
regulator looks at the lower gate drive pin, LGATE, and the
upper gate drive pin, UGATE, to determine whether a
MOSFET is ON or OFF. If the voltage from UGATE or from
LGATE to GND is less than 0.8V, then the respective
MOSFET is defined as being OFF and the other MOSFET is
allowed to turned ON. This method allows the VDDQ
regulator to both source and sink current.

                                                                             11                                                           FN9189.2

                                                                                                                                          January 3, 2006
                                                                                     ISL6548A

12VATX                   CBP                                                         the heat to move away from the IC and also ties the pad to
           P12V                                                                      the ground plane through a low impedance path.
                   GNDP                   5VDUAL
                                                                                     The switching components should be placed close to the
                 5VSBY          5VSBY                                                ISL6548A first. Minimize the length of the connections
                                                                                     between the input capacitors, CIN, and the power switches
      ISL6548A           CBP                   CIN                                   by placing them nearby. Position both the ceramic and bulk
                                                                                     input capacitors as close to the upper MOSFET drain as
                 UGATE                    Q1 L1         VDDQ                         possible. Position the output inductor and output capacitors
                 PHASE                                                               between the upper and lower MOSFETs and the load.

  LGATE                                   Q2   COUT1                 LOAD            The critical small signal components include any bypass
   COMP                                                                              capacitors, feedback components, and compensation
                         C2                                                          components. Place the PWM converter compensation
        FB                                                                           components close to the FB and COMP pins. The feedback
                         R2     C1                                                   resistors should be located as close as possible to the FB
VDDQ(2)                                R1                                            pin with vias tied straight to the ground plane as required.
   VTT(2)
                                R4 C3 R3                                             Feedback Compensation - PWM Buck Converters

                                                  VDDQ                               Figure 3 highlights the voltage-mode control loop for a
                                                                                     synchronous-rectified buck converter. The output voltage
                                          VTT                                        (VOUT) is regulated to the Reference voltage level. The error
                                                                                     amplifier output (VE/A) is compared with the oscillator (OSC)
                         COUT2      LOAD          3.3VATX                            triangular wave to provide a pulse-width modulated (PWM)
                                                                                     wave with an amplitude of VIN at the PHASE node. The
                                                              CIN                    PWM wave is smoothed by the output filter (LO and CO).
                                                    Q1
                                          MOSFET
PWM4                                         DRIVER                                                                                  DRIVER    VIN
                                                                         LOAD                                                        DRIVER         LO
                                                    Q2                         L2              OSC                                                               VDDQ
                                                                                                            PWM                               PHASE CO
                                                                     VGMCH            VOSC
                                                                                                     COMPARATOR

                                                                                                              -

                                                                                                                  +

COMP4                    C6                    COUT3                                                                                                        ESR
     FB4                                                                                                                                          (PARASITIC)
                                C5                                                                            ZFB
                         R6            R5
                                                                                                        VE/A

                                R8 C7 R7                                                                      -                      ZIN

                                                                                                              +

                                                      Q3                                                ERROR REFERENCE
                                                        VTT_GMCH/CPU                                    AMP

DRIVE2_U                        R9                Q3                                                    DETAILED COMPENSATION COMPONENTS
         FB2             R10                            COUT4

                                                                               LOAD                                      C1                  ZFB            VDDQ

                                                                                                                                                  ZIN

     DRIVE2_L                                                                                                        C2              R2           C3 R3

          DRIVE3                                        3.3VATX                                                                                         R1
               FB3                               Q3                                                              COMP

GND PAD                       R11                       VICH7                                                            -                FB
                         R12
                                               COUT5           LOAD                                                      +                    R4

                                                                                                        ISL6548A

                                                                                                                     REFERENCE

KEY                                                                                            VDDQ  =  0.8      1  +   RR-----14-
       ISLAND ON POWER PLANE LAYER                                                                              
       ISLAND ON CIRCUIT AND/OR POWER PLANE LAYER                                                               
      VIA CONNECTION TO GROUND PLANE
                                                                                               FIGURE 3. VOLTAGE-MODE BUCK CONVERTER
FIGURE 2. PRINTED CIRCUIT BOARD POWER PLANES                                                                   COMPENSATION DESIGN AND OUTPUT
                AND ISLANDS                                                                                    VOLTAGE SELECTION

                                12                                                                                                                                FN9189.2

                                                                                                                                                            January 3, 2006
                                                                                                                                    ISL6548A

The modulator transfer function is the small-signal transfer                                                                        100                            FZ1 FZ2 FP1 FP2

function of VOUT/VE/A. This function is dominated by a DC                                                                                      80
Gain and the output filter (LO and CO), with a double pole
break frequency at FLC and a zero at FESR. The DC Gain of                                                                                      60                                      OPEN LOOP
the modulator is simply the input voltage (VIN) divided by the
peak-to-peak oscillator voltage VOSC.                                                                                                                                                  ERROR AMP GAIN

                                                                                                                                    GAIN (dB)  40
                                                                                                                                                       20LOG

Modulator Break Frequency Equations                                                                                                            20 (R2/R1)                   20LOG

FLC=    ---------------------1---------------------              FESR= -2---------x-----E----S--1---R------x-----C-----O---                    0                            (VIN/VOSC)
        2 x LO x CO
                                                                                                                                               -20      MODULATOR                           COMPENSATION
                                                                                                                                                                                                    GAIN
The compensation network consists of the error amplifier                                                                                                GAIN
                                                                                                                                                                                              CLOSED LOOP
(internal to the ISL6548A) and the impedance networks ZIN                                                                                      -40                                                 GAIN
and ZFB. The goal of the compensation network is to provide
a closed loop transfer function with the highest 0dB crossing                                                                                                          FLC  FESR       1M 10M

frequency (f0dB) and adequate phase margin. Phase margin                                                                                       -60  10        100  1K       10K 100K
is the difference between the closed loop phase at f0dB and
180 degrees. The equations below relate the compensation                                                                                                               FREQUENCY (Hz)

network's poles, zeros and gain to the components (R1, R2,                                                                          FIGURE 4. ASYMPTOTIC BODE PLOT OF CONVERTER GAIN
R3, C1, C2, and C3) in Figure 3. Use these guidelines for
locating the poles and zeros of the compensation network:                                                                           Output Voltage Selection
                                                                                                                                    The output voltage of the all the external voltage regulators
1. Pick Gain (R2/R1) for desired converter bandwidth.                                                                               converter can be programmed to any level between their
2. Place 1ST Zero Below Filter's Double Pole (~75% FLC).                                                                            individual input voltage and the internal reference, 0.8V. An
3. Place 2ND Zero at Filter's Double Pole.                                                                                          external resistor divider is used to scale the output voltage
4. Place 1ST Pole at the ESR Zero.                                                                                                  relative to the reference voltage and feed it back to the
5. Place 2ND Pole at Half the Switching Frequency.                                                                                  inverting input of the error amplifier, refer to the Typical
                                                                                                                                    Application on page 4.
6. Check Gain against Error Amplifier's Open-Loop Gain.
                                                                                                                                    The output voltage programming resistor will depend on the
7. Estimate Phase Margin - Repeat if Necessary.                                                                                     value chosen for the feedback resistor and the desired
                                                                                                                                    output voltage of the particular regulator.
Compensation Break Frequency Equations
                                                                                                                                    R4 = V-----RD----D1----Q------0---.-0-8---.-V8----V--
FZ1  =  -----------------1------------------                     FP1  =  ---------------------------1-----------------------------
        2 x R2 x C1                                                                                                                 R8 = -V----G--R--M---5--C----H----0---.--8-0--V-.--8----V--
                                                                         2  x  R2  x    C-C----11-----+x-----CC----2-2-
                                                                                                                                    R10 = -V----Tx---Tx---x_---xG--R-x-M--x-9-C-x---xH---x-/-0C-x--.-xP-8--x-U-V-------0---.--8----V--
                                                                                      
                                                                                                                                    R12 = -V--R--D--1--A--1--C-------0---0-.-8-.--8-V--V---
FZ2  =  ---------------------------1---------------------------  FP2  =  -----------------1------------------
        2 x (R1 + R3) x C3                                               2 x R3 x C3                                                If the output voltage desired is 0.8V, simply route the output
                                                                                                                                    voltage back to the respective FB pin through the feedback
Figure 4 shows an asymptotic plot of the DC/DC converter's                                                                          resistor and do not populate the output voltage programming
gain vs. frequency. The actual Modulator Gain has a high gain                                                                       resistor.
peak due to the high Q factor of the output filter and is not
shown in Figure 4. Using the above guidelines should give a                                                                         The output voltage for the internal VTT_DDR linear regulator
Compensation Gain similar to the curve plotted. The open                                                                            is set internal to the ISL6548A to track the VDDQ voltage by
loop error amplifier gain bounds the compensation gain.                                                                             50%. There is no need for external programming resistors.
Check the compensation gain at FP2 with the capabilities of
the error amplifier. The Closed Loop Gain is constructed on
the graph of Figure 4 by adding the Modulator Gain (in dB) to
the Compensation Gain (in dB). This is equivalent to
multiplying the modulator transfer function to the
compensation transfer function and plotting the gain.

The compensation gain uses external impedance networks
ZFB and ZIN to provide a stable, high bandwidth (BW) overall
loop. A stable control loop has a gain crossing with
-20dB/decade slope and a phase margin greater than 45
degrees. Include worst case component variations when
determining phase margin.

                                                                 13                                                                                                                               FN9189.2

                                                                                                                                                                                        January 3, 2006
                                                              ISL6548A

Component Selection Guidelines                                     Increasing the value of inductance reduces the ripple current
                                                                   and voltage. However, the large inductance values reduce
Output Capacitor Selection - PWM Buck Converter                    the converter's response time to a load transient.

An output capacitor is required to filter the inductor current     One of the parameters limiting the converter's response to
and supply the load transient current. The filtering               a load transient is the time required to change the inductor
requirements are a function of the switching frequency and         current. Given a sufficiently fast control loop design, the
the ripple current. The load transient requirements are a          ISL6548A will provide either 0% or 100% duty cycle in
function of the slew rate (di/dt) and the magnitude of the         response to a load transient. The response time is the time
transient load current. These requirements are generally met       required to slew the inductor current from an initial current
with a mix of capacitors and careful layout.                       value to the transient current level. During this interval the
                                                                   difference between the inductor current and the transient
DDR memory systems are capable of producing transient              current level must be supplied by the output capacitor.
load rates above 1A/ns. High frequency capacitors initially        Minimizing the response time can minimize the output
supply the transient and slow the current load rate seen by the    capacitance required.
bulk capacitors. The bulk filter capacitor values are generally
determined by the ESR (Effective Series Resistance) and            The response time to a transient is different for the
voltage rating requirements rather than actual capacitance         application of load and the removal of load. The following
requirements.                                                      equations give the approximate response time interval for
                                                                   application and removal of a transient load:
High frequency decoupling capacitors should be placed as
close to the power pins of the load as physically possible. Be     tRISE =   L x ITRAN                            tFALL =            L x ITRAN
careful not to add inductance in the circuit board wiring that              VIN - VOUT                                                 VOUT
could cancel the usefulness of these low inductance
components. Consult with the manufacturer of the load on           where: ITRAN is the transient load current step, tRISE is the
specific decoupling requirements.                                  response time to the application of load, and tFALL is the
                                                                   response time to the removal of load. The worst case
Use only specialized low-ESR capacitors intended for               response time can be either at the application or removal of
switching-regulator applications for the bulk capacitors. The      load. Be sure to check both of these equations at the
bulk capacitor's ESR will determine the output ripple voltage      minimum and maximum output levels for the worst case
and the initial voltage drop after a high slew-rate transient. An  response time.
aluminum electrolytic capacitor's ESR value is related to the
case size with lower ESR available in larger case sizes.           Input Capacitor Selection - PWM Buck Converter
However, the Equivalent Series Inductance (ESL) of these
capacitors increases with case size and can reduce the             Use a mix of input bypass capacitors to control the voltage
usefulness of the capacitor to high slew-rate transient loading.   overshoot across the MOSFETs. Use small ceramic
Unfortunately, ESL is not a specified parameter. Work with         capacitors for high frequency decoupling and bulk capacitors
your capacitor supplier and measure the capacitor's                to supply the current needed each time the upper MOSFET
impedance with frequency to select a suitable component. In        turns on. Place the small ceramic capacitors physically close
most cases, multiple electrolytic capacitors of small case size    to the MOSFETs and between the drain of upper MOSFET
perform better than a single large case capacitor.                 and the source of lower MOSFET.

Output Capacitor Selection - LDO Regulators                        The important parameters for the bulk input capacitance are
                                                                   the voltage rating and the RMS current rating. For reliable
The output capacitors used in LDO regulators are used to           operation, select bulk capacitors with voltage and current
provide dynamic load current. The amount of capacitance            ratings above the maximum input voltage and largest RMS
and type of capacitor should be chosen with this criteria in       current required by the circuit. Their voltage rating should be
mind.                                                              at least 1.25 times greater than the maximum input voltage,
                                                                   while a voltage rating of 1.5 times is a conservative
Output Inductor Selection                                          guideline. For most cases, the RMS current rating
                                                                   requirement for the input capacitor of a buck regulator is
The output inductor is selected to meet the output voltage         approximately 1/2 the DC load current.
ripple requirements and minimize the converter's response
time to the load transient. The inductor value determines the      The maximum RMS current required by the regulator may be
converter's ripple current and the ripple voltage is a function    closely approximated through the following equation:
of the ripple current. The ripple voltage and current are
approximated by the following equations:

I = VIN - VOUT x VOUT  VOUT = I x ESR                              IRMSMAX =  V-----O----U---T-      IO  U  TMA   2  +  --1----      -V----I-N----------V----O----U---T-    V---V--O--I--UN---T-   2
                                                                               VIN                                X      12               L fs                                                        
Fs x L  VIN

                       14                                                                                                                                                       FN9189.2

                                                                                                                                                                             January 3, 2006
                                                                                               ISL6548A

For a through hole design, several electrolytic capacitors                                     MOSFET Selection - LDO
may be needed. For surface mount designs, solid tantalum                                       The main criteria for selection of the linear regulator pass
capacitors can be used, but caution must be exercised with                                     transistor is package selection for efficient removal of heat.
regard to the capacitor surge current rating. These                                            Select a package and heatsink that maintains the junction
capacitors must be capable of handling the surge-current at                                    temperature below the rating with a maximum expected
power-up. Some capacitor series available from reputable                                       ambient temperature.
manufacturers are surge current tested.
                                                                                               The power dissipated in the linear regulator is:
MOSFET Selection - PWM Buck Converter
                                                                                               PLINEAR  IO (VIN VOUT)
The ISL6548A requires 2 N-Channel power MOSFETs for
switching power. These should be selected based upon                                           where IO is the maximum output current and VOUT is the
rDS(ON), gate supply requirements, and thermal                                                 nominal output voltage of the linear regulator.
management requirements.

In high-current applications, the MOSFET power dissipation,
package selection and heatsink are the dominant design
factors. The power dissipation includes two loss components;
conduction loss and switching loss. The conduction losses are
the largest component of power dissipation for both the upper
and the lower MOSFETs. These losses are distributed between
the two MOSFETs according to duty factor. The switching
losses seen when sourcing current will be different from the
switching losses seen when sinking current. When sourcing
current, the upper MOSFET realizes most of the switching
losses. The lower switch realizes most of the switching
losses when the converter is sinking current (see the
equations below). These equations assume linear voltage-
current transitions and do not adequately model power loss
due the reverse-recovery of the upper and lower MOSFET's
body diode. The gate-charge losses are dissipated in part by
the ISL6548A and do not significantly heat the MOSFETs.
However, large gate-charge increases the switching interval,
tSW which increases the MOSFET switching losses. Ensure
that both MOSFETs are within their maximum junction
temperature at high ambient temperature by calculating the
temperature rise according to package thermal-resistance
specifications. A separate heatsink may be necessary
depending upon MOSFET power, package type, ambient
temperature and air flow.

Approximate Losses while Sourcing current

PUPPER  =  Io2    rD  S  (  O  N)    D  +  1--    I  o      VI  N    tS  W    fs
                                             2

PLOWER = Io2 x rDS(ON) x (1 - D)

Approximate Losses while Sinking current

PUPPER = Io2 x rDS(ON) x D

PLOWER  =  Io2    rD  S  (ON)        (1    D)       +  1--    Io     VI  N    tSW    fs
                                                          2

Where: D is the duty cycle = VOUT / VIN,

        tSW is the combined switch ON and OFF time, and

        fs is the switching frequency.

                                       15                                                                FN9189.2

                                                                                                         January 3, 2006
    ISL6548A

Quad Flat No-Lead Plastic Package (QFN)  L28.6x6
Micro Lead Frame Plastic Package (MLFP)
                                         28 LEAD QUAD FLAT NO-LEAD PLASTIC PACKAGE
                                         (COMPLIANT TO JEDEC MO-220VJJC ISSUE C)

                                                       MILLIMETERS

                                         SYMBOL  MIN   NOMINAL      MAX             NOTES
                                              A                                         -
                                             A1  0.80  0.90         1.00                -
                                             A2                                         9
                                             A3  -     -            0.05                9

                                                 -     -            1.00

                                                       0.20 REF

                                         b       0.23  0.28         0.35            5, 8

                                         D             6.00 BSC                     -

                                         D1            5.75 BSC                     9

                                         D2      3.95  4.10         4.25            7, 8

                                         E             6.00 BSC                     -

                                         E1            5.75 BSC                     9

                                         E2      3.95  4.10         4.25            7, 8

                                         e             0.65 BSC                     -

                                         k       0.25  -            -               -

                                         L       0.35  0.60         0.75            8

                                         L1      -     -            0.15            10

                                         N             28                           2

                                         Nd            7                            3

                                         Ne            7                            3

                                         P       -     -            0.60            9

                                                 -     -            12              9

                                                                          Rev. 1 10/02

                                         NOTES:

                                          1. Dimensioning and tolerancing conform to ASME Y14.5-1994.

                                          2. N is the number of terminals.

                                          3. Nd and Ne refer to the number of terminals on each D and E.

                                          4. All dimensions are in millimeters. Angles are in degrees.

                                          5. Dimension b applies to the metallized terminal and is measured
                                              between 0.15mm and 0.30mm from the terminal tip.

                                          6. The configuration of the pin #1 identifier is optional, but must be
                                              located within the zone indicated. The pin #1 identifier may be
                                              either a mold or mark feature.

                                          7. Dimensions D2 and E2 are for the exposed pads which provide
                                              improved electrical and thermal performance.

                                          8. Nominal dimensions are provided to assist with PCB Land Pattern
                                              Design efforts, see Intersil Technical Brief TB389.

                                          9. Features and dimensions A2, A3, D1, E1, P &  are present when
                                              Anvil singulation method is used and not present for saw
                                              singulation.

                                         10. Depending on the method of lead termination at the edge of the
                                              package, a maximum 0.15mm pull back (L1) maybe present. L
                                              minus L1 to be equal to or greater than 0.3mm.

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see www.intersil.com

16                                                                                  FN9189.2

                                                                          January 3, 2006
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