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IS41LV16100S-50T

器件型号:IS41LV16100S-50T
厂商名称:ISSI
厂商官网:http://www.issi.com/
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器件描述

1M x 16 (16-MBIT) DYNAMIC RAM WITH EDO PAGE MODE

IS41LV16100S-50T器件文档内容

IS41C16100S
IS41LV16100S

1M x 16 (16-MBIT) DYNAMIC RAM

WITH EDO PAGE MODE                                     DESCRIPTION
                                                       The ICSI IS41C16100S and IS41LV16100S are 1,048,576 x
FEATURES
                                                       16-bit high-performance CMOS Dynamic Random Access
Extended Data-Out (EDO) Page Mode access cycle       Memories. These devices offer an accelerated cycle access
                                                       called EDO Page Mode. EDO Page Mode allows 1,024 ran-
TTL compatible inputs and outputs; tristate I/O      dom accesses within a single row with access cycle time as
                                                       short as 20 ns per 16-bit word. The Byte Write control, of upper
Refresh Interval:                                    and lower byte, makes the IS41C16100S ideal for use in
   Refresh Mode: 1,024 cycles /16 ms                   16-, 32-bit wide data bus systems.
    RAS-Only, CAS-before-RAS (CBR), and Hidden
   Self refresh Mode - 1,024 cycles / 128ms

JEDEC standard pinout

Single power supply:                                 These features make the IS41C16100Sand IS41LV16100S
      5V 10% (IS41C16100S)                           ideally suited for high-bandwidth graphics, digital signal
      3.3V 10% (IS41LV16100S)                        processing, high-performance computing systems, and
                                                       peripheral applications.
Byte Write and Byte Read operation via two CAS

Industrail Temperature Range -40C to 85C           The IS41C16100S and IS41LV16100S are packaged in a
                                                       42-pin 400mil SOJ and 400mil 50- (44-) pin TSOP-2.
EY TIMING PARAMETERS

Parameter                              -45(1)     -50  -60       Unit
Max. RAS Access Time (tRAC)
Max. CAS Access Time (tCAC)            45          50  60        ns

                                       11          13  15        ns

Max. Column Address Access Time (tAA)  22          25  30        ns

Min. EDO Page Mode Cycle Time (tPC)    16          20  25        ns       Note:
                                                                          1. 45 ns Only for Vcc = 3.3V.
Min. Read/Write Cycle Time (tRC)       77          84  104       ns

PIN CONFIGURATIONS                   42-Pin SOJ                  PIN DESCRIPTIONS
50(44)-Pin TSOP II

VCC 1     50 GND                       VCC 1           42 GND    A0-A9 Address Inputs
I/O0 2    49 I/O15                     I/O0 2          41 I/O15
I/O1 3    48 I/O14                     I/O1 3          40 I/O14  I/O0-15  Data Inputs/Outputs
I/O2 4    47 I/O13                     I/O2 4          39 I/O13  WE       Write Enable
I/O3 5    46 I/O12                     I/O3 5          38 I/O12  OE       Output Enable
VCC 6     45 GND                       VCC 6           37 GND    RAS      Row Address Strobe
I/O4 7    44 I/O11                     I/O4 7          36 I/O11  UCAS     Upper Column Address Strobe
I/O5 8    43 I/O10                     I/O5 8          35 I/O10  LCAS     Lower Column Address Strobe
I/O6 9    42 I/O9                      I/O6 9          34 I/O9
I/O7 10   41 I/O8                      I/O7 10         33 I/O8   Vcc      Power
  NC 11   40 NC                          NC 11         32 NC
                                         NC 12         31 LCAS   GND Ground
  NC 15   36 NC                         WE 13          30 UCAS
  NC 16   35 LCAS                      RAS 14          29 OE     NC       No Connection
WE 17    34 UCAS                        NC 15         28 A9
RAS 18    33 OE                          NC 16         27 A8
  NC 19   32 A9                                        26 A7
  NC 20   31 A8                          A0 17         25 A6
  A0 21   30 A7                          A1 18         24 A5
  A1 22   29 A6                          A2 19         23 A4
  A2 23   28 A5                          A3 20         22 GND
  A3 24   27 A4                        VCC 21
VCC 25    26 GND

ICSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best possible product. We assume no responsibility for any errors
which may appear in this publication. Copyright 2000, Integrated Circuit Solution Inc.

Integrated Circuit Solution Inc.                                                                                                                                                                1

DR004-0B
IS41C16100S
IS41LV16100S

FUNCTIONAL BLOCK DIAGRAM

                  OE
                  WE

   LCAS             CAS       WE                        OE
   UCAS           CLOCK                             CONTROL
              GENERATOR  CAS  CONTROL  WE
                                                      LOGIC
                              LOGICS

                                                                                                                   OE
                         RAS
   RAS              RAS            DATA I/O BUS
                  CLOCK       COLUMN DECODERS
              GENERATOR        SENSE AMPLIFIERS
                              ROW DECODER
               REFRESH                                                                        DATA I/O BUFFERS
                COUNTER

                                                                                                                       I/O0-I/O15

                                  MEMORY ARRAY
                                    1,048,576 x 16

              ADDRESS
              BUFFERS

   A0-A9

2                                                   Integrated Circuit Solution Inc.

                                                                                                                       DR004-0B
IS41C16100S
IS41LV16100S

TRUTH TABLE                       RAS LCAS UCAS WE OE Address tR/tC I/O

Function

Standby                           H             H  H                   X  X        X       High-Z

Read: Word                        L             L  L                   H  L ROW/COL DOUT

Read: Lower Byte                  L             L  H                   H  L ROW/COL Lower Byte, DOUT

                                                                                           Upper Byte, High-Z

Read: Upper Byte                  L             H  L                   H  L ROW/COL Lower Byte, High-Z

                                                                                           Upper Byte, DOUT

Write: Word (Early Write)         L             L  L                   L  X ROW/COL DIN

Write: Lower Byte (Early Write)   L             L  H                   L  X ROW/COL Lower Byte, DIN

                                                                                           Upper Byte, High-Z

Write: Upper Byte (Early Write)   L             H  L                   L  X ROW/COL        Lower Byte, High-Z
                                                                                           Upper Byte, DIN
Read-Write(1,2)                   L             L  L HL LH ROW/COL                         DOUT, DIN
                                                                                           DOUT
EDO Page-Mode Read(2) 1st Cycle: L              HL HL H                   L ROW/COL        DOUT
                                  2nd Cycle: L  HL HL H                                    DOUT
                                  Any Cycle: L  LH LH H                   L        NA/COL  DIN
                                                                                           DIN
                                                                          L        NA/NA   DOUT, DIN
                                                                                           DOUT, DIN
EDO Page-Mode Write(1) 1st Cycle: L             HL HL L                   X ROW/COL        DOUT
                                  2nd Cycle: L  HL HL L                                    DOUT
                                                                          X        NA/COL  High-Z
                                                                                           High-Z
EDO Page-Mode(1,2)         1st Cycle: L         HL HL HL LH ROW/COL
Read-Write                 2nd Cycle: L         HL HL HL LH NA/COL

Hidden Refresh             Read(2) LHL L           L                   H  L ROW/COL
RAS-Only Refresh
                           Write(1,3) LHL L        L                   L  X ROW/COL

                                  L             H  H                   X  X        ROW/NA

CBR Refresh(4)                    HL            L  L                   X  X        X

Notes:
1. These WRITE cycles may also be BYTE WRITE cycles (either LCAS or UCAS active).
2. These READ cycles may also be BYTE READ cycles (either LCAS or UCAS active).

3. EARLY WRITE only.
4. At least one of the two CAS signals must be active (LCAS or UCAS).

Integrated Circuit Solution Inc.                                                                               3

DR004-0B
IS41C16100S                                                     addresses and the external address inputs are ignored.
IS41LV16100S                                                 CAS-before-RAS is a refresh-only mode and no data
                                                             access or device selection is allowed. Thus, the output
Functional Description                                       remains in the High-Z state during the cycle.

The IS41C16100S and IS41LV16100S is a CMOS DRAM              Self Refresh Cycle
optimized for high-speed bandwidth, low power
applications. During READ or WRITE cycles, each bit is       The Self Refresh allows the user a dynamic refresh, data
uniquely addressed through the 16 address bits. These        retention mode at the extended refresh period of 128 ms.
are entered ten bits (A0-A9) at a time. The row address is   i.e., 125 s per row when using distributed CBR refreshes.
latched by the Row Address Strobe (RAS). The column          The feature also allows the user the choice of a fully static,
address is latched by the Column Address Strobe (CAS).       low power data retention mode. The optional Self Refresh
RAS is used to latch the first ten bits and CAS is used the  feature is initiated by performing a CBR Refresh cycle and
latter ten bits.                                             holding RAS LOW for the specified tRAS.
The IS41C16100S and IS41LV16100S has two CAS                 The Self Refresh mode is terminated by driving RAS HIGH
controls, LCAS and UCAS. The LCAS and UCAS inputs            for a minimum time of tRP. This delay allows for the
internally generates a CAS signal functioning in an iden-    completion of any internal refresh cycles that may be in
tical manner to the single CAS input on the other 1M x 16    process at the time of the RAS LOW-to-HIGH transition.
DRAMs. The key difference is that each CAS controls its      If the DRAM controller uses a distributed refresh sequence,
corresponding I/O tristate logic (in conjunction with OE     a burst refresh is not required upon exiting Self Refresh.
and WE and RAS). LCAS controls I/O0 through I/O7 and         However, if the DRAM controller utilizes a RAS-only or
UCAS controls I/O8 through I/O15.                            burst refresh sequence, all 1,024 rows must be refreshed
The IS41C16100S and IS41LV16100S CAS function is             within the average internal refresh rate, prior to the re-
determined by the first CAS (LCAS or UCAS) transitioning     sumption of normal operation.
LOW and the last transitioning back HIGH. The two CAS
controls give the IS41C16100S and IS41LV16100S both          Extended Data Out Page Mode
BYTE READ and BYTE WRITE cycle capabilities.
                                                             EDO page mode operation permits all 1,024 columns
Memory Cycle                                                 within a selected row to be randomly accessed at a high
                                                             data rate.
A memory cycle is initiated by bring RAS LOW and it is
terminated by returning both RAS and CAS HIGH. To            In EDO page mode read cycle, the data-out is held to the
ensures proper device operation and data integrity any       next CAS cycle's falling edge, instead of the rising edge.
memory cycle, once initiated, must not be ended or           For this reason, the valid data output time in EDO page
aborted before the minimum tRAS time has expired. A new      mode is extended compared with the fast page mode. In
cycle must not be initiated until the minimum precharge      the fast page mode, the valid data output time becomes
time tRP, tCP has elapsed.                                   shorter as the CAS cycle time becomes shorter. Therefore,
                                                             in EDO page mode, the timing margin in read cycle is
Read Cycle                                                   larger than that of the fast page mode even if the CAS
                                                             cycle time becomes shorter.
A read cycle is initiated by the falling edge of CAS or OE,
whichever occurs last, while holding WE HIGH. The            In EDO page mode, due to the extended data function, the
column address must be held for a minimum time specified     CAS cycle time can be shorter than in the fast page mode
by tAR. Data Out becomes valid only when tRAC, tAA, tCAC     if the timing margin is the same.
and tOEA are all satisfied. As a result, the access time is
dependent on the timing relationships between these          The EDO page mode allows both read and write opera-
parameters.                                                  tions during one RAS cycle, but the performance is
                                                             equivalent to that of the fast page mode in that case.
Write Cycle
                                                             Power-On
A write cycle is initiated by the falling edge of CAS and
WE, whichever occurs last. The input data must be valid      After application of the VCC supply, an initial pause of
at or before the falling edge of CAS or WE, whichever        200 s is required followed by a minimum of eight initial-
occurs first.                                                ization cycles (any combination of cycles containing a
                                                             RAS signal).
Refresh Cycle                                                During power-on, it is recommended that RAS track with
                                                             VCC or be held at a valid VIH to avoid current surges.
To retain data, 1,024 refresh cycles are required in each
16 ms period. There are two ways to refresh the memory.                                    Integrated Circuit Solution Inc.

1. By clocking each of the 1,024 row addresses (A0                                                                                          DR004-0B
   through A9) with RAS at least once every 16 ms. Any
   read, write, read-modify-write or RAS-only cycle re-
   freshes the addressed row.

2. Using a CAS-before-RAS refresh cycle. CAS-before-
   RAS refresh is activated by the falling edge of RAS,
   while holding CAS LOW. In CAS-before-RAS refresh
   cycle, an internal 10-bit counter provides the row

4
IS41C16100S
IS41LV16100S

ABSOLUTE MAXIMUM RATINGS(1)

Symbol Parameters                                         Rating Unit

VT            Voltage on Any Pin Relative to GND  5V 1.0 to +7.0 V

                                                  3.3V 0.5 to +4.6

VCC           Supply Voltage                        5V 1.0 to +7.0 V
                                                  3.3V 0.5 to +4.6

IOUT          Output Current                              50         mA

PD            Power Dissipation                           1          W

TA            Commercial Operation Temperature             0 to +70 C
                                                          40 to +85 C
              Industrial Operationg Temperature

TSTG          Storage Temperature                         55 to +125 C

Note:

1. Stress greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause permanent

damage to the device. This is a stress rating only and functional operation of the device at these

or any other conditions above those indicated in the operational sections of this specification is

not implied. Exposure to absolute maximum rating conditions for extended periods may affect

reliability.

RECOMMENDED OPERATING CONDITIONS (Voltages are referenced to GND.)

Symbol        Parameter                                   Min. Typ.       Max.                       Unit
  VCC         Supply Voltage
   VIH                                              5V    4.5 5.0                              5.5   V
   VIL        Input High Voltage                  3.3V
   TA                                                     3.0 3.3                              3.6
              Input Low Voltage                     5V
                                                  3.3V    2.4 -- VCC + 1.0 V
              Commercial Ambient Temperature              2.0 -- VCC + 0.3
              Industrial Ambient Temperature        5V
                                                  3.3V    1.0 --                              0.8   V

                                                          0.3 --                              0.8

                                                          0--                                  70    C

                                                          40 --                               85    C

CAPACITANCE(1,2)

Symbol Parameter                                              Max.                             Unit

CIN1          Input Capacitance: A0-A9                        5                                pF

CIN2          Input Capacitance: RAS, UCAS, LCAS, WE, OE      7                                pF

CIO           Data Input/Output Capacitance: I/O0-I/O15       7                                pF

Notes:
1. Tested initially and after any design or process changes that may affect these parameters.
2. Test conditions: TA = 25C, f = 1 MHz.

Integrated Circuit Solution Inc.                                                                           5

DR004-0B
IS41C16100S
IS41LV16100S

ELECTRICAL CHARACTERISTICS(1)

(Recommended Operating Conditions unless otherwise noted.)

   Symbol Parameter                    Test Condition                     Speed Min. Max. Unit

   IIL   Input Leakage Current         Any input 0V < VIN < Vcc            5 5 A
                                       Other inputs not under test = 0V

   IIO   Output Leakage Current        Output is disabled (Hi-Z)           5 5 A
                                       0V < VOUT < Vcc

   VOH   Output High Voltage Level     IOH = 5.0 mA (5V)                  2.4 -- V
                                       IOH = 2.0 mA (3.3V)

   VOL   Output Low Voltage Level      IOL = 4.2 mA (5V)                   -- 0.4 V

                                       IOL = 2.0 mA (3.3V)

   ICC1  Standby Current: TTL          RAS, LCAS, UCAS  VIH Commerical 5V  --      2 mA

                                                                          3.3V --  1

                                                                  Extended 5V --   3 mA

                                                                          3.3V --  2

   ICC2  Standby Current: CMOS         RAS, LCAS, UCAS  VCC 0.2V        5V --    1 mA

                                                                          3.3V -- 0.5

   ICC3  Operating Current:            RAS, LCAS, UCAS,                   -45 -- 190 mA
                                       Address Cycling, tRC = tRC (min.)  -50 -- 160
         Random Read/Write(2,3,4)

         Average Power Supply Current                                     -60 -- 145

   ICC4  Operating Current:            RAS = VIL, LCAS, UCAS,             -45 -- 100 mA
                                       Cycling tPC = tPC (min.)           -50 -- 90
         EDO Page Mode(2,3,4)

         Average Power Supply Current                                     -60 -- 80

   ICC5  Refresh Current:              RAS Cycling, LCAS, UCAS  VIH       -45 -- 180 mA
                                       tRC = tRC (min.)                   -50 -- 160
         RAS-Only(2,3)

         Average Power Supply Current                                     -60 -- 145

   ICC6  Refresh Current:              RAS, LCAS, UCAS Cycling            -45 -- 180 mA
         CBR(2,3,5)                    tRC = tRC (min.)                   -50 -- 160

         Average Power Supply Current                                     -60 -- 145

   ICCS  Self Refresh Current          Self Refresh mode                  -- -- 300 A

Notes:
1. An initial pause of 200 s is required after power-up followed by eight RAS refresh cycles (RAS-Only or CBR) before proper device

    operation is assured. The eight RAS cycles wake-up should be repeated any time the tREF refresh requirement is exceeded.
2. Dependent on cycle rates.
3. Specified values are obtained with minimum cycle time and the output open.
4. Column-address is changed once each EDO page cycle.
5. Enables on-chip refresh and address counters.
6. Iccs is sampled only not 100% tested.

6                                                                         Integrated Circuit Solution Inc.

                                                                                       DR004-0B
IS41C16100S
IS41LV16100S

AC CHARACTERISTICS(1,2,3,4,5,6)

(Recommended Operating Conditions unless otherwise noted.)

                                                            -45  -50  -60

Symbol Parameter                                  Min. Max. Min. Max. Min. Max. Units

tRC       Random READ or WRITE Cycle Time                   77 -- 84 -- 104 -- ns
tRAC      Access Time from RAS(6, 7)                        -- 45 -- 50 -- 60 ns
tCAC      Access Time from CAS(6, 8, 15)                    -- 11 -- 13 -- 15 ns
tAA                                                         -- 22 -- 25 -- 30 ns
tRAS      Access Time from Column-Address(6)                45 10K 50 10K 60 10K ns
tRP       RAS Pulse Width                                   28 -- 30 -- 40 -- ns
tCAS      RAS Precharge Time                                7 10K 8 10K 10 10K ns
tCP       CAS Pulse Width(26)                               7 -- 9 -- 9 -- ns
tCSH      CAS Precharge Time(9, 25)                         35 -- 38 -- 40 -- ns
tRCD      CAS Hold Time (21)                                10 34 12 37 14 45 ns
tASR      RAS to CAS Delay Time(10, 20)                     0 -- 0 -- 0 -- ns
tRAH                                                        6 -- 8 -- 10 -- ns
tASC      Row-Address Setup Time                            0 -- 0 -- 0 -- ns
tCAH                                                        6 -- 8 -- 10 -- ns
tAR       Row-Address Hold Time                             30 -- 30 -- 40 -- ns

tRAD      Column-Address Setup Time(20)                     8 23 10 25 12 30 ns
tRAL                                                        23 -- 25 -- 30 -- ns
tRPC      Column-Address Hold Time(20)                      5 -- 5 -- 5 -- ns
tRSH                                                        6 -- 8 -- 10 -- ns
tRHCP     Column-Address Hold Time                          37 -- 37 -- 37 -- ns
tCLZ      (referenced to RAS)                               0 -- 0 -- 0 -- ns
tCRP      RAS to Column-Address Delay Time(11)              5 -- 5 -- 5 -- ns
tOD       Column-Address to RAS Lead Time                   3 13 3 15 3 15 ns
tOE       RAS to CAS Precharge Time                         -- 11 -- 13 -- 15 ns
tOED      RAS Hold Time(27)                                 20 -- 20 -- 20 -- ns
tOEHC     RAS Hold Time from CAS Precharge                  5 -- 5 -- 5 -- ns
tOEP      CAS to Output in Low-Z(15, 29)                    10 -- 10 -- 10 -- ns
tOES      CAS to RAS Precharge Time(21)                     5 -- 5 -- 5 -- ns
tRCS                                                        0 -- 0 -- 0 -- ns
tRRH      Output Disable Time(19, 28, 29)                   0 -- 0 -- 0 -- ns

tRCH      Output Enable Time(15, 16)                        0 -- 0 -- 0 -- ns

tWCH      Output Enable Data Delay (Write)                  6 -- 8 -- 10 -- ns
tWCR      OE HIGH Hold Time from CAS HIGH                   40 -- 40 -- 50 -- ns
          OE HIGH Pulse Width
tWP       OE LOW to CAS HIGH Setup Time                     6 -- 8 -- 10 -- ns
tWPZ                                                        10 -- 10 -- 10 -- ns
tRWL      Read Command Setup Time(17, 20)                   11 -- 13 -- 15 -- ns
tCWL                                                        6 -- 8 -- 10 -- ns
tWCS      Read Command Hold Time                            0 -- 0 -- 0 -- ns
tDHR      (referenced to RAS)(12)                           39 -- 39 -- 39 -- ns

          Read Command Hold Time
          (referenced to CAS)(12, 17, 21)

          Write Command Hold Time(17, 27)

          Write Command Hold Time
          (referenced to RAS)(17)

          Write Command Pulse Width(17)
          WE Pulse Widths to Disable Outputs
          Write Command to RAS Lead Time(17)
          Write Command to CAS Lead Time(17, 21)

          Write Command Setup Time(14, 17, 20)
          Data-in Hold Time (referenced to RAS)

Integrated Circuit Solution Inc.                                                       7

DR004-0B
IS41C16100S
IS41LV16100S

AC  CHARACTERISTICS                            (1,2,3,4,5,6)

                     (Continued)

(Recommended Operating Conditions unless otherwise noted.)

                                                              -45                      -50  -60

   Symbol     Parameter                                       Min. Max. Min. Max. Min. Max. Units
   tACH       Column-Address Setup Time to CAS
              Precharge during WRITE Cycle                    15 -- 15 -- 15 -- ns
   tOEH       OE Hold Time from WE during
              READ-MODIFY-WRITE cycle(18)                     6 -- 8 -- 10 -- ns
   tDS
   tDH        Data-In Setup Time(15, 22)                      0 -- 0 -- 0 -- ns
   tRWC                                                       6 -- 8 -- 10 -- ns
   tRWD       Data-In Hold Time(15, 22)                       95 -- 108 -- 133 -- ns
                                                              55 -- 64 -- 77 -- ns
   tCWD       READ-MODIFY-WRITE Cycle Time
   tAWD       RAS to WE Delay Time during                     21 -- 26 -- 32 -- ns
   tPC        READ-MODIFY-WRITE Cycle(14)                     32 -- 39 -- 47 -- ns
              CAS to WE Delay Time(14, 20)                    16 -- 20 -- 25 -- ns
   tRASP      Column-Address to WE Delay Time(14)
   tCPA                                                       45 100K 50 100K 60 100K ns
   tPRWC      EDO Page Mode READ or WRITE                     -- 27 -- 30 -- 35 ns
              Cycle Time(24)                                  51 -- 56 -- 68 -- ns
   tCOH       RAS Pulse Width in EDO Page Mode
   tOFF       Access Time from CAS Precharge(15)               5 -- 5 -- 5 -- ns
                                                              1.6 11 1.6 12 1.6 15 ns
   tWHZ       EDO Page Mode READ-WRITE
   tCLCH      Cycle Time(24)                                  3 10 3 10 3 10 ns
              Data Output Hold after CAS LOW                  8 -- 10 -- 10 -- ns
   tCSR
   tCHR       Output Buffer Turn-Off Delay from               5 -- 5 -- 5 -- ns
   tORD       CAS or RAS(13,15,19, 29)                        8 -- 8 -- 10 -- ns
              Output Disable Delay from WE                    0 -- 0 -- 0 -- ns
   tREF       Last CAS going LOW to First CAS
   tREF       returning HIGH(23)                              -- 16 -- 16 -- 16 ms
   tT         CAS Setup Time (CBR REFRESH)(30, 20)            -- 128 -- 128 -- 128 ms
              CAS Hold Time (CBR REFRESH)(30, 21)             1 50 1 50 1 50 ns
              OE Setup Time prior to RAS during
              HIDDEN REFRESH Cycle

              Auto Refresh Period (1,024 Cycles)

              Self Refresh Period (1,024 Cycles)

              Transition Time (Rise or Fall)(2, 3)

AC TEST CONDITIONS

Output load:  Two TTL Loads and 50 pF (Vcc = 5.0V 10%)
              One TTL Load and 50 pF (Vcc = 3.3V 10%)

Input timing reference levels: VIH = 2.4V, VIL = 0.8V (Vcc = 5.0V 10%);
                                             VIH = 2.0V, VIL = 0.8V (Vcc = 3.3V 10%)

Output timing reference levels: VOH = 2.0V, VOL = 0.8V (Vcc = 5V 10%, 3.3V 10%)

8                                                                                      Integrated Circuit Solution Inc.

                                                                                                 DR004-0B
IS41C16100S
IS41LV16100S

Notes:
1. An initial pause of 200 s is required after power-up followed by eight RAS refresh cycle (RAS-Only or CBR) before proper device

     operation is assured. The eight RAS cycles wake-up should be repeated any time the tREF refresh requirement is exceeded.

2. VIH (MIN) and VIL (MAX) are reference levels for measuring timing of input signals. Transition times, are measured between VIH

     and VIL (or between VIL and VIH) and assume to be 1 ns for all inputs.

3. In addition to meeting the transition rate specification, all input signals must transit between VIH and VIL (or between VIL and VIH)

     in a monotonic manner.
4. If CAS and RAS = VIH, data output is High-Z.
5. If CAS = VIL, data output may contain data from the last valid READ cycle.

6. Measured with a load equivalent to one TTL gate and 50 pF.

7. Assumes that tRCD < tRCD (MAX). If tRCD is greater than the maximum recommended value shown in this table, tRAC will increase

     by the amount that tRCD exceeds the value shown.

8. Assumes that tRCD > tRCD (MAX).
9. If CAS is LOW at the falling edge of RAS, data out will be maintained from the previous cycle. To initiate a new cycle and clear the

     data output buffer, CAS and RAS must be pulsed for tCP.

10. Operation with the tRCD (MAX) limit ensures that tRAC (MAX) can be met. tRCD (MAX) is specified as a reference point only; if tRCD

     is greater than the specified tRCD (MAX) limit, access time is controlled exclusively by tCAC.

11. Operation within the tRAD (MAX) limit ensures that tRCD (MAX) can be met. tRAD (MAX) is specified as a reference point only; if tRAD

     is greater than the specified tRAD (MAX) limit, access time is controlled exclusively by tAA.

12. Either tRCH or tRRH must be satisfied for a READ cycle.

13. tOFF (MAX) defines the time at which the output achieves the open circuit condition; it is not a reference to VOH or VOL.

14. tWCS, tRWD, tAWD and tCWD are restrictive operating parameters in LATE WRITE and READ-MODIFY-WRITE cycle only. If tWCS > tWCS

     (MIN), the cycle is an EARLY WRITE cycle and the data output will remain open circuit throughout the entire cycle. If tRWD > tRWD

     (MIN), tAWD > tAWD (MIN) and tCWD > tCWD (MIN), the cycle is a READ-WRITE cycle and the data output will contain data read from
     the selected cell. If neither of the above conditions is met, the state of I/O (at access time and until CAS and RAS or OE go back
     to VIH) is indeterminate. OE held HIGH and WE taken LOW after CAS goes LOW result in a LATE WRITE (OE-controlled) cycle.
15. Output parameter (I/O) is referenced to corresponding CAS input, I/O0-I/O7 by LCAS and I/O8-I/O15 by UCAS.
16. During a READ cycle, if OE is LOW then taken HIGH before CAS goes HIGH, I/O goes open. If OE is tied permanently LOW, a LATE

     WRITE or READ-MODIFY-WRITE is not possible.
17. Write command is defined as WE going low.
18. LATE WRITE and READ-MODIFY-WRITE cycles must have both tOD and tOEH met (OE HIGH during WRITE cycle) in order to ensure

     that the output buffers will be open during the WRITE cycle. The I/Os will provide the previously written data if CAS remains LOW
     and OE is taken back to LOW after tOEH is met.

19. The I/Os are in open during READ cycles once tOD or tOFF occur.
20. The first CAS edge to transition LOW.
21. The last CAS edge to transition HIGH.
22. These parameters are referenced to CAS leading edge in EARLY WRITE cycles and WE leading edge in LATE WRITE or READ-

     MODIFY-WRITE cycles.
23. Last falling CAS edge to first rising CAS edge.
24. Last rising CAS edge to next cycle's last rising CAS edge.
25. Last rising CAS edge to first falling CAS edge.
26. Each CAS must meet minimum pulse width.
27. Last CAS to go LOW.
28. I/Os controlled, regardless UCAS and LCAS.

29. The 3 ns minimum is a parameter guaranteed by design.

30. Enables on-chip refresh and address counters.

Integrated Circuit Solution Inc.  9

DR004-0B
IS41C16100S
IS41LV16100S

READ CYCLE

                                                                      tRC

                                                 tRAS                                           tRP

              RAS                                             tCSH

                          tCRP                                            tRSH            tRRH
    UCAS/LCAS                                                         tCAS tCLCH
                                           tRCD
                          tASR
      ADDRESS                                            tAR                  tRAL
                                       tRAD
                WE                   tRAH tASC                                      tCAH

                 I/O            Row                           Column                                     Row
                OE
                                                 tRCS                                     tRCH

                                                       tAA                                      tOFF(1)
                                                 tRAC
                                     Open                                           Valid Data      Open
                                                       tCAC                                     tOD
                                                       tCLC

                                                             tOE

                                                                                    tOES

                                                                                                              Undefined
                                                                                                              Don't Care

Note:
1. tOFF is referenced from rising edge of RAS or CAS, whichever occurs last.

10                                                                                        Integrated Circuit Solution Inc.

                                                                                                                          DR004-0B
IS41C16100S
IS41LV16100S

EARLY WRITE CYCLE (OE = DON'T CARE)

                                                       tRC                       tRP
                                        tRAS                                                   Row

          RAS                                                                  Don't Care

                                        tCSH

                      tCRP        tRCD                                 tRSH
UCAS/LCAS                                                          tCAS tCLCH

                   tASR                               tAR              tRAL
                                    tRAD                               tCAH
                                  tRAH tASC                            tACH

          ADDRESS           Row                            Column

                                          tWCR             tCWL
                                        tWCS               tRWL

                                                               tWCH
                                                           tWP

          WE                            tDHR
          I/O
                                        tDS                            tDH

                                                           Valid Data

Integrated Circuit Solution Inc.                                                                    11

DR004-0B
IS41C16100S
IS41LV16100S

READ WRITE CYCLE (LATE WRITE and READ-MODIFY-WRITE Cycles)

                                                                        tRWC

                                                                        tRAS                                   tRP

              RAS                                        tCSH
                          tCRP
                                           tRCD                                   tRSH
    UCAS/LCAS                                                                 tCAS tCLCH
                          tASR
                                       tRAD         tAR                 tCAH       tRAL
      ADDRESS                        tRAH    tASC                                  tACH

                WE              Row                      Column                                             Row
                                                              tRWD
                 I/O                                                                                   tCWL
                OE                   tRCS                                        tCWD                  tRWL
                                                                              tAWD                  tWP

                                                                   tAA                 tDS          tDH
                                                 tRAC
                                     Open                                     Valid DOUT Valid DIN      Open
                                                        tCAC
                                                        tCLZ                  tOD                        tOEH

                                                                 tOE

                                                                                            Undefined
                                                                                            Don't Care

12                                                                                          Integrated Circuit Solution Inc.

                                                                                                                    DR004-0B
IS41C16100S
IS41LV16100S

EDO-PAGE-MODE READ CYCLE

                                                                     tRASP                                                tRP

          RAS

                                                   tCSH               tPC(1)                             tRSH

                      tCRP          tRCD                 tCAS,  tCP         tCAS,  tCP             tCAS,                  tCP
UCAS/LCAS                                                tCLCH              tCLCH                  tCLCH

               tASR                           tAR         tCAH tASC               tCAH tASC        tRAL
                                    tRAD                                                             tCAH

                                          tASC

ADDRESS                        Row               Column              Column                  Column                       Row
         WE                 tRAH          tRCS                                                                tRCH        tRRH
          I/O
                                                     tAA                    tAA                    tAA
                                          tRAC                              tCPA                   tCPA

                                             tCAC               tCAC                         tCAC                         tOFF
                                             tCLZ               tCOH                         tCLZ

                                    Open        tOE             Valid Data          Valid Data                Valid Data   Open
                                               tOES                           tOEHC                            tOE        tOD
                                                                                                         tOES
                                                                                        tOD

          OE
                                                                                                              tOEP
                                                                                                                            Undefined
                                                                                                                            Don't Care

Note:
1. tPC can be measured from falling edge of CAS to falling edge of CAS, or from rising edge of CAS to rising edge of CAS. Both

    measurements must meet the tPC specifications.

Integrated Circuit Solution Inc.                                                                                                        13

DR004-0B
IS41C16100S
IS41LV16100S

EDO-PAGE-MODE EARLY-WRITE CYCLE

                                                                              tRASP                                       tRP
                                                                                                                          tCP
              RAS                                                                                       tRHCP
                          tCRP                                                                                                  Row
                                                        tCSH                         tPC                  tRSH
    UCAS/LCAS                                                                                           tCAS,
                                         tRCD                 tCAS,    tCP                tCAS,  tCP    tCLCH
                           tASR                               tCLCH                       tCLCH

                                                   tAR        tACH                        tACH          tACH
                                         tRAD                      tCAH tASC                 tCAH tASC  tRAL

                                               tASC                                                          tCAH

    ADDRESS                         Row                 Column                Column                    Column
                                 tRAH
                                                                 tCWL                tCWL               tCWL
                                                             tWCS             tWCH   tWCS        tWCH   tWCS
                                                        tWCH
                                                                                     tWP                tWP
                                                                 tWP

    WE

                                            tWCR                       tDS                                          tRWL
                                                                                tDH
                                             tDHR                                                tDS
                                         tDS                                                               tDH

                                                    tDH

    I/O                                        Valid Data                     Valid Data                Valid Data

    OE

                                                                                                                          Don't Care

14                                                                                                      Integrated Circuit Solution Inc.

                                                                                                                          DR004-0B
IS41C16100S
IS41LV16100S

EDO-PAGE-MODE READ-WRITE CYCLE (LATE WRITE and READ-MODIFY WRITE Cycles)

                                                                                 tRASP                                                                  tRP
                                                                                                                                                        tCP
          RAS
                                                                                                                                                            Row
                                                tCSH                                  tPC / tPRWC(1)                          tRSH
                                        tRCD
                       tCRP                             tCAS, tCLCH              tCP        tCAS, tCLCH              tCP      tCAS, tCLCH
UCAS/LCAS

               tASR                         tAR                tCAH        tASC                tCAH            tASC                 tRAL
                    tRAH          tRAD                Column                          Column                                     tCAH

                                        tASC                                                                              Column

ADDRESS                      Row

                                  tRWD                          tCWL                                tCWL                               tRWL
                                  tRCS                           tWP                                 tWP                               tCWL
                                                        tAWD                                tAWD                                        tWP
                                                                                                                              tAWD
                                                           tCWD                                tCWD
                                                                                                                                  tCWD

          WE

                                                   tAA    tDH                          tAA    tDH                        tAA    tDH
                                        tRAC            tDS                         tCPA    tDS                        tCPA   tDS

                                            tCAC                                 tCAC                                tCAC
                                            tCLZ                                 tCLZ                                tCLZ

          I/O                     Open                  DOUT DIN                            DOUT DIN                          DOUT DIN                  Open

                                                                      tOD                                 tOD                                tOD

                                                 tOE                             tOE                                 tOE                          tOEH

          OE

                                                                                                                                         Undefined
                                                                                                                                         Don't Care

Note:
1. tPC can be measured from falling edge of CAS to falling edge of CAS, or from rising edge of CAS to rising edge of CAS. Both

    measurements must meet the tPC specifications.

Integrated Circuit Solution Inc.                                                                                                                                 15

DR004-0B
IS41C16100S
IS41LV16100S

EDO-PAGE-MODE READ-EARLY-WRITE CYCLE (Psuedo READ-MODIFY WRITE)

                                                                                   tRASP                                                                tRP
                                                                                                                                                        tCP
    RAS                                        tCSH                     tPC                                tPC                         tRSH
              tCRP                     tRCD                                                                                           tCAS                  Row
                                                                  tCAS             tCP               tCAS            tCP
                                                                                                                                             Open
    UCAS/LCAS                                    tAR              tCAH       tASC                    tCAH        tASC           tACH
                                       tRAD                                                                                        tRAL      Don't Care
                            tASR
                                 tRAH       tASC                                                                                tCAH

    ADDRESS         Row                          Column (A)                             Column (B)                         Column (N)
             WE                        tRCS                                                                tRCH
              I/O
                                                                                                                     tWCS       tWCH

                                                             tAA                                tAA        tWHZ
                                                  tRAC                                    tCPA
                                                                                         tCAC                        tDS        tDH
                                                       tCAC                             tCOH
                                                                                                     Valid Data (B)        DIN
                                       Open                             Valid Data (A)

                                                           tOE

    OE

16                                                                                                                         Integrated Circuit Solution Inc.

                                                                                                                                             DR004-0B
IS41C16100S
IS41LV16100S

AC WAVEFORMS
READ CYCLE (With WE-Controlled Disable)

                                                                                tRASP                                                               tRP
                                                                                                                                                    tCP
RAS                                        tCSH                     tPC                                tPC                         tRSH
          tCRP                     tRCD                                                                                           tCAS                  Row
                                                              tCAS              tCP              tCAS            tCP
                                                                                                                                         Open
UCAS/LCAS                                    tAR              tCAH        tASC                   tCAH         tASC          tACH
                                   tRAD                                                                                        tRAL
                        tASR
                             tRAH       tASC                                                                                tCAH

ADDRESS         Row                          Column (A)                              Column (B)                        Column (N)
         WE                        tRCS                                                                 tRCH
          I/O
                                                                                                                 tWCS       tWCH

                                                         tAA                                tAA        tWHZ
                                              tRAC                                    tCPA
                                                                                     tCAC                        tDS        tDH
                                                   tCAC                             tCOH
                                                                                                 Valid Data (B)        DIN
                                   Open                             Valid Data (A)

                                                       tOE

OE

                                                                                                                                   Undefined
                                                                                                                                   Don't Care

RAS-ONLY REFRESH CYCLE (OE, WE = DON'T CARE)

          RAS                                                       tRAH                       tRC                     tRP
                      tCRP                                                      tRAS
                                                  Row                                                                                 Row
UCAS/LCAS                                                                                        tRPC                             Don't Care
                            tASR
                                                                                        Open                                                                  17
  ADDRESS

             I/O

Integrated Circuit Solution Inc.

DR004-0B
IS41C16100S
IS41LV16100S

CBR REFRESH CYCLE (Addresses; WE, OE = DON'T CARE)

                                 tRP                  tRAS                   tRP         tRAS

              RAS                     tCHR                  tRPC                         tCHR
                          tRPC                  tCSR
                            tCP                                                    tCSR

    UCAS/LCAS                                                          Open

                 I/O

HIDDEN REFRESH CYCLE(1) (WE = HIGH; OE = LOW)

                                      tRAS                                   tRP          tRAS
                                                                                            tCHR
              RAS                     tRCD                                   tRSH
                         tCRP                                                                  tOFF(2)
                                                                                   Valid Data
    UCAS/LCAS

                                                    tAR     tRAL
                                      tRAD
                       tASR           tRAH tASC                        tCAH
    ADDRESS
                                 Row                  Column

                                                                  tAA

                                                         tRAC     tCAC
                                                      tCLZ

    I/O                               Open                                                              Open
    OE                                                                                                  tOD
                                                            tOE

                                                                             tORD

                                                                                                        Undefined
                                                                                                        Don't Care

Notes:
1. A Hidden Refresh may also be performed after a Write Cycle. In this case, WE = LOW and OE = HIGH.
2. tOFF is referenced from rising edge of RAS or CAS, whichever occurs last.

18                                                                                       Integrated Circuit Solution Inc.

                                                                                                                    DR004-0B
IS41C16100S
IS41LV16100S

SELF REFRESH CYCLE (Addresses : WE and OE = DON'T CARE)

                                  tRP  tRASS                tRPS

        RAS       VIH
                  VIL

                       tRPC       tCHD            tRPC
                        tCP                 tCSR       tCP

       UCAS/LCAS  VIH
                  VIL

        DQ        VOH                                       Open
                  VOL

TIMING PARAMETERS                                                     Don't Care
                                                                                              19
Symbol                 -45             -50             -60
                  Min. Max.       Min. Max.       Min. Max. Units

tCHD              8--                  8--        10 --           ns
tCP
tCSR              7--                  9--        9--             ns
tRASS
tRP               5--                  5--        5--             ns
tRPS
tRPC              100 --               100 --     100 --          s

                  28 --                30 --      40 --           ns

                  77 --                84 --      104 --          ns

                  5--                  5--        5--             ns

                  ORDERING INFORMATION: 5V
                  Commercial Range: 0C to 70C

                  Speed (ns) Order Part No.        Package

                       45         IS41C16100S-45K 400mil SOJ

                                  IS41C16100S-45T 400mil TSOP-2

                       50         IS41C16100S-50K 400mil SOJ

                                  IS41C16100S-50T 400mil TSOP-2

                       60         IS41C16100S-60K 400mil SOJ

                                  IS41C16100S-60T 400mil TSOP-2

                  ORDERING INFORMATION: 5V
                  Industrial Range: -40C to 85C

                  Speed (ns) Order Part No.        Package

                       45         IS41C16100S-45KI 400mil SOJ

                                  IS41C16100S-45TI 400mil TSOP-2

                       50         IS41C16100S-50KI 400mil SOJ

                                  IS41C16100S-50TI 400mil TSOP-2

                       60         IS41C16100S-60KI 400mil SOJ

                                  IS41C16100S-60TI 400mil TSOP-2

Integrated Circuit Solution Inc.

DR004-0B
IS41C16100S
IS41LV16100S

              ORDERING INFORMATION: 3.3V
              Commercial Range: 0C to 70C

              Speed (ns) Order Part No.  Package

              45  IS41LV16100S-45K 400mil SOJ

                  IS41LV16100S-45T 400mil TSOP-2

              50  IS41LV16100S-50K 400mil SOJ

                  IS41LV16100S-50T 400mil TSOP-2

              60  IS41LV16100S-60K 400mil SOJ

                  IS41LV16100S-60T 400mil TSOP-2

              ORDERING INFORMATION: 3.3V
              Industrial Range: -40C to 85C

              Speed (ns) Order Part No.  Package

              45  IS41LV16100S-45KI 400mil SOJ

                  IS41LV16100S-45TI 400mil TSOP-2

              50  IS41LV16100S-50KI 400mil SOJ

                  IS41LV16100S-50TI 400mil TSOP-2

              60  IS41LV16100S-60KI 400mil SOJ

                  IS41LV16100S-60TI 400mil TSOP-2

                                                      Integrated Circuit Solution Inc.

                                                                                        HEADQUARTER:
                  NO.2, TECHNOLOGY RD. V, SCIENCE-BASED INDUSTRIAL PARK,

                                                                        HSIN-CHU, TAIWAN, R.O.C.
                                                                                    TEL: 886-3-5780333
                                                                                    Fax: 886-3-5783000

                                                                            BRANCH OFFICE:
                                            7F, NO. 106, SEC. 1, HSIN-TAI 5TH ROAD,

                                         HSICHIH TAIPEI COUNTY, TAIWAN, R.O.C.

                                                                        TEL: 886-2-26962140

                                                                        FAX: 886-2-26962252
                                                                      http://www.icsi.com.tw

20                                                 Integrated Circuit Solution Inc.

                                                   DR004-0B
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