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IDT7140SA25CB

器件型号:IDT7140SA25CB
器件类别:存储   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

1K X 8 DUAL-PORT SRAM, 100 ns, PQCC52

1K × 8 双端口静态随机存储器, 100 ns, PQCC52

参数
参数名称属性值
功能数量1
端子数量52
最大工作温度125 Cel
最小工作温度-55 Cel
最大供电/工作电压5.5 V
最小供电/工作电压4.5 V
额定供电电压5 V
最大存取时间100 ns
加工封装描述塑料, LCC-52
状态ACTIVE
工艺CMOS
包装形状SQUARE
包装尺寸芯片 CARRIER
表面贴装Yes
端子形式J BEND
端子间距1.27 mm
端子涂层锡 铅
端子位置
包装材料塑料/环氧树脂
温度等级MILITARY
内存宽度8
组织1K × 8
存储密度8192 deg
操作模式ASYNCHRONOUS
位数1K
内存IC类型双端口静态随机存储器
串行并行并行

IDT7140SA25CB器件文档内容

                                               HIGH-SPEED                                                                                 IDT7130SA/LA
                                               1K x 8 DUAL-PORT                                                                           IDT7140SA/LA
                                               STATIC RAM

Integrated Device Technology, Inc.

FEATURES                                                                                   DESCRIPTION

High-speed access                                                                           The IDT7130/IDT7140 are high-speed 1K x 8 Dual-Port
  --Military: 25/35/55/100ns (max.)                                                        Static RAMs. The IDT7130 is designed to be used as a
  --Commercial: 25/35/55/100ns (max.)                                                      stand-alone 8-bit Dual-Port RAM or as a "MASTER" Dual-
  --Commercial: 20ns 7130 in PLCC and TQFP                                                 Port RAM together with the IDT7140 "SLAVE" Dual-Port in
                                                                                           16-bit-or-more word width systems. Using the IDT MAS-
Low-power operation                                                                      TER/SLAVE Dual-Port RAM approach in 16-or-more-bit
  --IDT7130/IDT7140SA                                                                      memory system applications results in full-speed, error-free
  --Active: 550mW (typ.)                                                                   operation without the need for additional discrete logic.
  --Standby: 5mW (typ.)
  --IDT7130/IDT7140LA                                                                         Both devices provide two independent ports with sepa-
  --Active: 550mW (typ.)                                                                   rate control, address, and I/O pins that permit independent
  --Standby: 1mW (typ.)                                                                    asynchronous access for reads or writes to any location in
                                                                                           memory. An automatic power down feature, controlled by
MASTER IDT7130 easily expands data bus width to
  16-or-more-bits using SLAVE IDT7140                                                      CE, permits the on chip circuitry of each port to enter a very

On-chip port arbitration logic (IDT7130 Only)                                            low standby power mode.
                                                                                              Fabricated using IDT's CMOS high-performance tech-
BUSY output flag on IDT7130; BUSY input on IDT7140
                                                                                           nology, these devices typically operate on only 550mW of
Interrupt flags for port-to-port communication                                           power. Low-power (LA) versions offer battery backup data
Fully asynchronous operation from either port                                            retention capability, with each Dual-Port typically consum-
Battery backup operation2V data retention (LA only)                                     ing 200W from a 2V battery.
TTL-compatible, single 5V 10% power supply
Military product compliant to MIL-STD-883, Class B                                          The IDT7130/IDT7140 devices are packaged in 48-pin
Standard Military Drawing #5962-86875                                                    sidebraze or plastic DIPs, LCCs, or flatpacks, 52-pin PLCC,
Industrial temperature range (40C to +85C) is avail-                                  and 64-pin TQFP and STQFP. Military grade product is
                                                                                           manufactured in compliance with the latest revision of MIL-
  able, tested to military electrical specifications                                       STD-883, Class B, making it ideally suited to military tem-
                                                                                           perature applications demanding the highest level of per-
FUNCTIONAL BLOCK DIAGRAM                                                                   formance and reliability.

                                      OEL                                                                                                             OER
                                      CEL
                                     R/WL                                                                                                             CER
                                                                                                                                                      R/WR

I/O0L- I/O7L                                                                                                                                     I/O0R-I/O7R

                                                                                    I/O                   I/O                                 BUSYR (1,2)
                                                                                  Control               Control
                                                                                                                                                  A9R
BUSYL(1,2)                                                                                                                                        A0R

                                          A9L  Address                                     MEMORY                Address                       INTR (2)
                                                                                            ARRAY                Decoder
                                          A0L  Decoder                                                                                    2689 drw 01

                                                                              10                                 10                            OCTOBER 1996

NOTES:                                          CEL                                        ARBITRATION                    CER                                           DSC-2689/7
                                                OEL                                               and                     OER
1. IDT7130 (MASTER): BUSY is open                                                                                         R/WR                                         1
                                               R/WL                                         INTERRUPT
     drain output and requires pullup                                                           LOGIC

     resistor of 270.

   IDT7140 (SLAVE): BUSY is input.

2. Open drain output: requires pullup

     resistor of 270.

                                     INTL(2)

The IDT logo is a registered trademark of Integrated Device Technology, Inc.

MILITARY AND COMMERCIAL TEMPERATURE RANGES

1996 Integrated Device Technology, Inc.  For latest information contact IDT's web site at www.idt.com or fax-on-demand at 408-492-8391.

                                                                                           6.01
IDT7130SA/LA AND IDT7140SA/LA                                                                        MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

PIN CONFIGURATIONS (1,2)

         WCEL    1             48  W CVCECR                                                                   A0L

         R/ L    2             47  R/ R                                                 INDEX                    OEL

       BUSYL     3             46  BUSYR                                                                               N/C

           INTL                    INTR                                                                                         INTL

          OEL                      OER                                                                                    BUSYL

           A0L                     A0R                                                                                   R/ LW
           A1L                     A1R
           A2L                     A2R                                                                                          CEL
           A3L                     A3R
           A4L                     A4R                                                                                                       VCC
           A5L                     A5R
           A6L                     A6R                                                                                                CER
           A7L                     A7R
           A8L                     A8R                                                                                              R/ RW
           A9L                     A9R
         I/O0L                     I/O7R                                                                                                       BUSYR
         I/O1L                     I/O6R
         I/O2L                     I/O5R                                                                                                                                       INTR
         I/O3L                     I/O4R
         I/O4L                     I/O3R                                                                                                                            N/C
         I/O5L                     I/O2R
         I/O6L   4             45  I/O1R                                                                      7 6 5 4 3 2 52 51 50 49 48 47
         I/O7L                     I/O0R
         GND     5             44                                                               A1L  8                                                         1                                      46      OER
                                   2689 drw 02                                                  A2L
                 6             43                                                               A3L  9                                                                                                45      A0R
                                                                                                A4L                                                                                                           A1R
                 7             42                                                               A5L  10                                                                                               44      A2R
                                                                                                A6L                                                                                                           A3R
                 8 IDT7130/ 41                                                                  A7L  11                                                                                               43      A4R
                 9 IDT7140 40                                                                   A8L                                                                                                           A5R
                                                                                                A9L  12                                        IDT7130/40                                             42      A6R
                 10 P48-1 39                                                                  I/O0L                                                                                                           A7R
                        &                                                                     I/O1L  13                                                J52-1                                          41      A8R
                 11  C48-2     38                                                             I/O2L                                                                                                           A9R
                 12            37                                                             I/O3L  14                             52-PIN PLCC                                                       40      N/C
                                                                                                                                    TOP VIEW (3)                                                              I/O7R
                 13 DIP 36                                                                           15                                                                                               39

                 14    TOP     35                                                                    16                                                                                               38
                 15  VIEW (3)  34
                                                                                                     17                                                                                               37

                 16            33                                                                    18                                                                                               36

                 17            32                                                                    19                                                                                               35

                 18            31                                                                    20                                                                                               34

                 19            30                                                                        21 22 23 24 25 26 27 28 29 30 31 32 33

                 20            29

                 21            28                                                                             I/O4L                                                                                           2689 drw 04
                                                                                                                  I/O5L
                 22            27                                                                                      I/O6L
                                                                                                                           I/O7L
                 23            26
                                                                                                                                N/C
                                                                                                                                    GND
                                                                                                                                         I/O0R
                                                                                                                                             I/O1R
                                                                                                                                                  I/O2R
                                                                                                                                                      I/O3R
                                                                                                                                                           I/O4R
                                                                                                                                                                I/O5R
                                                                                                                                                                    I/O6R

                 24            25

INDEX     A0L                                                                                         64 N/C  63 N/C  62 N/C  INTL  60 BUSYL W 58 CEL  57 VCC  56 VCC           INTR  51 N/C  50 N/C  49 N/C

             OEL                                                                        INDEX                                           59 R/ L                 55 CERW

                      INTL                                                                                                                                            54 R/ R

                   BUSYL                                                                                                                                              53 BUSYR

                   R/ LW

                         CEL

                                     VCC

                               CER

                             R/ RW

                                        BUSYR

                                                                     INTR

                                                  OER

           6 5 4 3 2 48 47 46 45 44 43                                                        OEL    1                        61                                                52                            48 OER

  A1L  7             1                         42                          A0R                A0L    2                                                                                                        47 A0R
  A2L                                                                      A1R                                                                                                                                46 A1R
  A3L  8                                       41                          A2R                A1L    3                                                                                                        45 A2R
  A4L                                                                                                                                                                                                         44 A3R
  A5L  9                                       40                          A3R                A2L    4                                                                                                        43 A4R
  A6L                                                                      A4R                                                                                                                                42 A5R
  A7L  10            IDT7130/40                39                          A5R                A3L    5                                                                                                        41 A6R
  A8L                                                                      A6R                                                                                                                                40 N/C
  A9L  11            L48-1                     38                          A7R                A4L    6                                 IDT7130/40                                                             39 A7R
I/O0L                                                                      A8R                                                      PP64-1 & PN64-1                                                           38 A8R
I/O1L  12              &                       37                          A9R                A5L    7                                                                                                        37 A9R
I/O2L                F48-1                                                 I/O7R                                                     64-PIN STQFP                                                             36 N/C
                                                                           I/O6R              A6L    8                                64-PIN TQFP                                                             35 N/C
                                                                                                                                      TOP VIEW (3)                                                            34 I/O7R
       13        48-PIN LCC/ FLATPACK          36                                             N/C    9                                                                                                        33 I/O6R

       14            TOP VIEW (3)              35                                             A7L 10                                                                                                             2689 drw 05

       15                                      34                                             A8L    11                                                                                                                 2

       16                                      33                                             A9L    12

       17                                      32                                             N/C 13

                                                                                              I/O0L 14

       18                                      31                                             I/O1L 15

          19 20 21 22 23 24 25 26 27 28 29 30
           I/O3L
               I/O4L
                    I/O5L
                        I/O6L
                             I/O7L
                                 GND
                                      I/O0R
                                          I/O1R
                                               I/O2R
                                                   I/O3R
                                                        I/O4R
                                                            I/O5R
                                                                                                          I/O3L 17
                                                                                                             N/C 18
                                                                                                                 I/O4L 19
                                                                                                                     I/O5L 20
                                                                                                                         I/O6L 21
                                                                                                                             I/O7L 22
                                                                                                                                 N/C 23
                                                                                                                                     GND 24
                                                                                                                                        GND 25
                                                                                                                                            I/O0R 26
                                                                                                                                                I/O1R 27
                                                                                                                                                    I/O2R 28
                                                                                                                                                        I/O3R 29
                                                                                                                                                            N/C 30
                                                                                                                                                               I/O4R 31
                                                                                                                                                                   I/O5R 32
                                                                                              I/O2L 16

                                                                           2689 drw 03

NOTES:
1. All Vcc pins must be connected to the power supply.
2. All GND pins must be connected to the ground supply.

3. This text does not indicate orientation of the actual part-marking.

                                                                                        6.01
IDT7130SA/LA AND IDT7140SA/LA                                                            MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

ABSOLUTE MAXIMUM RATINGS(1)                                                    RECOMMENDED
                                                                               DC OPERATING CONDITIONS
Symbol   Rating                  Commercial Military Unit

VTERM(2) Terminal Voltage 0.5 to +7.0 0.5 to +7.0 V                          Symbol             Parameter             Min. Typ.        Max.    Unit
             with Respect to                                                   VCC            Supply Voltage                              5.5     V
             GND                                                               GND            Supply Voltage            4.5 5.0            0      V
                                                                               VIH            Input High Voltage                         6.0(2)   V
                                                                               VIL            Input Low Voltage         0             0   0.8     V

TA       Operating                0 to +70 55 to +125 C                                                                2.2 --
                                                                                                                        0.5(1) --
         Temperature

TBIAS    Temperature              55 to +125 65 to +135 C
         Under Bias
                                                                               NOTES:                                                            2689 tbl 02
                                                                               1. VIL (min.) > -1.5V for pulse width less than 10ns.
TSTG     Storage                  55 to +125 65 to +150 C                   2. VTERM must not exceed Vcc + 0.5V.
         Temperature

IOUT     DC Output                50                 50            mA

         Current

NOTES:                                                   2689 tbl 01

1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS           RECOMMENDED OPERATING

may cause permanent damage to the device. This is a stress rating only         TEMPERATURE AND SUPPLY VOLTAGE

and functional operation of the device at these or any other conditions                              Ambient

above those indicated in the operational sections of the specification is not  Grade           Temperature              GND              VCC

implied. Exposure to absolute maximum rating conditions for extended

periods may affect reliability.                                                Military        55C to +125C          0V               5.0V 10%
                                                                                                                                         5.0V 10%
2. VTERM must not exceed Vcc + 0.5 for more than 25% of the cycle time         Commercial      0C to +70C             0V

or 10ns maximum, and is limited to < 20mA for the period of VTERM > Vcc

+ 0.5V.                                                                                                                                          2689 tbl 03

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE (VCC = 5.0V 10%)

                                                                                             7130SA                    7130LA

                                                                                             7140SA                    7140LA

Symbol            Parameter               Test Conditions                                Min.        Max.         Max.       Max.        Unit
                                                                                                                                          A
|lLl|    Input Leakage                    VCC = 5.5V,                                    --          10           --           5
                                                                                                                                          A
         Current(1)                       VIN = 0V to VCCIN = GND to VCC
                                                                                                                                           V
|lLO|    Output Leakage                   VCC = 5.5V,                                    --          10           --           5           V
                                                                                                                                           V
         Current(1)                       CE = VIH, VOUT = 0V to VCCC
                                                                                                                                         2689 tbl 04
VOL      Output Low Voltage               lOL = 4mA                                      --          0.4          --           0.4
                                          lOL= 16mA
         (l/O0-l/O7)

VOL      Open Drain Output                lOL = 16mA                                     --          0.5          --           0.5
         Low Voltage (BUSY, INT)

VOH      Output High Voltage              lOH = -4mA                                     2.4         --           2.4          --

NOTE:
1. At Vcc < 2.0V leakages are undefined.

CAPACITANCE(1)

(TA = +25C, f = 1.0MHz) TQFP ONLY(3)

Symbol            Parameter               Conditions(2) Max. Unit

CIN      Input Capacitance                VIN = 3dV      9 pF

COUT     Output Capacitance               VIN = 3dV      10 pF

NOTES:                                                   2689 tbl 05

1. This parameter is determined by device characterization but is not

production tested.

2. 3dv references the interpolated capacitance when the input and

output signals switch from 0V to 3V or from 3V to 0V.

3. 11pF max. for other packages.

                                                                       6.01                                                                      3
IDT7130SA/LA AND IDT7140SA/LA                                                              MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

DC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(1,6) (VCC = 5.0V 10%)

Symbol    Parameter                Test Conditions                        7130X20(2) 7130X25(3) 7130X35 7130X55 7130X100
                                                                                          7140X25(3) 7140X35 7140X55 7140X100

                                                            Version Typ. Max. Typ. Max. Typ. Max. Typ. Max. Typ. Max. Unit

ICC Dynamic Operating CEL and CER = VIL, MIL. SA -- -- 110 280 110 230 110 190 110 190 mA

          Current (Both Ports Outputs open,                 LA -- -- 110 220 110 170 110 140 110 140

          Active)                  f = fMAX(4)              COM'L. SA 110 250 110 220 110 165 110 155 110 155

                                                            LA 110 200 110 170 110 120 110 110 110 110

ISB1 Standby Current               CEL and CER = VIH, MIL. SA -- -- 30 80 25 80 20 65 20 65 mA
          (Both Ports - TTL
          Level Inputs)            f = fMAX(4)              LA -- -- 30 60 25 60 20 45 20 45

                                                            COM'L. SA 30 65 30 65 25 65 20 65 20 55

                                                            LA 30 45 30 45 25 45 20 35 20 35

ISB2 Standby Current               CE"A" = VIL and          MIL. SA                -- -- 65 160      50 150      40 125 40 125 mA
          (One Port - TTL          CE"B" = VIH (7)                     LA          -- -- 65 125      50 115      40 90 40 90
          Level Inputs)                                                            65 165 65 150     50 125      40 110 40 110
                                   Active Port Outputs COM'L. SA                   65 125 65 115     50 90       40 75 40 75

                                   Open, f = fMAX(4)        LA

ISB3 Full Standby Current CEL and                           MIL. SA -- -- 1.0 30 1.0 30 1.0 30 1.0 30 mA

          (Both Ports - All        CER > VCC -0.2V,         LA -- -- 0.2 10 0.2 10 0.2 10 0.2 10

          CMOS Level Inputs VIN > VCC -0.2V or COM'L. SA 1.0 15 1.0 15 1.0 15 1.0 15 1.0 15

                                   VIN < 0.2V,f = 0(5)      LA 0.2 5 0.2 5 0.2 4 0.2 4 0.2 4

ISB4 Full Standby Current CE"A" < 0.2V and MIL. SA -- -- 60 155 45 145 40 110 40 110 mA
                                   CE"B" > VCC -0.2V(7)
          (One Port - All                                   LA -- -- 60 115 45 105 40 85 40 80

          CMOS Level Inputs) VIN > VCC -0.2V or COM'L. SA 60 155 60 145 45 110 40 100 40 95

                                   VIN < 0.2V,              LA 60 115 60 105 45 85 40 70 40 70

                                   Active Port Outputs
                                   Open, f = fMAX(4)

NOTES:                                                                                                                     2689 tbl 06

1. 'X' in part numbers indicates power rating (SA or LA).

2. Com'l Only, 0C to +70C temperature range. PLCC and TQFP packages.

3. Not available in DIP packages.

4. At f = fMax, address and control lines (except Output Enable) are cycling at the maximum frequency read cycle of 1/tRC, and using "AC TEST CONDITIONS"

of input levels of GND to 3V.

5. f = 0 means no address or control lines change. Applies only to inputs at CMOS level standby.

6. Vcc = 5V, TA=+25C for Typ and is not production tested. Vcc DC = 100 mA (Typ.)

7. Port "A" may be either left or right port. Port "B" is opposite from port "A".

DATA RETENTION CHARACTERISTICS (LA Version Only)

                                                                                                  lDT7130LA/IDT7140LA
                                                            Test Conditions                               Typ.(1)
Symbol        Parameter                                                                           Min.             Max.    Unit
VDR      VCC for Data Retention                                                                                            V
ICCDR    Data Retention Current                                                                  2.0        --        --   A
                                                                                                                            A
tCDR(3)  Chip Deselect to Data                                                    Mil.           --         100   4000     ns
          Retention Time                                                           Com'l.
tR(3)    Operation Recovery       VCC = 2.0V, CE > VCC -0.2V                                     --         100   1500     ns
          Time
                                   VIN > VCC -0.2V or VIN < 0.2V                                  0          --        --  2689 tbl 07

                                                                                                  tRC(2)     --        --

NOTES:
1. VCC = 2V, TA = +25C, and is not production tested.
2. tRC = Read Cycle Time
3. This parameter is guaranteed but not production tested.

                                                            6.01                                                           4
IDT7130SA/LA AND IDT7140SA/LA                                                         MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

DATA RETENTION WAVEFORM

                                           DATA RETENTION MODE

              VCC                           4.5V        VDR  2.0V                     4.5V
                                            tCDR            VDR                          tR
              CE
                                           VIH                                           VIH

                                                                                                         2692 drw 06

AC TEST CONDITIONS                      GND to 3.0V
                                              5ns
  Input Pulse Levels                          1.5V
  Input Rise/Fall Times                       1.5V
  Input Timing Reference Levels
  Output Reference Levels            Figures 1, 2, and 3
  Output Load
                                                                         2689 tbl 08

                                 5V                                                                5V
                                                                                                       1250
                                     1250
                                                                                                       5pF*
DATA OUT                             30pF*                                            DATA OUT
         775                                                                                  775
                                          (*100pF for 55 and
                                          100ns versions)

              Figure 1. Output Test Load                                              Figure 2. Output Test Load
                                                                                       (for tHZ, tLZ, tWZ, and tOW)
                          5V                                                           * including scope and jig

                                     270

BUSY or INT

                                     30pF*
                                             *100pF for 55 and 100ns versions

                                                                                                   2689 drw 07

              Figure 3. BUSY and INT

               AC Output Test Load

                                                        6.01                                                          5
IDT7130SA/LA AND IDT7140SA/LA                                      MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

AC ELECTRICAL CHARACTERISTICS OVER THE

OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(3)

                                                        7130X20(2) 7130X25(5) 7130X35                               7130X55  7130X100
                                                                         7140X25(5) 7140X35                         7140X55  7140X100

Symbol      Parameter                                   Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Read Cycle

tRC     Read Cycle Time                                 20 --      25 -- 35                        -- 55            -- 100 -- ns
tAA     Address Access Time                             -- 20      -- 25 --                        35 --            55 -- 100 ns
tACE    Chip Enable Access Time                         -- 20      -- 25 --                        35 --            55 -- 100 ns
tAOE    Output Enable Access Time                                  -- 12 --                        20 --            25 -- 40 ns
tOH     Output Hold From Address Change                        11  3--3                            --3              -- 10 -- ns
tLZ     Output Low-Z Time(1,4)                           3--       0--0                            --5              -- 5 -- ns
tHZ     Output High-Z Time(1,4)                          0--       -- 10 --                        15 --            25 -- 40 ns
tPU     Chip Enable to Power Up Time(4)                 -- 10      0--0                            --0              -- 0 -- ns
tPD     Chip Disable to Power Down Time(4)              0--        -- 25 --                        35 --            50 -- 50 ns
                                                        -- 20
                                                                                                                                                   2689 tbl 09
NOTES:

1. Transition is measured 500mV from Low or High-impedance voltage Output Test Load (Figure 2).
2. Com'l Only, 0C to +70C temperature range. PLCC and TQFP package.
3. "X" in part numbers indicates power rating (SA or LA).
4. This parameter is guaranteed by device characterization, but is not production tested.
5. Not available in DIP packages.

TIMING WAVEFORM OF READ CYCLE NO. 1, EITHER SIDE(1)

ADDRESS                                     tRC
                                                                                              tOH
                  tAA
            tOH                                                   DATA VALID
                                                tBDD (2,3)
DATAOUT     PREVIOUS DATA VALID

BUSYOUT

                                                                                                                             2689 drw 08

NOTES:
1. R/W = VIH, CE = VIL, and is OE = VIL. Address is valid prior to the coincidental with CE transition Low.
2. tBDD delay is required only in the case where the opposite port is completing a write operation to the same the

    address location. For simultaneous read operations, BUSY has no relationship to valid output data.
3. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

                                                        6.01                                                                              6
IDT7130SA/LA AND IDT7140SA/LA                                                                           MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

TIMING WAVEFORM OF READ CYCLE NO. 2, EITHER SIDE(3)

                                                                                          tACE

                                                                    (4)                                      tHZ (2)

                                                        tAOE

      DATAOUT                                                                                 (1)                            tHZ (2)
                                                                                                        VALID DATA
               ICC                                              tLZ
     CURRENT                                                                                                       tPD(4)
                                                      tLZ (1)
               ISS                   tPU                                                                                        50%

                                                50%

                                                                                                                                       2689 drw 09

NOTES:
1. Timing depends on which signal is asserted last, OE or CE.
2. Timing depends on which signal is deaserted first, OE or CE.
3. R/W = VIH and the address is valid prior to or coincidental with CE transition Low.

4. Start of valid data depends on which timing becomes effective last tAOE, tACE, tAA, and tBDD.

AC ELECTRICAL CHARACTERISTICS OVER THE

OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(5)

Symbol              Parameter                 7130X20(2) 7130X25(6)                                      7130X35 7130X55     7130X100   Unit
                                                                7140X25(6)
                                                                                                         7140X35 7140X55     7140X100
                                              Min. Max. Min. Max.                                       Min. Max. Min. Max.  Min. Max.

Write Cycle

tWC     Write Cycle Time(3)                   20 -- 25 -- 35 -- 55 -- 100 --                                                                              ns

tEW     Chip Enable to End-of-Write           15 -- 20 -- 30 -- 40 --                                                        90 --                        ns

tAW     Address Valid to End-of-Write         15 -- 20 -- 30 -- 40 --                                                        90 --                        ns

tAS     Address Set-up Time                   0--                                                  0--  0--  0--             0--                          ns

tWP     Write Pulse Width(4)                  15 -- 15 -- 25 -- 30 --                                                        55 --                        ns

tWR     Write Recovery Time                   0--                                                  0--  0--  0--             0--                          ns

tDW     Data Valid to End-of-Write            10 -- 12 -- 15 -- 20 --                                                        40 --                        ns

tHZ     Output High-Z Time(1)                 -- 10 -- 10 -- 15 -- 25                                                        -- 40                        ns

tDH     Data Hold Time                        0--                                                  0--  0--  0--             0--                          ns

tWZ     Write Enabled to Output in High-Z(1)  -- 10 -- 10 -- 15 -- 25                                                        -- 40                        ns

tOW     Output Active From End-of-Write(1)    0--                                                  0--  0--  0--             0--                          ns

NOTES:                                                                                                                                  2689 tbl 10

1. Transition is measured 500mV from Low or High-impedance voltage with Output Test Load (Figure 2). This parameter is guaranteed by
     device characterization but is not production tested.

2. 0C to +70C temperature range only, PLCC and TQFP packages.

3. For MASTER/SLAVE combination, tWC = tBAA + tWP, since R/W = VIL must occur after tBAA.

4. If OE is low during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off
    data to be placed on the bus for the required tDW. If OE is High during a R/W controlled write cycle, this requirement does not apply and the
    write pulse can be as short as the specified tWP.

5. "X" in part numbers indicates power rating (SA or LA).
6. Not available in DIP packages.

                                                        6.01                                                                                              7
IDT7130SA/LA AND IDT7140SA/LA                                    MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

TIMING WAVEFORM OF WRITE CYCLE NO. 1, (R/W CONTROLLED TIMING)(1,5,8)

                                                                               tWC

ADDRESS

       OE  tAS(6)                tAW                             tWR(3)               tHZ (7)
                                             tWP(2)                         tOW
      CE              (4)                                                                       (7)
                           tWZ (7)                                        tDH
    R/W                                                     tDW                           tHZ

DATA OUT                                                                                       (4)
  DATA IN

                                                                                                     2689 drw 10

TIMING WAVEFORM OF WRITE CYCLE NO. 2, (CE CONTROLLED TIMING)(1,5)

                                                                                 tWC

ADDRESS    tAS(6)          tAW                                   tWR(3)
                                      tEW (2)                              tDH
       CE                                               tDW

    R/W

DATA IN

                                                                                                                                                                                                                                                      2689 drw 11

NOTES:
1. R/W or CE must be High during all address transitions.
2. A write occurs during the overlap (tEW or tWP) of CE = VIL and R/W = VIL.
3. tWR is measured from the earlier of CE or R/W going High to the end of the write cycle.
4. During this period, the l/O pins are in the output state and input signals must not be applied.
5. If the CE Low transition occurs simultaneously with or after the R/W Low transition, the outputs remain in the High-impedance state.
6. Timing depends on which enable signal (CE or R/W) is asserted last.
7. This parameter is determined be device characterization, but is not production tested. Transition is measured +/- 500mV from steady state

    with the Output Test Load (Figure 2).
8. If OE is low during a R/W controlled write cycle, the write pulse width must be the larger of tWP or (tWZ + tDW) to allow the I/O drivers to turn off

    and data to be placed on the bus for the required tDW. If OE is High during a R/W controlled write cycle, this requirement does not apply and
    the write pulse can be as short as the specified tWP.

                                                        6.01                                         8
IDT7130SA/LA AND IDT7140SA/LA                                                              MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(7)8M824S258M824S30 7132158M824S4

                                                           7130X20(1) 7130X25(9) 7130X35 7130X55 7130X100

                                                                                         7140X25(9) 7140X35 7140X55 7140X100

Symbol      Parameter                                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Unit

Busy Timing (For Master lDT7130 Only)                      -- 20 -- 20 -- 20 -- 30 -- 50                                                    ns

tBAA BUSY Access Time from Address                         -- 20 -- 20 -- 20 -- 30 -- 50 ns
tBDA BUSY Disable Time from Address
tBAC BUSY Access Time from Chip Enable                     -- 20 -- 20 -- 20 -- 30 -- 50                                                    ns
tBDC BUSY Disable Time from Chip Enable
tWH Write Hold After BUSY(6)                               -- 20 -- 20 -- 20 -- 30 -- 50 ns

tWDD Write Pulse to Data Delay(2)                          12 -- 15 -- 20 -- 20 -- 20 --                                                    ns

tDDD Write Data Valid to Read Data Delay(2)                -- 40 -- 50 -- 60 -- 80 -- 120 ns

tAPS Arbitration Priority Set-up Time(3)                   -- 30 -- 35 -- 35 -- 55 -- 100 ns

tBDD BUSY Disable to Valid Data(4)                         5--                            5--            5 -- 5--5 --                       ns

                                                           -- 25 -- 35 -- 35 -- 50 -- 65                                                    ns

Busy Timing (For Slave IDT7140 Only)e                      5-- 5-- 5 -- 5--5

tWB Write to BUSY Input(5)                                 0--                            0--            0 -- 0--0 --                       ns
tWH Write Hold After BUSY(6)
                                                           12 -- 15 -- 20 -- 20 -- 20 --                                                    ns
tWDD Write Pulse to Data Delay(2)
                                                           -- 40 -- 50 -- 60 -- 80 -- 120 ns
tDDD Write Data Valid to Read Data Delay(2)
                                                           -- 30 -- 35 -- 35 -- 55 -- 100 ns

NOTES:                                                                                                                                      2689 tbl 11

1. Com'l Only, 0C to +70C temperature range. PLCC and TQFP packages only.

2. Port-to-port delay through RAM cells from the writing port to the reading port, refer to "Timing Waveform of Write with Port-to-Port Read and BUSY."

3. To ensure that the earlier of the two ports wins.

4. tBDD is a calculated parameter and is the greater of 0, tWDD tWP (actual), or tDDD tDW (actual).

5. To ensure that a write cycle is inhibited on port 'B' during contention on port 'A'.

6. To ensure that a write cycle is completed on port 'B' after contention on port 'A'.

7. "X" in part numbers indicates power rating (SA or LA).

8. Not available in DIP packages.

TIMING WAVEFORM OF WRITE WITH PORT-TO-PORT READ AND BUSY (2,3,4)

ADDR'A'                                                       tWC
                                                           MATCH

                                                                                     tWP

W R/ 'A'

                                                                                           tDW                       tDH

DATAIN'A'                                                                                  VALID
  ADDR'B'
                                           (1)

                                   tAPS

                                                                                           MATCH

                                                                                                         tBDA             tBDD

BUSY'B'

                                                                                                         tWDD

DATAOUT'B'                                                                                                                                  VALID

NOTES:                                                                                                         tDDD                           2689 drw 12

1. To ensure that the earlier of the two ports wins. tBDD is ignored for slave (IDT7140).

2. CEL = CER = VIL.

3. OE = VIL for the reading port.

4. All timing is the same for the left and right ports. Port 'A' may be either the left or right port. Port "B" is opposite from port "A".

                                                           6.01                                                                             9
IDT7130SA/LA AND IDT7140SA/LA                                                                     MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

TIMING WAVEFORM OF WRITE WITH BUSY(3)

                         W R/ 'A'                              tWP                                      tWH( 1 )
                                               tWB
                        BUSY'B'
                                                                 (2)
                         W R/ 'B'

                                                                                                                  2689 drw 13

NOTES:
1. tWH must be met for both BUSY Input (IDT7140, slave) or Output (IDT7130 master).
2. BUSY is asserted on port 'B' blocking R/W'B', until BUSY'B' goes High.
3. All timing is the same for the left and right ports. Port 'A' may be either the left or right

   port. Port "B" is opposite from port "A".

TIMING WAVEFORM OF BUSY ARBITRATION CONTROLLED BY CE TIMING (1)

   ADDR                                             ADDRESSES MATCH
'A' AND 'B'

CE'B'

                        tAPS(2)

  CE'A'                                  tBAC                                                     tBDC
BUSY'A'

                                                                                                                                        2689 drw 14

TIMING WAVEFORM OF BUSY ARBITRATION CONTROLLED BY ADDRESS MATCH TIMING (1)

                                                      tRC OR tWC

ADDR'A'                            ADDRESSES MATCH                                                ADDRESSES DO NOT MATCH

                   (2)

             tAPS

ADDR'B'

                                   tBAA                                                                 tBDA

BUSY'B'

                                                                                                                                        2689 drw 15

NOTES:

1. All timing is the same for left and right ports. Port "A" may be either left or right port. Port "B" is the opposite from port "A".

2. If tAPS is not satisified, the BUSY will be asserted on one side or the other, but there is no guarantee on which side BUSY will be

    asserted (7130 only).

                                                        6.01                                                                            10
IDT7130SA/LA AND IDT7140SA/LA                                              MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

AC ELECTRICAL CHARACTERISTICS OVER THE

OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE(2)                                   8M824S25                                            8M824S308M824S35

                                               7130X20(1)  7130X25(3)      7130X35    7130X55                                            7130X100
                                                           7140X25(3)      7140X35    7140X55                                            7140X100
                                                                                    Min. Max.                                           Min. Max. Unit
Symbol         Parameter                       Min. Max. Min. Max. Min. Max.

Interrupt Timing

tAS            Address Set-up Time             0   --            0     --  0--      0   --                                              0   --  ns

tWR            Write Recovery Time             0   --            0     --  0--      0   --                                              0   --  ns

tINS           Interrupt Set Time              --  20      --          25  -- 25    --  45                                              --  60  ns

tINR           Interrupt Reset Time            --  20      --          25  -- 25    --  45                                              --  60  ns

                                                                                                                                                2689 tbl 12

NOTES:

1. 0C to +70C temperature range only, PLCC and TQFP packages.
2. "X" in part numbers indicates power rating (SA or LA).
3. Not available in DIP packages .

TIMING WAVEFORM OF INTERRUPT MODE

INT SET:                               tWC                 tWR(4)
                        INTERRUPT ADDRESS(2)
ADDR'A'          tAS (3)

  W R/ 'A'                           tINS (3)

       INT'B'

INT CLEAR:                                                                                     tRC                                          2689 drw 16
                                                                             INTERRUPT CLEAR ADDRESS                                             2689 drw 17
ADDR'B'                                                                tAS (3)

   OE'B'                                                                              tINR (3)

    INT'B'

NOTES:.
1. All timing is the same for left and right ports. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
2. See Interrupt Truth Table.

3. Timing depends on which enable signal (CE or R/W) is asserted last.
4. Timing depends on which enable signal (CE or R/W) is de-asserted first.

                                                                 6.01                                                                           11
IDT7130SA/LA AND IDT7140SA/LA                                                      MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

TRUTH TABLES

TABLE I -- NON-CONTENTION
READ/WRITE CONTROL(4)

     Left or Right Port(1)                  Function

W R/ CE OE D07

XH X               Z Port Disabled and in Power-

                            Down Mode, ISB2 or ISB4

XH X               Z        CER = CEL = VIH, Power-Down

                            Mode, ISB1 or ISB3

L L X DATAIN Data on Port Written Into Memory(2)

HL            L DATAOUT Data in Memory Output on Port(3)

HL H               Z High Impedance Outputs

NOTES:                                                            2689 tbl 13

1. A0L A10L  A0R A10R.

2. If BUSY = L, data is not written.
3. If BUSY = L, data may not be valid, see tWDD and tDDD timing.

4. 'H' = VIH, 'L' = VIL, 'X' = DON'T CARE, 'Z' = HIGH IMPEDANCE

TABLE II -- INTERRUPT FLAG(1,4)

R/WL          Left Port     A9L A0L            INTL  R/WR            Right Port       INTR           Function
                               3FF
  L     CEL OEL                  X                 X     X        CER OER A9L A0R     L(2)  Set Right INTR Flag
  X                              X                       X                              H(3)  Reset Right INTR Flag
  X        L    X              3FE                 X     L        X             X  X          Set Left INTL Flag
  X                                              L(3)    X                                X   Reset Left INTL Flag
           X    X                                H(2)             L             L  3FF
                                                                                          X
           X    X                                                 L             X  3FE

           L    L                                                 X             X  X

NOTES:                                                                                                               2689 tbl 14

1. Assumes BUSYL = BUSYR = VIH
2. If BUSYL = VIL, then No Change.
3. If BUSYR = VIL, then No Change.

4. 'H' = HIGH,' L' = LOW,' X' = DON'T CARE

TABLE III -- ADDRESS BUSY ARBITRATION

        Inputs                          Outputs

                    A0L-A9L                            Function

CEL CER A0R-A9R BUSYL(1) BUSYR(1)

X       X NO MATCH          H                    H     Normal

H       X     MATCH         H                    H     Normal

X       H     MATCH         H                    H     Normal

L       L     MATCH         (2)             (2)        Write Inhibit(3)

NOTES:                                                            2689 tbl 15

1. Pins BUSYL and BUSYR are both outputs for IDT7130 (master). Both are
inputs for IDT7140 (slave). BUSYX outputs on the IDT7130 are open drain,
not push-pull outputs. On slaves the BUSYX input internally inhibits writes.

2. 'L' if the inputs to the opposite port were stable prior to the address and

enable inputs of this port. 'H' if the inputs to the opposite port became

stable after the address and enable inputs of this port. If tAPS is not met,

either BUSYL or BUSYR = Low will result. BUSYL and BUSYR outputs can

    not be low simultaneously.

3. Writes to the left port are internally ignored when BUSYL outputs are

driving Low regardless of actual logic level on the pin. Writes to the right

port are internally ignored when BUSYR outputs are driving Low regard-

less of actual logic level on the pin.

                                                                         6.01                                        12
IDT7130SA/LA AND IDT7140SA/LA                                                    MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

FUNCTIONAL DESCRIPTION                                               The Busy outputs on the IDT7130 RAM (Master) are open
                                                                     drain type outputs and require open drain resistors to operate.
The IDT7130/IDT7140 provides two ports with separate con-            If these RAMs are being expanded in depth, then the Busy
trol, address and I/O pins that permit independent access for        indication for the resulting array does not require the use of an
reads or writes to any location in memory. The IDT7130/              external AND gate.
IDT7140 has an automatic power down feature controlled by
                                                                     WIDTH EXPANSION WITH BUSY LOGIC
CE. The CE controls on-chip power down circuitry that permits        MASTER/SLAVE ARRAYS

the respective port to go into a standby mode when not               When expanding an RAM array in width while using busy
                                                                     logic, one master part is used to decide which side of the RAM
selected (CE = VIH). When a port is enabled, access to the           array will receive a busy indication, and to output that indica-
                                                                     tion. Any number of slaves to be addressed in the same
entire memory array is permitted.                                    address range as the master, use the busy signal as a write
                                                                     inhibit signal. Thus on the IDT7130/IDT7140 RAMs the Busy
INTERRUPTS                                                           pin is an output if the part is Master (IDT7130), and the Busy
                                                                     pin is an input if the part is a Slave (IDT7140) as shown in
If the user chooses to use the interrupt function, a memory          Figure 4.
location (mail box or message center) is assigned to each
                                                                             5V  MASTER CE             SLAVE      CE         DECODER  5V
port. The left port interrupt flag (INTL) is asserted when the
                                                                     270         Dual Port             Dual Port                          270
right port writes to memory location 3FE (HEX), where a write                    RAM
                                                                                                       RAM
is defined as the CE = R/W = VIL per the Truth Table. The left                   BUSY (L) BUSY (R)
                                                                                                       BUSY (L) BUSY (R)
port clears the interrupt by access address location 3FE
                                                                                 MASTER CE             SLAVE      CE
access when CER = OER = VIL, R/W is a "don't care". Likewise,
the right port interrupt flag (INTR) is asserted when the left port              Dual Port             Dual Port

writes to memory location 3FF (HEX) and to clear the interrupt                   RBUAMSY (L) BUSY (R)  RBUAMSY (L) BUSY (R)

flag (INTR), the right port must access the memory location          BUSYL                                                   BUSYR

3FF. The message (8 bits) at 3FE or 3FF is user-defined,                                                                     2689 drw 18
since it is an addressable SRAM location. If the interrupt
function is not used, address locations 3FE and 3FF are not          Figure 4. Busy and chip enable routing for both width and depth
used as mail boxes, but as part of the random access                 expansion with IDT7130 (Master) and IDT7140 (Slave) RAMs.
memory. Refer to Table II for the interrupt operation.
                                                                     If two or more master parts were used when expanding in
BUSY LOGIC                                                           width, a split decision could result with one master indicating
                                                                     busy on one side of the array and another master indicating
Busy Logic provides a hardware indication that both ports of         busy on one other side of the array. This would inhibit the write
the RAM have accessed the same location at the same time.            operations from one port for part of a word and inhibit the write
It also allows one of the two accesses to proceed and signals        operations from the other port for the other part of the word.
the other side that the RAM is "Busy". The Busy pin can then
be used to stall the access until the operation on the other side    The Busy arbitration, on a Master, is based on the chip enable
is completed. If a write operation has been attempted from the
side that receives a busy indication, the write signal is gated      and address signals only. It ignores whether an access is a
internally to prevent the write from proceeding.                     read or write. In a master/slave array, both address and chip
The use of busy logic is not required or desirable for all
applications. In some cases it may be useful to logically OR         enable must be valid long enough for a busy flag to be output
the busy outputs together and use any busy indication as an          from the master before the actual write pulse can be initiated
interrupt source to flag the event of an illegal or illogical
                                                                     with either the R/W signal or the byte enables. Failure to
operation. In slave mode the BUSY pin operates solely as a
                                                                     observe this timing can result in a glitched internal write inhibit
write inhibit input pin. Normal operation can be programmed
                                                                     signal and corrupted data in the slave.
by tying the BUSY pins High. If desired, unintended write

operations can be prevented to a port by tying the Busy pin for
that port Low.

                                                        6.01                                                                              13
IDT7130SA/LA AND IDT7140SA/LA                                    MILITARY AND COMMERCIAL TEMPERATURE RANGES
HIGH-SPEED 1K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS

ORDERING INFORMATION

IDT XXXX  A        999  A               A

Device Type Power  Speed Package    Process/
                                  Temperature

                                     Range

                                                        Blank    Commercial (0C to +70C)
                                                        B        Military (55C to +125C)

                                                                   Compliant to MIL-STD-883, Class B

                                                        P        48-pin Plastic DIP (P48-1)

                                                        C        48-pin Sidebraze DIP (C48-2)

                                                        J        52-pin PLCC (J52-1)

                                                        L48      48-pin LCC (L48-1)

                                                        F        48-pin Ceramic Flatpack (F48-1)

                                                        PF       64-pin TQFP (PN64-1)

                                                        TF       64-pin STQFP (PP64-1)

                                                        20       Commercial PLCC and TQFP Only

                                                        25       LCC, PLCC, and TQFP Only         Speed in nanoseconds

                                                        35

                                                        55

                                                        100

                                                        LA       Low Power

                                                        SA       Standard Power

                                                        7130 8K (1K x 8-Bit) MASTER Dual-Port RAM
                                                        7140 8K (1K x 8-Bit) SLAVE Dual-Port RAM

                                                                                                      2689 drw 19

                                                           6.01                                       14
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