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IDT70P3537S250RM

器件型号:IDT70P3537S250RM
器件类别:存储   
文件大小:6370.2KB,共21页
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

IC sram 18mbit 250mhz 576fcbga

参数
Datasheets:
IDT70P3537/3517:
PCN Obsolescence/ EOL:
Multiple Devices 27/Jul/2009:
Standard Package : 3
Category: Integrated Circuits (ICs)
Family: Memory
Series: -
Packaging : Tray
Format - Memory: RAM
Memory Type: SRAM - Dual Port, Synchronous QDR II
Memory Size: 18M (512K x 36)
Speed: 250MHz
Interface: Parallel
Voltage - Supply: 1.7 V ~ 1.9 V
Operating Temperature: 0°C ~ 70°C
Package / Case: 576-BBGA, FCBGA
Supplier Device Package: 576-FCBGA (25x25)
Other Names: 70P3537S250RM

IDT70P3537S250RM器件文档内容

                                                                                    512K/256K x36                                                                      PRELIMINARY DATASHET
                                                                                    SYNCHRONOUS                                                                                            IDT70P3537
                                                                                    DUAL QDR-IITM                                                                                          IDT70P3517

                                                                           

Features                                                                                                                               each port

18Mb Density (512K x 36)                                                                                                               Four word transfers each of Read & Write per clock cycle per

    Also available 9Mb Density (256K x 36)                                                                                           port (four word bursts on 2 ports)
QDR-II x 36 Burst-of-2 Interface                                                                                                    Octal Data Rate
                                                                                                                                     Port Enable pins (E0,E1) for depth expansion
    Commercial: 233MHz, 250MHz                                                                                                     Dual Echo Clock Output with DLL-based phase alignment
Two independent ports                                                                                                               High Speed Transceiver Logic inputs

    True Dual-Port Access to common memory                                                                                             scaled to receive signals from 1.4V to 1.9V
Separate, Independent Read and Write Data Buses on each                                                                             Scalable output drivers

   Port                                                                                                                                  Drives HSTL, 1.8V TTL or any voltage level from 1.4V to 1.9V
    Supports concurrent transactions
Two-Word Burst on all DPRAM accesses                                                                                                    Output impedance adjustable from 35 ohms to 70 ohms
DDR (Double Data Rate) Multiplexed Address Bus                                                                                      1.8V Core Voltage (VDD)
                                                                                                                                     576-ball Flip Chip BGA (25mm x 25mm, 1.0mm ball pitch)
    One Read and One Write request per clock cycle                                                                                  JTAG Interface - IEEE 1149.1 Compliant
DDR (Double Data Rate) Data Buses

    Four word burst data (Two Read and Two Write) per clock on

Functional Block Diagram

                              VREFL                                                                                                                                                                                              VREFR

       EL[1:0]           LEFT PORT                                         WRITE                                                   EP[1:0]                                                   WRITE                               RIGHT PORT                           ER[1:0]
                            DATA                                              REGISTER                                                                                                          REGISTER                             DATA
   D0 L - D3 5 L                                                           KL                                                 WRITE DRIVER                                                 KR                                                                         D0 R - D3 5 R
           KL            REGISTER    OUTPUT BUFFER                                      MUX                       SENSE AMPS                  SENSE AMPS          MUX                        OUTPUT REGISTER                      REGISTER                            KR
           KL            AND LOGIC        SELECT OUTPUT                                         KL                            512/256K x 36                            KR                                   SELECT OUTPUT        AND LOGIC                            KR
                                                            OUTPUT REGISTER                     CL                               MEMORY                                CR                                         OUTPUT BUFFER
  A0L- A17L(2)        ZQL (1)                                                        CL, C L                                      ARRAY                                                                                                    ZQR (1)                    A0R- A17R(2)
           RL     Q0 L - Q3 5 L                                                                                                                                            CR, C R                                                         Q0 R - Q3 5 R              RR
          WL      CQL, C Q L                                                           OR                                                                                OR KR, KR                                                         CQR, C Q R                 WR
                                                                                                                                                                                                                                                                      BW 0R- BW 3R
BW 0L- BW 3L              LEFT PORT                                                  KL, KL                                   ADDRESS DECODE                                                                                     RIGHT PORT                           KR
           KL             ADDRESS                                                                                                                                                                                                  ADDRESS                            KR
           KL             REGISTER                                                                           TDI                                                                                                                  REGISTER
                          AND LOGIC                                                                        TDO                                                                                                                    AND LOGIC

                              VREFL                                                                                           JTAG                        TCK                                                                                             5677 drw01
                                                                                                                                                          TMS
                                                                                                                                                          TR S T                                                                 VREFR

NOTES:
1. Input pin to adjust the device outputs to the system data bus impedance.
2. Address A17 is a INC for IDT70P3517. Disabled input pin (Diode tied to VDD and VSS).

                                                                                                                                                 January 29, 2009

2008 Integrated Device Technology, Inc. All rights reserved. Advanced Datasheet for informational purposes only. Product specifications subject to change without notice. NOT AN OFFER FOR SALE The information DSC-5677/1
presented herein is subject to a Non-Disclosure Agreement (NDA) and is for planning purposes only. Nothing contained in this presentation, whether verbal or written, is intended as, or shall have the effect of, a sale
or an offer for sale that creates a contractual power of acceptance. "QDR SRAMs and Quad Data Rate RAMs comprise a new family of products developed by Cypress Semicondor, IDT, and Micron Tecnology, Inc."
  18/9Mb x36 IDT70P3537/70P3517                                                                            Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                   Commercial Temperatue Range

Pin Configuration

                                                            70P3537
                                                            70P3517
                                                  RM-576 Ball Flip Chip BGA
                                                            Top View

    A1 BALL PAD CORNER

    1 23 4  56          7        8     9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

A                                                                                                                                                                                                                                                                                                     A

    VSS VSS ZQR VSS VSS VDDQR A2R A3R R R BW 0R E0R VDD VREFR BW 3R A8R A9R A14R A15R VDDQR VSS M R ST D OFFR VSS VSS

B                                                                                                                                                                                                                                                                                                     B

    VSS D17R VSS VDDQR DEPTH VSS EP0 A4R A5R BW 1R E1R      VSS  VDD BW 2R W R A12R A13R INC  VSS  VSS  VSS VDDQR D35R VSS

C                                                                                                                                                                                                                                                                                                     C

    D16R D15R VDDQR Q17R VSS VDDQR A0R A1R A6R A7R KR       KR   CR   CR A10R A11R A16R A17R VDDQR VDDQR Q35R VSS D33R D34R

D                                                                                                                                                                                                                                                                                                     D

    D14R D13R VSS Q15R Q16R VSS VDDQR VSS VDDQR VSS VDDQR VSS VSS VDDQR VSS VDDQR VSS VDDQR VSS Q34R Q33R VDDQR D31R D32R

E                                                                                                                                                                                                                                                                                                     E

    D12R D11R VDDQR Q13R Q14R VDDQR VSS VDDQR VSS VDD VSS VDD    VDD VSS VDD VSS VDDQR VSS VDDQR Q32R Q31R VSS D29R D30R

F                                                                                                                                                                                                                                                                                                     F

    VSS D10R VSS Q11R Q12R VSS VDDQR VSS VDD      VSS  VDD  VSS  VSS  VDD VSS VDD VSS VDDQR VSS Q30R Q29R VDDQR D27R D28R

G                                                                                                                                                                                                                                                                                                     G

    VREFR VSS VDDQR Q9R Q10R VDDQR VSS VDDQR VSS  VDD  VSS  VDD  VDD  VSS VDD  VSS VDDQR VSS VDDQR Q28R Q27R VSS D26R VSS

H                                                                                                                                                                                                                                                                                                     H

    D9R D8R VSS Q8R CQR VSS VDDQR VSS VDD VSS VDD           VSS  VSS VDD VSS VDD  VSS VDDQR VSS C Q R Q26R VDDQR VSS VREFR

J                                                                                                                                                                                                                                                                                                     J

    D7R D6R VDDQR Q6R Q7R VDDQR VSS VDDQR VSS VDD VSS VDD VDD VSS VDD VSS VDDQR VSS VDDQR Q25R Q24R VSS D24R D25R

K                                                                                                                                                                                                                                                                                                     K

    D5R D4R VSS Q4R Q5R VSS VDDQR VSS VDD VSS          VDD VSS   VSS  VDD VSS VDD VSS VDDQR VSS Q23R Q22R VDDQR D22R D23R

L                                                                                                                                                                                                                                                                                                     L

    D3R D2R VDDQR Q2R Q3R VDDQR VSS VDDQR VSS VDD VSS VDD VDD VSS VDD VSS VDDQR VSS VDDQR Q21R Q20R VSS D20R D21R

M                                                                                                                                                                                                                                                                                                     M

    D1R D0R VSS Q0R Q1R VSS VDDQR VSS  VDD VSS         VDD  VSS  VSS VDD VSS   VDD VSS VDDQR VSS Q19R Q18R VDDQR D18R D19R

N                                                                                                                                                                                                                                                                                                     N

    D16L D17L VDDQL Q17L Q16L VDDQL VSS VDDQL VSS VDD VSS VDD VDD VSS VDD VSS VDDQL VSS VDDQL Q34L Q35L VSS D35L D34L

P                                                                                                                                                                                                                                                                                                     P

    D14L D15L VSS Q15L Q14L VSS VDDQL VSS VDD     VSS  VDD VSS   VSS  VDD VSS VDD VSS VDDQL VSS Q32L Q33L VDDQL D33L D32L

R                                                                                                                                                                                                                                                                                                     R

    D12L D13L VDDQL Q13L Q12L VDDQL VSS VDDQL VSS VDD VSS VDD VDD VSS VDD VSS VDDQL VSS VDDQL Q30L Q31L VSS D31L D30L

T                                                                                                                                                                                                                                                                                                     T

    D10L D11L VSS Q11L Q10L VSS VDDQL VSS VDD VSS      VDD VSS   VSS VDD VSS VDD VSS VDDQL VSS Q28L Q29L VDDQL D29L D28L

U                                                                                                                                                                                                                                                                                                     U

    VREFL VSS VDDQL Q9L CQL VDDQL VSS VDDQL VSS   VDD  VSS  VDD  VDD VSS VDD VSS VDDQL VSS VDDQL C Q L Q27L VSS D27L D26L

V                                                                                                                                                                                                                                                                                                     V

    VSS D9L VSS Q8L Q7L VSS VDDQL VSS  VDD VSS         VDD VSS   VSS  VDD VSS VDD VSS VDDQL VSS Q25L Q26L VDDQL VSS VREFL

W                                                                                                                                                                                                                                                                                                     W

    D7L D8L VDDQL Q6L Q5L VDDQL VSS VDDQL VSS     VDD  VSS  VDD  VDD VSS VDD   VSS VDDQL VSS VDDQL Q23L Q24L VSS D25L VSS

Y                                                                                                                                                                                                                                                                                                     Y

    D5L D6L VSS Q4L Q3L VSS VDDQL VSS  VDD        VSS VDD   VSS  VSS VDD VSS VDD VSS VDDQL VSS Q21L Q22L VDDQL D24L D23L

AA                                                                                                                                                                                                                                                                                                    AA

    D3L D4L VDDQL Q2L Q1L VDDQL VSS VDDQL VSS VDDQL VDDQL VSS VSS VDDQL VDDQL VSS VDDQL VSS VDDQL Q19L Q20L VSS D22L D21L

AB                                                                                                                                                                                                                                                                                                    AB

    D1L D2L VSS Q0L VDDQL VSS A0L A1L A6L A7L          KL   KL   CL   CL A10L A11L A16L A17L VSS VDDQL Q18L VDDQL D20L D19L

AC                                                                                                                                                                                                                                                                                                    AC

    VSS D0L VDDQL VSS TDI VDDQL EP1 A4L A5L BW 1L E1L VDD VSS BW 2L W L A12L A13L INC VDDQL VSS VDDQL D OFFL D18L VSS

AD                                                                                                                                                                                                                                                                                                    AD

    VSS VSS ZQL VSS TMS VSS A2L A3L    R L BW 0L E0L VREFL VDD BW 3L A8L A9L A14L A15L VSS TR ST TCK TDO VSS VSS

    1 23 4  56          7        8     9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

                                                                                                                                                                                                                                                                                            5677 drw

NOTE:
1. The package is 25mm x 25mm x 2.55mm with 1.0mm ball pitch; the customer will have to provide external airflow of 100LFM (0.5m/s) or higher at 250MHz.

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  18/9Mb x36 IDT70P3537/70P3517                                                                                                    Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                                           Commercial Temperatue Range

Functional Description                                                           and tuned with matching impedance and signal quality. The user
                                                                                 can use the echo clock for downstream clocking of the data. For
       As a memory standard, the (Quad Data Rate) QDR-II SRAM                    the user, echo clocks eliminate the need to produce alternate clocks
interface has become increasingly common in high performance                     with precise timing, positioning, and signal qualities to guarantee
networking systems. With the QDR-II interface/configuration, memory              data capture. Since the echo clocks are generated by the same
throughput is increased without increasing the clock rate via the use            source that drives the data output, the relationship to the data is
of two unidirectional buses on each of providing 2 ports of QDR-II               NOT significantly affected by external parameters such as voltage,
makes this a Dual-QDRII Static Ram two ports to transfer data without            temperature, and process as would be the case if the clock were
the need for bus turnaround.                                                     generated by an outside source.Thus the echo clocks are guaran-
                                                                                 teed to be synchronized with the data.
       Dual QDR-II Static RAMs are high speed synchronous mem-
ories supporting two independent double-data-rate (DDR) read and                        All interfaces of Dual QDR-II Static RAMs are HSTL, allow-
write data ports. This scheme allows simultaneous read and write                 ing speeds beyond SRAM devices that use any form of TTL
access for the maximum device throughput - two data items are                    interface. The interface can be scaled to higher voltages (up to
passed with each read or write. Four data word transfers occur per               1.9V) to interface with 1.8V systems, if necessary. The device has
clock cycle, providing quad-data-rate (QDR) performance on each                  VDDQ pins and a separate Vref, allowing the user to designate the
port. Comparing this with standard SRAM common I/O single data                   interface operational voltage independent of the device core volt-
rate (SDR) devices, a four to one increase in data access is achieved            age of 1.8V VDD. Output impedance control pins allow the user to
at equivalent clock speeds. IDT70P3537/70P3517 Dual QDR-II Static                adjust the drive strength to adapt to a wide range of loads and
RAM devices, are capable of sustaining full bandwidth on both the                transmission lines.
input and output buses simultaneously. Using independent buses for
read and write data access simplifies design by eliminating the need             Clocking
for bidirectional buses. And all data are in two word bursts, (with                    The IDT70P3537/3517 has two sets of input clocks for both
addressing capability to the burst level).
                                                                                 the input and output, the K, K clocks and the C, C clocks. In addition,
       Devices with QDR-II interfaces include network processor units            the IDT70P3537/3517 has an output "echo" clock pair, CQ and CQ.
(NPUs) and field programmable gate arrays (FPGAs).
                                                                                         The K and K clocks are the primary device input clocks.
       IDT70P3537/70P3517 Dual QDR-II Static RAMs support uni-                   The K clock is used to clock in the control signals (R, W, E[1:0],
directional 36-bit read and write interfaces. These data inputs and              BW0-3), the read address, and the first word of the data burst
outputs operate simultaneously, thus eliminating the need for high-              (D[35:0]) during a write operation. The K clock is used to clock in
speed bus turnarounds (i.e. no dead cycles are present). Access to               the control signals (BW0-3, E[1:0]), write address and the second
each port is accomplished using a common 18-bit address bus (17                  word of the data burst during a write operation (D[35:0]). In the
bits for IDT70P3517). Addresses for reads and writes are latched on              event that the user disables the C and C clocks, the K and K clocks
rising edges of the K and K input clocks, respectively.The K and K               will also be used to clock the data out of the output register and
clocks are offset by 90 degrees or half a clock cycle. Each address              generate the echo clocks. The K and K, C and C,CQ and CQ, pairs
location is associated with two 36-bit data words that burst sequentially        are offset by half a clock cycle from each other.
into or out of the device. Since data can be transferred into and out
of the device on every rising edge of the K and K clocks, memory                        The C and C clocks may be used to clock the data out of
bandwidth is maximized while simplifying overall design through the              the output register during read operations and to generate the echo
elimination of bus turnaround(s). IDT70P3537/70P3517 Dual QDR-II                 clocks. C and C must be presented to the memory within the timing
Static RAMs can support devices in a multi-drop configuration (i.e.              tolerances as shown in the AC Electrical Characteristics Table
multiple devices connected to the same interface). Through this                  (Page 12). The output data from the IDT70P3537/70P3517 will be
capability, system designers can support compatible devices such as              closely aligned to the C and C input, through the use of an internal
NPUs and FPGAs on the same bus at the same time.                                 DLL. When C is presented to the IDT70P3537/70P3517 the DLL
                                                                                 will have already internally clocked the data to arrive at the device
       Using independent ports for read and write access simplifies              output simultaneously with the arrival of the C clock. The C and
design by eliminating the need for bidirectional buses. All buses                second data item of the burst will also correspond.
associated with Dual QDR-II Static RAMs are unidirectional and can
be optimized for signal integrity at very high bus speeds. The Dual              Single Clock Mode
QDR-II Static RAM has scalable output impedance on its data output                      The IDT70P3537/70P3517 may be operated with a single
bus and echo clocks allowing the user to tune the bus for low noise
and high performance.                                                            clock pair. C and C may be disabled by tying both signals high,
                                                                                 forcing the outputs and echo clocks to be controlled instead by the
       IDT70P3537/70P3517 Dual QDR-II Static RAMs have a single                  K and K clocks.
DDR address bus per port with multiplexed read and write addresses.
All read addresses are received on the first half of the clock cycle and         DLL Operation
all write addresses are received on the second half of the clock cycle.                 The DLL in the output structure of the IDT70P3537/70P3517
The byte write signals are received on both halves of the clock cycle
simultaneously with the data they are controlling on the data input bus.         can be used to closely align the incoming clocks C and C with the
                                                                                 output of the data, generating very tight tolerances between the
       The Dual QDR-II Static RAM device has echo clocks, which
provide the user with a clock that is precisely timed to the data output                                                               January 29, 2009

                                                                              3
18/9Mb x36 IDT70P3537/70P3517                                                            Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                   Commercial Temperatue Range

two. The user may disable the DLL by holding DOFF low. With the DLL         Normal QDR write cycles are initiated by holding the write port select
off, the C and C (or K and K, if C and C are not used) will directly clock  (W) low at K rising edge. Also, the Byte Write inputs (BW0-3), desig-
the output register of the IDT70P3537/70P3517. With the DLL off,            nating which bytes are to be written, need to be held low for both the
there will be a propagation delay from the time the clock enters the        K and K clocks. On the rising edge of K the first word of the data must
device until the data appears at the output. QDR-II becomes QDRITM          also be present on the data input bus D[35:0] observing the designated
with DLL off. First data out is referenced to C instead of C.
                                                                            set up times. Upon the rising edge of K the first word of the burst will
Echo Clock                                                                  be latched into the input register. After K has risen, and the designated
       The echo clocks, CQ and CQ, are generated by the C and C             hold times observed, the second half of the clock cycle is initiated by
                                                                            presenting the write address to the address bus A[X:0], the BW0-3
clocks (or K, K if C, C are disabled). The rising edge of C generates       inputs for the second data word of the burst, and the second data item
the rising edge of CQ, and the falling edge of CQ. The rising edge of       of the burst to the data bus D[35:0]. Upon the rising edge of K, the
C generates the rising edge of CQ and the falling edge of CQ. This
scheme improves the correlation of the rising and falling edges of the      second word of the burst will be latched, along with the designated
echo clock and will improve the duty cycle of the individual signals.       address. Both the first and second words of the burst will be written
                                                                            into memory as designated by the address and byte write enables.
     The echo clock is very closely aligned with the data, guaranteeing     The addresses for the write cycles is provided at the K rising edge,
that the echo clock will remain closely correlated with the data, within    and data is expected at the rising edge of K and K, beginning at the
the tolerances designated.
                                                                            same K that initiated the cycle.

Normal QDR-II Read and Write Operations                                     Programmable Impedance

         The IDT70P3537/70P3517 Dual QDR-II Static RAM supports                       An external resistor, RQ, must be connected between the
QDR-II burst-of-two read/write operations. Read operations are initi-       ZQ pin on the IDT70P3537/70P3517 and tied to VSS to allow the
ated by holding the read port select (R) low, and presenting the read       IDT70P3537/70P3517 to adjust its output drive impedance. The value
address to the address port during the rising edge of K which will latch    of RQ must be 5X the value of the intended drive impedance of the
the address. Data is delivered after the next rising edge of the next K     IDT70P3537/70P3517. The allowable range of RQ to guarantee
(t + 1), using C and C as the output timing references; or K and K, if      impedance matching with a tolerance of +/- 15% is 175 ohms to 350
C and C are tied high.                                                      ohms. The output impedance is adjusted every 1024 clock cycles to
                                                                            correct for drifts in supply voltage and temperature. If the user wishes
        The write operation is a standard QDR-II burst-of-two write         to drive the output impedance of the IDT70P3537/70P3517 to its
                                                                            lowest value, the ZQ pin may be tied to VDDQ.
operation, except the data is not available to be read until the next

clock cycle (this is one cycle later than standard QDR-II SRAM).

                               4                                            January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                                                        Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                                               Commercial Temperatue Range

Pin Definitions

Symbol(1) Pin Function                                                                            Description

D[35:0]X      Input         Data input signals, sampled on the rising edge of K and K clocks during valid write operations

              Synchronous

BW0X, BW1X,       Input     Byte Write Selects active LOW. Sampled on the rising edge of the K and again on the rising edge of K clocks during write operations. Used to select which byte is
BW2X, BW3X    Synchronous   written into the device during the current portion of the write operations. Bytes not written remain unaltered. All byte writes are sampled on the same edge as the
                            data. Deselecting a Byte Write Select will cause the corresponding byte of data to be ignored and not written in to the device.
A[17:0]X(2)      Input     BW0 controls D[8:0], BW1 controls D[17:9], BW2 controls D[26:18], and BW3 controls D[35:27].
              Synchronous
                            Address Inputs. Read addresses are sampled on the rising edge of K clock during active read operations. Write addresses are sampled on the rising edge of K
                            clock during active write operations. These address inputs are multiplxed, so that both a read and write operation can occur on the same clock cycle. These inputs
                            are ignored when the appropriate port is deselected.

Q[35:0]X         Output Data Output signals. These pins drive out the requested data during a Read operation. Valid data is driven out on the rising edge of both the C and C clocks during
              Synchronous Read operations or K and K when operating in single clock mode. When the Read port is deselected, Q[35:0] are automatically tri-stated.

WX            Input         Write Control Logic, active LOW. Sampled on the rising edge of the positive input clock (K). When asserted active, a write operation in initiated. Deasserting will

              Synchronous deselect the Write port. Deselecting the Write port will cause D[35:0] to be ignored.

RX            Input         Read Control Logic, active LOW. Sampled on the rising edge of Positive Input Clock (K). When active, a Read operation is initiated. Deasserting will cause the

              Synchronous Read port to be deselected. When deselected, the pending access is allowed to complete and the output drivers are automatically tri-stated following the next

                            rising edge of the C clock. (DOFFX = 1). Each read access consists of a burst of two sequential transfers.

CX            Input Clock Positive Output Clock Input. C is used in conjunction with C to clock out the Read data from the device. C and C can be used together to deskew the flight times of

                            various devices on the board back to the controller. See application example for further details.

CX            Input Clock Negative Output Clock Input. C is used in conjunction with C to clock out the Read data from the device. C and C can be used together to deskew the flight times

                            of various devices on the board back to the controller. See application example for further details.

KX            Input Clock Positive Input Clock Input. The rising edge of K is used to capture synchronous inputs to the device. Drives out data through Q[35:0] when in single clock mode.

                            All accesses are initiated on the rising edge of K.

KX            Input Clock Negative Input Clock Input. K is used to capture synchronous inputs being presented to the device. Drives out data through Q[35:0] when in single clock mode.

CQX          Output Clock  Synchronous Echo clock output. The rising edge of CQ is tightly matched to the synchronous data outputs and can be used as a data valid indication. CQ is free
              Output Clock  running and does not stop when the output data is tri-stated.
CQX
ZQX                        Synchronous Echo Clock output. The rising edge of CQ is tightly matched to the synchronous data outputs and can be used as a data valid indication. CQ is free
                            running and does not stop wehen the output data is tri-stated.
EP[1:0]
EX[1:0]       Input         Output Impedance Matching Input. This input is used to tune the device outputs to the system data bus impedance. Q[35:0] output impedance is set to 0.2 x RQ,
                            where RQ is a resistor connected between ZQ and ground. Alternately, this pin can be connected directly to V DDQ, which enables the minimum impedance mode.
DOFFX
MRST                        This pin cannot be connected directly to GND or left unconnected.
DEPTH
TDO          Input         EP[1:0] are used to program the Port Enable pins E[1:0]. EP[1:0] are programmed by tying the pins high or low on the board. If a customer does not want to use
TCK                        Pins EP[1:0], then these pins should be tied low. Refer to Truth Table III for Port Enable pins.

  TDI             Input     Two Port Enable pins E[1:0] are provided to connect to the two MSB bits on the memory controller in order to cascade up to four IDT70P3537 devices. If a customer
TMS          Syncronous
TRST                        does not want to use Pins E[1:0], then these pins should be tied low. Refer to Truth Table III for Port Enable pins. Also refer to Figure 1 showing cascade/multi-drop
  INC                       using port-enable (E[1:0]) pins. E[1:0] are sampled on the rising edge of K for read operations and again on rising edge of K for write operations.
VREFX
              Input         DLL Turn Off. When low this input will turn off the DLL inside the device. The AC timings with the DLL turned off will be different from those listed in this data sheet.
VDD                        There will be an increased propagation delay from the incidence of C and C to Q, or K and K to Q as configured.
VSS
VDDQX         Input         Master Reset pin. When held low will reset the device.

              Asynchronous

              Input         Connect to VDDQ for 9Mb. Connect to VSS for 18Mb.

              Output TDO pin for JTAG.

              Input         TCK pin for JTAG.

              Input         TDI pin for JTAG.

              Input         TMS pin for JTAG.

              Input         Reset pin for JTAG.

              Asynchronous

                            Should be tied to VCC or VSS only, or can be left as a floating pin.

                 Input      Reference Voltage input. Static input used to set the reference level for HSTL inputs as well as AC measurement points.
              Reference

              Power Supply Power supply inputs to the core of the device. Should be connected to a 1.8V power supply.

              Ground Ground for the device. Should be connected to ground of the system.

              Power Supply Power supply for the outputs of the device. Should be connected to a 1.5V power supply for HSTL or scaled to the desired output voltage.

                                                                                                                                                                                                 5677 tbl 01

NOTE:
1. "X" = "L" for the Left Port pins and "X" = "R" for the Right Port pins.
2. A[16:0]x for IDT70P3517.

                                                                                    5                                                                                January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                                                                            Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                                                   Commercial Temperatue Range

Truth Table I - Synchronous Port Control(1)

                                                D(3,4)                                           Q(3,4)

         K        R W EO(2) E1(2)                                    C                                                        OPERATION

K                                  D(A+0)               D(A+1)                   C     Q(A+0)            Q(A+1)

Stopped           XXXX             X                                 Stopped           Previous state            Clock stopped

         Stopped         XX                                X                  Stopped                   Previous state Clock stopped
                                                           X
                 HHXX                X                    X                          High - Z                  No operation
                                      X                    X
                        XX           X                    X                                            High - Z No operation
                                      X                 DIN at K(t)
                 XXFX             DIN at K(t)                                        High - Z                  No operation

                        FX                                                                             High - Z No operation

                 XXXF                                                                High - Z                  No operation

                        XF                                                                             High - Z No operation

                 LXTT                                                                DOUT at C (t+1)           Read

                        XX                                                                            DOUT at C (t+2) Read

                 XLXX                                                                X                         Write

                        TT                                                                             X       Write

                                                                                                                                      5677 tbl 03

NOTES:

1. x = "Don't Care", H = Logic High, L = Logic Low, represents rising edge.

2. T (True) = E and EP have some polarity (device selected) on the rising edge of the appropriate clock. F (False) =E and EP have
    opposite polarity (device de-selected) on the rising edge of the appropriate clock. See Truth Table III.

3. "A" represents address location latched by the device when operation was initiated. A+0, A+1 represents the internal address sequence
    in the burst.

4. "t" represents the cycle at which a read/write operation is started. t+1 and t+2 are the first and second clock cycles respectively
    following clock cycle t.

Truth Table II - Write Port Enable Control(2,3)

K        K        BW0(1) BW1(1) BW2(1) BW3(1)                                 Mode

Input Input       Input  Input     Input        Input
                  H      H         H            H Write function disabled all bytes
                   H      H         H            H Write function disabled all bytes
                  L      H         H            H Write data inputs to Byte 0 Only
                   L      H         H            H Write data inputs to Byte 0 Only
                  H      L         H            H Write data inputs to Byte 1 Only
                   H      L         H            H Write data inputs to Byte 1 Only
                  H      H         L            H Write data inputs to Byte 2 Only
                   H      H         L            H Write data inputs to Byte 2 Only
                  H      H         H            L Write data inputs to Byte 3 Only
                   H      H         H            L Write data inputs to Byte 3 Only
                  L      L         L            L Write data inputs to all Bytes
                   L      L         L            L Write data inputs to all Bytes

                                                                                       5677 tbl 03a

NOTES:
1. BW0 controls D[8:0], BW1 controls D[17:9], BW2 controls D[26:18], BW3 controls D[35:27].
2. For this table: W is Low on the rising edge of K; E0 and E1 are true on the rising edge of K. See Truth Tables I and III.

    Addresses for Writes are qualified on rising edge of K.

3. This table represents a subset of the potential write scenarios based upon BW0 - BW3 inputs and is meant to illustrate
    basic device functionality.

                                                                              6                                                                    January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                             Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                    Commercial Temperatue Range

Truth Table III - Port Enable Pins(1)
Normal Read and Writes

Device Selected  EP[0]         EP[1]  E[0]                                    E[1]

        Bank 0   VSS           VSS                                      L     L

        Bank 1   VDD           VSS                                      H     L

        Bank 2   VSS           VDD                                      L     H

        Bank 3   VDD           VDD                                      H     H

                                                                              5677 tbl05

NOTES:

1. EP [1:0] - Port Enable Programming Polarity (see pin description for the entire device).

2. Ex[1:0] - Port Enable (see pin description assigned for each port).

Cascade/Multi-Drop using Port Enable (E0 & E1) Pins

           As shown below in Figure 1 upto four devices can be cascaded using the Port Enable (E0,E1) pins scheme. The port enable pins
are subject to the same DC characteristics as the QDR interface. Refer to Pin Definitions table for pin descriptions. This diagram illustrates
one port of a QDR-II dual port

                        Figure 1. Multi-drop Cascading using the Chip Enable E[1:0] Pins

                                                                           7                 January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                                                                         Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                                                                Commercial Temperatue Range

Absolute Maximum Ratings(1,2,3)                                                                                             Capacitance (TA = +25C, f = 1.0MHz)(1)

Symbol               Rating              Value                                                                Unit          Symbol      Parameter              Conditions(2) Max. Unit

VDD     Supply Voltage on VDD with       0.5 to +2.2                                                         V             CIN Input Capacitance              VIN = 0V   5     pF

        Respect to GND

VDDQ    Supply Voltage on VDDQ with      0.5 to VDD                                                          V             CO Output Capacitance              VOUT = 0V  7     pF

        Respect to GND                                                                                                                                                                                                                    5677 tbl 08

VTERM Voltage on Input, Output and I/O 0.3 to VDD+0.3 V                                                                    NOTE:
             terminals with respect to GND                                                                                  1. Tested at characterization and retested after any design or process change that

TBIAS   Temperature Under Bias           55 to +125 C                                                                          may affect these parameters.
                                                                                                                            2. VDD = 1.8V, VDDQ = 1.5V

TSTG    Storage Temperature              65 to +150 C

IOUT    Continuous Current into Outputs  + 20                                                                 mA

                                                                                                     5677 tbl 07            Recommended DC Operating
                                                                                                                            and Temperature Conditions
NOTES:
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may                                                    Symbol      Parameter        Min.   Typ.      Max. Unit
                                                                                                                                                                 1.8
    cause permanent damage to the device. This is a stress rating only and functional                                                                            1.5
    operation of the device at these or any other conditions above those indicated in                                                                             0
    the operational sections of this specification is not implied. Exposure to absolute                                                                        VDDQ/2
    maximum rating conditions for extended periods may affect reliability.
2. VDDQ must not exceed VDD during normal operation.
3. VTerm(MAX) = minimum of VDD +0.3V and 2.2V.

                                                                                                                            VDD         Power Supply     1.7              1.9   V
                                                                                                                                        Voltage

                                                                                                                            VDDQ I/O Supply Voltage      1.4              1.9   V

                                                                                                                            VSS Ground                   0                   0  V

                                                                                                                            VREF        Input Reference  0.68             0.95  V
                                                                                                                                        Voltage
Thermal Resistance
                                                                                                                            VIH Input High Voltage VREF+0.1              VDDQ+0.3 V

       Parameter             Symbol      Typ. Unit                                                                          VIL Input Low Voltage        0.3            VREF0.1 V

Junction to Ambient          JA          12.5 C/W                                                                          TA          Ambient          0     25         +70   oc
                                                                                                                                        Temperature(1)

Junction to Case             JC          0.1 C/W                                                                                                                                                                                        5677 tbl 09

                                                                                                 5677 tbl 10                NOTE:
                                                                                                                            1. During production testing, the case temperature equals the ambient temperature.
NOTE:
1. Junction temperature is a function of on-chip power dissipation, package

     thermal impedance, mounting site temperature and mounting site thermal
     impedance. TJ = TA + PD x JA.

Recommended Operating
Temperature and Supply Voltage

        Grade              Ambient       GND                                                                           VDD
Commercial               Temperature
Industrial                               0V 1.8V + 100mV
                         0OC to +70OC
                                         0V 1.8V + 100mV
                        -40OC to +85OC

                                                                                                                            5677 tbl06

                                                                                                                    8                                                     January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                                          Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                                 Commercial Temperatue Range

DC Electrical Characteristics Over the Operating Temperature

and Supply Voltage (VDD = 1.8V 100mV, VDDQ = 1.4V to 1.9V, TA = 0 to 70C)

             Parameter    Symbol                  Test Conditions                              Min        Max          Unit          Note
Input Leakage Current                                                                                                                  8
Output Leakage Current    IIL       VDD = Max VIN = VSS to VDDQ                                -10        +10          A              8
Active Operating Current                                                                                                               1
                          IOL       Output Disabled                                            -10        +10          A
2 Port Read                                                                                                                            1
                                    VDD = Max,                                      250MHZ        -      1636
2 Port Write                                                                                                                           1
                          IDD       IOUT = 0mA (outputs open),                                                                   mA
Standby Current                                                                                          1542
                                    Cycle Time > tKHKH Min                          233MHZ        -
Output High Voltage
Output Low Voltage                  VDD = Max,                                      250MHZ        -      1432
Output High Voltage
Output Low Voltage        IDD1      IOUT = 0mA (outputs open),                                                                   mA
Output Impedance Control                                                                                 1351
                                    Cycle Time > tKHKH Min                          233MHZ        -

                                    VDD = Max,                                      250MHZ        -      1212

                          IDD2      IOUT = 0mA (outputs open),                                                                   mA
                                                                                                         1147
                                    Cycle Time > tKHKH Min                          233MHZ        -

                                    Device Deselected                               250MHZ        -      1007

                                    IOUT = 0mA (outputs open),                                                                   mA
                                                                                                         956
                          ISB       f=Max,                                                                                           2

                                    All Inputs < 0.2V or > VDDQ - 0.2V 233MHZ                     -

                                    WEN=REN=High

                          VOH1      ZQ = 250, IOH = -(VDDQ/2)/(RQ/5)                        VDDQ/2 -0.12 VDDQ/2 +0.12  V             3,7

                          VOL1      ZQ = 250, IOL = (VDDQ/2)/(RQ/5)                         VDDQ/2 -0.12 VDDQ/2 +0.12  V             4,7

                          VOH2      IOH = -0.1mA                                            VDDQ -0.2    VDDQ          V             5

                          VOL2      IOL = 0.1mA                                                VSS        0.2          V             6

                          | IOH |   VOUT = VDDQ/2                                           -(IOHo-15%)  -(IOHo+15%)   V             3
                          | IOL |   VOUT = VDDQ/2                                           (IOLo-15%)   (IOLo+15%)
                                                                                                                                     4           5677 tbl12

NOTES:

1. Operating Current is measured at 100% bus utilization on the active port.
2. Standby Current is only after all pending read and write burst operations are completed.

3. Outputs are impedance-controlled. IOHO = (VDDQ/2)/(RQ/5) = @Vout = VDDQ/2 and is guaranteed by device characterization for 175 < ZQ < 350. This parameter is tes
   at ZQ = 250, which gives a nominal 50 output impedance.

4. Outputs are impedance-controlled. IOLO = (VDDQ/2)/(RQ/5) = @Vout = VDDQ/2 and is guaranteed by device characterization for 175 < ZQ < 350. This parameter is tes

    at ZQ = 250, which gives a nominal 50 output impedance.

5. This measurement is taken to ensure that the output has the capability of pullling to the VDDQ rail, and is not intended to be used as an impedance
   measurement point.

6. This measurement is taken to ensure that the output has the capability of pulling to VSS, and is not intended to be used as an impedance measure point.
7. Programmable Impedance Mode.

8. 30A for JTAG input pins.

Input Electrical Characteristics Over the Operating Temperature
and Supply Voltage (VDD = 1.8V 100mV, VDDQ = 1.4V to 1.9V, TA = 0 to 70C)

Parameter                 Symbol            Min                          Max                Unit         Notes

Input High Voltage, DC    VIH (DC)  VREF +0.1               VDDQ +0.3                       V             1,2

Input Low Voltage, DC     VIL (DC)          -0.3                         VREF -0.1          V             1,3

Input High Voltage, AC    VIH (AC)  VREF +0.2                               -               V             4,5

Input Low Voltage, AC     VIL (AC)          -               VREF -0.2                       V             4,5

                                                                                                          5677 tbl 13

NOTES:

1. These are DC test criteria. DC design criteria is VREF + 50mV. The AC VIH/VIL levels are defined separately for measuring timing parameters.

2. VIH (Max) DC = VDDQ +0.3V, VIH (Max) AC = VDDQ +0.5V (pulse width < 20% tKHKH (min)).

3. VIL (MIN) DC = -0.3V, VIL (MIN) AC = -0.5V (pulse width < 20% tKHKH (min)).

4. This condition is for AC function test only, not for AC parameter test.

5. To maintain a valid level, the transitioning edge of the input must:

Sustain a constant slew rate from the current AC level through the target AC level, VIL (AC) or VIH (AC)

Reach at least the target AC level

After the AC target level is reached, continue to maintain at least the target DC level, VIL (DC) or VIH (DC)

                                                                                    9                                                            January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                                         Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                Commercial Temperatue Range

Overshoot Timing                                  Undershoot Timing

                                                               VIL

                                                            VSS
                                                  VSS -0.25V

                                                   VSS -0.5V

                                                                                 20% tKHKH (MIN)

                                                                                                  5677 drw 06

AC Test Loads                                     AC Test Conditions

     VREF   VDDQ/2                                              Parameter        Symbol               Value      Unit
                                                  Core Power Supply Voltage        VDD                1.7-1.9     V
OUTPUT      Z0 = 50              RL = 50          Output Power Supply Voltage     VDDQ                1.4-1.9     V
                                                  Input High Level                 VIH            (VDDQ/2) +0.5   V
Device      RQ = 250                              Input Low Level                  VIL            (VDDQ/2) -0.5   V
Under                        VDDQ/2               Input Reference Level           VREF               VDDQ/2       V
Test                                              Input Rise/Fall Time            TR/TF              0.3/0.3      ns
                                                  Output Timing Reference Level                      VDDQ/2       V
        ZQ
                                                                                                                     5677 tbl 14
                                 5677 drw 07

                                                  NOTE:
                                                  1. Parameters are tested with RQ=250.

                                                  (VDDQ/2) +0.5V                                  VDDQ/2
                                                  (VDDQ/2) -0.5V
                                                                                                              5677 drw08

                                              10                                                  January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                          Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                 Commercial Temperatue Range

AC Electrical Characteristics

(VDD = 1.8V 100mV, VDDQ = 1.4V to 1.9V, TA(8) = 0 to 70C)

                                                                                   Commercial

                                                                       250MHz                      233MHz

Symbol                                 Parameter             Min.              Max.  Min.                  Max.  Unit Notes

Clock Parameters

tKHKH    Average clock cycle time (K,K,C,C)                      4.00          6.30  4.30                  7.20  ns

tKC var  Clock Phase Jitter (K,K,C,C)                            __            0.20            __          0.20  ns  1,5
tKHKL    Clock High Time (K,K,C,C)
                                                                 1.60          __    1.80                  __    ns  9

tKLKH    Clock LOW Time (K,K,C,C)                                1.60          __    1.80                  __    ns  9

tKHKH    Clock to clock (KK,CC)                                  1.80          __    2.00                  __    ns  10

tKHKH    Clock to clock (KK,CC)                                  1.80          __    2.00                  __    ns  10
tKHCH    Clock to data clock (KC,KC)
                                                                 0.00          1.80  0.00                  2.00  ns

tKC lock DLL lock time (K, C)                                1024              __    1024                  __    cycles 2

tKC reset K static to DLL reset                                  30            __              30          __    ns

Output Parameters

tCHQV    C,C HIGH to output valid                                __            0.45            __          0.45  ns  3

tCHQX    C,C HIGH to output hold                             -0.45             __    -0.45                 __    ns  3

tCHCQV   C,C HIGH to echo clock valid                            __            0.45            __          0.45  ns  3
tCHCQX   C,C HIGH to echo clock hold
                                                             -0.45             __    -0.45                 __    ns  3

tCQHQV CQ,CQ HIGH to output valid                                __            0.30            __          0.32  ns

tCQHQX CQ,CQ HIGH to output hold                             -0.30             __    -0.32                 __    ns

tCHQZ    C HIGH to output High-Z                                 __            0.45            __          0.45  ns 3,4,5

tCHQX1 C HIGH to output Low-Z                                -0.45             __    -0.45                 __    ns 3,4,5

Set-Up Times

tAVKH    Address valid to K,K rising edge                        0.35          __    0.37                  __    ns  6

tIVKH    Control inputs valid to K,K rising edge                 0.35          __    0.37                  __    ns  7

tDVKH    Date-in valid to K, K rising edge                       0.35          __    0.37                  __    ns

Hold Times

tKHAX    K,K rising edge to address hold                         0.35          __    0.37                  __    ns  6

tKHIX    K,K rising edge to control inputs hold                  0.35          __    0.37                  __    ns  7

tKHDX    K,K rising edge to data-in hold                         0.35          __    0.37                  __    ns

Port-to-Port Delay

tCO      Clock-to-Clock Offset                                   4.00          --    4.30                  --    ns          5677 tbl 15

NOTES:
1. Cycle to cycle period jitter is the variance from clock rising edge to the next expected clock rising edge, as defined per JEDEC Standard No. 65 (EIA/JESD65)

    page.
2. VDD slew rate must be less than 0.1V DC per 50ns for DLL lock retention. DLL lock time begins once VDD, VDDQ and input clock are stable.
3. If C, C are tied High, K, K become the references for C, C timing parameters.
4. To avoid bus contention, at a given voltage and temperature tCHQX1 is bigger than tCHQZ.

    The specs as shown do not imply bus contention because tCHQX1 is a MIN parameter that is worst case at 0C and 1.9V tCHQZ, is a MAX parameter that is
    worst case at 70C and 1.7V.
5. This parameter is guaranteed by device characterization, but not production tested.
6. All address inputs must meet the specified setup and hold times for all latching clock edges.
7. Control signals are R, W, BW0, BW1, BW2, BW3,E0, E1.
8. During production testing, the case temperature equals TA.
9. Clock High Time (tKHKL) and Clock Low Time (tKLKH) should be within 40% to 60%of the cycle time (tKHKH).
10. Clock to Clock time (tKHKH) and Clock to Clock time (tKHKH) should be within 45% to 55% of the cycle time (tKHKH).

                                                             11                                                      January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                                              Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                                     Commercial Temperatue Range

Timing Waveform for Alternating Read and Write Operations(1,2)

   Read                 Write          Read         Write            Read                Write           NOP           Write                       NOP  NOP
     0                    1               2            3                4                   5              6              7                          8   9

K                              tKLKH                  tKHKH                tKHKH                  tKHKH

                tKHKL

K

R

                               tIVKH           tKHIX

W

                                                             tAVKH                tKHAX

A A0                    A1             A2             A3             A4                  A5                            A7

            tAVKH tKHAX tAVKH tKHAX                          tIVKH                tKHIX                         tIVKH                  tKHIX

BWx(3) B10              B11            B30            B31            B50                 B51             B70           B71

D D10                   D11            D30            D31            D50                 D51             D70           D71
Q
                                                                     tDVKH tKHDX                                       tDVKH tKHDX

                                                                     Q00(4)              Q01             Q20             Q21                       Q40   Q41

                                               tCHQX1                       tCHQX                 tCHQX         tCQHQV                                           tCHQZ
                                                              tCHQV             tCHQV                                           tKHKH
                               tKLKH                                                                                                                     5677 drw 09

C                                            tKHKH                                                                                                      January 29, 2009

                 tKHKL

C                                                                                                                                           tKHKH
                                                                                                                tCQHQX
                                       tCHCQV

                               tCHCQX                                      tCQHQV
                                                                                          tCQHQX
CQ

                        tCHCQV                               tCQHQV

            tCHCQX

CQ

NOTES:
1. Device is selected per E[0] and E[1] as defined in Truth Table II, and MRST = VIH.
2. This waveform represents operation when DLL is ON.
3. To perform a valid write operation, both W and the appropriate BW0-3 must be low.
4. Q00 refers to the output from A0, and Q01 refers to the output from the next internal address following A0.

                                                                             12
18/9Mb x36 IDT70P3537/70P3517                   Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM          Commercial Temperatue Range

Timing Waveform of Back-to-Back Read-Write-Read to Same
Address(1,2)

NOTES:
1. Device is selected per E[0] and E[1] as defined in Truth Table II, and MRST = VIH.
2. This waveform represents operation when DLL is ON.
3. To perform a valid write operation, both W and the appropriate BW0-3 must be low.
4. ORIG Q00 represents the existing data in the memory. New Q00 represents the data written into the memory in the first cycle of the waveform.

                               13                                                                                                                January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                                                       Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                                                              Commercial Temperatue Range

Timing Waveform for Left Port Write to Right Port Read(1)

              0  1    2                           3          4    5      6          7              8       9       10       11  12  13  14

                                                     tCO(2)

KL

                                           tKHKH
KL

WL

Address_L             A0                                     A1
        DINL
                 D00  D01                         D10        D11

KR

KR
RR

Address_R                                              A0            A2
          QR
          CR                                                                                  Q00     Q01     Q20      Q21
          CR
                                                                            tCHQX1

                                                                                       tCHQV

                    CQR
                    CQR

                                                                                                                                                                                                                                                                                                                      5677 drw 11

NOTES:
1. Device is selected per E[0] and E[1] as defined inTruth Table III. MRST = VIH. BW0L, BW1L, BW2L, and BW3L = VIL
2. If tco < specified minimum, data read from right port is not valid until the next KR cycle. If tco > specified minimum, data read from right port is available on the first KR cycle

    as shown.

                                                                         14                                                         January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                                                                       Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                                              Commercial Temperatue Range

Timing Waveforms for DLL Operation (On/Off)(1,2)

   Read                  Write         Read                Write           Read                Write         NOP         Write               NOP           NOP
     0                     1              2                   3               4                   5            6            7                  8             9

K                               tKLKH                      tKHKH                     tKHKH            tKHKH

                 tKHKL

K

R

                                tIVKH               tKHIX

W

                                                                  tAVKH                 tKHAX

A A0                     A1            A2                  A3              A4                  A5                        A7

                       tAVKH tKHAX     tAVKH tKHAX                tIVKH                 tKHIX                     tIVKH               tKHIX

BWX(3) B10               B11           B30                 B31             B50                 B51           B70         B71

                D D10    D11           D30                 D31             D50                 D51           D70            D71

Case 1: Q                                                                  tDVKH tKHDX                                   tDVKH tKHDX
DLL OFF (QDRI)(5)
                                             tCHQV                                                                            Q40                   tCHQZ
  Case 2: Q
  DLL ON (QDRII)                                           Q00(4)          Q01                 Q20           Q21           Q21               Q41

                                       tCHQX1                  tCHQX          tCHQX                                            tKHKH
                                                                    tCHQV

                                                                           Q00(4)              Q01           Q20                             Q40           Q41

                                                    tCHQX1                        tCHQX               tCHQX                                                       tCHQZ
                                                                   tCHQV               tCHQV
                                tKLKH

C                                                   tKHKH

                  tKHKL                                                                                                               tKHKH

C

                                                                                                                                                           5677 drw 12

NOTES:
1. Device is selected per E[0] and E[1] as defined in Truth Table II, and MRST = VIH.
2. With DLL OFF (DOFFX < VIL) device behaves as a QDRI device. With DLL ON (DOFFX > VIH) device behaves as a QDR-II device.
3. To perform a valid write operation, both W and the appropriate BW0-3 must be low on the rising edge of K.
4. Q00 refers to the output from A0, and Q01 refers to the output from the next internal address following A0.
5. With DLL off (DOFF = VIL) the propagation delays will be increased and the AC timing parameters will be different values from those specified in this data sheet.

                                                                           15                                                                     January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                (5ns)               Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                           Commercial Temperatue Range

Master Reset Timing Waveform                                                                                                                     5677 drw13

      K

M R ST(1)

NOTE:
1. MRST must be held LOW for a minimum of (5ns) after power supply is stable.

                                 16                                                   January 29, 2009
18/9Mb x36 IDT70P3537/70P3517                                                                 Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                        Commercial Temperatue Range

IEEE 1149.1 Test Access Port and Boundary SCAN-JTAG

          This part contains an IEEE standard 1149.1 Compatible Test Access Port (TAP). The package pads are monitored by the Serial
Scan circuitry when in test mode. This is to support connectivity testing during manufacturing and system diagnostics. In conformance with
IEEE 1149.1, the QDR-II Dual-Port Static RAM contains a TAP controller, Instruction Register, Bypass Register and ID Register. The TAP
controller has a standard 16-state machine that resets internally upon power-up. It is possible to use this device without utilizing the TAP. To
disable the TAP controller without interfacing with normal operation of the QDR-II Dual-Port Static RAM TCK must be tied to VSS to preclude
a mid level input. TMS and TDI are designed so an undriven input will produce a response identical to the application of a logic 1, and may
be left unconnected, but they may also be tied to Vdd through a resistor. TDO should be left unconnected.

JTAG Block Diagram

TAP Controller State Diagram

    Test Logic Reset           Select DR 1            Select IR     1
1                                       0
                                                      0
                 0     1 Capture DR
      Run Test Idle 1               0
0

                                                   1 Capture IR
                                                                 0

                          Shift DR                    Shift IR
                                              0                          0

                                 1                          1

                       1  Exit 1 DR                1  Exit 1 IR

                               0                         0

                          Pause DR                    Pause IR
                                                0                          0

                                  1                           1

                          Exit 2 DR        0          Exit 2 IR     0

                               1                         1

                       1 Update DR                    Update IR     0
                                        0
                                                         1

                                                                    5677 drw 15  January 29, 2009

                                                                      17
18/9Mb x36 IDT70P3537/70P3517                                                                        Preliminary Datasheet
SYNCHRONOUS Dual QDR-IITM                                                               Commercial Temperatue Range

Identification Register Definitions

                  Instruction Field                              Value                                                   Description
                                                                                        Reserved for version number
Revision Number (31:28)                                             0x0                 Defines IDT part number (IDT70P3537)
                                                                                        Allows unique identification of device vendor as IDT
IDT Device ID (27:12)                                            0x355(1)               Indicates the presence of an ID register

IDT JEDEC ID (11:1)                                                 0x33

ID Register Indicator Bit (Bit 0)                                   1

                                                                                                                                              5677 tbl 16

NOTE:
1. Device ID for IDT70P3517 is 0x356.

Scan Register Sizes

          Register Name                Bit Size

Instruction (IR)                       4

Bypass (BYR)                                                     1

Identification (IDR)                   32

Boundary Scan (BSR)                    Note 1

                                                                           5677 tbl 17

NOTE:

1. The Boundary Scan Descriptive Language (BSDL) file for this device is available

on the IDT website (www.idt.com), or by contacting your local IDT sales represen-

tative.

System Interface Parameters

                  Instruction                                    Code                                                       Description

EXTEST                                                              0000                Forces contents of the boundary scan cells onto the device outputs(1).
                                                                                        Places the boundary scan register (BSR) between TDI and TDO.
BYPASS                                                              1111
                                                                                        Places the bypass register (BYR) between TDI and TDO.
IDCODE                                                              0010
                                                                                        Loads the ID register (IDR) with the vendor ID code and places the
HIGHZ                                                               0100                register between TDI and TDO.

CLAMP                                                               0011                Places the bypass register (BYR) between TDI and TDO. Forces all
                                                                                        device output drivers to a High-Z state except COLx & INTx outputs.
SAMPLE/PRELOAD                                                      0001
                                                                                        Uses BYR. Forces contents of the boundary scan cells onto the device
RESERVED                               0101, 0111, 1000, 1001,                          outputs. Places the bypass register (BYR) between TDI and TDO.
PRIVATE                                   1010, 1011, 1100
                                                                                        Places the boundary scan register (BSR) between TDI and TDO.
                                            0110,1110,1101                              SAMPLE allows data from device inputs(2) to be captured in the
                                                                                        boundary scan cells and shifted serially through TDO. PRELOAD allows
                                                                                        data to be input serially into the boundary scan cells via the TDI.

                                                                                        Several combinations are reserved. Do not use codes other than those
                                                                                        identified above.

                                                                                        For internal use only.

                                                                                                                                                                                                             5677 tbl 18

NOTES:
1. Device outputs = All device outputs except TDO.
2. Device inputs = All device inputs except TDI, TMS, and TRST.

                                                                           18                                                                 January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                                                          Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                                 Commercial Temperatue Range

JTAG DC Operating Conditions

                 Parameter                    Symbol                      Min                 Typ           Max            Unit     Note

Power Supply Voltage (I/P + O/P)                     VDD                  1.7                 1.8           1.9            V            5677 tbl 19

Input High Level                                     VIH                  1.3                     -         VDD+0.3        V     Note
                                                                                                                                   1
Input Low Level                                      VIL                  -0.3                    -         0.5            V
                                                                                                                                        5677 tbl 20
Output High Voltage (IOH = -1mA)              VOH                         VDD - 0.2               -         VDD            V

Output Low Voltage (IOL = 1mA)                       VOL                  VSS                     -         0.2            V

JTAG AC Test Conditions

                  Parameter                          Symbol                               Value                      Unit
                                                                                          1.8/0                       V
Input High/Low Level                                 VIH/VIL                             1.0/1.0                     ns
                                                                                          VDD/2                       V
Input Rise/Fall Time                                 TR/TF
                                                                                     Min
Input and Output Timing Reference Level                                              100
                                                                                      40
NOTE:                                                                                 40
1. For outputs see AC test loads on page 10.                                          10
                                                                                      10
JTAG AC Characteristics                                                               10
                                                                                      10
                                Parameter                   Symbol                    10             Max             Unit        Note
TCK Cycle Time                                                tCHCH                   10               -              ns
TCK High Pulse Width                                          tCHCL                                    -              ns                 5677 tbl 21
TCK Low Pulse Width                                           tCLCH                   0                -              ns
TMS Input Setup Time                                         tMVCH                    50               -              ns
TMS Input Hold Time                                          tCHMX                    50               -              ns
TDI Input Setup Time                                          tDVCH                                    -              ns
TDI Input Hold Time                                           tCHDX                                    -              ns
Input Setup Time                                              tSVCH                                    -              ns
Input Hold Time                                               tCHSX                                    -              ns
Clock Low to Output Valid                                     tCLQV                                   20              ns
TRST Low to Reset JTAG                                        tJRST                                    -              ns
TRST High to TCK HIGH                                         tJRSR                                    -              ns

JTAG Timing Diagram

     TCK                                      tCHCH                                    tCHCL         tCLCH
     TMS                                                                      tCHMX
     TDI                                                           tMVCH
                                                                   tDVCH      tCHDX
Outputs
    TDO                                                            tSVCH      tCHSX

  TRST                                               tCLQV

                                                            tJRST         tJRSR

                                                                          19                                         5677 drw 16

                                                                                                                                January 29, 2009
  18/9Mb x36 IDT70P3537/70P3517                                                                                 Preliminary Datasheet
  SYNCHRONOUS Dual QDR-IITM                                                                        Commercial Temperatue Range

Ordering Information

XXXXX   A  999           A              A
Device               Package       Process/
Type   Power Speed              Temperature
                                     Range

                                                            Blank Commercial (0C to +70C)

                                                            RM   576ball RoHS Compliant Flip Chip BGA

                                                            250  Commercial Only                   Speed in Megahertz

                                                            233  Com'l & Ind'l

                                                            S    Standard Power

                                                            70P3537 18Mbit (512K x 36) Dual QDR-IITM Static RAM
                                                            70P3517 9Mbit (256K x 36) Dual QDR-IITM Static RAM

                                                                                                                                                                                              5677 drw17

Preliminary Datasheet: Description

"PRELIMINARY" datasheets contain descriptions for products that are in early release.

Datasheet Document History

7/11/2007: Initial release of Preliminary Datasheet
8/05/2008: Page 9 Corrected a typo in DC Chars table
01/19/09: Page 20 Removed "IDT" from orderable part number

                CORPORATE HEADQUARTERS                         for SALES:                              for Tech Support:
                                                                                                            408-284-2794
                6024 Silver Creek Valley Road                  800-345-7015 or 408-284-8200
                                                                                                   DualPortHelp@idt.com
                    San Jose, CA 95138                         fax: 408-284-2775
                                                               www.idt.com                            January 29, 2009
           

                     The IDT logo is a registered trademark of Integrated Device Technology, Inc.

                                               20
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     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
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