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ICS843001AG-21LF

器件型号:ICS843001AG-21LF
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ICS ( IDT )
厂商官网:http://www.icst.com
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器件描述

700 MHz, OTHER CLOCK GENERATOR, PDSO24

700 MHz, 其他时钟发生器, PDSO24

参数
参数名称属性值
功能数量1
端子数量24
最大工作温度70 Cel
最小工作温度0.0 Cel
最大供电/工作电压3.46 V
最小供电/工作电压3.14 V
额定供电电压3.3 V
加工封装描述4.40 × 7.80 MM, 0.92 MM HEIGHT, 铅 FREE, MO-153, TSSOP-24
无铅Yes
欧盟RoHS规范Yes
状态TRANSFERRED
包装形状矩形的
包装尺寸SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
表面贴装Yes
端子形式GULL WING
端子间距0.6500 mm
端子涂层MATTE 锡
端子位置
包装材料塑料/环氧树脂
温度等级COMMERCIAL
微处理器类型其他时钟发生器
最大FCLK输出频率700 MHz
额定主时钟晶体频率40 mHz

ICS843001AG-21LF器件文档内容

             Integrated                                                               ICS843001-21
             Circuit
             Systems, Inc.                                        FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                                     FREQUENCY SYNTHESIZER

GENERAL DESCRIPTION                                               FEATURES

             The ICS843001-21 is a a highly versatile, low         One 3.3V LVPECL output pair and one LVCMOS output

ICS          phase noise LVPECL Synthesizer which can             Selectable crystal oscillator interface
                                                                     or LVCMOS/LVTTL single-ended input
HiPerClockSTM generate low jitter reference clocks for a variety

             of communications applications and is a               VCO range: 560MHz - 700MHz

             member of the HiPerClocksTM family of high            Supports the following applications:
                                                                     SONET, Ethernet, Fibre Channel, Serial ATA, and HDTV
             performance clock solutions from ICS. The dual

crystal interface allows the synthesizer to support up to

two communications standards in a given application (i.e.          RMS phase jitter @ 622.08MHz (12kHz - 20MHz):
                                                                     0.80ps (typical)
1GB Ethernet with a 25MHz crystal and 1Gb Fibre Channel

using a 25.5625MHz crystal). The rms phase jitter                     Offset  Noise Power

performance is typically less than 1ps, thus making the               100Hz ............... -60.3 dBc/Hz

device acceptable for use in demanding applications such              1kHz ............... -88.5 dBc/Hz

as OC48 SONET and 10Gb Ethernet. The ICS843001-21                     10kHz ............. -111.9 dBc/Hz

is packaged in a small 24-pin TSSOP package.                          100kHz ............. -113.0 dBc/Hz

                                                                   Full 3.3V supply mode

                                                                   0C to 70C ambient operating temperature

                                                                   Available in both standard and lead-free RoHS-compliant
                                                                     packages

                                                                                                PIN ASSIGNMENT

BLOCK DIAGRAM                                                                                    VCCO_CMOS 1       24 REF_CLK
                                                                                                            N0 2   23 VEE
                            3                                                                               N1 3   22 REF_OE
        N2:N0                                                                                               N2 4   21 M2

         SEL0 Pulldown                                                                            VCCO_PECL 5      20 M1
         SEL1 Pulldown                                                                                      Q0 6   19 M0
                                                                                                                   18 MR
                                                                                                          nQ0 7    17 SEL1
                                                                                                            VEE 8  16 SEL0
                                                                                                          VCCA 9   15 TEST_CLK
                                                                                                           VCC 10  14 XTAL_IN0
                                                                                                XTAL_OUT1 11       13 XTAL_OUT0
                                                                                                  XTAL_IN1 12

   XTAL_IN0  OSC                00                                11                   N           ICS843001-21
XTAL_OUT0
                                                                              000 1                   24-Lead TSSOP
                                                                              001 2            4.40mm x 7.8mm x 0.92mm
                                                                              010 3
                                                                              011 4 (default)            package body
                                                                              100 5                      G Package
                                                                              101 6
                                                                              110 8                        Top View
                                                                              111 10
                                                                                                         Q0

                                     Phase                        10                                      nQ0
                                    Detector
   XTAL_IN1                                   VCO                 01
XTAL_OUT1
             OSC                01                                00

TEST_CLK Pulldown               10                     M

                                              000 18
                                              001 22
                                              010 24
                                              011 25
                                              100 32 (default)
                                              101 40

            MR Pulldown             www.icst.com/products/hiperclocks.html                                REF_CLK
                             3                                         1                                              REV. A OCTOBER 26, 2005

        M2:M0

     OE_REF Pulldown
843001AG-21
             Integrated                                             ICS843001-21
             Circuit
             Systems, Inc.                      FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                   FREQUENCY SYNTHESIZER

TABLE 1. PIN DESCRIPTIONS

Number          Name                  Type      Description

1            V  CCO_CMOS   Power                Output supply pin for LVCMOS output.

2, 3         N0, N1        Input Pullup Output divider select pins. Default 4.

4               N2         Input Pulldown LVCMOS/LVTTL interface levels.

5            VCCO_LVPECL   Power                Output supply pin for LVPECL output.
                                                Differential output pair. LVPECL interface levels.
6, 7         Q0, nQ0 Ouput

8, 23              VEE     Power                Negative supply pin.
                           Power
  9               VCCA     Power                Analog supply pin.
                           Input
10                VCC                          Core supply pin.
11          XTAL_OUT1,    Input                Parallel resonant crystal interface. XTAL_OUT1 is the output,
12                                             XTAL_IN1 is the input.
13            XTAL_IN1                         Parallel resonant crystal interface. XTAL_OUT0 is the output,
14          XTAL_OUT0,                         XTAL_IN0 is the input.

               XTAL_IN0

15           TEST_CLK Input Pulldown LVCMOS/LVTTL clock input.

16, 17 SEL0, SEL1 Input Pulldown Input MUX select pins. LVCMOS/LVTTL interface levels.

                                                Active HIGH Master Reset. When logic HIGH, the internal dividers are

18              MR         Input      Pulldown  reset causing the true output Q0 to go low and the inverted output nQ0
                                                to go high. When logic LOW, the internal dividers and the outputs are

                                                enabled. LVCMOS/LVTTL interface levels.

19, 20       M0, M1        Input Pulldown Feedback divider select pins. Default 32.
  21            M2         Input Pullup LVCMOS/LVTTL interface levels.

22           REF_OE        Input      Pulldown  Reference clock output enable. Default Low.
                                                LVCMOS/LVTTL interface levels.

24           REF_CLK Output                     Reference clock output. LVCMOS/LVTTL interface levels.

NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.

TABLE 2. PIN CHARACTERISTICS

Symbol       Parameter                          Test Conditions  Minimum                 Typical    Maximum         Units
CIN          Input Capacitance                                                               4                       pF
R            Input Pulldown Resistor                                                        51                       k
             Input Pullup Resistor                                                          51                       k
   PULLDOWN  Output Impedance                                                                7                        

RPULLUP
Rout

843001AG-21                                 www.icst.com/products/hiperclocks.html                  REV. A OCTOBER 26, 2005
                                                                               2
                Integrated                                            ICS843001-21
                Circuit
                Systems, Inc.                     FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                     FREQUENCY SYNTHESIZER

TABLE 3A. COMMON CONFIGURATIONS TABLE

        Input    M Divider Value N Divider Value  VCO (MHz)  Output Frequency        Application
Reference Clock                                                      (MHz)
                     22                   8            594                               HDTV
          27                                           594            74.25              HDTV
        24.75        24                   8        593.4066           74.25              HDTV
   14.8351649                                        622.08       74.1758245            SONET
        19.44        40                   8          622.08          155.52             SONET
        19.44                                        622.08           77.76             SONET
        19.44        32                   4          622.08          622.08             SONET
        19.44                                          625           311.04            10 GigE
     19.53125        32                   8            625           156.25             1 GigE
                                                       625             125              1 GigE
          25         32                   1            600             62.5         PCI Express
          25                                           600             100               SATA
          25         32                   2            600             150               SATA
          25                                          637.5                       Fibre Channel 1
          25         32                   4           637.5             75     4 Gig Fibre Channel
      26.5625                                         637.5          106.25    10 Gig Fibre Channel
      26.5625        25                   5           562.5           212.5       12 Gig Ethernet
      26.5625                                                       159.375
        31.25        25                   10                          187.5

                     24                   6

                     24                   4

                     24                   8

                     24                   6

                     24                   3

                     24                   4

                     18                   3

TABLE 3B. PROGRAMMABLE M OUTPUT DIVIDER           TABLE 3C. PROGRAMMABLE N OUTPUT DIVIDER
              FUNCTION TABLE                                    FUNCTION TABLE

   Inputs        M Divider     Input Frequency          Inputs
                                                  N2 N1 N0
M2 M1 M0 Value Minimum Maximum                     000                       N Divide Value
                                                   00 1
000              18            31.1       38.9     0 10                               1
                                                   0 11                               2
00 1             22            25.5       31.8     10 0                               3
                                                   10 1                               4
0 10             24            23.3       29.2     1 10                               5
                                                   111                                6
0 11             25            22.4       28.0                                        8
                                                                                     10
10 0             32            17.5       21.9

10 1             40            14.0       17.5

TABLE 3D. BYPASS MODE FUNCTION TABLE

   Inputs        Reference     PLL Mode

SEL1 SEL0           XTAL0         Active
                    XTAL1         Active
0            0   TEST_CLK         Active
                 TEST_CLK        Bypass
0            1

1            0

1            1

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                                                                        3
                  Integrated                                                     ICS843001-21
                  Circuit
                  Systems, Inc.                              FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                                FREQUENCY SYNTHESIZER

ABSOLUTE MAXIMUM RATINGS               4.6V                  NOTE: Stresses beyond those listed under Absolute
                                       -0.5V to VCC + 0.5V   Maximum Ratings may cause permanent damage to the
    Supply Voltage, VCC                                      device. These ratings are stress specifications only. Functional
                                       50mA                  operation of product at these conditions or any conditions be-
    Inputs, VI                         100mA                 yond those listed in the DC Characteristics or AC Character-
    Outputs, I (LVPECL)                                      istics is not implied. Exposure to absolute maximum rating
                                                             conditions for extended periods may affect product reliability.
                              O

     Continuous Current
     Surge Current

     Outputs, VO (LVCMOS)              -0.5V to VCCO + 0.5V
     Package Thermal Impedance, JA     70C/W (0 mps)
     Storage Temperature, TSTG         -65C to 150C

TABLE 4A. POWER SUPPLY DC CHARACTERISTICS, VCC = VCCA = VCCO = 3.3V5%, TA = 0C TO 70C

Symbol              Parameter                     Test Conditions                    Minimum Typical  Maximum    Units
                                                                                                         3.465     V
VCC                 Core Supply Voltage                                              3.135     3.3       3.465     V
V                   Analog Supply Voltage                                                                3.465     V
                    Output Supply Voltage                                            3.135     3.3        170     mA
   CCA              Power Supply Current                                                                   11     mA
                    Analog Supply Current                                            3.135     3.3          8     mA
VCCO_PECL, _CMOS    Output Supply Current
IEE
ICCA
ICCO_PECL, _CMOS

TABLE 4B. LVCMOS / LVTTL DC CHARACTERISTICS, VCC = VCCA = VCCO = 3.3V5%, TA = 0C TO 70C

Symbol Parameter                                             Test Conditions         Minimum Typical Maximum Units

VIH          Input High Voltage                                                             2         VCC + 0.3  V

             Input         SEL0, SEL1, OE_REF,                                       -0.3             0.8        V

VIL          Low Voltage   MR, M0:M2, N0:N2

                           TEST_CLK                                                  -0.3             1.3        V

             Input         TEST_CLK, SEL0, SEL1,             VCC = VIN = 3.465V                       150        A

IIH          High Current  OE_REF, MR, M0, M1, N2

                           M2, N0, N1                        VCC = VIN = 3.465V                       5          A

IIL          Input         TEST_CLK, SEL0, SEL1,             VCC = 3.465V, VIN = 0V  -5                          A
                           OE_REF, MR, M0, M1, N2
             Low Current
                           M2, N0, N1                        VCC = 3.465V, VIN = 0V  -150                        A

VOH          Output High Voltage; NOTE 1                     REF_CLK                 2.6                         V

VOL          Output Low Voltage: Note 1                      REF_CLK                                  0.5        V

NOTE 1: Output terminated with 50 to VCCO _CMOS/2. See Parameter Measurement Information Section,
"3.3V Output Load Test Circuit Diagram".

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             Circuit
             Systems, Inc.                             FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                          FREQUENCY SYNTHESIZER

TABLE 4C. LVPECL DC CHARACTERISTICS, VCC = VCCA = VCCO = 3.3V5%, TA = 0C TO 70C

Symbol Parameter                                       Test Conditions      Minimum     Typical     Maximum     Units
                                                                                                                  V
VOH          Output High Voltage; NOTE 1                                    VCCO - 1.4              VCCO - 0.9    V
                                                                            VCCO - 2.0              VCCO - 1.7    V
VOL          Output Low Voltage; NOTE 1
                                                                                0.6                     1.0
VSWING Peak-to-Peak Output Voltage Swing

NOTE 1: Outputs terminated with 50 to VCCO_PECL - 2V.

TABLE 5. CRYSTAL CHARACTERISTICS

Parameter                                    Test Conditions                Minimum Typical Maximum Units

Mode of Oscillation                                                                    Fundamental              MHz

Frequency                                                                         12                40          MHz

Equivalent Series Resistance (ESR)                                                                  50         

Shunt Capacitance                                                                                   7           pF

NOTE: Characterized using an 18pF parallel resonant crystal.

TABLE 6. AC CHARACTERISTICS, VCC = VCCA = VCCO = 3.3V5%, TA = 0C TO 70C

Symbol Parameter                                       Test Conditions      Minimum     Typical     Maximum Units
                                                                                          0.80
fOUT         Output Frequency                                                     56                700         MHz

tPD          Propagation Delay, TEST_CLK to                                       2.3               2.8         ns

             NOTE 1             REF_CLK

tjit()      RMS Phase Jitter, (Random);     622.08MHz (12kHz - 20MHz)                                          ps
             NOTE 2, 3

fVCO         PLL VCO Lock Range                                                   560               700         MHz
tR / tF
             Output             LVPECL                 20% to 80%                 200               500         ps
             Rise/Fall Time     LVCMOS
                                                       20% to 80%                 300               800         ps

odc          Output Duty Cycle  LVPECL                                            45                55          %

                                LVCMOS                                            44                56          %

NOTE 1: Measured from the VCC/2 of the input to VCCO_CMOS/2 of the output.
NOTE 2: Phase jitter measured using a 19.44MHz quartz crystal.

NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.

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             Circuit
             Systems, Inc.                             FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                          FREQUENCY SYNTHESIZER

                                            TYPICAL PHASE NOISE AT 622.08MHZ

NOISE POWER dBc                       0                OC-12 Filter
   Hz                              -10
                                   -20                                                             622.08MHz
                                   -30                                         RMS Phase Jitter (Random)
                                   -40                                  12kHz to 20MHz = 0.80ps (typical)
                                   -50
                                   -60            Raw Phase Noise Data
                                   -70
                                   -80         
                                   -90
                                  -100            Phase Noise Result by adding
                                  -110            Sonet OC-12 Filter to raw data
                                  -120
                                  -130      1k    10k  100k              1M             10M                   100M
                                  -140
                                  -150
                                  -160
                                  -170
                                  -180
                                  -190

                                       100

                                                  OFFSET FREQUENCY (HZ)

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                  Circuit
                  Systems, Inc.                                        FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                                          FREQUENCY SYNTHESIZER

                               PARAMETER MEASUREMENT INFORMATION

2V                                   SCOPE                             1.655%                                SCOPE

VCC,                             Qx                                    VCC,                               Qx
VCCA,                           nQx                                    VCCA,
VCCO_LVPECL                                                            VCCO_LVCMOS
LVPECL
VEE                                                                    LVCMOS

-1.3V0.165V                                                            VEE

                                                                       -1.65V5%

3.3V LVPECL OUTPUT LOAD AC TEST CIRCUIT                                3.3V LVCMOS OUTPUT LOAD AC TEST CIRCUIT

                                                                       nQ0

                                                                       Q0

             Phase Noise Plot                                                        t PW

                                                                                           t

                                                                                            PERIOD

Noise Power                      Phase Noise Mask                                    odc = t PW x 100%
                                                                                             t PERIOD

                                f1 Offset Frequency f2                 REF_CLK                                 V
                  RMS Jitter = Area Under the Masked Phase Noise Plot
                                                                                     t PW                          CCO_LVCMOS
RMS PHASE JITTER
                                                                                                                       2

                                                                                                           t

                                                                                                            PERIOD

                                                                                           odc = t PW x 100%
                                                                                                   t PERIOD

                                                                       OUTPUT DUTY CYCLE/PULSE WIDTH/PERIOD

Clock        20%  80%            80%        VSWING TEST_CLK                             VCC
                   tR             tF     20%                                              2
Outputs
                                                           REF_CLK                            VCCO_LVCMOS
                                                                                                     2

                                                                                     t

                                                                                      PD

OUTPUT RISE/FALL TIME                                      PROPAGATION DELAY                               REV. A OCTOBER 26, 2005

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             Integrated                                      ICS843001-21
             Circuit
             Systems, Inc.                FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                              FREQUENCY SYNTHESIZER

                            APPLICATION INFORMATION

POWER SUPPLY FILTERING TECHNIQUES                                                          3.3V
                                                                    V
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS843001-21 provides              CC
separate power supplies to isolate any high switching
noise from the outputs to the internal PLL. VCC, VCCA, and VCCO_x                .01F 10
should be individually connected to the power supply
plane through vias, and bypass capacitors should be                 VCCA
used for each pin. To achieve optimum jitter performance,
power supply isolation is required. Figure 1 illustrates how                             .01F  10F
a 10 resistor along with a 10F and a .01F bypass
capacitor should be connected to each VCCA. The 10 resis-          FIGURE 1. POWER SUPPLY FILTERING
tor can also be replaced by a ferrite bead.

CRYSTAL INPUT INTERFACE                                            below were determined using a 19.44MHz, 18pF parallel reso-
                                                                   nant crystal and were chosen to minimize the ppm error.
The ICS843001-21 has been characterized with 18pF paral-
lel resonant crystals. The capacitor values shown in Figure 2

                                                  XTAL_IN

                                      C1
                                      22p

                                  X1
             18pF Parallel Cry stal

                                                  XTAL_OUT         IICCSS88443303021-21

                                      C2
                                      22p

                            Figure 2. CRYSTAL INPUt INTERFACE

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                   Integrated                                                          ICS843001-21
                   Circuit
                   Systems, Inc.                                   FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                                      FREQUENCY SYNTHESIZER

RECOMMENDATIONS FOR UNUSED INPUT AND OUTPUT PINS

INPUTS:                                                            OUTPUTS:

CRYSTAL INPUT:                                                     LVCMOS OUTPUT:
For applications not requiring the use of the crystal oscillator   All unused LVCMOS output can be left floating. We
input, both XTAL_IN and XTAL_OUT can be left floating.             recommend that there is no trace attached.
Though not required, but for additional protection, a 1k
resistor can be tied from XTAL_IN to ground.                       LVPECL OUTPUT
                                                                   All unused LVPECL outputs can be left floating. We
TEST_CLK INPUT:                                                    recommend that there is no trace attached. Both sides of the
For applications not requiring the use of the test clock, it can   differential output pair should either be left floating or
be left floating. Though not required, but for additional          terminated.
protection, a 1k resistor can be tied from the TEST_CLK to
ground.

LVCMOS CONTROL PINS:
All control pins have internal pull-ups or pull-downs; additional
resistance is not required but can be added for additional
protection. A 1k resistor can be used.

TERMINATION FOR 3.3V LVPECL OUTPUT                                 outputs are designed to drive 50 transmission lines.
                                                                   Matched impedance techniques should be used to maxi-
The clock layout topology shown below is a typical ter-            mize operating frequency and minimize signal distor-
mination for LVPECL outputs. The two different layouts             tion. Figures 3A and 3B show two different layouts which
mentioned are recommended only as guidelines.                      are recommended only as guidelines. Other suitable
                                                                   clock layouts may exist and it would be recommended
FOUT and nFOUT are low impedance follower outputs                  that the board designers simulate to guarantee compat-
that generate ECL/LVPECL compatible outputs. There-                ibility across all printed circuit and clock component pro-
fore, terminating resistors (DC current path to ground)            cess variations.
or current sources must be used for functionality. These

                   Zo = 50                                                                      3.3V

                                                                                           125  125

             FOUT                         FIN

                                                                                  Zo = 50

                   Zo = 50                                         FOUT                               FIN
                                   50
                                            50
                         1                                                        Zo = 50
       ((VOH + VOL) / (VCC 2)) 2              VCC - 2V
RTT =                                 Zo  RTT

                                                                                           84   84

             FIGURE 3A. LVPECL OUTPUT TERMINATION                  FIGURE 3B. LVPECL OUTPUT TERMINATION

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                                   POWER CONSIDERATIONS

This section provides information on power dissipation and junction temperature for the ICS843001-21.
Equations and example calculations are also provided.

1. Power Dissipation.
The total power dissipation for the ICS843001-21 is the sum of the core power plus the power dissipated in the load(s).
The following is the power dissipation for VCC = 3.3V + 5% = 3.465V, which gives worst case results.
NOTE: Please refer to Section 3 for details on calculating power dissipated in the load.

Power (core) = V          *I     = 3.465V * 170mA = 589.05mW
             MAX    CC_MAX EE_MAX

Power (outputs)MAX = 30mW/Loaded Output pair

             Total Power_MAX (3.465V, with all outputs switching) = 589.05mW + 30mW = 619.05mW

2. Junction Temperature.
Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad and directly affects the reliability of the
device.The maximum recommended junction temperature for HiPerClockSTM devices is 125C.

            The equation for Tj is as follows: Tj = JA * Pd_total + TA
            Tj = Junction Temperature
            JA = Junction-to-Ambient Thermal Resistance
            Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)
            TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming a
moderate air flow of 1 meter per second and a multi-layer board, the appropriate value is 65C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 70C with all outputs switching is:
            70C + 0.619W * 65C/W = 110.2C. This is below the limit of 125C.

This calculation is only an example.Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow,
and the type of board (single layer or multi-layer).

TABLE 7. THERMAL RESISTANCE JA FOR 24-PIN TSSOP, FORCED CONVECTION
                                            JA by Velocity (Meters per Second)

Multi-Layer PCB, JEDEC Standard Test Boards        0                               1      2.5
                                                70C/W                          65C/W  62C/W

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                     Systems, Inc.                            FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                                 FREQUENCY SYNTHESIZER

3. Calculations and Equations.
The purpose of this section is to derive the power dissipated into the load.
LVPECL output driver circuit and termination are shown in Figure 4.

                                                           VCCO

                                                             Q1

                                                                                                           VOUT
                                                                                                    RL
                                                                                                      50
                                                                                                     V - 2V

                                                                                                                                                                            CCO

                                    FIGURE 4. LVPECL DRIVER CIRCUIT AND TERMINATION

To calculate worst case power dissipation into the load, use the following equations which assume a 50 load, and a termination

voltage of V - 2V.

                          CC

For logic high, V = V                =V          0.9V
                     OUT       OH_MAX      CC_MAX

             (V      - V ) = 0.9V
               CCO_MAX OH_MAX

For logic low, V = V                 =V         1.7V
                     OUT       OL_MAX    CC_MAX

             (V      - V ) = 1.7V
               CCO_MAX OL_MAX

Pd_H is power dissipation when the output drives high.
Pd_L is the power dissipation when the output drives low.

Pd_H = [(V (V - 2V))/R ] * (V - V ) = [(2V - (V                CC_MAX       - V ))/R ] * (V - V ) =
             OH_MAX  CC_MAX                CC_MAX OH_MAX                      OH_MAX        CC_MAX OH_MAX
                                    L                                                    L
[(2V - 0.9V)/50] * 0.9V = 19.8mW

Pd_L = [(V (V - 2V))/R ] * (V - V ) = [(2V - (V                CC_MAX  - V ))/R ] * (V - V ) =
             OL_MAX  CC_MAX                CC_MAX OL_MAX                      OL_MAX        CC_MAX OL_MAX
                                    L                                                 L

[(2V - 1.7V)/50] * 1.7V = 10.2mW

Total Power Dissipation per output pair = Pd_H + Pd_L = 30mW

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                                                             FREQUENCY SYNTHESIZER

                            RELIABILITY INFORMATION

TABLE 8. JAVS. AIR FLOW TABLE FOR 24 LEAD TSSOP

                            JA by Velocity (Meters per Second)

Multi-Layer PCB, JEDEC Standard Test Boards         0                  1      2.5
                                                 70C/W             65C/W  62C/W

TRANSISTOR COUNT
The transistor count for ICS843001-21 is: 4057

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                Circuit
                Systems, Inc.                 FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                                 FREQUENCY SYNTHESIZER
PACKAGE OUTLINE - G SUFFIX FOR 24 LEAD TSSOP

             TABLE 9. PACKAGE DIMENSIONS

             SYMBOL                                 Millimeters

                                              Minimum      Maximum

             N                                         24

             A                                --                 1.20

             A1                               0.05               0.15

             A2                               0.80               1.05

             b                                0.19               0.30

             c                                0.09               0.20

             D                                7.70               7.90

             E                                      6.40 BASIC

             E1                               4.30               4.50

             e                                      0.65 BASIC

             L                                0.45               0.75

                                              0                 8

             aaa                              --                 0.10

             Reference Document: JEDEC Publication 95, MO-153

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                                                        FREQUENCY SYNTHESIZER

TABLE 10. ORDERING INFORMATION

Part/Order Number           Marking  Package                            Shipping Packaging Temperature

ICS843001AG-21     ICS843001A21      24 Lead TSSOP                      tube              0C to 70C

ICS843001AG-21T    ICS843001A21      24 Lead TSSOP                      2500 tape & reel  0C to 70C

ICS843001AG-21LF   ICS843001A21L 24 Lead "Lead-Free" TSSOP              tube              0C to 70C

ICS843001AG-21LFT  ICS843001A21L 24 Lead "Lead-Free" TSSOP 2500 tape & reel               0C to 70C

NOTE: Parts that are ordered with an "LF" suffix to the part number are the Pb-Free configuration and are RoHS compliant.

The aforementioned trademarks, HiPerClockS and FemtoClocks are trademarks of Integrated Circuit Systems, Inc. or its subsidiaries in the United States and/or other countries.

While the information presented herein has been checked for both accuracy and reliability, Integrated Circuit Systems, Incorporated (ICS) assumes no responsibility for either its use or
for infringement of any patents or other rights of third parties, which would result from its use. No other circuits, patents, or licenses are implied. This product is intended for use in normal
commercial applications. Any other applications such as those requiring extended temperature range, high reliability, or other extraordinary environmental requirements are not recom-
mended without additional processing by ICS. ICS reserves the right to change any circuitry or specifications without notice. ICS does not authorize or warrant any ICS product for use
in life support devices or critical medical instruments.

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                  Circuit
                  Systems, Inc.  FEMTOCLOCKSTM CRYSTAL-TO-3.3V LVPECL
                                                    FREQUENCY SYNTHESIZER

Rev Table         Page                                REVISION HISTORY SHEET                              Date
                     1                                                                                   2/8/05
A            T10   14                                                 Description of Change
                    3            Features Section - added Lead-Free bullet.                             10/26/05
             T3C                 Ordering Information table - added Lead-Free marking.
                    9            Programmable N Output Divider Function Table - corrected heading from
A                  10            M Divide Value to N Divide value.
                                 Added Recommendations for Unused Input and Output Pins.
             T10                 Ordering Information Table - added lead-free note.

843001AG-21                      www.icst.com/products/hiperclocks.html                                 REV. A OCTOBER 26, 2005
                                                                    15
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