电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

HT95L400

器件型号:HT95L400
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Holtek
厂商官网:http://www.holtek.com/
下载文档

器件描述

IC,MICROCONTROLLER,8-BIT,CMOS,QFP,100PIN,PLASTIC

IC,单片机,8位,CMOS,方型扁平式封装,100PIN,塑料

参数
参数名称属性值
状态CONSULT MFR

HT95L400器件文档内容

                                 HT95CXXX
           CID Type Phone 8-Bit MCU

Features                                                       Programmable frequency divider (PFD)
                                                               Dual system clock: 32768Hz, 3.58MHz
Provide MASK type and OTP type version                      Four operating modes: Idle mode, Sleep mode,
Operating voltage range:
                                                                 Green mode and Normal mode
   - FSK: 3.0V~5.5V                                           Up to 1.117ms instruction cycle with 3.58MHz system
   - Others: 2.4V~5.5V
Program ROM                                                    clock
   - HT95C400/40P: 16K16 bits                                 All instructions in one or two machine cycles
   - HT95C300/30P: 8K16 bits                                  Built-in 3.58MHz DTMF Generator
   - HT95C200/20P: 8K16 bits                                  Built-in FSK decoder:
Data RAM
   - HT95C400/40P: 28808 bits                                   - Supports Bell 202 and V.23
   - HT95C300/30P: 21128 bits                                   - Supports ring and line reversal detection
   - HT95C200/20P: 11528 bits                                 Built-in dialer I/O
Bidirectional I/O lines                                     Built-in low battery detector
   - HT95C400/40P: 40~28 I/O lines                            LCD driver
   - HT95C300/30P: 28~16 I/O lines                               - LCD contrast can be adjusted by software or exter-
   - HT95C200/20P: 28~20 I/O lines
16-bit table read instructions                                    nal resistor
Subroutine nesting                                             - Support two LCD frame frequency 64Hz, 128Hz
   - HT95C400/40P: 12 levels                                     - Support 16 or 8 common driver pins
   - HT95C300/30P: 8 levels                                      - Some segments or commons can option to
   - HT95C200/20P: 8 levels
Timer                                                             bidirectional I/O lines
   - Two 16-bit programmable Timer/Event Counter                 - HT95C400/40P: 48 seg.16 com.
   - Real time clock (RTC)                                       - HT95C300/30P: 48 seg.16 com.
   - Watchdog Timer (WDT)                                        - HT95C200/20P: 24 seg.16 com.
                                                               128-pin QFP package
Applications
                                                               Fax and answering machines
Deluxe Feature Phone                                        Other communication system
Caller ID Phone
Cordless Phone

General Description                                           tion. It can also operate with high speed system clock
                                                              rate of 3.58MHz in normal mode for high performance
The HT95CXXX family MCU are 8-bit high performance            operation. To ensure smooth dialer function and to
RISC-like microcontrollers with built-in DTMF generator,      avoid MCU shut-down in extreme low voltage situation,
FSK decoder and dialer I/O which provide MCU dialer           the dialer I/O circuit is built-in to generate hardware di-
implementation or system control features for telecom         aler signals such as on-hook, hold-line and hand-free.
product applications. The phone controller has a built-in     Built-in real time clock and programmable frequency di-
program ROM, data RAM, LCD driver and I/O lines for           vider are provided for additional fancy features in prod-
high end products design. In addition, for power man-         uct developments. The device is best suited for feature
agement purpose, it has a built-in frequency up conver-       phone products that comply with versatile dialer specifi-
sion circuit (32768Hz to 3.58MHz) which provides dual         cation requirements of different areas or countries.
system clock and four types of operation modes. For ex-
ample, it can operate with low speed system clock rate
of 32768Hz in green mode with little power consump-

Rev. 1.50                                                  1  May 26, 2005
                                                                                                                                                      HT95CXXX

Selection Table

  Part No.  Operating Program Data Normal Dialer                               LCD             Timer            Stack  External      DTMF                FSK         Package
             Voltage Memory Memory I/O I/O                                                   16-bit2             4   Interrupt  Generator           Receiver        28SOP
HT95A100                                                                                      16-bit2             8                                                 48SSOP
HT95A10P    2.4V~5.5V 4K16 3848                 20            6                             16-bit2             8        3                                      48SSOP
                                                                                              16-bit2            12        4                                       64QFP
HT95A200    2.4V~5.5V 4K16 11528 28                           8                            16-bit2             4        4                                      56SSOP
HT95A20P                                                                                      16-bit2             8        4                                       64QFP
            2.4V~5.5V 8K16 21128 28                           8                            16-bit2             8        3                                      100QFP
HT95A300                                                                                      16-bit2             8        4                                      100QFP
HT95A30P    2.4V~5.5V 16K16 28808 44                          8                            16-bit2            12        4                                      128QFP
                                                                                              16-bit2             8        4                                      128QFP
HT95A400    2.4V~5.5V 4K16 3848 14~18 6                                   128~168         16-bit2             8        4                                      128QFP
HT95A40P                                                                                      16-bit2            12        4                                      128QFP
            2.4V~5.5V 4K16 11528 16~20 8                                  168~208                                       4                             
HT95L000                                                                                                                    4                             
HT95L00P    2.4V~5.5V 8K16 11528 20~28 8 248~2416

HT95L100    2.4V~5.5V 8K16 21128 16~28 8 3616~4816
HT95L10P
            2.4V~5.5V 16K16 28808 28~40 8 3616~4816
HT95L200
HT95L20P    2.4V~5.5V 8K16 11528 20~28 8 248~2416

HT95L300    2.4V~5.5V 8K16 21128 16~28 8 3616~4816
HT95L30P
            2.4V~5.5V 16K16 28808 28~40 8 3616~4816
HT95L400
HT95L40P

HT95C200
HT95C20P

HT95C300
HT95C30P

HT95C400
HT95C40P

Note: Part numbers suffixed with P are OTP devices, all others are mask version devices.

Block Diagram (HT95C400/40P)

                 P ow erD ow n                                     STAC K0
                                                                   STAC K1
            RES  D e te c to r &                                   STAC K2           32768H z                                                         IN T /T M R 1

                 R e s e t C ir c u it                                                           In te rru p t                    M
                                                                                                  C ir c u it                     U
                                                                                                                 TM R 1           X
                                        P ro g ra m                                                             TM R 1C
                                        C o u n te r                                                                                 32768H z
                                                                   STAC K9                            IN T C 0
                 P ro g ra m                                       S TA C K 10 R TC                   IN T C 1
                   ROM                                             S TA C K 11
                                                                                                                                                      TM R 0
                 In s tr u c tio n                                                                               TM R 0        M                      P A 0~P A 7
                  R e g is te r                                                                                 TM R 0C        U
                                                                                                                               X
                                                                M P0           M               D ATA                         S y s te m c lo c k /4
                                                                               U              M e m o ry
                                                                M P1

                                                                                  X                                     PA
                                                                                                                       PAC

                                                                                                                       PB                             P B 0~P B 7

                                                                                                                       PBC

                 In s tr u c tio n                                       M UX                                          PD                             P D 0~P D 7
                  D ecoder
                                                                                                                       PDC
                   T im in g
                 G e n e ra to r                                   A LU                 STATU S                        PE                             P E 0~P E 3

                                        ACC                     S h ifte r                                             PEC

                                                                                                                       PF                             P F0~P F7

                                                                                                                       PFC

      X1         O S C C ir c u it 3 2 7 6 8 H z                                              W D TS                   PG                             P G 0~P G 3

      X2                                                           M  U                                                PG C
      XC                                                              X
                                        W DT O SC                              W D T P r e s c a le r
     H FI                               S y s te m C lo c k /4
    H FO                                                                                                                 D TM F                       D TM F
     HDI         D ia le r I/O                                                                                         G e n e ra to r
   HDO                                                                                                                                                T IP
    HKS          P ow er                  Low                               L C D D r iv e r                                      3 .5 8 M H z        R IN G
                 S u p p ly             B a tte ry                                                                                                    R D ET1
      PO                                D e te c to r                                                                     FSK                         R T IM E
DNPO                                                                                                                   D ecoder
XM U TE                                                                                                                                               M U S IC
                                                                                                                                 32768H z
    VDD                                                                                                                          o r 3 .5 8 M H z /4
  VDD2                                                                                                                    PFD

    VSS
   VSS2

                                        L B IN C O M 0 ~ C O M 1 5 S E G 0 ~ S E G 4 7 V L C D

Rev. 1.50                                                                               2                                                                       May 26, 2005
                                                                                                                                             HT95CXXX

Pin Assignment

HT95C400/40P

                                                                                                                        SEG 2
                                                                                                                    SEG 1
                                                                                                                SEG 0
                                                                                                             C O M 15
                                                                                                         C O M 14
                                                                                                      C O M 13
                                                                                                  C O M 12
                                                                                              C O M 11
                                                                                           C O M 10
                                                                                       COM 9
                                                                                    COM 8
                                                                                COM 7
                                                                            COM 6
                                                                         COM 5
                                                                     COM 4
                                                                  COM 3
                                                              COM 2
                                                          COM 1
                                                       COM 0

                                                   PF7
                                               VDD2
                                            R T IM E
                                        R D ET1
                                     R IN G

                                 T IP
                              VSS2

                             128 127126 125 124 123122121120119118117 116115114 113112111110109108 107106105104 103

                   PF6    1                                                                                  102                   NC
                   PF5                                                                                                             NC
                   PF4    2                                                                                  101                   NC
                   PF3                                                                                                             NC
                   PF2    3                                                                                  100                   SEG 3
                   PF1                                                                                                             SEG 4
                   PF0    4                                                                                                    99  SEG 5
                   PA7                                                                                                             SEG 6
                   PA6    5                                                                                                    98  SEG 7
                   PA5                                                                                                             SEG 8
                   PA4    6                                                                                                    97  SEG 9
                   PA3                                                                                                             S E G 10
                   PA2    7                                                                                                    96  S E G 11
                   PA1                                                                                                             S E G 12
                   PA0    8                                                                                                    95  S E G 13
                   PB7                                                                                                             S E G 14
                   PB6    9                                                                                                    94  S E G 15
                   PB5                                                                                                             S E G 16
                   PB4    10                                                                                                   93  S E G 17
                   PB3                                                                                                             S E G 18
                   PB2    11                                                                                                   92  S E G 19
                   PB1                                                                                                             S E G 20
                   PB0    12                                                                                                   91  S E G 21
              XM U TE                                                                                                              S E G 22
                DNPO      13                                                                                                   90  S E G 23
                    PO                                                                                                             S E G 24
                  HKS     14                                                                                                   89  S E G 25
                  HDO                                                                                                              S E G 26
                   HDI    15                                                                                                   88  S E G 27
                  H FO                                                                                                             S E G 28
                    H FI  16                                                                                                   87  S E G 29
                  VSS                                                                                                              S E G 30
                  VDD     17                                                                                                   86  S E G 31
           IN T /T M R 1                                                                                                           S E G 32
                  PG 3    18  H T 9 5 C 4 0 0 /4 0 P                                                                           85  NC
                  PG 2                                                                                                             NC
                  PG 1    19  1 2 8 Q F P -A                                                                                   84  NC
                  PG 0    20                                                                                                   83  NC

                          21                                                                                                   82

                          22                                                                                                   81

                          23                                                                                                   80

                          24                                                                                                   79

                          25                                                                                                   78

                          26                                                                                                   77

                          27                                                                                                   76

                          28                                                                                                   75

                          29                                                                                                   74

                          30                                                                                                   73

                          31                                                                                                   72

                          32                                                                                                   71

                          33                                                                                                   70

                          34                                                                                                   69

                          35                                                                                                   68

                          36                                                                                                   67

                          37                                                                                                   66

                          38                                                                                                   65

                              39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64

                                                                                                                       NC
                                                                                                                    S E G 33
                                                                                                                S E G 34
                                                                                                             S E G 35
                                                                                                         S E G 3 6 /P D 0
                                                                                                     S E G 3 7 /P D 1
                                                                                                  S E G 3 8 /P D 2
                                                                                              S E G 3 9 /P D 3
                                                                                           S E G 4 0 /P D 4
                                                                                       S E G 4 1 /P D 5
                                                                                   S E G 4 2 /P D 6
                                                                                S E G 4 3 /P D 7
                                                                            S E G 4 4 /P E 0
                                                                         S E G 4 5 /P E 1
                                                                     S E G 4 6 /P E 2
                                                                 S E G 4 7 /P E 3
                                                              V LC D
                                                          M U S IC
                                                       RES
                                                   TM R 0
                                               D TM F
                                            L B IN
                                        XC
                                     X1
                                 X2
                              NC

Rev. 1.50                     3                                                                                                              May 26, 2005
                                                                                                                                             HT95CXXX

HT95C300/30P

                                                                                                                        SEG 2
                                                                                                                    SEG 1
                                                                                                                SEG 0
                                                                                                             C O M 15
                                                                                                         C O M 14
                                                                                                      C O M 13
                                                                                                  C O M 12
                                                                                              C O M 11
                                                                                           C O M 10
                                                                                       COM 9
                                                                                    COM 8
                                                                                COM 7
                                                                            COM 6
                                                                         COM 5
                                                                     COM 4
                                                                  COM 3
                                                              COM 2
                                                          COM 1
                                                       COM 0

                                                   NC
                                               VDD2
                                            R T IM E
                                        R D ET1
                                     R IN G

                                 T IP
                              VSS2

                             128 127126 125 124 123122121120119118117 116115114 113112111110109108 107106105104 103

                    NC    1                                                                                  102                   NC
                    NC                                                                                                             NC
                    NC    2                                                                                  101                   NC
                    NC                                                                                                             NC
                    NC    3                                                                                  100                   SEG 3
                    NC                                                                                                             SEG 4
                    NC    4                                                                                                    99  SEG 5
                   PA7                                                                                                             SEG 6
                   PA6    5                                                                                                    98  SEG 7
                   PA5                                                                                                             SEG 8
                   PA4    6                                                                                                    97  SEG 9
                   PA3                                                                                                             S E G 10
                   PA2    7                                                                                                    96  S E G 11
                   PA1                                                                                                             S E G 12
                   PA0    8                                                                                                    95  S E G 13
                   PB7                                                                                                             S E G 14
                   PB6    9                                                                                                    94  S E G 15
                   PB5                                                                                                             S E G 16
                   PB4    10                                                                                                   93  S E G 17
                   PB3                                                                                                             S E G 18
                   PB2    11                                                                                                   92  S E G 19
                   PB1                                                                                                             S E G 20
                   PB0    12                                                                                                   91  S E G 21
              XM U TE                                                                                                              S E G 22
                DNPO      13                                                                                                   90  S E G 23
                    PO                                                                                                             S E G 24
                  HKS     14                                                                                                   89  S E G 25
                  HDO                                                                                                              S E G 26
                   HDI    15                                                                                                   88  S E G 27
                  H FO                                                                                                             S E G 28
                    H FI  16                                                                                                   87  S E G 29
                  VSS                                                                                                              S E G 30
                  VDD     17                                                                                                   86  S E G 31
           IN T /T M R 1                                                                                                           S E G 32
                    NC    18  H T 9 5 C 3 0 0 /3 0 P                                                                           85  NC
                    NC                                                                                                             NC
                    NC    19  1 2 8 Q F P -A                                                                                   84  NC
                    NC    20                                                                                                   83  NC

                          21                                                                                                   82

                          22                                                                                                   81

                          23                                                                                                   80

                          24                                                                                                   79

                          25                                                                                                   78

                          26                                                                                                   77

                          27                                                                                                   76

                          28                                                                                                   75

                          29                                                                                                   74

                          30                                                                                                   73

                          31                                                                                                   72

                          32                                                                                                   71

                          33                                                                                                   70

                          34                                                                                                   69

                          35                                                                                                   68

                          36                                                                                                   67

                          37                                                                                                   66

                          38                                                                                                   65

                              39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64

                                                                                                                       NC
                                                                                                                    S E G 33
                                                                                                                S E G 34
                                                                                                             S E G 35
                                                                                                         S E G 3 6 /P D 0
                                                                                                     S E G 3 7 /P D 1
                                                                                                  S E G 3 8 /P D 2
                                                                                              S E G 3 9 /P D 3
                                                                                           S E G 4 0 /P D 4
                                                                                       S E G 4 1 /P D 5
                                                                                   S E G 4 2 /P D 6
                                                                                S E G 4 3 /P D 7
                                                                            S E G 4 4 /P E 0
                                                                         S E G 4 5 /P E 1
                                                                     S E G 4 6 /P E 2
                                                                 S E G 4 7 /P E 3
                                                              V LC D
                                                          M U S IC
                                                       RES
                                                   TM R 0
                                               D TM F
                                            L B IN
                                        XC
                                     X1
                                 X2
                              NC

Rev. 1.50                     4                                                                                                              May 26, 2005
                                                                                                                                                HT95CXXX

HT95C200/20P

                                                                                                                              NC
                                                                                                                          NC
                                                                                                                      COM 9
                                                                                                                   COM 8
                                                                                                               C O M 7 /P D 7
                                                                                                            C O M 6 /P D 6
                                                                                                        C O M 5 /P D 5
                                                                                                    C O M 4 /P D 4
                                                                                                 C O M 3 /P D 3
                                                                                             C O M 2 /P D 2
                                                                                          C O M 1 /P D 1
                                                                                      C O M 0 /P D 0
                                                                                  NC
                                                                               NC
                                                                           NC
                                                                        NC
                                                                    NC
                                                                NC
                                                             NC
                                                         NC
                                                     VDD2
                                                  R T IM E
                                              R D ET1
                                           R IN G
                                       T IP
                                    VSS2

                                   128 127126 125 124 123122121120119118117 116115114 113112111110109108 107106105104 103

                       NC       1                                                                                  102                NC
                       NC                                                                                                             NC
                       NC       2                                                                                  101                NC
                       NC                                                                                                             NC
                       NC       3                                                                                  100                NC
                       NC                                                                                                             NC
                       NC       4                                                                                                 99  NC
                      PA7                                                                                                             NC
                      PA6       5                                                                                                 98  NC
                      PA5                                                                                                             NC
                      PA4       6                                                                                                 97  NC
                      PA3                                                                                                             NC
                      PA2       7                                                                                                 96  C O M 10
                      PA1                                                                                                             C O M 11
                      PA0       8                                                                                                 95  C O M 12
                      PB7                                                                                                             C O M 13
                      PB6       9                                                                                                 94  C O M 14
                      PB5                                                                                                             C O M 15
                      PB4       10                                                                                                93  SEG 0
                      PB3                                                                                                             SEG 1
                      PB2       11                                                                                                92  SEG 2
                      PB1                                                                                                             SEG 3
                      PB0       12                                                                                                91  SEG 4
                 XM U TE                                                                                                              SEG 5
                   DNPO         13                                                                                                90  SEG 6
                       PO                                                                                                             SEG 7
                     HKS        14                                                                                                89  SEG 8
                     HDO                                                                                                              SEG 9
                      HDI       15                                                                                                88  S E G 10
                     H FO                                                                                                             S E G 11
                       H FI     16                                                                                                87  S E G 12
                     VSS                                                                                                              S E G 13
                     VDD        17                                                                                                86  S E G 14
              IN T /T M R 1                                                                                                           S E G 15
                       NC       18  H T 9 5 C 2 0 0 /2 0 P                                                                        85  NC
                       NC                                                                                                             NC
                       NC       19  1 2 8 Q F P -A                                                                                84  NC
                       NC       20                                                                                                83  NC

                                21                                                                                                82

                                22                                                                                                81

                                23                                                                                                80

                                24                                                                                                79

                                25                                                                                                78

                                26                                                                                                77

                                27                                                                                                76

                                28                                                                                                75

                                29                                                                                                74

                                30                                                                                                73

                                31                                                                                                72

                                32                                                                                                71

                                33                                                                                                70

                                34                                                                                                69

                                35                                                                                                68

                                36                                                                                                67

                                37                                                                                                66

                                38                                                                                                65

                                    39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64

                                                                                                                             NC
                                                                                                                          NC
                                                                                                                      NC
                                                                                                                   NC
                                                                                                               S E G 16
                                                                                                           S E G 17
                                                                                                        S E G 18
                                                                                                    S E G 19
                                                                                                 S E G 20
                                                                                             S E G 21
                                                                                         S E G 22
                                                                                      S E G 23
                                                                                  PE0
                                                                               PE1
                                                                           PE2
                                                                       PE3
                                                                    V LC D
                                                                M U S IC
                                                             RES
                                                         TM R 0
                                                     D TM F
                                                  L B IN
                                              XC
                                           X1
                                       X2
                                    NC

Pin Description

Pin Name         I/O                                        Description

CPU

VDD               Positive power supply
VDD2                    Positive power supply for FSK decoder

VSS               Negative power supply, ground
VSS2
X1                                  Negative power supply for FSK decoder, ground
X2
XC                           I A 32768Hz crystal (or resonator) should be connected to this pin and X2.
RES
                 O A 32768Hz crystal (or resonator) should be connected to this pin and X1.
INT/TMR1
                             I External low pass filter used for frequency up conversion circuit.
TMR0
                             I Schmitt trigger reset input, active low.

                                    Schmitt trigger input for external interrupt or Timer/Event Counter 1.

                             I      No internal pull-high resistor.
                                    For INT: Edge trigger activated on a falling edge.

                                    For TMR1: Activated on falling or rising transition edge, selected by software.

                                   Schmitt trigger input for Timer/Event Counter 0.
                             I No internal pull-high resistor.

                                   Activated on falling or rising transition edge, selected by software.

Rev. 1.50                           5                                                                                                           May 26, 2005
                                                                                    HT95CXXX

     Pin Name  I/O                             Description

LCD Driver

SEG47~SEG0     O LCD panel segment outputs.
               or Some segment outputs can be optioned to Bidirectional input/output ports by software.
               I/O (See the LCD Driver function)

COM15~COM0     O LCD panel common outputs.
               or Some common outputs can be optioned to Bidirectional input/output ports by software.
               I/O (See the LCD Driver function)

VLCD           I LCD driver power source.

Normal I/O

PA7~PA0               Bidirectional input/output ports.
               I/O Schmitt trigger input and CMOS output.

                      See mask option table for pull-high and wake-up function

PB7~PB0               Bidirectional input/output ports.
               I/O Schmitt trigger input and CMOS output.

                      See mask option table for pull-high function

PD7~PD0               Bidirectional input/output ports.
                      Schmitt trigger input and CMOS output.
               I/O See mask option table for pull-high function
                      Port D could be optioned to LCD signal output, see the Input/Output Ports function

PE3~PE0               Bidirectional input/output ports.
                      Schmitt trigger input and CMOS output.
               I/O See mask option table for pull-high function
                      Port E could be optioned to LCD signal output, see the Input/Output Ports function

PF7~PF0               Bidirectional input/output ports.
               I/O Schmitt trigger input and CMOS output.

                      See mask option table for pull-high function

PG3~PG0               Bidirectional input/output ports.
               I/O Schmitt trigger input and CMOS output.

                      See mask option table for pull-high function

Dialer I/O (See the Dialer I/O function)

                    Schmitt trigger input structure. An external RC network is recommended for input

HFI            I debouncing.

                    This pin is pulled low with internal resistance of 200kW typ.

HFO            O CMOS output structure.

                    Schmitt trigger input structure. An external RC network is recommended for input

HDI            I debouncing.

                    This pin is pulled high with internal resistance of 200kW typ.

HDO            O CMOS output structure.

HKS            I    This pin detects the status of the hook-switch and its combination with HFI/HDI can con-
                    trol the PO pin output to make or break the line.

PO             O    CMOS output structure controlled by HKS and HFI/HDI pins and which determines
                    whether the dialer connects or disconnects the telephone line.

DNPO           O NMOS output structure.

XMUTE          O    NMOS output structure. Usually, XMUTE is used to mute the speech circuit when trans-
                    mitting the dialer signal.

Rev. 1.50                                   6                                       May 26, 2005
                                                                                              HT95CXXX

     Pin Name  I/O                                                      Description
Peripherals
DTMF                  This pin outputs dual tone signals to dial out the phone number. The load resistor should
MUSIC          O not be less than 5kW.
TIP
               O This pin outputs the single tone that is generated by the PFD generator.
RING
RDET1          I    Input pin connected to the tip side of the twisted pair wires. It is internally biased to 1/2
RTIME               VDD when the device is in power-up mode. This pin must be DC isolated from the line.
LBIN
               I    Input pin connected to the ring side of the twisted pair wires. It is internally biased to 1/2
                    VDD when the device is in power-up mode. This pin must be DC isolated from the line.

               I This pin detects ring energy on the line through an attenuating network.

               I/O  Schmitt trigger input and NMOS output pin which functions with RDET1 pin to make an
                    RC network that performs ring detection function.

               I This pin detects battery low through external R1/R2 to determine threshold voltage.

Absolute Maximum Ratings                                             Storage Temperature ...........................-50C to 125C
                                                                     Operating Temperature ..........................-20C to 70C
Supply Voltage ..........................VSS-0.3V to VSS+5.5V
Input Voltage .............................. VSS-0.3 to VDD+0.3V

Note: These are stress ratings only. Stresses exceeding the range specified under Absolute Maximum Ratings may
        cause substantial damage to the device. Functional operation of this device at other conditions beyond those
        listed in the specification is not implied and prolonged exposure to extreme conditions may affect device reliabil-
        ity.

Electrical Characteristics                                                                                             Ta=25C
                                                                                     Min. Typ. Max. Unit
Symbol        Parameter                     Test Conditions
CPU
                                        VDD                       Conditions

IIDL       Idle Mode Current                   32768Hz off, 3.58MHz off,                    2      mA
                                        5V CPU off, LCD off, WDT off,

                                               no load

ISLP       Sleep Mode Current                  32768Hz on, 3.58MHz off,                 17   30     mA
                                        5V CPU off, LCD off, WDT off,

                                               no load

IGRN       Green Mode Current                  32768Hz on, 3.58MHz off,                 28   50     mA
                                        5V CPU on, LCD off, WDT off,

                                               no load

                                             32768Hz on, 3.58MHz on,

INOR       Normal Mode Current          5V   CPU on, LCD on, WDT on,                    1.8  3      mA
                                             DTMF generator off,

                                             FSK decoder off, no load

VIL        I/O Port Input Low Voltage   5V                                          0       1      V
VIH        I/O Port Input High Voltage
IOL        I/O Port Sink Current        5V                                          4       5      V
IOH        I/O Port Source Current
RPH        Pull-high Resistor           5V                                          4   6          mA
           Low Battery Detection
VLBIN      Reference Voltage            5V                                          -2  -3         mA

                                        5V                                          10  30         kW

                                        5V                                          1.05 1.15 1.25  V

Rev. 1.50                                                         7                              May 26, 2005
                                                                                 HT95CXXX

Symbol            Parameter                 Test Conditions         Min. Typ. Max. Unit
LCD Driver
                                        VDD       Conditions

VLCD        LCD Panel Power Supply                                      3     5     V

ILCD        LCD Operation Current       VLCD=5V, 32768Hz, no load        100       mA

Dialer I/O

IXMO        XMUTE Leakage Current       2.5V XMUTE pin=2.5V                    1     mA
                                        2.5V XMUTE pin=0.5V
IOLXM       XMUTE Sink Current          2.5V HKS pin=2.5V            1               mA
                                        2.5V VHFI=2.5V
IHKS        HKS Input Current           2.5V VHDI=0V                       0.1       mA
                                        2.5V VOH=2V
RHFI        HFI Pull-low Resistance     2.5V VOL=0.5V                     200        kW
                                        2.5V VOH=2V
RHDI        HDI Pull-high Resistance    2.5V VOL=0.5V                     200        kW
                                        2.5V VOH=2V
IOH2        HFO Source Current          2.5V VOL=0.5V                -1              mA
                                        2.5V VOL=0.5V
IOL2        HFO Sink Current                                         1               mA

IOH3        HDO Source Current                                       -1              mA

IOL3        HDO Sink Current                                         1               mA

IOH4        PO Source Current                                        -1              mA

IOL4        PO Sink Current                                          1               mA

IOL5        DNPO Sink Current                                        1               mA

DTMF Generator

VTDC        DTMF Output DC Level                                   0.45VDD 0.7VDD V

VTOL        DTMF Sink Current            VDTMF=0.5V                 0.1             mA

VTAC        DTMF Output AC Level         Row group, RL=5kW          120 155 180 mVrms
                                        THD-23dB
RL          DTMF Output Load                                         5               kW

ACR         Column Pre-emphasis          Row group=0dB              1     2     3     dB

THD         Tone Signal Distortion       RL=5kW                          -30 -23     dB

FSK Decoder

            Input Sensitivity: TIP, RING                           -40   -45        dBm
                                                                     1188  1200  1212  baud
            Transmission Rate           5V            
                                                                           20         dB
S/N         Signal to Noise Ratio                   

            Band-pass Filter

            Frequency Response

            Relative to 1700Hz at 0dBm

            60Hz                                                       -64        dB

            550Hz                                                         -4   

            2700Hz                                                        -3   

            3300Hz                                                       -34

            Carrier Detect Sensitivity                                  -48        dBm

tSUPD       Power Up to FSK Signal Set                             15              ms
            Up Time

Rev. 1.50                                         8                                 May 26, 2005
                                                                                                                     HT95CXXX

Functional Description                                         to fetch an instruction code, the contents of the program
                                                               counter are incremented by 1. The program counter
Execution Flow                                                 then points to the memory word containing the next in-
                                                               struction code.
The system clock for the telephone controller is derived
from a 32768Hz crystal oscillator. A built-in frequency up     When executing a jump instruction, conditional skip ex-
conversion circuit provides dual system clock, namely;         ecution, loading PCL register, subroutine call, initial re-
32768Hz and 3.58MHz. The system clock is internally            set, internal interrupt, external interrupt or return from
divided into four non-overlapping clocks. One instruc-         subroutine, the program counter manipulates the pro-
tion cycle consists of four system clock cycles. Instruc-      gram transfer by loading the address corresponding to
tion fetching and execution are pipelined in such a way        each instruction. The conditional skip is activated by in-
that a fetch takes an instruction cycle while decoding         structions. Once the condition is met, the next instruc-
and execution takes the next instruction cycle. The            tion, fetched during the current instruction execution, is
pipelining scheme causes each instruction to be effec-         discarded and a dummy cycle replaces it to get the
tively executed in a instruction cycle. If an instruction      proper instruction. Otherwise proceed to the next in-
changes the program counter, two instruction cycles are        struction.
required to complete the instruction.
                                                               The program counter lower order byte register
Program Counter - PC                                           (PCL:06H) is a readable and write-able register. Moving
                                                               data into the PCL performs a short jump. The destina-
The program counter (PC) controls the sequence in              tion will be within 256 locations. When a control transfer
which the instructions stored in the program ROM are           takes place, an additional dummy cycle is required.
executed and its contents specify a full range of pro-
gram memory. After accessing a program memory word              T3 T4 T1 T2 T3 T4

                                       T1 T2 T3 T4 T1 T2
                  S y s te m C lo c k

                      PC  PC                                PC +1                    PC +2

                          F e tc h IN S T (P C )         F e tc h IN S T (P C + 1 )
                          E x e c u te IN S T (P C -1 )  E x e c u te IN S T (P C )

                                                                                     F e tc h IN S T (P C + 2 )
                                                                                     E x e c u te IN S T (P C + 1 )

                                                         Execution Flow

               Mode                                                          Program Counter
                                     *13 *12 *11 *10 *9 *8 *7 *6 *5 *4 *3 *2 *1 *0

Initial reset                        00000000000000

External interrupt                   00000000000100

Timer/Event Counter 0 overflow 0 0 0 0 0 0 0 0 0 0 1 0 0 0

Timer/Event Counter 1 overflow 0 0 0 0 0 0 0 0 0 0 1 1 0 0

Peripheral interrupt                 00000000010000

RTC interrupt                        00000000010100

Dialer I/O interrupt                 00000000011000

Skip                                                     Program Counter+2 (within current bank)

Loading PCL                          *13 *12 *11 *10 *9 *8 @7 @6 @5 @4 @3 @2 @1 @0

Jump, call branch         BP.5 #12 #11 #10 #9 #8 #7 #6 #5 #4 #3 #2 #1 #0

Return from subroutine    S13 S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0

Note: *13~*0: Program counter bits                       Program ROM Address
                                                                             S13~S0: Stack register bits

      #12~#0: Instruction code bits                            @7~@0: PCL bits

      Available bits of program counter for HT95C400/40P: Bit 13~Bit 0
      Available bits of program counter for HT95C300/30P: Bit 12~Bit 0
      Available bits of program counter for HT95C200/20P: Bit 12~Bit 0

Rev. 1.50                                                   9                                                        May 26, 2005
Program Memory - ROM                                                                                                                   HT95CXXX

The program memory is used to store the program in-                                                    Location 0000H (Bank0)
structions which are to be executed. It also contains
data, table, and interrupt entries, and is organized into                                               This area is reserved for the initialization program. Af-
8K16 bits2 banks (HT95C400/40P) or 8K16 bits                                                         ter chip power-on reset or external reset or WDT
(HT95C300/30P, HT95C200/20P) addressed by the                                                           time-out reset, the program always begins execution
program counter and table pointer.                                                                      at location 0000H.

For the HT95C400/40P, the program memory is divided                                                    Location 0004H (Bank0)
into 2 banks, each bank having a ROM Size 8K16 bits.                                                   This area is reserved for the external interrupt service
To move from the present ROM bank to a different ROM                                                    program. If the INT/TMR1 input pin is activated, the
bank, the higher 1 bits of the ROM address are set by                                                   external interrupt is enabled and the stack is not full,
the BP (Bank Pointer), while the remaining 13 bits of the                                               the program begins execution at location 0004H.
PC are set in the usual way by executing the appropriate
jump or call instruction. As the 14 address bits are                                                   Location 0008H (Bank0)
latched during the execution of a call or jump instruction,                                             This area is reserved for the Timer/Event Counter 0 in-
the correct value of the BP must first be setup before a                                                terrupt service program. If a timer interrupt results
jump or call is executed. When either a software or hard-                                               from a Timer/Event Counter 0 overflow, the
ware interrupt is received, note that no matter which                                                   Timer/Event Counter 0 interrupt is enabled and the
ROM bank the program is in, the program will always                                                     stack is not full, the program begins execution at loca-
jump to the appropriate interrupt service address in                                                    tion 0008H.
Bank 0. The original 14 bits address will be stored on the
stack and restored when the relevant RET/RETI instruc-                                                 Location 000CH (Bank0)
tion is executed, automatically returning the program to                                                This location is reserved for the Timer/Event Counter
the original ROM bank. This eliminates the need for pro-                                                1 interrupt service program. If a timer interrupt results
grammers to manage the BP when interrupts occur.                                                        from a Timer/Event Counter 1 overflow, the
Certain locations in the program memory are reserved                                                    Timer/Event Counter 1 interrupt is enabled and the
for special usage:                                                                                      stack is not full, the program begins execution at loca-
                                                                                                        tion 000CH.
000H                                                                                 P ro g ra m
                   D e v ic e in itia liz a tio n p r o g r a m                      ROM               Location 0010H (Bank0)
                                                                                                        This location is reserved for the peripherals interrupt
004H                                                                                                    service program. When the FSK decoder detects a
                   E x te r n a l in te r r u p t s u b r o u tin e                                     ringer or line reversal or FSK carrier signal or FSK
                                                                                                        packet data, the FSK interrupt is generated. If these
008H                                                                                                    interrupts occurred, the peripheral interrupt is en-
          T im e r /e v e n t c o u n te r 0 in te r r u p t s u b r o u tin e                          abled and the stack is not full, the program begins ex-
                                                                                                        ecution at location 0010H. The programmer could
00C H                                                                                                   distinguish from these interrupts from the FSKS regis-
          T im e r /e v e n t c o u n te r 1 in te r r u p t s u b r o u tin e                          ter.

010H                                                                                                   Location 0014H (Bank0)
                 P e r ip h e r a l in te r r u p t s u b r o u tin e                                   This location is reserved for real time clock (RTC) in-
                                                                                                        terrupt service program. When RTC generator is en-
014H                                                                                                    abled and time-out occurs, the RTC interrupt is
                     R T C in te r r u p t s u b r o u tin e                                            enabled and the stack is not full, the program begins
                                                                                                        execution at location 0014H.
018H
                  D ia le r I/O in te r r u p t s u b r o u tin e                                     Location 0018H (Bank0)
                                                                                                        This location is reserved for the HKS pin edge transi-
n00H                                                                                                    tion or HDI pin falling edge transition or HFI pin rising
                    L o o k - u p ta b le ( 2 5 6 w o r d s )                                           edge transition. If this condition occurs, the dialer I/O
                                                                                                        interrupt is enabled and the stack is not full, the pro-
nFFH                                                                                                    gram begins execution at location 18H.

                    L o o k - u p ta b le ( 2 5 6 w o r d s )

                                 1 6 b its
N o te : T h e L a s t p a g e fo r H T 9 5 C 4 0 0 /4 0 P is 3 F 0 0 H ~ 3 F F F H

       T h e L a s t p a g e fo r H T 9 5 C 3 0 0 /3 0 P is 1 F 0 0 H ~ 1 F F F H
       T h e L a s t p a g e fo r H T 9 5 C 2 0 0 /2 0 P is 1 F 0 0 H ~ 1 F F F H

                       Program Memory

Rev. 1.50                                                                                         10  May 26, 2005
                                                                   HT95CXXX

Table Location                                                     neither readable nor writable. The activated level is in-
                                                                   dexed by the stack pointer (SP) and is neither readable
Any location in the ROM space can be used as look-up               nor writable. At a subroutine call or interrupt acknowl-
tables. The instructions TABRDC [m] (the current                 edge signal, the contents of the program counter are
page, one page=256 words) and TABRDL [m] (the last               pushed onto the stack. At the end of a subroutine or an
page) transfer the contents of the lower-order byte to the         interrupt routine, signaled by a return instruction (RET or
specified data memory, and the higher-order byte to                RETI), the program counter is restored to its previous
TBLH (08H). For the HT95C400/40P, the instruction                  value from the stack. After a chip reset, the SP will point
TABRDC [m] is used for any page of any bank. Only                to the top of the stack. If the stack is full and an interrupt
the destination of the lower-order byte in the table is            takes place, the interrupt request flag will be recorded
well-defined, and the higher-order byte of the table word          but the acknowledge signal will be inhibited even if this
is transferred to TBLH. The table pointer (TBLP) or                interrupt is enabled. When the stack pointer is
(TBHP, TBLP for the HT95C400/40P) is a read/write                  decremented (by RET or RETI), the interrupt will be ser-
register (07H) or (1FH, 07H for the HT95C400/40P),                 viced. This feature prevents stack overflow allowing the
which indicates the table location. Before accessing the           programmer to use the structure more easily. If the stack
table, the location must be placed in the (TBLP) or                is full and a CALL is subsequently executed, stack
(TBHP, TBLP for the HT95C400/40P). The TBLH is read                overflow occurs and the first entry will be lost (only the
only and cannot be restored. If the main routine and the           most recent 12 or 8, depending on various MCU type,
ISR (Interrupt Service Routine) both employ the table              returned addresses are stored).
read instruction, the contents of the TBLH in the main
routine are likely to be changed by the table read in-             Data Memory
struction used in the ISR. Errors will then occur. Hence,
simultaneously using the table read instruction in the             The data memory is divided into four functional groups:
main routine and the ISR should be avoided. However, if            special function registers, embedded control register,
the table read instruction has to be applied in both the           LCD display memory and general purpose memory.
main routine and the ISR, the interrupt should be dis-             Most are read/write, but some are read only.
abled prior to the table read instruction. It will not be en-
abled until the TBLH has been backed-up. All table                 The special function registers are located from 00H to
related instructions require two cycles to complete the            1FH. The embedded control registers are located in the
operation. These areas may function as normal pro-                 memory areas from 20H to 3FH. The remaining spaces
gram memory depending on the requirements.                         which are not specified in the following table before the
                                                                   40H are reserved for future expanded usage and read-
Stack Register                                                     ing these locations will get 00H. The general purpose
                                                                   data memory is divided into 15 banks (HT95C400/40P),
This is a special part of the memory which is used to              11 banks (HT95C300/30P) or 6 banks (HT95C200/
save the contents of the program counter only. The                 20P). The banks in the RAM are all addressed from 40H
stack is organized into 12 levels (HT95C400/40P) or 8              to 0FFH and they are selected by setting the value of the
levels (HT95C300/30P, HT95C200/20P) and is neither                 bank pointer (BP).
part of the data nor part of the program space, and is

HT95C400/40P

Instruction(s)                                          Table Location
                       *13 *12 *11 *10 *9          *8 *7 *6 *5 *4 *3 *2 *1 *0
                                                   #0 @7 @6 @5 @4 @3 @2 @1 @0
TABRDC [m] #5 #4 #3 #2 #1                          1 @7 @6 @5 @4 @3 @2 @1 @0

TABRDL [m]    1  1          1             1     1

HT95C300/30P, HT95C200/20P

                                                                            Table Location
Instruction(s)

                       *12 *11 *10 *9 *8 *7 *6 *5 *4 *3 *2 *1 *0

TABRDC [m] P12 P11 P10 P9 P8 @7 @6 @5 @4 @3 @2 @1 @0

TABRDL [m]    1  1             1             1     1 @7 @6 @5 @4 @3 @2 @1 @0

Note: *13~*0: Table location bits                                  #7~#0: TBHP register bit7~bit0
          @7~@0: TBLP register bit7~bit0                           P12~P8: Current program counter bits

Rev. 1.50                                                      11                                        May 26, 2005
                                                                               HT95CXXX

All of the data memory areas can handle arithmetic,           The LCD display memory is located at bank 1BH. They
logic, increment, decrement and rotate operations di-         can be read and written to by the indirect addressing
rectly. Except for some dedicated bits, each bit in the       mode using memory pointer 1 (MP1). To turn the display
data memory can be set and reset by SET [m].i and           On or Off, a 1 or 0 is written to the corresponding bit
CLR [m].i. They are also indirectly accessible through      of the memory area.
memory pointer registers (MP0 or MP1). The
bank1~bank14 and bank27 are only indirectly accessi-
ble through memory pointer 1 register (MP1).

Special Register, Embedded Control Register, LCD Display Memory and General Purpose RAM

      BP    Address  Function                             Description    Supported for HT95CXXX
(RAM Bank)                                                               400/P 300/P 200/P

Special Function Register

00H         00H            IAR0 Indirect addressing register 0                         

00H         01H            MP0 Memory pointer register 0                               

00H         02H            IAR1 Indirect addressing register 1                         

00H         03H            MP1 Memory pointer register 1                               

00H         04H            BP     Bank Pointer register                                

00H         05H            ACC Accumulator                                             

00H         06H            PCL    Program counter lower-order byte register            

00H         07H            TBLP Table pointer                                          

00H         08H            TBLH Table higher-order byte register                       

00H         09H            WDTS Watchdog Timer option setting register                 

00H         0AH      STATUS Status register                                            

00H         0BH            INTC0 Interrupt control register 0                          

00H         0CH      TMR0H        Timer/Event Counter 0 high-order byte                
                                  register

00H         0DH            TMR0L  Timer/Event Counter 0 low-order byte                 
                                  register

00H         0EH      TMR0C Timer/Event Counter 0 control register                      

00H         0FH      TMR1H        Timer/Event Counter 1 high-order byte                
                                  register

00H         10H            TMR1L  Timer/Event Counter 1 low-order byte                 
                                  register

00H         11H      TMR1C Timer/Event Counter 1 control register                      

00H         12H            PA     Port A data register                                 

00H         13H            PAC Port A control register                                 

00H         14H            PB     Port B data register                                 

00H         15H            PBC Port B control register                                 

00H         16H DIALERIO Dialer I/O register                                           

00H         18H            PD     Port D data register                                 

00H         19H            PDC Port D control register                                 

00H         1AH            PE     Port E data register                                 

00H         1BH            PEC Port E control register                                 

00H         1EH            INTC1 Interrupt control register 1                          

00H         1FH            TBHP Table high-order byte pointer                          

Rev. 1.50                                                 12                             May 26, 2005
                                                                   HT95CXXX

      BP    Address  Function  Description                      Supported for HT95CXXX
(RAM Bank)                                                      400/P 300/P 200/P

Embedded Control Register

00H         20H      DTMFC DTMF generator control register          

00H         21H      DTMFD DTMF generator data register             

00H         22H         LINE Line control register                  

00H         24H         RTCC Real time clock control register       

00H         26H      MODE Operation mode control register           

00H         28H      LCDIO LCD segment and I/O option register      

00H         29H         FSKC FSK decoder control register           

00H         2AH         FSKS FSK decoder status register            

00H         2BH         FSKD FSK packet data register               

00H         2DH         LCDC LCD driver control register            

00H         2EH         PFDC PFD control register                   

00H         2FH         PFDD PFD data register                      

00H         34H            PF  Port F data register                 

00H         35H         PFC    Port F control register              

00H         36H            PG  Port G data register                 

00H         37H         PGC Port G control register                 

General Purpose RAM

00H 40H~FFH BANK0 RAM General purpose RAM space                     

01H 40H~FFH BANK1 RAM General purpose RAM space                     

02H 40H~FFH BANK2 RAM General purpose RAM space                     

03H 40H~FFH BANK3 RAM General purpose RAM space                     

04H 40H~FFH BANK4 RAM General purpose RAM space                     

05H 40H~FFH BANK5 RAM General purpose RAM space                     

06H 40H~FFH BANK6 RAM General purpose RAM space                     

07H 40H~FFH BANK7 RAM General purpose RAM space                     

08H 40H~FFH BANK8 RAM General purpose RAM space                     

09H 40H~FFH BANK9 RAM General purpose RAM space                     

0AH 40H~FFH BANK10 RAM General purpose RAM space                    

0BH 40H~FFH BANK11 RAM General purpose RAM space                    

0CH 40H~FFH BANK12 RAM General purpose RAM space                    

0DH 40H~FFH BANK13 RAM General purpose RAM space                    

0EH 40H~FFH BANK14 RAM General purpose RAM space                    

LCD RAM Display Memory

1BH 40H~9FH LCD RAM LCD RAM mapping space for COM0~COM15 (see LCD Driver function)

Rev. 1.50                      13                                     May 26, 2005
                                                                 HT95CXXX

Indirect Addressing Register                                     also records the status information and controls the op-
                                                                 eration sequence.
Location 00H and 02H are indirect addressing registers
that are not physically implemented. Any read/write op-          Except for the TO and PDF flags, bits in the status regis-
eration of [00H] and [02H] will access the memory                ter can be altered by instructions, similar to the other
pointed to by MP0 and MP1, respectively. Reading loca-           registers. Data written into the status register will not
tion [00H] or [02H] indirectly returns the result 00H,           change the TO or PDF flag. Operations related to the
while writing it leads to no operation. MP0 is indirectly        status register may yield different results from those in-
addressable in bank0, but MP1 is available for all banks         tended. The TO flag can be affected only by system
by switch BP [04H]. If BP is unequal to 00H, the indirect        power-up, a WDT time-out or executing the CLR WDT
addressing mode to read/write operation from 00H~3FH             or HALT instruction. The PDF flag can be affected only
will return the result as same as the value of bank0.            by executing the HALT or CLR WDT instruction or
                                                                 during a system power-up.
The memory pointer registers MP0 and MP1 are 8-bits
registers, and the bank pointer register BP is 6-bits reg-       The Z, OV, AC and C flags generally reflect the status of
ister for the HT95C400/40P or 5-bits for the other de-           the latest operations.
vices in the series.
                                                                 On entering the interrupt sequence or executing the
Accumulator                                                      subroutine call, the status register will not be automati-
                                                                 cally pushed onto the stack.
The accumulator is closely related to ALU operations. It
is also mapped to location 05H of the data memory and            If the contents of the status are important and if the sub-
can operate with immediate data. All data movement               routine can corrupt the status register, precautions must
between two data memory locations must pass through              be taken to save it.
the accumulator.
                                                                 Interrupt
Arithmetic and Logic Unit - ALU
This circuit performs 8-bit arithmetic and logic opera-          The telephone controller provides an external interrupt,
tions and provides the following functions:                      internal timer/event counter interrupt, a peripheral inter-
                                                                 rupt, an internal real time clock interrupt and internal di-
Arithmetic operations (ADD, ADC, SUB, SBC, DAA)                aler I/O interrupt. The Interrupt Control Registers 0 and
Logic operations (AND, OR, XOR, CPL)                           Interrupt Control Register 1 both contains the interrupt
Rotation (RL, RR, RLC, RRC)                                    control bits that set the enable/disable and the interrupt
Increment and Decrement (INC, DEC)                             request flags.
Branch decision (SZ, SNZ, SIZ, SDZ, etc.)
The ALU not only saves the results of a data operation           Once an interrupt subroutine is serviced, all the other in-
but also changes the status register.                            terrupts will be blocked (by hardware clearing the EMI
                                                                 bit). This scheme may prevent any further interrupt nest-
Status Register - STATUS                                         ing. Other interrupt requests may occur during this inter-
This status register contains the carry flag (C), auxiliary      val but only the interrupt request flag is recorded. If a
carry flag (AC), zero flag (Z), overflow flag (OV), power        certain interrupt requires servicing within the service
down flag (PDF), and watchdog time-out flag (TO). It             routine, the EMI bit and the corresponding bit of the
                                                                 INTC0 (INTC1) may be set to allow interrupt nesting.

Bit No.    Label                                                        Function
    0        C
                  C is set if the operation results in a carry during an addition operation or if a borrow does not
    1       AC    take place during a subtraction operation; otherwise C is cleared. Also it is affected by a rotate
    2         Z   through carry instruction.
    3       OV
    4      PDF    AC is set if the operation results in a carry out of the low nibbles in addition or no borrow from
    5       TO    the high nibble into the low nibble in subtraction; otherwise AC is cleared.
  6, 7      
                  Z is set if the result of an arithmetic or logic operation is 0; otherwise Z is cleared.

                  OV is set if the operation results in a carry into the highest-order bit but not a carry out of the
                  highest-order bit, or vice versa; otherwise OV is cleared.

                  PDF is cleared when either a system power-up or executing the CLR WDT instruction. PDF
                  is set by executing the HALT instruction.

                  TO is cleared by a system power-up or executing the CLR WDT or HALT instruction. TO is
                  set by a WDT time-out.

                  Unused bit, read as 0

                                               STATUS (0AH) Register

Rev. 1.50                                                    14  May 26, 2005
                                                                                     HT95CXXX

If the stack is full, any other interrupt request will not be       The Timer/Event Counter 1 interrupt is generated by a
acknowledged, even if the related interrupt is enabled,             timeout overflow and the interrupt request flag T1F will
until the stack pointer is decremented. If immediate ser-           be set. When the Timer/Event Counter 1 interrupt is en-
vice is desired, the stack must be prevented from be-               abled, the stack is not full and the T1F bit is set, a sub-
coming full.                                                        routine call to location 0CH will occur. The interrupt
                                                                    request flag T1F and EMI bits will be cleared to disable
All these kinds of interrupts have a wake-up capability.            further interrupts.
As an interrupt is serviced, a control transfer occurs by
pushing the program counter onto the stack, followed by             The peripheral interrupt is activated when the FSK de-
a branch to a subroutine at specified location in the pro-          coder detect the ring signal or line reversal or FSK car-
gram memory. Only the program counter is pushed onto                rier signal or FSK packet data. When these interrupts
the stack. If the contents of the register or status register       occurred, the interrupt request flag PERF will be set.
(STATUS) are altered by the interrupt service program               When the peripheral interrupt is enabled, the stack is not
which corrupts the desired control sequence, the con-               full and the PERF is set, a subroutine call to location
tents should be saved in advance.                                   10H will occur. The interrupt request flag PERF and EMI
                                                                    bits will be cleared to disable other interrupts.
External interrupt is triggered by a high to low transition
of the INT/TMR1 pin and the interrupt request flag EIF              The real time clock interrupt is generated by a 1Hz RTC
will be set. When the external interrupt is enabled, the            generator. When the RTC time-out occurs, the interrupt
stack is not full and the external interrupt is active, a sub-      request flag RTCF will be set. When the RTC interrupt is
routine call to location 04H will occur. The interrupt re-          enabled, the stack is not full and the RTCF is set, a sub-
quest flag EIF and EMI bits will be cleared to disable              routine call to location 14H will occur. The interrupt re-
other interrupts.                                                   quest flag RTCF and EMI bits will be cleared to disable
                                                                    other interrupts.
The Timer/Event Counter 0 interrupt is generated by a
timeout overflow and the interrupt request flag T0F will            The dialer I/O interrupt is triggered by any edge transi-
be set. When the Timer/Event Counter 0 interrupt is en-             tion onto HKS pin or a falling edge transition onto HDI
abled, the stack is not full and the T0F bit is set, a sub-         pin or a rising edge transition onto HFI pin, the interrupt
routine call to location 08H will occur. The interrupt              request flag DRF will be set. When the dialer I/O inter-
request flag T0F and EMI bits will be cleared to disable            rupt is enabled, the stack is not full and the DRF is set, a
further interrupts.                                                 subroutine call to location 18H will occur. The interrupt
                                                                    request flag DRF and EMI bits will be cleared to disable
                                                                    other interrupts.

Bit No.    Label  R/W                                               Function
    0      EMI
    1      EEI    RW Controls the master (global) interrupt (1=enabled; 0=disabled)
    2      ET0I
    3      ET1I   RW Controls the external interrupt (1=enabled; 0=disabled)
    4      EIF
    5      T0F    RW Controls the Timer/Event Counter 0 interrupt (1=enabled; 0=disabled)
    6      T1F
    7             RW Controls the Timer/Event Counter1 interrupt (1=enabled; 0=disabled)
            
                  RW External interrupt request flag (1=active; 0=inactive)

                  RW Timer/Event Counter 0 request flag (1=active; 0=inactive)

                  RW Timer/Event Counter1 request flag (1=active; 0=inactive)

                  RO Unused bit, read as 0

                       INTC0 (0BH) Register

Bit No.    Label  R/W                                               Function
    0      EPERI
    1      ERTCI  RW Control the peripheral interrupt (1=enable; 0=disable)
    2      EDRI   RW Control the real time clock interrupt (1=enable; 0=disable)
    3             RW Control the dialer I/O interrupt (1=enable; 0=disable)
    4         
    5      PERF   RO Unused bit, read as 0
    6      RTCF   RW Peripheral interrupt request flag (1=active; 0=inactive)
    7       DRF   RW Internal real time clock interrupt request flag (1=active; 0=inactive)
                  RW Internal dialer I/O interrupt request flag (1=active: 0=inactive)
              
                  RO Unused bit, read as 0

                       INTC1 (1EH) Register

Rev. 1.50                                                       15                           May 26, 2005
                                                                                                                                  HT95CXXX

Note: 1. If the dialer status is on-hook and hold-line,                The WDT OSC is a free running on-chip RC oscillator,
             the falling edge transition onto HDI pin will not         and no external components are required. Even if the
            generate the dialer I/O interrupt.                         system enters the Idle mode (the system clock is
                                                                       stopped), the WDT OSC still works within a period of
2. The dialer I/O interrupt will be disabled when                      78ms normally. When the WDT is disabled or the WDT
    the operation mode is in Idle mode.                                source is not this RC oscillator, the WDT OSC will be
                                                                       disabled.
During the execution of an interrupt subroutine, other in-
terrupt acknowledge signals are held until the RETI in-                                                     X1
struction is executed or the EMI bit and the related
interrupt control bit are set to 1 (if the stack is not full). To                                          X2
return from the interrupt subroutine, RET or RETI
may be invoked. RETI will set the EMI bit to enable an                                                                 15kW
interrupt service, but RET will not.                                                                       XC

                                                                                                           3nF                    50nF

Interrupts, occurring in the interval between the rising                                       System Oscillator Circuit
edges of two consecutive T2 pulses, will be serviced on
the latter of the two T2 pulses, if the corresponding inter-           Watchdog Timer - WDT
rupts are enabled. In the case of simultaneous requests
the following table shows the priority that is applied.                The WDT clock source is implemented by a WDT OSC
These can be masked by resetting the EMI bit.                          or external 32768Hz or an instruction clock (system
                                                                       clock divided by 4), determined by the mask option. This
Interrupt Source           Priority Vector                             timer is designed to prevent a software malfunction or
                                                                       sequence from jumping to an unknown location with un-
External interrupt         1          04H                              predictable results. The Watchdog Timer can be dis-
                                                                       abled by mask option. If the Watchdog Timer is disabled,
Timer/Event Counter 0 interrupt 2     08H                              all the executions related to the WDT result in no opera-
                                                                       tion.
Timer/Event Counter 1 interrupt 3     0CH
                                                                       If the device operates in a noisy environment, using the
Peripheral interrupt       4          10H                              on-chip WDT OSC or 32768Hz crystal oscillator is
                                                                       strongly recommended.
Real time clock interrupt  5          14H
                                                                       When the WDT clock source is selected, it will be first di-
Dialer I/O interrupt       6          18H                              vided by 512 (9-stage) to get the nominal time-out pe-
                                                                       riod. By invoking the WDT prescaler, longer time-out
           Priority of the Interrupt                                   periods can be realized. Writing data to WS2, WS1,
                                                                       WS0 can give different time-out periods.
EMI, EEI, ET0I, ET1I, EPERI, ERTCI and EDRI are
used to control the enabling/disabling of interrupts.                  The WDT OSC period is 78ms. This time-out period may
These bits prevent the requested interrupt from being                  vary with temperature, VDD and process variations. The
serviced. Once the interrupt request flags (EIF, T0F,                  WDT OSC always works for any operation mode.
T1F, PERF, RTCF, DRF) are set by hardware or soft-
ware, they will remain in the INTC0 or INTC1 registers                 If the instruction clock is selected as the WDT clock
until the interrupts are serviced or cleared by a software             source, the WDT operates in the same manner except in
instruction.                                                           the Sleep mode or Idle mode. In these two modes, the
                                                                       WDT stops counting and lose its protecting purpose. In
It is recommended that a program should not use the                    this situation the logic can only be re-started by external
CALL subroutine within the interrupt subroutine. Inter-              logic.
rupts often occur in an unpredictable manner or need to
be serviced immediately in some applications. If only                  If the WDT clock source is the 32768Hz, the WDT also
one stack is left and enabling the interrupt is not well               operates in the same manner except in the Idle mode.
controlled, the original control sequence will be dam-
aged once the CALL operates in the interrupt subrou-
tine.

Oscillator Configuration                                               32768H z

There are two oscillator circuits in the controller, the ex-                 W DT O SC         M ask       9 - b it C o u n te r  W D T P r e s c a le r
ternal 32768Hz crystal oscillator and internal WDT                     S y s te m C lo c k /4  O p tio n                            7 - b it C o u n te r
OSC.                                                                                           S e le c t

The 32768Hz crystal oscillator and frequency-up con-                                                       W S 0~W S 2            8 -to -1 M U X
version circuit (32768Hz to 3.58MHz) are designed for
dual system clock source. It is necessary for frequency                                                                           W D T T im e - o u t
conversion circuit to add external RC components to
make up the low pass filter that stabilize the output fre-                                     Watchdog Timer
quency 3.58MHz (see the oscillator circuit).

Rev. 1.50                                                          16                                                             May 26, 2005
                                                                                       HT95CXXX

Bit No. Label         R/W                                          Function

0            WS0                 Watchdog Timer division ratio selection bits
                                 Bit 2, 1, 0=000, Division ratio=1:1
1            WS1                 Bit 2, 1, 0=001, Division ratio=1:2
                                 Bit 2, 1, 0=010, Division ratio=1:4
2            WS2      RW Bit 2, 1, 0=011, Division ratio=1:8
                                 Bit 2, 1, 0=100, Division ratio=1:16
                                 Bit 2, 1, 0=101, Division ratio=1:32
                                 Bit 2, 1, 0=110, Division ratio=1:64
                                 Bit 2, 1, 0=111, Division ratio=1:128

7~3                  RW Unused bit. These bits are read/write-able.

                                   WDTS (09H) Register

When in the Idle mode, the 32768Hz stops, the WDT                  CLR WDT1 and CLR WDT2 are chosen (i.e. Two
stops counting and lose its protecting purpose. In this            clear instructions), these two instructions must be exe-
situation the logic can only be re-started by external             cuted to clear the WDT; otherwise, the WDT may reset
logic.                                                             the chip as a result of time-out.

The high nibble and bit3 of the WDTS are reserved for              Controller Operation Mode
user defined flags, which can be used to indicate some
specified status.                                                  Holteks telephone controllers support two system clock
                                                                   and four operation modes. The system clock could be
The WDT time-out under Normal mode or Green mode                   32768Hz or 3.58MHz and operation mode could be Nor-
will initialize chip reset and set the status bit TO. But      mal, Green, Sleep or Idle mode. These are all selected
in the Sleep mode or Idle mode, the time-out will initial-         by the software.
ize a warm reset and only the program counter and
stack pointer are reset to 0. To clear the WDT contents            The following conditions will force the operation mode to
(including the WDT prescaler), three methods are                   change to Green mode:
adopted; external reset (a low level to RES pin), soft-
ware instruction and a HALT instruction.                         Any reset condition from any operation mode
                                                                   Any interrupt from Sleep mode or Idle mode
The software instruction include CLR WDT and the                  Port A wake-up from Sleep mode or Idle mode
other set CLR WDT1 and CLR WDT2. Of these two
types of instruction, only one can be active depending             How to change the Operation Mode
on the mask option WDT instr. If the CLR WDT is se-             Normal mode to Green mode:
lected (i.e. One clear instruction), any execution of the
CLR WDT instruction will clear the WDT. In the case that             Clear MODE1 to 0, then operation mode is changed to
                                                                     Green mode but the UPEN status is not changed.
Bit No. Label         R/W                                            However, UPEN can be cleared by software.

                                                                               Function

4~0                  RO Unused bit, read as 0

5            UPEN     RW    1: Enable frequency up conversion function to generate 3.58MHz
                            0: Disable frequency up conversion function to generate 3.58MHz

                            1: Disable 32768Hz oscillator while the HALT instruction is executed

6          MODE0      RW       (Idle mode)
                            0: Enable 32768Hz oscillator while the HALT instruction is executed

                               (Sleep mode)

7          MODE1      RW    1: Select 3.58MHz as CPU system clock
                            0: Select 32768Hz as CPU system clock

                                   MODE (26H) Register

Operation Mode Description

   HALT      MODE1          MODE0  UPEN                            Operation  32768Hz  3.58MHz    System
Instruction                                                           Mode                         Clock
                                      1                              Normal      ON       ON      3.58MHz
Not execute        1        X         0                              Green       ON       OFF     32768Hz
                                      0                               Sleep      ON       OFF       HALT
Not execute        0        X         0                                Idle      OFF      OFF       HALT

Be executed        0        0

Be executed        0        1

Note: X means dont care

Rev. 1.50                                                      17                               May 26, 2005
                                                                    HT95CXXX

Normal mode or Green mode to Sleep mode:                          resume to Green mode. In other words, a dummy period
  Step 1: Clear MODE0 to 0                                          is inserted after a wake-up. If the wake-up results from
  Step 2: Clear MODE1 to 0                                          an interrupt acknowledge signal, the actual interrupt
  Step 3: Clear UPEN to 0                                           subroutine execution will be delayed by one or more cy-
  Step 4: Execute HALT instruction                                  cles. If the wake-up results in the next instruction execu-
  After Step 4, operation mode is changed to Sleep                  tion, this will be executed immediately after the dummy
  mode.                                                             period is finished.

Normal mode or Green mode to Idle mode:                           To minimize power consumption, all the I/O pins should
  Step 1: Set MODE0 to 1                                            be carefully managed before entering the Sleep mode
  Step 2: Clear MODE1 to 0                                          or Idle mode.
  Step 3: Clear UPEN to 0
  Step 4: Execute HALT instruction                                  The Sleep mode or Idle mode is initialized by the HALT
  After Step 4, operation mode is changed to Idle mode.             instruction and results in the following.
                                                                     The system clock will be turned off.
Green mode to Normal mode:                                        The WDT function will be disabled if the WDT clock
  Step 1: Set UPEN to 1
  Step 2: Software delay 20ms                                         source is the instruction clock.
  Step 3: Set MODE1 to 1                                             The WDT function will be disabled if the WDT clock
  After Step 3, operation mode is changed to Normal
  mode.                                                               source is the 32768Hz in Idle mode.
                                                                     The WDT will still function if the WDT clock source is
Sleep mode or Idle mode to Green mode:
  Method 1: Any reset condition occurred                              the WDT OSC.
  Method 2: Any interrupt is active                                  If the WDT function is still enabled, the WDT counter
  Method 3: Port A wake-up
                                                                      and WDT prescaler will be cleared and recounted
Note The Timer0, Timer1, RTC and dialer I/O interrupt                 again.
         function will not work at the Idle mode because             The contents of the on chip RAM and registers remain
         the 32768Hz crystal is stopped.                              unchanged.
                                                                     All the I/O ports maintain their original status.
The reset conditions include power on reset, external re-            The flag PDF is set and the flag TO is cleared by hard-
set, WDT time-out reset. By examining the processor                   ware.
status flag, PDF and TO, the program can distinguish
between different reset conditions. Refer to the Reset            Reset
function for detailed description.                                  There are three ways in which a reset can occur.
                                                                     Power on reset.
The port A wake-up and interrupt can be considered as                A low pulse onto RES pin.
a continuation of normal execution. Each bit in port A               WDT time-out.
can be independently selected to wake-up the device by              After these reset conditions, the Program Counter and
mask option. Awakening from Port A stimulus, the pro-               Stack Pointer will be cleared to 0.
gram will resume execution of the next instruction.
                                                                    To guarantee that the system oscillator is started and
Any valid interrupts from Sleep mode or Idle mode may               stabilized, the SST (System Start-up Timer) provides an
cause two sequences. One is if the related interrupt is             extra-delay of 1024 system clock pulses when the sys-
disabled or the interrupt is enabled but the stack is full,         tem is reset or awakes from the Sleep or Idle operation
the program will resume execution at the next instruc-              mode.
tion. The other is if the interrupt is enabled and the stack
is not full, the regular interrupt response takes place. It is                                    V DD
necessary to mention that if an interrupt request flag is
set to 1 before entering the Sleep mode or Idle mode,                                  100kW
the wake-up function of the related interrupt will be dis-
abled.                                                                                                         RES
                                                                                          0 .1 m F
Once a Sleep mode or Idle mode wake-up event occurs,
it will take SST delay time (1024 system clock period) to                                      Reset Circuit

Rev. 1.50                                                       18  May 26, 2005
                                                                                                              HT95CXXX

By examining the processor status flags PDF and TO,                          The functional units chip reset status are shown below:
the software program can distinguish between the dif-
ferent chip resets.                                                        Program Counter       000H

TO PDF                    Reset Condition                                    Interrupt             Disabled

0 0 Power on reset                                                           Prescaler             Cleared

u      u             External reset during Normal mode or                                          Cleared
                     Green mode                                                                    After a master reset,
                                                                             WDT                   WDT begins counting.
                                                                                                   (If WDT function is enabled
0      1             External reset during Sleep mode or                                           by mask option)
                     Idle mode

1      u             WDT time-out during Normal mode or                      Timer/Event Counter 0/1 Off
                     Green mode
                                                                             Input/output Port     Input mode

1      1             WDT time-out during Sleep mode or                       Stack Pointer         Points to the top of the stack
                     Idle mode

Note: u means unchanged

   H A LT                                            W a rm R e s e t             VDD
               W D T T im e - o u t                    C o ld R e s e t
                                                                                  RES                         tS S T
   W DT

E x te rn a l R E S                                                          S S T T im e - o u t
       S Y S C LK
                                    SST                                      C h ip R e s e t
                               1 0 - b it R ip p le
                                                                                                   Reset Timing Chart
                                  C o u n te r
                              S y s te m R e s e t

                     Reset Configuration

When the reset conditions occurred, some registers may be changed or unchanged. (HT95C400/40P)

Register Addr.            Power On                   RES Pin                 Reset Conditions      WDT                     WDT
                                                                                                                       (Sleep/Idle)
                                                                                  RES Pin
                                                                                (Sleep/Idle)

   IAR0              00H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   MP0               01H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   IAR1              02H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   MP1               03H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   BP                04H             ---0 0000       ---0 0000               ---0 0000             ---0 0000           ---u uuuu

   ACC               05H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   PCL               06H             0000H           0000H                   0000H                 0000H               0000H

   TBLP              07H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   TBLH              08H  xxxx xxxx                  uuuu uuuu               uuuu uuuu             uuuu uuuu           uuuu uuuu

   WDTS              09H 0000 0111                   0000 0111               0000 0111             0000 0111           uuuu uuuu

STATUS 0AH                           --00 xxxx       --uu uuuu               --01 uuuu             --1u uuuu           --11 uuuu

   INTC0             0BH  -000 0000                  -000 0000               -000 0000             -000 0000           uuuu uuuu

TMR0H 0CH                 xxxx xxxx                  xxxx xxxx               xxxx xxxx             xxxx xxxx           uuuu uuuu

   TMR0L 0DH              xxxx xxxx                  xxxx xxxx               xxxx xxxx             xxxx xxxx           uuuu uuuu

TMR0C 0EH                            00-0 1---       00-0 1---               00-0 1---             00-0 1---           uu-u u---

TMR1H 0FH                 xxxx xxxx                  xxxx xxxx               xxxx xxxx             xxxx xxxx           uuuu uuuu

   TMR1L 10H              xxxx xxxx                  xxxx xxxx               xxxx xxxx             xxxx xxxx           uuuu uuuu

TMR1C 11H                            00-0 1---       00-0 1---               00-0 1---             00-0 1---           uu-u u---

Rev. 1.50                                                                19                                            May 26, 2005
                                                                                             HT95CXXX

Register Addr.    Power On        RES Pin                     Reset Conditions     WDT           WDT
                                                                   RES Pin                   (Sleep/Idle)
PA         12H 1111 1111         1111 1111                                      1111 1111    uuuu uuuu
                                 1111 1111                       (Sleep/Idle)   1111 1111    uuuu uuuu
PAC        13H 1111 1111         1111 1111                        1111 1111     1111 1111    uuuu uuuu
                                 1111 1111                        1111 1111     1111 1111    uuuu uuuu
PB         14H 1111 1111         111x xxxx                        1111 1111     111x xxxx    uuuu uuuu
                                 1111 1111                        1111 1111     1111 1111    uuuu uuuu
PBC        15H 1111 1111         1111 1111                        111x xxxx     1111 1111    uuuu uuuu
                                  ---- 1111                       1111 1111      ---- 1111
DialerIO 16H      111x xxxx       ---- 1111                       1111 1111      ---- 1111     ---- uuuu
                                 -000 -000                         ---- 1111    -000 -000      ---- uuuu
PD         18H 1111 1111         --uu uuuu                         ---- 1111    --uu uuuu     -uuu -uuu
                                                                  -000 -000                   --uu uuuu
PDC        19H 1111 1111           ---- -0-1                      --uu uuuu       ---- -0-1    ---- -u-u
                                 0000 0000                                      0000 0000    uuuu uuuu
PE         1AH    ---- 1111                                         ---- -0-1                   u--- ----
                                   u--- ----                      0000 0000       u--- ----    u-u- ----
PEC        1BH    ---- 1111        u-u- ----                                      u-u- ----    000- ----
                                  00u- ----                         u--- ----    00u- ----     uuu- ----
INTC1      1EH    -000 -000       uuu- ----                         u-u- ----    uuu- ----    --uu uu-u
                                  --11 11-1                        000- ----     --11 11-1    -xu- uuuu
TBHP       1FH    --xx xxx       -x0- 1100                         uuu- ----    -x0- 1100    uuuu uuuu
                                 0000 0000                         --11 11-1    0000 0000     uuuu -uuu
DTMFC 20H         ---- -0-1      uuuu -uuu                        -x0- 1100     uuuu -uuu      uuuu ----
                                  0000 ----                       0000 0000      0000 ----    uuuu uuuu
DTMFD 21H 0000 0000              0000 0000                        uuuu -uuu     0000 0000    uuuu uuuu
                                 1111 1111                         0000 ----    1111 1111    uuuu uuuu
LINE       22H    0--- ----      1111 1111                        0000 0000     1111 1111      ---- uuuu
                                  ---- 1111                       1111 1111      ---- 1111     ---- uuuu
RTCC       24H    0-0- ----       ---- 1111                       1111 1111      ---- 1111
                                                                   ---- 1111                        u
MODE       26H    000- ----            u                           ---- 1111          u

LCDIO      28H    000- ----                                             u

FSKC       29H    --11 11-1

FSKS       2AH    -x0- 1100

FSKD       2BH 0000 0000

LCDC       2DH    0000 -000

PFDC       2EH    0000 ----

PFDD       2FH 0000 0000

PF         34H 1111 1111

PFC        35H 1111 1111

PG         36H    ---- 1111

PGC        37H    ---- 1111

RAM (Data & LCD)              x

Note: u means unchanged
         x means unknown
         - means unused

Timer/Event Counter                                           intervals or pulse width, or generate an accurate time
                                                              base.
Two timer/event counters (TMR0, TMR1) are imple-
mented in the telephone controller series. The                There are 3 registers related to the Timer/Event Counter
Timer/Event Counter 0 and Timer/Event Counter 1 con-          0; TMR0H, TMR0L and TMR0C. Writing TMR0L only
tain 16-bits programmable count-up counter and the            writes the data into a low byte buffer, but writing TMR0H
clock may come from an external or internal source. For       simultaneously writes the data along with the contents
TMR0, the internal source is the instruction clock (sys-      of the low byte buffer into the Timer/Event Counter 0
tem clock/4). For TMR1, the internal source is 32768Hz.       preload register (16-bit). The Timer/Event Counter 0
                                                              preload register is changed by writing TMR0H opera-
Using the 32768Hz clock or instruction clock, there is        tions. Writing TMR0L will keep the Timer/Event Counter
only one reference time-base. The external clock input        0 preload register unchanged.
allows the user to count external events, measure time

Rev. 1.50                                                 20                                 May 26, 2005
                                                                                                                HT95CXXX

Reading TMR0H latches the TMR0L into the low byte                                    Timer/Event Counter 0 and is defined by TMR1C. The
buffer to avoid a false timing problem. Reading TMR0L                                timer/event counter control registers define the operat-
returns the contents of the low byte buffer. In other                                ing mode, counting enable or disable and active edge.
words, the low byte of the Timer/Event Counter 0 can                                 The T0M0/T1M0, T0M1/T1M1 bits define the operating
not be read directly. It must read the TMR0H first to                                mode. The event count mode is used to count external
make the low byte contents of Timer/Event Counter 0 be                               events, which means the clock source comes from an
latched into the buffer.                                                             external (TMR0 or INT/TMR1) pin. The timer mode func-
                                                                                     tions as a normal timer with the clock source coming
There are 3 registers related to the Timer/Event Counter                             from instruction clock (TMR0) or 32768Hz (TMR1). The
1; TMR1H, TMR1L and TMR1C. The Timer/Event                                           pulse width measurement mode can be used to count
Counter 1 operates in the same manner as the                                         the high or low level duration of the external signal
Timer/Event Counter 0.                                                               (TMR0 or INT/TMR1). The counting is based on the
                                                                                     32768Hz clock for TMR1 or instruction clock for TMR0.
The TMR0C is the Timer/Event Counter 0 control regis-
ter, which defines the Timer/Event Counter 0 options.                                                                      D a ta B u s
The Timer/Event Counter 1 has the same options as the
                                                                                        T im e r /E v e n t C o u n te r 0 /1 R e lo a d
             T im e r 0 : In s tr u c tio n c lo c k ( s y s te m c lo c k /4 )              P r e lo a d R e g is te r
             T im e r 1 : 3 2 7 6 8 H z

             IN T /T M R 1          T 0 M 1 /T 1 M 1
                  TM R 0            T 0 M 0 /T 1 M 0

                            T 0 E /T 1 E

             T 0 M 1 /T 1 M 1   P u ls e W id th                                     T im e r /e v e n t        O v e r flo w
             T 0 M 0 /T 1 M 0  M e a s u re m e n t                                  C o u n te r 0 /1          to In te rru p t
             T 0 O N /T 1 O N  M o d e C o n tro l

                                                                                        L o w B y te B u ffe r

                                                      Timer/Event Counter 0/1

Bit No.      Label             R/W                                                   Function
  0~2         
                               RO                     Unused bit, read as 0

                                                      To define the TMR0/TMR1 active edge of timer

                                                      For event count or Timer mode

3            T0E/T1E           RW                     (0=active on low to high; 1=active on high to low)

                                                      For pulse width measurement mode

                                                      (0=measures low pulse width; 1=measures high pulse width)

4            T0ON/T1ON         RW                     To enable/disable timer counting (0=disabled; 1=enabled)

5                             RO                     Unused bit, read as 0

                                                      To define the operating mode

6            T0M0/T1M0                                Bit 7, 6=01, Event count mode (external clock)

7            T0M1/T1M1         RW                     Bit 7, 6=10, Timer mode

                                                      Bit 7, 6=11, Pulse width measurement mode

                                                      Bit 7, 6=00, Unused

                               TMR0C (0EH)/TMR1C (11H) Register

   Register  Bit No.           R/W                                                   Function
TMR0H (0CH)    0~7
TMR0L (0DH)    0~7             RW                     Timer/Event Counter 0 higher-order byte register
TMR1H (0FH)    0~7
TMR1L (10H)    0~7             RW                     Timer/Event Counter 0 lower-order byte register

                               RW                     Timer/Event Counter 1 higher-order byte register

                               RW                     Timer/Event Counter 1 lower-order byte register

Rev. 1.50                                                                        21                                               May 26, 2005
                                                                                    HT95CXXX

In the event count or timer mode, once the timer/event            Input/Output Ports
counter starts counting, it will count from the current
contents in the timer/event counter to FFFFH. If an over-         There is a maximum of 40 bidirectional input/output
flow occurs, the counter is reloaded from the timer/event         lines in the HT95CXXX family MCU, labeled as PA, PB,
counter preload register and generates the correspond-            PD, PE, PF and PG. All of these I/O ports can be used
ing interrupt request flag (T0F/T1F) at the same time.            for input and output operations. For input operation,
                                                                  these ports are non-latching, that is, the inputs must be
In pulse width measurement mode with the                          ready at the T2 rising edge of instruction "MOV A,[m]"
T0ON/T1ON and T0E/T1E bits equal to 1, once the                   (m=12H, 14H, 18H, 1AH, 34H or 36H). For output oper-
TMR0/TMR1 pin has received a transient from low to                ation, all the data is latched and remains unchanged un-
high (or high to low; if the T0E/T1E bit is 0) it will start      til the output latch is rewritten.
counting until the TMR0/TMR1 pin returns to the original
level and resets the T0ON/T1ON. The measured result               Each I/O line has its own control register (PAC, PBC,
will remain in the timer/event counter even if the acti-          PDC, PEC, PFC, PGC) to control the input/output con-
vated transient occurs again. In other words, only 1 cy-          figuration. With this control register, CMOS output or
cle measurement can be done. Until setting the                    Schmitt trigger input can be reconfigured dynamically
T0ON/T1ON, the cycle measurement will function again              under software control. To make one I/O line to function
as long as it receives further transient pulse. Note that,        as an input line, the corresponding latch of the control
in this operating mode, the timer/event counter starts            register must be written with a 1. The pull-high resis-
counting not according to the logic level but according to        tance shows itself automatically if the pull-high option is
the transient edges. In the case of counter overflows,            selected. The input source also depends on the control
the counter is reloaded from the timer/event counter              register. If the control register bit is 1, the input will
preload register and continue to measure the width and            read the pad state. If the control register bit is 0, the
issues the interrupt request just like the other two              contents of the latches will move to the internal bus. The
modes.                                                            latter is possible in the read-modify-write instruction.
                                                                  For output function, CMOS is the only configuration.
To enable the counting operation, the timer on bit                Each bit of these input/output latches can be set or
(T0ON/T1ON) should be set to 1. In the pulse width                cleared by SET [m].i and CLR [m].i (m=12H, 14H,
measurement mode, the T0ON/T1ON will be cleared                   18H, 1AH, 34H or 36H) instructions.
automatically after the measurement cycle is com-
pleted. But in the other two modes the T0ON/T1ON can              Some instructions first input data and then follow the
only be reset by instruction. The overflow of the                 output operations. For example, SET [m].i, CLR
timer/event counter is one of the wake-up sources. No             [m].i, CPL [m], CPLA [m] read the entire port states
matter what the operation mode is, writing a 0 to                 into the CPU, execute the defined operations
ET0I/ET1I can disable the corresponding interrupt ser-            (bit-operation), and then write the results back to the
vice.                                                             latches or the accumulator.

In the case of timer/event counter off condition, writing         Each line of port A has the capability of waking-up the
data to the timer/event counter preload register also re-         device. They are selected by mask option per bit.
loads that data to the timer/event counter. But if the
timer/event counter is turned on, data written to the             There is a pull-high option available for all I/O lines.
timer/event counter is reserved only in the timer/event           Once the pull-high option of an I/O line is selected, the
counter preload register. The timer/event counter will go         I/O lines have pull-high resistor. Otherwise, the pull-high
on operating until an overflow occurs.                            resistor is absent. It should be noted that a non-pull-high
                                                                  I/O line operating in input mode may cause a floating
                                                                  state.

I/O port pull-high, wake-up function are selected by mask option

                                                    Input            Supported for HT95CXXX
I/O Port Output
                                                                  400/40P  300/30P  200/20P
                            Pull-high Resistor Wake-up Function

PA7~PA0 CMOS Selected per bit Selected per bit                                             

PB7~PB0 CMOS Selected per bit                                                             

PD7~PD0 CMOS Selected per nibble                                                          

PE3~PE0 CMOS Selected per nibble                                                          

PF7~PF0 CMOS Selected per nibble                                                          

PG3~PG0 CMOS Selected per nibble                                                          

Note: means unavailable

Rev. 1.50                                                     22                    May 26, 2005
                                                                                                                                   HT95CXXX

                                                                                                            V DD

                                                  C o n tr o l B it  PU

                            D a ta B u s          DQ
           W r ite C o n tr o l R e g is te r
                                                  CK QB
                         C h ip R e s e t               S

           R e a d C o n tr o l R e g is te r                                                                     A ll I/O P in s

              W r ite D a ta R e g is te r        D a ta B it
                                                  DQ
              R e a d D a ta R e g is te r
                 S y s te m W a k e -u p          CK QB
                       ( P A o n ly )                   S
                                                              M
                                                              U
                                                              X

                                                                         P A W a k e - u p O p tio n 0 ~ 7
                                                           Input/Output Ports

Some input/output pins can be optioned to LCD outputs by software.

Bit No. Label R/W Value                                    400/40P                  300/30P                                           200/20P
                                                                                                                                          
                                               0                     SEG47~SEG44                                                           
                                                                         PE3~PE0                                                           
5          SPE0 RW                                                                                                                        
                                                                                                                                          
                                               1                                                                                          

                                               0                     SEG43~SEG40                                                   COM7~COM0
                                                                        PD7~PD4                                                      PD7~PD0
7          SPD1 RW

                                               1

                                               0                     SEG39~SEG36
                                                                        PD3~PD0
6          SPD0 RW

                                               1

                                               0                               COM7~COM0
                                                                     COM7~COM0 are unavailable
1          VBIAS RW

                                               1

                                                  LCDIO (28H) Register

Bit No. Label R/W Value                                    400/40P                  300/30P                                           200/20P
                                                                                                                                   COM7~COM0
                                               0                         COM7~COM0
                                                                                                                                     PD7~PD0
1          VBIAS RW

                                               1                     COM7~COM0 are unavailable

                                                  LCDC (2DH) Register

When the PD0~PD7 or the PE0~PE3 are not selected,                        abled. These interrupts will cause a peripheral interrupt
the I/O port control register PDC(19H), PEC(1BH) could                   if the peripheral interrupt is enabled.When the periph-
be readable/writable and be used as a general user                       eral interrupt occurs, the interrupt request flag PERF will
RAM, but this function is not available for register PD                  be set and a subroutine call to location 10H will occur.
(18H) and PE (1AH).                                                      Returning from the interrupt subroutine, the interrupt
                                                                         flag RDETF, CDETF or FSKF will not be cleared by
FSK Decoder                                                              hardware, the user should clear it by software. If inter-
                                                                         rupt flag RDETF is not cleared, next ring detect interrupt
The FSK decoder supports three interrupt sources to                      will be inhibited, other interrupt flags CDETF, FSKF
the peripheral interrupt vector. There are ring detect or                have the same behavior. The power down mode
line reversal detect, FSK carrier detect and FSK packet                  (F_PWDN=1) will terminate all the FSK decoder func-
data. Write 0 to the control flag, RMSK, CMSK and                        tion, however, the registers FSKC, FSKS and FSKD are
FMSK will enable these interrupt. When any of these in-                  accessible at this power down mode.
terrupt occurs, its interrupt flag (RDETF, CDETF, FSKF)
will be set to 1 by hardware even if the interrupt is dis-

Rev. 1.50                                                            23                                                            May 26, 2005
                                                                              HT95CXXX

Bit No. Label     R/W                                        Function

                                       FSK decoder power down
0 F_PWDN RW 1: FSK decoder is at power down mode

                                       0: FSK decoder is at operation mode

1                RO Unused bit, read as 0

                       FSK packet data interrupt mask

2          FMSK   RW 1: Disable FSK packet data interrupt

                       0: Enable FSK packet data interrupt

                       Ring or line reversal detect interrupt mask

3          RMSK   RW 1: Disable ring or line reversal detect interrupt

                       0: Enable ring or line reversal detect interrupt

                       Carrier detect interrupt mask

4          CMSK   RW 1: Disable carrier detect interrupt

                       0: Enable carrier detect interrupt

                       Select FSK packet data source

5          FSKSEL RW 1: FSK packet data source is DOUTC

                       0: FSK packet data source is DOUT

6, 7             RO Unused bit, read as 0

                       FSKC (29H) Register

Bit No. Label     R/W                                        Function

                       Ring or line reversal detect interrupt flag

0          RDETF  RW   1: Ring or line reversal detected
                       0: No ring or line reversal detected

                       This flag is set by hardware and cleared by software.

                       FSK carrier detect interrupt flag

1          CDETF  RW   1: An FSK carrier signal is detected
                       0: No valid FSK carrier signal is detected

                       This flag is set by hardware and cleared by software.

2          DOUT              This flag presents the FSK decoder output when the decoder is at operation
                  RO mode. This data stream includes the alternate 1 and 0 pattern, the marking and

                             the data.

3          DOUTC  RO   This flag present the FSK decoder output like as the DOUT flag but does not in-
                       clude the alternate 1 and 0 pattern.

4                RO Unused bit, read as 0

                       FSK packet data interrupt flag

5          FSKF   RW   1: FSK packet data is ready
                       0: FSK packet data is not ready

                       This flag is set by hardware and cleared by software.

6          RINGF  RO This flag presents the ring coming signal. Refer to the following figure.

7                RO Unused bit, read as 0

                       FSKS (2AH) Register

Bit No.    Label  R/W                                        Function
  7~0        
                  RO FSK packet data register

                       FSKD (2BH) Register

Rev. 1.50              24                                                     May 26, 2005
                                                                                                                                                     HT95CXXX

Ring or Line Reversal Detect                                                The flag DOUT presents the output of the decoder when
                                                                            the decoder is at operation mode. This data stream in-
When no signal is present on the telephone line, RDET1                      cludes the alternate 1 and 0 pattern, the marking and
will be at GND and RTIME is pulled to VDD by R1. If a                       the data.
line reversal occurs, the RDET1 pin will become high.
This causes RTIME and internal signal R_DET to be                           The flag DOUTC presents the output of the decoder
pulled low. The C1 and R1 ensure that the R_DET signal                      when the decoder is at operation mode. This data
is low during such a time, so that processor can detect it.                 stream is like the DOUT flag but does not include the al-
                                                                            ternate 1 and 0 pattern.
When a ring occurs on the line, internal signal R_DET is
permanently low, indicating the envelope of the ring. If                    If the FSK data is not detected, the DOUT and DOUTC
the frequency of the ring must be measured, C1 may be                       are held high.
removed, RTIME and R_DET inverter follow RDET1.
                                                                            Beside the serial data, the decoder also provides FSK
The flag RDETF will go high when the R_DET signal fall-                     packet data. When decoder receives an FSK signal, it
ing edge is detected. This may cause a peripheral inter-                    will packet 10 bits data to 8 bits data, the first and 10th
rupt if RMSK is 0 and the peripheral interrupt is enabled                   bits will be discarded. When the 8-bit packet data is
(EPERI=1).                                                                  valid, it will be stored in the FSK data register FSKD, the
                                                                            FSK packet data interrupt flag FSKF will be set to 1. This
FSK Data Output                                                             may cause a peripheral interrupt if FMSK is 0 and the
                                                                            peripheral interrupt is enabled. The FSK packet source
The FSK decoder will decode the FSK signal on the TIP                       could be DOUT or DOUTC, selected by FSKSEL. Note
and RING line and produce two kinds of data formats,                        that the start bit of the 10 packet bit should be 0, so the
the serial data and the 8-bit packet data. It also provides                 MARK signal (one of the FSK data signals) will not be
the FSK carrier detection signal.                                           packeted.

To enable the FSK decoder, the F_PWDN should be                             To detect the carrier signal or decode the serial data or
written as 0. Once the FSK carrier signal is detected, the                  packet 10-bit data to 8-bit data, the operation mode of
flag CDETF will be set to 1. This may cause a peripheral                    the controller must be selected in Normal mode (proces-
interrupt if CMSK is 0 and the peripheral interrupt is en-                  sor running with 3.58MHz). When the operation mode is
abled.                                                                      Green or Sleep, FSK decoder will decode the wrong sig-
                                                                            nal. However, when the operation mode is Green or
The serial FSK data is present in two formats: RAW data                     Sleep mode and the FSK decoder is at power down
and COOK data, and could be monitored by the flag                           mode (F_PWDN=1), the ring and line reversal detect is
DOUT, DOUTC, respectively.                                                  still functional.

                                                                                                          R IN G F                   R _D E T

                         T IP  L in e

                               P r o te c tio n                                              R D ET1

                                         N e tw o rk
                         R IN G

                                                                                                                                               V DD

                                                                                                      C1            R T IM E R 1

                               2S                     0 .5 S                                                                         0 .5 S

R in g S ig n a l                                             0 1 0 1 0 1 ... 1 1 1 1 1 ...           FSK D ATA

             R D ETF                                          C le a r e d b y S o ftw a r e                                                   S o ftw a re C o n tro l
           F_P W D N                                          tS U P D

           C LO C K                                           3 .5 8 M H z
             DOUT
                                                                                                        R aw D A TA
           D O U TC                                                                                   C ooked D A T A

           F S K D a ta                                       * 5 5 ......                    8 - b it P a c k e te d F S K D A T A

                                                              S y n c S ig n a l M a r k S ig n a l D A T A S ig n a l

Note: * If the flag FSKSEL=1, the sync signal data will not be packeted.

Rev. 1.50                                                     25                                                                                     May 26, 2005
                                                                                                                                              HT95CXXX

DTMF Generator

The DTMF (Dual Tone Multiple-Frequency) signal generator is implemented in the telephone controller. It can generate
16 dual tones and 8 single tones from the DTMF pin. This generator also supports power down, tone on/off function.
The DTMF generator clock source is 3.58MHz, before using this function, the system operation mode must be at Nor-
mal mode.

The power down mode (D_PWDN=1) will terminate all the DTMF generator function, however, the registers DTMFC
and DTMFD are accessible at this power down mode. The duration of DTMF output should be handled by the software.
DTMFD register value could be changed as desired, the DTMF pin will output the new dual-tone simultaneously.

Bit No. Label        R/W                                                           Function

0 D_PWDN                       DTMF generator power down
                               1: DTMF generator is at power down mode.
                               0: DTMF generator is at operation mode.

1                   RO Unused bit, read as 0

                               Tone output enable

2              TONE  RW 1: DTMF signal output is enabled.

                               0: DTMF signal output is disabled.

3                   RW Reserved, inhibit using.

4                   RW Reserved, inhibit using.

5                   RO Unused bit, read as 0

6                   RW Reserved, inhibit using.

7                   RO Unused bit, read as 0

                                                             DTMFC (20H) Register
Note: Bit3, 4, 6 of DTMFC are reserved, always keep the initial value.

Bit No. Label        R/W                                                           Function

3~0 TC4~TC1 RW To set high group frequency

7~4 TR4~TR1 RW To set low group frequency

                                                             DTMFD (21H) Register
Note: Bit3, 4, 6 of DTMFC are reserved, always keep the initial value.

The DTMF pin output is controlled by the combination of the D_PWDN, TONE, TR~TC value.

                     Control Register Bits                                                                                DTMF Pin Output Status

D_PWDN TONE                    TR4~TR1/TC4~TC1

1              x                         x                                                                                          0

0              0                         x                                                                                          1/2 VDD

0              1                         0                                                                                          1/2 VDD

0              1               Any valid value               16 dual tones or 8 signal tones, bias with 1/2 VDD

D _P D W N =1                                      D _P D W N =0

1 /2 V D D

                     TO N E=1  TO N E=0            TO N E=1                                                               TO N E=0  TO N E=1      TO N E=0

                     A ll th e tim in g o f th e T O N E = 1 a n d T O N E = 0 a r e d e te r m in e d b y s o ftw a r e

                                            DTMF Output

Rev. 1.50                                          26                                                                                         May 26, 2005
                                                                                   HT95CXXX

Tone frequency                                            Actual                   % Error
                                   Output Frequency (Hz)    699
                                                            766                    +0.29%
                   Specified                                847                    -0.52%
                       697                                  948                    -0.59%
                       770                                 1215                    +0.74%
                       852                                 1332                    +0.50%
                       941                                 1472                    -0.30%
                      1209                                                         -0.34%
                      1336
                      1477

% Error does not contain the crystal frequency shift

DTMF frequency selection table: register DTMFD[21H]

           Low Group                                      High Group          DTMF Output        DTMF
                                                                                                 Code
TR4        TR3  TR2   TR1  TC4                            TC3     TC2  TC1    Low High
                                                                                                    1
0          0    0     1    0                              0       0    1      697  1209             2
                                                                                                    3
0          0    0     1    0                              0       1    0      697  1336            A
                                                                                                    4
0          0    0     1    0                              1       0    0      697  1477             5
                                                                                                    6
0          0    0     1    1                              0       0    0      697  1633            B
                                                                                                    7
0          0    1     0    0                              0       0    1      770  1209             8
                                                                                                    9
0          0    1     0    0                              0       1    0      770  1336            C
                                                                                                    *
0          0    1     0    0                              1       0    0      770  1477             0
                                                                                                    #
0          0    1     0    1                              0       0    0      770  1633            D

0          1    0     0    0                              0       0    1      852  1209

0          1    0     0    0                              0       1    0      852  1336

0          1    0     0    0                              1       0    0      852  1477

0          1    0     0    1                              0       0    0      852  1633

1          0    0     0    0                              0       0    1      941  1209

1          0    0     0    0                              0       1    0      941  1336

1          0    0     0    0                              1       0    0      941  1477

1          0    0     0    1                              0       0    0      941  1633

                           Single tone for testing only

0          0    0     1    0                              0       0    0      697
                                                                              770
0          0    1     0    0                              0       0    0      852
                                                                              941
0          1    0     0    0                              0       0    0
                                                                                           1209
1          0    0     0    0                              0       0    0                   1336
                                                                                           1477
0          0    0     0    0                              0       0    1                   1633

0          0    0     0    0                              0       1    0

0          0    0     0    0                              1       0    0

0          0    0     0    1                              0       0    0

Writing other values to TR4~TR1, TC4~TC1 may generate an unpredictable tone.

Rev. 1.50                                                 27                                May 26, 2005
                                                                                                                HT95CXXX

Dialer I/O Function
A special dialer I/O circuit is built into the telephone controller for dialing application. These specially designed I/O cells
allows the controller to work under a low voltage condition that usually happens when the subscribers loop is long.

Dialer I/O pin function:

Name                      I/O                                                     Description

XMUTE      NMOS Output            XMUTE pin output is controlled by software. This is an NMOS open drain struc-
                                  ture pulled to VSS during dialing signal transmission. Otherwise, it is an open
                                  circuit. XMUTE is used to mute the speech circuit when transmitting the dialer
                                  signal.

DNPO       NMOS Output            DNPO pin is an NMOS output, usually by means of software to make/break the
                                  line.
                                  This pin is only controlled by software.

                                  This pin is controlled by the HKS, HFI and HDI pins.

PO         CMOS Output When PO pin is high, the telephone line is make.

                                  When PO pin is low, the telephone line is break.

HKS        Schmitt Trigger Input  This pin controls the PO pin directly.
                                  This pin is used to monitor the status of the hook-switch and its combination
                                  with HFI/HDI can control the PO pin output to make or break the line.
                                  A rising edge to HKS pin will cause the dialer I/O to be on-hook status and gen-
                                  erate an interrupt, its vector is 18H.
                                  A falling edge to HKS pin will cause the dialer I/O to be off-hook status and clear
                                  HFO and HDO flags to 0. This falling edge will also generate an interrupt, its
                                  vector is 18H.

HDO        CMOS Output            This pin is controlled directly by HDI, HKS and HFI pin.
                                  When HDO pin is high, the hold-line function is enabled and PO outputs a high
                                  signal to make the line.

                                            A low pulse to HDI pin (hold-line function request) will clear HFO to 0 and toggle
                                            HDO and generates an interrupt, its vector is 18H.
HDI Schmitt Trigger Input This pin controls the HFO and HDO pins directly.
                                            This pin is functional only when the line is made, that is, off-hook or hand-free
                                            (PO output high signal).

HFO        CMOS Output            This pin is controlled directly by HFI, HDI and HKS pins.
                                  When HFO pin is high, the hand-free function is enabled and PO outputs a high
                                  signal to make the line.

                                  A high pulse to HFI pin (hand-free function request) will clear HDO to 0 and tog-

HFI        Schmitt Trigger Input gle HFO and generates an interrupt, its vector is 18H.

                                  This pin controls the PO, HFO and HDO pins directly.

The following are the recommended circuit for HFI and HDI pins.                                           V DD  In te r n a l P u ll- h ig h 2 0 0 k W
                                                                                            H D I P in
            V DD
          10kW

                                 H F I P in

           0 .1 m F               In te r n a l P u ll- lo w 2 0 0 k W      10kW  0 .1 m F

Rev. 1.50                                                               28                                      May 26, 2005
                                                                                                                       HT95CXXX

Phone controller also supports the dialer I/O flag to monitor the dialer status.

Bit No. Label                  R/W                                                         Function

0                HFI           RO          1: The HFI pin level is 1.
                                           0: The HFI pin level is 0.

1                HFO           RO          1: The HFO pin level is 1.
                                           0: The HFO pin level is 0.

2                HDI           RO          1: The HDI pin level is 1.
                                           0: The HDI pin level is 0.

3                HDO           RO          1: The HDO pin level is 1.
                                           0: The HDO pin level is 0.

4                HKS           RO          1: The HKS pin level is 1.
                                           0: The HKS pin level is 0.

5                SPO           RW          1: The PO pin is controlled by the combination of the HKS, HFI and HDI pin.
                                           0: The PO pin level is set to 0 by software.

6                SDNPO         RW          1: The DNPO pin level is set to floating by software.
                                           0: The DNPO pin level is set to 0 by software.

7                XMUTE         RW          1: The XMUTE pin is set to floating by software.
                                           0: The XMUTE pin is set to 0 by software.

                                                     DIALERIO (16H) Register

The SPO flag is special designed to control the PO. When the flag SPO is set to 1, the PO pin is controlled by the combi-
nation of the HKS pin, HFI pin and HDI pin. The PO pin will always be 0 if the flag SPO=0.

The relation between the Dialer I/O function (SPO=1)

   Dialer Function                                Dialer I/O Pin (Flag) Status                                 Result

                                             HKS                   HFO      HDO            PO DNPO             Telephone Line

On-hook                                           1                0                    0  0         floating          break

On-hook & Hand-free                               1                1                    0  1         floating          make

On-hook & Hold-line                               1                0                    1  1         floating          make

Off-hook                                          0                0                    0  1         floating          make

Off-hook & Hand-free                              0                1                    0  1         floating          make

Off-hook & Hold-line                              0                0                    1  1         floating          make

The following describes the dialer I/O function status machine figure (Available on Normal mode, Green mode or Sleep
mode):

                                                                   Off-hook: A falling edge to HKS pin

                                      HDI                   On-hook: A rising edge to HKS pin
                               O n -h o o k                 HFI: A high pulse to HFI pin (Hand-free request is generated.)
                                                            HDI: A low pulse to HDI pin (Hold-line request is generated.)
                                    O ff-h o o k     H FI

O ff-h o o k    O n -h o o k                                         O n -h o o k
H a n d -fre e                                         O ff-h o o k H a n d -fre e
                             O n -h o o k
H FI H D I       H FI                                      H D I H FI H D I

O ff-h o o k                  O ff-h o o k
H o ld - lin e
                 HDI                                 O ff-h o o k

                               O n -h o o k                             O n -h o o k
                                                                        H o ld - lin e

Note: 1. If the dialer status is on-hook and hold-line, the falling edge transition onto HDI pin will not generate the dialer
            I/O interrupt.

         2. Dialer I/O function is not available in Idle mode

Rev. 1.50                                                               29                                             May 26, 2005
                                                                                                                        HT95CXXX

Line Control Function

Bit No. Label          R/W                                                         Function

6~0                   RO Unused bit, read as 0

7          LINEC       RW   1: Enable the line control function
                            0: Disable the line control function

                                                              LINE (22H) Register

The line control function is enabled by the flag LINEC

LINEC                  Conditions                                                                        Source to Enable
                          Operation Mode                                                              Line Control Function

1                      Normal or Green mode                                                           RTC time out interrupt

1                           Sleep mode                                                                    Port A wake-up
                                                                                                      RTC time out interrupt

1                           Idle mode                                                                 Port A wake-up

When the line control source is activated, the PO pin will be set to high signal. Clearing LINEC to 0 will terminate the line
control function and drive PO pin outputs low signal.

                                     R T C In te rru p t      L in e C o n tr o l  PO =1
                       P o r t A W a k e - u p F u n c tio n     C ir c u it

                                                              L IN E C = 1

RTC Function

Bit No. Label          R/W                                                         Function

6, 4~0                RO Unused bit, read as 0

5          RTCEN       RW   1: Enable RTC function
                            0: Disable RTC function

7          RTCTO       RW   1: RTC time-out occurs
                            0: RTC time-out not occurs

                                          RTCC (24H) Register

The real time clock (RTC) is used to supply a regular in-                             V DET                  1 .1 5 V R e fe r e n c e V o lta g e
ternal interrupt. Its time-out period is 1000ms. If the RTC                        R1                                                      LB FG
time-out occurs, the interrupt request flag RTCF and the
RTCTO flag will be set to 1. The interrupt vector for the                                  L B IN                                 LB E N
RTC is 14H. When the interrupt subroutine is serviced,                             R2
the interrupt request flag (RTCF) will be cleared to 0, but
the flag RTCTO remain in its original value. If the               The battery low threshold is determined by external R1
RTCTO flag is not cleared, next RTC time-out interrupt            and R2 resistors.
will occur.
                                                                  1.15=            VDETxR2           VDET=  1.15x(R1+  R2)
Low Battery Detection                                                              R1+ R2
                                                                                                             R2
The phone controller provides a circuit that detects the
LBIN pin voltage level. To enable this detection func-            If we want to detect VDET=2.4V
tion, the LBEN should be written as 1. Once this function         then 2.4V=1.15x(R1+ R2) R1=1.087R2
is enabled, the detection circuit needs 50ms to be stable.
After that, the user could read the result from LBFG. The                                R2
low battery detect function will consume power. For
power saving, write 0 to LBEN if the low battery detec-
tion function is unnecessary.

Rev. 1.50                                                     30                                                              May 26, 2005
                                                                                                HT95CXXX

LCD Driver                                                     Segment/Common to I/O Selection

The LCD driver can directly drive an LCD panel with 1/8        For the flexible purpose, some of the LCD COMMON
duty and 1/4 bias or with 1/16 duty and 1/5 bias, this         and SEGMENT pins are shared with the input/output
function is selected by the flag VBIAS. The frame of this      port.
LCD driver may select a 64Hz or 128Hz by flag FRAME.
                                                               Both of the HT95C400/40P and HT95C300/30P provide
LCD driver uses the voltage of the VLCD pin as the             12 pins to be selected to SEGMENT output pins or I/O
power source. To adjust the view angle, the programmer         pins. HT95C200/20P provides 8 pins to be selected for
can select the real LCD power by the flags VCON0 and           COMMON output pins or I/O pins.
VCON1. The flag LCDON is used to turn On/Off the LCD
display. Note that the VLCD voltage must equal or be           All of the HT95C400/40P, HT95C300/30P and
less than VDD.                                                 HT95C200/20P provide the LCD COMMON output pins
                                                               for 8 COMMON or 16 COMMON. The description of the
                                                               relation between segment pins, common pins and I/O
                                                               pins are shown on the below.

Bit No. Label      R/W                                         Function

                        LCD frame selection

0           FRAME RW 0: LCD frame is 64Hz

                        1: LCD frame is 128Hz

                        LCD BIAS selection

                        0: select 1/16 duty and 1/5 bias, COM15~COM0 are available

                        1: select 1/8 duty and 1/4 bias, only COM15~COM8 are available

1           VBIAS  RW When the 8 COM is selected

                        HT95C400/40P: COM7~COM0 will be optioned to unused pins

                        HT95C300/30P: COM7~COM0 will be optioned to unused pins

                        HT95C200/20P: COM7~COM0 are disabled, PD7~PD0 are available

                        Low battery detection switch

2           LBEN   RW 0: disable the low battery detection

                        1: enable the low battery detection

3                 RO Unused bit, read as 0

                        Low battery detection flag

4           LBFG   RO 1: LBIN pin voltage is less than 1.15V

                        0: LBIN pin voltage is not less than 1.15V

                        LCD contrast adjusting

5           VCON0       Bit6,5=00: LCD voltage supply is 0.66VLCD
6           VCON1
                   RW Bit6,5=10: LCD voltage supply is 0.82VLCD

                        Bit6,5=01: LCD voltage supply is 0.93VLCD

                        Bit6,5=11: LCD voltage supply is 1.00VLCD

7           LCDON  RW   1: Turn on the LCD display
                        0: Turn off the LCD display

                        LCDC (2DH) Register

Bit No.     Label  R/W                                         Function
  0~4         
                   RO Unused bit, read as 0

5           SPE0             Supported for HT95C400/40P, HT95C300/30P
                             Bit value is 0:
                             HT95C400/40P: SEG47~SEG44 output are available
                   RW HT95C300/30P: SEG47~SEG44 output are available
                             Bit value is 1:
                             HT95C400/40P: PE3~PE0 output are available
                             HT95C300/30P: PE3~PE0 output are available

6           SPD0             Supported for HT95C400/40P, HT95C300/30P
                   RW Bit value is 0: SEG39~SEG36 output are available

                             Bit value is 1: PD3~PD0 output are available

7           SPD1             Supported for HT95C400/40P, HT95C300/30P
                   RW Bit value is 0: SEG43~SEG40 output are available

                             Bit value is 1: PD7~PD4 output are available

                        LCDIO (28H) Register

Rev. 1.50                                                  31                                   May 26, 2005
                                                                                              HT95CXXX

LCD Display Memory

The phone controller provides an area on embedded data memory for LCD display. The LCD display memory are lo-
cated at bank 1BH and can be read and written to, only by indirect addressing mode using MP1. When data is written
into the display data area it is automatically read by the LCD driver which then generates the corresponding LCD driv-
ing signals, to turn the display On or Off, a 1 or 0 is written to the corresponding bit of the display memory, respec-
tively. All of the LCD display memories are with random values after the power on reset and unchanged after other reset
conditions.

                                          COM7 to COM0 for HT95C400/40P, HT95C300/30P

  Address Register Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

40H        SEG0           COM7 COM6 COM5 COM4 COM3 COM2 COM1 COM0

41H        SEG1           COM7 COM6 COM5 COM4 COM3 COM2 COM1 COM0

                        COM7 COM6 COM5 COM4 COM3 COM2 COM1 COM0

6EH        SEG46          COM7 COM6 COM5 COM4 COM3 COM2 COM1 COM0

6FH        SEG47          COM7 COM6 COM5 COM4 COM3 COM2 COM1 COM0

                          COM15 to COM8 for HT95C400/40P, HT95C300/30P

Address    Register Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2                     Bit 1            Bit 0
   70H                                                                          COM9             COM8
   71H     SEG0           COM15 COM14 COM13 COM12 COM11 COM10                   COM9             COM8

           SEG1           COM15 COM14 COM13 COM12 COM11 COM10

                        COM15 COM14 COM13 COM12 COM11 COM10 COM9 COM8

9EH        SEG46          COM15 COM14 COM13 COM12 COM11 COM10 COM9 COM8

9FH        SEG47          COM15 COM14 COM13 COM12 COM11 COM10 COM9 COM8

Note: When VBIAS bit set to 1 for 8 COM operation (488), the LCD RAM only map to (70H~9FH).

Address    Register Name        COM7 to COM0 for HT95C200/20P            Bit 2   Bit 1            Bit 0
   40H           SEG0      Bit 7 Bit 6 Bit 5 Bit 4 Bit 3                COM2    COM1             COM0
   41H           SEG1     COM7 COM6 COM5 COM4 COM3                      COM2    COM1             COM0
                          COM7 COM6 COM5 COM4 COM3                                               COM0
                                                                                                 COM0
                        COM7 COM6 COM5 COM4 COM3 COM2 COM1                                     COM0

56H        SEG22          COM7 COM6 COM5 COM4 COM3 COM2 COM1                                      Bit 0
                                                                                                 COM8
57H        SEG23          COM7 COM6 COM5 COM4 COM3 COM2 COM1                                     COM8
                                                                                                 COM8
Address Register Name         COM15 to COM8 for HT95C200/20P            Bit 2   Bit 1            COM8
                          Bit 7 Bit 6 Bit 5 Bit 4 Bit 3                                          COM8

70H        SEG0           COM15 COM14 COM13 COM12 COM11 COM10 COM9

71H        SEG1           COM15 COM14 COM13 COM12 COM11 COM10 COM9

                        COM15 COM14 COM13 COM12 COM11 COM10 COM9

86H        SEG22          COM15 COM14 COM13 COM12 COM11 COM10 COM9

87H        SEG23          COM15 COM14 COM13 COM12 COM11 COM10 COM9

Note: When VBIAS bit is set to 1 for 8 COM operation (248), the LCD RAM only map to (70H~87H).

Rev. 1.50                 32                                                                     May 26, 2005
                                                                                                          HT95CXXX

PFD Generator

Bit No. Label          R/W                                                          Function

3~0                   RO Unused bit, read as 0

4          PFDEN       RW          1: Enable PFD output
                                   0: Disable PFD output, the MUSIC pin output low level.

                                   Bit6, 5=00: Prescaler output= PFD frequency source/1

5          PRES0       RW          Bit6, 5=01: Prescaler output= PFD frequency source/2
                                   Bit6, 5=10: Prescaler output= PFD frequency source/4
6          PRES1

                                   Bit6, 5=11: Prescaler output= PFD frequency source/8

7          FPFD        RW          1: The PFD frequency source is 3.58MHz/4
                                   0: The PFD frequency source is 32768Hz

                                                     PFDC (2EH) Register

Bit No. Label          R/W                                                          Function

7~0                   RW PFD data register

                                                        PFDD (2FH) Register

The PFD (programmable frequency divider) is implemented in the phone controller. It is composed of two portions: a
prescaler and a general counter.
The prescaler is controlled by the register bits, PRES0 and PRES1. The general counter is programmed by an 8-bit
register PFDD.
The source for this generator can be selected from 3.58MHz/4 or 32768Hz. To enable the PFD output, write 1 to the
PFDEN bit.
The PFDD is inhibited to write while the PFD is disabled. To modify the PFDD contents, the PFD must be enabled.
When the generator is disabled, the PFDD is cleared by hardware.

                  32768H z         P r e s c a le r     P r e s c a le r  PFD D      PFD
                  3 .5 8 M H z /4                        O u tp u t                 O u tp u t

                                                                                                M U S IC

                                                                          C le a r

                                   P R E S 1,P R E S 0                    PFD EN    PFD EN

PFD output frequency=  Prescaler output, where N=the value of the PFDD

                       2x(N + 1)

Rev. 1.50                                                                 33                              May 26, 2005
                                                                                                                                                                                                                             HT95CXXX

Application Circuits

                                                                                                        22M W

                                                                              O ff-h o o k                     100kW

                          T ip

                                                                                                O n -h o o k
                                                                              A 92

                                                          100kW                                         220kW                         330kW 1N 4148                                     1N 4148
                          R in g                                                                                                                               2 .2 k W         1N 4148
                                                                                                                                                                       1N 4148
                                                                              10mF                      33kW                                          1mF

                                                                 3 .3 k W          100kW                                 220kW                               270kW                                         1 5 0 W 1 .5 k W
                                                                       A 42          47kW
                                                                                       H a n d fre e
                                                                                                                                                                                 220kW 1mF

                                                                              0 .0 2 m F                10kW                                                                                                                                       B a tte ry
                                                                                                                                                                                                                                                   1 .5 3
                                                                                                                                                                                                                 S peech                           = 4 .5 V
                                                                                                                                                                                                                 N e tw o rk

                                                                                                                                V DD  5 .1 V                                     100kW

                                                                                                                         0 .1 m F                    0 .1 m F

                                                                                                                                              100mF

                                              V DD                                             H FI            PO HDO HDI                            VDD HKS                                         H FO D TM F XM U TE                 0 .1 m F
                                                                                                                                                                                                                          M U S IC
                                                                              I/O                                                                                                                                                   V DD
                                                                                                                                                                                                                             RES        100kW
                                     0 .0 1 m F 2 0 0 k W                     V LC D                                                                                                                                                     0 .1 m F

                                                                              T IP

T ip
               0 .2 m F

                                                                 470kW

R in g                                                                        R D ET1                                                                                                                                           V DD
                                                                                                                                                                                                                 VDD2
                     0 .2 m F        0 .0 1 m F 2 0 0 k W        33kW

                                                                              R IN G

                                                                                                                                      H T95C X X X

                                                      V DD                    R T IM E                                                                                                                                                    V DD
                                              270kW                                                                                                                                                                          L B IN
                                              0 .2 m F

M EM O RY    STO R E A M        ABR           M O N TUE W ED THR FRI SAT SUN  COM M ON
D IA L IN G
             H O LD  PM

                                LC D P annel                                  SEG M ENT
                                                                                                       I/O
                                                                                                                                              I/O                        X1 X2                   XC        VSS VSS2

                                                                                                                                                                                                     15kW

                                                                                            1        2         3 K ey1 K ey5 K ey9                                     32768H z                      3nF   50nF

                                                                                            4        5         6 K ey2 K ey6 K ey10

                                                                                            7        8         9 K ey3 K ey7 K ey11

                                                                              * /T                   0         # K ey4 K ey8 K ey12

                                                                                                        K e y M a tr ix

Note: Some floating input pins (INT/TMR1, TMR0, etc.) are not shown in this circuit.

Rev. 1.50                                                                                                                34                                                                                                         May 26, 2005
                                                                                      HT95CXXX

Instruction Set Summary

Mnemonic                                  Description                          Instruction  Flag

                                                                               Cycle        Affected

Arithmetic

ADD A,[m] Add data memory to ACC                                               1            Z,C,AC,OV
ADDM A,[m] Add ACC to data memory
                                                                               1(1)         Z,C,AC,OV

ADD A,x        Add immediate data to ACC                                       1            Z,C,AC,OV

ADC A,[m] Add data memory to ACC with carry                                    1            Z,C,AC,OV
ADCM A,[m] Add ACC to data memory with carry
                                                                               1(1)         Z,C,AC,OV

SUB A,x        Subtract immediate data from ACC                                1            Z,C,AC,OV

SUB A,[m] Subtract data memory from ACC                                        1            Z,C,AC,OV
SUBM A,[m] Subtract data memory from ACC with result in data memory
                                                                               1(1)         Z,C,AC,OV

SBC A,[m] Subtract data memory from ACC with carry                             1            Z,C,AC,OV

SBCM A,[m] Subtract data memory from ACC with carry and result in data memory  1(1)         Z,C,AC,OV

DAA [m]        Decimal adjust ACC for addition with result in data memory      1(1)         C

Logic Operation

AND A,[m]      AND data memory to ACC                                          1            Z
OR A,[m]       OR data memory to ACC
XOR A,[m]      Exclusive-OR data memory to ACC                                 1            Z
ANDM A,[m]     AND ACC to data memory
ORM A,[m]      OR ACC to data memory                                           1            Z
XORM A,[m]     Exclusive-OR ACC to data memory
AND A,x        AND immediate data to ACC                                       1(1)         Z
OR A,x         OR immediate data to ACC
XOR A,x        Exclusive-OR immediate data to ACC                              1(1)         Z
CPL [m]        Complement data memory
CPLA [m]       Complement data memory with result in ACC                       1(1)         Z

                                                                               1            Z

                                                                               1            Z

                                                                               1            Z

                                                                               1(1)         Z

                                                                               1            Z

Increment & Decrement

INCA [m]       Increment data memory with result in ACC                        1            Z
INC [m]        Increment data memory
DECA [m]       Decrement data memory with result in ACC                        1(1)         Z
DEC [m]        Decrement data memory
                                                                               1            Z

                                                                               1(1)         Z

Rotate

RRA [m]        Rotate data memory right with result in ACC                     1            None
RR [m]         Rotate data memory right
RRCA [m]       Rotate data memory right through carry with result in ACC       1(1)         None
RRC [m]        Rotate data memory right through carry
RLA [m]        Rotate data memory left with result in ACC                      1            C
RL [m]         Rotate data memory left
RLCA [m]       Rotate data memory left through carry with result in ACC        1(1)         C
RLC [m]        Rotate data memory left through carry
                                                                               1            None

                                                                               1(1)         None

                                                                               1            C

                                                                               1(1)         C

Data Move

MOV A,[m]      Move data memory to ACC                                         1            None
MOV [m],A      Move ACC to data memory
MOV A,x        Move immediate data to ACC                                      1(1)         None

                                                                               1            None

Bit Operation

CLR [m].i      Clear bit of data memory                                        1(1)         None
SET [m].i      Set bit of data memory
                                                                               1(1)         None

Rev. 1.50                                        35                                         May 26, 2005
                                                                                HT95CXXX

Mnemonic       Description                                               Instruction  Flag

                                                                         Cycle        Affected

Branch

JMP addr       Jump unconditionally                                      2            None
SZ [m]         Skip if data memory is zero
SZA [m]        Skip if data memory is zero with data movement to ACC     1(2)         None
SZ [m].i       Skip if bit i of data memory is zero
SNZ [m].i      Skip if bit i of data memory is not zero                  1(2)         None
SIZ [m]        Skip if increment data memory is zero
SDZ [m]        Skip if decrement data memory is zero                     1(2)         None
SIZA [m]       Skip if increment data memory is zero with result in ACC
SDZA [m]       Skip if decrement data memory is zero with result in ACC  1(2)         None
CALL addr      Subroutine call
RET            Return from subroutine                                    1(3)         None
RET A,x        Return from subroutine and load immediate data to ACC
RETI           Return from interrupt                                     1(3)         None

                                                                         1(2)         None

                                                                         1(2)         None

                                                                         2            None

                                                                         2            None

                                                                         2            None

                                                                         2            None

Table Read

TABRDC [m] Read ROM code (current page) to data memory and TBLH          2(1)         None
TABRDL [m] Read ROM code (last page) to data memory and TBLH
                                                                         2(1)         None

Miscellaneous

NOP            No operation                                              1            None
CLR [m]        Clear data memory
SET [m]        Set data memory                                           1(1)         None
CLR WDT        Clear Watchdog Timer
CLR WDT1       Pre-clear Watchdog Timer                                  1(1)         None
CLR WDT2       Pre-clear Watchdog Timer
SWAP [m]       Swap nibbles of data memory                               1            TO,PDF
SWAPA [m]      Swap nibbles of data memory with result in ACC
HALT           Enter power down mode                                     1            TO(4),PDF(4)

                                                                         1            TO(4),PDF(4)

                                                                         1(1)         None

                                                                         1            None

                                                                         1            TO,PDF

Note: x: Immediate data

         m: Data memory address

         A: Accumulator

         i: 0~7 number of bits

         addr: Program memory address

         : Flag is affected

         -: Flag is not affected
         (1): If a loading to the PCL register occurs, the execution cycle of instructions will be delayed for one more cycle

             (four system clocks).
         (2): If a skipping to the next instruction occurs, the execution cycle of instructions will be delayed for one more

             cycle (four system clocks). Otherwise the original instruction cycle is unchanged.
         (3): (1) and (2)
         (4): The flags may be affected by the execution status. If the Watchdog Timer is cleared by executing the

             CLR WDT1 or CLR WDT2 instruction, the TO and PDF are cleared.
             Otherwise the TO and PDF flags remain unchanged.

Rev. 1.50      36                                                                     May 26, 2005
                                                   HT95CXXX

Instruction Definition

ADC A,[m]         Add data memory and carry to the accumulator
Description       The contents of the specified data memory, accumulator and the carry flag are added si-
                  multaneously, leaving the result in the accumulator.
Operation
Affected flag(s)  ACC ACC+[m]+C

                        TO  PDF  OV      Z  AC  C

                                           

ADCM A,[m]        Add the accumulator and carry to data memory
Description       The contents of the specified data memory, accumulator and the carry flag are added si-
                  multaneously, leaving the result in the specified data memory.
Operation
Affected flag(s)  [m] ACC+[m]+C

                        TO  PDF  OV      Z  AC  C

                                           

ADD A,[m]         Add data memory to the accumulator
Description       The contents of the specified data memory and the accumulator are added. The result is
                  stored in the accumulator.
Operation
Affected flag(s)  ACC ACC+[m]

                        TO  PDF  OV      Z  AC  C

                                           

ADD A,x           Add immediate data to the accumulator
Description       The contents of the accumulator and the specified data are added, leaving the result in the
                  accumulator.
Operation
Affected flag(s)  ACC ACC+x

                        TO  PDF  OV      Z  AC  C

                                           

ADDM A,[m]        Add the accumulator to the data memory
Description       The contents of the specified data memory and the accumulator are added. The result is
                  stored in the data memory.
Operation
Affected flag(s)  [m] ACC+[m]

                        TO  PDF  OV      Z  AC  C

                                           

Rev. 1.50                            37            May 26, 2005
AND A,[m]                                                                        HT95CXXX
Description
Operation         Logical AND accumulator with data memory
Affected flag(s)  Data in the accumulator and the specified data memory perform a bitwise logical_AND op-
                  eration. The result is stored in the accumulator.
AND A,x           ACC ACC AND [m]
Description
Operation         TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
ANDM A,[m]
Description       Logical AND immediate data to the accumulator
Operation         Data in the accumulator and the specified data perform a bitwise logical_AND operation.
Affected flag(s)  The result is stored in the accumulator.

CALL addr         ACC ACC AND x
Description
                  TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

CLR [m]           Logical AND data memory with the accumulator
Description       Data in the specified data memory and the accumulator perform a bitwise logical_AND op-
Operation         eration. The result is stored in the data memory.
Affected flag(s)
                  [m] ACC AND [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Subroutine call

                  The instruction unconditionally calls a subroutine located at the indicated address. The
                  program counter increments once to obtain the address of the next instruction, and pushes
                  this onto the stack. The indicated address is then loaded. Program execution continues
                  with the instruction at this address.

                  Stack PC+1
                  PC addr

                  TO  PDF  OV      Z  AC  C

                                     

                  Clear data memory
                  The contents of the specified data memory are cleared to 0.
                  [m] 00H

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      38                                              May 26, 2005
                                                                              HT95CXXX

CLR [m].i         Clear bit of data memory
Description       The bit i of the specified data memory is cleared to 0.
Operation         [m].i 0
Affected flag(s)
                  TO  PDF  OV      Z  AC                                   C
CLR WDT
Description                                                           
Operation
Affected flag(s)  Clear Watchdog Timer

CLR WDT1          The WDT is cleared (clears the WDT). The power down bit (PDF) and time-out bit (TO) are
Description       cleared.

Operation         WDT 00H
Affected flag(s)  PDF and TO 0

CLR WDT2          TO  PDF  OV      Z  AC                                   C
Description
                  0   0                                                 
Operation
Affected flag(s)  Preclear Watchdog Timer

CPL [m]           Together with CLR WDT2, clears the WDT. PDF and TO are also cleared. Only execution
Description       of this instruction without the other preclear instruction just sets the indicated flag which im-
Operation         plies this instruction has been executed and the TO and PDF flags remain unchanged.
Affected flag(s)
                  WDT 00H*
                  PDF and TO 0*

                  TO  PDF  OV      Z  AC                                   C

                  0*  0*                                                

                  Preclear Watchdog Timer

                  Together with CLR WDT1, clears the WDT. PDF and TO are also cleared. Only execution
                  of this instruction without the other preclear instruction, sets the indicated flag which im-
                  plies this instruction has been executed and the TO and PDF flags remain unchanged.

                  WDT 00H*
                  PDF and TO 0*

                  TO  PDF  OV      Z  AC                                   C

                  0*  0*                                                

                  Complement data memory
                  Each bit of the specified data memory is logically complemented (1s complement). Bits
                  which previously contained a 1 are changed to 0 and vice-versa.
                  [m] [m]

                  TO  PDF  OV      Z  AC                                   C

                                                                      

Rev. 1.50                      39                                             May 26, 2005
CPLA [m]                                                                         HT95CXXX
Description
Operation         Complement data memory and place result in the accumulator
Affected flag(s)  Each bit of the specified data memory is logically complemented (1s complement). Bits
                  which previously contained a 1 are changed to 0 and vice-versa. The complemented result
DAA [m]           is stored in the accumulator and the contents of the data memory remain unchanged.
Description       ACC [m]

Operation         TO  PDF  OV      Z  AC  C

Affected flag(s)                     

DEC [m]           Decimal-Adjust accumulator for addition
Description
Operation         The accumulator value is adjusted to the BCD (Binary Coded Decimal) code. The accumu-
Affected flag(s)  lator is divided into two nibbles. Each nibble is adjusted to the BCD code and an internal
                  carry (AC1) will be done if the low nibble of the accumulator is greater than 9. The BCD ad-
DECA [m]          justment is done by adding 6 to the original value if the original value is greater than 9 or a
Description       carry (AC or C) is set; otherwise the original value remains unchanged. The result is stored
Operation         in the data memory and only the carry flag (C) may be affected.
Affected flag(s)
                  If ACC.3~ACC.0 >9 or AC=1
                  then [m].3~[m].0 (ACC.3~ACC.0)+6, AC1=AC
                  else [m].3~[m].0 (ACC.3~ACC.0), AC1=0
                  and
                  If ACC.7~ACC.4+AC1 >9 or C=1
                  then [m].7~[m].4 ACC.7~ACC.4+6+AC1,C=1
                  else [m].7~[m].4 ACC.7~ACC.4+AC1,C=C

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory
                  Data in the specified data memory is decremented by 1.
                  [m] [m]-1

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory and place result in the accumulator
                  Data in the specified data memory is decremented by 1, leaving the result in the accumula-
                  tor. The contents of the data memory remain unchanged.

                  ACC [m]-1

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      40                                         May 26, 2005
HALT                                                                             HT95CXXX
Description
                  Enter power down mode
Operation         This instruction stops program execution and turns off the system clock. The contents of
                  the RAM and registers are retained. The WDT and prescaler are cleared. The power down
Affected flag(s)  bit (PDF) is set and the WDT time-out bit (TO) is cleared.
                  PC PC+1
INC [m]           PDF 1
Description       TO 0
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

INCA [m]          0   1                
Description
Operation         Increment data memory
Affected flag(s)  Data in the specified data memory is incremented by 1
                  [m] [m]+1
JMP addr
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

MOV A,[m]         Increment data memory and place result in the accumulator
Description       Data in the specified data memory is incremented by 1, leaving the result in the accumula-
Operation         tor. The contents of the data memory remain unchanged.
Affected flag(s)
                  ACC [m]+1

                  TO  PDF  OV      Z  AC  C

                                     

                  Directly jump
                  The program counter are replaced with the directly-specified address unconditionally, and
                  control is passed to this destination.

                  PC addr

                  TO  PDF  OV      Z  AC  C

                                     

                  Move data memory to the accumulator
                  The contents of the specified data memory are copied to the accumulator.
                  ACC [m]

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      41                                                           May 26, 2005
MOV A,x                                                                          HT95CXXX
Description
Operation         Move immediate data to the accumulator
Affected flag(s)  The 8-bit data specified by the code is loaded into the accumulator.
                  ACC x
MOV [m],A
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

NOP               Move the accumulator to data memory
Description       The contents of the accumulator are copied to the specified data memory (one of the data
Operation         memories).
Affected flag(s)
                  [m] ACC
OR A,[m]
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

OR A,x            No operation
Description       No operation is performed. Execution continues with the next instruction.
Operation         PC PC+1
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
ORM A,[m]
Description                          
Operation
Affected flag(s)  Logical OR accumulator with data memory
                  Data in the accumulator and the specified data memory (one of the data memories) per-
Rev. 1.50         form a bitwise logical_OR operation. The result is stored in the accumulator.

                  ACC ACC OR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical OR immediate data to the accumulator
                  Data in the accumulator and the specified data perform a bitwise logical_OR operation.
                  The result is stored in the accumulator.

                  ACC ACC OR x

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical OR data memory with the accumulator
                  Data in the data memory (one of the data memories) and the accumulator perform a
                  bitwise logical_OR operation. The result is stored in the data memory.

                  [m] ACC OR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                               42                                                            May 26, 2005
RET                                                                              HT95CXXX
Description
Operation         Return from subroutine
Affected flag(s)  The program counter is restored from the stack. This is a 2-cycle instruction.
                  PC Stack
RET A,x
Description       TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

RETI              Return and place immediate data in the accumulator
Description
Operation         The program counter is restored from the stack and the accumulator loaded with the speci-
Affected flag(s)  fied 8-bit immediate data.

RL [m]            PC Stack
Description       ACC x
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

RLA [m]                              
Description
Operation         Return from interrupt
Affected flag(s)
                  The program counter is restored from the stack, and interrupts are enabled by setting the
                  EMI bit. EMI is the enable master (global) interrupt bit.

                  PC Stack
                  EMI 1

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory left
                  The contents of the specified data memory are rotated 1 bit left with bit 7 rotated into bit 0.

                  [m].(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
                  [m].0 [m].7

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory left and place result in the accumulator

                  Data in the specified data memory is rotated 1 bit left with bit 7 rotated into bit 0, leaving the
                  rotated result in the accumulator. The contents of the data memory remain unchanged.

                  ACC.(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
                  ACC.0 [m].7

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      43            May 26, 2005
RLC [m]                                                                          HT95CXXX
Description
Operation         Rotate data memory left through carry
                  The contents of the specified data memory and the carry flag are rotated 1 bit left. Bit 7 re-
Affected flag(s)  places the carry bit; the original carry flag is rotated into the bit 0 position.
                  [m].(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
RLCA [m]          [m].0 C
Description       C [m].7
Operation
                  TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
RR [m]
Description       Rotate left through carry and place result in the accumulator
Operation
Affected flag(s)  Data in the specified data memory and the carry flag are rotated 1 bit left. Bit 7 replaces the
                  carry bit and the original carry flag is rotated into bit 0 position. The rotated result is stored
RRA [m]           in the accumulator but the contents of the data memory remain unchanged.
Description
Operation         ACC.(i+1) [m].i; [m].i:bit i of the data memory (i=0~6)
Affected flag(s)  ACC.0 C
                  C [m].7
RRC [m]
Description       TO  PDF  OV      Z  AC  C
Operation
                                     
Affected flag(s)
                  Rotate data memory right
Rev. 1.50         The contents of the specified data memory are rotated 1 bit right with bit 0 rotated to bit 7.

                  [m].i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  [m].7 [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate right and place result in the accumulator

                  Data in the specified data memory is rotated 1 bit right with bit 0 rotated into bit 7, leaving
                  the rotated result in the accumulator. The contents of the data memory remain unchanged.

                  ACC.(i) [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  ACC.7 [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                  Rotate data memory right through carry

                  The contents of the specified data memory and the carry flag are together rotated 1 bit
                  right. Bit 0 replaces the carry bit; the original carry flag is rotated into the bit 7 position.

                  [m].i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
                  [m].7 C
                  C [m].0

                  TO  PDF  OV      Z  AC  C

                                     

                               44            May 26, 2005
RRCA [m]                                                                         HT95CXXX
Description
Operation         Rotate right through carry and place result in the accumulator
                  Data of the specified data memory and the carry flag are rotated 1 bit right. Bit 0 replaces
Affected flag(s)  the carry bit and the original carry flag is rotated into the bit 7 position. The rotated result is
                  stored in the accumulator. The contents of the data memory remain unchanged.
SBC A,[m]         ACC.i [m].(i+1); [m].i:bit i of the data memory (i=0~6)
Description       ACC.7 C
Operation         C [m].0
Affected flag(s)
                  TO  PDF  OV      Z  AC  C
SBCM A,[m]
Description                          
Operation
Affected flag(s)  Subtract data memory and carry from the accumulator
                  The contents of the specified data memory and the complement of the carry flag are sub-
SDZ [m]           tracted from the accumulator, leaving the result in the accumulator.
Description
                  ACC ACC+[m]+C
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

SDZA [m]                             
Description
                  Subtract data memory and carry from the accumulator
Operation         The contents of the specified data memory and the complement of the carry flag are sub-
Affected flag(s)  tracted from the accumulator, leaving the result in the data memory.

Rev. 1.50         [m] ACC+[m]+C

                  TO  PDF  OV      Z  AC  C

                                     

                  Skip if decrement data memory is 0

                  The contents of the specified data memory are decremented by 1. If the result is 0, the next
                  instruction is skipped. If the result is 0, the following instruction, fetched during the current
                  instruction execution, is discarded and a dummy cycle is replaced to get the proper instruc-
                  tion (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]-1)=0, [m] ([m]-1)

                  TO  PDF  OV      Z  AC  C

                                     

                  Decrement data memory and place result in ACC, skip if 0

                  The contents of the specified data memory are decremented by 1. If the result is 0, the next
                  instruction is skipped. The result is stored in the accumulator but the data memory remains
                  unchanged. If the result is 0, the following instruction, fetched during the current instruction
                  execution, is discarded and a dummy cycle is replaced to get the proper instruction (2 cy-
                  cles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]-1)=0, ACC ([m]-1)

                  TO  PDF  OV      Z  AC  C

                                     

                               45            May 26, 2005
                                                                         HT95CXXX

SET [m]           Set data memory
Description       Each bit of the specified data memory is set to 1.
Operation         [m] FFH
Affected flag(s)
                  TO  PDF  OV      Z  AC                              C
SET [m]. i
Description                                                     
Operation
Affected flag(s)  Set bit of data memory
                  Bit i of the specified data memory is set to 1.
SIZ [m]           [m].i 1
Description
                  TO  PDF  OV      Z  AC                              C
Operation
Affected flag(s)                                                

SIZA [m]          Skip if increment data memory is 0
Description
                  The contents of the specified data memory are incremented by 1. If the result is 0, the fol-
Operation         lowing instruction, fetched during the current instruction execution, is discarded and a
Affected flag(s)  dummy cycle is replaced to get the proper instruction (2 cycles). Otherwise proceed with
                  the next instruction (1 cycle).
SNZ [m].i
Description       Skip if ([m]+1)=0, [m] ([m]+1)

Operation         TO  PDF  OV      Z  AC                              C
Affected flag(s)
                                                                

                  Increment data memory and place result in ACC, skip if 0

                  The contents of the specified data memory are incremented by 1. If the result is 0, the next
                  instruction is skipped and the result is stored in the accumulator. The data memory re-
                  mains unchanged. If the result is 0, the following instruction, fetched during the current in-
                  struction execution, is discarded and a dummy cycle is replaced to get the proper
                  instruction (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if ([m]+1)=0, ACC ([m]+1)

                  TO  PDF  OV      Z  AC                              C

                                                                

                  Skip if bit i of the data memory is not 0

                  If bit i of the specified data memory is not 0, the next instruction is skipped. If bit i of the data
                  memory is not 0, the following instruction, fetched during the current instruction execution,
                  is discarded and a dummy cycle is replaced to get the proper instruction (2 cycles). Other-
                  wise proceed with the next instruction (1 cycle).

                  Skip if [m].i0

                  TO  PDF  OV      Z  AC                              C

                                                                

Rev. 1.50                      46                                        May 26, 2005
SUB A,[m]                                                                        HT95CXXX
Description
Operation         Subtract data memory from the accumulator
Affected flag(s)  The specified data memory is subtracted from the contents of the accumulator, leaving the
                  result in the accumulator.
SUBM A,[m]        ACC ACC+[m]+1
Description
Operation         TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
SUB A,x
Description       Subtract data memory from the accumulator
Operation         The specified data memory is subtracted from the contents of the accumulator, leaving the
Affected flag(s)  result in the data memory.

SWAP [m]          [m] ACC+[m]+1
Description
Operation         TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
SWAPA [m]
Description       Subtract immediate data from the accumulator
Operation         The immediate data specified by the code is subtracted from the contents of the accumula-
Affected flag(s)  tor, leaving the result in the accumulator.

                  ACC ACC+x+1

                  TO  PDF  OV      Z  AC  C

                                     

                  Swap nibbles within the data memory
                  The low-order and high-order nibbles of the specified data memory (1 of the data memo-
                  ries) are interchanged.

                  [m].3~[m].0 [m].7~[m].4

                  TO  PDF  OV      Z  AC  C

                                     

                  Swap data memory and place result in the accumulator

                  The low-order and high-order nibbles of the specified data memory are interchanged, writ-
                  ing the result to the accumulator. The contents of the data memory remain unchanged.

                  ACC.3~ACC.0 [m].7~[m].4
                  ACC.7~ACC.4 [m].3~[m].0

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      47            May 26, 2005
SZ [m]                                                                           HT95CXXX
Description
                  Skip if data memory is 0
Operation         If the contents of the specified data memory are 0, the following instruction, fetched during
Affected flag(s)  the current instruction execution, is discarded and a dummy cycle is replaced to get the
                  proper instruction (2 cycles). Otherwise proceed with the next instruction (1 cycle).
SZA [m]           Skip if [m]=0
Description
                  TO  PDF  OV      Z  AC  C
Operation
Affected flag(s)                     

SZ [m].i          Move data memory to ACC, skip if 0
Description
                  The contents of the specified data memory are copied to the accumulator. If the contents is
Operation         0, the following instruction, fetched during the current instruction execution, is discarded
Affected flag(s)  and a dummy cycle is replaced to get the proper instruction (2 cycles). Otherwise proceed
                  with the next instruction (1 cycle).
TABRDC [m]
Description       Skip if [m]=0
Operation
Affected flag(s)  TO  PDF  OV      Z  AC  C

TABRDL [m]                           
Description
Operation         Skip if bit i of the data memory is 0
Affected flag(s)
                  If bit i of the specified data memory is 0, the following instruction, fetched during the current
                  instruction execution, is discarded and a dummy cycle is replaced to get the proper instruc-
                  tion (2 cycles). Otherwise proceed with the next instruction (1 cycle).

                  Skip if [m].i=0

                  TO  PDF  OV      Z  AC  C

                                     

                  Move the ROM code (current page) to TBLH and data memory

                  The low byte of ROM code (current page) addressed by the table pointer (TBLP) is moved
                  to the specified data memory and the high byte transferred to TBLH directly.

                  [m] ROM code (low byte)
                  TBLH ROM code (high byte)

                  TO  PDF  OV      Z  AC  C

                                     

                  Move the ROM code (last page) to TBLH and data memory

                  The low byte of ROM code (last page) addressed by the table pointer (TBLP) is moved to
                  the data memory and the high byte transferred to TBLH directly.

                  [m] ROM code (low byte)
                  TBLH ROM code (high byte)

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      48            May 26, 2005
XOR A,[m]                                                                        HT95CXXX
Description
Operation         Logical XOR accumulator with data memory
Affected flag(s)  Data in the accumulator and the indicated data memory perform a bitwise logical Exclu-
                  sive_OR operation and the result is stored in the accumulator.
XORM A,[m]        ACC ACC XOR [m]
Description
Operation         TO  PDF  OV      Z  AC  C
Affected flag(s)
                                     
XOR A,x
Description       Logical XOR data memory with the accumulator
Operation         Data in the indicated data memory and the accumulator perform a bitwise logical Exclu-
Affected flag(s)  sive_OR operation. The result is stored in the data memory. The 0 flag is affected.

                  [m] ACC XOR [m]

                  TO  PDF  OV      Z  AC  C

                                     

                  Logical XOR immediate data to the accumulator
                  Data in the accumulator and the specified data perform a bitwise logical Exclusive_OR op-
                  eration. The result is stored in the accumulator. The 0 flag is affected.

                  ACC ACC XOR x

                  TO  PDF  OV      Z  AC  C

                                     

Rev. 1.50                      49            May 26, 2005
                                                                                                                               HT95CXXX

Package Information                                                                                      65                       H
                                                                                                                        64        G
128-pin QFP (1420) Outline Dimensions
                                                                                                                                          I
                                                                                C
                                                                                D                                           F
                               102                                                                                          E
                103

      AB

           128                                                                                           39

                            1                                                                                                  K             a

           Symbol                                                                                                                                  J
               A                                                                                         38
               B
               C               Min.                                                    Dimensions in mm                        Max.
               D               17.00                                                            Nom.                           17.50
               E               13.90                                                                                          14.10
               F               23.00                                                                                          23.50
               G               19.90                                                                                          20.10
               H                                                                                 
                I                                                                               0.50                           
               J                                                                                0.20                           
               K               2.50                                                                                           3.10
               a                                                                                                             3.40
                                                                                                0.10                           
                               0.65                                                                                           0.95
                               0.10                                                                                           0.20
                                 0                                                                                             7

Rev. 1.50                                                                          50                                             May 26, 2005
               HT95CXXX

Holtek Semiconductor Inc. (Headquarters)
No.3, Creation Rd. II, Science Park, Hsinchu, Taiwan
Tel: 886-3-563-1999
Fax: 886-3-563-1189
http://www.holtek.com.tw

Holtek Semiconductor Inc. (Taipei Sales Office)
4F-2, No. 3-2, YuanQu St., Nankang Software Park, Taipei 115, Taiwan
Tel: 886-2-2655-7070
Fax: 886-2-2655-7373
Fax: 886-2-2655-7383 (International sales hotline)

Holtek Semiconductor Inc. (Shanghai Sales Office)
7th Floor, Building 2, No.889, Yi Shan Rd., Shanghai, China 200233
Tel: 021-6485-5560
Fax: 021-6485-0313
http://www.holtek.com.cn

Holtek Semiconductor Inc. (Shenzhen Sales Office)
43F, SEG Plaza, Shen Nan Zhong Road, Shenzhen, China 518031
Tel: 0755-8346-5589
Fax: 0755-8346-5590
ISDN: 0755-8346-5591

Holtek Semiconductor Inc. (Beijing Sales Office)
Suite 1721, Jinyu Tower, A129 West Xuan Wu Men Street, Xicheng District, Beijing, China 100031
Tel: 010-6641-0030, 6641-7751, 6641-7752
Fax: 010-6641-0125

Holmate Semiconductor, Inc. (North America Sales Office)
46712 Fremont Blvd., Fremont, CA 94538
Tel: 510-252-9880
Fax: 510-252-9885
http://www.holmate.com

Copyright 2005 by HOLTEK SEMICONDUCTOR INC.

The information appearing in this Data Sheet is believed to be accurate at the time of publication. However, Holtek as-
sumes no responsibility arising from the use of the specifications described. The applications mentioned herein are used
solely for the purpose of illustration and Holtek makes no warranty or representation that such applications will be suitable
without further modification, nor recommends the use of its products for application that may present a risk to human life
due to malfunction or otherwise. Holteks products are not authorized for use as critical components in life support devices
or systems. Holtek reserves the right to alter its products without prior notification. For the most up-to-date information,
please visit our web site at http://www.holtek.com.tw.

Rev. 1.50  51  May 26, 2005
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
搜索索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved