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HMP125U7EFR8C-C4

器件型号:HMP125U7EFR8C-C4
厂商名称:SK Hynix
厂商官网:http://www.hynix.com/eng/
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器件描述

1240pin DDR2 SDRAM Unbuffered DIMMs

HMP125U7EFR8C-C4器件文档内容

240pin DDR2 SDRAM Unbuffered DIMMs based on 1Gb E version

This Hynix unbuffered Dual In-Line Memory Module (DIMM) series consists of 1Gb version E DDR2
SDRAMs in Fine Ball Grid Array (FBGA) packages on a 240pin glass-epoxy substrate. This Hynix 1Gb
version E based DDR2 Unbuffered DIMM series provide a high performance 8 byte interface in 133.35mm
width form factor of industry standard. It is suitable for easy interchange and addition.

FEATURES

JEDEC standard Double Data Rate2 Syn-          Programmable Burst Length 4 / 8 with both

chrnous DRAMs (DDR2 SDRAMs) with 1.8V +/                  sequential and interleave mode

- 0.1V Power Supply                               Auto refresh and self refresh supported

All inputs and outputs are compatible with      8192 refresh cycles / 64ms
     SSTL_1.8 interface

8 Bank architecture                            Serial presence detect with EEPROM

Posted CAS                                     DDR2 SDRAM Package: 60ball
                                                      FBGA(128Mx8),

Programmable CAS Latency 3,4,5, 6                                            84ball FBGA(64Mx16)

OCD (Off-Chip Driver Impedance Adjustment) 133.35 x 30.00 mm form factor

ODT (On-Die Termination)                        RoHS compliant & Halogen-free

Fully differential clock operations (CK & CK)

ORDERING INFORMATION

              Part Name     Density                Org.                        # of  # of           Materials  ECC

HMP164U6EFR8C-C4/Y5/S6/S5   512MB                64Mx64                        DRAMs ranks
HMP112U6EFR8C-C4/Y5/S6/S5     1GB                128Mx64
HMP112U7EFR8C-C4/Y5/S6/S5     1GB                128Mx72                       4     1 Halogen free None
HMP125U6EFR8C-C4/Y5/S6/S5     2GB                256Mx64
HMP125U7EFR8C-C4/Y5/S6/S5     2GB                256Mx72                       8     1              Halogen free None

                                                                               9     1              Halogen free ECC

                                                                               16    2              Halogen free None

                                                                               18    2              Halogen free ECC

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Rev. 0.3 / Nov. 2008                                                                                                   1
                                                     1240pin DDR2 SDRAM Unbuffered DIMMs
SPEED GRADE & KEY PARAMETERS

Speed@CL3                    C4          Y5          S6          S5             Unit
Speed@CL4             (DDR2-533)  (DDR2-667)   (DDR2-800)  (DDR2-800)
Speed@CL5                                                                       Mbps
Speed@CL6                   400         400            -         400            Mbps
CL-tRCD-tRP                 533         533          533         533            Mbps
                                        667          667         800            Mbps
                              -                      800                         tCK
                              -           -         6-6-6          -
                           4-4-4       5-5-5                    5-5-5

ADDRESS TABLE

Density Organization Ranks  SDRAMs       # of     # of row/bank/column Address   Refresh
                                       DRAMs                                     Method
                                               13(A0~A12)/3(BA0~BA2)/10(A0~A9)  8K / 64ms
512MB 64M x 64        1     64Mb x 16  4       14(A0~A13)/3(BA0~BA2)/10(A0~A9)  8K / 64ms
                                               14(A0~A13)/3(BA0~BA2)/10(A0~A9)  8K / 64ms
1GB 128M x 64         1     128Mb x 8  8       14(A0~A13)/3(BA0~BA2)/10(A0~A9)  8K / 64ms
                                               14(A0~A13)/3(BA0~BA2)/10(A0~A9)  8K / 64ms
1GB 128M x 72         1     128Mb x 8  9

2GB 256M x 64         2     128Mb x 8  16

2GB 256M x 72         2     128Mb x 8  18

Rev. 0.3 / Nov. 2008                                                                  2
                                            1240pin DDR2 SDRAM Unbuffered DIMMs

Input/Output Functional Description

    Symbol         Type Polarity                                                     Pin Description

CK[2:0], CK[2:0]              Differential  CK and /CK are differential clock inputs. All the DDR2 SDRAM addr/cntl inputs are sam-
                  SSTL                      pled on the crossing of positive edge of CK and negative edge of /CK. Output (read) data
CKE[1:0]                                    is reference to the crossing of CK and /CK (Both directions of crossing)
                              Crossing      Activates the DDR2 SDRAM CK signal when high and deactivates the CK signal when
S[1:0]                                      low. By deactivating the clocks, CKE low initiates the Power Down mode or the Self
                  SSTL Active High          Refresh mode.
RAS, CAS,                                   Enables the associated DDR2 SDRAM command decoder when low and disables the
WE                SSTL Active Low           command decoder when high. When the command decoder is disabled, new commands
                                            are ignored but previous operations continue. Rank 0 is selected by S0; Rank 1 is
ODT[1:0]          SSTL Active Low           selected by S1

Vref              SSTL Active High          /RAS,/CAS and /WE(ALONG WITH S) define the command being entered.
VDDQ              Supply
                                            Asserts on-die termination for DQ, DM, DQS and DQS signals if enabled via the DDR2
BA[2:0]           Supply                    SDRAM mode register.
                                            Reference voltage for SSTL18 inputs
                  SSTL    -                 Power supplies for the DDR2 SDRAM output buffers to provide improved noise immu-
                                            nity. For all current DDR2 unbuffered DIMM designs, VDDQ shares the same power plane
                                            as VDD pins.
                                            Selects which DDR2 SDRAM internal bank of four or eight is activated.
                                            During a Bank Activate command cycle, Address input difines the row
                                            address(RA0~RA15)

                                            During a Read or Write command cycle, Address input defines the column address when

                                            sampled at the cross point of the rising edge of CK and falling edge of CK. In addition to

A[9:0], A10/AP,   SSTL    -                 the column address, AP is used to invoke autoprecharge operation at the end of the
A[13:11]
                                            burst read or write cycle. If AP is high., autoprecharge is selected and BA0-BAn defines
DQ[63:0],
CB[7:0]                                     the bank to be precharged. If AP is low, autoprecharge is disabled. During a Precharge
DM[8:0]
                                            command cycle., AP is used in conjunction with BA0-BAn to control which bank(s) to
VDD,VSS
DQS[8:0],                                   precharge. If AP is high, all banks will be precharged regardless of the state of BA0-BAn
DQS[8:0]
SA[2:0]                                     inputs. If AP is low, then BA0-BAn are used to define which bank to precharge.
SDA
SCL               SSTL    -                 Data and Check Bit Input/Output pins.
VDDSPD
                  SSTL Active High          DM is an input mask signal for write data. Input data is masked when DM is sampled
                                            High coincident with that input data during a write access. DM is sampled on both edges
                  Supply                    of DQS. Although DM pins are input only, the DM loading matches the DQ and DQS
                              Differential  loading.
                                            Power and ground for the DDR2 SDRAM input buffers, and core logic. VDD and VDDQ
                  SSTL                      pins are tied to VDD/VDDQ planes on these modules.
                              crossing      Data strobe for input and output data. For Rawcards using x16 organized DRAMs,
                                       -    DQ0~7 connect to the LDQS pin of the DRAMs and DQ8~15 connect to the UDQS pin of
                                       -    the DRAM
                                       -    These signals are tied at the system planar to either VSS or VDD to configure the serial
                                            SPD EEPROM.
                  Supply                    This is a bidirectional pin used to transfer data into or out of the SPD EEPROM. A
                                            resister must be connected to VDD to act as a pull up.
                                            This signal is used to clock data into and out of the SPD EEPROM. A resistor may be
                                            connected from SCL to VDD to act as a pull up on the system board.
                                            Power supply for SPD EEPROM. This supply is separate from the VDD/VDDQ power
                                            plane. EEPROM supply is operable from 1.7V to 3.6V.

Rev. 0.3 / Nov. 2008                                                                                                                    3
                                                    1240pin DDR2 SDRAM Unbuffered DIMMs

PIN CONFIGURATION

                                        Front Side

                          1 pin                     64 pin 65 pin              120 pin

                          121 pin                   184 pin 185 pin            240 pin

                                        Back Side

PIN ASSIGNMENT

Pin Name Pin Name Pin Name Pin Name Pin Name Pin Name

1   VREF 41                        VSS  81 DQ33 121 VSS 161 NC(CB4)* 201 VSS

2   VSS               42 NC(CB0)* 82                VSS 122 DQ4 162 NC(CB5)* 202 DM4

3   DQ0               43 NC(CB1)* 83 DQS4 123 DQ5 163 VSS 203                               NC

4   DQ1               44           VSS  84 DQS4 124 VSS 164 NC(DM8)* 204 VSS

5   VSS               45 NC(DQS8)* 85               VSS 125 DM0 165            NC           205 DQ38

6   DQS0 46 NC(DQS8)* 86 DQ34 126                                    NC   166 VSS 206 DQ39

7   DQS0 47                        VSS  87 DQ35 127 VSS 167 NC(CB6)* 207 VSS

8   VSS               48 NC(CB2)* 88                VSS 128 DQ6 168 NC(CB7)* 208 DQ44

9   DQ2               49 NC(CB3)* 89 DQ40 129 DQ7 169 VSS 209 DQ45

10  DQ3               50           VSS  90 DQ41 130 VSS 170 VDDQ 210 VSS

11  VSS               51 VDDQ 91                    VSS 131 DQ12 171 CKE1 211 DM5

12  DQ8               52 CKE0 92 DQS5 132 DQ13 172 VDD 212                                  NC

13  DQ9               53           VDD  93 DQS5 133 VSS 173 A15 213 VSS

14  VSS               54           BA2  94          VSS 134 DM1 174 A14 214 DQ46

15 DQS1 55                         NC   95 DQ42 135                  NC   175 VDDQ 215 DQ47

16 DQS1 56 VDDQ 96 DQ43 136 VSS 176 A12 216 VSS

17  VSS               57           A11  97          VSS 137 CK1 177                     A9  217 DQ52

18  NC                58           A7   98 DQ48 138 CK1 178 VDD 218 DQ53

19  NC                59           VDD  99 DQ49 139 VSS 179                             A8  219 VSS

20  VSS               60           A5   100 VSS 140 DQ14 180                            A6  220 CK2

21 DQ10 61                         A4   101 SA2 141 DQ15 181 VDDQ 221 CK2

22  DQ11              62         VDDQ 102 NC,TEST1 142               VSS  182           A3  222 VSS

* The pin names in parenthesises are applied to DIMM with ECC only.

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                              1240pin DDR2 SDRAM Unbuffered DIMMs

PIN ASSIGNMENT(Continued)

Pin Name Pin Name Pin Name Pin Name Pin Name Pin Name

23  VSS               63  A2  103 VSS 143 DQ20 183   A1  223 DM6

24 DQ16 64                VDD 104 DQS6 144 DQ21 184 VDD 224                                                          NC

25 DQ17 65                VSS 105 DQS6 145 VSS 185 CK0 225 VSS

26  VSS               66  VSS 106 VSS 146 DM2 186 CK0 226 DQ54

27 DQS2 67                VDD 107 DQ50 147  NC  187 VDD 227 DQ55

28 DQS2 68                NC  108 DQ51 148 VSS 188   A0  228 VSS

29  VSS               69  VDD 109 VSS 149 DQ22 189 VDD 229 DQ60

30 DQ18 70 A10/AP 110 DQ56 150 DQ23 190 BA1 230 DQ61

31 DQ19 71                BA0 111 DQ57 151 VSS 191 VDDQ 231 VSS

32  VSS               72 VDDQ 112 VSS 152 DQ28 192 RAS 232 DM7

33 DQ24 73                WE  113 DQS7 153 DQ29 193  S0  233                                                         NC

34 DQ25 74                CAS 114 DQS7 154 VSS 194 VDDQ 234 VSS

35  VSS               75 VDDQ 115 VSS 155 DM3 195 ODT0 235 DQ62

36 DQS3 76                S1  116 DQ58 156  NC  196 A13 236 DQ63

37 DQS3 77 ODT1 117 DQ59 157 VSS 197 VDD 237 VSS

38  VSS               78 VDDQ 118 VSS 158 DQ30 198 VSS 238 VDDSPD

39 DQ26 79                VSS 119 SDA 159 DQ31 199 DQ36 239 SA0

40 DQ27 80 DQ32 120 SCL 160 VSS 200 DQ37 240 SA1

*NC = No connect

Note:
1. The TEST pin is reserved for bus analysis tools and is not connected on standard memory module products (DIMMs).
2. NC Pins should not be connected to anything, including bussing within the NC group.

Rev. 0.3 / Nov. 2008                                                                                                     5
                                                        1240pin DDR2 SDRAM Unbuffered DIMMs

FUNCTIONAL BLOCK DIAGRAM
512MB(64Mbx64): HMP164U6EFR6C

           /S0        / LDQS   / CS                          / DQS 4                / LDQS        /CS
                                                              DQS 4
/ DQS 0                 LDQS      D0                            DM 4                 LDQS            D2
DQS 0                 LDM                                            DQ 32          LDM
   DM 0                I/ O 0                                         DQ 33         I/ O 0
         DQ 0          I/ O 1                                         DQ 34         I/ O 1
         DQ 1          I/ O 2                                         DQ 35         I/ O 2
         DQ 2          I/ O 3                                         DQ 36         I/ O 3
         DQ 3          I/ O 4                                         DQ 37         I/ O 4
         DQ 4          I/ O 5                                         DQ 38         I/ O 5
         DQ 5          I/ O 6                                         DQ 39         I/ O 6
         DQ 6          I/ O 7                                                       I/ O 7
         DQ 7                                                / DQS 5
                      / UDQS                                  DQS 5                      / UDQS
/ DQS 1                                                        DM 5
   DQS 1               UDQS                                           DQ 40               UDQS
    DM 1               UDM                                            DQ 41               UDM
         DQ 8          I/ O 8                                         DQ 42               I/ O 8
         DQ 9          I/ O 9                                         DQ 43               I/ O 9
        DQ 10         I/ O 10                                         DQ 44              I/ O 10
        DQ 11         I/ O 11                                         DQ 45              I/ O 11
        DQ 12         I/ O 12                                         DQ 46              I/ O 12
        DQ 13         I/ O 13                                         DQ 47              I/ O 13
        DQ 14         I/ O 14                                                            I/ O 14
        DQ 15         I/ O 15                                                            I/ O 15

/ DQS 2               / LDQS   /CS                           / DQS 6                / LDQS        /CS
DQS 2                                                        DQS 6
                       LDQS       D1                            DM 6                 LDQS            D3
   DM 2                LDM                                            DQ 48          LDM
       DQ 16          I/ O 0                                          DQ 49         I/ O 0
       DQ 17          I/ O 1                                          DQ 50         I/ O 1
       DQ 18          I/ O 2                                          DQ 51         I/ O 2
       DQ 19          I/ O 3                                          DQ 52         I/ O 3
       DQ 20          I/ O 4                                          DQ 53         I/ O 4
       DQ 21          I/ O 5                                          DQ 54         I/ O 5
       DQ 22          I/ O 6                                          DQ 55         I/ O 6
       DQ 23          I/ O 7                                                        I/ O 7
                                                              / DQS 7
/ DQS 3              / UDQS                                   DQS 7                     / UDQS
   DQS 3                                                         DM 7
    DM 3               UDQS                                            DQ 56              UDQS
       DQ 24           UDM                                             DQ 57              UDM
       DQ 25           I/ O 8                                          DQ 58              I/ O 8
       DQ 26           I/ O 9                                          DQ 59              I/ O 9
       DQ 27          I/ O 10                                          DQ 60             I/ O 10
       DQ 28          I/ O 11                                          DQ 61             I/ O 11
       DQ 29          I/ O 12                                          DQ 62             I/ O 12
       DQ 30          I/ O 13                                          DQ 63             I/ O 13
       DQ 31          I/ O 14                                                            I/ O 14
                      I/ O 15                                                            I/ O 15

                                                        SCL  SCL                                         SDA
                                                             WP
                                                                              Serial PD

BA 0- BA 2                     SDRAMS D0-D3                   A0              A1          A1
A 0-A 12                      SDRAMS D0-D3                  S A0             S A1       S A2
    / RAS                      SDRAMS D0-D3
   / CAS                       SDRAMS D0-D3                  Clock Signal Loads
   CKE 0                       SDRAMS D0-D3
    /WE                        SDRAMS D0-D3                  Clock Input SDRAM s
   ODT 0                       SDRAMS D0-D3
                                                             CK0, /CK0        NC
     VD D S P D                              Serial PD
                                                             CK1, /CK1        2
    VD D/ V D D Q                             D O -D 3
            V REF                             D O -D 3       CK2, /CK2        2

            VSS                               D O -D 3       Notes:
                                                             1. DQ,DM ,DQS,/DQS resistors : 22  +/- 5 % .
                                                             2. Bax,Ax,/RAS,/CAS,/W E resistors : 10  +/- 5 % .

Rev. 0.3 / Nov. 2008                                                                                             6
                                                     1240pin DDR2 SDRAM Unbuffered DIMMs

FUNCTIONAL BLOCK DIAGRAM
1GB(128Mbx64): HMP112U6EFR8C

                   /S0

        /DQS0                  DM  /CS DQS /DQS                /DQS4             DM  /CS DQS /DQS
        DQS0                                                   DQS4
          DM0           I/O 0       D0                          DM4       I/O 0       D4
                        I/O 1                                             I/O 1
             DQ0        I/O 2                                      DQ32   I/O 2
             DQ1        I/O 3                                      DQ33   I/O 3
             DQ2        I/O 4                                      DQ34   I/O 4
             DQ3        I/O 5                                      DQ35   I/O 5
             DQ4        I/O 6                                      DQ36   I/O 6
             DQ5        I/O 7                                      DQ37   I/O 7
             DQ6                                                   DQ38
             DQ7               DM  /CS DQS /DQS                    DQ39          DM  /CS DQS /DQS

        /DQS1           I/O 0       D1                         /DQS5      I/O 0       D5
        DQS1            I/O 1                                  DQS5       I/O 1
          DM1           I/O 2                                   DM5       I/O 2
                        I/O 3                                             I/O 3
             DQ8        I/O 4                                      DQ40   I/O 4
             DQ9        I/O 5                                      DQ41   I/O 5
            DQ10        I/O 6                                      DQ42   I/O 6
            DQ11        I/O 7                                      DQ43   I/O 7
            DQ12                                                   DQ44
            DQ13               DM  /CS DQS /DQS                    DQ45          DM  /CS DQS /DQS
            DQ14                                                   DQ46
             DQ15       I/O 0       D2                             DQ47   I/O 0       D6
        /DQS2           I/O 1                                  /DQS6      I/O 1
        DQS2            I/O 2                                  DQS6       I/O 2
          DM2           I/O 3                                    DM6      I/O 3
                        I/O 4                                             I/O 4
            DQ16        I/O 5                                      DQ48   I/O 5
            DQ17        I/O 6                                      DQ49   I/O 6
            DQ18        I/O 7                                      DQ50   I/O 7
            DQ19                                                   DQ51
            DQ20               DM  /CS DQS /DQS                    DQ52          DM  /CS DQS /DQS
            DQ21                                                   DQ53
            DQ22        I/O 0       D3                             DQ54   I/O 0       D7
             DQ23       I/O 1                                       DQ55  I/O 1
        /DQS3           I/O 2                                  /DQS7      I/O 2
        DQS3            I/O 3                                  DQS7       I/O 3
          DM3           I/O 4                                   DM7       I/O 4
                        I/O 5                                             I/O 5
            DQ24        I/O 6                                      DQ56   I/O 6
            DQ25        I/O 7                                      DQ57   I/O 7
            DQ26                                                   DQ58
            DQ27                                                   DQ59
            DQ28                                                   DQ60
            DQ29                                                   DQ61
            DQ30                                                   DQ62
             DQ31                                                  DQ63

BA0-BA2                                          SCL  SCL                      Clock Signal Loads
A0-A13
                                                                          SDA  Clock Input SDRAMs
   /RAS
  /CAS                                                WP Serial PD
  CKE0
   /WE                                                     A0 A1 A1            CK0, /CK0           2
  ODT0
                        SDRAMS D0-7                        SA0 SA1 SA2         CK1, /CK1           3
                        SDRAMS D0-7
                        SDRAMS D0-7  VDD SPD           Serial                  CK2, /CK2           3
                        SDRAMS D0-7  VDD/VDDQ           PD
                                                                    Notes:
                        SDRAMS D0-7       VREF        DO-D7         1. DQ,DM,DQS,/DQS resistors : 22  +/- 5 %.
                        SDRAMS D0-7        VSS                      2. Bax,Ax,/RAS,/CAS,/WE resistors : 5.1  +/- 5 %.
                        SDRAMS D0-7                   DO-D7

                                                      DO-D7

Rev. 0.3 / Nov. 2008                                                                                                   7
                                                       1240pin DDR2 SDRAM Unbuffered DIMMs

FUNCTIONAL BLOCK DIAGRAM
1GB(128Mbx72) - HMP112U7EFR8C

                                          /S0

         /DQS0               DM     /CS DQS /DQS                    /DQS4                 DM  /CS DQS /DQS
         DQS0                                                       DQS4
          DM0         I/O 0          D0                              DM4           I/O 0       D4
                      I/O 1                                                        I/O 1
              DQ0     I/O 2                                             DQ32       I/O 2
              DQ1     I/O 3                                             DQ33       I/O 3
              DQ2     I/O 4                                             DQ34       I/O 4
              DQ3     I/O 5                                             DQ35       I/O 5
              DQ4     I/O 6                                             DQ36       I/O 6
              DQ5     I/O 7                                             DQ37       I/O 7
              DQ6                                                       DQ38
              DQ7                                                        DQ39

         /DQS1               DM     /CS DQS /DQS                    /DQS5                 DM  /CS DQS /DQS
         DQS1                                                       DQS5
          DM1         I/O 0          D1                              DM5           I/O 0       D5
                      I/O 1                                                        I/O 1
              DQ8     I/O 2                                             DQ40       I/O 2
              DQ9     I/O 3                                             DQ41       I/O 3
             DQ10     I/O 4                                             DQ42       I/O 4
             DQ11     I/O 5                                             DQ43       I/O 5
             DQ12     I/O 6                                             DQ44       I/O 6
             DQ13     I/O 7                                             DQ45       I/O 7
             DQ14                                                       DQ46
              DQ15           DM     /CS DQS /DQS                         DQ47             DM  /CS DQS /DQS
         /DQS2                                                      /DQS6
         DQS2         I/O 0          D2                              DQS6          I/O 0       D6
          DM2         I/O 1                                           DM6          I/O 1
                      I/O 2                                                        I/O 2
             DQ16     I/O 3                                              DQ48      I/O 3
             DQ17     I/O 4                                              DQ49      I/O 4
             DQ18     I/O 5                                              DQ50      I/O 5
             DQ19     I/O 6                                              DQ51      I/O 6
             DQ20     I/O 7                                              DQ52      I/O 7
             DQ21                                                        DQ53
             DQ22            DM     /CS DQS /DQS                         DQ54             DM  /CS DQS /DQS
              DQ23                                                       DQ55
         /DQS3        I/O 0          D3                             /DQS7          I/O 0       D7
         DQS3         I/O 1                                         DQS7           I/O 1
          DM3         I/O 2                                          DM7           I/O 2
                      I/O 3                                                        I/O 3
             DQ24     I/O 4                                             DQ56       I/O 4
             DQ25     I/O 5                                             DQ57       I/O 5
             DQ26     I/O 6                                             DQ58       I/O 6
             DQ27     I/O 7                                             DQ59       I/O 7
             DQ28                                                       DQ60
             DQ29                                                       DQ61
             DQ30                                                       DQ62
              DQ31                                                       DQ63
         /DQS8
         DQS8                                                                           Clock Signal Loads
          DM8
                             DM     /CS DQS /DQS  SCL  SCL                         SDA        Clock Input SDRAMs
              CB0
              CB1     I/O 0          D8                WP           Serial PD                 CK0, /CK0     3
              CB2     I/O 1
              CB3     I/O 2                                     A0  A1         A1             CK1, /CK1     3
              CB4     I/O 3
              CB5     I/O 4                                     SA0 SA1 SA2                   CK2, /CK2     3
              CB6     I/O 5
               CB7    I/O 6                                                    A1
                      I/O 7

BA0-BA2             SDRAMS D0-7,D8  VDD SPD             Serial      Notes:
A0-A13             SDRAMS D0-7,D8  VDD /VDDQ             PD        1. DQ,DM,DQS,/DQS resistors : 22  +/- 5 %.
                    SDRAMS D0-7,D8                                  2. Bax,Ax,/RAS,/CAS,/WE resistors : 5.1  +/- 5 %.
   /RAS             SDRAMS D0-7,D8       V REF         DO-D8
  /CAS                                    V SS
  CKE0              SDRAMS D0-7,D8                     DO-D8
   /WE              SDRAMS D0-7,D8
  ODT0              SDRAMS D0-7,D8                     DO-D8

Rev. 0.3 / Nov. 2008                                                                                                   8
                                                     1240pin DDR2 SDRAM Unbuffered DIMMs

FUNCTIONAL BLOCK DIAGRAM
2GB(256Mbx64) - HMP125U6EFR8C

                                           /S1

           /S0

/ DQS0                                                              / DQS4
DQS0                                                                DQS4
  DM0                                                                 DM4

      DQ0               DM /CS DQS /D/ QS         DM  /CS DQS /DQS                        DM /CS DQS /DQS           DM /CS DQS /DQS
      DQ1
      DQ2       I/ O 0     D0              I/ O 0       D8                   DQ32         I/ O 0     D4             I/ O 0     D12
      DQ3       I/ O 1                     I/ O 1                            DQ33         I/ O 1                    I/ O 1
      DQ4       I/ O 2                     I/ O 2                            DQ34         I/ O 2                    I/ O 2
      DQ5       I/ O 3                     I/ O 3                            DQ35         I/ O 3                    I/ O 3
      DQ6       I/ O 4                     I/ O 4                            DQ36         I/ O 4                    I/ O 4
      DQ7       I/ O 5                     I/ O 5                            DQ37         I/ O 5                    I/ O 5
                I/ O 6                     I/ O 6                            DQ38         I/ O 6                    I/ O 6
/ DQS1          I/ O 7                     I/ O 7                            DQ39         I/ O 7                    I/ O 7
DQS1
  DM1                                                               / DQS5
                                                                     DQS5
      DQ8                                                             DM5
      DQ9
     DQ10              DM  /CS DQS /DQS            DM /CS DQS /DQS                              DM   /CS DQS /DQS         DM   /CS DQS /DQS
     DQ11
     DQ12       I/ O 0       D1            I/ O 0            D9              DQ40         I/ O 0       D5           I/ O 0      D13
     DQ13       I/ O 1                     I/ O 1                            DQ41         I/ O 1                    I/ O 1
     DQ14       I/ O 2                     I/ O 2                            DQ42         I/ O 2                    I/ O 2
     DQ15       I/ O 3                     I/ O 3                            DQ43         I/ O 3                    I/ O 3
/ DQS2          I/ O 4                     I/ O 4                            DQ44         I/ O 4                    I/ O 4
DQS2           I/ O 5                     I/ O 5                            DQ45         I/ O 5                    I/ O 5
  DM2           I/ O 6                     I/ O 6                            DQ46         I/ O 6                    I/ O 6
                I/ O 7                     I/ O 7                            DQ47         I/ O 7                    I/ O 7
     DQ16
     DQ17                                                           / DQS6
     DQ18                                                            DQS6
     DQ19                                                             DM6
     DQ20
     DQ21       DM /CS DQS /DQS                    DM /CS DQS /DQS                                DM /CS DQS /DQS         DM   /CS DQS /DQS
     DQ22
     DQ23       I/ O 0     D2              I/ O 0     D10                    DQ48         I/ O 0     D6             I/ O 0      D14
/ DQS3          I/ O 1                     I/ O 1                            DQ49         I/ O 1                    I/ O 1
DQS3           I/ O 2                     I/ O 2                            DQ50         I/ O 2                    I/ O 2
  DM3           I/ O 3                     I/ O 3                            DQ51         I/ O 3                    I/ O 3
                I/ O 4                     I/ O 4                            DQ52         I/ O 4                    I/ O 4
                I/ O 5                     I/ O 5                            DQ53         I/ O 5                    I/ O 5
                I/ O 6                     I/ O 6                            DQ54         I/ O 6                    I/ O 6
                I/ O 7                     I/ O 7                            DQ55         I/ O 7                    I/ O 7

                                                                    / DQS7
                                                                     DQS7
                                                                      DM7

DQ24            I/ O 0     D3              I/ O 0     D11                    DQ56                DM  /CS DQS /DQS         DM   /CS DQS /DQS
DQ25            I/ O 1                     I/ O 1                            DQ57
DQ26            I/ O 2                     I/ O 2                            DQ58         I/ O 0      D7            I/ O 0      D15
DQ27            I/ O 3                     I/ O 3                            DQ59         I/ O 1                    I/ O 1
DQ28            I/ O 4                     I/ O 4                            DQ60         I/ O 2                    I/ O 2
DQ29            I/ O 5                     I/ O 5                            DQ61         I/ O 3                    I/ O 3
DQ30            I/ O 6                     I/ O 6                            DQ62         I/ O 4                    I/ O 4
DQ31            I/ O 7                     I/ O 7                            DQ63         I/ O 5                    I/ O 5
                                                                                          I/ O 6                    I/ O 6
                                                                                          I/ O 7                    I/ O 7

BA0-BA2                    SDRAMS D0-D15        SCL          SCL                     SDA             Clock Signal Loads
A0-A15                    SDRAMS D0-D15                     WP
    CKE0                   SDRAMS D0-D7                           Serial PD
    CKE1                   SDRAMS D8-D15
    /CAS                   SDRAMS D0-D15                                                                 Clock Input SDRAMs
    /RAS                   SDRAMS D0-D15
                           SDRAMS D0-D15                     A0   A1 A1                                  CK0, /CK0          4
      /WE                  SDRAMS D0-D7                      SA0  SA1 SA2
    ODT0                   SDRAMS D8-D15
    ODT1                                                                                                 CK1, /CK1          6

                                                VDD SPD                      Serial                      CK2, /CK2          6
                                                VDD/VDDQ                      PD
                                                                                          Notes:
                                                       VREF                  DO-D15       1. DQ,DM,DQS,/DQS resistors : 22  +/- 5 %.
                                                       VSS                                2. Bax,Ax,/RAS,/CAS,/WE resistors : 7.5  +/- 5 %.
                                                                             DO-D15

                                                                             DO-D15

Rev. 0.3 / Nov. 2008                                                                                                                         9
                                                     1240pin DDR2 SDRAM Unbuffered DIMMs

FUNCTIONAL BLOCK DIAGRAM
2GB(256Mbx72) - HMP125U7EFR8C

                                                             /S1
/S0

/ DQS0                                                                               / DQS4
D Q S0                                                                               D Q S4
  DM0                                                                                  DM4

      DQ0                        DM / CS DQS / DQS                DM / CS DQS / DQS                              DM / CS DQS / DQS            DM / CS DQS / DQS
      DQ1
      DQ2                I/ O 0  D0                 I/ O 0        D9                 DQ32                I/ O 0     D4                I/ O 0     D13
      DQ3                I/ O 1                     I/ O 1                           DQ33                I/ O 1                       I/ O 1
      DQ4                I/ O 2                     I/ O 2                           DQ34                I/ O 2                       I/ O 2
      DQ5                I/ O 3                     I/ O 3                           DQ35                I/ O 3                       I/ O 3
      DQ6                I/ O 4                     I/ O 4                           DQ36                I/ O 4                       I/ O 4
       DQ7               I/ O 5                     I/ O 5                           DQ37                I/ O 5                       I/ O 5
                         I/ O 6                     I/ O 6                           DQ38                I/ O 6                       I/ O 6
/ DQS1                   I/ O 7                     I/ O 7                           DQ39                I/ O 7                       I/ O 7
D Q S1
  DM1                                                                                / DQS5
                                                                                      D Q S5
      DQ8                                                                              DM5
      DQ9
     DQ10                        DM / CS DQS / DQS                DM / CS DQS / DQS                              DM / CS DQS / DQS            DM / CS DQS / DQS
     DQ11
     DQ12                I/ O 0  D1                 I/ O 0        D10                DQ40                I/ O 0     D5                I/ O 0     D14
     DQ13                I/ O 1                     I/ O 1                           DQ41                I/ O 1                       I/ O 1
     DQ14                I/ O 2                     I/ O 2                           DQ42                I/ O 2                       I/ O 2
      DQ15               I/ O 3                     I/ O 3                           DQ43                I/ O 3                       I/ O 3
                         I/ O 4                     I/ O 4                           DQ44                I/ O 4                       I/ O 4
/ DQS2                   I/ O 5                     I/ O 5                           DQ45                I/ O 5                       I/ O 5
D Q S2                  I/ O 6                     I/ O 6                           DQ46                I/ O 6                       I/ O 6
  DM2                    I/ O 7                     I/ O 7                           DQ47                I/ O 7                       I/ O 7

     DQ16                                                                            / DQ S6
     DQ17                                                                             DQ S6
     DQ18                                                                              DM6
     DQ19
     DQ20                        / CS DQS / DQS                   DM / CS DQS / DQS                              DM / CS DQS/ DQS             DM / CS DQS / DQS
     DQ21
     DQ22                I/ O 0    D2               I/ O 0        D11                DQ48                I/ O 0     D6                I/ O 0     D15
      DQ23               I/ O 1                     I/ O 1                           DQ49                I/ O 1                       I/ O 1
                         I/ O 2                     I/ O 2                           DQ50                I/ O 2                       I/ O 2
/ DQS3                   I/ O 3                     I/ O 3                           DQ51                I/ O 3                       I/ O 3
D Q S3                  I/ O 4                     I/ O 4                           DQ52                I/ O 4                       I/ O 4
  DM3                    I/ O 5                     I/ O 5                           DQ53                I/ O 5                       I/ O 5
                         I/ O 6                     I/ O 6                           DQ54                I/ O 6                       I/ O 6
     DQ24                I/ O 7                     I/ O 7                           DQ55                I/ O 7                       I/ O 7
     DQ25
     DQ26                                                                            / DQS7
     DQ27                                                                             D Q S7
     DQ28                                                                              DM7
     DQ29
     DQ30                        DM / CS DQS / DQS                DM / CS DQS / DQS                              DM / CS DQS / DQS            DM / CS DQS / DQS
      DQ31
                         I/ O 0  D3                 I/ O 0        D12                DQ56                I/ O 0     D7                I/ O 0     D16
/ DQS8                   I/ O 1                     I/ O 1                           DQ57                I/ O 1                       I/ O 1
D Q S8                  I/ O 2                     I/ O 2                           DQ58                I/ O 2                       I/ O 2
  DM8                    I/ O 3                     I/ O 3                           DQ59                I/ O 3                       I/ O 3
                         I/ O 4                     I/ O 4                           DQ60                I/ O 4                       I/ O 4
      CB0                I/ O 5                     I/ O 5                           DQ61                I/ O 5                       I/ O 5
      CB1                I/ O 6                     I/ O 6                           DQ62                I/ O 6                       I/ O 6
      CB2                I/ O 7                     I/ O 7                           DQ63                I/ O 7                       I/ O 7
      CB3
      CB4                                                                            VDD SPD                          S e ria l       Clock Signal Loads
      CB5                                                                            VDD/VDDQ                          PD
      CB6                        DM / CS DQS / DQS                DM / CS DQS / DQS                                 DO-D 17           Clock Input SDRAMs
       CB7                                                                                   VREF
                         I/ O 0                     I/ O 0                                   VSS                    DO-D 17           CK0, /CK0  6
            BA0-BA2      I/ O 1                     I/ O 1
              A0-A13     I/ O 2                     I/ O 2                                                          DO-D 17           CK1, /CK1  6
                 CKE0    I/ O 3                     I/ O 3
                 CKE1    I/ O 4  D8                 I/ O 4        D17                                                                 CK2, /CK2  6
                 /CAS    I/ O 5                     I/ O 5
                 /RAS    I/ O 6                     I/ O 6                           SCL           SCL                           SDA
                   /W E  I/ O 7                     I/ O 7                                         WP
                 ODT0                                                                                    Serial PD
                 ODT1
                                 SDRAMS D0-D17                                                     A0    A1 A1
                                 SDRAMS D0-D17                                                     S A0  S A1 SA2
                                 SDRAMS D0-D8
                                 SDRAMS D9-D17                                                           Notes:
                                 SDRAMS D0-D17                                                           1. DQ,DM,DQS,/DQS resistors : 22  +/- 5 % .
                                 SDRAMS D0-D17                                                           2. Bax,Ax,/RAS,/CAS,/W E resistors : 7.5  +/- 5 %.
                                 SDRAMS D0-D17
                                 SDRAMS D0-D8
                                 SDRAMS D9-D17

Rev. 0.3 / Nov. 2008                                                                                                                                             10
                                                1240pin DDR2 SDRAM Unbuffered DIMMs

ABSOLUTE MAXIMUM RATINGS

                           Parameter            Symbol         Value     Unit Note
                                                            - 1.0 ~ 2.3
Voltage on VDD pin relative to Vss                  VDD     - 0.5 ~ 2.3  V   1
Voltage on VDDQ pin relative to Vss               VDDQ      - 0.5 ~ 2.3
Voltage on any pin relative to Vss              VIN, VOUT                V   1

                                                                         V   1

Operation Conditions and Environmental Parameters

                           Parameter            Symbol        Rating     Units Notes
DIMM Operating temperature (ambient)             TOPR         0 ~ +55     oC
Storage Temperature                               TSTG      -50 ~ +100
Storage Humidity (without condensation)          HSTG         5 to 95    oC  1
DIMM Barometric Pressure (operating & storage)   PBAR        105 to 69
DRAM Component Case Temperature Range            TCASE        0 ~+95     %   1

                                                                         K Pascal 2

                                                                         oC  3

Note:
1. Stress greater than those listed may cause permanent damage to the device. This is a stress rating only, and device

   functional operation at or above the conditions indicated is not implied. Expousure to absolute maximum rating con
   ditions for extended periods may affect reliablility.
2. Up to 9850 ft.
3. If the DRAM case temperature is Above 85oC, the Auto-Refresh command interval has to be reduced to
   tREFI=3.9us. For Measurement conditions of TCASE, please refer to the JEDEC document JESD51-2.

DC OPERATING CONDITIONS (SSTL_1.8)

Symbol                Parameter           Min.     Rating       Max.     Units Notes
                                           1.7       Typ.        1.9
  VDD   Supply Voltage                     1.7        1.8        1.9     V   1
VDDL   Supply Voltage for DLL             1.7        1.8        1.9
VDDQ   Supply Voltage for Output     0.49*VDDQ       1.8                V   1,2
  VREF  Input Reference Voltage       VREF-0.04             0.51*VDDQ
  VTT   Termination Voltage                1.7   0.50*VDDQ  VREF+0.04    V   1,2
VDDSPD  EEPROM Supply Voltage                        VREF
                                                        -        3.6     mV  3,4

                                                                         V   5

                                                                         V

Note:

  1. Min. Typ. and Max. values increase by 100mV for C3(DDR2-533 3-3-3) speed option.
  2. VDDQ tracks with VDD,VDDL tracks with VDD. AC parameters are measured with VDD,VDDQ and VDD.
  3. The value of VREF may be selected by the user to provide optimum noise margin in the system. Typically the

      value of VREF is expected to be about 0.5 x VDDQ of the transmitting device and VREF is expected to track vari-
      ations in VDDQ.
  4. Peak to peak ac noise on VREF may not exceed +/-2% VREF (dc).
  5. VTT of transmitting device must track VREF of receiving device.

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                                              1240pin DDR2 SDRAM Unbuffered DIMMs

INPUT DC LOGIC LEVEL

       Parameter       Symbol         Min                                 Max            Unit Note
                                VREF + 0.125                          VDDQ + 0.3          V
dc Input logic HIGH    VIH(DC)                                       VREF - 0.125         V
dc Input logic LOW     VIL(DC)       -0.30

INPUT AC LOGIC LEVEL

                                DDR2 400, 533                        DDR2 667, 800

       Parameter       Symbol                                                            Unit Note

                                Min           Max                    Min   Max            V
                                                                                          V
AC Input logic High VIH(AC)     VREF + 0.250          -     VREF + 0.200           -
AC Input logic Low VIL(AC)              -     VREF - 0.250          -      VREF - 0.200

AC INPUT TEST CONDITIONS

    Symbol                                Condition            Value       Units               Notes
VREF              Input reference voltage                   0.5 * VDDQ       V                    1
VSWING(MAX)       Input signal maximum peak to peak swing                    V                    1
SLEW              Input signal minimum slew rate                 1.0
                                                                 1.0       V/ns                 2, 3

Note:

1. Input waveform timing is referenced to the input signal crossing through the VREF level applied to the device
      under test.

2. The input signal minimum slew rate is to be maintained over the range from VREF to VIH(ac) min for rising edges
      and the range from VREF to VIL(ac) max for falling edges as shown in the below figure.

3. AC timings are referenced with input waveforms switching from VIL (ac) to VIH (ac) on the positive transitions
      and VIH (ac) to VIL (ac) on the negative transitions.

       VSWING(MAX)                                                               VDDQ
                                                                                 VIH(ac) min
                      delta TF                             delta TR              VIH(dc) min
                                                                                 VREF
       Falling Slew =  VREF - VIL(ac) max                  Rising Slew =         VIL(dc) max
                               delta TF                                          VIL(ac) max
                                                                                 VSS

                                                                           VIH(ac) min - VREF
                                                                                   delta TR

                                < Figure: AC Input Test Signal Waveform >

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                                               1240pin DDR2 SDRAM Unbuffered DIMMs

Differential Input AC logic Level

Symbol                Parameter                       Min.              Max.                     Units Note

VID (ac) ac differential input voltage                0.5               VDDQ + 0.6               V      1

VIX (ac) ac differential cross point voltage   0.5 * VDDQ - 0.175 0.5 * VDDQ + 0.175             V      2

1. VIN(DC) specifies the allowable DC execution of each input of differential pair such as CK, CK, DQS, DQS, LDQS,
   LDQS, UDQS and UDQS.

2. VID(DC) specifies the input differential voltage |VTR -VCP | required for switching, where VTR is the true input (such as
CK, DQS, LDQS or UDQS) level and VCP is the complementary input (such as CK, DQS, LDQS or UDQS) level. The
minimum value is equal to VIH(DC) - VIL(DC).

                      VTR                      VDDQ                              Crossing point
                      VCP                        VID
                                                                        VIX or VOX

                                                   VSSQ

                                        < Differential signal levels >

Note:

1. VID(AC) specifies the input differential voltage |VTR -VCP | required for switching, where VTR is the true input signal
(such as CK, DQS, LDQS or UDQS) and VCP is the complementary input signal (such as CK, DQS, LDQS or UDQS).
The minimum value is equal to V IH(AC) - VIL(AC).
2. The typical value of VIX(AC) is expected to be about 0.5 * VDDQ of the transmitting device and VIX(AC) is expected to
track variations in VDDQ. VIX(AC) indicates the voltage at which differential input signals must cross.

DIFFERENTIAL AC OUTPUT PARAMETERS

Symbol                      Parameter                   Min.                     Max.            Units  Note
VOX (ac)  ac differential cross point voltage  0.5 * VDDQ - 0.125       0.5 * VDDQ + 0.125         V      1

Note:
1. The typical value of VOX(AC) is expected to be about 0.5 * VDDQ of the transmitting device and VOX(AC) is expected to
track variations in VDDQ. VOX(AC) indicates the voltage at which differential output signals must cross.

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                                                     1240pin DDR2 SDRAM Unbuffered DIMMs

OUTPUT BUFFER LEVELS

OUTPUT AC TEST CONDITIONS

Symbol                                  Parameter    SSTL_18     Units  Notes
VOTR     Output Timing Measurement Reference Level  0.5 * VDDQ    V       1

Note:

1. The VDDQ of the device under test is referenced.

OUTPUT DC CURRENT DRIVE

Symbol                                 Parameter     SSTl_18     Units  Notes
IOH(dc)  Output Minimum Source DC Current            - 13.4      mA    1, 3, 4
IOL(dc)  Output Minimum Sink DC Current               13.4       mA    2, 3, 4

Note:

1.VDDQ = 1.7 V; VOUT = 1420 mV. (VOUT - VDDQ)/IOH must be less than 21 ohm for values of VOUT between VDDQ and
VDDQ - 280 mV.
2. VDDQ = 1.7 V; VOUT = 280 mV. VOUT/IOL must be less than 21 ohm for values of VOUT between 0 V and 280 mV.
3. The dc value of VREF applied to the receiving device is set to VTT
4. The values of IOH(dc) and IOL(dc) are based on the conditions given in Notes 1 and 2. They are used to test device
drive current capability to ensure VIH min plus a noise margin and VIL max minus a noise margin are delivered to an
SSTL_18 receiver. The actual current values are derived by shifting the desired driver operating point along a 21 ohm
load line to define a convenient driver current for measurement.

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                               1240pin DDR2 SDRAM Unbuffered DIMMs

PIN Capacitance (VDD=1.8V,VDDQ=1.8V, TA=25C)

512MB: HMP164U6EFR6C           Symbol                                       Min  Max  Unit

                          Pin    CCK                                        18   22   pF
  CK, CK                          CI1
  CKE, ODT,CS                     CI2                                       57   63   pF
  Address, RAS, CAS, WE          CIO
  DQ, DM, DQS, DQS                                                          42   48   pF

                                                                            7    9    pF

1GB: HMP112U6EFR8C             Symbol                                       Min  Max  Unit

                          Pin    CCK                                        22   30   pF
  CK, CK                          CI1
  CKE, ODT,CS                     CI2                                       62   84   pF
  Address, RAS, CAS, WE          CIO
  DQ, DM, DQS, DQS                                                          42   64   pF

                                                                            6    9    pF

1GB: HMP112U7EFR8C             Symbol                                       Min  Max  Unit

                          Pin    CCK                                        22   30   pF
  CK, CK                          CI1
  CKE, ODT, CS                    CI2                                       63   85   pF
  Address, RAS, CAS, WE          CIO
  DQ, DM, DQS, DQS                                                          43   66   pF

                                                                            6    9    pF

2GB: HMP125U6EFR8C             Symbol                                       Min  Max  Unit

                          Pin    CCK                                        22   35   pF
  CK, CK                          CI1
  CKE, ODT, CS                    CI2                                       64   87   pF
  Address, RAS, CAS, WE          CIO
  DQ, DM, DQS, DQS                                                          50   88   pF

                                                                            8    13   pF

2GB: HMP125U7EFR8C             Symbol                                       Min  Max  Unit

                          Pin  CCK                                          23    35   pF
  CK, CK                                                                          89   pF
  CKE, ODT, CS                 CI1                                          65    92   pF
  Address, RAS, CAS, WE                                                           13   pF
  DQ, DM, DQS, DQS             CI2                                          52

                               CIO                                          9

Note:
1. Pins not under test are tied to GND.
2. These value are guaranteed by design and tested on a sample basis only.

Rev. 0.3 / Nov. 2008                                                                        15
                           1240pin DDR2 SDRAM Unbuffered DIMMs

IDD SPECIFICATIONS (TCASE: 0 to 95C)

512MB, 64M x 64 U-DIMM: HMP164U6EFR6C

Symbol              C4               Y5                                        S5/S6   Unit  Note
          (DDR2 533@CL 4)  (DDR2 667@CL 5)                           (DDR2 800@CL5&6)
   IDD0                                                                                 mA     1
   IDD1              340              360                                         380   mA
  IDD2P              440              460                                         480   mA
IDD2Q                40               40                                          40   mA
IDD2N               180              120                                         128   mA
IDD3P(F)             140              160                                         180   mA
IDD3P(S)             100              100                                         100   mA
IDD3N                48               48                                          48   mA
IDD4W               180              200                                         220   mA
IDD4R               620              800                                         920   mA
IDD5B               620              740                                         860   mA
   IDD6              640              660                                         680   mA
   IDD7               40               40                                          40   mA
                     920              1040                                       1160

Note: 1. IDD6 current values are guaranted up to Tcase of 85C max.

Rev. 0.3 / Nov. 2008                                                                               16
                                                     1240pin DDR2 SDRAM Unbuffered DIMMs

IDD SPECIFICATIONS (TCASE: 0 to 95C)

1GB, 128M x 64 U-DIMM: HMP112U6EFR8C

Symbol              C4               Y5                                        S5/S6   Unit  Note
          (DDR2 533@CL 4)  (DDR2 667@CL 5)                           (DDR2 800@CL5&6)
   IDD0                                                                                 mA     1
   IDD1              520              560                                         600   mA
  IDD2P              600              640                                         680   mA
IDD2Q                80               80                                          80   mA
IDD2N               216              240                                         256   mA
IDD3P(F)             280              320                                         360   mA
IDD3P(S)             200              200                                         200   mA
IDD3N                96               96                                          96   mA
IDD4W               360              400                                         440   mA
IDD4R               960              1160                                       1360   mA
IDD5B               960              1120                                       1280   mA
   IDD6              1280             1320                                       1360   mA
   IDD7               80               80                                          80   mA
                     1400             1560                                       1840

1GB, 128M x 72 ECC U-DIMM: HMP112U7EFR8C

Symbol              C4               Y5                                      S5/S6     Unit  Note
          (DDR2 533@CL 4)  (DDR2 667@CL 5)                           (DDR2 800@CL 5)
   IDD0                                                                                 mA     1
   IDD1              585              630                                       675     mA
IDD2P               675              720                                       765     mA
IDD2Q                90               90                                        90     mA
IDD2N               243              270                                       288     mA
IDD3P(F)             315              360                                       405     mA
IDD3P(S)             225              225                                       225     mA
IDD3N               108              108                                       108     mA
IDD4W               405              450                                       495     mA
IDD4R               1080             1305                                      1530    mA
IDD5B               1080             1260                                      1440    mA
   IDD6              1440             1485                                      1530    mA
   IDD7               90               90                                        90     mA
                     1575             1755                                      2070

Note: 1. IDD6 current values are guaranted up to Tcase of 85C max.

Rev. 0.3 / Nov. 2008                                                                               17
                           1240pin DDR2 SDRAM Unbuffered DIMMs

2GB, 256M x 64 U - DIMM: HMP125U6EFR8C

Symbol              C4               Y5                                        S5/S6   Unit  Note
          (DDR2 533@CL 4)  (DDR2 667@CL 5)                           (DDR2 800@CL5&6)
   IDD0                                                                                 mA     1
   IDD1              800              880                                         960   mA
  IDD2P              880              960                                        1040   mA
IDD2Q               160              160                                         160   mA
IDD2N               432              480                                         512   mA
IDD3P(F)             560              640                                         720   mA
IDD3P(S)             400              400                                         400   mA
IDD3N               192              192                                         192   mA
IDD4W               720              800                                         880   mA
IDD4R               1240             1480                                       1720   mA
IDD5B               1240             1440                                       1640   mA
   IDD6              1560             1640                                       1720   mA
   IDD7              160              160                                         160   mA
                     1680             1880                                       2200

2GB, 256M x 72 ECC U-DIMM: HMP125U7EFR8C

Symbol              C4               Y5                                        S5/S6   Unit  Note
          (DDR2 533@CL 4)  (DDR2 667@CL 5)                           (DDR2 800@CL5&6)
   IDD0                                                                                 mA     1
   IDD1              900              990                                        1080   mA
  IDD2P              990              1080                                       1170   mA
IDD2Q               180              180                                         180   mA
IDD2N               486              540                                         576   mA
IDD3P(F)             630              720                                         810   mA
IDD3P(S)             450              450                                         450   mA
IDD3N               216              216                                         216   mA
IDD4W               810              900                                         990   mA
IDD4R               1395             1665                                       1935   mA
IDD5B               1395             1620                                       1845   mA
   IDD6              1755             1845                                       1935   mA
   IDD7              180              180                                         180   mA
                     1890             2115                                       2475

Note: 1. IDD6 current values are guaranted up to Tcase of 85C max.

Rev. 0.3 / Nov. 2008                                                                               18
                      1240pin DDR2 SDRAM Unbuffered DIMMs

IDD MEASUREMENT CONDITIONS

Symbol                Conditions                                                                                   Units
IDD0                                                                                                                mA
IDD1    Operating one bank active-precharge current; tCK = tCK(IDD), tRC = tRC(IDD), tRAS = tRASmin
IDD2P   (IDD);CKE is HIGH, CS is HIGH between valid commands; Address bus inputs are SWITCHING; Data bus            mA
IDD2Q   inputs are SWITCHING                                                                                        mA
IDD2N                                                                                                               mA
IDD3P   Operating one bank active-read-precharge current; IOUT = 0mA;BL = 4, CL = CL(IDD), AL = 0; tCK =            mA
IDD3N   tCK(IDD), tRC = tRC (IDD), tRAS = tRASmin (IDD), tRCD = tRCD(IDD); CKE is HIGH, CS is HIGH between          mA
IDD4W   valid commands; Address bus inputs are SWITCHING; Data pattern is same as IDD4W                             mA
IDD4R                                                                                                               mA
IDD5B   Precharge power-down current; All banks idle; tCK = tCK(IDD); CKE is LOW; Other control and address
IDD6    bus inputs are STABLE; Data bus inputs are FLOATING                                                         mA

IDD7    Precharge quiet standby current; All banks idle; tCK = tCK(IDD);CKE is HIGH, CS is HIGH; Other control      mA
        and address bus inputs are STABLE; Data bus inputs are FLOATING
                                                                                                                    mA
        Precharge standby current; All banks idle; tCK = tCK(IDD); CKE is HIGH, CS is HIGH; Other control and       mA
        address bus inputs are SWITCHING; Data bus inputs are SWITCHING
                                                                                                                    mA
        Active power-down current; All banks open; tCK = tCK(IDD);           Fast PDN Exit MRS(12) = 0
        CKE is LOW; Other control and address bus inputs are STABLE;         Slow PDN Exit MRS(12) = 1
        Data bus inputs are FLOATING

        Active standby current; All banks open; tCK = tCK(IDD), tRAS = tRASmax (IDD), tRP =tRP(IDD); CKE is
        HIGH, CS is HIGH between valid commands; Other control and address bus inputs are SWITCHING; Data
        bus inputs are SWITCHING

        Operating burst write current; All banks open, Continuous burst writes; BL = 4, CL = CL(IDD), AL = 0; tCK
        = tCK(IDD), tRAS = tRASmax (IDD), tRP = tRP(IDD); CKE is HIGH, CS is HIGH between valid commands;
        Address bus inputs are SWITCHING; Data bus inputs are SWITCHING

        Operating burst read current; All banks open, Continuous burst reads, IOUT = 0mA; BL = 4, CL = CL(IDD),
        AL = 0; tCK = tCK(IDD), tRAS = tRASmax (IDD), tRP = tRP(IDD); CKE is HIGH, CS is HIGH between valid
        commands; Address bus inputs are SWITCHING; Data pattern is same as IDD4W

        Burst refresh current; tCK = tCK(IDD); Refresh command at every tRFC(IDD) interval; CKE is HIGH, CS is
        HIGH between valid commands; Other control and address bus inputs are SWITCHING; Data bus inputs are
        SWITCHING

        Self refresh current; CK and CK at 0V; CKE  0.2V; Other control and  Normal
        address bus inputs are FLOATING; Data bus inputs are FLOATING.       Low Power
        IDD6 current values are guaranted up to Tcase of 85 max.

        Operating bank interleave read current; All bank interleaving reads, IOUT = 0mA; BL = 4, CL = CL(IDD),
        AL = tRCD(IDD)-1*tCK(IDD); tCK = tCK(IDD), tRC = tRC(IDD), tRRD = tRRD(IDD), tRCD = 1*tCK(IDD); CKE
        is HIGH, CS is HIGH between valid commands; Address bus inputs are STABLE during DESELECTs; Data
        pattern is same as IDD4R; - Refer to the following page for detailed timing conditions

Note:
1. IDD specifications are tested after the device is properly initialized
2. Input slew rate is specified by AC Parametric Test Condition
3. IDD parameters are specified with ODT disabled.
4. Data bus consists of DQ, DM, DQS, DQS, RDQS, RDQS, LDQS, LDQS, UDQS, and UDQS. IDD values must be met

  with all combinations of EMRS bits 10 and 11.
5. Definitions for IDD

     LOW is defined as Vin  VILAC (max)
     HIGH is defined as Vin  VIHAC (min)
     STABLE is defined as inputs stable at a HIGH or LOW level
     FLOATING is defined as inputs at VREF = VDDQ/2
     SWITCHING is defined as:
     inputs changing between HIGH and LOW every other clock cycle (once per two clocks) for address and control sig-
     nals, and inputs changing between HIGH and LOW every other data transfer (once per clock) for DQ signals not
     including masks or strobes.

Rev. 0.3 / Nov. 2008                                                                                               19
                                                                1240pin DDR2 SDRAM Unbuffered DIMMs

Electrical Characteristics & AC Timings

Speed Bins and CL, tRCD, tRP, tRC and tRAS for Corresponding Bin

        Speed                     DDR2-800 DDR2-800 (S6) DDR2-667 DDR2-533 (C4) Unit

Bin (CL-tRCD-tRP)                            (S5)                                     (Y5)
     Parameter
                                             5-5-5                6-6-6               5-5-5        4-4-4
   CAS Latency
         tRCD                                min                  min                 min                min
          tRP
          tRC                                       5             6                      5               4             ns
         tRAS
                                             12.5                 15                  15                 15            ns

                                             12.5                 15                  15                 15            ns

                                             57.5                 45                  60                 60            ns

                                             45                   60                  45                 45            ns

AC Timing Parameters by Speed Grade

                                                                            DDR2-400            DDR2-533

                   Parameter                            Symbol                                                         Unit Note

                                                                      Min     Max            Min              Max

Data-Out edge to Clock edge Skew                        tAC           -600    600            -500             500      ps
                                                                                                                       ns
DQS-Out edge to Clock edge Skew                         tDQSCK        -500    500            -500             450      CK
                                                                                                                       CK
Clock High Level Width                                  tCH            0.45   0.55           0.45             0.55

Clock Low Level Width                                   tCL            0.45   0.55           0.45             0.55

Clock Half Period                                       tHP           min             -          min          -        ns
                                                                  (tCL, tCH)                 (tCL, tCH)

System Clock Cycle Time                                 tCK           5000    8000           3750             8000     ps

DQ and DM input setup time                              tDS            150            -      100              -        ps    1

DQ and DM input hold time                               tDH            275            -      225              -        ps    1

Control & Address input Pulse Width for each input      tIPW           0.6            -      0.6              -        tCK

DQ and DM input pulse width for each input pulse width  tDIPW         0.35            -      0.35             -        tCK
for each input

Data-out high-impedance window from CK, /CK             tHZ              -    tAC max        -                tAC max ps

DQS low-impedance time from CK/CK                       tLZ(DQS)    tAC min    tAC max          tAC min       tAC max ps
DQ low-impedance time from CK/CK                        tLZ(DQ)    2*tAC min   tAC max        2*tAC min
DQS-DQ skew for DQS and associated DQ signals            tDQSQ                                                tAC max  ps
DQ hold skew factor                                                      -        350               -
DQ/DQS output hold time from DQS                          tQHS           -        450               -         300      ps
Write command to first DQS latching transition             tQH    tHP - tQHS                 tHP - tQHS
DQS input high pulse width                               tDQSS    WL - 0.25         -         WL - 0.25       400      ps
DQS input low pulse width                                tDQSH        0.35    WL + 0.25          0.35
DQS falling edge to CK setup time                        tDQSL        0.35                       0.35         -        ps
DQS falling edge hold time from CK                        tDSS         0.2          -             0.2
Mode register set command cycle time                      tDSH         0.2          -             0.2         WL + 0.25 tCK
Write preamble                                            tMRD          2           -              2
                                                         tWPRE         0.35         -             0.35        -        tCK
                                                                                    -
                                                                                    -                         -        tCK

                                                                                                              -        tCK

                                                                                                              -        tCK

                                                                                                              -        tCK

                                                                                                              -        tCK

Rev. 0.3 / Nov. 2008                                                                                                            20
                                                           1240pin DDR2 SDRAM Unbuffered DIMMs

                                                                                                              - continued -

                                                            DDR2-400                 DDR2-533

                      Parameter                     Symbol                                                    Unit Note

Address and control input setup time                        Min          Max         Min                 Max    ps
Address and control input hold time                                                                             ps
Read preamble                                       tIS     350          -           250                 -     tCK
Read postamble                                                                                                 tCK
Auto-Refresh to Active/Auto-Refresh command period  tIH     475          -           375                 -
Row Active to Row Active Delayfor 1KB page size                                                                ns
Row Active to Row Active Delayfor 2KB page size     tRPRE   0.9          1.1         0.9                 1.1
Four Activate Window for 1KB page size                                                                          ns
Four Activate Window for 2KB page size              tRPST   0.4          0.6         0.4                 0.6    ns
CAS to CAS command delay                                                                                        ns
Write recovery time                                 tRFC    127.5        -           127.5               -      ns
Auto Precharge Write Recovery + Precharge Time                                                                 tCK
Write to Read Command Delay                         tRRD    7.5          -           7.5                 -      ns
Internal read to precharge command delay                                                                       tCK
Exit self refresh to a non-read command             tRRD    10           -           10                  -      ns
Exit self refresh to a read command                                                                             ns
Exit precharge power down to any non-read command   tFAW    37.5         -           37.5                -      ns
Exit active power down to read command                                                                         tCK
Exit active power down to read command              tFAW    50           -           50                  -     tCK
(Slow exit, Lower power)                                                                                       tCK
CKE minimum pulse width                             tCCD    2                        2
(high and low pulse width)                                                                                     tCK
ODT turn-on delay                                   tWR     15           -           15                  -
ODT turn-on
ODT turn-on (Power-Down mode)                       tDAL    tWR + tRP    -           tWR + tRP           -
ODT turn-off delay
ODT turn-off                                        tWTR    10           -           7.5                 -

ODT turn-off (Power-Down mode)                      tRTP    7.5                      7.5

ODT to power down entry latency                     tXSNR   tRFC + 10                tRFC + 10

ODT power down exit latency                         tXSRD   200          -           200                 -
OCD drive mode output delay
Minimum time clocks remains ON after CKE            tXP     2            -           2                   -
asynchronously drops LOW
                                                    tXARD   2                        2
Average periodic Refresh Interval
                                                    tXARDS  6 - AL                   6 - AL

                                                    tCKE    3                        3                        tCK

                                                    tAOND   2            2           2                   2    tCK

                                                    tAON    tAC (min) tAC(max)+1 tAC (min) tAC(max)+1 ns

                                                    tAONPD  tAC(min)+2   2tCK+tAC(m  tAC(min)+2   2tCK+tAC(m  ns
                                                                             ax)+1                    ax)+1

                                                    tAOFD   2.5          2.5         2.5                 2.5  tCK

                                                    tAOF    tAC (min)    tAC (max)+  tAC (min)    tAC (max)+  ns
                                                                              0.6                      0.6

                                                    tAOFPD  tAC(min)+2   2.5tCK+tA   tAC(min)+2   2.5tCK+tA   ns
                                                                         C(max)+1                 C(max)+1

                                                    tANPD   3                        3                        tCK

                                                    tAXPD   8                        8                        tCK

                                                    tOIT    0            12          0                   12   ns

                                                    tDelay  tIS + tCK +              tIS + tCK +              ns

                                                            tIH                      tIH

                                                    tREFI   -            7.8         -                   7.8  us 2

                                                    tREFI   -            3.9         -                   3.9  us 3

Note:
1. For details and notes, please refer to the relevant HYNIX component datasheet (HY5PS1G[8, 16]31CFP).
2. 0C TCASE C
C TCASEC

Rev. 0.3 / Nov. 2008                                                                                                21
                                                           1240pin DDR2 SDRAM Unbuffered DIMMs

                     Parameter                      Symbol    DDR2-667                  DDR2-800                  Unit Note

DQ output access time from CK/CK                    tAC       min         max           min         max
DQS output access time from CK/CK                   tDQSCK
CK high-level width                                 tCH       -450        +450          -400        +400          ps
CK low-level width                                  tCL                                                           ps
                                                    tHP       -400        +400          -350        +350          tCK
CK half period                                      tCK                                                           tCK
                                                              0.45        0.55          0.45        0.55
Clock cycle time, CL=x
DQ and DM input setup time                                    0.45        0.55          0.45        0.55

(differential strobe)                                         min(tCL,                  min(tCL,                  ps
                                                                                     -                         -
DQ and DM input hold time
                                                                tCH)                      tCH)
(differential strobe)
                                                              3000        8000          2500                      ps
Control & Address input pulse width for each
input                                               tDS       100         -             50          -             ps   1
DQ and DM input pulse width for each input
Data-out high-impedance time from CK/CK             tDH       175         -             125         -             ps   1
DQS low-impedance time from CK/CK
DQ low-impedance time from CK/CK                    tIPW      0.6         -             0.6         -             tCK
DQS-DQ skew for DQS and associated DQ
signals                                             tDIPW        0.35          -        0.35        -             tCK
DQ hold skew factor                                 tHZ            -      tAC max
DQ/DQS output hold time from DQS                    tLZ(DQS)              tAC max       -           tAC max ps
First DQS latching transition to associated clock   tLZ(DQ)    tAC min    tAC max
edge                                                          2*tAC min                 tAC min tAC max ps
DQS input high pulse width
DQS input low pulse width                                                               2*tAC min tAC max ps
DQS falling edge to CK setup time
DQS falling edge hold time from CK                  tDQSQ     -           240           -           200           ps
Mode register set command cycle time
Write preamble                                      tQHS      -           340           -           300           ps
Write postamble                                     tQH
Address and control input setup time                          tHP - tQHS  -             tHP - tQHS  -             ps
Address and control input hold time
Read preamble                                       tDQSS     - 0.25      + 0.25        - 0.25      + 0.25 tCK
Read postamble
                                                    tDQSH     0.35        -             0.35        -             tCK
Auto-Refresh to Active/Auto-Refresh command period                                      0.35
                                                    tDQSL     0.35        -              0.2        -             tCK
Active to active command period for 1KB page                                             0.2
size products                                       tDSS      0.2         -                         -             tCK
Active to active command period for 2KB page                                              2
size products                                       tDSH      0.2         -              0.35       -             tCK
Four Active Window for 1KB page size products                                            0.4
Four Active Window for 2KB page size products       tMRD      2           -              175        -             tCK
                                                                                         250
                                                    tWPRE     0.35        -              0.9        -             tCK
                                                                                         0.4
                                                    tWPST     0.4         0.6           127.5       0.6           tCK

                                                    tIS       200         -                         -             ps

                                                    tIH       275         -                         -             ps

                                                    tRPRE     0.9         1.1                       1.1           tCK

                                                    tRPST     0.4         0.6                       0.6           tCK

                                                    tRFC      127.5       -                         -             ns

                                                    tRRD      7.5         -             7.5         -             ns

                                                    tRRD      10          -             10          -             ns

                                                    tFAW      37.5        -             35          -             ns

                                                    tFAW      50          -             45          -             ns

Rev. 0.3 / Nov. 2008                                                                                                      22
                                                                        1240pin DDR2 SDRAM Unbuffered DIMMs

                                                                                                                 - continued -

              Parameter                   Symbol                           DDR2-667                 DDR2-800           Unit Note

                                                                        min          max         min        max

CAS to CAS command delay                  tCCD                          2                        2                     tCK

Write recovery time                       tWR                           15           -           15         -          ns

Auto precharge write recovery + precharge time tDAL                     WR+tRP       -           WR+tRP     -          tCK

Internal write to read command delay      tWTR                          7.5          -           7.5        -          ns

Internal read to precharge command delay  tRTP                          7.5                      7.5                   ns

Exit self refresh to a non-read command   tXSNR                         tRFC + 10                tRFC +                ns

                                                                                                 10

Exit self refresh to a read command       tXSRD                         200          -           200        -          tCK

Exit precharge power down to any non-read                               2            -           2          -          tCK
                                                                   tXP

command

Exit active power down to read command    tXARD                         2                        2                     tCK

Exit active power down to read command    tXARDS                        7 - AL                   8 - AL                tCK
(Slow exit, Lower power)

CKE minimum pulse width                   tCKE                          3                        3                     tCK
(high and low pulse width)

ODT turn-on delay                         tAOND                         2            2           2          2          tCK

ODT turn-on                               tAON                          tAC (min)    tAC (max)   tAC (min)  tAC (max)  ns
                                                                                        +0.7                   +0.7

ODT turn-on (Power-Down mode)             tAONPD                        tAC(min)+2       2tCK+ tAC (min) 2tCK+         ns
                                                                                     tAC(max)+1 +2 tAC(max)+1

ODT turn-off delay                        tAOFD                         2.5          2.5         2.5        2.5        tCK

ODT turn-off                              tAOF                          tAC (min)    tAC (max)+  tAC (min)  tAC (max)  ns
                                                                                          0.6                  +0.6

ODT turn-off (Power-Down mode)            tAOFPD                        tAC (min)      2.5tCK+ tAC (min) 2.5tCK+       ns
                                                                            +2       tAC(max)+1 +2 tAC(max)+1

ODT to power down entry latency           tANPD                         3                        3                     tCK

ODT power down exit latency               tAXPD                         8                        8                     tCK

OCD drive mode output delay               tOIT                          0            12          0          12         ns

Minimum time clocks remains ON after CKE  tDelay                        tIS + tCK +              tIS + tCK             ns
asynchronously drops LOW                                                     tIH                    + tIH

Average periodic Refresh Interval         tREFI                         -            7.8         -          7.8        us       2

                                          tREFI                         -            3.9         -          3.9        us       3

Note:
1. For details and notes, please refer to the relevant HYNIX component datasheet (HY5PS1G[8,16]31CFP).
2. 0C TCASE C
C TCASEC

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                                                                                       1240pin DDR2 SDRAM Unbuffered DIMMs

PACKAGE OUTLINE
64Mx 64 - HMP164U6EFR6C

                                                                                'SPOU                                           4JEF

                                                                                                                                   NBY
                                                                              

4.00.1                                                                                                                         (Front)

                                                                                                                              

                                               %FUBJM"                         %FUBJM#

                                                                                                                                1. 27 0.10

                                                                                                                          
                       
                                                      
                     

                                                                               #BDL


     

                                                                                                                           

%FUBJMPG$POUBDUT"                              %FUBJMPG$POUBDUT#

                                                  

                         0.20
                                                                             

         0.05

                                                0.10
                                               

         /PUF
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Rev. 0.3 / Nov. 2008                                                                                                                        24
                                                                              1240pin DDR2 SDRAM Unbuffered DIMMs

PACKAGE OUTLINE
128Mx 64 - HMP112U6EFR8C

                                                                            'SPOU          4JEF

                                                                                              NBY
                                                                           

                                                                                           (Front)

4.00.1                                                                                 

                                                                            %FUBJM#

                                                                                           1. 27 0.10

                       %FUBJM"                                                      

         


         

                                                                            #BDL


     

                                                                                       

%FUBJMPG$POUBDUT"     %FUBJMPG$POUBDUT#

                          

                        0.20
                                                                          

         0.05

                      0.10
                     

         /PUF
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                                                   1240pin DDR2 SDRAM Unbuffered DIMMs

PACKAGE OUTLINE
128Mx 72 - HMP112U7EFR8C

                                           'SPOU                                                    4JEF

                                                                                                       NBY
                                          

                                                                                                    (Front)

4.00.1                                                                                          

                                                                                                    1. 27 0.10

                       
         %FUBJM"                                                      
                     
                                                    %FUBJM#

                                          #BDL


     

                                                                                                

%FUBJMPG$POUBDUT"               %FUBJMPG$POUBDUT#

                                    
                         0.20
                                

         0.05

                                0.10
                                

         /PUF
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                                                   1240pin DDR2 SDRAM Unbuffered DIMMs

PACKAGE OUTLINE
256Mx 64 - HMP125U6EFR8C

                                             'SPOU                                                     4JEF

                                                                                                        NBY
                                            

4.00.1                                                                                             

                                                       %FUBJM#                                         
                       

                                 %FUBJM"                                                         
                                                   

                                            #BDL


     

                                                                                                   

%FUBJMPG$POUBDUT"               %FUBJMPG$POUBDUT#

                                   
                         0.20
                                          

         0.05

                                 0.10
                                

         /PUF
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                                                  1240pin DDR2 SDRAM Unbuffered DIMMs

PACKAGE OUTLINE                                                                                     4JEF
256Mx 72 - HMP125U7EFR8C
                                                                                                     NBY
                                       'SPOU

                                                                  
                                                                  

4.00.1                                                                                          

                                                     %FUBJM#                                       
                     

                                %FUBJM"                                                      
                                                   

                                           #BDL


     

                                                                                                

%FUBJMPG$POUBDUT"              %FUBJMPG$POUBDUT#

                                   
                        0.20
                                         

         0.05

                               0.10
                              

         /PUF
"MMEJNFOTJPOTBSFJONJMMJNFUFSTVOMFTTPUIFSXJTFTUBUFE

Rev. 0.3 / Nov. 2008                                                                                      28
                      1240pin DDR2 SDRAM Unbuffered DIMMs

REVISION HISTORY                 History              Date
                      Initial data sheet released  Jun. 2008
    Revision                                       Sep. 2008
        0.1               Editorial Correction     Nov. 2008
        0.2           Corrected Block Diagram
        0.3

Rev. 0.3 / Nov. 2008                                          29
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