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EX256-PCS49

器件型号:EX256-PCS49
器件类别:半导体    可编程逻辑器件   
厂商名称:ETC
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器件描述

FPGA, 256 CLBS, 6000 GATES, 178 MHz, PQFP100

现场可编程门阵列, 256 CLBS, 6000 门, 178 MHz, PQFP100

参数
参数名称属性值
端子数量100
最小工作温度0.0 Cel
最大工作温度70 Cel
加工封装描述0.50 MM PITCH, PLASTIC, TQFP-100
each_compliYes
状态Active
可编程逻辑类型FIELD PROGRAMMABLE GATE ARRAY
clock_frequency_max178 MHz
一个CLB模块最大延时1.4 ns
jesd_30_codeS-PQFP-G100
jesd_609_codee0
moisture_sensitivity_level3
可配置逻辑模块数量256
等效门电路数量6000
组织256 CLBS, 6000 GATES
包装材料PLASTIC/EPOXY
ckage_codeLFQFP
包装形状SQUARE
包装尺寸FLATPACK, LOW PROFILE, FINE PITCH
eak_reflow_temperature__cel_225
seated_height_max1.6 mm
额定供电电压2.5 V
最小供电电压2.3 V
最大供电电压2.7 V
表面贴装YES
工艺CMOS
温度等级COMMERCIAL
端子涂层TIN LEAD
端子形式GULL WING
端子间距0.5000 mm
端子位置QUAD
ime_peak_reflow_temperature_max__s_30
length14 mm
width14 mm
dditional_featureALSO REQUIRES 3.3V OR 5V SUPPLY

EX256-PCS49器件文档内容

                                                                    v3.0

eX Family FPGAs

Leading Edge Performance                               Individual Output Slew Rate Control
240 MHz System Performance                            2.5V, 3.3V, and 5.0V Mixed Voltage Operation with 5.0V
3.9ns Clock-to-Out (Pad-to-Pad)
350 MHz Internal Performance                            Input Tolerance and 5.0V Drive Strength
                                                       Software Design Support with Actel Designer Series and
Specifications
3,000 to 12,000 Available System Gates                  Libero Tools
As Many as 512 Maximum Flip-Flops (Using CC Macros)
0.22 CMOS Process Technology                         Up to 100% Resource Utilization with 100% Pin Locking
Up to 132 User-Programmable I/O Pins
                                                       Deterministic Timing
Features
High-Performance, Low-Power Antifuse FPGA             Unique In-System Diagnostic and Verification Capability
LP/Sleep Mode for Additional Power Savings              with Silicon Explorer II
Advanced Small-footprint Packages
Hot-Swap Compliant I/Os                               Boundary Scan Testing in Compliance with IEEE Standard
Single-Chip Solution                                    1149.1 (JTAG)
Nonvolatile
Live on power up                                     Secure Programming Technology Prevents Reverse
Power-Up/Down Friendly (No Sequencing Required for      Engineering and Design Theft

   Supply Voltages)                                    General Description
Configurable Weak-Resistor Pull-Up or Pull-Down for
                                                       The eX family of FPGAs is a low-cost solution for low-power,
   Tristated Outputs during Power Up                   high-performance designs. The inherent low power
                                                       attributes of the antifuse technology, coupled with an
                                                       additional low static power mode, make these devices ideal
                                                       for power-sensitive applications. Fabricated with an
                                                       advanced 0.22 CMOS antifuse technology, these devices

                                                       achieve high performance with no power penalty.

eX Product Profile                         eX64          eX128        eX256

Device                                    3,000          6,000       12,000
                                           2,000          4,000        8,000
Capacity                                                  128          256
    System Gates                             64            256          512
    Typical Gates                           128            100          132
                                             84        F, Std, P  F, Std, P
Register Cells (Dedicated Flip-Flops)  F, Std, P        C, I         C, I
Combinatorial Cells                        C, I
Maximum User I/Os                                       64, 100        100
Speed Grades                             64, 100        49, 128     128, 180
Temperature Grades                       49, 128
Package (by pin count)

    TQFP
    CSP

December 2001                                                                    1

2001 Actel Corporation
                                                                                                       eX Family FPGAs

Ordering Information

             eX128  P  TQ 100

                                                           Application (Temperature Range)
                                                            Blank = Commercial (0 to +70C)

                                                                   I = Industrial (40 to +85C)
                                                                PP = Pre-production

                                                Package Lead Count

                                   Package Type
                                         TQ = Thin (1.4mm) Quad Flat Pack
                                         CS = Chip-Scale Package (0.8mm pitch)

                        Speed Grade
                          Blank = Standard Speed
                              P = Approximately 30% Faster than Standard
                              F = Approximately 40% Slower than Standard

                    Part Number     64 Dedicated Flip-Flops (3,000 System Gates)
                          eX64 =    128 Dedicated Flip-Flops (6,000 System Gates)
                          eX128 =   256 Dedicated Flip-Flops (12,000 System Gates)
                          eX256 =

Product Plan

                                                                             Speed Grade               Application

                                                                   F        Std          P           C                      I

eX64 Device

64-Pin Thin Quad Flat Pack (TQFP)                                                                                             
100-Pin Thin Quad Flat Pack (TQFP)
49-Pin Chip Scale Package (CSP)                                                                                               
128-Pin Chip Scale Package (CSP)
eX128 Device                                                                                                                  

                                                                                                                              

64-Pin Thin Quad Flat Pack (TQFP)                                                                                             
100-Pin Thin Quad Flat Pack (TQFP)
49-Pin Chip Scale Package (CSP)                                                                                               
128-Pin Chip Scale Package (CSP)
eX256 Device                                                                                                                  

                                                                                                                              

100-Pin Thin Quad Flat Pack (TQFP)                                                                                            

128-Pin Chip Scale Package (CSP)                                                                                             

180-Pin Chip Scale Package (CSP)                                                                                             

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Speed Grade: P = Approx. 30% faster than Standard Availability:  = Available             Applications: C = Commercial
                                                                                                              I = Industrial
             F = Approx. 40% slower than Standard
                                                                                           Only Std Speed Grade

Plastic Device Resources

                                    User I/Os (including clock buffers)

Device       TQFP 64-Pin TQFP 100-Pin CSP 49-Pin CSP 128-Pin                              CSP 180-Pin
                                                                                                 --
eX64                41              56                             36          84                --
                                                                                                132
eX128               46              70                             36          100

eX256               --              81                             --          100

Package Definitions: TQFP = Thin Quad Flat Pack, CSP = Chip Scale Package

2                                                                      v3.0
eX Family FPGAs

eX Family Architecture                                            The C-cell implements a range of combinatorial functions
The eX family architecture uses a "sea-of-modules"                up to 5 inputs (Figure 2). Inclusion of the DB input and its
structure where the entire floor of the device is covered         associated inverter function dramatically increases the
with a grid of logic modules with virtually no chip area lost     number of combinatorial functions that can be
to interconnect elements or routing. Interconnection              implemented in a single module from 800 options in
among these logic modules is achieved using Actel's               previous architectures to more than 4,000 in the eX
patented metal-to-metal programmable antifuse                     architecture.
interconnect elements. Actel's eX family provides two types
of logic modules, the register cell (R-cell) and the              Module Organization
combinatorial cell (C-cell).
                                                                  Actel has arranged all C-cell and R-cell logic modules into
The R-cell contains a flip-flop featuring asynchronous clear,     horizontal banks called Clusters. The eX devices contain
asynchronous preset, and clock enable (using the S0 and S1        one type of Cluster, which contains two C-cells and one
lines) control signals (Figure 1). The R-cell registers           R-cell.
feature programmable clock polarity selectable on a
register-by-register basis. This provides additional flexibility  To increase design efficiency and device performance, Actel
while allowing mapping of synthesized functions into the eX       has further organized these modules into SuperClusters
FPGA. The clock source for the R-cell can be chosen from          (Figure 3 on page 4). The eX devices contain one type of
either the hard-wired clock or the routed clock.                  SuperClusters, which are two-wide groupings of one type of
                                                                  clusters.

                                                       Routed
                                                     Data Input S1
                                                S0

                                                                               PSET

                   DirectConnect                                            D        Q              Y
                               Input

                            HCLK                                               CLR

                            CLKA,
                            CLKB,
                   Internal Logic

                                                CKS               CKP

Figure 1 R-Cell

                   D0
                   D1

                                                                                                 Y
                   D2

                   D3

                                                                        Sa           Sb

                                            DB       A0 B0                     A1 B1

Figure 2 C-Cell

                                                                  v3.0                                 3
                                                                                                                     eX Family FPGAs

Routing Resources                                               FastConnect enables horizontal routing between any two
                                                                logic modules within a given SuperCluster and vertical
Clusters and SuperClusters can be connected through the         routing with the SuperCluster immediately below it. Only
use of two innovative local routing resources called            one programmable connection is used in a FastConnect
FastConnect and DirectConnect, which enable extremely           path, delivering maximum pin-to-pin propagation of 0.3 ns
fast and predictable interconnection of modules within          (P speed grade).
Clusters and SuperClusters (Figure 4). This routing
architecture also dramatically reduces the number of            In addition to DirectConnect and FastConnect, the
antifuses required to complete a circuit, ensuring the          architecture makes use of two globally oriented routing
highest possible performance.                                   resources known as segmented routing and high-drive
                                                                routing. Actel's segmented routing structure provides a
DirectConnect is a horizontal routing resource that provides    variety of track lengths for extremely fast routing between
connections from a C-cell to its neighboring R-cell in a given  SuperClusters. The exact combination of track lengths and
SuperCluster. DirectConnect uses a hard-wired signal path       antifuses within each path is chosen by the 100 percent
requiring no programmable interconnection to achieve its        automatic place-and-route software to minimize signal
fast signal propagation time of less than 0.1 ns (P speed      propagation delays.
grade).

                                  R-Cell                                                           C-Cell

                                  Routed                              D0

                          Data Input S1                               D1
                    S0

                                                  PSET                                                            Y

   DirectConnect                                                      D2
             Input
                                               D        Q  Y          D3

                                                                                                   Sa      Sb

   HCLK

           CLKA,                                  CLR
           CLKB,                                                                               DB
   Internal Logic

                    CKS                   CKP                                                      A0 B0   A1 B1

                                                  Cluster 1           Cluster 1

                                                  Type 1 SuperCluster

Figure 3 Cluster Organization                                                                            DirectConnect
            Type 1 SuperClusters                                                                            No antifuses
                                                                                                            0.1 ns routing delay

                                                                                                           FastConnect
                                                                                                            One antifuse
                                                                                                            0.3 ns routing delay

                                                                                                           Routing Segments
                                                                                                            Typically 2 antifuses
                                                                                                            Max. 5 antifuses

Figure 4 DirectConnect and FastConnect for Type 1 SuperClusters

4                                                               v3.0
eX Family FPGAs

Clock Resources                                                             platform upon which to integrate the functionality
                                                                            previously contained in CPLDs. In addition, designs that
Actel's high-drive routing structure provides three clock                   previously would have required a gate array to meet
networks. The first clock, called HCLK, is hardwired from                   performance goals can now be integrated into an eX device
the HCLK buffer to the clock select MUX in each R-Cell.                     with dramatic improvements in cost and time to market.
HCLK cannot be connected to combinational logic. This                       Using timing-driven place-and-route tools, designers can
provides a fast propagation path for the clock signal,                      achieve highly deterministic device performance.
enabling the 3.9ns clock-to-out (pad-to-pad) performance of
the eX devices. The hard-wired clock is tuned to provide a                  I/O Modules
clock skew of less than 0.1ns worst case.
                                                                            Each I/O on an eX device can be configured as an input, an
The remaining two clocks (CLKA, CLKB) are global clocks                     output, a tristate output, or a bidirectional pin. Even without
that can be sourced from external pins or from internal                     the inclusion of dedicated I/O registers, these I/Os, in
logic signals within the eX device. CLKA and CLKB may be                    combination with array registers, can achieve clock-to-out
connected to sequential cells or to combinational logic. If                 (pad-to-pad) timing as fast as 3.9ns. I/O cells that have
CLKA or CLKB is sourced from internal logic signals then                    embedded latches and flip-flops require instantiation in HDL
the external clock pin cannot be used for any other input                   code; this is a design complication not encountered in eX
and must be tied low or high. Figure 5 describes the clock                  FPGAs. Fast pin-to-pin timing ensures that the device will
circuit used for the constant load HCLK. Figure 6 describes                 have little trouble interfacing with any other device in the
the CLKA and CLKB circuit used in eX devices.                               system, which in turn enables parallel design of system
                                                                            components and reduces overall design time. See Table 1 for
                                                                            more information.

                              Constant Load                                 Table 1 I/O Features
                              Clock Network
                                                                                  Function Description
HCLKBUF

Figure 5 eX HCLK Clock Pad                                                      Input Buffer   TTL/3.3V LVTTL
                                                                                  Threshold
                                                        Clock Network             Selection      2.5V LVCMOS 2
                                                                                  Flexible       3.3V LVTTL
                                                       From Internal Logic        Output         5.0V TTL/CMOS
                                                                                  Driver        "Hot-Swap" Capability
                                    CLKBUF                                        Output         I/O on an unpowered device does not
                                    CLKBUFI                                       Buffer
                                    CLKINT                                                          sink current
                                    CLKINTI                                       Power Up       Can be used for "cold sparing"
                                                                                                Selectable on an individual I/O basis
Figure 6 eX Routed Clock Buffer                                                               Individually selectable low-slew option
                                                                                                Individually selectable pull ups and pull
Other Architectural Features                                                                    downs during power up (default is to power
                                                                                                up in tristate)
Technology                                                                                      Enables deterministic power up of device
                                                                                                VCCA and VCCI can be powered in any order
Actel's eX family is implemented on a high-voltage twin-well
CMOS process using 0.22 design rules. The metal-to-metal                   Hot Swapping
antifuse is made up of a combination of amorphous silicon
and dielectric material with barrier metals and has an "on"                 eX I/Os are configured to be hot swappable. During power
state resistance of 25 with a capacitance of 1.0 fF for low                 up/down (or partial up/down), all I/Os are tristated. VCCA
signal impedance.                                                           and VCCI do not have to be stable during power up/down,
                                                                            and they do not require a specific power-up or power-down
Performance                                                                 sequence in order to avoid damage to the eX devices. After
                                                                            the eX device is plugged into an electrically active system,
The combination of architectural features described above                   the device will not degrade the reliability of or cause
enables eX devices to operate with internal clock                           damage to the host system. The device's output pins are
frequencies exceeding 350 MHz for very fast execution of                    driven to a high impedance state until normal chip
complex logic functions. Thus, the eX family is an optimal

                                                                            v3.0                        5
                                                                                                   eX Family FPGAs

operating conditions are reached. Please see the Actel SX-A    in conjunction with the program fuse. The functionality of
and RT54SX-S Devices in Hot-Swap and Cold-Sparing              each pin is described in Table 3. In the dedicated test mode,
Applications application note for more information on hot      TCK, TDI, and TDO are dedicated pins and cannot be used
swapping.                                                      as regular I/Os. In flexible mode, TMS should be set HIGH
                                                               through a pull-up resistor of 10k. TMS can be pulled LOW
Power Requirements                                             to initiate the test sequence.

The eX family supports mixed voltage operation and is          Table 3 Boundary Scan Pin Functionality
designed to tolerate 5.0V inputs in each case (Table 2).
Power consumption is extremely low due to the very short             Program Fuse Blown            Program Fuse Not Blown
distances signals, which are required to travel to complete a        (Dedicated Test Mode)         (Flexible Mode)
circuit. Power requirements are further reduced because of
the small number of low-resistance antifuses in the path.            TCK, TDI, TDO are             TCK, TDI, TDO are flexible
The antifuse architecture does not require active circuitry          dedicated BST pins            and may be used as I/Os
to hold a charge (as do SRAM or EPROM), making it the
lowest-power architecture FPGA available today. Also, when           No need for pull-up resistor  Use a pull-up resistor of
the device is in low power mode, the clock pins must not             for TMS
float. They must be driven either HIGH or LOW. We                                                  10k on TMS
recommend that signals driving the clock pins be fixed at
HIGH or LOW rather than toggle to achieve maximum power        Configuring Diagnostic Pins
efficiency.
                                                               The JTAG and Probe pins (TDI, TCK, TMS, TDO, PRA, and
Table 2 Supply Voltages                                      PRB) are placed in the desired mode by selecting the
                                                               appropriate check boxes in the "Variation" dialog window.
                                 Maximum Maximum               This dialog window is accessible through the Design Setup
                                                               Wizard under the Tools menu in Actel's Designer software.
                                 Input  Output
                                                               TRST Pin
          VCCA             VCCI  Tolerance Drive
          2.5V             2.5V                                When the "Reserve JTAG Reset" box is checked, the TRST
   eX64   2.5V             3.3V  5.0V   2.5V                   pin will become a Boundary Scan Reset pin. In this mode,
   eX128  2.5V             5.0V  5.0V   3.3V                   the TRST pin will function as an asynchronous, active-low
   eX256                         5.0V   5.0V                   input to initialize or reset the BST circuit. An internal
                                                               pull-up resistor will be automatically enabled on the TRST
Low Power Mode                                                 pin.

The new Actel eX family has been designed with a Low           The TRST pin will function as a user I/O when the "Reserve
Power Mode. This feature, activated with a special LP pin, is  JTAG Reset" box is not checked. The internal pull-up
particularly useful for battery-operated systems where         resistor will be disabled in this mode.
battery life is a primary concern. In this mode, the core of
the device is turned off and the device consumes minimal       Dedicated Test Mode
power with low standby current. In addition, all input
buffers are turned off, and all outputs and bidirectional      When the "Reserve JTAG" box is checked, the eX device is
buffers are tristated when the device enters this mode.        placed in Dedicated Test mode, which configures the TDI,
Since the core of the device is turned off, the states of the  TCK, and TDO pins for BST or in-circuit verification with
registers are lost. The device must be re-initialized when     Silicon Explorer II. An internal pull-up resistor is
normal operating mode is achieved.                             automatically enabled on both the TMS and TDI pins. In
                                                               Dedicated Test Mode, TCK, TDI, and TDO are dedicated test
2.5V LP/Sleep Mode Specifications                              pins and become unavailable for pin assignment in the Pin
Typical Conditions, VCCA, VCCI = 2.5V, TJ = 25 C              Editor. The TMS pin will function as specified in the IEEE
                                                               1149.1 (JTAG) Specification.
Product Low Power Standby Current       Units
                                                               Flexible Mode
eX64            100                     A
                                                               When the "Reserve JTAG" box is not selected (default
eX128           111                     A                     setting in Designer software), eX is placed in Flexible mode,
                                                               which allows the TDI, TCK, and TDO pins to function as user
eX256           134                     A                     I/Os or BST pins. In this mode the internal pull-up resistors
                                                               on the TMS and TDI pins are disabled. An external 10k
Boundary Scan Testing (BST)                                    pull-up resistor to VCCI is required on the TMS pin.
                                                               The TDI, TCK, and TDO pins are transformed from user I/Os
All eX devices are IEEE 1149.1 compliant. eX devices offer     into BST pins when a rising edge on TCK is detected while
superior diagnostic and testing capabilities by providing      TMS is at logical low. Once the BST pins are in test mode
Boundary Scan Testing (BST) and probing capabilities.          they will remain in BST mode until the internal BST state
These functions are controlled through the special test pins

6                                                              v3.0
eX Family FPGAs

machine reaches the "logic reset" state. At this point the      verification and logic analysis tool that can sample data at
BST pins will be released and will function as regular I/O      100 MHz (asynchronous) or 66 MHz (synchronous). Silicon
pins. The "logic reset" state is reached five TCK cycles after  Explorer II attaches to a PC's standard COM port, turning
the TMS pin is set to logical HIGH.                             the PC into a fully functional 18-channel logic analyzer.
                                                                Silicon Explorer II allows designers to complete the design
The Program fuse determines whether the device is in            verification process at their desks and reduces verification
Dedicated Test or Flexible mode. The default (fuse not          time from several hours per cycle to only a few seconds.
programmed) is Flexible mode.
                                                                eX Probe Circuit Control Pins
Development Tool Support
                                                                The Silicon Explorer II tool uses the boundary scan ports
The eX devices are fully supported by Actel's line of FPGA      (TDI, TCK, TMS and TDO) to select the desired nets for
development tools, including the Actel Designer Series suite    verification. The selected internal nets are assigned to the
and Libero, the FPGA design tool suite. Designer Series,        PRA/PRB pins for observation. Figure 7 illustrates the
Actel's suite of FPGA development tools for PCs and             interconnection between Silicon Explorer II and the FPGA
Workstations, includes the ACTgen Macro Builder, timing         to perform in-circuit verification. The TRST pin is equipped
driven place-and-route, timing analysis tools, and fuse file    with an internal pull-up resistor. To remove the boundary
generation. Libero is a design management environment           scan state machine from the reset state during probing, it is
that integrates the needed design tools, streamlines the        recommended that the TRST pin be left floating.
design flow, manages all design and log files, and passes
necessary design data between tools. Libero includes            Design Considerations
Synplify, ViewDraw, Actel's Designer Series, ModelSim HDL
Simulator, WaveFormer Lite, and Actel Silicon Explorer.         For prototyping, the TDI, TCK, TDO, PRA, and PRB pins
                                                                should not be used as input or bidirectional ports. Because
In addition, the eX devices contain internal probe circuitry    these pins are active during probing, critical signals input
that provides built-in access to the output of every C-cell,    through these pins are not available while probing. In
R-cell, and routed clock in the design, enabling 100-percent    addition, the Security Fuse should not be programmed
real-time observation and analysis of a device's internal       because doing so disables the probe circuitry.
logic nodes without design iteration. The probe circuitry is
accessed by Silicon Explorer II, an easy-to-use integrated

                                           16
                                                Channels

                                                                                eX FPGA

                        Serial Connection  Silicon Explorer II        TDI
                                                                      TCK
                                                                      TMS

                                                                      TDO

                                                                          PRA
                                                                           PRB

Figure 7 Probe Setup

                                                                v3.0                     7
                                                                                                              eX Family FPGAs

2.5V/3.3V/5.0V Operating Conditions                                  Recommended Operating Conditions

Absolute Maximum Ratings1                                                  Parameter           Commercial Industrial Units

Symbol     Parameter                   Limits     Units                    Temperature         0 to +70 40 to +85 C
                                                                           Range1
VCCI DC Supply Voltage      0.3 to +6.0          V
                                                                           2.5V Power Supply
VCCA DC Supply Voltage      0.3 to +3.0          V                        Range (VCCA, VCCI)  2.3-2.7        2.3-2.7           V

VI         Input Voltage    0.5 to +5.5          V                        3.3V Power Supply
                                                                           Range (VCCI)
VO         Output Voltage   0.5 to +VCCI + 0.5 V                                              3.0-3.6        3.0-3.6           V

TSTG Storage Temperature 65 to +150              C                       5.0V Power Supply   4.75-5.25      4.5-5.5           V
                                                                           Range (VCCI)
Note:

1. Stresses beyond those listed under "Absolute Maximum                    Note:
      Ratings" may cause permanent damage to the device. Exposure
      to absolute maximum rated conditions for extended periods            1. Ambient temperature (TA).
      may affect device reliability. Devices should not be operated
      outside the Recommended Operating Conditions.

Typical eX Standby Current at 25C                VCCA= 2.5V                                                  VCCA = 2.5V
                                                  VCCI = 2.5V                                                 VCCI = 3.3V
Product
eX64                                                397A                                                       497A
eX128                                               696A                                                       795A
eX256                                               698A                                                       796A

2.5V Electrical Specifications

                                                                                               Commercial Industrial

Symbol Parameter                                                                              Min. Max. Min. Max. Units

           VDD = MIN, VI = VIH or VIL                                      (IOH = -100A) 2.1                 2.1                  V

VOH        VDD = MIN, VI = VIH or VIL                                      (IOH = -1 mA) 2.0                  2.0                  V
VOL        VDD = MIN, VI = VIH or VIL
           VDD = MIN, VI = VIH or VIL                                      (IOH = -2 mA) 1.7                  1.7                  V
           VDD = MIN, VI = VIH or VIL
                                                                           (IOL= 100A)                  0.2               0.2     V

                                                                           (IOL= 1mA)                    0.4               0.4     V

           VDD = MIN,VI = VIH or VIL                                       (IOL= 2 mA)                   0.7               0.7     V

VIL        Input Low Voltage, VOUT  VVOL(max)                                                  -0.3 0.7 -0.3 0.7                   V

VIH        Input High Voltage, VOUT  VVOH(min)                                                 1.7 VDD + 0.3 1.7 VDD + 0.3 V

IOZ        3-State Output Leakage Current, VOUT = VCCI or GND                                  10 10 10 10                    A
tR, tF1,2  Input Transition Time tR, tF
                                                                                                         10                10      ns

CIO        I/O Capacitance                                                                               10                10   pF
ICC3,4
IV Curve5  Standby Current                                                                               1.0               3.0 mA

           Can be derived from the IBIS model at www.actel.com/custsup/models/ibis.html.

Notes:

1. tR is the transition time from 0.7 V to 1.7V.
2. tF is the transition time from 1.7V to 0.7V.
3. ICC max Commercial F = 5.0mA
4. ICC=ICCI + ICCA

8                                                                    v3.0
eX Family FPGAs

3.3V Electrical Specifications

                                                                            Commercial            Industrial

Symbol Parameter                                                            Min. Max. Min. Max. Units

VOH        VDD = MIN, VI = VIH or VIL                          (IOH = -1mA) 0.9 VCCI              0.9 VCCI    V
           VDD = MIN, VI = VIH or VIL
                                                               (IOH = -8mA) 2.4                   2.4         V

VOL        VDD = MIN, VI = VIH or VIL                          (IOL= 1mA)               0.1 VCCI            0.1 VCCI V
           VDD = MIN, VI = VIH or VIL                          (IOL= 12mA)                 0.4                 0.4 V
                                                                                           0.8                 0.8 V
VIL        Input Low Voltage

VIH        Input High Voltage                                               2.0                   2.0         V

IIL/ IIH   Input Leakage Current, VIN = VCCI or GND                         10          10       10       10 A
           3-State Output Leakage Current, VOUT = VCCI or GND
IOZ        Input Transition Time tR, tF                                     10          10       10       10 A
tR, tF1,2
                                                                                         10                 10 ns

CIO        I/O Capacitance                                                               10                 10 pF
                                                                                                            10 mA
ICC3,4     Standby Current                                                               1.5

IV Curve5 Can be derived from the IBIS model at www.actel.com/custsup/models/ibis.html.

Notes:

1. tR is the transition time from 0.8 V to 2.0V.
2. tF is the transition time from 2.0V to 0.8V.
3. ICC max Commercial F=5.0mA
4. ICC=ICCI + ICCA

5.0V Electrical Specifications

                                                                            Commercial            Industrial

Symbol Parameter                                                            Min. Max. Min. Max. Units

VOH        VDD = MIN, VI = VIH or VIL                          (IOH = -1mA) 0.9 VCCI              0.9 VCCI    V
           VDD = MIN, VI = VIH or VIL
                                                               (IOH = -8mA) 2.4                   2.4         V

VOL        VDD = MIN, VI = VIH or VIL                          (IOL= 1mA)               0.1 VCCI            0.1 VCCI V
           VDD = MIN, VI = VIH or VIL                          (IOL= 12mA)                 0.4                 0.4 V

VIL        Input Low Voltage                                                             0.8                0.8 V

VIH        Input High Voltage                                               2.0                   2.0         V

IIL/ IIH Input Leakage Current, VIN = VCCI or GND                           10          10       10       10 A

IOZ        3-State Output Leakage Current, VOUT = VCCI or GND               10          10       10       10 A

tR, tF1,2 Input Transition Time tR, tF                                                   10                 10 ns

CIO        I/O Capacitance                                                               10                 10 pF
                                                                                                            20 mA
ICC3,4     Standby Current                                                               15

IV Curve5 Can be derived from the IBIS model at www.actel.com/custsup/models/ibis.html

Notes:

1. tR is the transition time from 0.8 V to 2.0V.
2. tF is the transition time from 2.0V to 0.8V.
3. ICC max Commercial F=20mA
4. ICC=ICCI + ICCA

                                                   v3.0                                                                 9
                                                                                                     eX Family FPGAs

eX Dynamic Power Consumption High Frequency

    Power (mW)  300                                                                           eX64
                250                                                                           eX128
                200                                       100        150                      eX256
                150
                100                                                            200

                 50
                   0

                     50

                                                          Frequency (MHz)

Notes:
1. Device filled with 16-bit counters.
2. VCCA, VCCI = 2.7V, device tested at room temperature.

eX Dynamic Power Consumption Low Frequency

    Power (mW)  80                                                                 eX64
                70                                                                 eX128
                60                                                                 eX256
                50
                40       10                               20   30          40  50
                30
                20
                10

                 0
                    0

                                                          Frequency (MHz)

Notes:
1. Device filled with 16-bit counters.
2. VCCA, VCCI = 2.7V, device tested at room temperature.

10                                                             v3.0
eX Family FPGAs
Total Dynamic Power (mW)

                          180

                          160

Total Dynamic Power (mW)  140

                          120

                          100                                          32-bit Decoder
                                                                       8 x 8-bit Counters
                          80                                           SDRAM Controller

                          60

                          40

                          20

                          0

                               0  25      50 75 100 125 150 175 200

                                          Frequency (MHz)

System Power at 5%, 10%, and 15% Duty Cycle

System Power (uW)  12,000                                                            5% DC
                   10,000                                                            10% DC
                                      10  20  30               40  50                15% DC
                    8,000
                    6,000                                              60
                    4,000
                    2,000

                          0
                             0

                                              Frequency (MHz)

                                              v3.0                                           11
                                                                                                                                                                                                                  eX Family FPGAs

Junction Temperature (TJ)                                  ja = Junction to ambient of package. ja numbers are
The temperature variable in the Designer Series software   located in the Package Thermal Characteristics section
refers to the junction temperature, not the ambient        below.
temperature. This is an important distinction because the
heat generated from dynamic power consumption is usually   Package Thermal Characteristics
hotter than the ambient temperature. Equation 1, shown
below, can be used to calculate junction temperature.      The device junction to case thermal characteristic is jc,
                                                           and the junction to ambient air characteristic is ja. The
            Junction Temperature = T + Ta  (1)             thermal characteristics for ja are shown with two different
                                                           air flow rates.
Where:
                                                           The maximum junction temperature is 150C.
Ta = Ambient Temperature
                                                           A sample calculation of the absolute maximum power
T = Temperature gradient between junction (silicon) and    dissipation allowed for a TQFP 100-pin package at
ambient                                                    commercial temperature and still air is as follows:

T = ja * P
P = Power

        Maximum Power Allowed  =  -M-----a---x---.---j-u---n---c---t--i-o---n-----t-e---m-----p---.----(------C---)---------M-----a--x---.---a---m-----b---i--e--n---t---t--e---m----p---.---(------C---)-  =  1---5---30---7---.-C5------C----7/--W-0------C--  =  2.1W
                                                             j a ( C/W)

Package Type                               Pin Count             jc     ja                                                                                                                                             ja                                                        Units
                                                                     Still Air                                                                                                                                    300 ft/min
Thin Quad Flat Pack (TQFP)                 64                    14                                                                                                                                                                                                              C/W
Thin Quad Flat Pack (TQFP)                                             51.2                                                                                                                                            35                                                        C/W
Chip Scale Package (CSP)                   100                   12    37.5                                                                                                                                            30                                                        C/W
Chip Scale Package (CSP)                                               71.3                                                                                                                                           56.0                                                       C/W
Chip Scale Package (CSP)                   49                    3     54.1                                                                                                                                           47.8                                                       C/W
                                                                       57.8                                                                                                                                            51
                                           128                   3

                                           180                   3

12                                                         v3.0
eX Family FPGAs

eX Timing Model*

            Input Delays                             Internal Delays                Predicted                     Output Delays
                                                                                     Routing                  I/O Module
                                                     Combinatorial                    Delays
                                                            Cell
            I/O Module          tIRD1 = 0.3 ns
                 tINYH= 0.7 ns  tIRD2 = 0.4 ns

                                                           tPD = 0.7 ns             tttRRRDDD841  =  0.3  ns          tDHL = 2.6 ns
                                                                                                  =  0.7  ns
                                                     Register                                     =  1.2  ns
                                                        Cell
                                                                                                          I/O Module

                                t  SUD = 0.5 ns      DQ                                                         tENZL= 1.9 ns
                                t  HD = 0.0 ns                        tRD1 = 0.3 ns                       tDHL = 2.6 ns

Routed     tRCKH= 1.3 ns                            tRCO= 0.6 ns                                         I/O Module
  Clock     (100% Load)                              Register                                                    tENZL= 1.9 ns

Hard-Wired  I/O Module          tIRD1 = 0.3 ns          Cell                                              tDHL = 2.6 ns
   Clock         tINYH= 0.7 ns  ttSHUDD==00.0.5nnss
                                                      DQ
                                                                       tRD1 = 0.3 ns

            tHCKH= 1.1 ns                            tRCO= 0.6 ns

*Values shown for eX128P, worst-case commercial conditions (5.0V, 35pF Pad Load).

Hard-Wired Clock                                     Routed Clock

External Setup = tINYH + tIRD1 + tSUD tHCKH        External Setup = tINYH + tIRD2 + tSUD tRCKH
                   = 0.7 + 0.3 + 0.5 1.1 = 0.4 ns                    = 0.7 + 0.4 + 0.5 1.3= 0.3 ns

Clock-to-Out (Pad-to-Pad), typical                   Clock-to-Out (Pad-to-Pad), typical
                  = tHCKH + tRCO + tRD1 + tDHL                          = tRCKH + tRCO + tRD1 + tDHL
                  = 1.1 + 0.6 + 0.3 + 2.6 = 4.6 ns                      = 1.3+ 0.6 + 0.3 + 2.6 = 4.8 ns

                                                     v3.0                                                                            13
                                                                                                eX Family FPGAs

Output Buffer Delays

                                                   E             PAD To AC test loads (shown below)
                                     D

                                          TRIBUFF

             VCC                                      VCC                                    VCC
         50% 50%                                                                         50% 50%
    In                   GND         En 50% 50%                  GND         En                           GND
                 VOH       1.5V                                   10%                            VOH        90%
    Out                                          VCC                         Out
    VOL          1.5V                                                        GND                 1.5V
                                     Out                1.5V

                                                        VOL

         tDLH            tDHL                    tENZL           tENLZ                   tENZH         tENHZ

AC Test Loads

              Load 1                                Load 2                                      Load 3
      (Used to measure            (Used to measure enable delays)            (Used to measure disable delays)
     propagation delay)
                                                 VCC    GND                                VCC       GND
To the output
under test

                         35 pF                          R to VCC for tPZL                            R to VCC for tPLZ
                                                        R to GND for tPZH                            R to GND for tPHZ
                                  To the output         R = 1 k             To the output            R = 1 k
                                  under test                                under test
                                                          35 pF                                        5 pF

Input Buffer Delays                                           C-Cell Delays

               PAD       INBUF    Y                                                      S
                                                                                         AY
                                                                                         B

         In              3V       0V                             S, A or B     VCC         GND
                                     50%                                                      50%
         Out        1.5V 1.5V                                        Out    50% 50%
         GND                 VCC                                     GND            VCC
                             50%                                     Out
                                                                                    50%

                                                                            tPD          tPD            VCC
                                                                                                     50%
                                                                               50%       GND
                                                                              tPD          tPD

14                                                         v3.0
eX Family FPGAs

Cell Timing Characteristics

  Flip-Flops

                             D PRESET Q

                             CLK                              CLR

                             (Positive edge triggered)
                                      tHD

         D       tSUD        tHPWH,                                                                     tHP
      CLK                    tRPWH                                                                             tPRESET
                                                                        tHPWL,
         Q                                   tRCO                       tRPWL
      CLR
PRESET                                                                    tCLR

                                                                          tWASYN

Timing Characteristics                                        Long Tracks

Timing characteristics for eX devices fall into three         Some nets in the design use long tracks. Long tracks are
categories: family-dependent, device-dependent, and           special routing resources that span multiple rows, columns,
design-dependent. The input and output buffer                 or modules. Long tracks employ three to five antifuse
characteristics are common to all eX family members.          connections. This increases capacitance and resistance,
Internal routing delays are device-dependent. Design          resulting in longer net delays for macros connected to long
dependency means actual delays are not determined until       tracks. Typically, no more than six percent of nets in a fully
after placement and routing of the user's design are          utilized device require long tracks. Long tracks contribute
complete. Delay values may then be determined by using        approximately 4 ns to 8.4 ns delay. This additional delay is
the Timer utility or performing simulation with post-layout   represented statistically in higher fanout routing delays.
delays.
                                                              Timing Derating
Critical Nets and Typical Nets
                                                              eX devices are manufactured with a CMOS process.
Propagation delays are expressed only for typical nets,       Therefore, device performance varies according to
which are used for initial design performance evaluation.     temperature, voltage, and process changes. Minimum
Critical net delays can then be applied to the most timing    timing parameters reflect maximum operating voltage,
critical paths. Critical nets are determined by net property  minimum operating temperature, and best-case processing.
assignment prior to placement and routing. Up to              Maximum timing parameters reflect minimum operating
six percent of the nets in a design may be designated as      voltage, maximum operating temperature, and worst-case
critical.                                                     processing.

Temperature and Voltage Derating Factors

(Normalized to Worst-Case Commercial, TJ = 70C, VCCA = 2.3V)
                                                                             Junction Temperature (TJ)

VCCA             55   40        0                                 25          70                      85              125
2.3
                 0.75  0.79  0.88                                   0.89        1.00                    1.04            1.16

2.5              0.70  0.74  0.82                                   0.83        0.93                    0.97            1.08

2.7              0.66  0.69  0.79                                   0.79        0.88                    0.92            1.02

                                                              v3.0                                                            15
                                                                           eX Family FPGAs

eX Family Timing Characteristics

(Worst-Case Commercial Conditions, VCCA = 2.3V, TJ = 70C)

                                                  `P' Speed  `Std' Speed  `F' Speed

Parameter Description                             Min. Max. Min. Max. Min. Max. Units
C-Cell Propagation Delays1

tPD            Internal Array Module                    0.7        1.0          1.4    ns

Predicted Routing Delays2

tDC            FO=1 Routing Delay, DirectConnect        0.1        0.1          0.2    ns

tFC            FO=1 Routing Delay, FastConnect          0.3        0.5          0.7    ns

tRD1           FO=1 Routing Delay                       0.3        0.5          0.7    ns

tRD2           FO=2 Routing Delay                       0.4        0.6          0.8    ns

tRD3           FO=3 Routing Delay                       0.5        0.8          1.1    ns

tRD4           FO=4 Routing Delay                       0.7        1.0          1.3    ns

tRD8           FO=8 Routing Delay                       1.2        1.7          2.4    ns

tRD12          FO=12 Routing Delay                      1.7        2.5          3.5    ns

R-Cell Timing

tRCO           Sequential Clock-to-Q                    0.6        0.9          1.3    ns

tCLR           Asynchronous Clear-to-Q                  0.6        0.8          1.2    ns

tPRESET        Asynchronous Preset-to-Q                 0.7        0.9          1.3    ns

tSUD           Flip-Flop Data Input Set-Up        0.5         0.7          1.0         ns

tHD            Flip-Flop Data Input Hold          0.0         0.0          0.0         ns

tWASYN         Asynchronous Pulse Width           1.3         1.9          2.6         ns

tRECASYN       Asynchronous Recovery Time         0.3         0.5          0.7         ns

tHASYN         Asynchronous Hold Time             0.3         0.5          0.7         ns

2.5V Input Module Propagation Delays

tINYH          Input Data Pad-to-Y HIGH                 0.6        0.9          1.3    ns

tINYL          Input Data Pad-to-Y LOW                  0.8        1.1          1.5    ns

3.3V Input Module Propagation Delays

tINYH          Input Data Pad-to-Y HIGH                 0.7        1.0          1.4    ns

tINYL          Input Data Pad-to-Y LOW                  0.9        1.3          1.8    ns

5.0V Input Module Propagation Delays

tINYH          Input Data Pad-to-Y HIGH                 0.7        1.0          1.4    ns

tINYL          Input Data Pad-to-Y LOW                  0.9        1.3          1.8    ns

Input Module Predicted Routing Delays2

tIRD1          FO=1 Routing Delay                       0.3        0.4          0.5    ns

tIRD2          FO=2 Routing Delay                       0.4        0.6          0.8    ns

tIRD3          FO=3 Routing Delay                       0.5        0.8          1.1    ns

tIRD4          FO=4 Routing Delay                       0.7        1.0          1.3    ns

tIRD8          FO=8 Routing Delay                       1.2        1.7          2.4    ns

tIRD12         FO=12 Routing Delay                      1.7        2.5          3.5    ns

Notes:

1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device

      performance. Post-route timing analysis or simulation is required to determine actual worst-case performance.

16                                                v3.0
eX Family FPGAs

eX Family Timing Characteristics (Continued)

(Worst-Case Commercial Conditions VCCA = 2.3V, VCCI = 4.75V, TJ = 70C)

                                             `P' Speed                         `Std' Speed  `F' Speed

Parameter Description                        Min. Max. Min. Max. Min. Max. Units

Dedicated (Hard-Wired) Array Clock Networks

tHCKH    Input LOW to HIGH
         (Pad to R-Cell Input)
                                                                          1.1        1.6          2.3    ns

tHCKL    Input HIGH to LOW
         (Pad to R-Cell Input)
                                                                          1.1        1.6          2.3    ns

tHPWH    Minimum Pulse Width HIGH            1.4                                2.0          2.8         ns

tHPWL    Minimum Pulse Width LOW             1.4                                2.0          2.8         ns

tHCKSW   Maximum Skew                                                     
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