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EP2C15A35T324I6N

器件型号:EP2C15A35T324I6N
厂商名称:Altera (Intel)
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器件描述

Cyclone II Device Family

EP2C15A35T324I6N器件文档内容

                           Section I. Cyclone II
                    Device Family Data Sheet

                    This section provides information for board layout designers to
                    successfully layout their boards for Cyclone II devices. It contains the
                    required PCB layout guidelines, device pin tables, and package
                    specifications.

                    This section includes the following chapters:

                     Chapter 1. Introduction

                     Chapter 2. Cyclone II Architecture

                     Chapter 3. Configuration & Testing

                     Chapter 4. Hot Socketing & Power-On Reset

                     Chapter 5. DC Characteristics and Timing Specifications

                     Chapter 6. Reference & Ordering Information

Revision History    Refer to each chapter for its own specific revision history. For information
                    on when each chapter was updated, refer to the Chapter Revision Dates
                    section, which appears in the complete handbook.

Altera Corporation  Section I1
                    Preliminary
Revision History  Cyclone II Device Handbook, Volume 1

Section I2       Altera Corporation
Preliminary
                    1. Introduction

CII51001-3.2       Following the immensely successful first-generation Cyclone device
                    family, Altera Cyclone II FPGAs extend the low-cost FPGA density
Introduction        range to 68,416 logic elements (LEs) and provide up to 622 usable I/O
                    pins and up to 1.1 Mbits of embedded memory. Cyclone II FPGAs are
Altera Corporation  manufactured on 300-mm wafers using TSMC's 90-nm low-k dielectric
February 2008       process to ensure rapid availability and low cost. By minimizing silicon
                    area, Cyclone II devices can support complex digital systems on a single
                    chip at a cost that rivals that of ASICs. Unlike other FPGA vendors who
                    compromise power consumption and performance for low-cost, Altera's
                    latest generation of low-cost FPGAs--Cyclone II FPGAs, offer 60% higher
                    performance and half the power consumption of competing 90-nm
                    FPGAs. The low cost and optimized feature set of Cyclone II FPGAs make
                    them ideal solutions for a wide array of automotive, consumer,
                    communications, video processing, test and measurement, and other
                    end-market solutions. Reference designs, system diagrams, and IP, found
                    at www.altera.com, are available to help you rapidly develop complete
                    end-market solutions using Cyclone II FPGAs.

                    Low-Cost Embedded Processing Solutions

                    Cyclone II devices support the Nios II embedded processor which allows
                    you to implement custom-fit embedded processing solutions. Cyclone II
                    devices can also expand the peripheral set, memory, I/O, or performance
                    of embedded processors. Single or multiple Nios II embedded processors
                    can be designed into a Cyclone II device to provide additional
                    co-processing power or even replace existing embedded processors in
                    your system. Using Cyclone II and Nios II together allow for low-cost,
                    high-performance embedded processing solutions, which allow you to
                    extend your product's life cycle and improve time to market over
                    standard product solutions.

                    Low-Cost DSP Solutions

                    Use Cyclone II FPGAs alone or as DSP co-processors to improve
                    price-to-performance ratios for digital signal processing (DSP)
                    applications. You can implement high-performance yet low-cost DSP
                    systems with the following Cyclone II features and design support:

                     Up to 150 18 18 multipliers
                     Up to 1.1 Mbit of on-chip embedded memory
                     High-speed interfaces to external memory

                                                                                                                            11
Features   DSP intellectual property (IP) cores
           DSP Builder interface to The Mathworks Simulink and Matlab
Features
                design environment
           DSP Development Kit, Cyclone II Edition

          Cyclone II devices include a powerful FPGA feature set optimized for
          low-cost applications including a wide range of density, memory,
          embedded multiplier, and packaging options. Cyclone II devices support
          a wide range of common external memory interfaces and I/O protocols
          required in low-cost applications. Parameterizable IP cores from Altera
          and partners make using Cyclone II interfaces and protocols fast and easy.

          The Cyclone II device family offers the following features:

           High-density architecture with 4,608 to 68,416 LEs
                 M4K embedded memory blocks
                 Up to 1.1 Mbits of RAM available without reducing available
                      logic
                 4,096 memory bits per block (4,608 bits per block including 512
                      parity bits)
                 Variable port configurations of 1, 2, 4, 8, 9, 16, 18, 32,
                      and 36
                 True dual-port (one read and one write, two reads, or two
                      writes) operation for 1, 2, 4, 8, 9, 16, and 18 modes
                 Byte enables for data input masking during writes
                 Up to 260-MHz operation

           Embedded multipliers
                 Up to 150 18- 18-bit multipliers are each configurable as two
                      independent 9- 9-bit multipliers with up to 250-MHz
                      performance
                 Optional input and output registers

           Advanced I/O support
                 High-speed differential I/O standard support, including LVDS,
                      RSDS, mini-LVDS, LVPECL, differential HSTL, and differential
                      SSTL
                 Single-ended I/O standard support, including 2.5-V and 1.8-V,
                      SSTL class I and II, 1.8-V and 1.5-V HSTL class I and II, 3.3-V PCI
                      and PCI-X 1.0, 3.3-, 2.5-, 1.8-, and 1.5-V LVCMOS, and 3.3-, 2.5-,
                      and 1.8-V LVTTL
                 Peripheral Component Interconnect Special Interest Group (PCI
                      SIG) PCI Local Bus Specification, Revision 3.0 compliance for 3.3-V
                      operation at 33 or 66 MHz for 32- or 64-bit interfaces
                 PCI Express with an external TI PHY and an Altera PCI Express
                      1 Megacore function

12                                   Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2008
                                                                                                               Introduction

                           133-MHz PCI-X 1.0 specification compatibility
                           High-speed external memory support, including DDR, DDR2,

                                and SDR SDRAM, and QDRII SRAM supported by drop in
                                Altera IP MegaCore functions for ease of use
                           Three dedicated registers per I/O element (IOE): one input
                                register, one output register, and one output-enable register
                           Programmable bus-hold feature
                           Programmable output drive strength feature
                           Programmable delays from the pin to the IOE or logic array
                           I/O bank grouping for unique VCCIO and/or VREF bank
                                settings
                           MultiVoltTM I/O standard support for 1.5-, 1.8-, 2.5-, and
                                3.3-interfaces
                           Hot-socketing operation support
                           Tri-state with weak pull-up on I/O pins before and during
                                configuration
                           Programmable open-drain outputs
                           Series on-chip termination support

                     Flexible clock management circuitry
                           Hierarchical clock network for up to 402.5-MHz performance
                           Up to four PLLs per device provide clock multiplication and
                                division, phase shifting, programmable duty cycle, and external
                                clock outputs, allowing system-level clock management and
                                skew control
                           Up to 16 global clock lines in the global clock network that drive
                                throughout the entire device

                     Device configuration
                           Fast serial configuration allows configuration times less than
                                100 ms
                           Decompression feature allows for smaller programming file
                                storage and faster configuration times
                           Supports multiple configuration modes: active serial, passive
                                serial, and JTAG-based configuration
                           Supports configuration through low-cost serial configuration
                                devices
                           Device configuration supports multiple voltages (either 3.3, 2.5,
                                or 1.8 V)

                     Intellectual property
                           Altera megafunction and Altera MegaCore function support,
                                and Altera Megafunctions Partners Program (AMPPSM)
                                megafunction support, for a wide range of embedded
                                processors, on-chip and off-chip interfaces, peripheral
                                functions, DSP functions, and communications functions and

Altera Corporation                                                    13
February 2008       Cyclone II Device Handbook, Volume 1
Features

                 f                  protocols. Visit the Altera IPMegaStore at www.altera.com to
                 f                  download IP MegaCore functions.
                               Nios II Embedded Processor support

                        The Cyclone II family offers devices with the Fast-On feature, which
                        offers a faster power-on-reset (POR) time. Devices that support the
                        Fast-On feature are designated with an "A" in the device ordering code.
                        For example, EP2C5A, EP2C8A, EP2C15A, and EP2C20A. The EP2C5A is
                        only available in the automotive speed grade. The EP2C8A and EP2C20A
                        are only available in the industrial speed grade. The EP2C15A is only
                        available with the Fast-On feature and is available in both commercial
                        and industrial grades. The Cyclone II "A" devices are identical in feature
                        set and functionality to the non-A devices except for support of the faster
                        POR time.

                        Cyclone II A devices are offered in automotive speed grade. For more
                        information, refer to the Cyclone II section in the Automotive-Grade Device
                        Handbook.

                        For more information on POR time specifications for Cyclone II A and
                        non-A devices, refer to the Hot Socketing & Power-On Reset chapter in the
                        Cyclone II Device Handbook.

                        Table 11 lists the Cyclone II device family features. Table 12 lists the
                        Cyclone II device package offerings and maximum user I/O pins.

Table 11. Cyclone II FPGA Family Features (Part 1 of 2)

      Feature      EP2C5 (2)  EP2C8 (2)  EP2C15 (1) EP2C20 (2)     EP2C35   EP2C50   EP2C70

LEs                 4,608        8,256   14,448           18,752   33,216   50,528    68,416
                      26           36      52               52       105      129       250
M4K RAM blocks (4
Kbits plus         119,808     165,888   239,616          239,616  483,840  594,432  1,152,00
512 parity bits                    18       26               26       35       86         0
                                    2        4                4        4        4
Total RAM bits                                                                          150

Embedded            13                                                                    4

multipliers (3)

PLLs                2

14                                                                         Altera Corporation
Cyclone II Device Handbook, Volume 1                                              February 2008
                                                                         Introduction

Table 11. Cyclone II FPGA Family Features (Part 2 of 2)

       Feature      EP2C5 (2) EP2C8 (2) EP2C15 (1) EP2C20 (2) EP2C35 EP2C50 EP2C70

Maximum user        158  182  315                         315  475  450  622
I/O pins

Notes to Table 11:
(1) The EP2C15A is only available with the Fast On feature, which offers a faster POR time. This device is available in

       both commercial and industrial grade.
(2) The EP2C5, EP2C8, and EP2C20 optionally support the Fast On feature, which is designated with an "A" in the

       device ordering code. The EP2C5A is only available in the automotive speed grade. The EP2C8A and EP2C20A
       devices are only available in industrial grade.

(3) This is the total number of 18 18 multipliers. For the total number of 9 9 multipliers per device, multiply the
      total number of 18 18 multipliers by 2.

Altera Corporation                                                                                          15
February 2008                                             Cyclone II Device Handbook, Volume 1
Features

Table 12. Cyclone II Package Options & Maximum User I/O Pins Notes (1) (2)

                  144-Pin 208-Pin 240-Pin  256-Pin   484-Pin   484-Pin       672-Pin 896-Pin
                  TQFP (3) PQFP (4) PQFP   FineLine  FineLine    Ultra
Device                                                                       FineLine FineLine
                                             BGA       BGA     FineLine
                                                                 BGA         BGA  BGA
                                            158 (5)
EP2C5 (6) (8)     89  142             --      182    --        --            --   --
                                              182
EP2C8 (6)         85  138             --      152    --        --            --   --
                                              152
EP2C8A (6), (7)   --  --              --      152    --        --            --   --
                                               --
EP2C15A (6), (7)  --  --              --       --    315       --            --   --
                                               --
EP2C20 (6)        --  --              142            315       --            --   --

EP2C20A (6), (7)  --  --              --             315       --            --   --

EP2C35 (6)        --  --              --             322       322           475  --

EP2C50 (6)        --  --              --             294       294           450  --

EP2C70 (6)        --  --              --             --        --            422  622

Notes to Table 12:
(1) Cyclone II devices support vertical migration within the same package (for example, you can migrate between the

       EP2C20 device in the 484-pin FineLine BGA package and the EP2C35 and EP2C50 devices in the same package).
(2) The Quartus II software I/O pin counts include four additional pins, TDI, TDO, TMS, and TCK, which are not

       available as general purpose I/O pins.
(3) TQFP: thin quad flat pack.
(4) PQFP: plastic quad flat pack.
(5) Vertical migration is supported between the EP2C5F256 and the EP2C8F256 devices. However, not all of the DQ

       and DQS groups are supported. Vertical migration between the EP2C5 and the EP2C15 in the F256 package is not
       supported.
(6) The I/O pin counts for the EP2C5, EP2C8, and EP2C15A devices include 8 dedicated clock pins that can be used
       for data inputs. The I/O counts for the EP2C20, EP2C35, EP2C50, and EP2C70 devices include 16 dedicated clock
       pins that can be used for data inputs.
(7) EP2C8A, EP2C15A, and EP2C20A have a Fast On feature that has a faster POR time. The EP2C15A is only available
       with the Fast On option.
(8) The EP2C5 optionally support the Fast On feature, which is designated with an "A" in the device ordering code.
       The EP2C5A is only available in the automotive speed grade. Refer to the Cyclone II section in the Automotive-Grade
       Device Handbook.

                      Cyclone II devices support vertical migration within the same package
                      (for example, you can migrate between the EP2C35, EPC50, and EP2C70
                      devices in the 672-pin FineLine BGA package). The exception to vertical
                      migration support within the Cyclone II family is noted in Table 13.

16                                                                          Altera Corporation
Cyclone II Device Handbook, Volume 1                                               February 2008
                                                                                            Introduction

                        Vertical migration means that you can migrate to devices whose
                        dedicated pins, configuration pins, and power pins are the same for a
                        given package across device densities.

Table 13. Total Number of Non-Migratable I/O Pins for Cyclone II Vertical Migration Paths

    Vertical    144-Pin TQFP  208-Pin     256-Pin       484-Pin    484-Pin Ultra               672-Pin
Migration Path                 PQFP    FineLine BGA  FineLine BGA  FineLine BGA             FineLine BGA

                                  4          (1)           (2)                                    (3)
                                 --
EP2C5 to            4            --    1 (4)         --            --                       --
                                 --
EP2C8                            --
                                 --
EP2C8 to            --                 30            --            --                       --

EP2C15

EP2C15 to           --                 0             0             --                       --

EP2C20

EP2C20 to                              --            16            --                       --
EP2C35

EP2C35 to           --                 --            28            28 (5)                   28

EP2C50

EP2C50 to           --                 --            --            28                       28

EP2C70

Notes to Table 13:
(1) Vertical migration between the EP2C5F256 to the EP2C15AF256 and the EP2C5F256 to the EP2C20F256 devices is

       not supported.
(2) When migrating from the EP2C20F484 device to the EP2C50F484 device, a total of 39 I/O pins are non-migratable.
(3) When migrating from the EP2C35F672 device to the EP2C70F672 device, a total of 56 I/O pins are non-migratable.
(4) In addition to the one non-migratable I/O pin, there are 34 DQ pins that are non-migratable.
(5) The pinouts of 484 FBGA and 484 UBGA are the same.

                        1 When moving from one density to a larger density, I/O pins are
                                    often lost because of the greater number of power and ground
                                    pins required to support the additional logic within the larger
                                    device. For I/O pin migration across densities, you must cross
                                    reference the available I/O pins using the device pin-outs for all
                                    planned densities of a given package type to identify which I/O
                                    pins are migratable.

                        To ensure that your board layout supports migratable densities within
                        one package offering, enable the applicable vertical migration path
                        within the Quartus II software (go to Assignments menu, then Device,
                        then click the Migration Devices button). After compilation, check the
                        information messages for a full list of I/O, DQ, LVDS, and other pins that
                        are not available because of the selected migration path. Table 13 lists the
                        Cyclone II device package offerings and shows the total number of
                        non-migratable I/O pins when migrating from one density device to a
                        larger density device.

Altera Corporation                                                                                     17
February 2008                                        Cyclone II Device Handbook, Volume 1
Features

                         Cyclone II devices are available in up to three speed grades: 6, 7, and
                         8, with 6 being the fastest. Table 14 shows the Cyclone II device
                         speed-grade offerings.

Table 14. Cyclone II Device Speed Grades

Device       144-Pin 208-Pin     240-Pin   256-Pin     484-Pin    484-Pin   672-Pin      896-Pin
              TQFP PQFP           PQFP     FineLine    FineLine     Ultra   FineLine     FineLine

                                    --       BGA         BGA      FineLine    BGA          BGA
                                    --                              BGA
                                    --
EP2C5 (1)    6, 7, 8  7, 8     --     6, 7, 8  --         --        --           --
EP2C8        6, 7, 8  7, 8
EP2C8A (2)                          8     6, 7, 8  --         --        --           --
EP2C15A           --       --
EP2C20            --       --       --     8          --         --        --           --
EP2C20A (2)       --       --       --
EP2C35            --       --       --     6, 7, 8 6, 7, 8  --        --           --
EP2C50            --       --       --
EP2C70            --       --              6, 7, 8 6, 7, 8  --        --           --
                  --       --
                                           8          8         --        --           --

                                           --          6, 7, 8 6, 7, 8 6, 7, 8  --

                                           --          6, 7, 8 6, 7, 8 6, 7, 8  --

                                           --          --         --        6, 7, 8 6, 7, 8

Notes to Table 14:
(1) The EP2C5 optionally support the Fast On feature, which is designated with an "A" in the device ordering code.

       The EP2C5A is only available in the automotive speed grade. Refer to the Cyclone II section in the Automotive-Grade
       Device Handbook for detailed information.
(2) EP2C8A and EP2C20A are only available in industrial grade.

18                                                                         Altera Corporation
Cyclone II Device Handbook, Volume 1                                              February 2008
                                                                             Introduction

Referenced          This chapter references the following documents:
Documents
                     Hot Socketing & Power-On Reset chapter in Cyclone II Device Handbook
                     Automotive-Grade Device Handbook

Document            Table 15 shows the revision history for this document.

Revision History

Table 15. Document Revision History

     Date &                               Changes Made                      Summary of Changes
   Document
                 Added "Referenced Documents".                                            --
     Version     Updated "Features" section and Table 11, Table 12,
                                                                       Note to explain difference
February 2008       and Table 14 with information about EP2C5A.       between I/O pin count
v3.2             Added document revision history.                      information provided in
                 Added new Note (2) to Table 12.                      Table 12 and in the Quartus II
February 2007                                                          software documentation.
v3.1
                                                                                          --
November 2005  Updated Introduction and Features.
                                                                                          --
v2.1             Updated Table 13.
                                                                                          --
July 2005 v2.0   Updated technical content throughout.
                 Updated Table 12.                                                       --
                 Added Tables 13 and 14.

November 2004  Updated Table 12.

v1.1             Updated bullet list in the "Features" section.

June 2004 v1.0 Added document to the Cyclone II Device Handbook.

Altera Corporation                                                                                                 19
February 2008                                                    Cyclone II Device Handbook, Volume 1
Document Revision History

110                                  Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2008
                    2. Cyclone II Architecture

CII51002-3.1       Cyclone II devices contain a two-dimensional row- and column-based
                    architecture to implement custom logic. Column and row interconnects
Functional          of varying speeds provide signal interconnects between logic array
Description         blocks (LABs), embedded memory blocks, and embedded multipliers.

                    The logic array consists of LABs, with 16 logic elements (LEs) in each
                    LAB. An LE is a small unit of logic providing efficient implementation of
                    user logic functions. LABs are grouped into rows and columns across the
                    device. Cyclone II devices range in density from 4,608 to 68,416 LEs.

                    Cyclone II devices provide a global clock network and up to four
                    phase-locked loops (PLLs). The global clock network consists of up to 16
                    global clock lines that drive throughout the entire device. The global clock
                    network can provide clocks for all resources within the device, such as
                    input/output elements (IOEs), LEs, embedded multipliers, and
                    embedded memory blocks. The global clock lines can also be used for
                    other high fan-out signals. Cyclone II PLLs provide general-purpose
                    clocking with clock synthesis and phase shifting as well as external
                    outputs for high-speed differential I/O support.

                    M4K memory blocks are true dual-port memory blocks with 4K bits of
                    memory plus parity (4,608 bits). These blocks provide dedicated true
                    dual-port, simple dual-port, or single-port memory up to 36-bits wide at
                    up to 260 MHz. These blocks are arranged in columns across the device
                    in between certain LABs. Cyclone II devices offer between 119 to
                    1,152 Kbits of embedded memory.

                    Each embedded multiplier block can implement up to either two 9 9-bit
                    multipliers, or one 18 18-bit multiplier with up to 250-MHz
                    performance. Embedded multipliers are arranged in columns across the
                    device.

                    Each Cyclone II device I/O pin is fed by an IOE located at the ends of LAB
                    rows and columns around the periphery of the device. I/O pins support
                    various single-ended and differential I/O standards, such as the 66- and
                    33-MHz, 64- and 32-bit PCI standard, PCI-X, and the LVDS I/O standard
                    at a maximum data rate of 805 megabits per second (Mbps) for inputs and
                    640 Mbps for outputs. Each IOE contains a bidirectional I/O buffer and
                    three registers for registering input, output, and output-enable signals.
                    Dual-purpose DQS, DQ, and DM pins along with delay chains (used to

Altera Corporation  21

February 2007
Logic Elements

                phase-align double data rate (DDR) signals) provide interface support for
                external memory devices such as DDR, DDR2, and single data rate (SDR)
                SDRAM, and QDRII SRAM devices at up to 167 MHz.

                Figure 21 shows a diagram of the Cyclone II EP2C20 device.

Figure 21. Cyclone II EP2C20 Device Block Diagram

                PLL                          IOEs                 PLL

Embedded
Multipliers

                IOEs  Logic           Logic         Logic  Logic  IOEs
                      Array           Array         Array  Array

M4K Blocks                                                              M4K Blocks

                PLL                          IOEs                 PLL

                The number of M4K memory blocks, embedded multiplier blocks, PLLs,
                rows, and columns vary per device.

Logic Elements  The smallest unit of logic in the Cyclone II architecture, the LE, is compact
                and provides advanced features with efficient logic utilization. Each LE
                features:

                 A four-input look-up table (LUT), which is a function generator that
                      can implement any function of four variables

                 A programmable register
                 A carry chain connection
                 A register chain connection
                 The ability to drive all types of interconnects: local, row, column,

                      register chain, and direct link interconnects
                 Support for register packing
                 Support for register feedback

22                                                                     Altera Corporation
Cyclone II Device Handbook, Volume 1                                          February 2007
                                                                                                                        Cyclone II Architecture

                                                  Figure 22 shows a Cyclone II LE.

Figure 22. Cyclone II LE                                Register Chain                         Register Bypass         Programmable
                                                         Routing From                                                   Register
                                    LAB Carry-In         Previous LE                                   Packed
                                                                                                       Register Select
                                                                         LAB-Wide
                                                                      Synchronous

                                                                            Load
                                                                                      LAB-Wide

                                                                                   Synchronous
                                                                                         Clear

data1                          Look-Up            Carry  Synchronous                            D        Q              Row, Column,
data2                           Table             Chain    Load and                                                     And Direct Link
data3                           (LUT)                     Clear Logic                                                   Routing

data4                                                                                                                   Row, Column,
                                                                                                                        And Direct Link
                                                                                                ENA                     Routing
                                                                                                   CLRN
                                                                                                                        Local Routing
        labclr1  Asynchronous                                                                      Register
        labclr2   Clear Logic                                                                      Feedback             Register Chain
   Chip-Wide                                                                                                            Output
         Reset      Clock &
(DEV_CLRn)       Clock Enable

        labclk1      Select
        labclk2

   labclkena1
   labclkena2

                                                         LAB Carry-Out

                                                  Each LE's programmable register can be configured for D, T, JK, or SR
                                                  operation. Each register has data, clock, clock enable, and clear inputs.
                                                  Signals that use the global clock network, general-purpose I/O pins, or
                                                  any internal logic can drive the register's clock and clear control signals.
                                                  Either general-purpose I/O pins or internal logic can drive the clock
                                                  enable. For combinational functions, the LUT output bypasses the
                                                  register and drives directly to the LE outputs.

                                                  Each LE has three outputs that drive the local, row, and column routing
                                                  resources. The LUT or register output can drive these three outputs
                                                  independently. Two LE outputs drive column or row and direct link
                                                  routing connections and one drives local interconnect resources, allowing
                                                  the LUT to drive one output while the register drives another output. This
                                                  feature, register packing, improves device utilization because the device
                                                  can use the register and the LUT for unrelated functions. When using
                                                  register packing, the LAB-wide synchronous load control signal is not
                                                  available. See "LAB Control Signals" on page 28 for more information.

Altera Corporation                                                                                                                                23
February 2007                                                                                   Cyclone II Device Handbook, Volume 1
Logic Elements

                Another special packing mode allows the register output to feed back into
                the LUT of the same LE so that the register is packed with its own fan-out
                LUT, providing another mechanism for improved fitting. The LE can also
                drive out registered and unregistered versions of the LUT output.

                In addition to the three general routing outputs, the LEs within an LAB
                have register chain outputs. Register chain outputs allow registers within
                the same LAB to cascade together. The register chain output allows an
                LAB to use LUTs for a single combinational function and the registers to
                be used for an unrelated shift register implementation. These resources
                speed up connections between LABs while saving local interconnect
                resources. See "MultiTrack Interconnect" on page 210 for more
                information on register chain connections.

                LE Operating Modes

                The Cyclone II LE operates in one of the following modes:

                 Normal mode
                 Arithmetic mode

                Each mode uses LE resources differently. In each mode, six available
                inputs to the LE--the four data inputs from the LAB local interconnect,
                the LAB carry-in from the previous carry-chain LAB, and the register
                chain connection--are directed to different destinations to implement the
                desired logic function. LAB-wide signals provide clock, asynchronous
                clear, synchronous clear, synchronous load, and clock enable control for
                the register. These LAB-wide signals are available in all LE modes.

                The Quartus II software, in conjunction with parameterized functions
                such as library of parameterized modules (LPM) functions, automatically
                chooses the appropriate mode for common functions such as counters,
                adders, subtractors, and arithmetic functions. If required, you can also
                create special-purpose functions that specify which LE operating mode to
                use for optimal performance.

                Normal Mode

                The normal mode is suitable for general logic applications and
                combinational functions. In normal mode, four data inputs from the LAB
                local interconnect are inputs to a four-input LUT (see Figure 23). The
                Quartus II Compiler automatically selects the carry-in or the data3
                signal as one of the inputs to the LUT. LEs in normal mode support
                packed registers and register feedback.

24                                   Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2007
                                                                                     Cyclone II Architecture

Figure 23. LE in Normal Mode

                                                        sload  sclear

                                        (LAB Wide) (LAB Wide)

                 Packed Register Input

                                        Register chain
                                          connection

data1               Four-Input                                                    Q  Row, Column, and
                        LUT                                            D             Direct Link Routing
data2
data3                                                                  ENA           Row, Column, and
cin (from cout                                                            CLRN       Direct Link Routing
of previous LE)
                                        clock (LAB Wide)                             Local routing
data4                                     ena (LAB Wide)
                                          aclr (LAB Wide)

                    Register Feedback                                                Register
                                                                                     chain output

                    Arithmetic Mode

                    The arithmetic mode is ideal for implementing adders, counters,
                    accumulators, and comparators. An LE in arithmetic mode implements a
                    2-bit full adder and basic carry chain (see Figure 24). LEs in arithmetic
                    mode can drive out registered and unregistered versions of the LUT
                    output. Register feedback and register packing are supported when LEs
                    are used in arithmetic mode.

Altera Corporation                                                                                                       25
February 2007                                                          Cyclone II Device Handbook, Volume 1
Logic Elements

Figure 24. LE in Arithmetic Mode

                                      sload       sclear

                                      (LAB Wide) (LAB Wide)

            data1                 Register chain                         Q  Row, column, and
            data2                    connection               D             direct link routing
                                                                            Row, column, and
cin (from cout    Three-Input                                ENA           direct link routing
of previous LE)        LUT                                       CLRN
                                                                            Local routing
                   Three-Input             clock (LAB Wide)
                       LUT                   ena (LAB Wide)                 Register
                                             aclr (LAB Wide)                chain output

                                      cout

                                                  Register Feedback

                   The Quartus II Compiler automatically creates carry chain logic during
                   design processing, or you can create it manually during design entry.
                   Parameterized functions such as LPM functions automatically take
                   advantage of carry chains for the appropriate functions.

                   The Quartus II Compiler creates carry chains longer than 16 LEs by
                   automatically linking LABs in the same column. For enhanced fitting, a
                   long carry chain runs vertically, which allows fast horizontal connections
                   to M4K memory blocks or embedded multipliers through direct link
                   interconnects. For example, if a design has a long carry chain in a LAB
                   column next to a column of M4K memory blocks, any LE output can feed
                   an adjacent M4K memory block through the direct link interconnect.
                   Whereas if the carry chains ran horizontally, any LAB not next to the
                   column of M4K memory blocks would use other row or column
                   interconnects to drive a M4K memory block. A carry chain continues as
                   far as a full column.

26                                                                         Altera Corporation
Cyclone II Device Handbook, Volume 1                                              February 2007
                                                               Cyclone II Architecture

Logic Array         Each LAB consists of the following:
Blocks
                     16 LEs
                     LAB control signals
                     LE carry chains
                     Register chains
                     Local interconnect

                    The local interconnect transfers signals between LEs in the same LAB.
                    Register chain connections transfer the output of one LE's register to the
                    adjacent LE's register within an LAB. The Quartus II Compiler places
                    associated logic within an LAB or adjacent LABs, allowing the use of
                    local, and register chain connections for performance and area efficiency.
                    Figure 25 shows the Cyclone II LAB.

Figure 25. Cyclone II LAB Structure

                                           Row Interconnect

Direct link                                                    Column
interconnect                                                   Interconnect
from adjacent
block                                                          Direct link
                                                               interconnect
Direct link                                                    from adjacent
interconnect                                                   block
to adjacent
block                                                          Direct link
                                                               interconnect
                                                               to adjacent
                                                               block

                                      LAB  Local Interconnect

Altera Corporation                                                                           27
February 2007                              Cyclone II Device Handbook, Volume 1
Logic Array Blocks

                    LAB Interconnects

                    The LAB local interconnect can drive LEs within the same LAB. The LAB
                    local interconnect is driven by column and row interconnects and LE
                    outputs within the same LAB. Neighboring LABs, PLLs, M4K RAM
                    blocks, and embedded multipliers from the left and right can also drive
                    an LAB's local interconnect through the direct link connection. The direct
                    link connection feature minimizes the use of row and column
                    interconnects, providing higher performance and flexibility. Each LE can
                    drive 48 LEs through fast local and direct link interconnects. Figure 26
                    shows the direct link connection.

Figure 26. Direct Link Connection         Direct link interconnect from
                                           right LAB, M4K memory
           Direct link interconnect from   block, embedded multiplier,
                  left LAB, M4K memory     PLL, or IOE output

            block, embedded multiplier,
                       PLL, or IOE output

   Direct link                                     Direct link
interconnect                                       interconnect
                                                   to right
         to left
                                           LAB
                       Local
              Interconnect

                    LAB Control Signals

                    Each LAB contains dedicated logic for driving control signals to its LEs.
                    The control signals include:

                     Two clocks
                     Two clock enables
                     Two asynchronous clears
                     One synchronous clear
                     One synchronous load

28                                                              Altera Corporation
Cyclone II Device Handbook, Volume 1                                   February 2007
                                                                                 Cyclone II Architecture

                    This gives a maximum of seven control signals at a time. When using the
                    LAB-wide synchronous load, the clkena of labclk1 is not available.
                    Additionally, register packing and synchronous load cannot be used
                    simultaneously.

                    Each LAB can have up to four non-global control signals. Additional LAB
                    control signals can be used as long as they are global signals.

                    Synchronous clear and load signals are useful for implementing counters
                    and other functions. The synchronous clear and synchronous load signals
                    are LAB-wide signals that affect all registers in the LAB.

                    Each LAB can use two clocks and two clock enable signals. Each LAB's
                    clock and clock enable signals are linked. For example, any LE in a
                    particular LAB using the labclk1 signal also uses labclkena1. If the
                    LAB uses both the rising and falling edges of a clock, it also uses both
                    LAB-wide clock signals. De-asserting the clock enable signal turns off the
                    LAB-wide clock.

                    The LAB row clocks [5..0] and LAB local interconnect generate the LAB-
                    wide control signals. The MultiTrackTM interconnect's inherent low skew
                    allows clock and control signal distribution in addition to data. Figure 27
                    shows the LAB control signal generation circuit.

Figure 27. LAB-Wide Control Signals

Dedicated           6

LAB Row

Clocks

Local
Interconnect

Local
Interconnect

Local
Interconnect

Local
Interconnect

                                      labclkena1           labclkena2            labclr1           synclr

                       labclk1                    labclk2              syncload           labclr2

                    LAB-wide signals control the logic for the register's clear signal. The LE
                    directly supports an asynchronous clear function. Each LAB supports up
                    to two asynchronous clear signals (labclr1 and labclr2).

Altera Corporation                                                                                           29
February 2007                                              Cyclone II Device Handbook, Volume 1
MultiTrack Interconnect

MultiTrack               A LAB-wide asynchronous load signal to control the logic for the
Interconnect             register's preset signal is not available. The register preset is achieved by
                         using a NOT gate push-back technique. Cyclone II devices can only
                         support either a preset or asynchronous clear signal.

                         In addition to the clear port, Cyclone II devices provide a chip-wide reset
                         pin (DEV_CLRn) that resets all registers in the device. An option set before
                         compilation in the Quartus II software controls this pin. This chip-wide
                         reset overrides all other control signals.

                         In the Cyclone II architecture, connections between LEs, M4K memory
                         blocks, embedded multipliers, and device I/O pins are provided by the
                         MultiTrack interconnect structure with DirectDriveTM technology. The
                         MultiTrack interconnect consists of continuous, performance-optimized
                         routing lines of different speeds used for inter- and intra-design block
                         connectivity. The Quartus II Compiler automatically places critical paths
                         on faster interconnects to improve design performance.

                         DirectDrive technology is a deterministic routing technology that ensures
                         identical routing resource usage for any function regardless of placement
                         within the device. The MultiTrack interconnect and DirectDrive
                         technology simplify the integration stage of block-based designing by
                         eliminating the re-optimization cycles that typically follow design
                         changes and additions.

                         The MultiTrack interconnect consists of row (direct link, R4, and R24) and
                         column (register chain, C4, and C16) interconnects that span fixed
                         distances. A routing structure with fixed-length resources for all devices
                         allows predictable and repeatable performance when migrating through
                         different device densities.

                         Row Interconnects

                         Dedicated row interconnects route signals to and from LABs, PLLs, M4K
                         memory blocks, and embedded multipliers within the same row. These
                         row resources include:

                          Direct link interconnects between LABs and adjacent blocks
                          R4 interconnects traversing four blocks to the right or left
                          R24 interconnects for high-speed access across the length of the

                               device

210                                  Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2007
                                                                                                  Cyclone II Architecture

                    The direct link interconnect allows an LAB, M4K memory block, or
                    embedded multiplier block to drive into the local interconnect of its left
                    and right neighbors. Only one side of a PLL block interfaces with direct
                    link and row interconnects. The direct link interconnect provides fast
                    communication between adjacent LABs and/or blocks without using
                    row interconnect resources.

                    The R4 interconnects span four LABs, three LABs and one M4K memory
                    block, or three LABs and one embedded multiplier to the right or left of a
                    source LAB. These resources are used for fast row connections in a four-
                    LAB region. Every LAB has its own set of R4 interconnects to drive either
                    left or right. Figure 28 shows R4 interconnect connections from an LAB.
                    R4 interconnects can drive and be driven by LABs, M4K memory blocks,
                    embedded multipliers, PLLs, and row IOEs. For LAB interfacing, a
                    primary LAB or LAB neighbor (see Figure 28) can drive a given R4
                    interconnect. For R4 interconnects that drive to the right, the primary
                    LAB and right neighbor can drive on to the interconnect. For R4
                    interconnects that drive to the left, the primary LAB and its left neighbor
                    can drive on to the interconnect. R4 interconnects can drive other R4
                    interconnects to extend the range of LABs they can drive. Additionally,
                    R4 interconnects can drive R24 interconnects, C4, and C16 interconnects
                    for connections from one row to another.

Figure 28. R4 Interconnect Connections

                                     Adjacent LAB can                C4 Column Interconnects (1)  R4 Interconnect
                                     Drive onto Another                                           Driving Right
                                     LAB's R4 Interconnect

                    R4 Interconnect
                      Driving Left

                                            LAB             Primary     LAB
                                         Neighbor           LAB (2)  Neighbor

Notes to Figure 28:
(1) C4 interconnects can drive R4 interconnects.
(2) This pattern is repeated for every LAB in the LAB row.

Altera Corporation                                                                                                   211
February 2007                                                        Cyclone II Device Handbook, Volume 1
MultiTrack Interconnect

                                    R24 row interconnects span 24 LABs and provide the fastest resource for
                                    long row connections between non-adjacent LABs, M4K memory blocks,
                                    dedicated multipliers, and row IOEs. R24 row interconnects drive to
                                    other row or column interconnects at every fourth LAB. R24 row
                                    interconnects drive LAB local interconnects via R4 and C4 interconnects
                                    and do not drive directly to LAB local interconnects. R24 interconnects
                                    can drive R24, R4, C16, and C4 interconnects.

                             Column Interconnects

                                    The column interconnect operates similar to the row interconnect. Each
                                    column of LABs is served by a dedicated column interconnect, which
                                    vertically routes signals to and from LABs, M4K memory blocks,
                                    embedded multipliers, and row and column IOEs. These column
                                    resources include:

                                     Register chain interconnects within an LAB
                                     C4 interconnects traversing a distance of four blocks in an up and

                                          down direction
                                     C16 interconnects for high-speed vertical routing through the device

                                    Cyclone II devices include an enhanced interconnect structure within
                                    LABs for routing LE output to LE input connections faster using register
                                    chain connections. The register chain connection allows the register
                                    output of one LE to connect directly to the register input of the next LE in
                                    the LAB for fast shift registers. The Quartus II Compiler automatically
                                    takes advantage of these resources to improve utilization and
                                    performance. Figure 29 shows the register chain interconnects.

212                                  Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2007
                                                                                             Cyclone II Architecture

                    Figure 29. Register Chain Interconnects

                                                                         Local Interconnect
                                                                         Routing Among LEs
                                                                         in the LAB

                    Carry Chain    LE 1                                                      Register Chain
                      Routing to   LE 2                                                      Routing to Adjacent
                    Adjacent LE    LE 3                                                      LE's Register Input
                                   LE 4
                            Local  LE 5
                    Interconnect   LE 6
                                   LE 7
                                   LE 8
                                   LE 9
                                   LE 10
                                   LE 11
                                   LE 12
                                   LE13
                                   LE 14
                                   LE 15
                                   LE 16

                    The C4 interconnects span four LABs, M4K blocks, or embedded
                    multipliers up or down from a source LAB. Every LAB has its own set of
                    C4 interconnects to drive either up or down. Figure 210 shows the C4
                    interconnect connections from an LAB in a column. The C4 interconnects
                    can drive and be driven by all types of architecture blocks, including
                    PLLs, M4K memory blocks, embedded multiplier blocks, and column
                    and row IOEs. For LAB interconnection, a primary LAB or its LAB
                    neighbor (see Figure 210) can drive a given C4 interconnect. C4
                    interconnects can drive each other to extend their range as well as drive
                    row interconnects for column-to-column connections.

Altera Corporation                                                                 213
February 2007                      Cyclone II Device Handbook, Volume 1
MultiTrack Interconnect

Figure 210. C4 Interconnect Connections Note (1)

                                                                           C4 Interconnect
                                                                           Drives Local and R4
                                                                           Interconnects
                                                                           Up to Four Rows

                                                                           C4 Interconnect
                                                                           Driving Up

                                                                           LAB

Row
Interconnect

     Adjacent LAB can
drive onto neighboring
LAB's C4 interconnect

                            Local     Primary                       LAB    C4 Interconnect
                        Interconnect    LAB                      Neighbor  Driving Down

Note to Figure 210:
(1) Each C4 interconnect can drive either up or down four rows.

214                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                             February 2007
                                                                                                                   Cyclone II Architecture

                                  C16 column interconnects span a length of 16 LABs and provide the
                                  fastest resource for long column connections between LABs, M4K
                                  memory blocks, embedded multipliers, and IOEs. C16 column
                                  interconnects drive to other row and column interconnects at every
                                  fourth LAB. C16 column interconnects drive LAB local interconnects via
                                  C4 and R4 interconnects and do not drive LAB local interconnects
                                  directly. C16 interconnects can drive R24, R4, C16, and C4 interconnects.

                            Device Routing

                                  All embedded blocks communicate with the logic array similar to
                                  LAB-to-LAB interfaces. Each block (for example, M4K memory,
                                  embedded multiplier, or PLL) connects to row and column interconnects
                                  and has local interconnect regions driven by row and column
                                  interconnects. These blocks also have direct link interconnects for fast
                                  connections to and from a neighboring LAB.

                                  Table 21 shows the Cyclone II device's routing scheme.

Table 21. Cyclone II Device Routing Scheme (Part 1 of 2)
                                                                   Destination

   Source
              Register Chain
                      Local Interconnect
                               Direct Link Interconnect

                                        R4 Interconnect
                                                 R24 Interconnect
                                                          C4 Interconnect
                                                                  C16 Interconnect

                                                                           LE
                                                                                    M4K RAM Block
                                                                                             Embedded Multiplier

                                                                                                      PLL
                                                                                                              Column IOE

                                                                                                                       Row IOE

Register                                                      v
Chain                                                         vvvvvv

Local                  vvvv
Interconnect           vvvv
                       vvvv
Direct Link         v  vvvv

Interconnect                                                                                                   215
                                                              Cyclone II Device Handbook, Volume 1
R4                  v

Interconnect

R24
Interconnect

C4                  v

Interconnect

C16
Interconnect

Altera Corporation
February 2007
Global Clock Network & Phase-Locked Loops

  Table 21. Cyclone II Device Routing Scheme (Part 2 of 2)
                                                                     Destination

     Source
             Register Chain
                     Local Interconnect
                              Direct Link Interconnect

                                       R4 Interconnect
                                                R24 Interconnect
                                                         C4 Interconnect
                                                                 C16 Interconnect

                                                                          LE
                                                                                   M4K RAM Block
                                                                                            Embedded Multiplier

                                                                                                     PLL
                                                                                                             Column IOE

                                                                                                                      Row IOE

LE           vvvv                     v

M4K memory    vvv                     v

Block

Embedded      vvv                     v
Multipliers

PLL           vv                      v

Column IOE                            vv

Row IOE       vvvv

Global Clock  Cyclone II devices provide global clock networks and up to four PLLs for
Network &     a complete clock management solution. Cyclone II clock network features
Phase-Locked  include:
Loops
               Up to 16 global clock networks
               Up to four PLLs
               Global clock network dynamic clock source selection
               Global clock network dynamic enable and disable

216                                                                              Altera Corporation
Cyclone II Device Handbook, Volume 1                                                    February 2007
                                                                  Cyclone II Architecture

                    Each global clock network has a clock control block to select from a
                    number of input clock sources (PLL clock outputs, CLK[] pins, DPCLK[]
                    pins, and internal logic) to drive onto the global clock network. Table 22
                    lists how many PLLs, CLK[] pins, DPCLK[] pins, and global clock
                    networks are available in each Cyclone II device. CLK[] pins are
                    dedicated clock pins and DPCLK[] pins are dual-purpose clock pins.

                    Table 22. Cyclone II Device Clock Resources

                        Device  Number of  Number of              Number of    Number of
                                   PLLs    CLK Pins               DPCLK Pins  Global Clock
                    EP2C5
                    EP2C8             2          8                       8      Networks
                    EP2C15            2          8                       8
                    EP2C20            4         16                      20           8
                    EP2C35            4         16                      20           8
                    EP2C50            4         16                      20           16
                    EP2C70            4         16                      20           16
                                      4         16                      20           16
                                                                                     16
                                                                                     16

                    Figures 211 and 212 show the location of the Cyclone II PLLs, CLK[]
                    inputs, DPCLK[] pins, and clock control blocks.

Altera Corporation                                                                         217
February 2007                              Cyclone II Device Handbook, Volume 1
Global Clock Network & Phase-Locked Loops

Figure 211. EP2C5 & EP2C8 PLL, CLK[], DPCLK[] & Clock Control Block Locations

                         DPCLK10                                        DPCLK8

          Clock Control               GCLK[7..0]                        PLL 2
            Block (1)
                                                                           4
DPCLK0                                                                                             DPCLK7

                                                       8                                           CLK[7..4]
                                                                                     4
                                           8              8
                                                                                                   DPCLK6
CLK[3..0]  4                                           8                             Clock Control
DPCLK1               4                                      GCLK[7..0]
                                                                                        Block (1)

                         PLL 1

                                         DPCLK2                         DPCLK4

Note to Figure 211:
(1) There are four clock control blocks on each side.

218                                                                            Altera Corporation
Cyclone II Device Handbook, Volume 1                                                  February 2007
                                                                                                             Cyclone II Architecture

Figure 212. EP2C15 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations

                                       DPCLK[11..10]                  DPCLK[9..8]

                              CDPCLK7                     CLK[11..8]                     CDPCLK6

                                                      2                2

                                                          4

                       PLL 3           4                                                            PLL 2

CDPCLK0                                3
  DPCLK0                                                                                                                            CDPCLK5
CLK[3..0]
  DPCLK1                      (2)                                                        (2)

CDPCLK1                                   GCLK[15..0]                     Clock Control                   4
                                                                            Block (1)               3

                                                                                                             DPCLK7

                                                          16

                                                      16         16

                    4                                                                                                  CLK[7..4]
                                                                                                             4

                                                          16

                       4               Clock Control          GCLK[15..0]                                    DPCLK6
                             3           Block (1)                                             (2)           CDPCLK4
                                 (2)
                                                                                3

                       PLL 1                                                                  PLL 4
                                                                          4

                                                              4

                                                      2                2

                              CDPCLK2                     CLK[15..12]                    CDPCLK3

                                       DPCLK[3..2]                    DPCLK[5..4]

Notes to Figure 212:
(1) There are four clock control blocks on each side.
(2) Only one of the corner CDPCLK pins in each corner can feed the clock control block at a time. The other CDPCLK pins

       can be used as general-purpose I/O pins.

Altera Corporation                                                                                                                 219
February 2007                                                                      Cyclone II Device Handbook, Volume 1
Global Clock Network & Phase-Locked Loops

                             Dedicated Clock Pins

                                    Larger Cyclone II devices (EP2C15 and larger devices) have 16 dedicated
                                    clock pins (CLK[15..0], four pins on each side of the device). Smaller
                                    Cyclone II devices (EP2C5 and EP2C8 devices) have eight dedicated clock
                                    pins (CLK[7..0], four pins on left and right sides of the device). These
                                    CLK pins drive the global clock network (GCLK), as shown in
                                    Figures 211 and 212.

                                    If the dedicated clock pins are not used to feed the global clock networks,
                                    they can be used as general-purpose input pins to feed the logic array
                                    using the MultiTrack interconnect. However, if they are used as general-
                                    purpose input pins, they do not have support for an I/O register and
                                    must use LE-based registers in place of an I/O register.

                             Dual-Purpose Clock Pins

                                    Cyclone II devices have either 20 dual-purpose clock pins,
                                    DPCLK[19..0] or 8 dual-purpose clock pins, DPCLK[7..0]. In the
                                    larger Cyclone II devices (EP2C15 devices and higher), there are
                                    20 DPCLK pins; four on the left and right sides and six on the top and
                                    bottom of the device. The corner CDPCLK pins are first multiplexed before
                                    they drive into the clock control block. Since the signals pass through a
                                    multiplexer before feeding the clock control block, these signals incur
                                    more delay to the clock control block than other DPCLK pins that directly
                                    feed the clock control block. In the smaller Cyclone II devices (EP2C5 and
                                    EP2C8 devices), there are eight DPCLK pins; two on each side of the device
                                    (see Figures 211 and 212).

                                    A programmable delay chain is available from the DPCLK pin to its fan-
                                    out destinations. To set the propagation delay from the DPCLK pin to its
                                    fan-out destinations, use the Input Delay from Dual-Purpose Clock Pin
                                    to Fan-Out Destinations assignment in the Quartus II software.

                                    These dual-purpose pins can connect to the global clock network for
                                    high-fanout control signals such as clocks, asynchronous clears, presets,
                                    and clock enables, or protocol control signals such as TRDY and IRDY for
                                    PCI, or DQS signals for external memory interfaces.

220                                  Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2007
                                                                                                Cyclone II Architecture

                    Global Clock Network

                    The 16 or 8 global clock networks drive throughout the entire device.
                    Dedicated clock pins (CLK[]), PLL outputs, the logic array, and
                    dual-purpose clock (DPCLK[]) pins can also drive the global clock
                    network.

                    The global clock network can provide clocks for all resources within the
                    device, such as IOEs, LEs, memory blocks, and embedded multipliers.
                    The global clock lines can also be used for control signals, such as clock
                    enables and synchronous or asynchronous clears fed from the external
                    pin, or DQS signals for DDR SDRAM or QDRII SRAM interfaces. Internal
                    logic can also drive the global clock network for internally generated
                    global clocks and asynchronous clears, clock enables, or other control
                    signals with large fan-out.

                    Clock Control Block

                    There is a clock control block for each global clock network available in
                    Cyclone II devices. The clock control blocks are arranged on the device
                    periphery and there are a maximum of 16 clock control blocks available
                    per Cyclone II device. The larger Cyclone II devices (EP2C15 devices and
                    larger) have 16 clock control blocks, four on each side of the device. The
                    smaller Cyclone II devices (EP2C5 and EP2C8 devices) have eight clock
                    control blocks, four on the left and right sides of the device.

                    The control block has these functions:

                     Dynamic global clock network clock source selection
                     Dynamic enable/disable of the global clock network

                    In Cyclone II devices, the dedicated CLK[] pins, PLL counter outputs,
                    DPCLK[] pins, and internal logic can all feed the clock control block. The
                    output from the clock control block in turn feeds the corresponding
                    global clock network.

                    The following sources can be inputs to a given clock control block:

                     Four clock pins on the same side as the clock control block
                     Three PLL clock outputs from a PLL
                     Four DPCLK pins (including CDPCLK pins) on the same side as the

                          clock control block
                     Four internally-generated signals

Altera Corporation                                                  221
February 2007       Cyclone II Device Handbook, Volume 1
Global Clock Network & Phase-Locked Loops

             Of the sources listed, only two clock pins, two PLL clock outputs, one
             DPCLK pin, and one internally-generated signal are chosen to drive into a
             clock control block. Figure 213 shows a more detailed diagram of the
             clock control block. Out of these six inputs, the two clock input pins and
             two PLL outputs can be dynamic selected to feed a global clock network.
             The clock control block supports static selection of DPCLK and the signal
             from internal logic.

Figure 213. Clock Control Block                                                      Clock Control Block                 Global
                                                                                                                          Clock
                                                                      Internal Logic                             Enable/
                                                                          DPCLK or                               Disable

                                        Static Clock Select (3) CDPCLK

                                                  (3)                                 Static Clock
                                                                                       Select (3)

CLK[n + 3]   inclk1  fIN                      C0
CLK[n + 2]   inclk0                   PLL C1
CLK[n + 1]                                 C2

     CLK[n]

             CLKSWITCH (1)                                                            CLKSELECT[1..0] (2)  CLKENA (4)

Notes to Figure 213:
(1) The CLKSWITCH signal can either be set through the configuration file or it can be dynamically set when using the

       manual PLL switchover feature. The output of the multiplexer is the input reference clock (fIN) for the PLL.
(2) The CLKSELECT[1..0] signals are fed by internal logic and can be used to dynamically select the clock source for

       the global clock network when the device is in user mode.
(3) The static clock select signals are set in the configuration file and cannot be dynamically controlled when the device

       is in user mode.
(4) Internal logic can be used to enabled or disabled the global clock network in user mode.

222                                                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                             February 2007
                                                Cyclone II Architecture

                    Global Clock Network Distribution

                    Cyclone II devices contains 16 global clock networks. The device uses
                    multiplexers with these clocks to form six-bit buses to drive column IOE
                    clocks, LAB row clocks, or row IOE clocks (see Figure 214). Another
                    multiplexer at the LAB level selects two of the six LAB row clocks to feed
                    the LE registers within the LAB.

Figure 214. Global Clock Network Multiplexers

                                                Column I/O Region
                                                IO_CLK [5..0]

                    Global Clock
                      Network

                    Clock [15 or 7..0]          LAB Row Clock
                                                LABCLK[5..0]

                                                Row I/O Region
                                                IO_CLK [5..0]

                    LAB row clocks can feed LEs, M4K memory blocks, and embedded
                    multipliers. The LAB row clocks also extend to the row I/O clock regions.

                    IOE clocks are associated with row or column block regions. Only six
                    global clock resources feed to these row and column regions. Figure 215
                    shows the I/O clock regions.

Altera Corporation                                                                              223
February 2007                                   Cyclone II Device Handbook, Volume 1
Global Clock Network & Phase-Locked Loops

Figure 215. LAB & I/O Clock Regions                                                                              I/O Clock Regions

                                                                 Column I/O Clock Region                    6
                                                                        IO_CLK[5..0]                        6

                                     6                                                                                     Row I/O Clock
                                                                                                                           Region
   Cyclone Logic Array                                                                                                     IO_CLK[5..0]

   LAB Row Clocks                                              LAB Row Clocks                               6
      labclk[5..0]                                                 labclk[5..0]

6     6                                                       6

   LAB Row Clocks                                              LAB Row Clocks
      labclk[5..0]                                                 labclk[5..0]

6     6                                                       6
                                           Global Clock
                                           Network

                                      8 or 16

   LAB Row Clocks                                                                         LAB Row Clocks
      labclk[5..0]                                                                            labclk[5..0]

6     6                                                                                   6

   6                                                                                                        I/O Clock Regions

                              Column I/O Clock Region
                                     IO_CLK[5..0]

   f                For more information on the global clock network and the clock control
                    block, see the PLLs in Cyclone II Devices chapter in Volume 1 of the
                    Cyclone II Device Handbook.

224                                                                                                        Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                              February 2007
                                                                   Cyclone II Architecture

                    PLLs

                    Cyclone II PLLs provide general-purpose clocking as well as support for
                    the following features:

                     Clock multiplication and division
                     Phase shifting
                     Programmable duty cycle
                     Up to three internal clock outputs
                     One dedicated external clock output
                     Clock outputs for differential I/O support
                     Manual clock switchover
                     Gated lock signal
                     Three different clock feedback modes
                     Control signals

                    Cyclone II devices contain either two or four PLLs. Table 23 shows the
                    PLLs available for each Cyclone II device.

                    Table 23. Cyclone II Device PLL Availability

                        Device  PLL1  PLL2                         PLL3  PLL4

                    EP2C5        v     v                            v     v
                    EP2C8        v     v                            v     v
                    EP2C15       v     v                            v     v
                    EP2C20       v     v                            v     v
                    EP2C35       v     v                            v     v
                    EP2C50       v     v
                    EP2C70       v     v

Altera Corporation                                                                    225
February 2007                         Cyclone II Device Handbook, Volume 1
Global Clock Network & Phase-Locked Loops

Table 24 describes the PLL features in Cyclone II devices.

Table 24. Cyclone II PLL Features

                Feature                                                Description

Clock multiplication and division  m / (n post-scale counter)
Phase shift                        m and post-scale counter values (C0 to C2) range from 1 to 32. n ranges
                                   from 1 to 4.
Programmable duty cycle
Number of internal clock outputs   Cyclone II PLLs have an advanced clock shift capability that enables
Number of external clock outputs   programmable phase shifts in increments of at least 45. The finest
Manual clock switchover            resolution of phase shifting is determined by the voltage control oscillator
Gated lock signal                  (VCO) period divided by 8 (for example, 1/1000 MHz/8 = down to 125-ps
                                   increments).
Clock feedback modes
                                   The programmable duty cycle allows PLLs to generate clock outputs with
Control signals                    a variable duty cycle. This feature is supported on each PLL post-scale
                                   counter (C0-C2).

                                   The Cyclone II PLL has three outputs which can drive the global clock
                                   network. One of these outputs (C2) can also drive a dedicated
                                   PLL_OUT pin (single ended or differential).

                                   The C2 output drives a dedicated PLL_OUT pin. If the C2 output is not
                                   used to drive an external clock output, it can be used to drive the internal
                                   global clock network. The C2 output can concurrently drive the external
                                   clock output and internal global clock network.

                                   The Cyclone II PLLs support manual switchover of the reference clock
                                   through internal logic. This enables you to switch between two reference
                                   input clocks during user mode for applications that may require clock
                                   redundancy or support for clocks with two different frequencies.

                                   The lock output indicates that there is a stable clock output signal in phase
                                   with the reference clock. Cyclone II PLLs include a programmable counter
                                   that holds the lock signal low for a user-selected number of input clock
                                   transitions, allowing the PLL to lock before enabling the locked signal.
                                   Either a gated locked signal or an ungated locked signal from the locked
                                   port can drive internal logic or an output pin.

                                   In zero delay buffer mode, the external clock output pin is phase-aligned
                                   with the clock input pin for zero delay.
                                   In normal mode, the PLL compensates for the internal global clock network
                                   delay from the input clock pin to the clock port of the IOE output registers
                                   or registers in the logic array.
                                   In no compensation mode, the PLL does not compensate for any clock
                                   networks.

                                   The pllenable signal enables and disables the PLLs.
                                   The areset signal resets/resynchronizes the inputs for each PLL.
                                   The pfdena signal controls the phase frequency detector (PFD) output
                                   with a programmable gate.

226                                       Altera Corporation
Cyclone II Device Handbook, Volume 1             February 2007
                                                                                                    Cyclone II Architecture

                         Figure 216 shows a block diagram of the Cyclone II PLL.

Figure 216. Cyclone II PLL Note (1)

                                                                         VCO Phase Selection
                                                                          Selectable at Each
                                                                           PLL Output Port

                                                                                            Post-Scale
                                                                                             Counters

          Manual Clock     Reference                                                             8  c0  Global
           Switchover      Input Clock                                                                   Clock
          Select Signal   fREF = fIN /n                                         fVCO
                                                                                                 8
CLK0 (1)  inclk0    fIN  n                    up   Charge     Loop                                      Global
    CLK1                                      down   Pump      Filter    VCO k
                                         PFD                                         (3)            c1  Clock
CLK2 (1)                                                    m                                   8
    CLK3  inclk1

                         fFB                                                                        c2  Global

                                                                                                    (2)  Clock

                                                                                                         PLL_OUT

                                                            Lock Detect                                  To I/O or
                                                               & Filter                                  general routing

Notes to Figure 216:
(1) This input can be single-ended or differential. If you are using a differential I/O standard, then two CLK pins are

       used. LVDS input is supported via the secondary function of the dedicated CLK pins. For example, the CLK0 pin's
       secondary function is LVDSCLK1p and the CLK1 pin's secondary function is LVDSCLK1n. If a differential I/O
       standard is assigned to the PLL clock input pin, the corresponding CLK(n) pin is also completely used. The

       Figure 216 shows the possible clock input connections (CLK0/CLK1) to PLL1.
(2) This counter output is shared between a dedicated external clock output I/O and the global clock network.

          f              For more information on Cyclone II PLLs, see the PLLs in the Cyclone II
                         Devices chapter in Volume 1 of the Cyclone II Device Handbook.

Embedded                 The Cyclone II embedded memory consists of columns of M4K memory
Memory                   blocks. The M4K memory blocks include input registers that synchronize
                         writes and output registers to pipeline designs and improve system
                         performance. The output registers can be bypassed, but input registers
                         cannot.

Altera Corporation                                                                                                       227
February 2007                                                            Cyclone II Device Handbook, Volume 1
Embedded Memory

                 Each M4K block can implement various types of memory with or without
                 parity, including true dual-port, simple dual-port, and single-port RAM,
                 ROM, and first-in first-out (FIFO) buffers. The M4K blocks support the
                 following features:

                  4,608 RAM bits
                  250-MHz performance
                  True dual-port memory
                  Simple dual-port memory
                  Single-port memory
                  Byte enable
                  Parity bits
                  Shift register
                  FIFO buffer
                  ROM
                  Various clock modes
                  Address clock enable

                 1 Violating the setup or hold time on the memory block address
                             registers could corrupt memory contents. This applies to both
                             read and write operations.

                 Table 25 shows the capacity and distribution of the M4K memory blocks
                 in each Cyclone II device.

                 Table 25. M4K Memory Capacity & Distribution in Cyclone II Devices

                        Device        M4K Columns  M4K Blocks  Total RAM Bits

                 EP2C5                        2          26        119,808
                 EP2C8                        2          36        165,888
                 EP2C15                       2          52        239,616
                 EP2C20                       2          52        239,616
                 EP2C35                       3         105        483,840
                 EP2C50                       3         129        594,432
                 EP2C70                       5         250       1,152,000

228                                                           Altera Corporation
Cyclone II Device Handbook, Volume 1                                 February 2007
                                                                                   Cyclone II Architecture

                    Table 26 summarizes the features supported by the M4K memory.

Table 26. M4K Memory Features

                           Feature                                             Description

Maximum performance (1)                               250 MHz
Total RAM bits per M4K block (including parity bits)
Configurations supported                              4,608

Parity bits                                           4K 1
Byte enable                                           2K 2
                                                      1K 4
Packed mode                                           512 8
                                                      512 9
Address clock enable                                  256 16
                                                      256 18
Memory initialization file (.mif)                     128 32 (not available in true dual-port mode)
Power-up condition                                    128 36 (not available in true dual-port mode)
Register clears
Same-port read-during-write                           One parity bit for each byte. The parity bit, along with
Mixed-port read-during-write                          internal user logic, can implement parity checking for
                                                      error detection to ensure data integrity.

                                                      M4K blocks support byte writes when the write port has
                                                      a data width of 1, 2, 4, 8, 9, 16, 18, 32, or 36 bits. The
                                                      byte enables allow the input data to be masked so the
                                                      device can write to specific bytes. The unwritten bytes
                                                      retain the previous written value.

                                                      Two single-port memory blocks can be packed into a
                                                      single M4K block if each of the two independent block
                                                      sizes are equal to or less than half of the M4K block
                                                      size, and each of the single-port memory blocks is
                                                      configured in single-clock mode.

                                                      M4K blocks support address clock enable, which is
                                                      used to hold the previous address value for as long as
                                                      the signal is enabled. This feature is useful in handling
                                                      misses in cache applications.

                                                      When configured as RAM or ROM, you can use an
                                                      initialization file to pre-load the memory contents.

                                                      Outputs cleared

                                                      Output registers only

                                                      New data available at positive clock edge

                                                      Old data available at positive clock edge

Note to Table 26:
(1) Maximum performance information is preliminary until device characterization.

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February 2007                                         Cyclone II Device Handbook, Volume 1
Embedded Memory

                 Memory Modes

                 Table 27 summarizes the different memory modes supported by the
                 M4K memory blocks.

                 Table 27. M4K Memory Modes

                        Memory Mode           Description

                 Single-port memory         M4K blocks support single-port mode, used when
                                            simultaneous reads and writes are not required.
                                            Single-port memory supports non-simultaneous
                                            reads and writes.

                 Simple dual-port memory    Simple dual-port memory supports a
                                            simultaneous read and write.

                 Simple dual-port with mixed Simple dual-port memory mode with different

                 width                      read and write port widths.

                 True dual-port memory      True dual-port mode supports any combination of
                                            two-port operations: two reads, two writes, or one
                                            read and one write at two different clock
                                            frequencies.

                 True dual-port with mixed  True dual-port mode with different read and write
                 width                      port widths.

                 Embedded shift register    M4K memory blocks are used to implement shift
                                            registers. Data is written into each address
                                            location at the falling edge of the clock and read
                                            from the address at the rising edge of the clock.

                 ROM                        The M4K memory blocks support ROM mode. A
                                            MIF initializes the ROM contents of these blocks.

                 FIFO buffers               A single clock or dual clock FIFO may be
                                            implemented in the M4K blocks. Simultaneous
                                            read and write from an empty FIFO buffer is not
                                            supported.

                 1 Embedded Memory can be inferred in your HDL code or
                             directly instantiated in the Quartus II software using the
                             MegaWizard Plug-in Manager Memory Compiler feature.

230                                                                     Altera Corporation
Cyclone II Device Handbook, Volume 1                                           February 2007
                                                                  Cyclone II Architecture

                    Clock Modes

                    Table 28 summarizes the different clock modes supported by the M4K
                    memory.

                    Table 28. M4K Clock Modes

                    Clock Mode                       Description

                    Independent   In this mode, a separate clock is available for each port (ports A
                                  and B). Clock A controls all registers on the port A side, while
                                  clock B controls all registers on the port B side.

                    Input/output  On each of the two ports, A or B, one clock controls all registers
                                  for inputs into the memory block: data input, wren, and address.
                                  The other clock controls the block's data output registers.

                    Read/write    Up to two clocks are available in this mode. The write clock
                                  controls the block's data inputs, wraddress, and wren. The
                                  read clock controls the data output, rdaddress, and rden.

                    Single        In this mode, a single clock, together with clock enable, is used to
                                  control all registers of the memory block. Asynchronous clear
                                  signals for the registers are not supported.

                    Table 29 shows which clock modes are supported by all M4K blocks
                    when configured in the different memory modes.

                    Table 29. Cyclone II M4K Memory Clock Modes

                     Clocking Modes  True Dual-Port  Simple Dual-Port  Single-Port Mode
                                          Mode              Mode
                    Independent
                    Input/output             v       v                 v
                    Read/write               v
                    Single clock                     v
                                             v
                                                     v                 v

                    M4K Routing Interface

                    The R4, C4, and direct link interconnects from adjacent LABs drive the
                    M4K block local interconnect. The M4K blocks can communicate with
                    LABs on either the left or right side through these row resources or with
                    LAB columns on either the right or left with the column resources. Up to
                    16 direct link input connections to the M4K block are possible from the
                    left adjacent LAB and another 16 possible from the right adjacent LAB.
                    M4K block outputs can also connect to left and right LABs through each
                    16 direct link interconnects. Figure 217 shows the M4K block to logic
                    array interface.

Altera Corporation                                                                                   231
February 2007                                        Cyclone II Device Handbook, Volume 1
Embedded Multipliers

Figure 217. M4K RAM Block LAB Row Interface                           R4 Interconnects

                   C4 Interconnects                                    Direct link
                                                                       interconnect
Direct link           16                                               to adjacent LAB

interconnect                                                   16 Direct link
                                                                       interconnect
to adjacent LAB                                                        from adjacent LAB

                                                   dataout

Direct link           16                   M4K RAM
                                              Block

interconnect

from adjacent LAB                     Byte enable

                                                   Control
                                                   Signals

                                      Clocks

                                           address datain

                                                            6

                      M4K RAM Block Local  LAB Row Clocks
                      Interconnect Region

              f           For more information on Cyclone II embedded memory, see the
                          Cyclone II Memory Blocks chapter in Volume 1 of the Cyclone II Device
                          Handbook.

Embedded                  Cyclone II devices have embedded multiplier blocks optimized for
Multipliers               multiplier-intensive digital signal processing (DSP) functions, such as
                          finite impulse response (FIR) filters, fast Fourier transform (FFT)
                          functions, and discrete cosine transform (DCT) functions. You can use the
                          embedded multiplier in one of two basic operational modes, depending
                          on the application needs:

                           One 18-bit multiplier
                           Up to two independent 9-bit multipliers

232                                                           Altera Corporation
Cyclone II Device Handbook, Volume 1                                 February 2007
                                                                           Cyclone II Architecture

                    Embedded multipliers can operate at up to 250 MHz (for the fastest speed
                    grade) for 18 18 and 9 9 multiplications when using both input and
                    output registers.

                    Each Cyclone II device has one to three columns of embedded multipliers
                    that efficiently implement multiplication functions. An embedded
                    multiplier spans the height of one LAB row. Table 210 shows the number
                    of embedded multipliers in each Cyclone II device and the multipliers
                    that can be implemented.

Table 210. Number of Embedded Multipliers in Cyclone II Devices Note (1)

        Device           Embedded       Embedded     9 9 Multipliers 18 18 Multipliers
                    Multiplier Columns  Multipliers
EP2C5                                                26                          13
EP2C8                           1            13
EP2C15                          1            18      36                          18
EP2C20                          1            26
EP2C35                          1            26      52                          26
EP2C50                          1            35
EP2C70                          2            86      52                          26
                                3            150
                                                     70                          35

                                                     172                         86

                                                     300                         150

Note to Table 210:
(1) Each device has either the number of 9 9-, or 18 18-bit multipliers shown. The total number of multipliers for

       each device is not the sum of all the multipliers.

                    The embedded multiplier consists of the following elements:

                     Multiplier block
                     Input and output registers
                     Input and output interfaces

                    Figure 218 shows the multiplier block architecture.

Altera Corporation                                                                                   233
February 2007                                        Cyclone II Device Handbook, Volume 1
Embedded Multipliers

Figure 218. Multiplier Block Architecture

                                                      signa (1)
                                                      signb (1)

                                                              aclr
                                                            clock

                                                              ena

Data A                DQ                                                                                 Data Out
Data B                ENA
                                                                              DQ
                        CLRN                                                  ENA

                      DQ                                                        CLRN
                      ENA
                                                                     Input    Output
                        CLRN                                        Register  Register

                                                                              Embedded Multiplier Block

Note to Figure 218:
(1) If necessary, these signals can be registered once to match the data signal path.

                      Each multiplier operand can be a unique signed or unsigned number.
                      Two signals, signa and signb, control the representation of each
                      operand respectively. A logic 1 value on the signa signal indicates that
                      data A is a signed number while a logic 0 value indicates an unsigned
                      number. Table 211 shows the sign of the multiplication result for the
                      various operand sign representations. The result of the multiplication is
                      signed if any one of the operands is a signed value.

                      Table 211. Multiplier Sign Representation

                        Data A (signa Value)                                    Data B (signb Value)                Result

                      Unsigned                                                Unsigned                   Unsigned
                      Unsigned                                                Signed                     Signed
                      Signed                                                  Unsigned                   Signed
                      Signed                                                  Signed                     Signed

234                                                                                                     Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                           February 2007
                                                           Cyclone II Architecture

                    There is only one signa and one signb signal for each dedicated
                    multiplier. Therefore, all of the data A inputs feeding the same dedicated
                    multiplier must have the same sign representation. Similarly, all of the
                    data B inputs feeding the same dedicated multiplier must have the same
                    sign representation. The signa and signb signals can be changed
                    dynamically to modify the sign representation of the input operands at
                    run time. The multiplier offers full precision regardless of the sign
                    representation and can be registered using dedicated registers located at
                    the input register stage.

                    Multiplier Modes

                    Table 212 summarizes the different modes that the embedded
                    multipliers can operate in.

                    Table 212. Embedded Multiplier Modes

                       Multiplier Mode                           Description

                    18-bit Multiplier   An embedded multiplier can be configured to support a
                                        single 18 18 multiplier for operand widths up to 18 bits.
                    9-bit Multiplier    All 18-bit multiplier inputs and results can be registered
                                        independently. The multiplier operands can accept
                                        signed integers, unsigned integers, or a combination of
                                        both.

                                        An embedded multiplier can be configured to support
                                        two 9 9 independent multipliers for operand widths up
                                        to 9-bits. Both 9-bit multiplier inputs and results can be
                                        registered independently. The multiplier operands can
                                        accept signed integers, unsigned integers or a
                                        combination of both.
                                        There is only one signa signal to control the sign
                                        representation of both data A inputs and one signb
                                        signal to control the sign representation of both data B
                                        inputs of the 9-bit multipliers within the same dedicated
                                        multiplier.

Altera Corporation                                                                      235
February 2007                           Cyclone II Device Handbook, Volume 1
Embedded Multipliers

                      Embedded Multiplier Routing Interface

                      The R4, C4, and direct link interconnects from adjacent LABs drive the
                      embedded multiplier row interface interconnect. The embedded
                      multipliers can communicate with LABs on either the left or right side
                      through these row resources or with LAB columns on either the right or
                      left with the column resources. Up to 16 direct link input connections to
                      the embedded multiplier are possible from the left adjacent LABs and
                      another 16 possible from the right adjacent LAB. Embedded multiplier
                      outputs can also connect to left and right LABs through 18 direct link
                      interconnects each. Figure 219 shows the embedded multiplier to logic
                      array interface.

Figure 219. Embedded Multiplier LAB Row Interface

                      Direct Link Interconnect                                          18 Direct Link Outputs Direct Link Interconnect
                      from Adjacent LAB
C4 Interconnects                                                      R4 Interconnects  to Adjacent LABs    from Adjacent LAB

                                                                                               36

                                                                          Embedded Multiplier

                    LAB                                               18                           18                LAB
                                                16

                                                                      16

                                                     5                                  [35..0]
                                                                             Control                    18

                                                    36
                                                                             [35..0]

                                                                18

                                                    Row Interface
                                                               Block

     LAB Block        Embedded Multiplier           36 Inputs per Row                   36 Outputs per Row       LAB Block
Interconect Region    to LAB Row Interface                                                                  Interconect Region
                      Block Interconnect Region
                                                                                                   C4 Interconnects

236                                                                                                        Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                              February 2007
                    Cyclone II Architecture

f                   There are five dynamic control input signals that feed the embedded
                    multiplier: signa, signb, clk, clkena, and aclr. signa and signb
                    can be registered to match the data signal input path. The same clk,
                    clkena, and aclr signals feed all registers within a single embedded
                    multiplier.

                    For more information on Cyclone II embedded multipliers, see the
                    Embedded Multipliers in Cyclone II Devices chapter.

I/O Structure &     IOEs support many features, including:
Features
                     Differential and single-ended I/O standards
                     3.3-V, 64- and 32-bit, 66- and 33-MHz PCI compliance
                     Joint Test Action Group (JTAG) boundary-scan test (BST) support
                     Output drive strength control
                     Weak pull-up resistors during configuration
                     Tri-state buffers
                     Bus-hold circuitry
                     Programmable pull-up resistors in user mode
                     Programmable input and output delays
                     Open-drain outputs
                     DQ and DQS I/O pins
                     VREF pins

                    Cyclone II device IOEs contain a bidirectional I/O buffer and three
                    registers for complete embedded bidirectional single data rate transfer.
                    Figure 220 shows the Cyclone II IOE structure. The IOE contains one
                    input register, one output register, and one output enable register. You can
                    use the input registers for fast setup times and output registers for fast
                    clock-to-output times. Additionally, you can use the output enable (OE)
                    register for fast clock-to-output enable timing. The Quartus II software
                    automatically duplicates a single OE register that controls multiple
                    output or bidirectional pins. You can use IOEs as input, output, or
                    bidirectional pins.

Altera Corporation                                                  237
February 2007       Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                                    Figure 220. Cyclone II IOE Structure

                                                                 Logic Array
                                                                                                     OE Register

                                                                              OE

                                                 Output Register

                                      Output

                                      Input (1)

                                                 Input Register

Note to Figure 220:
(1) There are two paths available for combinational or registered inputs to the logic

       array. Each path contains a unique programmable delay chain.

The IOEs are located in I/O blocks around the periphery of the Cyclone II
device. There are up to five IOEs per row I/O block and up to four IOEs
per column I/O block (column I/O blocks span two columns). The row
I/O blocks drive row, column (only C4 interconnects), or direct link
interconnects. The column I/O blocks drive column interconnects.
Figure 221 shows how a row I/O block connects to the logic array.
Figure 222 shows how a column I/O block connects to the logic array.

238                                                                                                              Altera Corporation
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                                                                                    Cyclone II Architecture

Figure 221. Row I/O Block Connection to the Interconnect

R4 & R24 Interconnects       C4 Interconnects

                                                   I/O Block Local
                                                    Interconnect

                                                                                         35 Data and
                                                                                         Control Signals
                                                                                         from Logic Array (1)

LAB                                                        35

                                                                         Row

                                                                         I/O Block

                             io_datain0[4..0]
                             io_datain1[4..0] (2)

               Direct Link       Direct Link                             Row I/O Block
              Interconnect      Interconnect                             Contains up to
            to Adjacent LAB  from Adjacent LAB
                                                                            Five IOEs
LAB Local                                                  io_clk[5..0]
Interconnect

Notes to Figure 221:
(1) The 35 data and control signals consist of five data out lines, io_dataout[4..0], five output enables,

       io_coe[4..0], five input clock enables, io_cce_in[4..0], five output clock enables, io_cce_out[4..0],
       five clocks, io_cclk[4..0], five asynchronous clear signals, io_caclr[4..0], and five synchronous clear
       signals, io_csclr[4..0].
(2) Each of the five IOEs in the row I/O block can have two io_datain (combinational or registered) inputs.

Altera Corporation                                                                                         239
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I/O Structure & Features

Figure 222. Column I/O Block Connection to the Interconnect

                                            Column I/O Block             Column I/O
                                                                         Block Contains
                  28 Data &             28  io_datain0[3..0]             up to Four IOEs
           Control Signals
      from Logic Array (1)                  io_datain1[3..0] (2)            io_clk[5..0]

           I/O Block
Local Interconnect

R4 & R24 Interconnects

                             LAB            LAB                     LAB

                          LAB Local         C4 & C24 Interconnects
                          Interconnect

Notes to Figure 222:
(1) The 28 data and control signals consist of four data out lines, io_dataout[3..0], four output enables,

       io_coe[3..0], four input clock enables, io_cce_in[3..0], four output clock enables, io_cce_out[3..0],
       four clocks, io_cclk[3..0], four asynchronous clear signals, io_caclr[3..0], and four synchronous clear
       signals, io_csclr[3..0].
(2) Each of the four IOEs in the column I/O block can have two io_datain (combinational or registered) inputs.

240                                                                     Altera Corporation
Cyclone II Device Handbook, Volume 1                                           February 2007
                                                                            Cyclone II Architecture

                        The pin's datain signals can drive the logic array. The logic array drives
                        the control and data signals, providing a flexible routing resource. The
                        row or column IOE clocks, io_clk[5..0], provide a dedicated routing
                        resource for low-skew, high-speed clocks. The global clock network
                        generates the IOE clocks that feed the row or column I/O regions (see
                        "Global Clock Network & Phase-Locked Loops" on page 216).
                        Figure 223 illustrates the signal paths through the I/O block.

Figure 223. Signal Path Through the I/O Block               To Other
                                                             IOEs
                  Row or Column
                        io_clk[5..0]

To Logic    io_datain0
   Array    io_datain1

                                                oe

                                                ce_in

            io_csclr

                                                ce_out

            io_coe

                        Data and                aclr/preset            IOE

            io_cce_in   Control

                          Signal                sclr/preset
                        Selection
From Logic  io_cce_out

Array                                           clk_in

            io_caclr

                                                clk_out

            io_cclk

            io_dataout                          dataout

                        Each IOE contains its own control signal selection for the following
                        control signals: oe, ce_in, ce_out, aclr/preset, sclr/preset,
                        clk_in, and clk_out. Figure 224 illustrates the control signal
                        selection.

Altera Corporation                                                                                           241
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I/O Structure & Features

Figure 224. Control Signal Selection per IOE

Dedicated I/O
Clock [5..0]

Local          io_coe
Interconnect

Local          io_csclr
Interconnect

Local          io_caclr
Interconnect

Local          io_cce_out
Interconnect

Local          io_cce_in                               clk_out         ce_out  sclr/preset
Interconnect   io_cclk
                                               clk_in           ce_in          aclr/preset  oe
Local
Interconnect

                          In normal bidirectional operation, you can use the input register for input
                          data requiring fast setup times. The input register can have its own clock
                          input and clock enable separate from the OE and output registers. You can
                          use the output register for data requiring fast clock-to-output
                          performance. The OE register is available for fast clock-to-output enable
                          timing. The OE and output register share the same clock source and the
                          same clock enable source from the local interconnect in the associated
                          LAB, dedicated I/O clocks, or the column and row interconnects. All
                          registers share sclr and aclr, but each register can individually disable
                          sclr and aclr. Figure 225 shows the IOE in bidirectional
                          configuration.

242                                                                           Altera Corporation
Cyclone II Device Handbook, Volume 1                                                 February 2007
                                                                                 Cyclone II Architecture

Figure 225. Cyclone II IOE in Bidirectional I/O Configuration

           io_clk[5..0]

   Column
   or Row
Interconect

                          OE                OE Register                               VCCIO
                          clkout                 PRN
                          ce_out                                                             Optional
                          aclr/prn            DQ                                             PCI Clamp
                    Chip-Wide Reset
                                                ENA
                               sclr/preset
                                                CLRN

                                                                                             VCCIO

                                                                                                    Programmable
                                                                                                    Pull-Up
                                                                                                    Resistor

                                            Output Register   Output
                                                   PRN       Pin Delay

                                                DQ            Open-Drain Output

                                                  ENA

                                                  CLRN

data_in1                                                                                            Bus Hold
data_in0
                                            Input Register            Input Pin to
                            clkin                 PRN           Input Register Delay
                          ce_in
                                               DQ                   or Input Pin to
                                                                 Logic Array Delay
                                                 ENA

                                                 CLRN

Altera Corporation  The Cyclone II device IOE includes programmable delays to ensure zero
February 2007       hold times, minimize setup times, or increase clock to output times.

                    A path in which a pin directly drives a register may require a
                    programmable delay to ensure zero hold time, whereas a path in which a
                    pin drives a register through combinational logic may not require the
                    delay. Programmable delays decrease input-pin-to-logic-array and IOE
                    input register delays. The Quartus II Compiler can program these delays
                    to automatically minimize setup time while providing a zero hold time.

                                                                                                                          243
                                                                         Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                          Programmable delays can increase the register-to-pin delays for output
                          registers. Table 213 shows the programmable delays for Cyclone II
                          devices.

                          Table 213. Cyclone II Programmable Delay Chain

                                   Programmable Delays                Quartus II Logic Option

                          Input pin to logic array delay     Input delay from pin to internal cells
                          Input pin to input register delay  Input delay from pin to input register
                          Output pin delay                   Delay from output register to output pin

                          There are two paths in the IOE for an input to reach the logic array. Each
                          of the two paths can have a different delay. This allows you to adjust
                          delays from the pin to internal LE registers that reside in two different
                          areas of the device. You set the two combinational input delays by
                          selecting different delays for two different paths under the Input delay
                          from pin to internal cells logic option in the Quartus II software.
                          However, if the pin uses the input register, one of delays is disregarded
                          because the IOE only has two paths to internal logic. If the input register
                          is used, the IOE uses one input path. The other input path is then
                          available for the combinational path, and only one input delay
                          assignment is applied.

                          The IOE registers in each I/O block share the same source for clear or
                          preset. You can program preset or clear for each individual IOE, but both
                          features cannot be used simultaneously. You can also program the
                          registers to power up high or low after configuration is complete. If
                          programmed to power up low, an asynchronous clear can control the
                          registers. If programmed to power up high, an asynchronous preset can
                          control the registers. This feature prevents the inadvertent activation of
                          another device's active-low input upon power up. If one register in an
                          IOE uses a preset or clear signal then all registers in the IOE must use that
                          same signal if they require preset or clear. Additionally a synchronous
                          reset signal is available for the IOE registers.

                          External Memory Interfacing

                          Cyclone II devices support a broad range of external memory interfaces
                          such as SDR SDRAM, DDR SDRAM, DDR2 SDRAM, and QDRII SRAM
                          external memories. Cyclone II devices feature dedicated high-speed
                          interfaces that transfer data between external memory devices at up to
                          167 MHz/333 Mbps for DDR and DDR2 SDRAM devices and
                          167 MHz/667 Mbps for QDRII SRAM devices. The programmable DQS
                          delay chain allows you to fine tune the phase shift for the input clocks or
                          strobes to properly align clock edges as needed to capture data.

244                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                             February 2007
                                                                    Cyclone II Architecture

                    In Cyclone II devices, all the I/O banks support SDR and DDR SDRAM
                    memory up to 167 MHz/333 Mbps. All I/O banks support DQS signals
                    with the DQ bus modes of 8/9, or 16/18. Table 214 shows the
                    external memory interfaces supported in Cyclone II devices.

Table 214. External Memory Support in Cyclone II Devices Note (1)

Memory Standard     I/O Standard          Maximum Bus  Maximum Clock   Maximum Data
                                               Width   Rate Supported  Rate Supported
SDR SDRAM           LVTTL (2)
DDR SDRAM           SSTL-2 class I (2)            72         (MHz)          (Mbps)
                    SSTL-2 class II (2)           72
DDR2 SDRAM          SSTL-18 class I (2)           72           167             167
                    SSTL-18 class II (3)          72           167           333 (1)
QDRII SRAM (4)      1.8-V HSTL class I            72           133           267 (1)
                    (2)                           36           167           333 (1)
                    1.8-V HSTL class II                        125           250 (1)
                    (3)                           36           167           668 (1)

                                                               100           400 (1)

Notes to Table 214:
(1) The data rate is for designs using the Clock Delay Control circuitry.
(2) The I/O standards are supported on all the I/O banks of the Cyclone II device.
(3) The I/O standards are supported only on the I/O banks on the top and bottom of the Cyclone II device.
(4) For maximum performance, Altera recommends using the 1.8-V HSTL I/O standard because of higher I/O drive

       strength. QDRII SRAM devices also support the 1.5-V HSTL I/O standard.

                    Cyclone II devices use data (DQ), data strobe (DQS), and clock pins to
                    interface with external memory. Figure 226 shows the DQ and DQS pins
                    in the 8/9 mode.

Altera Corporation                                                                                     245
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I/O Structure & Features

Figure 226. Cyclone II Device DQ & DQS Groups in 8/9 Mode Notes (1), (2)

            DQ Pins                   DQS Pin (2)                                    DQ Pins     DM Pin

Notes to Figure 226:
(1) Each DQ group consists of a DQS pin, DM pin, and up to nine DQ pins.
(2) This is an idealized pin layout. For actual pin layout, refer to the pin table.

            Cyclone II devices support the data strobe or read clock signal (DQS)
            used in DDR and DDR2 SDRAM. Cyclone II devices can use either
            bidirectional data strobes or unidirectional read clocks. The dedicated
            external memory interface in Cyclone II devices also includes
            programmable delay circuitry that can shift the incoming DQS signals to
            center align the DQS signals within the data window.

            The DQS signal is usually associated with a group of data (DQ) pins. The
            phase-shifted DQS signals drive the global clock network, which is used
            to clock the DQ signals on internal LE registers.

            Table 215 shows the number of DQ pin groups per device.

Table 215. Cyclone II DQS & DQ Bus Mode Support (Part 1 of 2) Note (1)

    Device          Package           Number of 8  Number of 9 Number of 16 Number of 18
                                         Groups     Groups (5), (6) Groups Groups (5), (6)
EP2C5       144-pin TQFP (2)
EP2C8       208-pin PQFP                      3     3                                         0  0
            144-pin TQFP (2)                7 (3)
EP2C15      208-pin PQFP                            4                                         3  3
EP2C20      256-pin FineLine BGA             3
            256-pin FineLine BGA            7 (3)   3                                         0  0
            484-pin FineLine BGA            8 (3)
            256-pin FineLine BGA                    4                                         3  3
            484-pin FineLine BGA              8
                                           16 (4)   4                                         4  4

                                              8     4                                         4  4
                                           16 (4)
                                                    8                                         8  8

                                                    4                                         4  4

                                                    8                                         8  8

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Cyclone II Device Handbook, Volume 1                                                                   February 2007
                                                                            Cyclone II Architecture

Table 215. Cyclone II DQS & DQ Bus Mode Support (Part 2 of 2) Note (1)

    Device          Package       Number of 8  Number of 9 Number of 16 Number of 18
                                     Groups     Groups (5), (6) Groups Groups (5), (6)
EP2C35      484-pin FineLine BGA
EP2C50      672-pin FineLine BGA       16 (4)   8                        8  8
EP2C70      484-pin FineLine BGA       20 (4)
            672-pin FineLine BGA       16 (4)   8                        8  8
            672-pin FineLine BGA       20 (4)
            896-pin FineLine BGA       20 (4)   8                        8  8
                                       20 (4)
                                                8                        8  8

                                                8                        8  8

                                                8                        8  8

Notes to Table 215:
(1) Numbers are preliminary.
(2) EP2C5 and EP2C8 devices in the 144-pin TQFP package do not have any DQ pin groups in I/O bank 1.
(3) Because of available clock resources, only a total of 6 DQ/DQS groups can be implemented.
(4) Because of available clock resources, only a total of 14 DQ/DQS groups can be implemented.
(5) The 9 DQS/DQ groups are also used as 8 DQS/DQ groups. The 18 DQS/DQ groups are also used as 16

       DQS/DQ groups.
(6) For QDRI implementation, if you connect the D ports (write data) to the Cyclone II DQ pins, the total available 9

       DQS /DQ and 18 DQS/DQ groups are half of that shown in Table 215.

                    You can use any of the DQ pins for the parity pins in Cyclone II devices.
                    The Cyclone II device family supports parity in the 8/9, and 16/18
                    mode. There is one parity bit available per eight bits of data pins.

                    The data mask, DM, pins are required when writing to DDR SDRAM and
                    DDR2 SDRAM devices. A low signal on the DM pin indicates that the
                    write is valid. If the DM signal is high, the memory masks the DQ signals.
                    In Cyclone II devices, the DM pins are assigned and are the preferred
                    pins. Each group of DQS and DQ signals requires a DM pin.

                    When using the Cyclone II I/O banks to interface with the DDR memory,
                    at least one PLL with two clock outputs is needed to generate the system
                    and write clock. The system clock is used to clock the DQS write signals,
                    commands, and addresses. The write clock is shifted by 90 from the
                    system clock and is used to clock the DQ signals during writes.

                    Figure 227 illustrates DDR SDRAM interfacing from the I/O through
                    the dedicated circuitry to the logic array.

Altera Corporation                                                                                 247
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I/O Structure & Features

Figure 227. DDR SDRAM Interfacing

                                      DQS                                                                      DQ

     OE  LE                                                 OE               LE

         Register                                                            Register

                                                         t

            LE                 LE                                               LE                LE                  LE               Adjacent LAB LEs
         Register           Register                                         Register          Register            Register
                                                                                                                                                       LE
                   VCC                                                                  DataA                                                      Register

                       GND     LE                                                      DataB      LE                  LE        LE        LE
                            Register                                                           Register            Register  Register  Register

         clk                           Clock Delay
                                      Control Circuitry
PLL

     -90 Shifted clk                                                        en/dis            Global Clock                  Resynchronizing
                                                                                                                             to System Clock

                                                            Clock Control              Dynamic Enable/Disable
                                                                 Block                         Circuitry

                                                                      ENOUT            ena_register_mode

         f                  For more information on Cyclone II external memory interfaces, see the
                            External Memory Interfaces chapter in Volume 1 of the Cyclone II Device
                            Handbook.

248                                                                                                                         Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                                               February 2007
                                                                 Cyclone II Architecture

                    Programmable Drive Strength

                    The output buffer for each Cyclone II device I/O pin has a programmable
                    drive strength control for certain I/O standards. The LVTTL, LVCMOS,
                    SSTL-2 class I and II, SSTL-18 class I and II, HSTL-18 class I and II, and
                    HSTL-1.5 class I and II standards have several levels of drive strength that
                    you can control. Using minimum settings provides signal slew rate
                    control to reduce system noise and signal overshoot. Table 216 shows
                    the possible settings for the I/O standards with drive strength control.

                    Table 216. Programmable Drive Strength (Part 1 of 2) Note (1)

                           I/O Standard   IOH/IOL Current Strength Setting (mA)

                    LVTTL (3.3 V)         Top & Bottom I/O Pins  Side I/O Pins

                    LVCMOS (3.3 V)        4                      4

                    LVTTL/LVCMOS (2.5 V)  8                      8
                    LVTTL/LVCMOS (1.8 V)
                                          12                     12

                                          16                     16

                                          20                     20

                                          24                     24

                                          4                      4

                                          8                      8

                                          12                     12

                                          16

                                          20

                                          24

                                          4                      4

                                          8                      8

                                          12

                                          16

                                          2                      2

                                          4                      4

                                          6                      6

                                          8                      8

                                          10                     10

                                          12                     12

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I/O Structure & Features

                          Table 216. Programmable Drive Strength (Part 2 of 2) Note (1)

                                 I/O Standard  IOH/IOL Current Strength Setting (mA)

                          LVCMOS (1.5 V)       Top & Bottom I/O Pins  Side I/O Pins

                          SSTL-2 class I       2                      2
                          SSTL-2 class II
                          SSTL-18 class I      4                      4

                          SSTL-18 class II     6                      6
                          HSTL-18 class I
                          HSTL-18 class II     8
                          HSTL-15 class I
                          HSTL-15 class II     8                      8

                                               12                     12

                                               16                     16

                                               20

                                               24

                                               6                      6

                                               8                      8

                                               10                     10

                                               12

                                               16

                                               18

                                               8                      8

                                               10                     10

                                               12                     12

                                               16

                                               18

                                               20

                                               8                      8

                                               10

                                               12

                                               16

                          Note to Table 216:
                          (1) The default current in the Quartus II software is the maximum setting for each

                                 I/O standard.

                          Open-Drain Output

                          Cyclone II devices provide an optional open-drain (equivalent to an
                          open-collector) output for each I/O pin. This open-drain output enables
                          the device to provide system-level control signals (that is, interrupt and
                          write-enable signals) that can be asserted by any of several devices.

250                                                                  Altera Corporation
Cyclone II Device Handbook, Volume 1                                        February 2007
                       Cyclone II Architecture

                    Slew Rate Control

                    Slew rate control is performed by using programmable output drive
                    strength.

                    Bus Hold

                    Each Cyclone II device user I/O pin provides an optional bus-hold
                    feature. The bus-hold circuitry can hold the signal on an I/O pin at its
                    last-driven state. Since the bus-hold feature holds the last-driven state of
                    the pin until the next input signal is present, an external pull-up or
                    pull-down resistor is not necessary to hold a signal level when the bus is
                    tri-stated.

                    The bus-hold circuitry also pulls undriven pins away from the input
                    threshold voltage where noise can cause unintended high-frequency
                    switching. You can select this feature individually for each I/O pin. The
                    bus-hold output drives no higher than VCCIO to prevent overdriving
                    signals.

                    1  If the bus-hold feature is enabled, the device cannot use the
                       programmable pull-up option. Disable the bus-hold feature
                       when the I/O pin is configured for differential signals. Bus hold
                       circuitry is not available on the dedicated clock pins.

                    The bus-hold circuitry is only active after configuration. When going into
                    user mode, the bus-hold circuit captures the value on the pin present at
                    the end of configuration.

                    The bus-hold circuitry uses a resistor with a nominal resistance (RBH) of
                    approximately 7 k to pull the signal level to the last-driven state. Refer
                    to the DC Characteristics & Timing Specifications chapter in Volume 1 of the
                    Cyclone II Device Handbook for the specific sustaining current for each
                    VCCIO voltage level driven through the resistor and overdrive current
                    used to identify the next driven input level.

                    Programmable Pull-Up Resistor

                    Each Cyclone II device I/O pin provides an optional programmable
                    pull-up resistor during user mode. If you enable this feature for an I/O
                    pin, the pull-up resistor (typically 25 k) holds the output to the VCCIO
                    level of the output pin's bank.

                    1  If the programmable pull-up is enabled, the device cannot use
                       the bus-hold feature. The programmable pull-up resistors are
                       not supported on the dedicated configuration, JTAG, and
                       dedicated clock pins.

Altera Corporation                                                     251
February 2007          Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                          Advanced I/O Standard Support

                          Table 217 shows the I/O standards supported by Cyclone II devices and
                          which I/O pins support them.

Table 217. Cyclone II Supported I/O Standards & Constraints (Part 1 of 2)

                                            VCCIO Level    Top & Bottom                 Side I/O Pins
                                                              I/O Pins

          I/O Standard    Type

                                            Input  Output  CLK,         User I/O  CLK,  PLL_OUT  User I/O
                                                           DQS            Pins    DQS              Pins

3.3-V LVTTL and LVCMOS    Single ended      3.3 V/ 3.3 V   v            v         v     v              v
(1)                       Single ended      2.5 V

2.5-V LVTTL and LVCMOS                      3.3 V/ 2.5 V   v            v         v     v              v
                                            2.5 V

1.8-V LVTTL and LVCMOS Single ended         1.8 V/ 1.8 V   v            v         v     v              v
                                            1.5 V

1.5-V LVCMOS              Single ended      1.8 V/ 1.5 V   v            v         v     v              v
                                            1.5 V

SSTL-2 class I            Voltage           2.5 V 2.5 V v               v         v     v              v
SSTL-2 class II           referenced
SSTL-18 class I                             2.5 V 2.5 V v               v         v     v              v
SSTL-18 class II          Voltage
HSTL-18 class I           referenced        1.8 V 1.8 V v               v         v     v              v
HSTL-18 class II
HSTL-15 class I           Voltage           1.8 V 1.8 V v               v         (2)   (2)            (2)
HSTL-15 class II          referenced
PCI and PCI-X (1) (3)                       1.8 V 1.8 V v               v         v     v              v
                          Voltage
                          referenced        1.8 V 1.8 V v               v         (2)   (2)            (2)

                          Voltage           1.5 V 1.5 V v               v         v     v              v
                          referenced
                                            1.5 V 1.5 V v               v         (2)   (2)            (2)
                          Voltage
                          referenced        3.3 V 3.3 V                           v     v              v

                          Voltage            (5) 2.5 V
                          referenced
                                            2.5 V (5) v
                          Voltage
                          referenced                               (6)
                                             (5) 1.8 V
                          Single ended
                                            1.8 V (5) v
Differential SSTL-2 class I or Pseudo                                                   v
                                                                   (6)
class II                  differential (4)                                        v

                                                                                  (6)

Differential SSTL-18 class I Pseudo                                                     v (7)

or class II               differential (4)                                        v

                                                                                  (6)

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                                                                                             Cyclone II Architecture

Table 217. Cyclone II Supported I/O Standards & Constraints (Part 2 of 2)

                                                VCCIO Level     Top & Bottom                 Side I/O Pins
                                                                   I/O Pins

         I/O Standard               Type        Input   Output  CLK,         User I/O  CLK,  PLL_OUT  User I/O
                                                                DQS            Pins    DQS              Pins
Differential HSTL-15 class I  Pseudo
or class II                   differential (4)  (5) 1.5 V                                    v (7)

Differential HSTL-18 class I  Pseudo            1.5 V (5) v                            v
or class II                   differential (4)
                                                                        (6)            (6)
LVDS                          Differential
RSDS and mini-LVDS (8)        Differential        (5) 1.8 V                                    v (7)
LVPECL (9)                    Differential
                                                1.8 V (5) v                            v

                                                                (6)                    (6)

                                                2.5 V 2.5 V v                v         v     v              v

                                                (5) 2.5 V                    v               v              v

                                                3.3 V/ (5)

                                                2.5 V/          v                      v
                                                1.8 V/

                                                1.5 V

Notes to Table 217:
(1) To drive inputs higher than VC C I O but less than 4.0 V, disable the PCI clamping diode and turn on the Allow

       LVTTL and LVCMOS input levels to overdrive input buffer option in the Quartus II software.
(2) These pins support SSTL-18 class II and 1.8- and 1.5-V HSTL class II inputs.
(3) PCI-X does not meet the IV curve requirement at the linear region. PCI-clamp diode is not available on top and

       bottom I/O pins.
(4) Pseudo-differential HSTL and SSTL outputs use two single-ended outputs with the second output programmed

       as inverted. Pseudo-differential HSTL and SSTL inputs treat differential inputs as two single-ended HSTL and
       SSTL inputs and only decode one of them.
(5) This I/O standard is not supported on these I/O pins.
(6) This I/O standard is only supported on the dedicated clock pins.
(7) PLL_OUT does not support differential SSTL-18 class II and differential 1.8 and 1.5-V HSTL class II.
(8) mini-LVDS and RSDS are only supported on output pins.
(9) LVPECL is only supported on clock inputs.

f                             For more information on Cyclone II supported I/O standards, see the
                              Selectable I/O Standards in Cyclone II Devices chapter in Volume 1 of the
                              Cyclone II Device Handbook.

                              High-Speed Differential Interfaces

                              Cyclone II devices can transmit and receive data through LVDS signals at
                              a data rate of up to 640 Mbps and 805 Mbps, respectively. For the LVDS
                              transmitter and receiver, the Cyclone II device's input and output pins
                              support serialization and deserialization through internal logic.

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February 2007                                                                Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                          The reduced swing differential signaling (RSDS) and mini-LVDS
                          standards are derivatives of the LVDS standard. The RSDS and
                          mini-LVDS I/O standards are similar in electrical characteristics to
                          LVDS, but have a smaller voltage swing and therefore provide increased
                          power benefits and reduced electromagnetic interference (EMI).
                          Cyclone II devices support the RSDS and mini-LVDS I/O standards at
                          data rates up to 311 Mbps at the transmitter.

                          A subset of pins in each I/O bank (on both rows and columns) support
                          the high-speed I/O interface. The dual-purpose LVDS pins require an
                          external-resistor network at the transmitter channels in addition to 100-
                          termination resistors on receiver channels. These pins do not contain
                          dedicated serialization or deserialization circuitry. Therefore, internal
                          logic performs serialization and deserialization functions.

                          Cyclone II pin tables list the pins that support the high-speed I/O
                          interface. The number of LVDS channels supported in each device family
                          member is listed in Table 218.

                          Table 218. Cyclone II Device LVDS Channels (Part 1 of 2)

                                    Device  Pin Count  Number of LVDS
                                                         Channels (1)
                          EP2C5                 144
                                                208          31 (35)
                          EP2C8                 256          56 (60)
                                                144          61 (65)
                          EP2C15                208          29 (33)
                          EP2C20                256          53 (57)
                                                256          75 (79)
                          EP2C35                484          52 (60)
                          EP2C50                240        128 (136)
                                                256          45 (53)
                                                484          52 (60)
                                                484        128 (136)
                                                672        131 (139)
                                                484        201 (209)
                                                672        119 (127)
                                                           189 (197)

254                                                   Altera Corporation
Cyclone II Device Handbook, Volume 1                         February 2007
                                                 Cyclone II Architecture

                    Table 218. Cyclone II Device LVDS Channels (Part 2 of 2)

                              Device  Pin Count  Number of LVDS
                                                   Channels (1)
                    EP2C70                672
                                          896        160 (168)
                                                     257 (265)

                    Note to Table 218:
                    (1) The first number represents the number of bidirectional I/O pins which can be

                           used as inputs or outputs. The number in parenthesis includes dedicated clock
                           input pin pairs which can only be used as inputs.

f                   You can use I/O pins and internal logic to implement a high-speed I/O
                    receiver and transmitter in Cyclone II devices. Cyclone II devices do not
                    contain dedicated serialization or deserialization circuitry. Therefore,
                    shift registers, internal PLLs, and IOEs are used to perform
                    serial-to-parallel conversions on incoming data and parallel-to-serial
                    conversion on outgoing data.

                    The maximum internal clock frequency for a receiver and for a
                    transmitter is 402.5 MHz. The maximum input data rate of 805 Mbps and
                    the maximum output data rate of 640 Mbps is only achieved when DDIO
                    registers are used. The LVDS standard does not require an input
                    reference voltage, but it does require a 100- termination resistor
                    between the two signals at the input buffer. An external resistor network
                    is required on the transmitter side.

                    For more information on Cyclone II differential I/O interfaces, see the
                    High-Speed Differential Interfaces in Cyclone II Devices chapter in Volume 1
                    of the Cyclone II Device Handbook.

                    Series On-Chip Termination

                    On-chip termination helps to prevent reflections and maintain signal
                    integrity. This also minimizes the need for external resistors in high pin
                    count ball grid array (BGA) packages. Cyclone II devices provide I/O
                    driver on-chip impedance matching and on-chip series termination for
                    single-ended outputs and bidirectional pins.

Altera Corporation                                                                    255
February 2007                         Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                          Cyclone II devices support driver impedance matching to the impedance
                          of the transmission line, typically 25 or 50 . When used with the output
                          drivers, on-chip termination sets the output driver impedance to 25 or
                          50 . Cyclone II devices also support I/O driver series termination
                          (RS = 50 ) for SSTL-2 and SSTL-18. Table 219 lists the I/O standards that
                          support impedance matching and series termination.

                          Table 219. I/O Standards Supporting Series Termination Note (1)

                                  I/O Standards   Target RS ()  VCCIO (V)

                          3.3-V LVTTL and LVCMOS       25 (2)      3.3
                          2.5-V LVTTL and LVCMOS       50 (2)      2.5
                          1.8-V LVTTL and LVCMOS       50 (2)      1.8
                          SSTL-2 class I               50 (2)      2.5
                          SSTL-18 class I              50 (2)      1.8

                          Notes to Table 219:
                          (1) Supported conditions are VCCIO = VCCIO 50 mV.
                          (2) These RS values are nominal values. Actual impedance varies across process,

                                 voltage, and temperature conditions.

                          1 The recommended frequency range of operation is pending
                                      silicon characterization.

                          On-chip series termination can be supported on any I/O bank. VCCIO and
                          VREF must be compatible for all I/O pins in order to enable on-chip series
                          termination in a given I/O bank. I/O standards that support different RS
                          values can reside in the same I/O bank as long as their VCCIO and VREF are
                          not conflicting.

                          1 When using on-chip series termination, programmable drive
                                      strength is not available.

                          Impedance matching is implemented using the capabilities of the output
                          driver and is subject to a certain degree of variation, depending on the
                          process, voltage and temperature. The actual tolerance is pending silicon
                          characterization.

256                                                            Altera Corporation
Cyclone II Device Handbook, Volume 1                                  February 2007
                                                                                                Cyclone II Architecture

                    I/O Banks

                    The I/O pins on Cyclone II devices are grouped together into I/O banks
                    and each bank has a separate power bus. EP2C5 and EP2C8 devices have
                    four I/O banks (see Figure 228), while EP2C15, EP2C20, EP2C35,
                    EP2C50, and EP2C70 devices have eight I/O banks (see Figure 229).
                    Each device I/O pin is associated with one I/O bank. To accommodate
                    voltage-referenced I/O standards, each Cyclone II I/O bank has a VREF
                    bus. Each bank in EP2C5, EP2C8, EP2C15, EP2C20, EP2C35, and EP2C50
                    devices supports two VREF pins and each bank of EP2C70 supports four
                    VREF pins. When using the VREF pins, each VREF pin must be properly
                    connected to the appropriate voltage level. In the event these pins are not
                    used as VREF pins, they may be used as regular I/O pins.

                    The top and bottom I/O banks (banks 2 and 4 in EP2C5 and EP2C8
                    devices and banks 3, 4, 7, and 8 in EP2C15, EP2C20, EP2C35, EP2C50, and
                    EP2C70 devices) support all I/O standards listed in Table 217, except the
                    PCI/PCI-X I/O standards. The left and right side I/O banks (banks 1 and
                    3 in EP2C5 and EP2C8 devices and banks 1, 2, 5, and 6 in EP2C15, EP2C20,
                    EP2C35, EP2C50, and EP2C70 devices) support I/O standards listed in
                    Table 217, except SSTL-18 class II, HSTL-18 class II, and HSTL-15 class II
                    I/O standards. See Table 217 for a complete list of supported I/O
                    standards.

                    The top and bottom I/O banks (banks 2 and 4 in EP2C5 and EP2C8
                    devices and banks 3, 4, 7, and 8 in EP2C15, EP2C20, EP2C35, EP2C50, and
                    EP2C70 devices) support DDR2 memory up to 167 MHz/333 Mbps and
                    QDR memory up to 167 MHz/668 Mbps. The left and right side I/O
                    banks (1 and 3 of EP2C5 and EP2C8 devices and 1, 2, 5, and 6 of EP2C15,
                    EP2C20, EP2C35, EP2C50, and EP2C70 devices) only support SDR and
                    DDR SDRAM interfaces. All the I/O banks of the Cyclone II devices
                    support SDR memory up to 167 MHz/167 Mbps and DDR memory up to
                    167 MHz/333 Mbps.

                    1 DDR2 and QDRII interfaces may be implemented in Cyclone II
                                side banks if the use of class I I/O standard is acceptable.

Altera Corporation                                                  257
February 2007       Cyclone II Device Handbook, Volume 1
I/O Structure & Features

Figure 228. EP2C5 & EP2C8 I/O Banks Notes (1), (2)

                                                                                            I/O Bank 2 Also Supports
                                                                                              the SSTL-18 Class II,

                                                                                         HSTL-18 Class II, & HSTL-15
                                                                                              Class II I/O Standards

                                                                            I/O Bank 2

         I/O Bank 1                   All I/O Banks Support                                                                I/O Bank 3
Also Supports the                      3.3-V LVTTL/LVCMOS                                                                  Also Supports the
3.3-V PCI & PCI-X                      2.5-V LVTTL/LVCMOS                                                                  3.3-V PCI & PCI-X
                                       1.8-V LVTTL/LVCMOS                                                                  I/O Standards
     I/O Standards                     1.5-V LVCMOS
                                       LVDS                                                                           I/O Bank 3
              I/O Bank 1               RSDS
                                       mini-LVDS
                                       LVPECL (3)
                                       SSTL-2 Class I and II
                                       SSTL-18 Class I
                                       HSTL-18 Class I
                                       HSTL-15 Class I
                                       Differential SSTL-2 (4)
                                       Differential SSTL-18 (4)
                                       Differential HSTL-18 (5)
                                       Differential HSTL-15 (5)

                                                                        Individual
                                                                      Power Bus

                                                                            I/O Bank 4

                                                                                            I/O Bank 4 Also Supports
                                                                                              the SSTL-18 Class II,

                                                                                         HSTL-18 Class II, & HSTL-15
                                                                                              Class II I/O Standards

Notes to Figure 228:
(1) This is a top view of the silicon die.
(2) This is a graphic representation only. Refer to the pin list and the Quartus II software for exact pin locations.
(3) The LVPECL I/O standard is only supported on clock input pins. This I/O standard is not supported on output

       pins.
(4) The differential SSTL-18 and SSTL-2 I/O standards are only supported on clock input pins and PLL output clock

       pins.
(5) The differential 1.8-V and 1.5-V HSTL I/O standards are only supported on clock input pins and PLL output clock

       pins.

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Cyclone II Device Handbook, Volume 1                                                                                        February 2007
                                                                                                        Cyclone II Architecture

Figure 229. EP2C15, EP2C20, EP2C35, EP2C50 & EP2C70 I/O Banks                                          Notes (1), (2)

                                                                          I/O Banks 3 & 4 Also Support
                                                                               the SSTL-18 Class II,

                                                                          HSTL-18 Class II, & HSTL-15
                                                                               Class II I/O Standards

                                  I/O Bank 3         I/O Bank 4

                      I/O Bank 2                             Individual                                                 I/O Bank 5
                                                            Power Bus
  I/O Banks 1 & 2 Also                                                                                                         I/O Banks 5 & 6 Also
Support the 3.3-V PCI                         All I/O Banks Support                                                            Support the 3.3-V PCI
& PCI-X I/O Standards                          3.3-V LVTTL/LVCMOS                                                              & PCI-X I/O Standards
                                               2.5-V LVTTL/LVCMOS
                      I/O Bank 1               1.8-V LVTTL/LVCMOS                                                       I/O Bank 6
                                               1.5-V LVCMOS
                                               LVDS
                                               RSDS
                                               mini-LVDS
                                               LVPECL (3)
                                               SSTL-2 Class I and II
                                               SSTL-18 Class I
                                               HSTL-18 Class I
                                               HSTL-15 Class I
                                               Differential SSTL-2 (4)
                                               Differential SSTL-18 (4)
                                               Differential HSTL-18 (5)
                                               Differential HSTL-15 (5)

                                  Regular I/O Block  Regular I/O Block
                                        Bank 8             Bank 7

                                  I/O Banks 7 & 8 Also Support
                                      the SSTL-18 Class II,

                                  HSTL-18 Class II, & HSTL-15
                                      Class II I/O Standards

Notes to Figure 229:
(1) This is a top view of the silicon die.
(2) This is a graphic representation only. Refer to the pin list and the Quartus II software for exact pin locations.
(3) The LVPECL I/O standard is only supported on clock input pins. This I/O standard is not supported on output

       pins.
(4) The differential SSTL-18 and SSTL-2 I/O standards are only supported on clock input pins and PLL output clock

       pins.
(5) The differential 1.8-V and 1.5-V HSTL I/O standards are only supported on clock input pins and PLL output clock

       pins.

                                  Each I/O bank has its own VCCIO pins. A single device can support
                                  1.5-V, 1.8-V, 2.5-V, and 3.3-V interfaces; each individual bank can support
                                  a different standard with different I/O voltages. Each bank also has
                                  dual-purpose VREF pins to support any one of the voltage-referenced

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February 2007                                                            Cyclone II Device Handbook, Volume 1
I/O Structure & Features

                          standards (e.g., SSTL-2) independently. If an I/O bank does not use
                          voltage-referenced standards, the VREF pins are available as user I/O
                          pins.

                          Each I/O bank can support multiple standards with the same VCCIO for
                          input and output pins. For example, when VCCIO is 3.3-V, a bank can
                          support LVTTL, LVCMOS, and 3.3-V PCI for inputs and outputs.
                          Voltage-referenced standards can be supported in an I/O bank using any
                          number of single-ended or differential standards as long as they use the
                          same VREF and a compatible VCCIO value.

                          MultiVolt I/O Interface

                          The Cyclone II architecture supports the MultiVolt I/O interface feature,
                          which allows Cyclone II devices in all packages to interface with systems
                          of different supply voltages. Cyclone II devices have one set of VCC pins
                          (VCCINT) that power the internal device logic array and input buffers that
                          use the LVPECL, LVDS, HSTL, or SSTL I/O standards. Cyclone II devices
                          also have four or eight sets of VCC pins (VCCIO) that power the I/O
                          output drivers and input buffers that use the LVTTL, LVCMOS, or PCI
                          I/O standards.

                          The Cyclone II VCCINT pins must always be connected to a 1.2-V power
                          supply. If the VCCINT level is 1.2 V, then input pins are 1.5-V, 1.8-V, 2.5-V,
                          and 3.3-V tolerant. The VCCIO pins can be connected to either a 1.5-V,
                          1.8-V, 2.5-V, or 3.3-V power supply, depending on the output
                          requirements. The output levels are compatible with systems of the same
                          voltage as the power supply (i.e., when VCCIO pins are connected to a
                          1.5-V power supply, the output levels are compatible with 1.5-V systems).
                          When VCCIO pins are connected to a 3.3-V power supply, the output high
                          is 3.3-V and is compatible with 3.3-V systems. Table 220 summarizes
                          Cyclone II MultiVolt I/O support.

Table 220. Cyclone II MultiVolt I/O Support (Part 1 of 2)  Note (1)

                          Input Signal                      1.5 V     Output Signal

VCCIO (V)  1.5 V          1.8 V  2.5 V  3.3 V                 v       1.8 V  2.5 V   3.3 V
                                                            v (3)
   1.5       v              v    v (2)  v (2)               v (5)     v
   1.8     v (4)            v    v (2)  v (2)
   2.5
                                   v      v                           v (5)  v

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Cyclone II Device Handbook, Volume 1                                               February 2007
                                                                            Cyclone II Architecture

Table 220. Cyclone II MultiVolt I/O Support (Part 2 of 2) Note (1)

                    Input Signal                                     Output Signal

VCCIO (V)  1.5 V    1.8 V  2.5 V  3.3 V  1.5 V                       1.8 V  2.5 V   3.3 V

   3.3                     v (4)    v    v (6)                       v (6)  v (6)     v

Notes to Table 220:
(1) The PCI clamping diode must be disabled to drive an input with voltages higher than VCCIO.
(2) These input values overdrive the input buffer, so the pin leakage current is slightly higher than the default value.

       To drive inputs higher than VCCIO but less than 4.0 V, disable the PCI clamping diode and turn on Allow voltage
       overdrive for LVTTL/LVCMOS input pins option in Device setting option in the Quartus II software.

(3) When VCCIO = 1.8-V, a Cyclone II device can drive a 1.5-V device with 1.8-V tolerant inputs.
(4) When VCCIO = 3.3-V and a 2.5-V input signal feeds an input pin or when VC C I O = 1.8-V and a 1.5-V input signal

       feeds an input pin, the VCCIO supply current will be slightly larger than expected. The reason for this increase is
       that the input signal level does not drive to the VCCIO rail, which causes the input buffer to not completely shut off.

(5) When VCCIO = 2.5-V, a Cyclone II device can drive a 1.5-V or 1.8-V device with 2.5-V tolerant inputs.

(6) When VCCIO = 3.3-V, a Cyclone II device can drive a 1.5-V, 1.8-V, or 2.5-V device with 3.3-V tolerant inputs.

Altera Corporation                                                                       261
February 2007                            Cyclone II Device Handbook, Volume 1
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Table 221. Document Revision History

Date &                             Changes Made                       Summary of Changes
Document
                                                                   Removed Drive Strength
Version                                                              Control from Figure 225.

February 2007   Added document revision history.                   Elaboration of DDR2 and
v3.1            Removed Table 2-1.                                    QDRII interfaces supported
                Updated Figure 225.                                  by I/O bank included.
                Added new Note (1) to Table 217.
                Added handpara note in "I/O Banks" section.
                Updated Note (2) to Table 220.

November 2005  Updated Table 27.

v2.1            Updated Figures 211 and 212.

                Updated Programmable Drive Strength table.

                Updated Table 216.

                Updated Table 218.

                Updated Table 219.

July 2005 v2.0  Updated technical content throughout.
                         Updated Table 216.

February 2005 Updated figure 2-12.
v1.2

November 2004 Updated Table 219.
v1.1

June 2004 v1.0 Added document to the Cyclone II Device Handbook.

262                                                              Altera Corporation
Cyclone II Device Handbook, Volume 1                                    February 2007
                    3. Configuration & Testing

CII51003-2.2

IEEE Std. 1149.1    All Cyclone II devices provide JTAG BST circuitry that complies with
(JTAG) Boundary     the IEEE Std. 1149.1. JTAG boundary-scan testing can be performed
Scan Support        either before or after, but not during configuration. Cyclone II devices can
                    also use the JTAG port for configuration with the Quartus II software or
                    hardware using either Jam Files (.jam) or Jam Byte-Code Files (.jbc).

                    Cyclone II devices support IOE I/O standard reconfiguration through the
                    JTAG BST chain. The JTAG chain can update the I/O standard for all
                    input and output pins any time before or during user mode through the
                    CONFIG_IO instruction. You can use this capability for JTAG testing
                    before configuration when some of the Cyclone II pins drive or receive
                    from other devices on the board using voltage-referenced standards.
                    Since the Cyclone II device might not be configured before JTAG testing,
                    the I/O pins may not be configured for appropriate electrical standards
                    for chip-to-chip communication. Programming the I/O standards via
                    JTAG allows you to fully test I/O connections to other devices.

               f    For information on I/O reconfiguration, refer to the MorphIO: An I/O
                    Reconfiguration Solution for Altera Devices White Paper.

                    A device operating in JTAG mode uses four required pins: TDI, TDO, TMS,
                    and TCK. The TCK pin has an internal weak pull-down resister, while the
                    TDI and TMS pins have weak internal pull-up resistors. The TDO output
                    pin and all JTAG input pin voltage is determined by the VCCIO of the bank
                    where it resides. The bank VCCIO selects whether the JTAG inputs are 1.5-,
                    1.8-, 2.5-, or 3.3-V compatible.

                    1 Stratix II, Stratix, Cyclone II and Cyclone devices must be
                                within the first 8 devices in a JTAG chain. All of these devices
                                have the same JTAG controller. If any of the Stratix II, Stratix,
                                Cyclone II or Cyclone devices are in the 9th of further position,
                                they fail configuration. This does not affect Signal Tap II.

Altera Corporation                                                                        31

February 2007
IEEE Std. 1149.1 (JTAG) Boundary Scan Support

                    Cyclone II devices also use the JTAG port to monitor the logic operation
                    of the device with the SignalTap II embedded logic analyzer. Cyclone II
                    devices support the JTAG instructions shown in Table 31.

Table 31. Cyclone II JTAG Instructions (Part 1 of 2)

  JTAG Instruction   Instruction Code                                 Description
SAMPLE/PRELOAD      00 0000 0101
                    00 0000 1111       Allows a snapshot of signals at the device pins to be captured and
EXTEST (1)          11 1111 1111       examined during normal device operation, and permits an initial
BYPASS              00 0000 0111       data pattern to be output at the device pins. Also used by the
USERCODE            00 0000 0110       SignalTap II embedded logic analyzer.
IDCODE              00 0000 1011
HIGHZ (1)           00 0000 1010       Allows the external circuitry and board-level interconnects to be
                                       tested by forcing a test pattern at the output pins and capturing test
CLAMP (1)           00 0000 0001       results at the input pins.

ICR                                    Places the 1-bit bypass register between the TDI and TDO pins,
instructions                           which allows the BST data to pass synchronously through selected
PULSE_NCONFIG                          devices to adjacent devices during normal device operation.

                                       Selects the 32-bit USERCODE register and places it between the
                                       TDI and TDO pins, allowing the USERCODE to be serially shifted
                                       out of TDO.

                                       Selects the IDCODE register and places it between TDI and TDO,
                                       allowing the IDCODE to be serially shifted out of TDO.

                                       Places the 1-bit bypass register between the TDI and TDO pins,
                                       which allows the BST data to pass synchronously through selected
                                       devices to adjacent devices during normal device operation, while
                                       tri-stating all of the I/O pins.

                                       Places the 1-bit bypass register between the TDI and TDO pins,
                                       which allows the BST data to pass synchronously through selected
                                       devices to adjacent devices during normal device operation while
                                       holding I/O pins to a state defined by the data in the boundary-scan
                                       register.

                                       Used when configuring a Cyclone II device via the JTAG port with
                                       a USB BlasterTM, ByteBlasterTM II, MasterBlasterTM or
                                       ByteBlasterMVTM download cable, or when using a Jam File or JBC
                                       File via an embedded processor.

                                       Emulates pulsing the nCONFIG pin low to trigger reconfiguration
                                       even though the physical pin is unaffected.

32                                                    Altera Corporation
Cyclone II Device Handbook, Volume 1                         February 2007
                                                       Configuration & Testing

Table 31. Cyclone II JTAG Instructions (Part 2 of 2)

  JTAG Instruction   Instruction Code                                 Description
CONFIG_IO           00 0000 1101
                                       Allows configuration of I/O standards through the JTAG chain for
SignalTap II                           JTAG testing. Can be executed before, after, or during
instructions                           configuration. Stops configuration if executed during configuration.
                                       Once issued, the CONFIG_IO instruction holds nSTATUS low to
                                       reset the configuration device. nSTATUS is held low until the
                                       device is reconfigured.

                                       Monitors internal device operation with the SignalTap II embedded
                                       logic analyzer.

Note to Table 31:
(1) Bus hold and weak pull-up resistor features override the high-impedance state of HIGHZ, CLAMP, and EXTEST.

                    The Quartus II software has an Auto Usercode feature where you can
                    choose to use the checksum value of a programming file as the JTAG user
                    code. If selected, the checksum is automatically loaded to the USERCODE
                    register. In the Settings dialog box in the Assignments menu, click Device
                    & Pin Options, then General, and then turn on the Auto Usercode
                    option.

Altera Corporation                                                                                       33
February 2007                                          Cyclone II Device Handbook, Volume 1
IEEE Std. 1149.1 (JTAG) Boundary Scan Support

              The Cyclone II device instruction register length is 10 bits and the
              USERCODE register length is 32 bits. Tables 32 and 33 show the
              boundary-scan register length and device IDCODE information for
              Cyclone II devices.

              Table 32. Cyclone II Boundary-Scan Register Length

                                      Device                      Boundary-Scan Register Length

                                      EP2C5                                          498
                                      EP2C8                                          597
                                      EP2C15                                         969
                                      EP2C20                                         969
                                      EP2C35                                        1,449
                                      EP2C50                                        1,374
                                      EP2C70                                        1,890

Table 33. 32-Bit Cyclone II Device IDCODE

                                            IDCODE (32 Bits) (1)

Device  Version (4 Bits) Part Number (16 Bits) Manufacturer Identity (11 Bits)  LSB (1 Bit) (2)
                                                                                        1
EP2C5   0000  0010 0000 1011 0001                          000 0110 1110                1
EP2C8   0000  0010 0000 1011 0010                          000 0110 1110                1
EP2C15  0000  0010 0000 1011 0011                          000 0110 1110                1
EP2C20  0000  0010 0000 1011 0011                          000 0110 1110                1
EP2C35  0000  0010 0000 1011 0100                          000 0110 1110                1
EP2C50  0000  0010 0000 1011 0101                          000 0110 1110                1
EP2C70  0000  0010 0000 1011 0110                          000 0110 1110

Notes to Table 33:
(1) The most significant bit (MSB) is on the left.
(2) The IDCODE's least significant bit (LSB) is always 1.

              For more information on the Cyclone II JTAG specifications, refer to the
              DC Characteristics & Timing Specifications chapter in the Cyclone II Device
              Handbook, Volume 1.

34                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                            February 2007
                    Configuration & Testing

SignalTap II        Cyclone II devices support the SignalTap II embedded logic analyzer,
Embedded Logic      which monitors design operation over a period of time through the IEEE
Analyzer            Std. 1149.1 (JTAG) circuitry. You can analyze internal logic at speed
                    without bringing internal signals to the I/O pins. This feature is
                    particularly important for advanced packages, such as FineLine BGA
                    packages, because it can be difficult to add a connection to a pin during
                    the debugging process after a board is designed and manufactured.

           f        For more information on the SignalTap II, see the Signal Tap chapter of
                    the Quartus II Handbook, Volume 3.

Configuration       The logic, circuitry, and interconnects in the Cyclone II architecture are
                    configured with CMOS SRAM elements. Altera FPGA devices are
                    reconfigurable and every device is tested with a high coverage
                    production test program so you do not have to perform fault testing and
                    can instead focus on simulation and design verification.

                    Cyclone II devices are configured at system power-up with data stored in
                    an Altera configuration device or provided by a system controller. The
                    Cyclone II device's optimized interface allows the device to act as
                    controller in an active serial configuration scheme with EPCS serial
                    configuration devices. The serial configuration device can be
                    programmed via SRunner, the ByteBlaster II or USB Blaster download
                    cable, the Altera Programming Unit (APU), or third-party programmers.

                    In addition to EPCS serial configuration devices, Altera offers in-system
                    programmability (ISP)-capable configuration devices that can configure
                    Cyclone II devices via a serial data stream using the Passive serial (PS)
                    configuration mode. The PS interface also enables microprocessors to
                    treat Cyclone II devices as memory and configure them by writing to a
                    virtual memory location, simplifying reconfiguration. After a Cyclone II
                    device has been configured, it can be reconfigured in-circuit by resetting
                    the device and loading new configuration data. Real-time changes can be
                    made during system operation, enabling innovative reconfigurable
                    applications.

Operating           The Cyclone II architecture uses SRAM configuration elements that
Modes               require configuration data to be loaded each time the circuit powers up.
                    The process of physically loading the SRAM data into the device is called
                    configuration. During initialization, which occurs immediately after
                    configuration, the device resets registers, enables I/O pins, and begins to
                    operate as a logic device. You can use the 10MHz internal oscillator or the
                    optional CLKUSR pin during the initialization. The 10 MHz internal
                    oscillator is disabled in user mode. Together, the configuration and
                    initialization processes are called command mode. Normal device
                    operation is called user mode.

Altera Corporation                                                    35
February 2007       Cyclone II Device Handbook, Volume 1
Configuration Schemes

                       SRAM configuration elements allow Cyclone II devices to be
                       reconfigured in-circuit by loading new configuration data into the device.
                       With real-time reconfiguration, the device is forced into command mode
                       with the nCONFIG pin. The configuration process loads different
                       configuration data, reinitializes the device, and resumes user-mode
                       operation. You can perform in-field upgrades by distributing new
                       configuration files within the system or remotely.

                       A built-in weak pull-up resistor pulls all user I/O pins to VCCIO before
                       and during device configuration.

                       The configuration pins support 1.5-V/1.8-V or 2.5-V/3.3-V I/O
                       standards. The voltage level of the configuration output pins is
                       determined by the VCCIO of the bank where the pins reside. The bank
                       VCCIO selects whether the configuration inputs are 1.5-V, 1.8-V, 2.5-V, or
                       3.3-V compatible.

Configuration          You can load the configuration data for a Cyclone II device with one of
Schemes                three configuration schemes (see Table 34), chosen on the basis of the
                       target application. You can use a configuration device, intelligent
                       controller, or the JTAG port to configure a Cyclone II device. A low-cost
                       configuration device can automatically configure a Cyclone II device at
                       system power-up.

                       Multiple Cyclone II devices can be configured in any of the three
                       configuration schemes by connecting the configuration enable (nCE) and
                       configuration enable output (nCEO) pins on each device.

Table 34. Data Sources for Configuration

Configuration                                            Data Source
   Scheme

Active serial (AS) Low-cost serial configuration device

Passive serial (PS) Enhanced or EPC2 configuration device, MasterBlaster, ByteBlasterMV, ByteBlaster II or
                            USB Blaster download cable, or serial data source

JTAG           MasterBlaster, ByteBlasterMV, ByteBlaster II or USB Blaster download cable or a
               microprocessor with a Jam or JBC file

               f       For more information on configuration, see the Configuring Cyclone II
                       Devices chapter of the Cyclone II Handbook, Volume 2.

36                                                                   Altera Corporation
Cyclone II Device Handbook, Volume 1                                        February 2007
                    Configuration & Testing

Cyclone II          Cyclone II devices offer on-chip circuitry for automated checking of
Automated           single event upset (SEU) detection. Some applications that require the
Single Event        device to operate error free at high elevations or in close proximity to
Upset Detection     earth's North or South Pole require periodic checks to ensure continued
                    data integrity. The error detection cyclic redundancy code (CRC) feature
                    controlled by the Device & Pin Options dialog box in the Quartus II
                    software uses a 32-bit CRC circuit to ensure data reliability and is one of
                    the best options for mitigating SEU.

                    You can implement the error detection CRC feature with existing circuitry
                    in Cyclone II devices, eliminating the need for external logic. For
                    Cyclone II devices, the CRC is pre-computed by Quartus II software and
                    then sent to the device as part of the POF file header. The CRC_ERROR pin
                    reports a soft error when configuration SRAM data is corrupted,
                    indicating to the user to preform a device reconfiguration.

                    Custom-Built Circuitry

                    Dedicated circuitry in the Cyclone II devices performs error detection
                    automatically. This error detection circuitry in Cyclone II devices
                    constantly checks for errors in the configuration SRAM cells while the
                    device is in user mode. You can monitor one external pin for the error and
                    use it to trigger a re-configuration cycle. You can select the desired time
                    between checks by adjusting a built-in clock divider.

f                   Software Interface

                    In the Quartus II software version 4.1 and later, you can turn on the
                    automated error detection CRC feature in the Device & Pin Options
                    dialog box. This dialog box allows you to enable the feature and set the
                    internal frequency of the CRC checker between 400 kHz to 80 MHz. This
                    controls the rate that the CRC circuitry verifies the internal configuration
                    SRAM bits in the FPGA device.

                    For more information on CRC, refer to AN: 357 Error Detection Using CRC
                    in Altera FPGAs.

Altera Corporation                                                    37
February 2007       Cyclone II Device Handbook, Volume 1
Document Revision History

Document                   Table 35 shows the revision history for this document.

Revision History

Table 35. Document Revision History

Date &                           Changes Made                       Summary of Changes
Document

Version

February 2007   Added document revision history.                      Added information about
v2.2            Added new handpara nore in "IEEE Std. 1149.1 (JTAG)      limitation of cascading
                                                                         multi devices in the same
                   Boundary Scan Support" section.                       JTAG chain.
                Updated "Cyclone II Automated Single Event Upset
                                                                      Corrected information on
                   Detection" section.                                   CRC calculation.

July 2005 v2.0 Updated technical content.

February 2005 Updated information on JTAG chain limitations.
v1.2

November 2004 Updated Table 34.
v1.1

June 2004 v1.0 Added document to the Cyclone II Device Handbook.

38                                                                  Altera Corporation
Cyclone II Device Handbook, Volume 1                                       February 2007
                    4. Hot Socketing & Power-On
                                                      Reset

CII51004-3.1

Introduction        Cyclone II devices offer hot socketing (also known as hot plug-in, hot
                    insertion, or hot swap) and power sequencing support without the use of
Cyclone II          any external devices. You can insert or remove a Cyclone II board in a
Hot-Socketing       system during system operation without causing undesirable effects to
Specifications      the board or to the running system bus.

                    The hot-socketing feature lessens the board design difficulty when using
                    Cyclone II devices on printed circuit boards (PCBs) that also contain a
                    mixture of 3.3-, 2.5-, 1.8-, and 1.5-V devices. With the Cyclone II
                    hot-socketing feature, you no longer need to ensure a proper power-up
                    sequence for each device on the board.

                    The Cyclone II hot-socketing feature provides:

                     Board or device insertion and removal without external components
                          or board manipulation

                     Support for any power-up sequence
                     Non-intrusive I/O buffers to system buses during hot insertion

                    This chapter also discusses the power-on reset (POR) circuitry in
                    Cyclone II devices. The POR circuitry keeps the devices in the reset state
                    until the VCC is within operating range.

                    Cyclone II devices offer hot-socketing capability with all three features
                    listed above without any external components or special design
                    requirements. The hot-socketing feature in Cyclone II devices offers the
                    following:

                     The device can be driven before power-up without any damage to
                          the device itself.

                     I/O pins remain tri-stated during power-up. The device does not
                          drive out before or during power-up, thereby affecting other buses
                          in operation.

Altera Corporation  41

February 2007
Cyclone II Hot-Socketing Specifications

Devices Can Be Driven before Power-Up

You can drive signals into the I/O pins, dedicated input pins, and
dedicated clock pins of Cyclone II devices before or during power-up or
power-down without damaging the device. Cyclone II devices support
any power-up or power-down sequence (VCCIO and VCCINT) to simplify
system level design.

I/O Pins Remain Tri-Stated during Power-Up

A device that does not support hot socketing may interrupt system
operation or cause contention by driving out before or during power-up.
In a hot-socketing situation, the Cyclone II device's output buffers are
turned off during system power-up or power-down. The Cyclone II
device also does not drive out until the device is configured and has
attained proper operating conditions. The I/O pins are tri-stated until the
device enters user mode with a weak pull-up resistor (R) to 3.3V. Refer to
Figure 41 for more information.

1  You can power up or power down the VCCIO and VCCINT pins in
   any sequence. The VCCIO and VCCINT must have monotonic rise
   to their steady state levels. (Refer to Figure 43 for more
   information.) The power supply ramp rates can range from
   100 s to 100 ms for non "A" devices. Both VCC supplies must
   power down within 100 ms of each other to prevent I/O pins
   from driving out. During hot socketing, the I/O pin capacitance
   is less than 15 pF and the clock pin capacitance is less than 20 pF.
   Cyclone II devices meet the following hot-socketing
   specification.

The hot-socketing DC specification is | IIOPIN | < 300 A.
The hot-socketing AC specification is | IIOPIN | < 8 mA for 10 ns or

      less.

This specification takes into account the pin capacitance but not board
trace and external loading capacitance. You must consider additional
capacitance for trace, connector, and loading separately.

IIOPIN is the current at any user I/O pin on the device. The DC
specification applies when all VCC supplies to the device are stable in the
powered-up or powered-down conditions. For the AC specification, the
peak current duration due to power-up transients is 10 ns or less.

A possible concern for semiconductor devices in general regarding hot
socketing is the potential for latch-up. Latch-up can occur when electrical
subsystems are hot socketed into an active system. During hot socketing,
the signal pins may be connected and driven by the active system before

42                                      Altera Corporation
Cyclone II Device Handbook, Volume 1           February 2007
                    Hot Socketing & Power-On Reset

                    the power supply can provide current to the device's VCC and ground
                    planes. This condition can lead to latch-up and cause a low-impedance
                    path from VCC to ground within the device. As a result, the device extends
                    a large amount of current, possibly causing electrical damage.

                    Altera has ensured by design of the I/O buffers and hot-socketing
                    circuitry, that Cyclone II devices are immune to latch-up during hot
                    socketing.

Hot-Socketing       The hot-socketing feature turns off the output buffer during power up
Feature             (either VCCINT or VCCIO supplies) or power down. The hot-socket circuit
Implementation      generates an internal HOTSCKT signal when either VCCINT or VCCIO is
in Cyclone II       below the threshold voltage. Designs cannot use the HOTSCKT signal for
Devices             other purposes. The HOTSCKT signal cuts off the output buffer to ensure
                    that no DC current (except for weak pull-up leakage current) leaks
                    through the pin. When VCC ramps up slowly, VCC is still relatively low
                    even after the internal POR signal (not available to the FPGA fabric used
                    by customer designs) is released and the configuration is finished. The
                    CONF_DONE, nCEO, and nSTATUS pins fail to respond, as the output
                    buffer cannot drive out because the hot-socketing circuitry keeps the I/O
                    pins tristated at this low VCC voltage. Therefore, the hot-socketing circuit
                    has been removed on these configuration output or bidirectional pins to
                    ensure that they are able to operate during configuration. These pins are
                    expected to drive out during power-up and power-down sequences.

                    Each I/O pin has the circuitry shown in Figure 41.

Altera Corporation                                                    43
February 2007       Cyclone II Device Handbook, Volume 1
Hot-Socketing Feature Implementation in Cyclone II Devices

Figure 41. Hot-Socketing Circuit Block Diagram for Cyclone II Devices     Power-On
                                                                             Reset
                                                         Output             Monitor

Weak      R

Pull-Up                                                     Output Enable

Resistor

PAD                                    Voltage                          Hot Socket
                                      Tolerance
                                                                          Output
                                       Control                          Pre-Driver

                                      Input Buffer
                                      to Logic Array

f         The POR circuit monitors VCCINT voltage level and keeps I/O pins
          tri-stated until the device is in user mode. The weak pull-up resistor (R)
          from the I/O pin to VCCIO keeps the I/O pins from floating. The voltage
          tolerance control circuit permits the I/O pins to be driven by 3.3 V before
          VCCIO and/or VCCINT are powered, and it prevents the I/O pins from
          driving out when the device is not in user mode.

          For more information, see the DC Characteristics & Timing Specifications
          chapter in Volume 1 of the Cyclone II Device Handbook for the value of the
          internal weak pull-up resistors.

          Figure 42 shows a transistor level cross section of the Cyclone II device
          I/O buffers. This design ensures that the output buffers do not drive
          when VCCIO is powered before VCCINT or if the I/O pad voltage is higher
          than VCCIO. This also applies for sudden voltage spikes during hot
          socketing. The VPAD leakage current charges the voltage tolerance control
          circuit capacitance.

44                                                                                  Altera Corporation
Cyclone II Device Handbook, Volume 1                                                       February 2007
                                               Hot Socketing & Power-On Reset

                    Figure 42. Transistor Level Diagram of FPGA Device I/O Buffers

                        Logic Array      VPAD
                           Signal
                                                   (1)                               (2)

                                                        VCCIO

                    n+               n+        p+       p+                           n+

                        p-well                          n-well

                                                                                          p-substrate

                    Notes to Figure 42:
                    (1) This is the logic array signal or the larger of either the VCCIO or VPAD signal.
                    (2) This is the larger of either the VCCIO or VPAD signal.

Power-On Reset      Cyclone II devices contain POR circuitry to keep the device in a reset state
Circuitry           until the power supply voltage levels have stabilized during power-up.
                    The POR circuit monitors the VCCINT voltage levels and tri-states all user
                    I/O pins until the VCC reaches the recommended operating levels. In
                    addition, the POR circuitry also monitors the VCCIO level of the two I/O
                    banks that contains configuration pins (I/O banks 1 and 3 for EP2C5 and
                    EP2C8, I/O banks 2 and 6 for EP2C15A, EP2C20, EP2C35, EP2C50, and
                    EP2C70) and tri-states all user I/O pins until the VCC reaches the
                    recommended operating levels.

                    After the Cyclone II device enters user mode, the POR circuit continues to
                    monitor the VCCINT voltage level so that a brown-out condition during
                    user mode can be detected. If the VCCINT voltage sags below the POR trip
                    point during user mode, the POR circuit resets the device. If the VCCIO
                    voltage sags during user mode, the POR circuit does not reset the device.

                    "Wake-up" Time for Cyclone II Devices

                    In some applications, it may be necessary for a device to wake up very
                    quickly in order to begin operation. The Cyclone II device family offers
                    the Fast-On feature to support fast wake-up time applications. Devices
                    that support the Fast-On feature are designated with an "A" in the
                    ordering code and have stricter power up requirements compared to non-
                    A devices.

Altera Corporation                                                                               45
February 2007                                  Cyclone II Device Handbook, Volume 1
Power-On Reset Circuitry

                          For Cyclone II devices, wake-up time consists of power-up, POR,
                          configuration, and initialization. The device must properly go through all
                          four stages to configure correctly and begin operation. You can calculate
                          wake-up time using the following equation:

                          Wake-Up Time = VCC Ramp Time + POR Time + Configuration Time + Initialization Time

                          Figure 43 illustrates the components of wake up time.

                          Figure 43. Cyclone II Wake-Up Time

                                       Voltage

                          VCC Minimum

                                       VCC Ramp  POR Time      Configuration Time  Initialization    Time
                                          Time                                         Time
                                                                                                   User
                                                                                                   Mode

                          Note to Figure 43:
                          (1) VCC ramp must be monotonic.

                          The VCC ramp time and POR time will depend on the device
                          characteristics and the power supply used in your system. The fast-on
                          devices require a maximum VCC ramp time of 2 ms and have a maximum
                          POR time of 12 ms.

                          Configuration time will depend on the configuration mode chosen and
                          the configuration file size. You can calculate configuration time by
                          multiplying the number of bits in the configuration file with the period of
                          the configuration clock. For fast configuration times, you should use
                          Passive Serial (PS) configuration mode with maximum DCLK frequency
                          of 100 MHz. In addition, you can use compression to reduce the
                          configuration file size and speed up the configuration time. The tCD2UM
                          or tCD2UMC parameters will determine the initialization time.

                          1            For more information on the tCD2UM or tCD2UMC parameters, refer
                                       to the Configuring Cyclone II Devices chapter in the Cyclone II
                                       Device Handbook.

46                                                                                Altera Corporation
Cyclone II Device Handbook, Volume 1                                                     February 2007
                                                                   Hot Socketing & Power-On Reset

                    If you cannot meet the maximum VCC ramp time requirement, you must
                    use an external component to hold nCONFIG low until the power supplies
                    have reached their minimum recommend operating levels. Otherwise,
                    the device may not properly configure and enter user mode.

Conclusion          Cyclone II devices are hot socketable and support all power-up and
                    power-down sequences with the one requirement that VCCIO and VCCINT
                    be powered up and down within 100 ms of each other to keep the I/O
                    pins from driving out. Cyclone II devices do not require any external
                    devices for hot socketing and power sequencing.

Document            Table 41 shows the revision history for this document.

Revision History

Table 41. Document Revision History

     Date &                               Changes Made                      Summary of Changes
   Document
                 Added document revision history.                       Specified VCCIO and VCCINT
     Version     Updated "I/O Pins Remain Tri-Stated during Power-Up"      supplies must be GND
                                                                           when "not powered".
February 2007       section.
v3.1             Updated "Power-On Reset Circuitry" section.            Added clarification about
                 Added footnote to Figure 43.                             input-tristate behavior.

                                                                        Added infomation on VCC
                                                                           monotonic ramp.

July 2005 v2.0  Updated technical content throughout.
                Removed ESD section.
February 2005
v1.1            Added document to the Cyclone II Device Handbook.

June 2004 v1.0

Altera Corporation                                                                      47
February 2007                         Cyclone II Device Handbook, Volume 1
Document Revision History

48                                   Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2007
                                                    5. DC Characteristics and
                                                          Timing Specifications

CII51005-4.0

Operating           Cyclone II devices are offered in commercial, industrial, automotive,
Conditions          and extended temperature grades. Commercial devices are offered in 6
                    (fastest), 7, and 8 speed grades.

                    All parameter limits are representative of worst-case supply voltage and
                    junction temperature conditions. Unless otherwise noted, the parameter
                    values in this chapter apply to all Cyclone II devices. AC and DC
                    characteristics are specified using the same numbers for commercial,
                    industrial, and automotive grades. All parameters representing voltages
                    are measured with respect to ground.

                    Tables 51 through 54 provide information on absolute maximum
                    ratings.

Table 51. Cyclone II Device Absolute Maximum Ratings Notes (1), (2)

     Symbol         Parameter                       Conditions      Minimum Maximum Unit

VCCINT         Supply voltage              With respect to ground     0.5  1.8  V

VCCIO          Output supply voltage                                  0.5  4.6  V

VCCA_PLL [1..4] PLL supply voltage                                    0.5  1.8  V

VIN            DC input voltage (3)                 --                0.5  4.6  V

IOUT           DC output current, per pin           --                25   40   mA

TSTG           Storage temperature         No bias                    65   150  C

TJ             Junction temperature        BGA packages under bias    --    125  C

Notes to Table 51:
(1) Conditions beyond those listed in this table cause permanent damage to a device. These are stress ratings only.

       Functional operation at these levels or any other conditions beyond those specified in this chapter is not implied.
       Additionally, device operation at the absolute maximum ratings for extended periods of time may have adverse
       effect on the device reliability.
(2) Refer to the Operating Requirements for Altera Devices Data Sheet for more information.
(3) During transitions, the inputs may overshoot to the voltage shown in Table 54 based upon the input duty cycle.
       The DC case is equivalent to 100% duty cycle. During transition, the inputs may undershoot to 2.0 V for input
       currents less than 100 mA and periods shorter than 20 ns.

Altera Corporation                                                                   51

February 2008
Operating Conditions

                      Table 52 specifies the recommended operating conditions for Cyclone II
                      devices. It shows the allowed voltage ranges for VCCINT, VCCIO, and the
                      operating junction temperature (TJ). The LVTTL and LVCMOS inputs are
                      powered by VCCIO only. The LVDS and LVPECL input buffers on
                      dedicated clock pins are powered by VCCINT. The SSTL, HSTL, LVDS
                      input buffers are powered by both VCCINT and VCCIO.

Table 52. Recommended Operating Conditions

    Symbol             Parameter             Conditions      Minimum  Maximum Unit

VCCINT      Supply voltage for internal           (1)           1.15  1.25   V
VCCIO (2)   logic and input buffers
                                             (1)             3.135 (3.00) 3.465 (3.60) V
TJ          Supply voltage for output
            buffers, 3.3-V operation                                  (3)

            Supply voltage for output        (1)             2.375    2.625  V
            buffers, 2.5-V operation
                                             (1)             1.71     1.89   V
            Supply voltage for output
            buffers, 1.8-V operation         (1)             1.425    1.575  V

            Supply voltage for output    For commercial use  0        85     C
            buffers, 1.5-V operation
                                         For industrial use  40      100    C
            Operating junction
            temperature

                                         For extended        40      125    C

                                         temperature use

                                         For automotive use  40      125    C

Notes to Table 52:
(1) The VCC must rise monotonically. The maximum VCC (both VCCIO and VCCINT) rise time is 100 ms for non-A devices

       and 2 ms for A devices.
(2) The VCCIO range given here spans the lowest and highest operating voltages of all supported I/O standards. The

       recommended VCCIO range specific to each of the single-ended I/O standards is given in Table 56, and those
       specific to the differential standards is given in Table 58.
(3) The minimum and maximum values of 3.0 V and 3.6 V, respectively, for VCCIO only applies to the PCI and PCI-X
       I/O standards. Refer to Table 56 for the voltage range of other I/O standards.

52                                                                   Altera Corporation
Cyclone II Device Handbook, Volume 1                                        February 2008
                                                               DC Characteristics and Timing Specifications

Table 53. DC Characteristics for User I/O, Dual-Purpose, and Dedicated Pins (Part 1 of 2)

   Symbol           Parameter       Conditions                  Minimum Typical Maximum Unit

VIN           Input voltage         (1), (2)                    0.5  --                    4.0       V
Ii
VOUT          Input pin leakage     VIN = VCCIOmax to 0 V (3)   10   --                    10        A
IOZ           current
IC C I N T 0
              Output voltage                          --        0     --                    VC C I O  V
IC C I O 0
              Tri-stated I/O pin    VOUT = VCCIOmax to 0 V (3)  10   --                    10        A
              leakage current

              VCCINT supply         VIN = ground,     EP2C5/A   --    0.010                 (4)       A
              current (standby)     no load, no       EP2C8/A
                                    toggling inputs   EP2C15A   --    0.017                 (4)       A
                                    TJ = 25 C        EP2C20/A
                                    Nominal           EP2C35    --    0.037                 (4)       A
                                    VC C I N T
                                                                --    0.037                 (4)       A

                                                                --    0.066                 (4)       A

                                                      EP2C50    --    0.101                 (4)       A

                                                      EP2C70    --    0.141                 (4)       A

              VCCIO supply current  VIN = ground,     EP2C5/A   --    0.7                   (4)       mA
              (standby)             no load, no       EP2C8/A
                                    toggling inputs   EP2C15A   --    0.8                   (4)       mA
                                    TJ = 25 C        EP2C20/A
                                    VC C I O = 2.5 V  EP2C35    --    0.9                   (4)       mA

                                                                --    0.9                   (4)       mA

                                                                --    1.3                   (4)       mA

                                                      EP2C50    --    1.3                   (4)       mA
                                                      EP2C70
                                                                --    1.7                   (4)       mA

Altera Corporation                                                                                                53
February 2008                                                   Cyclone II Device Handbook, Volume 1
Operating Conditions

Table 53. DC Characteristics for User I/O, Dual-Purpose, and Dedicated Pins (Part 2 of 2)

Symbol         Parameter              Conditions               Minimum Typical Maximum Unit

RCONF (5) (6)  Value of I/O pin      VIN = 0 V; VCCIO = 3.3 V  10  25                       50   k
               pull-up resistor      VIN = 0 V; VCCIO = 2.5 V
               before and during     VIN = 0 V; VCCIO = 1.8 V  15  35                       70   k
               configuration
                                                               30  50                       100  k

                                     VIN = 0 V; VCCIO = 1.5 V  40  75                       150  k

                                     VIN = 0 V; VCCIO = 1.2 V  50  90                       170  k

               Recommended            (7)                      --                        1  2    k

               value of I/O pin

               external pull-down

               resistor before and

               during configuration

Notes to Table 53:
(1) All pins, including dedicated inputs, clock, I/O, and JTAG pins, may be driven before VCCINT and VCCIO are

       powered.
(2) The minimum DC input is 0.5 V. During transitions, the inputs may undershoot to 2.0 V or overshoot to the

       voltages shown in Table 54, based on input duty cycle for input currents less than 100 mA. The overshoot is
       dependent upon duty cycle of the signal. The DC case is equivalent to 100% duty cycle.
(3) This value is specified for normal device operation. The value may vary during power-up. This applies for all VCCIO
       settings (3.3, 2.5, 1.8, and 1.5 V).
(4) Maximum values depend on the actual TJ and design utilization. See the Excel-based PowerPlay Early Power
       Estimator (www.altera.com) or the Quartus II PowerPlay Power Analyzer feature for maximum values. Refer to
       "Power Consumption" on page 513 for more information.
(5) RCONF values are based on characterization. RCONF = VCCIO/IRCONF. RCONF values may be different if VIN value is
       not 0 V. Pin pull-up resistance values will be lower if an external source drives the pin higher than VCCIO.
(6) Minimum condition at 40C and high VCC, typical condition at 25C and nominal VCC and maximum condition at
       125C and low VCC for RCONF values.
(7) These values apply to all VCCIO settings.

                      Table 54 shows the maximum VIN overshoot voltage and the
                      dependency on the duty cycle of the input signal. Refer to Table 53 for
                      more information.

                                 Table 54. VIN Overshoot Voltage for All Input Buffers

                                      Maximum VIN (V)              Input Signal Duty Cycle

                                               4.0                         100% (DC)
                                               4.1                              90%
                                               4.2                              50%
                                               4.3                              30%
                                               4.4                              17%
                                               4.5                              10%

54                                                                                         Altera Corporation
Cyclone II Device Handbook, Volume 1                                                              February 2008
                                          DC Characteristics and Timing Specifications

                     Single-Ended I/O Standards

                     Tables 56 and 57 provide operating condition information when using
                     single-ended I/O standards with Cyclone II devices. Table 55 provides
                     descriptions for the voltage and current symbols used in Tables 56 and
                     57.

                     Table 55. Voltage and Current Symbol Definitions

                           Symbol                                  Definition

                     VC C I O         Supply voltage for single-ended inputs and for output drivers
                     VR E F           Reference voltage for setting the input switching threshold
                     VI L             Input voltage that indicates a low logic level
                     VI H             Input voltage that indicates a high logic level
                     VO L             Output voltage that indicates a low logic level
                     VO H             Output voltage that indicates a high logic level
                     IO L             Output current condition under which VO L is tested
                     IO H             Output current condition under which VO H is tested
                     VT T             Voltage applied to a resistor termination as specified by
                                      HSTL and SSTL standards

Table 56. Recommended Operating Conditions for User I/O Pins Using Single-Ended I/O Standards
Note (1) (Part 1 of 2)

I/O Standard               VCCIO (V)         VREF (V)  VIL (V)          VIH (V)
                    Min Typ Max       Min Typ Max       Max              Min

3.3-V LVTTL and 3.135 3.3 3.465 --    --  --           0.8              1.7

LVCMOS

2.5-V LVTTL and 2.375 2.5 2.625 --    --  --           0.7              1.7

LVCMOS

1.8-V LVTTL and 1.710 1.8 1.890 --    --  --           0.35 VC C I O  0.65 VC C I O

LVCMOS

1.5-V LVCMOS 1.425 1.5 1.575 --       --  --           0.35 VC C I O  0.65 VC C I O

PCI and PCI-X 3.000 3.3 3.600 --      --  --           0.3 VC C I O   0.5 VC C I O

SSTL-2 class I 2.375 2.5 2.625 1.19 1.25 1.31 VRE F 0.18 (DC) VR E F + 0.18 (DC)
                                                                                               VR E F 0.35 (AC) VR E F + 0.35 (AC)

SSTL-2 class II 2.375 2.5 2.625 1.19 1.25 1.31 VRE F 0.18 (DC) VR E F + 0.18 (DC)
                                                                                               VR E F 0.35 (AC) VR E F + 0.35 (AC)

SSTL-18 class I 1.7  1.8  1.9 0.833 0.9 0.969 VR E F 0.125 (DC) VR E F + 0.125 (DC)

                                                       VR E F 0.25 (AC) VR E F + 0.25 (AC)

Altera Corporation                                                                                       55
February 2008                                          Cyclone II Device Handbook, Volume 1
Operating Conditions

Table 56. Recommended Operating Conditions for User I/O Pins Using Single-Ended I/O Standards
Note (1) (Part 2 of 2)

I/O Standard                VCCIO (V)         VREF (V)  VIL (V)                                     VIH (V)
                     Min Typ Max       Min Typ Max       Max                                         Min

SSTL-18 class II 1.7  1.8       1.9 0.833 0.9 0.969 VR E F 0.125 (DC) VR E F + 0.125 (DC)

                                                        VR E F 0.25 (AC) VR E F + 0.25 (AC)

1.8-V HSTL           1.71 1.8 1.89 0.85 0.9 0.95 VR E F 0.1 (DC) VR E F + 0.1 (DC)
class I                                                                                    VR E F 0.2 (AC) VR E F + 0.2 (AC)

1.8-V HSTL           1.71 1.8 1.89 0.85 0.9 0.95 VR E F 0.1 (DC) VR E F + 0.1 (DC)
class II                                                                                   VR E F 0.2 (AC) VR E F + 0.2 (AC)

1.5-V HSTL    1.425 1.5 1.575 0.71 0.75 0.79 VR E F 0.1 (DC) VR E F + 0.1 (DC)
class I                                                                             VR E F 0.2 (AC) VR E F + 0.2 (AC)

1.5-V HSTL    1.425 1.5 1.575 0.71 0.75 0.79 VR E F 0.1 (DC) VR E F + 0.1 (DC)
class II                                                                            VR E F 0.2 (AC) VR E F + 0.2 (AC)

Note to Table 56:
(1) Nominal values (Nom) are for TA = 25 C, VCCINT = 1.2 V, and VCCIO = 1.5, 1.8, 2.5, and 3.3 V.

Table 57. DC Characteristics of User I/O Pins Using Single-Ended Standards Notes (1), (2) (Part 1 of 2)

                         Test Conditions                Voltage Thresholds

    I/O Standard      IOL (mA)         IOH (mA)  Maximum VOL (V)  Minimum VOH (V)

3.3-V LVTTL               4                4             0.45             2.4
3.3-V LVCMOS             0.1             0.1              0.2       VC C I O 0.2
2.5-V LVTTL and           1                1              0.4
LVCMOS                                                                     2.0
1.8-V LVTTL and
LVCMOS                2                   2           0.45                                         VC C I O 0.45
1.5-V LVTTL and
LVCMOS                2                   2     0.25 VC C I O                                    0.75 VC C I O
PCI and PCI-X
SSTL-2 class I        1.5              0.5      0.1 VC C I O                                     0.9 VC C I O
SSTL-2 class II                                    VTT 0.57                                        VTT + 0.57
SSTL-18 class I       8.1              8.1        VTT 0.76                                        VTT + 0.76
SSTL-18 class II                                  VTT 0.475                                        VTT + 0.475
1.8-V HSTL class I    16.4             16.4                                                        VC C I O 0.28
1.8-V HSTL class II                                    0.28                                         VC C I O 0.4
                      6.7              6.7            0.4                                          VC C I O 0.4
                                                       0.4
                      13.4             13.4

                      8                   8

                      16               16

56                                                                                                 Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                      February 2008
                                        DC Characteristics and Timing Specifications

Table 57. DC Characteristics of User I/O Pins Using Single-Ended Standards Notes (1), (2) (Part 2 of 2)

                    Test Conditions     Voltage Thresholds

    I/O Standard    IOL (mA)  IOH (mA)  Maximum VOL (V)  Minimum VOH (V)

1.5-V HSTL class I      8         8              0.4       VC C I O 0.4
1.5V HSTL class II     16        16              0.4       VC C I O 0.4

Notes to Table 57:
(1) The values in this table are based on the conditions listed in Tables 52 and 56.
(2) This specification is supported across all the programmable drive settings available as shown in the Cyclone II

       Architecture chapter of the Cyclone II Device Handbook.

                    Differential I/O Standards

                    The RSDS and mini-LVDS I/O standards are only supported on output
                    pins. The LVDS I/O standard is supported on both receiver input pins
                    and transmitter output pins.

                    1 For more information on how these differential I/O standards
                                are implemented, refer to the High-Speed Differential Interfaces in
                                Cyclone II Devices chapter of the Cyclone II Device Handbook.

                    Figure 51 shows the receiver input waveforms for all differential I/O
                    standards (LVDS, LVPECL, differential 1.5-V HSTL class I and II,
                    differential 1.8-V HSTL class I and II, differential SSTL-2 class I and II, and
                    differential SSTL-18 class I and II).

Altera Corporation                                                                        57
February 2008                           Cyclone II Device Handbook, Volume 1
Operating Conditions

Figure 51. Receiver Input Waveforms for Differential I/O Standards

                  Single-Ended Waveform

                                      VID (1)                        Positive Channel (p) = VIH
                                                                     Negative Channel (n) = VIL
                      VICM (2)                                       Ground

Differential Waveform (Mathematical Function of Positive and Negative Channel)

                                      VID (1)

                                                                            0V

                                                                     VID (1)
                                                                            p - n (3)

Notes to Figure 51:
(1) VID is the differential input voltage. VID = |p n|.
(2) VICM is the input common mode voltage. VICM = (p + n)/2.
(3) The p n waveform is a function of the positive channel (p) and the negative channel (n).

58                                                                                             Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                  February 2008
                                                DC Characteristics and Timing Specifications

                               Table 58 shows the recommended operating conditions for user I/O
                               pins with differential I/O standards.

Table 58. Recommended Operating Conditions for User I/O Pins Using Differential Signal I/O Standards

   I/O              VCCIO (V)  VID (V) (1)         VICM (V)         VIL (V)    VIH (V)
Standard                                                                     Min Max
            Min Typ Max Min Typ Max         Min Typ Max Min Max

LVDS        2.375 2.5 2.625 0.1 -- 0.65 0.1 -- 2.0 -- --                     ----

Mini-LVDS 2.375 2.5 2.625 -- -- --          --     --        ------          ----

(2)

RSDS (2) 2.375 2.5 2.625 -- -- --           --     --        ------          ----

LVPECL 3.135 3.3 3.465 0.1 0.6 0.95 --             --        --     0 2.2 2.1 2.88

(3) (6)

Differential 1.425 1.5 1.575 0.2 -- VC C I O 0.68 --         0.9    -- VR E F VR E F --

1.5-V HSTL                     + 0.6                                 0.20 + 0.20

class I

and II (4)

Differential 1.71 1.8 1.89 -- -- --         --     --        --     -- VR E F VR E F --

1.8-V HSTL                                                          0.20 + 0.20

class I

and II (4)

Differential 2.375 2.5 2.625 0.36 -- VC C I O 0.5 0.5 0.5 -- VR E F VR E F --

SSTL-2                         + 0.6 VC C I O VC C I O VC C I O      0.35 + 0.35

class I                                     0.2            + 0.2

and II (5)

Differential 1.7 1.8 1.9 0.25 -- VC C I O 0.5 0.5 0.5 -- VR E F VR E F --

SSTL-18                        + 0.6 VC C I O VC C I O VC C I O      0.25 + 0.25

class I                                     0.2            + 0.2

and II (5)

Notes to Table 58:
(1) Refer to the High-Speed Differential Interfaces in Cyclone II Devices chapter of the Cyclone II Device Handbook for

       measurement conditions on VID.
(2) The RSDS and mini-LVDS I/O standards are only supported on output pins.
(3) The LVPECL I/O standard is only supported on clock input pins. This I/O standard is not supported on output

       pins.
(4) The differential 1.8-V and 1.5-V HSTL I/O standards are only supported on clock input pins and PLL output clock

       pins.
(5) The differential SSTL-18 and SSTL-2 I/O standards are only supported on clock input pins and PLL output clock

       pins.
(6) The LVPECL clock inputs are powered by VCCINT and support all VCCIO settings. However, it is recommended to

       connect VCCIO to typical value of 3.3V.

Altera Corporation                                                                                   59
February 2008                                      Cyclone II Device Handbook, Volume 1
Operating Conditions

                                    Figure 52 shows the transmitter output waveforms for all supported
                                    differential output standards (LVDS, mini-LVDS, RSDS, differential 1.5-V
                                    HSTL class I and II, differential 1.8-V HSTL class I and II, differential
                                    SSTL-2 class I and II, and differential SSTL-18 class I and II).

Figure 52. Transmitter Output Waveforms for Differential I/O Standards

Single-Ended Waveform                 VOD (1)             Positive Channel (p) = VOH
                         VOCM (2)                         Negative Channel (n) = VOL
                                                          Ground

Differential Waveform (Mathematical Function of Positive and Negative Channel)

                      VOD (1)

                                                           0V

                                                    VOD (1)
                                                           p - n (3)

Notes to Figure 52:
(1) VOD is the output differential voltage. VOD = |p n|.
(2) VOCM is the output common mode voltage. VOCM = (p + n)/2.
(3) The p n waveform is a function of the positive channel (p) and the negative channel (n).

                      Table 59 shows the DC characteristics for user I/O pins with differential
                      I/O standards.

Table 59. DC Characteristics for User I/O Pins Using Differential I/O Standards Note (1) (Part 1 of 2)

  I/O Standard        VOD (mV)        VOD (mV)  VOCM (V)              VOH (V)                   VOL (V)

LVDS                Min Typ Max Min Max Min Typ Max Min Max                                     Min Max
mini-LVDS (2)
RSDS (2)            250 -- 600 -- 50 1.125 1.25 1.375 -- --                                     ----
Differential 1.5-V
HSTL class I        300 -- 600 -- 50 1.125 1.25 1.375 -- --                                     --  --
and II (3)
                    100 -- 600 -- -- 1.125 1.25 1.375 -- --                                     --  --

                    -- -- -- ---- --            --        -- VC C I O --                        -- 0.4

                                                          0.4

510                                                                                            Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                  February 2008
                                                   DC Characteristics and Timing Specifications

Table 59. DC Characteristics for User I/O Pins Using Differential I/O Standards Note (1) (Part 2 of 2)

  I/O Standard          VOD (mV)  VOD (mV)         VOCM (V)                  VOH (V)                   VOL (V)
                                                                                                    Min Max
Differential 1.8-V  Min Typ Max Min Max     Min Typ Max                    Min Max
HSTL class I                                                                                         -- 0.4
and II (3)          -- -- -- ----           --     --              --     VC C I O --
Differential                                                               0.4                      -- VT T
SSTL-2 class I                                                                                                0.57
(4)                 -- -- -- ---- --               --              -- VT T + --
                                                                                                     -- VT T
Differential                                                              0.57                                0.76
SSTL-2 class II
(4)                 -- -- -- ---- --               --              -- VT T + --                      -- VT T
                                                                                                             0.475
Differential                                                              0.76
SSTL-18 class I                                                                                      -- 0.28
(4)                 -- -- -- -- -- 0.5 0.5 0.5 VT T + --
                                                                  VC C I O VC C I O VC C I O 0.475
Differential
SSTL-18 class II                                                  +
(4)
                                            0.125                  0.125

                    --  --        -- -- -- 0.5 0.5 0.5 VC C I O --

                                            VC C I O VC C I O VC C I O 0.28

                                                                  +

                                            0.125                  0.125

Notes to Table 59:
(1) The LVPECL I/O standard is only supported on clock input pins. This I/O standard is not supported on output

       pins.
(2) The RSDS and mini-LVDS I/O standards are only supported on output pins.
(3) The differential 1.8-V HSTL and differential 1.5-V HSTL I/O standards are only supported on clock input pins and

       PLL output clock pins.
(4) The differential SSTL-18 and SSTL-2 I/O standards are only supported on clock input pins and PLL output clock

       pins.

DC                      Table 510 shows the types of pins that support bus hold circuitry.
Characteristics
for Different Pin        Table 510. Bus Hold Support                           Bus Hold
Types
                                            Pin Type                               Yes
                                                                                    No
                        I/O pins using single-ended I/O standards                   No
                        I/O pins using differential I/O standards                   No
                        Dedicated clock pins                                        No
                        JTAG
                        Configuration pins

Altera Corporation                                                                                     511
February 2008                                          Cyclone II Device Handbook, Volume 1
DC Characteristics for Different Pin Types

                           Table 511 specifies the bus hold parameters for general I/O pins.

Table 511. Bus Hold Parameters Note (1)

Parameter                  Conditions                      1.8 V      VCCIO Level                 3.3 V       Unit
                                                                         2.5 V

                                                       Min Max Min Max Min Max

Bus-hold low, sustaining   VI N >                      30         --  50       --             70         --   A
current                    VI L(maximum)

Bus-hold high, sustaining  VI N <                      30        --  50      --          70           --   A
current                    VI L(minimum)

Bus-hold low, overdrive    0 V < VI N < VC C I O       --     200     --       300            --  500 A
current
                           0 V < VI N < VC C I O       --     200    --       300           --  500 A
Bus-hold high, overdrive
current                            --                  0.68 1.07 0.7           1.7         0.8           2.0  V

Bus-hold trip point (2)

Notes to Table 511:
(1) There is no specification for bus-hold at VCCIO = 1.5 V for the HSTL I/O standard.
(2) The bus-hold trip points are based on calculated input voltages from the JEDEC standard.

                           On-Chip Termination Specifications

                           Table 512 defines the specifications for internal termination resistance
                           tolerance when using series or differential on-chip termination.

Table 512. Series On-Chip Termination Specifications

                                                                               Resistance Tolerance

Symbol     Description                            Conditions      Commercial   Industrial     Extended/
                                                                      Max         Max         Automotive
                                                                                              Temp Max        Unit

25- RS Internal series termination without VC C I O = 3.3V            30      30                40         %

        calibration (25- setting)

50- RS Internal series termination without VC C I O = 2.5V            30      30                40         %

        calibration (50- setting)

50- RS Internal series termination without VC C I O = 1.8V            30 (1)  40                50         %

        calibration (50- setting)

Note to Table 512:
(1) For commercial 8 devices, the tolerance is 40%.

512                                                                                          Altera Corporation
Cyclone II Device Handbook, Volume 1                                                                February 2008
                              DC Characteristics and Timing Specifications

                    Table 513 shows the Cyclone II device pin capacitance for different I/O
                    pin types.

                    Table 513. Device Capacitance Note (1)

                    Symbol    Parameter                                Typical Unit

                    CI O      Input capacitance for user I/O pin.      6   pF

                    CL V D S  Input capacitance for dual-purpose       6   pF
                              LVDS/user I/O pin.

                    CV R E F  Input capacitance for dual-purpose VREF  21  pF

                              pin when used as VREF or user I/O pin.

                    CC L K    Input capacitance for clock pin.         5   pF

                    Note to Table 513:
                    (1) Capacitance is sample-tested only. Capacitance is measured using time-domain

                           reflectometry (TDR). Measurement accuracy is within 0.5 pF.

Power               You can calculate the power usage for your design using the PowerPlay
Consumption         Early Power Estimator and the PowerPlay Power Analyzer feature in the
                    Quartus II software.

                    The interactive PowerPlay Early Power Estimator is typically used
                    during the early stages of FPGA design, prior to finalizing the project, to
                    get a magnitude estimate of the device power. The Quartus II software
                    PowerPlay Power Analyzer feature is typically used during the later
                    stages of FPGA design. The PowerPlay Power Analyzer also allows you
                    to apply test vectors against your design for more accurate power
                    consumption modeling.

                    In both cases, only use these calculations as an estimation of power, not
                    as a specification. For more information on PowerPlay tools, refer to the
                    PowerPlay Early Power Estimator User Guide and the Power Estimation and
                    Analysis section in volume 3 of the Quartus II Handbook.

                    1 You can obtain the Excel-based PowerPlay Early Power
                                Estimator at www.altera.com. Refer to Table 53 on page 53 for
                                typical ICC standby specifications.

                    The power-up current required by Cyclone II devices does not exceed the
                    maximum static current. The rate at which the current increases is a
                    function of the system power supply. The exact amount of current
                    consumed varies according to the process, temperature, and power ramp
                    rate. The duration of the ICCINT power-up requirement depends on the
                    VCCINT voltage supply rise time.

Altera Corporation                                                            513
February 2008                 Cyclone II Device Handbook, Volume 1
Timing Specifications

Timing                 You should select power supplies and regulators that can supply the
Specifications         amount of current required when designing with Cyclone II devices.

                       Altera recommends using the Cyclone II PowerPlay Early Power
                       Estimator to estimate the user-mode ICCINT consumption and then select
                       power supplies or regulators based on the values obtained.

                       The DirectDriveTM technology and MultiTrackTM interconnect ensure
                       predictable performance, accurate simulation, and accurate timing
                       analysis across all Cyclone II device densities and speed grades. This
                       section describes and specifies the performance, internal, external,
                       high-speed I/O, JTAG, and PLL timing specifications.

                       This section shows the timing models for Cyclone II devices. Commercial
                       devices meet this timing over the commercial temperature range.
                       Industrial devices meet this timing over the industrial temperature range.
                       Automotive devices meet this timing over the automotive temperature
                       range. Extended devices meet this timing over the extended temperature
                       range. All specifications are representative of worst-case supply voltage
                       and junction temperature conditions.

                       Preliminary and Final Timing Specifications

                       Timing models can have either preliminary or final status. The Quartus II
                       software issues an informational message during the design compilation
                       if the timing models are preliminary. Table 514 shows the status of the
                       Cyclone II device timing models.

                       Preliminary status means the timing model is subject to change. Initially,
                       timing numbers are created using simulation results, process data, and
                       other known parameters. These tests are used to make the preliminary
                       numbers as close to the actual timing parameters as possible.

514                                  Altera Corporation
Cyclone II Device Handbook, Volume 1        February 2008
                                                       DC Characteristics and Timing Specifications

                      Final timing numbers are based on actual device operation and testing.
                      These numbers reflect the actual performance of the device under
                      worst-case voltage and junction temperature conditions.

Table 514. Cyclone II Device Timing Model Status

              Device              Speed Grade               Preliminary           Final
                                                                                   v
EP2C5/A                      Commercial/Industrial                --
                                    Automotive                                     --
EP2C8/A                                                          v
                             Commercial/Industrial                                 v
EP2C15A                             Automotive                    --
                                                                                   --
EP2C20/A                     Commercial/Industrial               v
                                    Automotive                                     v
EP2C35                                                            --
EP2C50                       Commercial/Industrial                                 --
EP2C70                              Automotive                   v
                                                                                   v
                             Commercial/Industrial                --
                             Commercial/Industrial                                 --
                             Commercial/Industrial               v
                                                                                   v
                                                                  --               v
                                                                  --               v
                                                                  --

                      Performance

                      Table 515 shows Cyclone II performance for some common designs. All
                      performance values were obtained with Quartus II software compilation
                      of LPM, or MegaCore functions for the FIR and FFT designs.

Table 515. Cyclone II Performance (Part 1 of 4)

                                 Resources Used                            Performance (MHz)

    Applications                                     M4K     DSP      6     7     7          8
                                                   Memory   Blocks  Speed  Speed  Speed       Speed
                             LEs                    Blocks          Grade  Grade  Grade       Grade

                                                                             (6)    (7)

LE  16-to-1 multiplexer (1)  21                     0       0 385.35 313.97 270.85 286.04

    32-to-1 multiplexer (1)  38                     0       0       294.2 260.75 228.78 191.02

    16-bit counter           16                     0       0       401.6 349.4 310.65 310.65

    64-bit counter           64                     0       0 157.15 137.98 126.08 126.27

Altera Corporation                                                                                             515
February 2008                                                  Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 515. Cyclone II Performance (Part 2 of 4)

                                                Resources Used            Performance (MHz)

       Applications                                 M4K     DSP      6     7     7          8
                                                  Memory   Blocks  Speed  Speed  Speed       Speed
                                            LEs    Blocks          Grade  Grade  Grade       Grade

                                                                            (6)    (7)

Memory Simple dual-port RAM 128 36 bit    0     1        0 235.29       194.93 163.13 163.13
M4K (3), (5)
block True dual-port RAM 128 18 bit       0     1        0 235.29       194.93 163.13 163.13

             (3), (5)

       FIFO 128 16 bit                    32    1        0 235.29       194.93 163.13 163.13
       (5)

       Simple dual-port RAM 128 36 bit    0     1        0 210.08       195.0 163.02 163.02
       (4),(5)

       True dual-port RAM 128x18 bit        0     1        0 163.02       163.02 163.02 163.02
       (4),(5)

DSP    9 9-bit multiplier (2)             0     0        1 260.01       216.73 180.57 180.57
block  18 18-bit multiplier (2)                          1 260.01       216.73 180.57 180.57
                                            0     0        8 182.74       147.47 127.74 122.98
                                                           4 153.56       131.25 110.44 110.57
       18-bit, 4 tap FIR filter             113   0        9 235.07       195.0 147.51 163.02

Larger 8-bit, 16 tap parallel FIR filter    52    0
Designs 8-bit, 1024 pt, Streaming,
                                            3191 22
             3 Mults/5 Adders FFT function

       8-bit, 1024 pt, Streaming,           3041 22        12 235.07      195.0 146.3 163.02
       4 Mults/2 Adders FFT function

       8-bit, 1024 pt, Single Output,       1056 5         3 235.07       195.0 147.84 163.02
       1 Parallel FFT Engine, Burst,
       3 Mults/5 Adders FFT function

       8-bit, 1024 pt, Single Output,       1006 5         4 235.07       195.0 149.99 163.02
       1 Parallel FFT Engine, Burst,
       4 Mults/2 Adders FFT function

       8-bit, 1024 pt, Single Output,       1857 10        6       200.0  195.0 149.61 163.02
       2 Parallel FFT Engines, Burst,
       3 Mults/5 Adders FFT function

       8-bit, 1024 pt, Single Output,       1757 10        8       200.0  195.0 149.34 163.02
       2 Parallel FFT Engines, Burst,
       4 Mults/2 Adders FFT function

       8-bit, 1024 pt, Quad Output,         2550 10        9 235.07       195.0 148.21 163.02
       1 Parallel FFT Engine, Burst,
       3 Mults/5 Adders FFT function

516                                                                      Altera Corporation
Cyclone II Device Handbook, Volume 1                                            February 2008
                                                        DC Characteristics and Timing Specifications

Table 515. Cyclone II Performance (Part 3 of 4)

                                               Resources Used               Performance (MHz)

                   Applications                LEs    M4K     DSP      6     7     7          8
                                                    Memory   Blocks  Speed  Speed  Speed       Speed
Larger 8-bit, 1024 pt, Quad Output,                  Blocks          Grade  Grade  Grade       Grade
Designs 1 Parallel FFT Engine, Burst,
                                                                              (6)    (7)
             4 Mults/2 Adders FFT function
                                               2400 10       12 235.07      195.0 140.11 163.02
             8-bit, 1024 pt, Quad Output,
             2 Parallel FFT Engines, Burst,    4343 14       18 200.0 195.0 152.67 163.02
             3 Mults/5 Adders FFT function
                                               4043 14       24 200.0 195.0 149.72 163.02
             8-bit, 1024 pt, Quad Output,
             2 Parallel FFT Engines, Burst,    7496 28       36 200.0 195.0 150.01 163.02
             4 Mults/2 Adders FFT function
                                               6896 28       48 200.0 195.0 151.33 163.02
             8-bit, 1024 pt, Quad Output,
             4 Parallel FFT Engines, Burst,    2934 18       9 235.07 195.0 148.89 163.02
             3 Mults/5 Adders FFT function
                                               2784 18       12 235.07 195.0 151.51 163.02
             8-bit, 1024 pt, Quad Output,
             4 Parallel FFT Engines, Burst,    4720 30       18 200.0 195.0 149.76 163.02
             4 Mults/2 Adders FFT function
                                               4420 30       24 200.0 195.0 151.08 163.02
             8-bit, 1024 pt, Quad Output,
             1 Parallel FFT Engine, Buffered
             Burst,
             3 Mults/5 Adders FFT function

             8-bit, 1024 pt, Quad Output,
             1 Parallel FFT Engine, Buffered
             Burst,
             4 Mults/2 Adders FFT function

             8-bit, 1024 pt, Quad Output,
             2 Parallel FFT Engines, Buffered
             Burst,
             3 Mults/5 Adders FFT function

             8-bit, 1024 pt, Quad Output,
             2 Parallel FFT Engines, Buffered
             Burst,
             4 Mults/2 Adders FFT function

Altera Corporation                                                                                             517
February 2008                                                  Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 515. Cyclone II Performance (Part 4 of 4)

                                               Resources Used               Performance (MHz)

                   Applications                LEs    M4K     DSP      6     7     7          8
                                                    Memory   Blocks  Speed  Speed  Speed       Speed
Larger 8-bit, 1024 pt, Quad Output,                  Blocks          Grade  Grade  Grade       Grade
Designs 4 Parallel FFT Engines, Buffered
                                                                              (6)    (7)
             Burst, 3 Mults/5 Adders FFT
             function                          8053 60       36 200.0       195.0 149.23 163.02
             8-bit, 1024 pt, Quad Output,
             4 Parallel FFT Engines, Buffered  7453 60       48 200.0 195.0 151.28 163.02
             Burst, 4 Mults/2 Adders FFT
             function

Notes to Table 515 :
(1) This application uses registered inputs and outputs.
(2) This application uses registered multiplier input and output stages within the DSP block.
(3) This application uses the same clock source for both A and B ports.
(4) This application uses independent clock sources for A and B ports.
(5) This application uses PLL clock outputs that are globally routed to connect and drive M4K clock ports. Use of

       non-PLL clock sources or local routing to drive M4K clock ports may result in lower performance numbers than
       shown here. Refer to the Quartus II timing report for actual performance numbers.
(6) These numbers are for commercial devices.
(7) These numbers are for automotive devices.

                            Internal Timing

                            Refer to Tables 516 through 519 for the internal timing parameters.

Table 516. LE_FF Internal Timing Microparameters (Part 1 of 2)

                       6 Speed Grade (1)      7 Speed Grade (2)    8 Speed Grade (3)

    Parameter                                                                                  Unit

TSU                    Min  Max                     Min      Max     Min           Max
TH
TCO                    36  --                      40      --      40           --          ps
TCLR
                       --   --                      38      --      40           --          ps

                       266  --                      306      --      306           --          ps

                       --   --                      286      --      306           --          ps

                       141  250                     135      277     135           304         ps

                       --   --                      141      --      141           --          ps

                       191  --                      244      --      244           --          ps

                       --   --                      217      --      244           --          ps

518                                                                        Altera Corporation
Cyclone II Device Handbook, Volume 1                                              February 2008
                                                        DC Characteristics and Timing Specifications

Table 516. LE_FF Internal Timing Microparameters (Part 2 of 2)

                    6 Speed Grade (1)        7 Speed Grade (2)     8 Speed Grade (3)

    Parameter                                                                            Unit

TPRE                Min         Max           Min       Max          Min   Max
TCLKL
TCLKH               191         --            244              --    244   --            ps
tLUT
                    --          --            217              --    244   --            ps

                    1000        --            1242             --    1242  --            ps

                    --          --            1111             --    1242  --            ps

                    1000        --            1242             --    1242  --            ps

                    --          --            1111             --    1242  --            ps

                    180         438           172              545   172   651           ps

                    --          --            180              --    180   --            ps

Notes to Table 516:
(1) For the 6 speed grades, the minimum timing is for the commercial temperature grade. The 7 speed grade devices

       offer the automotive temperature grade. The 8 speed grade devices offer the industrial temperature grade.
(2) For each parameter of the 7 speed grade columns, the value in the first row represents the minimum timing

       parameter for automotive devices. The second row represents the minimum timing parameter for commercial
       devices.
(3) For each parameter of the 8 speed grade columns, the value in the first row represents the minimum timing
       parameter for industrial devices. The second row represents the minimum timing parameter for commercial
       devices.

Table 517. IOE Internal Timing Microparameters (Part 1 of 2)

                          6 Speed Grade (1)  7 Speed Grade (2)     8 Speed Grade (3)

        Parameter                                                                        Unit

TSU                       Min        Max           Min         Max   Min   Max
TH
TCO                        76         --      101               --   101   --            ps
TPIN2COMBOUT_R             --         --       89               --
TPIN2COMBOUT_C             88         --      106               --   101   --            ps
TCOMBIN2PIN_R              --         --       97               --
                           99        155       95              171   106   --            ps
                           --         --       99               --
                          384        762      366              784   106   --            ps
                           --         --      384               --
                          385        760      367              783   95    187           ps
                           --         --      385               --
                          1344       2490     1280             2689  99    --            ps
                           --         --      1344              --
                                                                     366   855           ps

                                                                     384   --            ps

                                                                     367   854           ps

                                                                     385   --            ps

                                                                     1280  2887          ps

                                                                     1344  --            ps

Altera Corporation                                                                                                 519
February 2008                                                      Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 517. IOE Internal Timing Microparameters (Part 2 of 2)

                       6 Speed Grade (1)   7 Speed Grade (2)       8 Speed Grade (3)

        Parameter                                                                        Unit

TCOMBIN2PIN_C          Min            Max   Min                Max   Min   Max
TCLR
TPRE                   1418           2622  1352               2831  1352  3041          ps
TCLKL                   --             --   1418                --
TCLKH                  137             --   165                 --   1418  --            ps
                        --             --   151                 --
                       192             --   233                 --   165   --            ps
                        --             --   212                 --
                                       --   1242                --   165   --            ps
                       1000            --   1111                --
                        --             --   1242                --   233   --            ps
                                       --   1111                --
                       1000                                          233   --            ps
                        --
                                                                     1242  --            ps

                                                                     1242  --            ps

                                                                     1242  --            ps

                                                                     1242  --            ps

Notes to Table 517:
(1) For the 6 speed grades, the minimum timing is for the commercial temperature grade. The 7 speed grade devices

       offer the automotive temperature grade. The 8 speed grade devices offer the industrial temperature grade.
(2) For each parameter of the 7 speed grade columns, the value in the first row represents the minimum timing

       parameter for automotive devices. The second row represents the minimum timing parameter for commercial
       devices.
(3) For each parameter of the 8 speed grade columns, the value in the first row represents the minimum timing
       parameter for industrial devices. The second row represents the minimum timing parameter for commercial
       devices.

Table 518. DSP Block Internal Timing Microparameters (Part 1 of 2)

                       6 Speed Grade (1)   7 Speed Grade (2)       8 Speed Grade (3)

        Parameter                                                                        Unit

TSU                    Min            Max   Min                Max   Min   Max
TH
TCO                    47             --    62                 --    62    --            ps
TINREG2PIPE9
TINREG2PIPE18          --             --    54                 --    62    --            ps

                       110            --    113                --    113   --            ps

                       --             --    111                --    113   --            ps

                       0              0     0                  0     0     0             ps

                       --             --    0                  --    0     --            ps

                       652            1379  621                1872  621   2441          ps

                       --             --    652                --    652   --            ps

                       652            1379  621                1872  621   2441          ps

                       --             --    652                --    652   --            ps

520                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                             February 2008
                                                       DC Characteristics and Timing Specifications

Table 518. DSP Block Internal Timing Microparameters (Part 2 of 2)

                       6 Speed Grade (1)        7 Speed Grade (2)  8 Speed Grade (3)

        Parameter                                                                        Unit

TPIPE2OUTREG           Min         Max           Min        Max      Min   Max
TPD9
TPD18                   47         104            45        142      45    185           ps
TCLR                    --          --            47         --
TCLKL                  529         2470          505        3353     47    --            ps
TCLKH                   --          --           529         --
                       425         2903          406        3941     505   4370          ps
                        --          --           425         --
                       2686         --           3572        --      529   --            ps
                        --          --           3129        --
                       1923         --           2769        --      406   5136          ps
                        --          --           2307        --
                       1923         --           2769        --      425   --            ps
                        --          --           2307        --
                                                                     3572  --            ps

                                                                     3572  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

Notes to Table 518:
(1) For the 6 speed grades, the minimum timing is for the commercial temperature grade. The 7 speed grade devices

       offer the automotive temperature grade. The 8 speed grade devices offer the industrial temperature grade.
(2) For each parameter of the 7 speed grade columns, the value in the first row represents the minimum timing

       parameter for automotive devices. The second row represents the minimum timing parameter for commercial
       devices.
(3) For each parameter of the 8 speed grade columns, the value in the first row represents the minimum timing
       parameter for industrial devices. The second row represents the minimum timing parameter for commercial
       devices.

Table 519. M4K Block Internal Timing Microparameters (Part 1 of 3)

                             6 Speed Grade (1)  7 Speed Grade (2)  8 Speed Grade (3)

            Parameter                                                                    Unit

TM4KRC                       Min           Max         Min  Max      Min   Max
TM4KWERESU
TM4KWEREH                    2387          3764       2275  4248     2275  4736 ps
TM4KBESU                      --            --        2387   --      2387
                              35            --               --            --            ps
                              --            --         46    --       46
                             234            --         40    --       46   --            ps
                              --            --        267    --      267
                              35            --        250    --      267   --            ps
                              --            --         46    --       46
                                                       40             46   --            ps

                                                                           --            ps

                                                                           --            ps

                                                                           --            ps

Altera Corporation                                                                                          521
February 2008                                               Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 519. M4K Block Internal Timing Microparameters (Part 2 of 3)

                       6 Speed Grade (1)   7 Speed Grade (2)       8 Speed Grade (3)

            Parameter                                                                    Unit

TM4KBEH                Min            Max   Min   Max                Min   Max
TM4KDATAASU
TM4KDATAAH             234             --   267    --                267   --            ps
TM4KADDRASU             --             --   250    --
TM4KADDRAH              35             --    46    --                267   --            ps
TM4KDATABSU             --             --    40    --
TM4KDATABH             234             --   267    --                46    --            ps
TM4KRADDRBSU            --             --   250    --
TM4KRADDRBH             35             --    46    --                46    --            ps
TM4KDATACO1             --             --    40    --
TM4KDATACO2            234             --   267    --                267   --            ps
TM4KCLKH                --             --   250    --
TM4KCLKL                35             --    46    --                267   --            ps
                        --             --    40    --
                       234             --   267    --                46    --            ps
                        --             --   250    --
                        35             --    46    --                46    --            ps
                        --             --    40    --
                       234             --   267    --                267   --            ps
                        --             --   250    --
                       466            724   445   826                267   --            ps
                        --             --   466    --
                       2345           3680  2234  4157               46    --            ps
                        --             --   2345   --
                       1923            --   2769   --                46    --            ps
                        --             --   2307   --
                       1923            --   2769   --                267   --            ps
                        --             --   2307   --
                                                                     267   --            ps

                                                                     46    --            ps

                                                                     46    --            ps

                                                                     267   --            ps

                                                                     267   --            ps

                                                                     445   930           ps

                                                                     466   --            ps

                                                                     2234  4636 ps

                                                                     2345  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

                                                                     2769  --            ps

522                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                             February 2008
                                                      DC Characteristics and Timing Specifications

Table 519. M4K Block Internal Timing Microparameters (Part 3 of 3)

                            6 Speed Grade (1)        7 Speed Grade (2)    8 Speed Grade (3)

            Parameter                                                                            Unit

TM4KCLR                             Min     Max       Min       Max           Min  Max

                                    191     --        244       --            244            --  ps

                                    --      --        217       --            244            --  ps

Notes to Table 519:
(1) For the 6 speed grades, the minimum timing is for the commercial temperature grade. The 7 speed grade devices

       offer the automotive temperature grade. The 8 speed grade devices offer the industrial temperature grade.
(2) For each parameter of the 7 speed grade columns, the value in the first row represents the minimum timing

       parameter for automotive devices. The second row represents the minimum timing parameter for commercial
       devices.
(3) For each parameter of the 8 speed grade columns, the value in the first row represents the minimum timing
       parameter for industrial devices. The second row represents the minimum timing parameter for commercial
       devices.

                            Cyclone II Clock Timing Parameters

                            Refer to Tables 520 through 534 for Cyclone II clock timing parameters.

                            Table 520. Cyclone II Clock Timing Parameters

                                Symbol                                    Parameter

                            tC I N          Delay from clock pad to I/O input register
                            tC O U T        Delay from clock pad to I/O output register
                            tP L L C I N    Delay from PLL inclk pad to I/O input register
                            tP L L C O U T  Delay from PLL inclk pad to I/O output register

                            EP2C5/A Clock Timing Parameters

                            Tables 521 and 522 show the clock timing parameters for EP2C5/A
                            devices.

Table 521. EP2C5/A Column Pins Global Clock Timing Parameters (Part 1 of 2)

                       Fast Corner                    7 Speed       7 Speed
                                                        Grade          Grade
Parameter     Industrial/                   6 Speed     (1)            (2)        8 Speed      Unit
              Automotive                      Grade                                  Grade
                            Commercial

tC I N              1.283   1.343           2.329     2.484          2.688         2.688         ns
tC O U T            1.297   1.358           2.363     2.516          2.717
tP L L C I N        0.188  0.201          0.076     0.038          0.042         2.717         ns

                                                                                   0.052         ns

Altera Corporation                                                                                           523
February 2008                                                Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 521. EP2C5/A Column Pins Global Clock Timing Parameters (Part 2 of 2)

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)     8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial

tP L L C O U T  0.174       0.186            0.11      0.07      0.071      0.081     ns

Notes to Table 521:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

Table 522. EP2C5/A Row Pins Global Clock Timing Parameters

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)     8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial

tC I N          1.212        1.267             2.210     2.351      2.54      2.540     ns
tC O U T        1.214        1.269             2.226     2.364     2.548
tP L L C I N    0.259       0.277            0.043    0.095    0.106     2.548     ns
tP L L C O U T  0.257       0.275            0.027    0.082    0.098
                                                                              0.096    ns

                                                                              0.088    ns

Notes to Table 522:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

                             EP2C8/A Clock Timing Parameters

                             Tables 523 and 524 show the clock timing parameters for EP2C8/A
                             devices.

Table 523. EP2C8/A Column Pins Global Clock Timing Parameters (Part 1 of 2)

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)        (2)    8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial

tC I N          1.339        1.404             2.405     2.565     2.764      2.774     ns
tC O U T        1.353        1.419             2.439     2.597     2.793
tP L L C I N    0.193       0.204            0.055     0.015     0.016      2.803     ns

                                                                              0.026     ns

524                                                                          Altera Corporation
Cyclone II Device Handbook, Volume 1                                                February 2008
                                                         DC Characteristics and Timing Specifications

Table 523. EP2C8/A Column Pins Global Clock Timing Parameters (Part 2 of 2)

                    Fast Corner                          7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)        (2)    8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial

tP L L C O U T      0.179   0.189            0.089     0.047     0.045      0.055     ns

Notes to Table 523:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

Table 524. EP2C8/A Row Pins Global Clock Timing Parameters

                    Fast Corner                          7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed      (1)       (2)    8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial                    2.416     2.596
                                                           2.429     2.604
tC I N              1.256    1.314             2.270      0.134    0.152    2.606     ns
tC O U T            1.258    1.316             2.286      0.121    0.144
tP L L C I N        0.276   0.294            0.08                          2.614     ns
tP L L C O U T      0.274   0.292            0.064
                                                                              0.142    ns

                                                                              0.134    ns

Notes to Table 524:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

                             EP2C15A Clock Timing Parameters

                             Tables 525 and 526 show the clock timing parameters for EP2C15A
                             devices.

Table 525. EP2C15A Column Pins Global Clock Timing Parameters

                    Fast Corner                          7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)     8 Speed  Unit
                Automotive                       Grade                          Grade
                             Commercial

tC I N              1.621    1.698             2.590     2.766     3.009      2.989     ns
tC O U T            1.635    1.713             2.624     2.798     3.038
tP L L C I N        0.351   0.372            0.045     0.008     0.046      3.018     ns

                                                                              0.016     ns

Altera Corporation                                                                                              525
February 2008                                                   Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 525. EP2C15A Column Pins Global Clock Timing Parameters

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)      8 Speed  Unit
                Automotive                       Grade                           Grade
                             Commercial

tP L L C O U T  0.337       0.357            0.079     0.04      0.075       0.045     ns

Notes to Table 525:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

Table 526. EP2C15A Row Pins Global Clock Timing Parameters

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)      8 Speed  Unit
                Automotive                       Grade                           Grade
                             Commercial

tC I N          1.542        1.615             2.490     2.651     2.886       2.866     ns
tC O U T
tP L L C I N    1.544        1.617             2.506     2.664     2.894       2.874     ns
tP L L C O U T
                0.424       0.448            0.057    0.107    0.077      0.107    ns

                0.422       0.446            0.041    0.094    0.069      0.099    ns

Notes to Table 526:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

                             EP2C20/A Clock Timing Parameters

                             Tables 527 and 528 show the clock timing parameters for EP2C20/A
                             devices.

Table 527. EP2C20/A Column Pins Global Clock Timing Parameters (Part 1 of 2)

                       Fast Corner                       7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed      (1)      (2)      8 Speed  Unit
                Automotive                       Grade                           Grade
                             Commercial

tC I N          1.621        1.698             2.590     2.766     3.009       2.989     ns
tC O U T        1.635        1.713             2.624     2.798     3.038
tP L L C I N    0.351       0.372            0.045     0.008     0.046       3.018     ns

                                                                               0.016     ns

526                                                                           Altera Corporation
Cyclone II Device Handbook, Volume 1                                                 February 2008
                                                         DC Characteristics and Timing Specifications

Table 527. EP2C20/A Column Pins Global Clock Timing Parameters (Part 2 of 2)

                    Fast Corner                          7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed      (1)      (2)      8 Speed  Unit
                Automotive                       Grade                           Grade
                             Commercial

tP L L C O U T      0.337   0.357            0.079     0.04      0.075       0.045           ns

Notes to Table 527:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

Table 528. EP2C20/A Row Pins Global Clock Timing Parameters

                    Fast Corner                          7 Speed  7 Speed
                                                           Grade     Grade
Parameter       Industrial/                    6 Speed     (1)       (2)      8 Speed  Unit
                Automotive                       Grade                           Grade
                             Commercial

tC I N              1.542    1.615             2.490     2.651     2.886       2.866           ns
tC O U T
tP L L C I N        1.544    1.617             2.506     2.664     2.894       2.874           ns
tP L L C O U T
                    0.424   0.448            0.057    0.107    0.077      0.107          ns

                    0.422   0.446            0.041    0.094    0.069      0.099          ns

Notes to Table 528:
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

                             EP2C35 Clock Timing Parameters

                             Tables 529 and 530 show the clock timing parameters for EP2C35
                             devices.

Table 529. EP2C35 Column Pins Global Clock Timing Parameters

                            Fast Corner               6 Speed     7 Speed    8 Speed
                                                        Grade        Grade       Grade
  Parameter                                                                              Unit
                                                        2.652        2.878
tC I N              Industrial Commercial               2.686        2.910
tC O U T                                                0.272        0.316
tP L L C I N        1.499        1.569                  0.306        0.348     3.155           ns
tP L L C O U T      1.513        1.584
                    0.026       0.032                                        3.184           ns
                    0.012       0.017
                                                                               0.41            ns

                                                                               0.439           ns

Altera Corporation                                                                                               527
February 2008                                                    Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 530. EP2C35 Row Pins Global Clock Timing Parameters

                       Fast Corner            6 Speed         7 Speed  8 Speed
                                                Grade            Grade     Grade
  Parameter                                                                        Unit
                                                2.514            2.724
tC I N           Industrial Commercial          2.530            2.737
tC O U T                                        0.134            0.162
tP L L C I N     1.410         1.476             0.15            0.175   2.986             ns
tP L L C O U T   1.412         1.478
                 0.117        0.127                                    2.994             ns
                 0.115        0.125
                                                                         0.241             ns

                                                                         0.249             ns

                         EP2C50 Clock Timing Parameters

                         Tables 531 and 532 show the clock timing parameters for EP2C50
                         devices.

Table 531. EP2C50 Column Pins Global Clock Timing Parameters

                       Fast Corner            6 Speed         7 Speed  8 Speed
                                                Grade            Grade     Grade
  Parameter                                                                        Unit
                                                2.759            2.940
tC I N           Industrial Commercial          2.793            2.972
tC O U T                                        0.113            0.075
tP L L C I N     1.575         1.651            0.147            0.107   3.174             ns
tP L L C O U T   1.589         1.666
                 0.149        0.158                                    3.203             ns
                 0.135        0.143
                                                                         0.089             ns

                                                                         0.118             ns

Table 532. EP2C50 Row Pins Global Clock Timing Parameters

                         Fast Corner          6 Speed         7 Speed  8 Speed
                                                Grade            Grade     Grade
      Parameter                                                                    Unit
                                                2.624            2.791
tC I N                 Industrial Commercial    2.640            2.804
tC O U T                                       0.022           0.074
tP L L C I N           1.463          1.533    0.006           0.061   3.010             ns
tP L L C O U T         1.465          1.535
                       0.261         0.276                             3.018             ns
                       0.259         0.274
                                                                         0.075            ns

                                                                         0.067            ns

528                                                                     Altera Corporation
Cyclone II Device Handbook, Volume 1                                           February 2008
                                            DC Characteristics and Timing Specifications

                    EP2C70 Clock Timing Parameters

                    Tables 533 and 534 show the clock timing parameters for EP2C70
                    devices.

Table 533. EP2C70 Column Pins Global Clock Timing Parameters

     Parameter              Fast Corner     6 Speed           7 Speed     8 Speed              Unit
                    Industrial Commercial     Grade              Grade        Grade
tC I N
tC O U T            1.575        1.651      2.914              3.105        3.174                 ns
tP L L C I N
tP L L C O U T      1.589        1.666      2.948              3.137        3.203                 ns

                    0.149      0.158      0.27               0.268        0.089                 ns

                    0.135      0.143      0.304              0.3          0.118                 ns

Table 534. EP2C70 Row Pins Global Clock Timing Parameters

                    Fast Corner             6 Speed           7 Speed     8 Speed
                                              Grade              Grade        Grade
   Parameter                                                                                      Unit
                                              2.753              2.927
tC I N              Industrial  Commercial    2.769              2.940      3.010                 ns
tC O U T                                      0.109               0.09
tP L L C I N          1.463         1.533     0.125              0.103      3.018                 ns
tP L L C O U T        1.465         1.535
                      0.261       0.276                                   0.075                ns
                      0.259       0.274
                                                                            0.067                ns

                    Clock Network Skew Adders

                    Table 535 shows the clock network specifications.

                    Table 535. Clock Network Specifications

                                Name                           Description         Max Unit

                    Clock skew adder        Inter-clock network, same bank         88 ps
                    EP2C5/A, EP2C8/A (1)
                                            Inter-clock network, same side and 88 ps
                    Clock skew adder        entire chip
                    EP2C15A, EP2C20/A,
                    EP2C35, EP2C50,         Inter-clock network, same bank         118 ps
                    EP2C70 (1)
                                            Inter-clock network, same side and 138 ps
                                            entire chip

                    Note to Table 535:
                    (1) This is in addition to intra-clock network skew, which is modeled in the

                           Quartus II software.

Altera Corporation                                                                                             529
February 2008                                                  Cyclone II Device Handbook, Volume 1
Timing Specifications

                               IOE Programmable Delay

                               Refer to Table 536 and 537 for IOE programmable delay.

Table 536. Cyclone II IOE Programmable Delay on Column Pins Notes (1), (2)

                                        Fast Corner     6 Speed     7 Speed    8 Speed
                                                          Grade        Grade
                               Number   (3)                             (4)        Grade
                                                                                                  Unit
Parameter Paths Affected of

                               Settings Min Max Min Max Min Max Min Max

                                        Offset Offset Offset Offset Offset Offset Offset Offset

Input Delay Pad -> I/O            7     0 2233 0 3827 0 4232 0 4349 ps

from Pin to dataout to core             0 2344 -- --                 0 4088 --           -- ps

Internal

Cells

Input Delay Pad -> I/O            8     0 2656 0 4555 0 4914 0 4940 ps

from Pin to input register              0 2788 -- --                 0 4748 --           -- ps
Input

Register

Delay from I/O output             2     0 303 0 563 0                638         0       670 ps

Output       register -> Pad            0 318 -- --                  0 617 --            -- ps

Register to

Output Pin

Notes to Table 536:
(1) The incremental values for the settings are generally linear. For exact values of each setting, use the latest version

       of the Quartus II software.
(2) The minimum and maximum offset timing numbers are in reference to setting "0" as available in the Quartus II

       software.
(3) The value in the first row for each parameter represents the fast corner timing parameter for industrial and

       automotive devices. The second row represents the fast corner timing parameter for commercial devices.
(4) The value in the first row is for automotive devices. The second row is for commercial devices.

Table 537. Cyclone II IOE Programmable Delay on Row Pins Notes (1), (2) (Part 1 of 2)

Parameter     Paths     Number    Fast Corner (3)     6 Speed       7 Speed    8 Speed Grade
             Affected      of                           Grade        Grade (4)
                                   Min Max                                                            Unit
                        Settings  Offset Offset     Min Max        Min Max        Min Max
                                                   Offset Offset  Offset Offset  Offset Offset

Input Delay Pad ->          7        0  2240         0  3776      0  4174        0       4290 ps

from Pin to I/O                      0 2352 --          --        0 4033 --              -- ps

Internal dataout

Cells        to core

530                                                                             Altera Corporation
Cyclone II Device Handbook, Volume 1                                                   February 2008
                                                            DC Characteristics and Timing Specifications

Table 537. Cyclone II IOE Programmable Delay on Row Pins Notes (1), (2) (Part 2 of 2)

Parameter   Paths       Number    Fast Corner (3)     6 Speed       7 Speed    8 Speed Grade
           Affected        of                           Grade        Grade (4)
                                   Min Max                                                            Unit
                        Settings  Offset Offset     Min Max        Min Max        Min Max
                                                   Offset Offset  Offset Offset  Offset Offset

Input Delay Pad ->      8         0  2669          0        4482  0  4834            0   4859 ps

from Pin to I/O input             0 2802 --                 --    0 4671 --              -- ps

Input      register

Register

Delay from I/O          2         0  308           0        572   0  648             0   682 ps

Output     output                 0  324           --       --    0  626             --  -- ps

Register to register -

Output Pin > Pad

Notes to Table 537 :
(1) The incremental values for the settings are generally linear. For exact values of each setting, use the latest version

       of the Quartus II software.
(2) The minimum and maximum offset timing numbers are in reference to setting "0" as available in the Quartus II

       software.
(3) The value in the first row represents the fast corner timing parameter for industrial and automotive devices. The

       second row represents the fast corner timing parameter for commercial devices.
(4) The value in the first row is for automotive devices. The second row is for commercial devices.

                           Default Capacitive Loading of Different I/O Standards

                           Refer to Table 538 for default capacitive loading of different I/O
                           standards.

                           Table 538. Default Loading of Different I/O Standards for Cyclone II Device
                            (Part 1 of 2)

                                              I/O Standard           Capacitive Load            Unit

                           LVTTL                                                 0              pF
                           LVCMOS
                           2.5V                                                  0              pF
                           1.8V
                           1.5V                                                  0              pF
                           PCI
                           PCI-X                                                 0              pF
                           SSTL_2_CLASS_I
                           SSTL_2_CLASS_II                                       0              pF
                           SSTL_18_CLASS_I
                                                                                 10             pF

                                                                                 10             pF

                                                                                 0              pF

                                                                                 0              pF

                                                                                 0              pF

Altera Corporation                                                                                                531
February 2008                                                     Cyclone II Device Handbook, Volume 1
Timing Specifications

                       Table 538. Default Loading of Different I/O Standards for Cyclone II Device
                        (Part 2 of 2)

                                          I/O Standard  Capacitive Load  Unit

                       SSTL_18_CLASS_II                 0                pF
                       1.5V_HSTL_CLASS_I
                       1.5V_HSTL_CLASS_II               0                pF
                       1.8V_HSTL_CLASS_I
                       1.8V_HSTL_CLASS_II               0                pF
                       DIFFERENTIAL_SSTL_2_CLASS_I
                       DIFFERENTIAL_SSTL_2_CLASS_II     0                pF
                       DIFFERENTIAL_SSTL_18_CLASS_I
                       DIFFERENTIAL_SSTL_18_CLASS_II    0                pF
                       1.5V_DIFFERENTIAL_HSTL_CLASS_I
                       1.5V_DIFFERENTIAL_HSTL_CLASS_II  0                pF
                       1.8V_DIFFERENTIAL_HSTL_CLASS_I
                       1.8V_DIFFERENTIAL_HSTL_CLASS_II  0                pF
                       LVDS
                       1.2V_HSTL                        0                pF
                       1.2V_DIFFERENTIAL_HSTL
                                                        0                pF

                                                        0                pF

                                                        0                pF

                                                        0                pF

                                                        0                pF

                                                        0                pF

                                                        0                pF

                                                        0                pF

532                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                             February 2008
                                          DC Characteristics and Timing Specifications

                         I/O Delays

                         Refer to Tables 539 through 543 for I/O delays.

                         Table 539. I/O Delay Parameters

                           Symbol                                    Parameter

                         tD I P      Delay from I/O datain to output pad
                         tO P        Delay from I/O output register to output pad
                         tP C O U T  Delay from input pad to I/O dataout to core
                         tP I        Delay from input pad to I/O input register

Table 540. Cyclone II I/O Input Delay for Column Pins (Part 1 of 3)

           I/O Standard                       Fast Corner               6     7     7     8   Unit
                                                                      Speed  Speed  Speed  Speed
LVTTL                    Parameter Industrial/ Commer                 Grade  Grade  Grade  Grade
2.5V                                    Automotive -cial
1.8V                                                                           (1)    (2)
1.5V
LVCMOS                   tP I        581  609 1222 1228 1282 1282 ps
SSTL_2_CLASS_I           tP C O U T
SSTL_2_CLASS_II          tP I        367  385                         760 783 854 854 ps
SSTL_18_CLASS_I          tP C O U T
SSTL_18_CLASS_II         tP I        624  654 1192 1238 1283 1283 ps
                         tP C O U T
                         tP I        410  430                         730 793 855 855 ps
                         tP C O U T
                         tP I        725  760 1372 1428 1484 1484 ps
                         tP C O U T
                         tP I        511  536                         910 983 1056 1056 ps
                         tP C O U T
                         tP I        790  828 1439 1497 1556 1556 ps
                         tP C O U T
                         tP I        576  604                         977 1052 1128 1128 ps
                         tP C O U T
                         tP I        581  609 1222 1228 1282 1282 ps
                         tP C O U T
                                     367  385                         760 783 854 854 ps

                                     533  558                         990 1015 1040 1040 ps

                                     319  334                         528 570 612 612 ps

                                     533  558                         990 1015 1040 1040 ps

                                     319  334                         528 570 612 612 ps

                                     577  605 1027 1035 1045 1045 ps

                                     363  381                         565 590 617 617 ps

                                     577  605 1027 1035 1045 1045 ps

                                     363  381                         565 590 617 617 ps

Altera Corporation                                                                                         533
February 2008                                              Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 540. Cyclone II I/O Input Delay for Column Pins (Part 2 of 3)

           I/O Standard                       Fast Corner               6     7     7     8   Unit
                                                                      Speed  Speed  Speed  Speed
1.5V_HSTL_CLASS_I        Parameter Industrial/ Commer                 Grade  Grade  Grade  Grade
                                        Automotive -cial
1.5V_HSTL_CLASS_II                                                             (1)    (2)

1.8V_HSTL_CLASS_I        tP I         589  617 1145 1176 1208 1208 ps
                         tP C O U T
1.8V_HSTL_CLASS_II       tP I         375  393                        683 731 780 780 ps
                         tP C O U T
DIFFERENTIAL_SSTL_2_     tP I         589  617 1145 1176 1208 1208 ps
CLASS_I                  tP C O U T
DIFFERENTIAL_SSTL_2_     tP I         375  393                        683 731 780 780 ps
CLASS_II                 tP C O U T
DIFFERENTIAL_SSTL_18_    tP I         577  605 1027 1035 1045 1045 ps
CLASS_I                  tP C O U T
DIFFERENTIAL_SSTL_18_    tP I         363  381                        565 590 617 617 ps
CLASS_II                 tP C O U T
1.8V_DIFFERENTIAL_HSTL_  tP I         577  605 1027 1035 1045 1045 ps
CLASS_I                  tP C O U T
1.8V_DIFFERENTIAL_HSTL_  tP I         363  381                        565 590 617 617 ps
CLASS_II                 tP C O U T
1.5V_DIFFERENTIAL_HSTL_  tP I         533  558                        990 1015 1040 1040 ps
CLASS_I                  tP C O U T
1.5V_DIFFERENTIAL_HSTL_  tP I         319  334                        528 570 612 612 ps
CLASS_II                 tP C O U T
LVDS                     tP I         533  558                        990 1015 1040 1040 ps
                         tP C O U T
1.2V_HSTL                tP I         319  334                        528 570 612 612 ps
                         tP C O U T
                         tP I         577  605 1027 1035 1045 1045 ps
                         tP C O U T
                         tP I         363  381                        565 590 617 617 ps
                         tP C O U T
                                      577  605 1027 1035 1045 1045 ps

                                      363  381                        565 590 617 617 ps

                                      577  605 1027 1035 1045 1045 ps

                                      363  381                        565 590 617 617 ps

                                      577  605 1027 1035 1045 1045 ps

                                      363  381                        565 590 617 617 ps

                                      589  617 1145 1176 1208 1208 ps

                                      375  393                        683 731 780 780 ps

                                      589  617 1145 1176 1208 1208 ps

                                      375  393                        683 731 780 780 ps

                                      623  653 1072 1075 1078 1078 ps

                                      409  429                        610 630 650 650 ps

                                      570  597 1263 1324 1385 1385 ps

                                      356  373                        801 879 957 957 ps

534                                                                                Altera Corporation
Cyclone II Device Handbook, Volume 1                                                      February 2008
                                                    DC Characteristics and Timing Specifications

Table 540. Cyclone II I/O Input Delay for Column Pins (Part 3 of 3)

I/O Standard                                  Fast Corner               6     7     7     8   Unit
                                                                      Speed  Speed  Speed  Speed
                         Parameter Industrial/ Commer                 Grade  Grade  Grade  Grade
                                        Automotive -cial
                                                                               (1)    (2)

1.2V_DIFFERENTIAL_HSTL   tP I                  570  597 1263 1324 1385 1385 ps
                         tP C O U T
                                               356  373               801 879 957 957 ps

Notes to Table 540 :
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

Table 541. Cyclone II I/O Input Delay for Row Pins (Part 1 of 2)

           I/O Standard  Parameter                   Fast Corner        6     7     7     8   Unit
                                                                      Speed  Speed  Speed  Speed
LVTTL                                          Industrial/ Commer     Grade  Grade  Grade  Grade
2.5V                                           Automotive -cial
1.8V                                                                           (1)    (2)
1.5V
LVCMOS                   tP I                  583  611 1129 1160 1240 1240 ps
SSTL_2_CLASS_I           tP C O U T
SSTL_2_CLASS_II          tP I                  366  384               762 784 855 855 ps
SSTL_18_CLASS_I          tP C O U T
SSTL_18_CLASS_II         tP I                  629  659 1099 1171 1244 1244 ps
1.5V_HSTL_CLASS_I        tP C O U T
                         tP I                  412  432               732 795 859 859 ps
                         tP C O U T
                         tP I                  729  764 1278 1360 1443 1443 ps
                         tP C O U T
                         tP I                  512  537               911 984 1058 1058 ps
                         tP C O U T
                         tP I                  794  832 1345 1429 1513 1513 ps
                         tP C O U T
                         tP I                  577  605               978 1053 1128 1128 ps
                         tP C O U T
                         tP I                  583  611 1129 1160 1240 1240 ps
                         tP C O U T
                         tP I                  366  384               762 784 855 855 ps
                         tP C O U T
                                               536  561               896 947 998 998 ps

                                               319  334               529 571 613 613 ps

                                               536  561               896 947 998 998 ps

                                               319  334               529 571 613 613 ps

                                               581  609               933 967 1004 1004 ps

                                               364  382               566 591 619 619 ps

                                               581  609               933 967 1004 1004 ps

                                               364  382               566 591 619 619 ps

                                               593  621 1051 1109 1167 1167 ps

                                               376  394               684 733 782 782 ps

Altera Corporation                                                                                                 535
February 2008                                                      Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 541. Cyclone II I/O Input Delay for Row Pins (Part 2 of 2)

I/O Standard             Parameter                   Fast Corner     6     7     7     8   Unit
                                                                   Speed  Speed  Speed  Speed
                                               Industrial/ Commer  Grade  Grade  Grade  Grade
                                               Automotive -cial
                                                                            (1)    (2)

1.5V_HSTL_CLASS_II       tP I                  593  621 1051 1109 1167 1167 ps
                         tP C O U T
1.8V_HSTL_CLASS_I        tP I                  376  394            684 733 782 782 ps
                         tP C O U T
1.8V_HSTL_CLASS_II       tP I                  581  609            933 967 1004 1004 ps
                         tP C O U T
DIFFERENTIAL_SSTL_2_     tP I                  364  382            566 591 619 619 ps
CLASS_I                  tP C O U T
DIFFERENTIAL_SSTL_2_     tP I                  581  609            933 967 1004 1004 ps
CLASS_II                 tP C O U T
DIFFERENTIAL_SSTL_18_    tP I                  364  382            566 591 619 619 ps
CLASS_I                  tP C O U T
DIFFERENTIAL_SSTL_18_    tP I                  536  561            896 947 998 998 ps
CLASS_II                 tP C O U T
1.8V_DIFFERENTIAL_HSTL_  tP I                  319  334            529 571 613 613 ps
CLASS_I                  tP C O U T
1.8V_DIFFERENTIAL_HSTL_  tP I                  536  561            896 947 998 998 ps
CLASS_II                 tP C O U T
1.5V_DIFFERENTIAL_HSTL_  tP I                  319  334            529 571 613 613 ps
CLASS_I                  tP C O U T
1.5V_DIFFERENTIAL_HSTL_  tP I                  581  609            933 967 1004 1004 ps
CLASS_II                 tP C O U T
LVDS                     tP I                  364  382            566 591 619 619 ps
                         tP C O U T
PCI                      tP I                  581  609            933 967 1004 1004 ps
                         tP C O U T
PCI-X                    tP I                  364  382            566 591 619 619 ps
                         tP C O U T
                                               581  609            933 967 1004 1004 ps

                                               364  382            566 591 619 619 ps

                                               581  609            933 967 1004 1004 ps

                                               364  382            566 591 619 619 ps

                                               593  621 1051 1109 1167 1167 ps

                                               376  394            684 733 782 782 ps

                                               593  621 1051 1109 1167 1167 ps

                                               376  394            684 733 782 782 ps

                                               651  682 1036 1075 1113 1113 ps

                                               434  455            669 699 728 728 ps

                                               595  623 1113 1156 1232 1232 ps

                                               378  396            746 780 847 847 ps

                                               595  623 1113 1156 1232 1232 ps

                                               378  396            746 780 847 847 ps

Notes to Table 541 :
(1) These numbers are for commercial devices.
(2) These numbers are for automotive devices.

536                                                                             Altera Corporation
Cyclone II Device Handbook, Volume 1                                                   February 2008
                                               DC Characteristics and Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 1 of 6)

     I/O Standard    Drive    Parameter        Fast Corner     6        7     7     8   Unit
                    Strength                                 Speed     Speed  Speed  Speed
LVTTL                                    Industrial/ Commer  Grade     Grade  Grade  Grade
                                         Automotive -cial
LVCMOS                                                                   (2)    (3)

                    4 mA      tO P       1524  1599                    2903 3125 3341 3348 ps
                                         1656  1738                    3073 3319 3567 3567 ps
                              tD I P     1343  1409                    2670 2866 3054 3061 ps
                                         1475  1548                    2840 3060 3280 3280 ps
                    8 mA      tO P       1287  1350                    2547 2735 2917 2924 ps
                                         1419  1489                    2717 2929 3143 3143 ps
                              tD I P     1239  1299                    2478 2665 2844 2851 ps
                                         1371  1438                    2648 2859 3070 3070 ps
                    12 mA tO P           1228  1288                    2456 2641 2820 2827 ps
                                         1360  1427                    2626 2835 3046 3046 ps
                              tD I P     1220  1279                    2452 2637 2815 2822 ps
                                         1352  1418                    2622 2831 3041 3041 ps
                    16 mA tO P           1346  1412                    2509 2695 2873 2880 ps
                                         1478  1551                    2679 2889 3099 3099 ps
                              tD I P     1240  1300                    2473 2660 2840 2847 ps
                                         1372  1439                    2643 2854 3066 3066 ps
                    20 mA tO P           1221  1280                    2428 2613 2790 2797 ps
                                         1353  1419                    2598 2807 3016 3016 ps
                              tD I P     1203  1262                    2403 2587 2765 2772 ps
                                         1335  1401                    2573 2781 2991 2991 ps
                    24 mA tO P           1194  1252                    2378 2562 2738 2745 ps
                                         1326  1391                    2548 2756 2964 2964 ps
                    (1)       tD I P     1192  1250                    2382 2566 2742 2749 ps
                                         1324  1389                    2552 2760 2968 2968 ps
                    4 mA      tO P

                              tD I P

                    8 mA      tO P

                              tD I P

                    12 mA tO P

                              tD I P

                    16 mA tO P

                              tD I P

                    20 mA tO P

                              tD I P

                    24 mA tO P

                    (1)       tD I P

Altera Corporation                                                                                   537
February 2008                                        Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 2 of 6)

     I/O Standard       Drive    Parameter        Fast Corner     6     7     7     8   Unit
                       Strength                                 Speed  Speed  Speed  Speed
2.5V                                        Industrial/ Commer  Grade  Grade  Grade  Grade
1.8V                                        Automotive -cial
                                                                         (2)    (3)
1.5V
                       4 mA      tO P       1208  1267                 2478 2614 2743 2750 ps
                                            1340  1406                 2648 2808 2969 2969 ps
                                 tD I P     1190  1248                 2307 2434 2554 2561 ps
                                            1322  1387                 2477 2628 2780 2780 ps
                       8 mA      tO P       1154  1210                 2192 2314 2430 2437 ps
                                            1286  1349                 2362 2508 2656 2656 ps
                                 tD I P     1140  1195                 2152 2263 2375 2382 ps
                                            1272  1334                 2322 2457 2601 2601 ps
                       12 mA tO P           1682  1765                 3988 4279 4563 4570 ps
                                            1814  1904                 4158 4473 4789 4789 ps
                                 tD I P     1567  1644                 3301 3538 3768 3775 ps
                                            1699  1783                 3471 3732 3994 3994 ps
                       16 mA tO P           1475  1547                 2993 3195 3391 3398 ps
                                            1607  1686                 3163 3389 3617 3617 ps
                       (1)       tD I P     1451  1522                 2882 3074 3259 3266 ps
                                            1583  1661                 3052 3268 3485 3485 ps
                       2 mA      tO P       1438  1508                 2853 3041 3223 3230 ps
                                            1570  1647                 3023 3235 3449 3449 ps
                                 tD I P     1438  1508                 2853 3041 3223 3230 ps
                                            1570  1647                 3023 3235 3449 3449 ps
                       4 mA      tO P       2083  2186                 4477 4870 5256 5263 ps
                                            2215  2325                 4647 5064 5482 5482 ps
                                 tD I P     1793  1881                 3649 3965 4274 4281 ps
                                            1925  2020                 3819 4159 4500 4500 ps
                       6 mA      tO P       1770  1857                 3527 3823 4112 4119 ps
                                            1902  1996                 3697 4017 4338 4338 ps
                                 tD I P     1703  1787                 3537 3827 4111 4118 ps
                                            1835  1926                 3707 4021 4337 4337 ps
                       8 mA      tO P

                                 tD I P

                       10 mA tO P

                                 tD I P

                       12 mA tO P

                       (1)       tD I P

                       2 mA      tO P

                                 tD I P

                       4 mA      tO P

                                 tD I P

                       6 mA      tO P

                                 tD I P

                       8 mA      tO P

                       (1)       tD I P

538                                                                          Altera Corporation
Cyclone II Device Handbook, Volume 1                                                February 2008
                                               DC Characteristics and Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 3 of 6)

     I/O Standard    Drive    Parameter        Fast Corner     6        7     7     8   Unit
                    Strength                                 Speed     Speed  Speed  Speed
SSTL_2_                                  Industrial/ Commer  Grade     Grade  Grade  Grade
CLASS_I                                  Automotive -cial
                                                                         (2)    (3)
SSTL_2_
CLASS_II            8 mA      tO P       1196  1254                    2388 2516 2638 2645 ps
                                         1328  1393                    2558 2710 2864 2864 ps
SSTL_18_                      tD I P     1174  1231                    2277 2401 2518 2525 ps
CLASS_I                                  1306  1370                    2447 2595 2744 2744 ps
                    12 mA tO P           1158  1214                    2245 2365 2479 2486 ps
SSTL_18_                                 1290  1353                    2415 2559 2705 2705 ps
CLASS_II            (1)       tD I P     1152  1208                    2231 2351 2464 2471 ps
                                         1284  1347                    2401 2545 2690 2690 ps
1.8V_HSTL_          16 mA tO P           1152  1208                    2225 2345 2458 2465 ps
CLASS_I                                  1284  1347                    2395 2539 2684 2684 ps
                              tD I P     1472  1544                    3140 3345 3542 3549 ps
                                         1604  1683                    3310 3539 3768 3768 ps
                    20 mA tO P           1469  1541                    3086 3287 3482 3489 ps
                                         1601  1680                    3256 3481 3708 3708 ps
                              tD I P     1466  1538                    2980 3171 3354 3361 ps
                                         1598  1677                    3150 3365 3580 3580 ps
                    24 mA tO P           1466  1538                    2980 3171 3354 3361 ps
                                         1598  1677                    3150 3365 3580 3580 ps
                    (1)       tD I P     1454  1525                    2905 3088 3263 3270 ps
                                         1586  1664                    3075 3282 3489 3489 ps
                    6 mA      tO P       1453  1524                    2900 3082 3257 3264 ps
                                         1585  1663                    3070 3276 3483 3483 ps
                              tD I P     1460  1531                    3222 3424 3618 3625 ps
                                         1592  1670                    3392 3618 3844 3844 ps
                    8 mA      tO P       1462  1534                    3090 3279 3462 3469 ps
                                         1594  1673                    3260 3473 3688 3688 ps
                              tD I P     1462  1534                    3090 3279 3462 3469 ps
                                         1594  1673                    3260 3473 3688 3688 ps
                    10 mA tO P

                              tD I P

                    12 mA tO P

                    (1)       tD I P

                    16 mA tO P

                              tD I P

                    18 mA tO P

                    (1)       tD I P

                    8 mA      tO P

                              tD I P

                    10 mA tO P

                              tD I P

                    12 mA tO P

                    (1)       tD I P

Altera Corporation                                                                                   539
February 2008                                        Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 4 of 6)

     I/O Standard       Drive    Parameter        Fast Corner     6     7     7     8   Unit
                       Strength                                 Speed  Speed  Speed  Speed
1.8V_HSTL_                                  Industrial/ Commer  Grade  Grade  Grade  Grade
CLASS_II                                    Automotive -cial
                                                                         (2)    (3)
1.5V_HSTL_
CLASS_I                16 mA tO P           1449  1520                 2936 3107 3271 3278 ps
                                            1581  1659                 3106 3301 3497 3497 ps
1.5V_HSTL_                       tD I P     1450  1521                 2924 3101 3272 3279 ps
CLASS_II                                    1582  1660                 3094 3295 3498 3498 ps
DIFFERENTIAL_          18 mA tO P           1452  1523                 2926 3096 3259 3266 ps
SSTL_2_CLASS_I                              1584  1662                 3096 3290 3485 3485 ps
                                 tD I P     1779  1866                 4292 4637 4974 4981 ps
DIFFERENTIAL_                               1911  2005                 4462 4831 5200 5200 ps
SSTL_2_CLASS_II        20 mA tO P           1784  1872                 4031 4355 4673 4680 ps
                                            1916  2011                 4201 4549 4899 4899 ps
                       (1)       tD I P     1784  1872                 4031 4355 4673 4680 ps
                                            1916  2011                 4201 4549 4899 4899 ps
                       8 mA      tO P       1750  1836                 3844 4125 4399 4406 ps
                                            1882  1975                 4014 4319 4625 4625 ps
                                 tD I P     1196  1254                 2388 2516 2638 2645 ps
                                            1328  1393                 2558 2710 2864 2864 ps
                       10 mA tO P           1174  1231                 2277 2401 2518 2525 ps
                                            1306  1370                 2447 2595 2744 2744 ps
                                 tD I P     1158  1214                 2245 2365 2479 2486 ps
                                            1290  1353                 2415 2559 2705 2705 ps
                       12 mA tO P           1152  1208                 2231 2351 2464 2471 ps
                                            1284  1347                 2401 2545 2690 2690 ps
                       (1)       tD I P     1152  1208                 2225 2345 2458 2465 ps
                                            1284  1347                 2395 2539 2684 2684 ps
                       16 mA tO P

                       (1)       tD I P

                       8 mA      tO P

                                 tD I P

                       12 mA tO P

                       (1)       tD I P

                       16 mA tO P

                                 tD I P

                       20 mA tO P

                                 tD I P

                       24 mA tO P

                       (1)       tD I P

540                                                                          Altera Corporation
Cyclone II Device Handbook, Volume 1                                                February 2008
                                               DC Characteristics and Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 5 of 6)

I/O Standard         Drive    Parameter        Fast Corner     6        7     7     8   Unit
                    Strength                                 Speed     Speed  Speed  Speed
                                         Industrial/ Commer  Grade     Grade  Grade  Grade
                                         Automotive -cial
                                                                         (2)    (3)

DIFFERENTIAL_       6 mA      tO P       1472  1544                    3140 3345 3542 3549 ps
                                         1604  1683                    3310 3539 3768 3768 ps
SSTL_18_CLASS_I               tD I P     1469  1541                    3086 3287 3482 3489 ps
                                         1601  1680                    3256 3481 3708 3708 ps
                    8 mA      tO P       1466  1538                    2980 3171 3354 3361 ps
                                         1598  1677                    3150 3365 3580 3580 ps
                              tD I P     1466  1538                    2980 3171 3354 3361 ps
                                         1598  1677                    3150 3365 3580 3580 ps
                    10 mA tO P           1454  1525                    2905 3088 3263 3270 ps
                                         1586  1664                    3075 3282 3489 3489 ps
                              tD I P     1453  1524                    2900 3082 3257 3264 ps
                                         1585  1663                    3070 3276 3483 3483 ps
                    12 mA tO P           1460  1531                    3222 3424 3618 3625 ps
                                         1592  1670                    3392 3618 3844 3844 ps
                    (1)       tD I P     1462  1534                    3090 3279 3462 3469 ps
                                         1594  1673                    3260 3473 3688 3688 ps
DIFFERENTIAL_       16 mA tO P           1462  1534                    3090 3279 3462 3469 ps
                                         1594  1673                    3260 3473 3688 3688 ps
SSTL_18_CLASS_II              tD I P     1449  1520                    2936 3107 3271 3278 ps
                                         1581  1659                    3106 3301 3497 3497 ps
                    18 mA tO P           1450  1521                    2924 3101 3272 3279 ps
                                         1582  1660                    3094 3295 3498 3498 ps
                    (1)       tD I P     1452  1523                    2926 3096 3259 3266 ps
                                         1584  1662                    3096 3290 3485 3485 ps
1.8V_DIFFERENTIAL 8 mA tO P              1779  1866                    4292 4637 4974 4981 ps
                                         1911  2005                    4462 4831 5200 5200 ps
_HSTL_CLASS_I                 tD I P     1784  1872                    4031 4355 4673 4680 ps
                                         1916  2011                    4201 4549 4899 4899 ps
                    10 mA tO P           1784  1872                    4031 4355 4673 4680 ps
                                         1916  2011                    4201 4549 4899 4899 ps
                              tD I P

                    12 mA tO P

                    (1)       tD I P

1.8V_DIFFERENTIAL 16 mA tO P

_HSTL_CLASS_II                tD I P

                    18 mA tO P

                              tD I P

                    20 mA tO P

                    (1)       tD I P

1.5V_DIFFERENTIAL 8 mA tO P

_HSTL_CLASS_I                 tD I P

                    10 mA tO P

                              tD I P

                    12 mA tO P

                    (1)       tD I P

Altera Corporation                                                                                   541
February 2008                                        Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 542. Cyclone II I/O Output Delay for Column Pins (Part 6 of 6)

I/O Standard            Drive    Parameter        Fast Corner        6     7     7     8   Unit
                       Strength                                    Speed  Speed  Speed  Speed
                                            Industrial/ Commer     Grade  Grade  Grade  Grade
                                            Automotive -cial
                                                                            (2)    (3)

1.5V_DIFFERENTIAL 16 mA tO P                1750             1836      3844 4125 4399 4406 ps
                                            1882             1975      4014 4319 4625 4625 ps
_HSTL_CLASS_II (1)               tD I P     1258             1319      2243 2344 2438 2445 ps
                                            1390             1458      2413 2538 2664 2664 ps
LVDS                   --        tO P       1258             1319      2243 2344 2438 2445 ps
                                            1390             1458      2413 2538 2664 2664 ps
                                 tD I P     1258             1319      2243 2344 2438 2445 ps
                                            1390             1458      2413 2538 2664 2664 ps
RSDS                   --        tO P       1221             1280      2258 2435 2605 2612 ps
                                            1353             1419      2428 2629 2831 2831 ps
                                 tD I P     2403             2522      4635 5344 6046 6053 ps
                                            2535             2661      4805 5538 6272 6272 ps
MINI_LVDS              --        tO P       2403             2522      4635 5344 6046 6053 ps
                                            2535             2661      4805 5538 6272 6272 ps
                                 tD I P

SIMPLE_RSDS            --        tO P

                                 tD I P

1.2V_HSTL              --        tO P

                                 tD I P

1.2V_DIFFERENTIAL -- tO P

_HSTL                            tD I P

Notes to Table 542:
(1) This is the default setting in the Quartus II software.
(2) These numbers are for commercial devices.
(3) These numbers are for automotive devices.

542                                                                             Altera Corporation
Cyclone II Device Handbook, Volume 1                                                   February 2008
                                                      DC Characteristics and Timing Specifications

Table 543. Cyclone II I/O Output Delay for Row Pins (Part 1 of 4)

                                         Fast Corner                   7     7
                                                                     Speed  Speed
  I/O Standard       Drive    Parameter  Industrial  Commer-    6   Grade  Grade    8   Unit
                    Strength               /Auto-       cial  Speed                Speed
LVTTL                                                         Grade    (2)    (3)  Grade

LVCMOS                                   motive               2539
2.5V                                                          2747
                    4 mA      tO P       1343        1408     2411   2694 2885 2891 ps
                                         1467        1540     2619   2931 3158 3158 ps
                              tD I P     1198        1256     2282   2587 2756 2762 ps
                                         1322        1388     2490   2824 3029 3029 ps
                    8 mA      tO P       1156        1212     2286   2452 2614 2620 ps
                                         1280        1344     2494   2689 2887 2887 ps
                              tD I P     1124        1178     2245   2455 2618 2624 ps
                                         1248        1310     2453   2692 2891 2891 ps
                    12 mA tO P           1112        1165     2253   2413 2574 2580 ps
                                         1236        1297     2461   2650 2847 2847 ps
                              tD I P     1105        1158     2231   2422 2583 2589 ps
                                         1229        1290     2439   2659 2856 2856 ps
                    16 mA tO P           1200        1258     2260   2396 2555 2561 ps
                                         1324        1390     2468   2633 2828 2828 ps
                              tD I P     1125        1179     2217   2429 2591 2597 ps
                                         1249        1311     2425   2666 2864 2864 ps
                    20 mA tO P           1106        1159     2350   2383 2543 2549 ps
                                         1230        1291     2558   2620 2816 2816 ps
                              tD I P     1126        1180     2177   2477 2598 2604 ps
                                         1250        1312     2385   2714 2871 2871 ps
                    24 mA tO P           1105        1158            2296 2409 2415 ps
                                         1229        1290            2533 2682 2682 ps
                    (1)       tD I P

                    4 mA      tO P

                              tD I P

                    8 mA      tO P

                              tD I P

                    12 mA tO P

                    (1)       tD I P

                    4 mA      tO P

                              tD I P

                    8 mA      tO P

                    (1)       tD I P

Altera Corporation                                                                                                  543
February 2008                                                       Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 543. Cyclone II I/O Output Delay for Row Pins (Part 2 of 4)

                                      Fast Corner                     7     7
                                                                    Speed  Speed
  I/O Standard   Drive    Parameter   Industrial  Commer-    6     Grade  Grade    8   Unit
                Strength                /Auto-       cial  Speed                  Speed
1.8V                                                       Grade      (2)    (3)  Grade

1.5V                                  motive               3657
                                                           3865
SSTL_2_         2 mA      tO P        1503        1576     3010     3927 4190 4196 ps
CLASS_I                               1627        1708     3218     4164 4463 4463 ps
SSTL_2_                   tD I P      1400        1468     2857     3226 3434 3440 ps
CLASS_II                              1524        1600     3065     3463 3707 3707 ps
SSTL_18_        4 mA      tO P        1388        1455     2714     3050 3236 3242 ps
CLASS_I                               1512        1587     2922     3287 3509 3509 ps
                          tD I P      1347        1412     2714     2897 3072 3078 ps
                                      1471        1544     2922     3134 3345 3345 ps
                6 mA      tO P        1347        1412     2678     2897 3072 3078 ps
                                      1471        1544     2886     3134 3345 3345 ps
                          tD I P      1332        1396     4127     2856 3028 3034 ps
                                      1456        1528     4335     3093 3301 3301 ps
                8 mA      tO P        1853        1943     3452     4492 4849 4855 ps
                                      1977        2075     3660     4729 5122 5122 ps
                          tD I P      1694        1776     3452     3747 4036 4042 ps
                                      1818        1908     3660     3984 4309 4309 ps
                10 mA tO P            1694        1776     2152     3747 4036 4042 ps
                                      1818        1908     2360     3984 4309 4309 ps
                          tD I P      1090        1142     2131     2268 2376 2382 ps
                                      1214        1274     2339     2505 2649 2649 ps
                12 mA tO P            1097        1150     2067     2246 2354 2360 ps
                                      1221        1282     2275     2483 2627 2627 ps
                (1)       tD I P      1068        1119     2828     2177 2281 2287 ps
                                      1192        1251     3036     2414 2554 2554 ps
                2 mA      tO P        1371        1437     2832     3018 3200 3206 ps
                                      1495        1569     3040     3255 3473 3473 ps
                          tD I P      1365        1431     2806     3024 3209 3215 ps
                                      1489        1563     3014     3261 3482 3482 ps
                4 mA      tO P        1374        1440              2990 3167 3173 ps
                                      1498        1572              3227 3440 3440 ps
                          tD I P

                6 mA (1) tO P

                          tD I P

                8 mA      tO P

                          tD I P

                12 mA tO P

                (1)       tD I P

                16 mA tO P

                (1)       tD I P

                6 mA      tO P

                          tD I P

                8 mA      tO P

                          tD I P

                10 mA tO P

                (1)       tD I P

544                                                                       Altera Corporation
Cyclone II Device Handbook, Volume 1                                             February 2008
                                                      DC Characteristics and Timing Specifications

Table 543. Cyclone II I/O Output Delay for Row Pins (Part 3 of 4)

                                         Fast Corner                   7     7
                                                                     Speed  Speed
I/O Standard         Drive    Parameter  Industrial  Commer-    6   Grade  Grade    8   Unit
                    Strength               /Auto-       cial  Speed                Speed
                                                              Grade    (2)    (3)  Grade

                                         motive               2853
                                                              3061
1.8V_HSTL_          8 mA      tO P       1364        1430     2842   3017 3178 3184 ps
CLASS_I                                  1488        1562     3050   3254 3451 3451 ps
                              tD I P     1332        1396     2842   3011 3173 3179 ps
                                         1456        1528     3050   3248 3446 3446 ps
                    10 mA tO P           1332        1396     3642   3011 3173 3179 ps
                                         1456        1528     3850   3248 3446 3446 ps
                              tD I P     1657        1738     2152   3917 4185 4191 ps
                                         1781        1870     2360   4154 4458 4458 ps
                    12 mA tO P           1090        1142     2131   2268 2376 2382 ps
                                         1214        1274     2339   2505 2649 2649 ps
                    (1)       tD I P     1097        1150     2067   2246 2354 2360 ps
                                         1221        1282     2275   2483 2627 2627 ps
1.5V_HSTL_          8 mA      tO P       1068        1119            2177 2281 2287 ps
CLASS_I                                  1192        1251     2828   2414 2554 2554 ps
                    (1)       tD I P                          3036
                                                              2832
DIFFERENTIAL_ 8 mA            tO P                            3040
                                                              2806
SSTL_2_                       tD I P                          3014
CLASS_I                                                       2853
                                                              3061
                    12 mA tO P                                2842
                                                              3050
                    (1)       tD I P                          2842
                                                              3050
DIFFERENTIAL_ 16 mA tOP                                       3642
                                                              3850
SSTL_2_             (1)       tD I P
CLASS_II

DIFFERENTIAL_ 6 mA            tO P       1371        1437            3018 3200 3206 ps
                                         1495        1569            3255 3473 3473 ps
SSTL_18_                      tD I P     1365        1431            3024 3209 3215 ps
CLASS_I                                  1489        1563            3261 3482 3482 ps
                                         1374        1440            2990 3167 3173 ps
                    8 mA      tO P       1498        1572            3227 3440 3440 ps
                                         1364        1430            3017 3178 3184 ps
                              tD I P     1488        1562            3254 3451 3451 ps
                                         1332        1396            3011 3173 3179 ps
                    10 mA tO P           1456        1528            3248 3446 3446 ps
                                         1332        1396            3011 3173 3179 ps
                    (1)       tD I P     1456        1528            3248 3446 3446 ps
                                         1657        1738            3917 4185 4191 ps
1.8V_               8 mA      tO P       1781        1870            4154 4458 4458 ps

DIFFERENTIAL_                 tD I P
HSTL_

CLASS_I             10 mA tO P

                              tD I P

                    12 mA tO P

                    (1)       tD I P

1.5V_               8 mA      tO P

DIFFERENTIAL_ (1)             tD I P
HSTL_

CLASS_I

Altera Corporation                                                                                                  545
February 2008                                                       Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 543. Cyclone II I/O Output Delay for Row Pins (Part 4 of 4)

                                      Fast Corner                              7     7
                                                                             Speed  Speed
I/O Standard   Drive       Parameter  Industrial             Commer-    6   Grade  Grade    8   Unit
              Strength                  /Auto-                  cial  Speed                Speed
                                                                      Grade    (2)    (3)  Grade

                                      motive

LVDS                   --  tO P       1216                   1275     2089 2184 2272 2278 ps
RSDS                                  1340                   1407     2297 2421 2545 2545 ps
MINI_LVDS                  tD I P     1216                   1275     2089 2184 2272 2278 ps
PCI                                   1340                   1407     2297 2421 2545 2545 ps
PCI-X                  --  tO P       1216                   1275     2089 2184 2272 2278 ps
                                      1340                   1407     2297 2421 2545 2545 ps
                           tD I P     989                    1036     2070 2214 2352 2358 ps
                                      1113                   1168     2278 2451 2625 2625 ps
                       --  tO P       989                    1036     2070 2214 2352 2358 ps
                                      1113                   1168     2278 2451 2625 2625 ps
                           tD I P

                       --  tO P

                           tD I P

                       --  tO P

                           tD I P

Notes to Table 543:
(1) This is the default setting in the Quartus II software.
(2) These numbers are for commercial devices.
(3) These numbers are for automotive devices.

                           Maximum Input and Output Clock Rate

                           Maximum clock toggle rate is defined as the maximum frequency
                           achievable for a clock type signal at an I/O pin. The I/O pin can be a
                           regular I/O pin or a dedicated clock I/O pin.

                           The maximum clock toggle rate is different from the maximum data bit
                           rate. If the maximum clock toggle rate on a regular I/O pin is 300 MHz,
                           the maximum data bit rate for dual data rate (DDR) could be potentially
                           as high as 600 Mbps on the same I/O pin.

                           Table 544 specifies the maximum input clock toggle rates. Table 545
                           specifies the maximum output clock toggle rates at default load.
                           Table 546 specifies the derating factors for the output clock toggle rate
                           for non-default load.

                           To calculate the output toggle rate for a non-default load, use this
                           formula:

                                 The toggle rate for a non-default load

546                                                                                Altera Corporation
Cyclone II Device Handbook, Volume 1                                                      February 2008
                                             DC Characteristics and Timing Specifications

                                  = 1000 / (1000/toggle rate at default load + derating factor * load
                                  value in pF/1000)

                            For example, the output toggle rate at 0 pF (default) load for SSTL-18
                            Class II 18mA I/O standard is 270 MHz on a 6 device column I/O pin.
                            The derating factor is 29 ps/pF. For a 10pF load, the toggle rate is
                            calculated as:

                                  1000 / (1000/270 + 29 10/1000) = 250 (MHz)

                            Tables 544 through 546 show the I/O toggle rates for Cyclone II
                            devices.

Table 544. Maximum Input Clock Toggle Rate on Cyclone II Devices (Part 1 of 2)

                            Maximum Input Clock Toggle Rate on Cyclone II Devices (MHz)

                            Column I/O Pins  Row I/O Pins                        Dedicated Clock
                                                                                       Inputs
              I/O Standard
                              6 7 8 6 7 8 6 7 8
LVTTL                       Speed Speed Speed Speed Speed Speed Speed Speed Speed
2.5V                        Grade Grade Grade Grade Grade Grade Grade Grade Grade
1.8V
1.5V                        450 405 360 450 405 360 420 380 340
LVCMOS
SSTL_2_CLASS_I              450 405 360 450 405 360 450 405 360
SSTL_2_CLASS_II
SSTL_18_CLASS_I             450 405 360 450 405 360 450 405 360
SSTL_18_CLASS_II
1.5V_HSTL_CLASS_I           300 270 240 300 270 240 300 270 240
1.5V_HSTL_CLASS_II
1.8V_HSTL_CLASS_I           450 405 360 450 405 360 420 380 340
1.8V_HSTL_CLASS_II
PCI                         500 500 500 500 500 500 500 500 500
PCI-X
DIFFERENTIAL_SSTL_2_        500 500 500 500 500 500 500 500 500
CLASS_I
DIFFERENTIAL_SSTL_2_        500 500 500 500 500 500 500 500 500
CLASS_II
                            500 500 500 500 500 500 500 500 500

                            500 500 500 500 500 500 500 500 500

                            500 500 500 500 500 500 500 500 500

                            500 500 500 500 500 500 500 500 500

                            500 500 500 500 500 500 500 500 500

                            --  --  -- 350 315 280 350 315 280

                            --  --  -- 350 315 280 350 315 280

                            500 500 500 500 500 500 500 500 500

                            500 500 500 500 500 500 500 500 500

Altera Corporation                                                                           547
February 2008                                Cyclone II Device Handbook, Volume 1
Timing Specifications

Table 544. Maximum Input Clock Toggle Rate on Cyclone II Devices (Part 2 of 2)

                                      Maximum Input Clock Toggle Rate on Cyclone II Devices (MHz)

                                      Column I/O Pins      Row I/O Pins           Dedicated Clock
                                                                                        Inputs
              I/O Standard
                                   6 7 8 6 7 8 6 7 8
DIFFERENTIAL_SSTL_18_            Speed Speed Speed Speed Speed Speed Speed Speed Speed
CLASS_I                          Grade Grade Grade Grade Grade Grade Grade Grade Grade
DIFFERENTIAL_SSTL_18_
CLASS_II                         500 500 500 500 500 500 500 500 500
1.8V_DIFFERENTIAL_HSTL_
CLASS_I                          500 500 500 500 500 500 500 500 500
1.8V_DIFFERENTIAL_HSTL_
CLASS_II                         500 500 500 500 500 500 500 500 500
1.5V_DIFFERENTIAL_HSTL_
CLASS_I                          500 500 500 500 500 500 500 500 500
1.5V_DIFFERENTIAL_HSTL_
CLASS_II                         500 500 500 500 500 500 500 500 500
LVPECL
LVDS                             500 500 500 500 500 500 500 500 500
1.2V_HSTL
1.2V_DIFFERENTIAL_HSTL           --   --  --           --  --            -- 402 402 402

                                 402 402 402 402 402 402 402 402 402

                                 110 90   80           --  --            -- 110 90  80

                                 110 90   80           --  --            -- 110 90  80

Table 545. Maximum Output Clock Toggle Rate on Cyclone II Devices (Part 1 of 4)

                                      Maximum Output Clock Toggle Rate on Cyclone II Devices (MHz)

                        Drive    Column I/O Pins (1) Row I/O Pins (1)             Dedicated Clock
                       Strength                                                        Outputs
      I/O Standard
                                   6 7 8 6 7 8 6 7 8
LVTTL                            Speed Speed Speed Speed Speed Speed Speed Speed Speed
                                 Grade Grade Grade Grade Grade Grade Grade Grade Grade

                       4 mA      120 100 80 120 100 80 120 100 80
                       8 mA      200 170 140 200 170 140 200 170 140
                       12 mA     280 230 190 280 230 190 280 230 190
                       16 mA     290 240 200 290 240 200 290 240 200
                       20 mA     330 280 230 330 280 230 330 280 230
                       24 mA     360 300 250 360 300 250 360 300 250

548                                                                              Altera Corporation
Cyclone II Device Handbook, Volume 1                                                    February 2008
                              DC Characteristics and Timing Specifications

Table 545. Maximum Output Clock Toggle Rate on Cyclone II Devices (Part 2 of 4)

                              Maximum Output Clock Toggle Rate on Cyclone II Devices (MHz)

                     Drive    Column I/O Pins (1) Row I/O Pins (1)                Dedicated Clock
                    Strength                                                           Outputs
      I/O Standard
                                6 7 8 6 7 8 6 7 8
LVCMOS                        Speed Speed Speed Speed Speed Speed Speed Speed Speed
                              Grade Grade Grade Grade Grade Grade Grade Grade Grade
2.5V
1.8V                4 mA      250 210 170 250 210 170 250 210 170

1.5V                8 mA      280 230 190 280 230 190 280 230 190
SSTL_2_CLASS_I
SSTL_2_CLASS_II     12 mA     310 260 210 310 260 210 310 260 210
SSTL_18_
CLASS_I             16 mA     320 270 220 --  --  --                              --  --  --

                    20 mA     350 290 240 --  --  --                              --  --  --

                    24 mA     370 310 250 --  --  --                              --  --  --

                    4 mA      180 150 120 180 150 120 180 150 120

                    8 mA      280 230 190 280 230 190 280 230 190

                    12 mA     440 370 300 --  --  --                              --  --  --

                    16 mA     450 405 350 --  --  --                              --  --  --

                    2 mA      120 100 80 120 100 80 120 100 80

                    4 mA      180 150 120 180 150 120 180 150 120

                    6 mA      220 180 150 220 180 150 220 180 150

                    8 mA      240 200 160 240 200 160 240 200 160

                    10 mA     300 250 210 300 250 210 300 250 210

                    12 mA     350 290 240 350 290 240 350 290 240

                    2 mA      80 60 50 80 60 50 80 60 50

                    4 mA      130 110 90 130 110 90 130 110 90

                    6 mA      180 150 120 180 150 120 180 150 120

                    8 mA      230 190 160 --  --  --                              --  --  --

                    8 mA      400 340 280 400 340 280 400 340 280

                    12 mA     400 340 280 400 340 280 400 340 280

                    16 mA     350 290 240 350 290 240 350 290 240

                    20 mA     400 340 280 --  --  --                              --  --  --

                    24 mA     400 340 280 --  --  --                              --  --  --

                    6 mA      260 220 180 260 220 180 260 220 180

                    8 mA      260 220 180 260 220 180 260 220 180

         &n