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EDI88130CSL32B

器件型号:EDI88130CSL32B
厂商名称:ETC
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器件描述

128Kx8 Monolithic SRAM, SMD 5962-89598

EDI88130CSL32B器件文档内容

                                                                                                           EDI88130CS

                                                                                                     HI-RELIABILITY PRODUCT

128Kx8 Monolithic SRAM, SMD 5962-89598

FEATURES                                                               The EDI88130CS is a high speed, high performance, 128Kx8 bits
                                                                       monolithic Static RAM.
s Access Times of 15*, 17, 20, 25, 35, 45, 55ns
s Battery Back-up Operation                                            An additional chip enable line provides system memory security
                                                                       during power down in non-battery backed up systems and memory
    2V Data Retention (EDI88130LPS)                                   banking in high speed battery backed systems where large mul-
s CS1, CS2 & OE Functions for Bus Control                              tiple pages of memory are required.
s Inputs and Outputs Directly TTL Compatible
s Organized as 128Kx8                                                  The EDI88130CS has eight bi-directional input-output lines to
s Commercial, Industrial and Military Temperature Ranges               provide simultaneous access to all bits in a word.
s Thru-hole and Surface Mount Packages JEDEC Pinout
                                                                       A low power version, EDI88130LPS, offers a 2V data retention
    32 pin Sidebrazed Ceramic DIP, 400 mil (Package 102)              function for battery back-up applications.
    32 pin Sidebrazed Ceramic DIP, 600 mil (Package 9)
    32 lead Ceramic SOJ (Package 140)                                 Military product is available compliant to MIL-PRF-38535.
    32 pad Ceramic Quad LCC (Package 12)
    32 pad Ceramic LCC (Package 141)                                  *15ns access time is advanced information, contact factory for availability.
    32 lead Ceramic Flatpack (Package 142)
s Single +5V (10%) Supply Operation

FIG. 1 PIN CONFIGURATION

                   32 DIP                      32 QUAD LCC                                           PIN DESCRIPTION
                   32 SOJ                      TOP VIEW
                   32 CLCC                                                                           I/O0-7 Data Inputs/Outputs
                   32 FLATPACK
                                         A12   A14   A16   NC    VCC   A15   CS2                     A0-16         Address Inputs
                   TOP VIEW
                                                                                                     WE            Write Enable

  NC 1             32 VCC                4 3 2 1 32 31 30                                            CS1, CS2 Chip Selects
A16 2             31 A15
A14 3             30 CS2       A7 5                                               29 WE             OE            Output Enable
A12 4             29 WE
                   28 A13       A6 6                                               28 A13
  A7 5             27 A8
  A6 6             26 A9        A5 7                                               27 A8             VCC Power (+5V 10%)
  A5 7             25 A11
  A4 8             24 OE        A4 8                                               26 A9             VSS           Ground
  A3 9             23 A10
  A2 10            22 CS1       A3 9                                               25 A11            NC            Not Connected
  A1 11            21 I/O7
  A 12            20 I/O6      A2 10                                              24 OE
I/O 13            19 I/O5
I/O1 14            18 I/O4      A1 11                                              23 A10   BLOCK DIAGRAM
I/O2 15            17 I/O3
VSS 16                         A0 12                                              22 CS1

                                I/O0 13                                            21 I/O7           Memory Array

                                         14 15 16 17 18 19 20

                                         I/O1  I/O2  VSS   I/O3  I/O4  I/O5  I/O6

                                                                             A-16          Address  Address          I/O         I/O-7
                                                                                             Buffer  Decoder       Circuits

                                                                             WE
                                                                             CS1
                                                                             CS2

                                                                             OE

July 2001 Rev. 10                                                1                  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
                                                                                                                                        EDI88130CS

            ABSOLUTE MAXIMUM RATINGS                                                                      TRUTH TABLE

Parameter                                                                 Unit          OE CS1 CS2 WE                Mode               Output       Power

Voltage on any pin relative to Vss               -0.2 to 7.0              V             X   HXX                      Standby            High Z Icc2, Icc3

Operating Temperature TA (Ambient)                                                      X   XLX                      Standby            High Z Icc2, Icc3

Industrial                                       -40 to +85               C            H   L H H Output Deselect High Z                             Icc1

Military                                         -55 to +125              C            L   LHH                      Read               Data Out     Icc1

Storage Temperature, Ceramic                     -65 to +150              C            X   LHL                      Write              Data In      Icc1

Power Dissipation                                     1.7                 W

Output Current                                        40                  mA

Junction Temperature, TJ                              175                 C                              CAPACITANCE
                                                                                                              (TA = +25C)
NOTE:
Stress greater than those listed under "Absolute Maximum Ratings" may cause             Parameter Symbol  Condition                         Max
permanent damage to the device. This is a stress rating only and functional                                                                    CSOJ,DIP, Unit
operation of the device at these or any other conditions greater than those indi-
cated in the operational sections of this specification is not implied. Exposure to                                                     LCC Flatpack
absolute maximum rating conditions for extended periods may affect reliability.
                                                                                        Address Lines CI VIN = Vcc or Vss, f = 1.0MHz 6              12 pF
                                                                                                                                                     14 pF
                                                                                        Data Lines  CO VOUT = Vcc or Vss, f = 1.0MHz 8

RECOMMENDED OPERATING CONDITIONS                                                        These parameters are sampled, not 100% tested.

Parameter            Symbol Min                  Typ       Max Unit

Supply Voltage            VCC         4.5        5.0          5.5         V

Supply Voltage            VSS         0          0            0           V

Input High Voltage        VIH         2.2        -- Vcc +0.5 V

Input Low Voltage         VIL        -0.5        --        +0.8           V

                                                           DC CHARACTERISTICS
                                                           (VCC = 5V, TA = -55C to +125C)

Parameter                                  Symbol                               Conditions                                                           Units

                                                                                                          Min                 Typ       Max

Input Leakage Current                      ILI        VIN = 0V to VCC                                     --                  --                5            A

Output Leakage Current                     ILO        VI/O = 0V to VCC                                    --                  --        10                   A

                                                                                                    (15-17ns) --                        300                   mA

Operating Power Supply Current             ICC1       WE, CS1 = VIL, II/O = 0mA, CS2 = VIH          (20ns) --                           225                   mA

                                                                                                    (25-55ns) --                        200                   mA

Standby (TTL) Power Supply Current         ICC2       CS1  VIH and/or CS2  VIL,                     (17-55ns) --                                25            mA
                                                      VIN  VIH or  VIL                                  (15ns) --
                                                                                                                                                60            mA

                                                                                                    CS (17-55ns) --           3                 10            mA

Full Standby Power Supply Current          ICC3       CS1  VCC -0.2V and/or CS2  0.2V               CS (15ns) --              --                15            mA

                                                      VIN  Vcc -0.2V or VIN  0.2V                   LPS   --                  --                 5            mA

Output Low Voltage                         VOL        IOL = 8.0mA                                         --                  --                0.4           V

Output High Voltage                        VOH        IOH = -4.0mA                                        2.4                 --                --            V

AC TEST CONDITIONS                         Figure 2           Vcc                           Input Pulse Levels                                  VSS to 3.0V
                                                                    480                     Input Rise and Fall Times                                    3ns
    Figure 1                                                                                Input and Output Timing Levels                             1.5V
                                                                    5pF                     Output Load
                                 Vcc                                                                                                               Figure 1

                               480                                                          NOTE: For tEHQZ, tGHQZ and tWLQZ, CL = 5pF Figure 2)
                               30pF
Q                                          Q
     255                                        255

White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com             2
                                                                                                                                   EDI88130CS

                                       AC CHARACTERISTICS READ CYCLE (15 to 20ns)
                                                    (VCC = 5.0V, VSS = 0V, TA = -55C to +125C)

                                               Symbol                   15ns*                     17ns                         20ns

Parameter                              JEDEC           Alt.       Min          Max           Min        Max               Min        Max       Units
                                                                                                                                                ns
Read Cycle Time                        tAVAV           tRC        15                         17                           20                    ns
                                                                                                                                                ns
Address Access Time                    tAVQV           tAA                     15                          17                        20         ns
                                                                                                                                                ns
Chip Enable Access Time                tE1LQV          tACS                    15                          17                        20         ns
                                                                                                           17                        20         ns
                                       tE2HQV          tACS                    15                                                               ns
                                                                                                                                                ns
Chip Enable to Output in Low Z (1)     tE1LQX          tCLZ       5                          5                            5                     ns
                                                                                             5                            5                     ns
                                       tE2HQX          tCLZ       5                                                                             ns
                                                                                                                                                ns
Chip Disable to Output in Low Z (1)    tE1HQZ          tCHZ                    6                           7                         8          ns
                                                                                                           7                         8
                                       tE2LQZ          tCHZ                    6                                                                ns
                                                                                                                                                ns
Output Hold from Address Change        tAVQX           tOH        3                          3                            3

Output Enable to Output Valid          tGLQV           tOE                     6                           6                         7

Output Enable to Output in Low Z (1)   tGLQX           tOLZ       0                          0                            0

Output Disable to Output in High Z(1)  tGHQZ           tOHZ                    5                           6                         8

Chip Enable to Power Up (1)            tE1LICCH        tPU        0                          0                            0
                                                                                             0                            0
                                       tE2HICCH        tPU        0

Chip Enable to Power Down (1)          tE1HICCL        tPD                     15                          17                        20
                                                                                                           17                        20
                                       tE2LICCL        tPD                     15

1. This parameter is guaranteed by design but not tested.

* 15ns access time is advanced information, contact factory for availability.

                                       AC CHARACTERISTICS READ CYCLE (25 to 55ns)
                                                    (VCC = 5.0V, VSS = 0V, TA = -55C to +125C)

                                              Symbol              25ns                 35ns                    45ns                  55ns

Parameter                              JEDEC          Alt.   Min        Max    Min           Max  Min                Max       Min         Max Units

Read Cycle Time                        tAVAV          tRC    25                    35             45                           55              ns

Address Access Time                    tAVQV          tAA               25                   35                      45                    55  ns

Chip Enable Access Time                tE1LQV         tACS              25                   35                      45                    55  ns

Chip Enable Access Time                tE2HQV         tACS              25                   35                      45                    55  ns

Chip Enable to Output in Low Z (1)     tE1LQX         tCLZ   5                     5                    5                      5               ns
                                                                                   5                    5
                                       tE2HQX         tCLZ   5                                                                 5               ns

Chip Disable to Output in Low Z (1)    tE1HQZ         tCHZ              10                   15                      20                    20  ns
                                                                                             15                      20
                                       tE2LQZ         tCHZ              10                                                                 20  ns

Output Hold from Address Change        tAVQX          tOH    0                     0                    0                      0               ns

Output Enable to Output Valid          tGLQV          tOE               10                   15                      20                    25  ns

Output Enable to Output in Low Z (1)   tGLQX          tOLZ   0                     0                    0                      0               ns

Output Disable to Output in High Z(1)  tGHQZ     tOHZ                   10                   15                      20                    20  ns

Chip Enable to Power Up (1)            tE1LICCH       tPU    0                     0                    0                      0               ns
                                                                                   0                    0
                                       tE2HICCH       tPU    0                                                                 0               ns

Chip Enable to Power Down (1)          tE1HICCL       tPD               25                   35                      45                    55  ns
                                                                                             35                      45
                                       tE2LICCL       tPD               25                                                                 55  ns

1. This parameter is guaranteed by design but not tested.

                                                                        3              White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
                                                                                                                                               EDI88130CS

                                     AC CHARACTERISTICS WRITE CYCLE (15 to 20ns)
                                                     (VCC = 5.0V, VSS = 0V, TA = 0C to +70C)

                                              Symbol                                 15ns*                      17ns                        20ns

Parameter                            JEDEC                      Alt.           Min          Max          Min          Max              Min        Max       Units
Write Cycle Time
Chip Enable to End of Write          tAVAV                      tWC            15                        17                            20                    ns

Address Setup Time                   tE1LWH                     tCW            12                        13                            15                    ns
                                                                               12                        13                            15                    ns
Address Valid to End of Write        tE1LE1H                    tCW            12                        13                            15                    ns
Write Pulse Width                                                              12                        13                            15                    ns
                                     tE2HWH                     tCW
Write Recovery Time                                                                                                                                          ns
                                     tE2HE2L                    tCW                                                                                          ns
Data Hold Time                                                                                                                                               ns
                                     tAVWL                       tAS           0                         0                             0
Write to Output in High Z (1)                                                  0                         0                             0                     ns
Data to Write Time                   tAVE1L                      tAS           0                         0                             0
                                                                                                                                                             ns
Output Active from End of Write (1)  tAVE2H                      tAS                                                                                         ns
                                                                                                                                                             ns
                                     tAVWH                      tAW            12                        13                            15
                                                                                                                                                             ns
                                     tWLWH                      tWP            12                        13                            15                    ns
                                                                               12                        13                            15                    ns
                                     tWLE1H                     tWP            12                        13                            15
                                                                                                                                                             ns
                                     tWLE2L                     tWP                                                                                          ns
                                                                                                                                                             ns
                                     tWHAX                 tWR                 0                         0                             0
                                                                               0                         0                             0                     ns
                                     tE1HAX                tWR                 0                         0                             0
                                                                                                                                                             ns
                                     tE2LAX                tWR                                                                                               ns
                                                                                                                                                             ns
                                     tWHDX                       tDH           0                         0                             0
                                                                               0                         0                             0                     ns
                                     tE1HDX                      tDH           0                         0                             0

                                     tE2LDX                      tDH

                                     tWLQZ                 tWHZ                0            7            0               8             0          8

                                     tDVWH                 tDW                 7                         8                             10
                                                                               7                         8                             10
                                     tDVE1H                tDW                 7                         8                             10

                                     tDVE2L                tDW

                                     tWHQX                 tWLZ                3                         3                             3

1. This parameter is guaranteed by design but not tested.

                                     AC CHARACTERISTICS WRITE CYCLE (25 to 55ns)
                                                     (VCC = 5.0V, VSS = 0V, TA = 0C to +70C)

                                     Symbol                                    25ns                35ns                     45ns                  55ns

Parameter                            JEDEC                 Alt.           Min        Max    Min          Max          Min         Max       Min         Max Units
Write Cycle Time
Chip Enable to End of Write          tAVAV                 tWC            25                   35                     45                    55              ns

Address Setup Time                   tE1LWH                tCW            20                   25                     35                    45              ns
                                                                                       16                   20                     25
Address Valid to End of Write        tE1LE1H               tCW                                                                                          40  ns
Write Pulse Width                                                         16                   20                     25
                                     tE2HWH                tCW                         16                   20                     25       40              ns
Write Recovery Time
                                     tE2HE2L               tCW                                                                                          40  ns
Data Hold Time
                                     tAVWL                 tAS            0                    0                      0                     0               ns
Write to Output in High Z (1)                                             0                    0                      0
Data to Write Time                   tAVE1L                tAS            0                    0                      0                     0               ns

Output Active from End of Write (1)  tAVE2H                tAS                                                                              0               ns

                                     tAVWH                 tAW            20                   25                     35                    45              ns
                                                                          20                   25                     35
                                     tAVEH                 tAW                                                                              45              ns

                                     tWLWH                 tWP            20                   30                     30                    35              ns
                                                                          20                   30                     30
                                     tWLE1H                tWP            20                   30                     30                    35              ns

                                     tWLE2L                tWP                                                                              35              ns

                                     tWHAX                 tWR            0                    0                      5                     5               ns
                                                                          0                    0                      5
                                     tE1HAX                tWR            0                    0                      5                     5               ns

                                     tE2LAX                tWR                                                                              5               ns

                                     tWHDX                 tDH            0                    0                      0                     0               ns
                                                                          0                    0                      0
                                     tE1HDX                tDH            0                    0                      0                     0               ns

                                     tE2LDX                tDH                                                                              0               ns

                                     tWLQZ    tWHZ                        0          10        0         13           0           15        0           20  ns

                                     tDVWH                 tDW            15                   20                     20                    25              ns
                                                                          15                   20                     20
                                     tDVE1H                tDW            15                   20                     20                    25              ns

                                     tDVE2L                tDW                                                                              25              ns

                                     tWHQX    tWLZ                        3                    3                      3                     3               ns

1. This parameter is guaranteed by design but not tested.

White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com             4
                                                                                                                                                        EDI88130CS

FIG. 2 TIMING WAVEFORM - READ CYCLES                                                                                                             tAVAV

ADDRESS              tAVAV            ADDRESS 2                                                         ADDRESS                      tAVQV              tE1HQZ
DATA I/O                                                                                                         CS1                                   tE1HICCL
                   ADDRESS 1                                                                                                        tE1LQV               tE2LICCL
                                                                                                                   Icc         tE1LQX
                   tAVQV             tAVQX                                                                        CS2                                   tGHQZ
                                                                                                                   OE             tE1LICCH
                                   DATA 1                                            DATA 2               DATA I/O
                                                                                                                                   tE2HQV
                                                                                                                                 tE2HICCH
                                                                                                                               tE2HQX

                                                                                                                                     tGLQV
                                                                                                                                    tGLQX

           READ CYCLE 1 (WE HIGH; OE, CS LOW)                                                                           READ CYCLE 2 (CS1 AND/OR CS2 CONTROLLED, WE HIGH)

FIG. 3 WRITE CYCLE 1                                                         tAVWL                 tAVAV                tWHAX

                                                               ADDRESS                       tAVWH
                                                                                                 tWLWH
                                                                        WE
                                                                        CS1                  tE1LWH
                                                                       CS2
                                                                 DATA IN               tE2HWH             tDVWH         tWHDX
                                                              DATA OUT               tWLQZ
                                                                                                                        tWHQX

                                                                             WRITE CYCLE 1 - LATE WRITE, WE CONTROLLED

FIG. 4 WRITE CYCLES 2                                                                                   WRITE CYCLES 3

                              tAVAV                                                                                             tAVAV

ADDRESS                                                                                                 WS32K32-XHX ADDRESS

           tAVE1L                                                                                                       tAVE2H  tE2HE2L                 tE2LAX

                          tE1LE1H                                            tE1HAX

WE                                                                                                        WE

CS1                                                                                                       CS1

      CS2                     tDVE1H                                         tE1HDX                           CS2               tDVE2L                  tE2LDX
DATA I/O                                                                                                DATA I/O

           WRITE CYCLE 2 - EARLY WRITE, CS1 CONTROLLED                                                                  WRITE CYCLE 3 - EARLY WRITE, CS2 CONTROLLED

                                                                                                     5                  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
                                                                                                                  EDI88130CS

                             DATA RETENTION CHARACTERISTICS (EDI88130LPS ONLY)
                                                              (TA = -55C to +125C)

Characteristic                         Sym                                Conditions                 Min     Typ  Max  Units
Low Power Version only                  VDD                                VDD = 2.0V
                                                                                                     2               V
Data Retention Voltage

Data Retention Quiescent Current       ICCDR CS1  VDD -0.2V and/or CS2  VSS +0.2V                           0.5  2    mA

Chip Disable to Data Retention Time (1) TCDR                              VIN  VDD -0.2V             0               ns

Operation Recovery Time (1)            TR                                 or VIN  0.2V               TAVAV*          ns

NOTE:
1. Parameter guaranteed by design, but not tested.

* Read Cycle Time

FIG. 5

DATA RETENTION - CS1 CONTROLLED

                                                                          WS32K32-XHX Data Retention Mode
                                  Vcc                                     4.5V             4.5V
                                                                                VDD

                                                    tCDR                                         tR

                                  CS2                                           CS2  0.2V

                                                    DATA RETENTION, CS2 CONTROLLED

FIG. 6

DATA RETENTION - CS2 CONTROLLED

                                                                          WS32K32-XHX Data Retention Mode

                                  Vcc                                     4.5V  VDD        4.5V

                                                    tCDR                                         tR

                                  CS2                                           CS2  0.2V

                                                    DATA RETENTION, CS2 CONTROLLED

White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com        6
                                                                                                                                                EDI88130CS

PACKAGE 12: 32 PIN CERAMIC QUAD LCC                                                                                          0.028  0.020 X 45
                                                                                                                             0.022     REF.
                                                                                                          0.120
                                                                                                          0.060                                 0.050
                                                                                                                                                BSC.
                                       0.560
                                      0.540

0.458                                            0.055                                                                       0.040 X 45
0.442                                            0.045                                                                          REF.

                 ALL DIMENSIONS ARE IN INCHES

PACKAGE 9: 32 PIN SIDEBRAZED CERAMIC DIP (600 mils wide)

                                                                                  1.616
                                                                                  1.584

          Pin 1 Indicator                      0.060                                                                         0.620

                                               0.040                                                                         0.600

0.200

0.125                                                                                                                 0.155

                           0.020               0.100 0.115                                                                   0.600

0.061                      0.016                                                                                 TYP         NOM

0.017                      15 x 0.100 = 1.500

                 ALL DIMENSIONS ARE IN INCHES

PACKAGE 102: 32 PIN SIDEBRAZED CERAMIC DIP (400 mils wide)

                                                                            1.616
                                                                            1.584

Pin 1 Indicator                                0.060                                                                         0.420
                                               0.040                                                                         0.400
0.200            0.020
0.125            0.016                                     0.155                                                             0.400
                                                0.100 0.115                                                                  NOM
   0.061          15 x 0.100 = 1.500             TYP
   0.017

                 ALL DIMENSIONS ARE IN INCHES

                                  7                                                                              White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
                                                                                                                                                   EDI88130CS

PACKAGE 140: 32 LEAD CERAMIC SOJ

                                                                 0.010
                                                                 0.006

                                                                                                                                            0.019
                                                                                                                                            0.015

                                              0.840
                                              0.820

                                                                                                                            0.050

         0.444                                                                                                0.379         TYP

         0.430                                                            0.155

                                                                          0.106

                ALL DIMENSIONS ARE IN INCHES

PACKAGE 141: 32 PAD CERAMIC LCC

                                                                               0.096
                                                                               0.080

                                                                                                                                      0.028
                                                                                                                                      0.022

0.840
0.820

         0.405                                                                                                              0.050
         0.395                                                                                                               TYP

                ALL DIMENSIONS ARE IN INCHES

PACKAGE 142: 32 PIN CERAMIC FLATPACK

                                                                                  0.830
                                                                                  0.810

                                                                                                       0.007           0.370
                                                                                                       0.003           0.250

                                                                                                0.420                       1.00 REF
                                                                                                0.400                0.290
                                                                                                                     0.270

  Pin 1                                                                                                              0.040
                                                                                                                     0.030
0.045
0.020           0.019                                                                                                0.116
                0.015                                                                                                0.100
                                                                                         0.050
                                                                                         TYP

                ALL DIMENSIONS ARE IN INCHES

White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com                 8
ORDERING INFORMATION                                                         EDI88130CS

                                                        EDI 8 8 130 CS X X X

WHITE ELECTRONIC DESIGNS

SRAM

ORGANIZATION, 128Kx8
  (130 = Dual CS)

TECHNOLOGY:
  CS = CMOS Standard Power (5V)
  LPS = Low Power

ACCESS TIME (ns)

PACKAGE TYPE:
  C = 32 lead Sidebrazed DIP, 600 mil (Package 9)
  F = 32 lead Ceramic Flatpack (Package 142)
  L = 32 pad Ceramic LCC (Package 141)
  L32 = 32 pad Ceramic Quad LCC (Package 12)
  N = 32 lead Ceramic SOJ (Package 140)
  T = 32 lead Sidebrazed DIP, 400 mil (Package 102)

DEVICE GRADE:

B = MIL-STD-883 Compliant

M = Military Screened      -55C to +125C

I = Industrial             -40C to +85C

C = Commercial             0C to +70C

                                                     9  White Electronic Designs Corporation (602) 437-1520 www.whiteedc.com
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