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8T49N004A-999NLGI

器件型号:8T49N004A-999NLGI
器件类别:半导体    模拟混合信号IC   
厂商名称:IDT
厂商官网:http://www.idt.com/
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器件描述

Clock Generators u0026 Support Products FEMTOCLOCK NG

参数
参数名称属性值
Manufacturer:IDT (Integrated Device Technology)
RoHS:Details
Series:8T49N004I
Mounting Style:SMD/SMT
Package / Case:VFQFPN-32
Packaging:Tray
Brand:IDT
Height:1 mm
Length:5 mm
Moisture Sensitive:Yes
Factory Pack Quantity:490
Tradename:FemtoClock
Width:5 mm
Part # Aliases:8T49N004I

8T49N004A-999NLGI器件文档内容

                             Programmable FemtoClock® NG LVPECL/LVDS                                                             IDT8T49N004I

                             Clock Generator with 4-Outputs

                                                                                                                                                DATASHEET

General Description                                                        Features

The IDT8T49N004I is a four output Clock Generator with selectable          •  Fourth Generation FemtoClock NG PLL technology

LVDS or LVPECL outputs. The IDT8T49N004I can generate any one              •  Four selectable LVPECL or LVDS outputs via I2C

of four frequencies from a single crystal or reference clock. The four     •

frequencies are selected from the Frequency Selection Table (Table            CLK, nCLK input pair can accept the following differential input

3A) and are programmed via I2C interface. The four predefined                 levels: LVPECL, LVDS, HCSL

frequencies are selected in the user application by two frequency          •  FemtoClock NG VCO Range: 1.91GHz - 2.5GHz

selection pins. Note the desired programmed frequencies must be            •

used with the corresponding crystal or clock frequency as indicated           RMS phase jitter at 156.25MHz (12kHz - 20MHz):

in Table 3A.                                                                  228fs (typical)

Excellent phase noise performance is maintained with IDT’s Fourth          •  RMS phase jitter at 156.25MHz (10kHz - 1MHz): 175fs (typical)

Generation FemtoClock® NG PLL technology, which delivers                   •  Full 2.5V or 3.3V power supply

sub-400fs RMS phase jitter.                                                •  I2C programming interface

                                                                           •  PCI Express (2.5Gb/s), Gen 2 (5Gb/s), and Gen 3 (8Gb/s)

                                                                              jitter compliant

                                                                           •  -40°C to 85°C ambient operating temperature

                                                                           •  Lead-free (RoHS 6) packaging

                                                                           Pin  Assignment

                                                                                                    VEE  Q2  nQ2  VCCO  Q3  nQ3  VEE  FSEL1

                                                                                                    24   23  22   21    20  19   18   17

                                                                                SCLK            25                                       16     VCC

                                                                                SDATA           26                                       15     VEE

                                                                                VEE             27                                       14     FSEL0

                                                                                VCCA            28                                       13     nCLK

                                                                                LOCK            29                                    12        CLK

                                                                                VEE             30                                    11        VEE

                                                                                VCC             31                                    10        XTAL_OUT

                                                                                CLK_SEL         32                                           9  XTAL_IN

                                                                                                    1    2   3    4     5   6    7    8

                                                                                                    VEE  Q0  nQ0  VCCO  Q1  nQ1  VEE  nc

                                                                                                            IDT8T49N004I

                                                                                                         32-Lead VFQFN

                                                                                5mm x 5mm x 0.925mm package                                     body

                                                                                                3.15mm x 3.15mm E-Pad

                                                                                                             NL Package

IDT8T49N004ANLGI  REVISION A  OCTOBER 15, 2013                          1                                             ©2013 Integrated Device Technology, Inc.
IDT8T49N004I Data Sheet                         PROGRAMMABLE  FEMTOCLOCK®  NG  LVPECL/LVDS  CLOCK GENERATOR WITH 4-OUTPUTS

Block Diagram

IDT8T49N004ANLGI  REVISION A  OCTOBER 15, 2013  2                                           ©2013 Integrated Device Technology, Inc.
IDT8T49N004I Data Sheet                                   PROGRAMMABLE FEMTOCLOCK® NG LVPECL/LVDS CLOCK GENERATOR WITH 4-OUTPUTS

Table 1. Pin Descriptions

Number               Name                          Type                   Description

1, 7, 11, 15,            VEE             Power                            Negative supply pins.

18, 24, 27, 30

     2, 3            Q0, nQ0             Output                           Differential output pair. LVPECL or LVDS interface levels.

     4, 21               VCCO            Power                            Output supply pins.

     5, 6            Q1, nQ1             Output                           Differential output pair. LVPECL or LVDS interface levels.

     8                   nc              Unused                           No connect.

     9,              XTAL_IN             Input                            Crystal oscillator interface. XTAL_IN is the input, XTAL_OUT is the output.

     10              XTAL_OUT                                             Crystal frequency is selected from Table 3A.

     12                  CLK             Input            Pulldown        Non-inverting differential clock input.

     13                  nCLK            Input            Pullup/         Inverting differential clock input. Internal resistor bias to VCC/2.

                                                          Pulldown

                                                                          Frequency and configuration. Selects between one of four factory

                                                                          programmable power-up default configurations. The four configurations can

                                                                          have different PLL states, output frequencies, output styles and output

                     FSEL0,                                               states. These default configurations can be overwritten after power-up via

     14, 17          FSEL1               Input            Pulldown        I2C. LVCMOS/LVTTL interface levels.

                                                                          00 = Configuration 0 (default)

                                                                          01 = Configuration 1

                                                                          10 = Configuration 2

                                                                          11 = Configuration 3

     16, 31              VCC             Power                            Core supply pins.

     19, 20          nQ3, Q3             Output                           Differential output pair. LVPECL or LVDS interface levels.

     22, 23          nQ2, Q2             Output                           Differential output pair. LVPECL or LVDS interface levels.

     25              SCLK                Input            Pullup          I2C Clock Input. LVCMOS/LVTTL interface levels.

     26              SDATA               I/O              Pullup          I2C Data Input. Input: LVCMOS/LVTTL interface levels.

                                                                          Output: Open Drain.

     28                  VCCA            Power                            Analog supply pin.

     29              LOCK                Output                           PLL Lock Indicator. LVCMOS/LVTTL interface levels.

                                                                          Input source control pin. LVCMOS/LVTTL interface levels.

     32              CLK_SEL             Input            Pulldown        0 = XTAL (default)

                                                                          1 = CLK, nCLK

NOTE: Pullup    and  Pulldown refer  to  internal  input  resistors. See  Table 2, Pin Characteristics, for typical values.

Table 2.       Pin Characteristics

Symbol            Parameter                               Test Conditions                        Minimum           Typical       Maximum           Units

CIN               Input Capacitance                                                                                3.5                                pF

RPULLDOWN         Input Pulldown Resistor                                                                          51                                 k

RPULLUP           Input Pullup Resistor                                                                            51                                 k

IDT8T49N004ANLGI     REVISION A  OCTOBER 15, 2013                         3                                        ©2013 Integrated Device Technology, Inc.
IDT8T49N004I Data Sheet                         PROGRAMMABLE FEMTOCLOCK® NG LVPECL/LVDS CLOCK GENERATOR WITH 4-OUTPUTS

Frequency Configuration

Table 3A. Frequency Configuration Examples

                         Input Frequency or     Input Clock  Input Clock   Feedback                  VCO

Output Frequencies       Crystal Frequency      Divider         Prescaler  Divider   Output Divider  Frequency

(MHz)                         (MHz)             P               PS         M         N               (MHz)

30.72                         30.72             1               x2         32        64              1966.08

61.44                         30.72             1               x2         32        32              1966.08

62.5                          25                1               x2         40        32              2000

76.8                          30.72             1               x2         40        32              2457.6

78.125                        25                1               x2         50        32              2500

100                           25                1               x2         40        20              2000

106.25                        26.5625           1               x2         40        20              2125

122.8                         30.72             1               x2         32        16              1966.08

125                           25                1               x2         40        16              2000

133.33                        25                1               x2         48        18              2400

148.5                         27                1               x2         44        16              2376

150                           25                1               x2         42        14              2100

153.6                         30.72             1               x2         40        16              2457.6

155.52                        19.44             1               x2         64        16              2488.32

                              25                1               x2         50        16              2500

156.25                        100               2               x1         50        16              2500

                              125               5               x2         50        16              2500

159.375                       26.5625           1               x2         36        12              1912.5

160                           20                1               x2         48        12              1920

166.66                        25                1               x2         40        12              2000

                              30.72             1               x2         36        12              2211.84

184.32

                              61.44             1               x1         36        12              2211.84

187.5                         25                1               x1         90        12              2250

200                           25                1               x2         40        10              2000

212.5                         26.5625           1               x2         40        10              2125

250                           25                1               x2         40        8               2000

300                           25                1               x2         48        8               2400

                              19.44             1               x2         64        8               2488.32

311.04                        77.76             1               x1         32        8               2488.32

                              155.52            2               x1         32        8               2488.32

                              25                1               x2         50        8               2500

312.5                         125               2               x1         40        8               2500

                              156.25            5               x2         40        8               2500

318.75                        26.5625           1               x2         36        6               1912.5

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                         Input Frequency or        Input Clock    Input Clock          Feedback                                       VCO

Output Frequencies       Crystal Frequency         Divider           Prescaler            Divider               Output Divider        Frequency

    (MHz)                          (MHz)           P                     PS               M                     N                     (MHz)

   322.265625                      25.78125        2                     x1               150                   6                     1933.59375

          375                      25              1                     x1               90                    6                     2250

          400                      25              1                     x2               40                    5                     2000

          425                      26.5625         1                     x2               40                    5                     2125

    491.52                         30.72           1                     x2               32                    4                     1966.08

                                   30.72           1                     x2               40                    4                     2457.6

          614.4                    122.88          2                     x1               40                    4                     2457.6

                                   153.6           5                     x2               40                    4                     2457.6

    622.08                         19.44           1                     x2               64                    4                     2488.32

          625                      25              1                     x2               50                    4                     2500

    1228.88                        30.72           1                     x2               40                    2                     2457.6

NOTE: Each device supports 4 output frequencies (with related input or crystal value) as selected from this table Register Settings.

NOTE: XTAL operation: fOUT = fREF * PS * M / N; CLK, nCLK input operation: fOUT = (fREF / P) * PS * M / N.

Table 3B. I2C Register Map

          Binary                                                         Register Bit

          Register

Register  Address        D7                D6      D5                D4         D3                          D2     D1                       D0

0         00000          M0[8]         M0[7]       M0[6]             M0[5]      M0[4]              M0[3]           M0[2]              M0[1]

1         00001          M1[8]         M1[7]       M1[6]             M1[5]      M1[4]              M1[3]           M1[2]              M1[1]

2         00010          M2[8]         M2[7]       M2[6]             M2[5]      M2[4]              M2[3]           M2[2]              M2[1]

3         00011          M3[8]         M3[7]       M3[6]             M3[5]      M3[4]              M3[3]           M3[2]              M3[1]

4         00100          unused        N0[6]       N0[5]             N0[4]      N0[3]              N0[2]           N0[1]              N0[0]

5         00101          unused        N1[6]       N1[5]             N1[4]      N1[3]              N1[2]           N1[1]              N1[0]

6         00110          unused        N2[6]       N2[5]             N2[4]      N2[3]              N2[2]           N2[1]              N2[0]

7         00111          unused        N3[6]       N3[5]             N3[4]      N3[3]              N3[2]           N3[1]              N3[0]

8         01000          unused    BYPASS0         PS0[1]         PS0[0]        P0[1]              P0[0]           CP0[1]             CP0[0]

9         01001          unused    BYPASS1         PS1[1]         PS1[0]        P1[1]              P1[0]           CP1[1]             CP1[0]

10        01010          unused    BYPASS2         PS2[1]         PS2[0]        P2[1]              P2[0]           CP2[1]             CP2[0]

11        01011          unused    BYPASS3         PS3[1]         PS3[0]        P3[1]              P3[0]           CP3[1]             CP3[0]

12        01100          reserved  LVDS_SEL0[Q3]   LVDS_SEL0[Q2]  reserved      reserved  LVDS_SEL0[Q1]         LVDS_SEL0[Q0]         reserved

13        01101          reserved  LVDS_SEL1[Q3]   LVDS_SEL1[Q2]  reserved      reserved  LVDS_SEL1[Q1]         LVDS_SEL1[Q0]         reserved

14        01110          reserved  LVDS_SEL2[Q3]   LVDS_SEL2[Q2]  reserved      reserved  LVDS_SEL2[Q1]         LVDS_SEL2[Q0]         reserved

15        01111          reserved  LVDS_SEL3[Q3]   LVDS_SEL3[Q2]  reserved      reserved  LVDS_SEL3[Q1]         LVDS_SEL3[Q0]         reserved

16        10000          reserved  OE0[Q3]         OE0[Q2]        reserved      reserved           OE0[Q1]         OE0[Q0]            reserved

17        10001          reserved  OE1[Q3]         OE1[Q2]        reserved      reserved           OE1[Q1]         OE1[Q0]            reserved

18        10010          reserved  OE2[Q3]         OE2[Q2]        reserved      reserved           OE2[Q1]         OE2[Q0]            reserved

19        10011          reserved  OE3[Q3]         OE3[Q2]        reserved      reserved           OE3[Q1]         OE3[Q0]            reserved

20        10100          reserved  reserved        reserved       reserved      reserved           reserved        unused             unused

21        10101          unused        unused      unused         unused        unused             unused          unused             unused

22        10110          unused        unused      unused         unused        unused             unused          unused             unused

23        10111          unused        unused      unused         unused        unused             unused          unused             unused

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Table 3C. I2C Function   Descriptions

Bits                                   Name                   Function

                              Input Clock Divider Register n  Sets the PLL input clock divider. The divider value has the range of 1, 2, 4

Pn[1:0]                       (n = 0...3)                     and 5. See Table 3F. Pn[1:0] bits are programmed with values to support

                                                              default configuration settings for FSEL[1:0].

                                                              Sets the PLL input clock prescaler value. Valid prescaler values are x0.5, x1

PSn(1:0)                      Input Prescaler Register n      or x2. See Table 3F. Set prescaler to x2 for optimum phase noise

                              (n = 0...3)                     performance. PSn[1:0] bits are programmed with values to support default

                                                              configuration settings for FSEL[1:0].

                                                              Sets the integer feedback divider value. Based on the FemtoClock NG VCO

                         Integer Feedback Divider Register    range, the applicable feedback dividers settings are 16 thru 250. Please note

Mn[8:1]                                n                      the register value presents bits [8:1] of Mn, the LSB of Mn is not in the

                              (n = 0...3)                     register. Mn[8:1] bits are programmed with values to support default

                                                              configuration settings for FSEL[1:0].

                                                              Sets the output divider. The output divider value can range from 2, 3, 4, 5, 6

Nn[6:0]                       Output Divider Register n       and 8, 10, 12 to 126 (step: 2). See Table 3G for the output divider coding.

                              (n = 0...3)                     Nn[6:0] bits are programmed with values to support default configuration

                                                              settings for FSEL[1:0].

                              PLL Bandwidth Register n        Sets the FemtoClock NG PLL bandwidth by controlling the charge pump

CPn[1:0]                      (n = 0...3)                     current. See Table 3H. CPn[1:0] bits are programmed with values to support

                                                              default configuration settings for FSEL[1:0].

                                                              Bypasses PLL. Output of the prescaler is routed through the output divider

                              PLL Bypass Register n           N to the output fanout buffer. Programming a 1 to this bit bypasses the PLL.

BYPASSn                       (n = 0...3)                     Programming a 0 to this bit routes the output of the prescaler through the

                                                              PLL. BYPASSn bits are programmed with values to support default

                                                              configuration settings for FSEL[1:0].

OEn[Q0]                                                       Sets the outputs to Active or High Impedance. Programming a 0 to this bit

OEn[Q1]                       Output Enable Register n        sets the outputs to High Impedance. Programming a 1, sets the outputs to

OEn[Q2]                       (n = 0...3)                     active status. OEn[Q0], OEn[Q1], OEn[Q2], and OEn[Q3] bits are

OEn[Q3]                                                       programmed with values to support default configuration settings for

                                                              FSEL[1:0].

                                                              Sets the differential output style to either LVDS or LVPECL interface levels.

LVDS_SELn[Q0]                                                 Programming a 1 to this bit sets the output styles to LVDS levels.

LVDS_SELn[Q1]                 Output Style Register n         Programming a 0 to this bit sets the output styles to LVPECL levels.

LVDS_SELn[Q2]                 (n = 0...3)                     LVDS_SELn[Q0], LVDS_SELn[Q1], LVDS_SELn[Q2], and LVDS_SELn[Q3]

LVDS_SELn[Q3]                                                 bits are programmed with values to support default configuration settings for

                                                              FSEL[1:0].

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Table 3D. Feedback Divider Mn Coding

   Register Bit

         Mn[8:1]                           Feedback Divider Mn

   Do Not Use                                        1 thru 15

         00001000                                    16

         00001001                                    18

         00001010                                    20

         00001011                                    22

00001100 thru 00011111                               24 thru 62

         00100000                                    64

         00100001                                    66

         00100010                                    68

         00100011                                    70

         00100100                                    72

                  ...                                Mn

         00110010                                    100

         00110011                                    102

         00110100                                    104

         00110101                                    106

                  ...                                Mn

         01111010                                    244

         01111011                                    246

         01111100                                    248

         01111101                                    250

Note: Mn is always an even value. The Mn[0] bits are not implemented.

Table 3E. Input   Clock     Divider Pn and  Prescaler PSn        Coding

                                                                 Input Clock  Input Clock  Input    Frequency  (MHz)

                                                                 Divider      Prescaler

CLK_SEL           Input            P[1:0]            PS[1:0]           P      PS           Minimum             Maximum

                                                     00                  1    x1           10                  40

0                 XTAL             xx                01                  1    x0.5         20                  40

                                                     1x                  1    x2           5                   40

                                                     00                  1    x1           10                  120

                                   00                01                  1    x0.5         20                  240

                                                     1x                  1    x2           5                   60

                                                     00                  2    x1           20                  240

                                   01                01                  2    x0.5         40                  480

                                                     1x                  2    x2           10                  120

1                      CLK

                                                     00                  4    x1           40                  480

                                   10                01                  4    x0.5         80                  800

                                                     1x                  4    x2           20                  240

                                                     00                  5    x1           50                  600

                                   11                01                  5    x0.5         100                 800

                                                     1x                  5    x2           25                  300

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Table  3F.  Output Divider         Nn  Coding

            Register Bit                       Output Divider                                 Output Frequency       Range

             Nn[6:0]                                 N                               fOUT_MIN (MHz)                  fOUT_MAX (MHz)

             000000X                                 2                                                   Do Not Use

             0000010                                 2                               955                                    1250

             0000011                                 3                               636.67                                 833.33

             0000100                                 4                               477.5                                  625

             0000101                                 5                               382                                    500

             000011X                                 6                               318.33                                 416.67

             000100X                                 8                               238.75                                 312.5

             000101X                                 10                              191                                    250

             000110X                                 12                              159.1667                               208.33

             000111X                                 14                              136.4286                               178.57

             001000X                                 16                              119.375                                156.25

                  ...                          N (even integer)                      (1910 ÷ N)                      (2500 ÷ N)

             111101X                                 124                             15.40                                  20.16

             111111X                                 126                             15.16                                  19.84

NOTE: X denotes “don’t care”.

Table 3G. Charge Pump CP Settings

            Register Bit                             Feedback Divider (M) Value      Range

       CPn1               CPn0                       Minimum                         Maximum

       0                  0                          16                              48

       0                  1                          48                              100

       1                  0                          100                             250

       1                  1                          192                             250

NOTE: FemtoClock NG PLL stability is only      guaranteed over the feedback divider  ranges listed   is  Table  3G.

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Power-up Default Configuration Description

The IDT8T49N004I supports a variety of options such as different                      outputs that are enabled after power-up, specified over the industrial

output styles, number of programmed default frequencies, output en-                   temperature range and housed in a lead-free (6/6 RoHS) VFQFN

able and operating temperature range. The device options and de-                      package.

fault frequencies must be specified at the time of order and are

programmed by IDT prior to shipment. The document, Programma-                         Other order codes with respective programmed frequencies are

ble FemtoClock® NG Product Ordering Guide specifies the available                     available from IDT upon request. After power-up changes to the out-

order codes, including the device options and default frequency con-                  put frequencies are controlled by FSEL[1:0] or the I2C interface.

figurations. Example part number: 8T49N004A-007NLGI, specifies a                      Changes to the style (LVDS or LVPECL) and state (active or high im-

quad frequency clock generator with default frequencies of                            pedance) of each individual output can also be controlled with the I2C

106.25MHz, 133.333MHz, 156.25MHz and 156.25MHz, with 4 LVDS                           interface after power up.

Table 3H. Power-up Default Settings

                                                                      PLL State                           Output State                              Output Style

FSEL1             FSEL0                   Frequency                (On or Bypass)                (Active or High Impedance)                    (LVDS or LVPECL)

0 (default)    0 (default)              Frequency 0                PLL State 0                            Output State 0                            Output Style 0

     0                1                 Frequency 1                PLL State 1                            Output State 1                            Output Style 1

     1                0                 Frequency 2                PLL State 2                            Output State 2                            Output Style 2

     1                1                 Frequency 3                PLL State 3                            Output State 3                            Output Style 3

Serial Interface Configuration Description

The IDT8T49N004I has an I2C-compatible configuration interface to                     Read and write block transfers can be stopped after any complete

access any of the internal registers (Table 3B) for frequency and PLL                 byte transfer. It is recommended to terminate the I2C read or write

parameter programming. The IDT8T49N004I acts as a slave device                        transfer after accessing byte #23 by sending a stop command.

on the I2C bus and has the address 0b1101110. The interface                           For full electrical I2C compliance, it is recommended to use external

accepts byte-oriented block write and block read operations. An                       pull-up resistors for SDATA and SCLK. The internal pull-up resistors

address byte (P) specifies the register address (Table 3B) as the byte                have a size of 50k typical.

position of the first register to write or read. Data bytes (registers) are

accessed in sequential order from the lowest to the highest byte

(most significant bit first, see Table 3I, 3J).

Table 3I. Block Write Operation

Bit               1             2:8              9      10         11:18              19    20:27         28         29-36      37             ...             ...       ...

Description    START     Slave Address    W (0)         ACK        Address Byte P     ACK   Data Byte     ACK        Data Byte  ACK        Data Byte       ACK           STOP

                                                                                                 (P)                 (P+1)                     ...

Length (bits)     1               7              1          1      8                  1          8        1          8          1              8               1         1

Table 3J. Block Read Operation

Bit            1         2:8         9    10        11:18      19  20              21:27    28        29  30:37      38         39-46      47       ...             ...  ...

Description              Slave       W    A         Address    A   Repeated        Slave    R         A   Data Byte  A          Data Byte  A        Data Byte       A

               START     Address     (0)  C         byte P     C   START           Address  (1)       C   (P)        C          (P+1)      C          ...           C    STOP

                                          K                    K                                      K              K                     K                        K

Length (bits)  1            7        1    1          8         1   1               7        1         1      8       1          8          1          8             1    1

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Absolute Maximum Ratings

NOTE: Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These ratings are stress

specifications only. Functional operation of product at these conditions or any conditions beyond those listed in the DC Characteristics or AC

Characteristics is not implied. Exposure to absolute maximum rating conditions for extended periods may affect product reliability.

Item                                                    Rating

Supply Voltage, VCC                                     3.63V

Inputs, VI

XTAL_IN                                                 0V to 2V

Other Input                                             -0.5V to VCC + 0.5V

Outputs, IO (LVPECL)

Continuous Current                                      50mA

Surge Current                                           100mA

Outputs, IO (SDATA)                                     10mA

Outputs, IO (LVDS)

Continuous Current                                      10mA

Surge Current                                           15mA

Package Thermal Impedance, JA                          33.1C/W (0 mps)

Storage Temperature, TSTG                               -65C to 150C

DC Electrical Characteristics

Table 4A. Power Supply DC Characteristics,      VCC = VCCO = 3.3V  ±  5%,  VEE = 0V, TA  =  -40°C to 85°C

Symbol            Parameter                     Test Conditions            Minimum          Typical        Maximum                              Units

VCC               Core Supply Voltage                                      3.135            3.3            3.465                                V

VCCA              Analog Supply Voltage                                    VCC – 0.32       3.3            VCC                                  V

VCCO              Output Supply Voltage                                    3.135            3.3            3.465                                V

ICCA              Analog Supply Current                                                                    32                                   mA

IEE               Power Supply Current          LVPECL                                                     192                                  mA

ICC               Power Supply Current          LVDS                                                       125                                  mA

ICCO              Output Supply Current         LVDS                                                       85                                   mA

Table 4B.    Power Supply DC Characteristics,   VCC = VCCO = 2.5V  ±  5%,  VEE = 0V, TA  =  -40°C to 85°C

Symbol            Parameter                     Test Conditions            Minimum          Typical        Maximum                              Units

VCC               Core Supply Voltage                                      2.375            2.5            2.625                                V

VCCA              Analog Supply Voltage                                    VCC – 0.28       2.5            VCC                                  V

VCCO              Output Supply Voltage                                    2.375            2.5            2.625                                V

ICCA              Analog Supply Current                                                                    28                                   mA

IEE               Power Supply Current          LVPECL                                                     184                                  mA

ICC               Power Supply Current          LVDS                                                       122                                  mA

ICCO              Output Supply Current         LVDS                                                       82                                   mA

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IDT8T49N004I Data Sheet                                   PROGRAMMABLE FEMTOCLOCK® NG LVPECL/LVDS CLOCK GENERATOR WITH 4-OUTPUTS

Table 4C. LVCMOS/LVTTL DC Characteristics, VCC = VCCO = 3.3V ± 5% or 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol  Parameter                                                Test Conditions             Minimum            Typical  Maximum      Units

        Input High       SCLK, SDATA,                            VCC = 3.3V                            2                 VCC + 0.3       V

VIH     Voltage          CLK_SEL, FSEL[1:0]                      VCC = 2.5V                           1.7                VCC + 0.3       V

                         SCLK, SDATA, CLK_SEL                    VCC = 3.3V                           -0.3               0.8             V

VIL     Input Low        SCLK, SDATA, CLK_SEL                    VCC = 2.5V                           -0.3               0.7             V

        Voltage

                         FSEL[1:0]                               VCC = 3.3V or 2.5V                                      0.5             V

        Input            SCLK, SDATA                      VCC    = VIN = 3.465V or 2.625V                                     5          µA

IIH     High Current     CLK_SEL, FSEL[1:0]               VCC    = VIN = 3.465V or 2.625V                                150             µA

        Input            SCLK, SDATA                      VCC =  3.465V or 2.625V, VIN = 0V           -150                               µA

IIL     Low Current      CLK_SEL, FSEL[1:0]               VCC =  3.465V or 2.625V, VIN = 0V            -5                                µA

        Output           LOCK                                    VCCO = 3.465V                        2.6                                V

VOH     High Voltage;

        NOTE 1           LOCK                                    VCCO = 2.625V                        1.8                                V

        Output

VOL     Low Voltage;     LOCK                             VCCO = 3.465V or 2.625V                                        0.5             V

        NOTE 1

NOTE 1: Outputs terminated with 50 to VCCO/2. In the Parameter Measurement Information Section, see Output Load Test Circuit Diagrams.

Table 4D. Differential DC Characteristics, VCC = VCCO = 3.3V ± 5% or 2.5V            ±     5%, VEE =       0V,  TA = -40°C to 85°C

Symbol  Parameter                                         Test Conditions                    Minimum            Typical  Maximum      Units

IIH     Input                 CLK, nCLK             VCC = VIN = 3.465V or 2.625V                                         150             µA

        High Current

        Input                 nCLK              VCC = 3.465V or 2.625V, VIN = 0V             -150                                        µA

IIL     Low Current           CLK               VCC = 3.465V or 2.625V, VIN = 0V                  -5                                     µA

VPP     Peak-to-Peak Voltage                                                                 0.15                        1.3             V

VCMR    Common Mode Input Voltage;                                                           VEE                         VCC – 0.85      V

        NOTE 1

NOTE 1: Common mode input voltage is at the cross point.

Table 4E. LVPECL DC Characteristics, VCC = VCCO = 3.3V±5%, VEE = 0V, TA = -40°C to 85°C

Symbol  Parameter                                         Test Conditions                  Minimum          Typical      Maximum      Units

VOH     Output High Voltage; NOTE 1                                                        VCCO – 1.1                    VCCO – 0.75     V

VOL     Output Low Voltage; NOTE 1                                                         VCCO – 2.0                    VCCO – 1.6      V

VSWING  Peak-to-Peak Output Voltage Swing                                                    0.6                         1.0             V

NOTE 1: Outputs termination with 50 to VCCO – 2V.

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Table 4F. LVPECL DC Characteristics, VCC = VCCO = 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol     Parameter                                Test Conditions  Minimum               Typical    Maximum      Units

VOH        Output High Voltage; NOTE 1                               VCCO – 1.2                       VCCO – 0.75  V

VOL        Output Low Voltage; NOTE 1                                VCCO – 2.0                       VCCO – 1.5   V

VSWING     Peak-to-Peak Output Voltage Swing                         0.5                              1.0          V

NOTE 1: Outputs termination with 50 to VCCO – 2V.

Table 4G. LVDS DC Characteristics, VCC = VCCO = 3.3V±5%, VEE = 0V, TA = -40°C to 85°C

Symbol            Parameter                         Test Conditions  Minimum               Typical    Maximum      Units

VOD               Differential Output Voltage                        247                   345        454          mV

VOD              VOD Magnitude Change                                                                50           mV

VOS               Offset Voltage                                     1.15                  1.25       1.375        V

VOS              VOS Magnitude Change                                                                50           mV

Table 4H. LVDS DC Characteristics, VCC = VCCO = 2.5V ± 5%, VEE = 0V, TA = -40°C to 85°C

Symbol            Parameter                         Test Conditions  Minimum               Typical    Maximum      Units

VOD               Differential Output Voltage                        230                   340        454          mV

VOD              VOD Magnitude Change                                                                50           mV

VOS               Offset Voltage                                     1.15                  1.25       1.375        V

VOS              VOS Magnitude Change                                                                50           mV

Table 5. Crystal Characteristics

Parameter                                           Test Conditions  Minimum               Typical    Maximum      Units

Mode of Oscillation                                                                      Fundamental

Frequency                                                            10                               40           MHz

Load Capacitance (CL)                                                10                               18           pF

Equivalent Series Resistance (ESR)                                                                    50           

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AC Electrical Characteristics

Table 6A. PCI Express Jitter Specifications, VCC = VCCO = 3.3V             ±  5% or 2.5V  ± 5%, VEE  = 0V, TA =  -40°C to 85°C

                                                                                                                 PCIe Industry

Symbol            Parameter                       Test Conditions             Minimum     Typical    Maximum     Specification                    Units

tj                Phase Jitter       ƒ = 100MHz, 25MHz Crystal Input

(PCIe Gen 1)      Peak-to-Peak;      Evaluation Band: 0Hz - Nyquist                       8.3        13.2                       86                ps

                  NOTE 1, 4                       (clock frequency/2)

tREFCLK_HF_RMS    Phase Jitter RMS;  ƒ = 100MHz, 25MHz Crystal Input

(PCIe Gen 2)      NOTE 2, 4          High Band: 1.5MHz - Nyquist                          0.78       1.35                       3.1               ps

                                                  (clock frequency/2)

tREFCLK_LF_RMS    Phase Jitter RMS;  ƒ = 100MHz, 25MHz Crystal Input                      0.05       0.10                       3.0               ps

(PCIe Gen 2)      NOTE 2, 4          Low Band: 10kHz - 1.5MHz

tREFCLK_RMS       Phase Jitter RMS;  ƒ = 100MHz, 25MHz Crystal Input

(PCIe Gen 3)      NOTE 3, 4          Evaluation Band: 0Hz - Nyquist                       0.175      0.34                       0.8               ps

                                                  (clock frequency/2)

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions. For additional information, refer to the PCI Express Application Note section in the datasheet.

NOTE 1: Peak-to-Peak jitter after applying system transfer function for the Common Clock Architecture. Maximum limit for PCI Express Gen 1

is 86ps peak-to-peak for a sample size of 106 clock periods.

NOTE 2: RMS jitter after applying the two evaluation bands to the two transfer functions defined in the Common Clock Architecture and

reporting the worst case results for each evaluation band. Maximum limit for PCI Express Generation 2 is 3.1ps RMS for tREFCLK_HF_RMS

(High Band) and 3.0ps RMS for tREFCLK_LF_RMS (Low Band).

NOTE 3: RMS jitter after applying system transfer function for the common clock architecture. This specification is based on the PCI Express

Base Specification Revision 0.7, October 2009 and is subject to change pending the final release version of the specification.

NOTE 4: This parameter is guaranteed by characterization. Not tested in production.

IDT8T49N004ANLGI  REVISION A    OCTOBER 15, 2013                       13                            ©2013 Integrated Device Technology, Inc.
IDT8T49N004I Data Sheet                             PROGRAMMABLE FEMTOCLOCK® NG LVPECL/LVDS CLOCK GENERATOR WITH 4-OUTPUTS

Table 6B.     AC Characteristics, VCC = VCCO     =  3.3V ± 5% or 2.5V ± 5% VEE =        0V, TA = -40°C  to 85°

Symbol        Parameter                             Test Conditions                     Minimum         Typical  Maximum         Units

fDIFF_IN      Differential Input Frequency                                              10                       312.5           MHz

fVCO          VCO Frequency                                                             1910                     2500            MHz

                                                    25MHz Crystal, fOUT = 100MHz,

                                                    Integration Range:                                  258      332                              fs

                                                    12kHz – 20MHz

                                                    25MHz Crystal, fOUT = 125MHz,

                                                    Integration Range: 12kHz –                          220      291                              fs

                                                    20MHz

                                                    25MHz Crystal, fOUT = 125MHz,

                                                    Integration Range: 10kHz –                          164      232                              fs

                                                    1MHz

                                                    25MHz Crystal, fOUT =

                                                    156.25MHz, Integration Range:                       228      306                              fs

tjit(Ø)       RMS Phase Jitter, Random;             12kHz – 20MHz

              NOTE 1                                25MHz Crystal, fOUT =

                                                    156.25MHz, Integration Range:                       175      234                              fs

                                                    10kHz – 1MHz

                                                    25MHz Crystal, fOUT = 250MHz,

                                                    Integration Range: 12kHz –                          212      292                              fs

                                                    20MHz

                                                    30.72MHz Crystal, fOUT =

                                                    491.52MHz, Integration Range:                       213      299                              fs

                                                    12kHz – 20MHz

                                                    19.44MHz Crystal, fOUT =

                                                    622.08MHz, Integration Range:                       280      386                              fs

                                                    12kHz – 20MHz

tsk(o)        Output Skew;       LVPECL Outputs     LVDS_SEL = 0                                                 45                               ps

              NOTE 2, 3          LVDS Outputs       LVDS_SEL = 1                                                 45                               ps

tR / tF       Output             LVPECL Outputs     20% - 80%, LVDS_SEL = 0             100                      400                              ps

              Rise/Fall Time     LVDS Outputs       20% - 80%, LVDS_SEL = 1             100                      400                              ps

                                                    N > 3 Output Divider;               47                       53                               %

odc           Output Duty Cycle                     LVDS_SEL = 0 or 1

                                                    N  3 Output Divider;               42                       58                               %

                                                    LVDS_SEL = 0 or 1

tLOCK         PLL Lock Time;     LOCK Output                                                                     20                               ms

              NOTE 3, 4

              Transition

tTRANSITION   Time;              LOCK Output                                                                     20                               ms

              NOTE 3, 4

NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is

mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium

has been reached under these conditions.

NOTE 1: Refer to Phase Noise Plots.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at the differential

crosspoints.

NOTE 3: These parameters are guaranteed by characterization. Not tested in production.

NOTE 4: Refer to tLOCK and tTRANSITION in Parameter Measurement Information.

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Typical Phase Noise at 100MHz (3.3V)

Noise Power (dBc/Hz)

                                                    Offset Frequency (Hz)

Typical Phase Noise at 125MHz (3.3V)

Noise Power (dBc/Hz)

                                                    Offset Frequency (Hz)

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Typical               Phase       Noise  at  156.25MHz (3.3V)

Noise Power (dBc/Hz)

                                                    Offset Frequency (Hz)

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Parameter         Measurement        Information

2V                                                             2V

      2V                                                             2V

VCC,                                                           VCC,

VCCO  VCCA                                                     VCCO

                                                                     VCCA

-1.3V ± 0.165V                                                 -0.5V ± 0.125V

3.3V LVPECL Output Load AC Test      Circuit          2.5V LVPECL Output Load AC Test Circuit

                                                                                                                      SCOPE

                         VCC,                                                  VCC,                           Qx

      3.3V ±5%           VCCO                                     2.5V±5%      VCCO

                               VCCA                            POWER SUPPLY          VCCA

                                                               +  Float GND –

                                                                                                              nQx

3.3V LVDS Output Load AC Test Circuit                 2.5V LVDS Output         Load  AC     Test Circuit

      VCC

      nCLK

      CLK

      VEE

Differential Input Levels                             RMS Phase Jitter

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Parameter Measurement         Information, continued

nQx                                                   nQ[0:3]

Qx                                                    Q[0:3]

nQy

Qy

Output Skew                                         Output Duty Cycle/Pulse Width/Period

nQ[0:3]                                             nQ[0:3]

                                                                    80%                   80%

                                                                                                         VOD

                                                               20%                                       20%

Q[0:3]                                              Q[0:3]

                                                                    tR                    tF

LVPECL Output Rise/Fall Time                        LVDS Output Rise/Fall Time

Offset Voltage Setup                                Differential Output Voltage Setup

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Parameter Measurement Information, continued

LockTime & Transition Time

Applications Information

Recommendations for Unused Input and Output                               Pins

Inputs:                                                                       Outputs:

LVCMOS Control Pins                                                           LVPECL Outputs

All control pins have internal pullups or pulldowns; additional               All unused LVPECL outputs can be left floating. We recommend that

resistance is not required but can be added for additional protection.        there is no trace attached. Both sides of the differential output pair

A 1k resistor can be used.                                                   should either be left floating or terminated.

CLK/nCLK Inputs                                                               LVDS Outputs

For applications not requiring the use of the differential input, both        All unused LVDS output pairs can be either left floating or terminated

CLK and nCLK can be left floating. Though not required, but for               with 100 across. If they are left floating, there should be no trace

additional protection, a 1k resistor can be tied from CLK to ground.         attached.

Crystal Inputs

For applications not requiring the use of the crystal oscillator input,

both XTAL_IN and XTAL_OUT can be left floating. Though not

required, but for additional protection, a 1k resistor can be tied from

XTAL_IN to ground.

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Wiring the Differential Input to Accept Single-Ended Levels

Figure 1 shows how a differential input can be wired to accept single          line impedance. For most 50 applications, R3 and R4 can be 100.

ended levels. The reference voltage V1= VCC/2 is generated by the              The values of the resistors can be increased to reduce the loading for

bias resistors R1 and R2. The bypass capacitor (C1) is used to help            slower and weaker LVCMOS driver. When using single-ended

filter noise on the DC bias. This bias circuit should be located as close      signaling, the noise rejection benefits of differential signaling are

to the input pin as possible. The ratio of R1 and R2 might need to be          reduced. Even though the differential input can handle full rail

adjusted to position the V1 in the center of the input voltage swing.          LVCMOS signaling, it is recommended that the amplitude be

For example, if the input clock swing is 2.5V and VCC = 3.3V, R1 and           reduced. The datasheet specifies a lower differential amplitude,

R2 value should be adjusted to set V1 at 1.25V. The values below are           however this only applies to differential signals. For single-ended

for when both the single ended swing and VCC are at the same                   applications, the swing can be larger, however VIL cannot be less

voltage. This configuration requires that the sum of the output                than -0.3V and VIH cannot be more than VCC + 0.3V. Though some

impedance of the driver (Ro) and the series resistance (Rs) equals             of the recommended components might not be used, the pads

the transmission line impedance. In addition, matched termination at           should be placed in the layout. They can be utilized for debugging

the input will attenuate the signal in half. This can be done in one of        purposes. The datasheet specifications are characterized and

two ways. First, R3 and R4 in parallel should equal the transmission           guaranteed by using a differential signal.

Figure 1. Recommended         Schematic for Wiring  a  Differential Input      to  Accept  Single-ended Levels

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Overdriving the XTAL Interface

The XTAL_IN input can be overdriven by an LVCMOS driver or by one                can be done in one of two ways. First, R1 and R2 in parallel should

side of a differential driver through an AC coupling capacitor. The              equal the transmission line impedance. For most 50 applications,

XTAL_OUT pin can be left floating. The amplitude of the input signal             R1 and R2 can be 100. This can also be accomplished by removing

should be between 500mV and 1.8V and the slew rate should not be                 R1 and changing R2 to 50. The values of the resistors can be

less than 0.2V/nS. For 3.3V LVCMOS inputs, the amplitude must be                 increased to reduce the loading for a slower and weaker LVCMOS

reduced from full swing to at least half the swing in order to prevent           driver. Figure 2B shows an example of the interface diagram for an

signal interference with the power rail and to reduce internal noise.            LVPECL driver. This is a standard LVPECL termination with one side

Figure 2A shows an example of the interface diagram for a high                   of the driver feeding the XTAL_IN input. It is recommended that all

speed 3.3V LVCMOS driver. This configuration requires that the sum               components in the schematics be placed in the layout. Though some

of the output impedance of the driver (Ro) and the series resistance             components might not be used, they can be utilized for debugging

(Rs) equals the transmission line impedance. In addition, matched                purposes. The datasheet specifications are characterized and

termination at the crystal input will attenuate the signal in half. This         guaranteed by using a quartz crystal as the input.

Figure 2A. General Diagram for LVCMOS Driver to XTAL Input Interface

Figure 2B. General Diagram for LVPECL           Driver  to  XTAL          Input  Interface

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3.3V Differential Clock Input Interface

The CLK /nCLK accepts LVDS, LVPECL, HCSL and other differential                   interfaces suggested here are examples only. If the driver is from

signals. Both VSWING and VOH must meet the VPP and VCMR input                     another vendor, use their termination recommendation. Please

requirements. Figures 3A to 3D show interface examples for the                    consult with the vendor of the driver component to confirm the driver

CLK/nCLK input driven by the most common driver types. The input                  termination requirements.

                                                                                                                                        3.3V

                                  3.3V                                            3.3V

                                                          3.3V

        3.3V

                                                                                                Zo = 50Ω

                                                                                                                                  CLK

                                                    CLK                                         Zo = 50Ω

                                                                                                                                  nCLK

                                                                                        LVPECL                                          Differential

                                                    nCLK                                                                                Input

                                                          Differential                                                 R1   R2

              LVPECL                                      Input                                                        50Ω  50Ω

                                                                                                                       R2

                                                                                                                       50Ω

Figure  3A.   CLK/nCLK Input Driven     by  a                                     Figure 3B.  CLK/nCLK Input Driven         by a

              3.3V LVPECL Driver                                                              3.3V LVPECL Driver

        3.3V                                              3.3V

                                                                                                                                        3.3V

                                                                                  3.3V

                                                                                                             Zo = 50Ω

                      *R3

                                                    CLK

                                                                                                                                  CLK

                                                                                                                            R1

                                                                                                                            100Ω

                                                    nCLK                                                                          nCLK

                      *R4                                       Differential                                 Zo = 50Ω

        HCSL                                                    Input                   LVDS                                                  Receiver

Figure 3C.    CLK/nCLK Input Driven by a                                          Figure 3D.  CLK/nCLK Input Driven by a 3.3V LVDS Driver

              3.3V HCSL Driver

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2.5V Differential Clock Input Interface

The CLK /nCLK accepts LVDS, LVPECL, HCSL and other differential                                                   interfaces suggested here are examples only. If the driver is from

signals. Both VSWING and VOH must meet the VPP and VCMR input                                                     another vendor, use their termination recommendation. Please

requirements. Figures 4A to 4D show interface examples for the                                                    consult with the vendor of the driver component to confirm the driver

CLK/nCLK input driven by the most common driver types. The input                                                  termination requirements.

                                                                                                                                                                        2.5V

                                                            2.5V                                                  2.5V

                                                                                          2.5V

        2.5V                                                R3         R4

                                                            250       250                                                     Zo = 50

                                    Zo = 50                                                                                                                      CLK

                                                                                    CLK                                         Zo = 50

                                    Zo = 50                                                                                                                      nCLK

                                                                                                                        LVPECL                                          Differential

                                                                                    nCLK                                                                                Input

                                                                                          Differential                                                 R1   R2

              LVPECL                                                                      Input                                                        50  50

                                                                R1         R2

                                                                62.5      62.5

                                                                                                                                                       R3

                                                                                                                                                       18

Figure  4A.   CLK/nCLK Input Driven                                    by a                                       Figure 4B.  CLK/nCLK Input Driven         by a

              2.5V LVPECL Driver                                                                                              2.5V LVPECL Driver

        2.5V                                                                              2.5V

                                                                                                                                                                        2.5V

                                                                                                                  2.5V

                                                Zo  =  50                                                                                   Zo = 50

                         *R3        33

                                                                                    CLK

                                                                                                                                                                  CLK

                                                Zo  =  50                                                                                                  R1

                                                                                                                                                            100

                                                                                    nCLK                                                                          nCLK

                         *R4        33                                                         Differential                                 Zo = 50

        HCSL                                                    R1             R2               Input                   LVDS                                                  Differential

                                                                50            50                                                                                            Input

              *Optional  – R3  and  R4 can  be  0

Figure 4C.    CLK/nCLK Input Driven by a                                                                          Figure 4D.  CLK/nCLK Input Driven by a 2.5V LVDS Driver

              2.5V HCSL Driver

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LVDS Driver Termination

For a general LVDS interface, the recommended value for the               standard termination schematic as shown in Figure 5A can be used

termination impedance (ZT) is between 90 and 132. The actual            with either type of output structure. Figure 5B, which can also be

value should be selected to match the differential impedance (Z0) of      used with both output types, is an optional termination with center tap

your transmission line. A typical point-to-point LVDS design uses a       capacitance to help filter common mode noise. The capacitor value

100 parallel resistor at the receiver and a 100 differential            should be approximately 50pF. If using a non-standard termination, it

transmission-line environment. In order to avoid any                      is recommended to contact IDT and confirm if the output structure is

transmission-line reflection issues, the components should be             current source or voltage source type. In addition, since these

surface mounted and must be placed as close to the receiver as            outputs are LVDS compatible, the input receiver’s amplitude and

possible. IDT offers a full line of LVDS compliant devices with two       common-mode input range should be verified for compatibility with

types of output structures: current source and voltage source. The        the output.

Termination for 3.3V LVPECL Outputs

The clock layout topology shown below is a typical termination for        transmission lines. Matched impedance techniques should be used

LVPECL outputs. The two different layouts mentioned are                   to maximize operating frequency and minimize signal distortion.

recommended only as guidelines.                                           Figures 6A and 6B show two different layouts which are

                                                                          recommended only as guidelines. Other suitable clock layouts may

The differential outputs are low impedance follower outputs that          exist and it would be recommended that the board designers

generate ECL/LVPECL compatible outputs. Therefore, terminating            simulate to guarantee compatibility across all printed circuit and clock

resistors (DC current path to ground) or current sources must be          component process variations.

used for functionality. These outputs are designed to drive 50

Figure  6A. 3.3V LVPECL        Output Termination

                                    R3      3.3V  R4

                                    125          125        3.3V

        3.3V

                         Zo =  50

                                                           +

                                                           _

        LVPECL           Zo =  50                            Input

                                        R1            R2

                                        84           84

Figure  6B. 3.3V LVPECL        Output Termination

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Termination for 2.5V LVPECL Outputs

Figure 7A and Figure 9B show examples of termination for 2.5V             level. The R3 in Figure 7B can be eliminated and the termination is

LVPECL driver. These terminations are equivalent to terminating 50       shown in Figure 7C.

to VCCO – 2V. For VCCO = 2.5V, the VCCO – 2V is very close to ground

                                                                                                                            2.5V

                                       2.5V                               VCCO = 2.5V

                                                              2.5V

VCCO = 2.5V

                                       R1        R3                                            50

                                       250       250

                          50                                                                                            +

                                                           +                                   50

                          50                                                                                            –

                                                           –              2.5V LVPECL  Driver

                                                                                                            R1  R2

2.5V LVPECL       Driver                                                                                    50  50

                                           R2        R4

                                           62.5      62.5

                                                                                                                R3

                                                                                                                18

Figure 7A. 2.5V LVPECL         Driver  Termination         Example        Figure 7B. 2.5V LVPECL    Driver  Termination  Example

                                                              2.5V

VCCO = 2.5V

                          50

                                                           +

                          50

                                                           –

2.5V LVPECL       Driver

                                           R1        R2

                                           50        50

Figure 7C. 2.5V LVPECL Driver Termination Example

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VFQFN EPAD Thermal Release Path

In order to maximize both the removal of heat from the package and           and dependent upon the package power dissipation as well as

the electrical performance, a land pattern must be incorporated on           electrical conductivity requirements. Thus, thermal and electrical

the Printed Circuit Board (PCB) within the footprint of the package          analysis and/or testing are recommended to determine the minimum

corresponding to the exposed metal pad or exposed heat slug on the           number needed. Maximum thermal and electrical performance is

package, as shown in Figure 6. The solderable area on the PCB, as            achieved when an array of vias is incorporated in the land pattern. It

defined by the solder mask, should be at least the same size/shape           is recommended to use as many vias connected to ground as

as the exposed pad/slug area on the package to maximize the                  possible. It is also recommended that the via diameter should be 12

thermal/electrical performance. Sufficient clearance should be               to 13mils (0.30 to 0.33mm) with 1oz copper via barrel plating. This is

designed on the PCB between the outer edges of the land pattern              desirable to avoid any solder wicking inside the via during the

and the inner edges of pad pattern for the leads to avoid any shorts.        soldering process which may result in voids in solder between the

                                                                             exposed pad/slug and the thermal land. Precautions should be taken

While the land pattern on the PCB provides a means of heat transfer          to eliminate any solder voids between the exposed heat slug and the

and electrical grounding from the package to the board through a             land pattern. Note: These recommendations are to be used as a

solder joint, thermal vias are necessary to effectively conduct from         guideline only. For further information, please refer to the Application

the surface of the PCB to the ground plane(s). The land pattern must         Note on the Surface Mount Assembly of Amkor’s Thermally/

be connected to ground through these vias. The vias act as “heat             Electrically Enhance Leadframe Base Package, Amkor Technology.

pipes”. The number of vias (i.e. “heat pipes”) are application specific

                         PIN  SOLDER            EXPOSED HEAT SLUG            SOLDER        PIN

PIN PAD                       GROUND PLANE                                   LAND PATTERN  PIN PAD

                                                THERMAL VIA                  (GROUND PAD)

Figure 6. P.C. Assembly for Exposed Pad Thermal Release Path – Side View (drawing not to scale)

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PCI Express Application Note

PCI Express jitter analysis methodology models the system

response to reference clock jitter. The block diagram below shows the

most frequently used Common Clock Architecture in which a copy of

the reference clock is provided to both ends of the PCI Express Link.

In the jitter analysis, the transmit (Tx) and receive (Rx) serdes PLLs

are modeled as well as the phase interpolator in the receiver. These

transfer functions are called H1, H2, and H3 respectively. The overall

system transfer function at the receiver is:

Hts = H3s  H1s – H2s

The jitter spectrum seen by the receiver is the result of applying this

system transfer function to the clock spectrum X(s) and is:

Ys = Xs  H3s  H1s – H2s

In order to generate time domain jitter numbers, an inverse Fourier

Transform is performed on X(s)*H3(s) * [H1(s) - H2(s)].                         PCIe Gen 2A Magnitude of Transfer Function

PCI Express Common Clock Architecture

For PCI Express Gen 1, one transfer function is defined and the

evaluation is performed over the entire spectrum: DC to Nyquist (e.g

for a 100MHz reference clock: 0Hz – 50MHz) and the jitter result is

reported in peak-peak.                                                          PCIe Gen 2B Magnitude of Transfer Function

                                                                                For PCI Express Gen 3, one transfer function is defined and the

                                                                                evaluation is performed over the entire spectrum. The transfer

                                                                                function parameters are different from Gen 1 and the jitter result is

                                                                                reported in RMS.

PCIe Gen 1 Magnitude of Transfer Function

For PCI Express Gen 2, two transfer functions are defined with 2

evaluation ranges and the final jitter number is reported in RMS. The

two evaluation ranges for PCI Express Gen 2 are 10kHz – 1.5MHz                  PCIe Gen 3 Magnitude of Transfer Function

(Low Band) and 1.5MHz – Nyquist (High Band). The plots show the

individual transfer functions as well as the overall transfer function Ht.      For a more thorough overview of PCI Express jitter analysis

                                                                                methodology, please refer to IDT Application Note PCI Express

                                                                                Reference Clock Requirements.

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Schematic Layout

Figure 9 shows an example of IDT8T49N004I application schematic.         In order to achieve the best possible filtering, it is recommended that

The schematic focuses on functional connections and is not               the placement of the filter components be on the device side of the

configuration specific. Refer to the pin description and functional      PCB as close to the power pins as possible. If space is limited, the

tables in the datasheet to ensure that the logic control inputs are      0.1uF capacitor in each power pin filter should be placed on the

properly set.                                                            device side of the PCB and the other components can be placed on

In this example, the device is operated at VCC = VCCO = VCCA = 3.3V      the opposite side.

rather than 2.5V. The CLK, nCLK inputs are provided by a 3.3V            Power supply filter recommendations are a general guideline to be

LVPECL driver and depicted with a Y-termination rather than the          used for reducing external noise from coupling into the devices. The

standard four resistor VCC-2V Thevinin termination for reasons of        VCC and VCCO filters start to attenuate noise at approximately 10kHz.

minimum termination power and layout simplicity. Three examples of       If a specific frequency noise component is known, such as switching

PECL terminations are shown for the outputs to demonstrate some          power supply frequencies, it is recommended that component values

of the design options available with LVPECL.                             be adjusted and if required, additional filtering be added. Additionally,

As with any high speed analog circuitry, the power supply pins are       good general design practices for power plane voltage stability

vulnerable to noise. To achieve optimum jitter performance, power        suggests adding bulk capacitances in the local area of all devices.

supply isolation is required. The IDT8T49N004I provides separate         The schematic example focuses on functional connections and is not

power supplies to isolate from coupling into the internal PLL.           configuration specific. Refer to the pin description and functional

                                                                         tables in the datasheet to ensure the logic control inputs are properly

                                                                         set.

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Figure 9. IDT8T49N004I Application Schematic

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LVPECL Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8T49N004I.

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8T49N004I is the sum of the core power plus the power dissipated in the load(s).

The following is the power dissipation for VCC = 3.465V, which gives worst case results.

NOTE: Please refer to Section 3 for details on calculating power dissipated in the load.

    •  Power (core)MAX = VCC_MAX * IEE_MAX = 3.465V * 192mA = 665.28mW

    •  Power (outputs)MAX = 31.55mW/Loaded Output pair

       If all outputs are loaded, the total power is 4 * 31.55mW = 126.2mW

Total Power_MAX (3.465V, with all outputs switching) = 665.28W + 126.2mW = 791.48W

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 33.1°C/W per Table 7 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

       85°C + 0.791W * 33.1°C/W = 111.2°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 7. Thermal Resistance JA for 32-Lead VFQFN, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                           1                 3

Multi-Layer PCB, JEDEC Standard Test Boards                         33.1°C/W                  28.1°C/W                   25.4°C/W

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3. Calculations and Equations.

The purpose of this section is to calculate the power dissipation for the LVPECL output pair.

LVPECL output driver circuit and termination are shown in Figure 12.

                              VCCO

                              Q1

                                                           VOUT

                                                RL

                                                50Ω

                                                VCCO - 2V

Figure 10. LVPECL Driver Circuit and Termination

To calculate worst case power dissipation into the load, use the  following  equations  which  assume  a  50  load,  and  a  termination  voltage  of

VCCO – 2V.

•  For logic high, VOUT = VOH_MAX = VCCO_MAX – 0.75V

   (VCCO_MAX – VOH_MAX) = 0.75V

•  For logic low, VOUT = VOL_MAX = VCCO_MAX – 1.6V

   (VCCO_MAX – VOL_MAX) = 1.6V

Pd_H is power dissipation when the output drives high.

Pd_L is the power dissipation when the output drives low.

Pd_H = [(VOH_MAX – (VCCO_MAX – 2V))/RL] * (VCCO_MAX – VOH_MAX) = [(2V – (VCCO_MAX – VOH_MAX))/RL] * (VCCO_MAX – VOH_MAX) =

[(2V – 0.75V)/50] * 0.75V = 18.75mW

Pd_L = [(VOL_MAX – (VCCO_MAX – 2V))/RL] * (VCCO_MAX – VOL_MAX) = [(2V – (VCCO_MAX – VOL_MAX))/RL] * (VCCO_MAX – VOL_MAX) =

[(2V – 1.6V)/50] * 1.6V = 12.80mW

Total Power Dissipation per output pair = Pd_H + Pd_L = 31.55mW

IDT8T49N004ANLGI  REVISION A  OCTOBER 15, 2013                        31                                       ©2013 Integrated Device Technology, Inc.
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LVDS Power Considerations

This section provides information on power dissipation and junction temperature for the IDT8T49N004I.

Equations and example calculations are also provided.

1.  Power Dissipation.

The total power dissipation for the IDT8T49N004I is the sum of the core power plus the analog power plus the power dissipated in the load(s).

The following is the power dissipation for VCC = 3.3V +5% = 3.465V, which gives worst case results.

    •  Power (core)MAX = VDD_MAX * (IDD_MAX + IDDA_MAX) = 3.465V * (125mA + 32mA) = 544mW

    •  Power (outputs)MAX = VDDO_MAX * IDDO_MAX = 3.465V * 85mA = 294.525mW

    Total Power_MAX = 544mW + 294.525mW = 876.645mW

2.  Junction Temperature.

Junction temperature, Tj, is the temperature at the junction of the bond wire and bond pad directly affects the reliability of the device. The

maximum recommended junction temperature is 125°C. Limiting the internal transistor junction temperature, Tj, to 125°C ensures that the bond

wire and bond pad temperature remains below 125°C.

       The equation for Tj is as follows: Tj = JA * Pd_total + TA

       Tj = Junction Temperature

       JA = Junction-to-Ambient Thermal Resistance

       Pd_total = Total Device Power Dissipation (example calculation is in section 1 above)

       TA = Ambient Temperature

In order to calculate junction temperature, the appropriate junction-to-ambient thermal resistance JA must be used. Assuming no air flow and

a multi-layer board, the appropriate value is 33.1°C/W per Table 8 below.

Therefore, Tj for an ambient temperature of 85°C with all outputs switching is:

    85°C + 0.877W * 33.1°C/W = 112.8°C. This is below the limit of 125°C.

This calculation is only an example. Tj will obviously vary depending on the number of loaded outputs, supply voltage, air flow and the type of

board (multi-layer).

Table 8. Thermal Resistance JA for 32-Lead VFQFN, Forced Convection

                                                                    JA by Velocity

Meters per Second                                                          0                           1  3

Multi-Layer PCB, JEDEC Standard Test Boards                         33.1°C/W                  28.1°C/W    25.4°C/W

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Reliability Information

Table 9. JA vs. Air Flow Table for a 32-Lead VFQFN

                                                     JA vs. Air Flow

Meters per Second                                    0                 1         3

Multi-Layer PCB, JEDEC Standard Test Boards          33.1°C/W          28.1°C/W  25.4°C/W

Transistor Count

The transistor count for IDT8T49N004I is: 26,856

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32-Lead VFQFN Package Outline                   and Dimensions

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Ordering Information

Table 10. Ordering Information

Part/Order Number               Marking         Package                    Shipping Packaging                       Temperature

8T49N004A-dddNLGI        IDT8T49N004A-dddNLGI   “Lead-Free” 32-Lead VFQFN  Tray                                     -40C to 85C

8T49N004A-dddNLGI8       IDT8T49N004A-dddNLGI   “Lead-Free” 32-Lead VFQFN  Tape & Reel                              -40C to 85C

NOTE: For the specific -ddd order codes, refer to the document Programmable FemtoClock® NG Product Ordering Guide.

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Revision History Sheet

Rev  Table               Page   Description of Change                                                          Date

                         9, 35  Changed name of the IDT8T49N00xI Programmable FemtoClock® NG Product Ordering

A                               Information document to Programmable FemtoClock® Ordering Product Information  8/20/2013

     T10                 35     Deleted quantity from Tape & Reel, Deleted Lead Free note.

                         1      Changed title to Programmable FemtoClock® NG LVPECL/LVDS Clock Generator with

                                4-Outputs.

A                        9      Changed text from ‘Programmable FemtoClock® Ordering Product Information’ to   9/26/13

                                ‘Programmable FemtoClock® NG Product Ordering Guide’.

     T10                 35     Changed Note from ‘Programmable FemtoClock® Ordering Product Information’ to

                                ‘Programmable FemtoClock® NG Product Ordering Guide’.

A    T5                  12     changed the min load capacitance from 12pF to 10pF                             10/22/13

IDT8T49N004ANLGI  REVISION A    OCTOBER 15, 2013       36                                   ©2013 Integrated Device Technology, Inc.
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DISCLAIMER Integrated Device Technology, Inc. (IDT) and its subsidiaries reserve the right to modify the products and/or specifications described herein at any time and at IDT’s sole discretion. All information in this document,

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guaranteed to perform the same way when installed in customer products. The information contained herein is provided without representation or warranty of any kind, whether express or implied, including, but not limited to, the

suitability of IDT’s products for any particular purpose, an implied warranty of merchantability, or non-infringement of the intellectual property rights of others. This document is presented only as a guide and does not convey any

license under intellectual property rights of IDT or any third parties.

IDT’s products are not intended for use in applications involving extreme environmental conditions or in life support systems or similar devices where the failure or malfunction of an IDT product can be reasonably expected to signifi-

cantly affect the health or safety of users. Anyone using an IDT product in such a manner does so at their own risk, absent an express, written agreement by IDT.

Integrated Device Technology, IDT and the IDT logo are registered trademarks of IDT. Other trademarks and service marks used herein, including protected names, logos and designs, are the property of IDT or their respective third

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8T49N004A-006NLGI       8T49N004A-059NLGI8  8T49N004A-053NLGI8  8T49N004A-062NLGI8  8T49N004A-056NLGI

8T49N004A-057NLGI8      8T49N004A-061NLGI   8T49N004A-059NLGI   8T49N004A-055NLGI   8T49N004A-061NLGI8

8T49N004A-063NLGI   8T49N004A-058NLGI8      8T49N004A-060NLGI   8T49N004A-053NLGI   8T49N004A-060NLGI8

8T49N004A-062NLGI   8T49N004A-055NLGI8      8T49N004A-057NLGI   8T49N004A-063NLGI8  8T49N004A-056NLGI8

8T49N004A-058NLGI   8T49N004A-066NLGI8      8T49N004A-065NLGI8  8T49N004A-064NLGI8  8T49N004A-066NLGI

8T49N004A-065NLGI   8T49N004A-064NLGI   8T49N004A-067NLGI8      8T49N004A-067NLGI   8T49N004A-068NLGI

8T49N004A-068NLGI8  8T49N004A-030NLGI       8T49N004A-000NLGI   8T49N004A-035NLGI8  8T49N004A-999NLGI8

8T49N004A-030NLGI8  8T49N004A-039NLGI8      8T49N004A-013NLGI   8T49N004A-033NLGI   8T49N004A-011NLGI8

8T49N004A-013NLGI8  8T49N004A-007NLGI       8T49N004A-006NLGI8  8T49N004A-007NLGI8  8T49N004A-037NLGI8

8T49N004A-034NLGI   8T49N004A-033NLGI8      8T49N004A-000NLGI8  8T49N004A-039NLGI   8T49N004A-037NLGI

8T49N004A-011NLGI   8T49N004A-008NLGI   8T49N004A-035NLGI       8T49N004A-034NLGI8  8T49N004A-999NLGI

8T49N004A-071NLGI   8T49N004A-071NLGI8      8T49N004A-073NLGI8  8T49N004A-073NLGI   8T49N004A-072NLGI8

8T49N004A-072NLGI   8T49N004A-048NLGI8      8T49N004A-047NLGI8  8T49N004A-045NLGI   8T49N004A-048NLGI

8T49N004A-070NLGI   8T49N004A-045NLGI8      8T49N004A-050NLGI8  8T49N004A-002NLGI   8T49N004A-050NLGI

8T49N004A-072NI8   8T49N004A-002NLGI8   8T49N004A-044NLGI      8T49N004A-054NLGI    8T49N004A-052NLGI8

8T49N004A-072NI   8T49N004A-054NLGI8   8T49N004A-052NLGI   8T49N004A-047NLGI      8T49N004A-070NLGI8

8T49N004A-051NLGI8  8T49N004A-046NLGI8      8T49N004A-044NLGI8  8T49N004A-051NLGI   8T49N004A-046NLGI
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