电子工程世界电子工程世界电子工程世界

产品描述

搜索

72V841L10PFG8

器件型号:72V841L10PFG8
器件类别:存储   
厂商名称:IDT (Integrated Device Technology)
标准:
下载文档 在线购买

72V841L10PFG8在线购买

供应商 器件名称 价格 最低购买 库存  
72V841L10PFG8 - - 点击查看 点击购买

器件描述

FIFO 3.3 V DUAL 4K X 9

参数
参数名称属性值
Manufacturer:IDT (Integrated Device Technology)
Product Category:FIFO
RoHS:Details
Supply Voltage - Max:3.6 V
Supply Voltage - Min:3 V
Package / Case:TQFP-64
Packaging:Reel
Height:1.4 mm
Length:14 mm
Series:72V841
Width:14 mm
Brand:IDT
Moisture Sensitive:Yes
Product Type:FIFO
Factory Pack Quantity:750
Subcategory:Memory & Data Storage
Part # Aliases:72V841 IDT72V841L10PFG8
Unit Weight:0.012720 oz

72V841L10PFG8器件文档内容

                                                   3.3 VOLT DUAL CMOS SyncFIFO™                                                                                                             IDT72V801

                                                                                                                                                                                            IDT72V811

                                                   DUAL 256 X 9, DUAL 512 X                                      9,                                                                         IDT72V821

                                                   DUAL 1,024 X 9, DUAL 2,048 X 9,                                                                                                          IDT72V831

                                                   DUAL 4,096 X 9 , DUAL 8,192 X 9                                                                                                          IDT72V841

                      LEAD FINISH (SnPb) ARE IN EOL PROCESS - LAST TIME BUY EXPIRES JUNE 15, 2018                                                                                           IDT72V851

FEATURES:                                                                                              Each of the two FIFOs (designated FIFO A and FIFO B) contained in the

•  The IDT72V801 is equivalent to two IDT72V201 256 x 9 FIFOs                                       IDT72V801/72V811/72V821/72V831/72V841/72V851 has a 9-bit input data

•  The IDT72V811 is equivalent to two IDT72V211 512 x 9 FIFOs                                       port (DA0 - DA8, DB0 - DB8) and a 9-bit output data port (QA0 - QA8,

•  The IDT72V821 is equivalent to two IDT72V221 1,024 x 9 FIFOs                                     QB0 - QB8). Each input port is controlled by a free-running clock (WCLKA,

•  The IDT72V831 is equivalent to two IDT72V231 2,048 x 9 FIFOs                                     WCLKB), and two Write Enable pins (WENA1, WENA2, WENB1, WENB2).

•  The IDT72V841 is equivalent to two IDT72V241 4,096 x 9 FIFOs                                     Data is written into each of the two arrays on every rising clock edge of the Write

•  The IDT72V851 is equivalent to two IDT72V251 8,192 x 9 FIFOs                                     Clock (WCLKA, WCLKB) when the appropriate Write Enable pins are

•  Offers optimal combination of large capacity, high speed,                                        asserted.

   design flexibility and small footprint                                                              The output port of each FIFO bank is controlled by its associated clock pin

•  Ideal for prioritization, bidirectional, and width expansion                                     (RCLKA, RCLKB) and two Read Enable pins (RENA1, RENA2, RENB1,

   applications                                                                                     RENB2). The Read Clock can be tied to the Write Clock for single clock operation

•  10 ns read/write cycle time                                                                      or the two clocks can run asynchronous of one another for dual clock operation.

•  5V input tolerant                                                                                An Output Enable pin (OEA, OEB) is provided on the read port of each FIFO

•  Separate control lines and data lines for each FIFO                                              for three-state output control.

•  Separate Empty, Full, programmable Almost-Empty and                                                 Each of the two FIFOs has two fixed flags, Empty (EFA, EFB) and Full (FFA,

   Almost-Full flags for each FIFO                                                                  FFB). Two programmable flags, Almost-Empty (PAEA, PAEB) and Almost-Full

•  Enable puts output data lines in high-impedance state                                            (PAFA, PAFB), are provided for each FIFO bank to improve memory utilization.

•  Space-saving 64-pin plastic Thin Quad Flat Pack (TQFP/                                           If not programmed, the programmable flags default to Empty+7 for PAEAand

   STQFP)                                                                                           PAEB, and Full-7 for PAFA and PAFB.

•  Industrial temperature range (–40°C to +85°C) is available                                          The IDT72V801/72V811/72V821/72V831/72V841/72V851 architecture

•  Green parts available, see ordering information                                                  lends itself to many flexible configurations such as:

                                                                                                    •   2-level priority data buffering

DESCRIPTION:                                                                                        •   Bidirectional operation

   The IDT72V801/72V811/72V821/72V831/72V841/72V851/72V851 are                                      •   Width expansion

dual synchronous (clocked) FIFOs. The device is functionally equivalent to                          •   Depth expansion

two IDT72V201/72V211/72V221/72V231/72V241/72V251 FIFOs in a single                                     This FIFO is fabricated using IDT's high-performance submicron CMOS

package with all associated control, data, and flag lines assigned to separate                      technology.

pins.

FUNCTIONAL BLOCK DIAGRAM

       WCLKA                                                                   EFA  PAEA            WCLKB

       WENA1                    DA0 - DA8                                           PAFA                WENB1                                                         DB0 - DB8

              WENA2                                                            LDA             FFA          WENB2                                                                           LDB

                           INPUT REGISTER                  OFFSET REGISTER                                                                                   INPUT REGISTER          OFFSET REGISTER

   WRITE CONTROL                                                      FLAG                                                                                                           FLAG             EFB

                                                                      LOGIC                         WRITE CONTROL                                                                    LOGIC            PAEB

       LOGIC                                                                                            LOGIC                                                                                         PAFB

                                RAM ARRAY                                                                                                                         RAM ARRAY                           FFB

       WRITE POINTER            256 x 9, 512 x 9,          READ POINTER                             WRITE POINTER                                                 256 x 9, 512 x 9,  READ POINTER

                           1,024 x 9, 2,048 x 9,                                                                                                             1,024 x 9, 2,048 x 9,

                           4,096 x 9, 8,192 x 9                                                                                                              4,096 x 9, 8,192 x 9

                                                           READ CONTROL                                                                                                              READ CONTROL

                                                                      LOGIC                                                                                                          LOGIC

                           OUTPUT REGISTER                                                                                                                   OUTPUT REGISTER

       RESET LOGIC                                                                                  RESET LOGIC

       RSA                 OEA                             RCLKA                                        RSB                                                  OEB                     RCLKB            4093 drw 01

                                QA0 - QA8                                                                                                                             QB0 -  QB8     RENB1
                                                                      RENA1                                                                                                                 RENB2

                                                                      RENA2

IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. The TeraSync FIFO is a trademark of Integrated Device Technology, Inc.

COMMERCIAL                 AND          INDUSTRIAL                    TEMPERATURE                              RANGES                                                                MARCH            2018

                                                                                               1

©2018  Integrated  Device  Technology,  Inc.  All  rights  reserved.  Product  specifications  subject  to  change   without                                 notice.                                  DSC-4093/6
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                 COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                       TEMPERATURE RANGES

PIN CONFIGURATION

                       QA0FFAEFA OEA   RENA2    RCLKARENA1  GND   QB8  QB7          QB6  QB5   QB4   QB3  QB2  QB1

                       64   63   62   61   60   59     58   57    56         55     54     53  52    51   50   49       QB0

QA1                1                                                                                                48  FFB

QA2                2                                                                                                47  EFB

QA3                3                                                                                                46  OEB

QA4                4                                                                                                45  RENB2

QA5                5                                                                                                44  RCLKB

QA6                6                                                                                                43  RENB1

QA7                7                                                                                                42

QA8                8                                                                                                41  GND

VCC                9                                                                                                40  Vcc
                                                                                                                        PAEB
WENA2/LDA          10                                                                                               39

WCLKA              11                                                                                               38  PAFB

WENA1              12                                                                                               37  DB0

RSA                13                                                                                               36  DB1

DA8                14                                                                                               35  DB2

DA7                15                                                                                               34  DB3

DA6                16                                                                                               33  DB4

                       17   18   19   20   21   22     23   24    25         26     27     28  29    30   31   32

                       DA5  DA4  DA3  DA2  DA1  DA0  PAFA   PAEA  WENB2/LDB  WCLKB  WENB1  RSB  DB8  DB7  DB6  DB5

                                                                                                                        4093 drw 02

                                 TQFP      (PN64, order code:                       PF)

                                 STQFP (PP64, order code: TF)

                                                TOP VIEW

                                                       2
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                       COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                TEMPERATURE RANGES

PIN DESCRIPTIONS

The IDT72V801/72V811/72V821/72V831/72V841/72V851's two FIFOs,                       description defines the input and output signals for FIFO A. The corresponding

referred to as FIFO A and FIFO B, are identical in every respect. The following     signal names for FIFO B are provided in parentheses.

Symbol     Name           I/O           Description

DA0-DA8    A Data Inputs       I  9-bit data inputs to RAM array A.

DB0-DB8    B Data Inputs       I  9-bit data inputs to RAM array B.

RSA, RSB   Reset               I  When RSA (RSB) is set LOW, the associated internal read and write pointers of array A (B) are set to the first

                                  location; FFA (FFB) and PAFA (PAFB) go HIGH, and PAEA (PAEB) and EFA (EFB) go LOW. After power-

                                  up, a reset of both FIFOs A and B is required before an initial WRITE.

WCLKA      Write Clock         I  Data is written into the FIFO A (B) on a LOW-to-HIGH transition of WCLKA (WCLKB) when the write enable(s)

WCLKB                             are asserted.

WENA1      Write Enable 1      I  If FIFO A (B) is configured to have programmable flags, WENA1 (WENB1) is the only write enable pin that can be

WENB1                             used. When WENA1 (WENB1) is LOW, data A (B) is written into the FIFO on every LOW-to-HIGH transition

                                  WCLKA (WCLKB). If the FIFO is configured to have two write enables, WENA1 (WENB1) must be LOW and

                                  WENA2 (WENB2) must be HIGH to write data into the FIFO. Data will not be written into the FIFO if FFA (FFB) is

                                  LOW.

WENA2/LDA  Write Enable 2/     I  FIFO A (B) is configured at reset to have either two write enables or programmable flags. If LDA (LDB) is HIGH at

WENB2/LDB  Load                   reset, this pin operates as a second Write Enable. If WENA2/LDA (WENB2/LDB) is LOW at reset this pin operates

                                  as a control to load and read the programmable flag offsets for its respective array. If the FIFO is configured to have

                                  two write enables, WENA1 (WENB1) must be LOW and WENA2 (WENB2) must be HIGH to write data into FIFO

                                  A (B). Data will not be written into FIFO A (B) if FFA (FFB) is LOW. If the FIFO is configured to have programmable

                                  flags, LDA (LDB) is held LOW to write or read the programmable flag offsets.

QA0-QA8    A Data Outputs      O  9-bit data outputs from RAM array A.

QB0-QB8    B Data Outputs      O  9-bit data outputs from RAM array B.

RCLKA      Read Clock          I  Data is read from FIFO A (B) on a LOW-to-HIGH transition of RCLKA (RCLKB) when RENA1(RENB1) and

RCLKB                             RENA2 (RENB2) are asserted.

RENA1      Read Enable 1       I  When RENA1 (RENB1) and RENA2 (RENB2) are LOW, data is read from FIFO A (B) on every LOW-to-HIGH

RENB1                             transition of RCLKA (RCLKB). Data will not be read from Array A (B) if EFA (EFB) is LOW.

RENA2      Read Enable 2       I  When RENA1 (RENB1) and RENA2 (RENB2) are LOW, data is read from the FIFO A (B) on every LOW-to-

RENB2                             HIGH transition of RCLKA (RCLKB). Data will not be read from array A (B) if the EFA (EFB) is LOW.

OEA        Output Enable       I  When OEA (OEB) is LOW, outputs DA0-DA8 (DB0-DB8) are active. If OEA (OEB) is HIGH, the OEB outputs DA0-

                                  DA8 (DB0-DB8) will be in a high-impedance state.

EFA        Empty Flag          O  When EFA (EFB) is LOW, FIFO A (B) is empty and further data reads from the output are inhibited. When EFA

EFB                               (EFB) is HIGH, FIFO A (B) is not empty. EFA (EFB) is synchronized to          RCLKA (RCLKB).

PAEA       Programmable        O  When PAEA (PAEB) is LOW, FIFO A (B) is Almost-Empty based on the offset programmed into the appropriate

PAEB       Almost-Empty Flag      offset register. The default offset at reset is Empty+7. PAEA (PAEB) is synchronized to RCLKA           (RCLKB).

PAFA       Programmable        O  When PAFA (PAFB) is LOW, FIFO A (B) is Almost-Full based on the offset programmed into the appropriate offset

PAFB       Almost-Full Flag       register. The default offset at reset is Full-7. PAFA (PAFB) is synchronized to WCLKA (WCLKB).

FFA        Full Flag           O  When FFA (FFB) is LOW, FIFO A (B) is full and further data writes into the input are inhibited. When FFA (FFB) is

FFB                               HIGH, FIFO A (B) is not full.                  FFA (FFB) is synchronized to WCLKA (WCLKB).

VCC        Power                  +3.3V power supply pin.

GND        Ground                 0V ground pin.

                                                                                 3
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                                     COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                                              TEMPERATURE RANGES

ABSOLUTE MAXIMUM RATINGS                                                                        RECOMMENDED OPERATING

Symbol       Rating                                          Commercial      Unit               CONDITIONS

    VTERM    Terminal Voltage with                           –0.5 to +5      V                    Symbol     Parameter                         Min          Typ.      Max  Unit

             Respect to GND                                                                          VCC     Supply Voltage(Com’l & Ind’l)     3.0          3.3       3.6     V

    TSTG     Storage Temperature                             –55 to +125     °C                      GND     Supply Voltage(Com’l & Ind’l)            0         0     —       V

    IOUT     DC Output Current                               –50 to +50      mA                      VIH     Input High Voltage

NOTE:                                                                                                        (Com’l & Ind’l)                   2.0          —         5.0     V

1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause                       VIL     Input Low Voltage

    permanent damage to the device. This is a stress rating only and functional operation                    (Com’l & Ind’l)                          —     —         0.8     V

    of the device at these or any other conditions above those indicated in the operational

    sections of the specification is not implied.  Exposure to absolute maximum rating               TA      Operating Temperature                    0     —         70   °C

    conditions for extended periods may affect reliability.                                                  Commercial

                                                                                                     TA      Operating Temperature             -40          ⎯         85   °C

                                                                                                             Industrial

DC ELECTRICAL CHARACTERISTICS

(Commercial: VCC = 3.3V ± 0.3V, TA = 0°C to +70°C; Industrial :VCC =                         3.3V ±  0.3V,  TA = -40°C to +85°C)

                                                                                                             IDT72V801
                                                                                                             IDT72V811
                                                                                                             IDT72V821
                                                                                                             IDT72V831
                                                                                                             IDT72V841
                                                                                                             IDT72V851
                                                                                                             Commercial and Industrial    (1)

                                                                                                             tCLK = 10, 15, 20 ns

Symbol                           Parameter                                                   Min.                        Typ.                               Max.           Unit

ILI(2)       Input Leakage Current (Any Input)                                               –1                          —                                  –1             µA

ILO(3)       Output Leakage Current                                                          –10                         —                                  10             µA

VOH          Output Logic “1” Voltage, IOH = –2 mA                                           2.4                         —                                  —              V

VOL          Output Logic “0” Voltage, IOL = 8 mA                                            —                           —                                  0.4            V

ICC1(4,5,6)  Active Power Supply Current (both FIFOs)                                        —                           —                                  40             mA

ICC2(3,7)    Standby Current                                                                 —                           —                                  10             mA

NOTES:

1.  Industrial temperature range product        for the 15ns speed grade is available as a standard device.

2.  Measurements with 0.4 ≤ VIN ≤ VCC.

3.  OEA, OEB ≥ VIH, 0.4 ≤ VOUT ≤ VCC.

4.  Tested with outputs disabled (IOUT = 0).

5.  RCLK and WCLK toggle at 20 MHz and data inputs switch at 10 MHz.

6.  Typical ICC1 = 2[0.17 + 0.48*fS + 0.02*CL*fS] (in mA).

    These equations are valid under the following conditions:

    VCC = 3.3V, TA = 25°C, fS = WCLK frequency = RCLK frequency (in MHz, using TTL levels), data             switching   at fS/2,  CL  =  capacitive  load  (in pF).

7.  All Inputs = VCC - 0.2V or GND + 0.2V, except RCLK and WCLK, which toggle at 20 MHz.

CAPACITANCE (TA = +25°C, f = 1.0MHz)

Symbol       Parameter                             Conditions  Max.          Unit

CIN(2)       Input Capacitance                     VIN = 0V              10  pF

COUT(1,2)    Output Capacitance                    VOUT = 0V             10  pF

NOTE:

1. With output deselected (OEA, OEB ≥ VIH).

2. Characterized values, not currently tested.

                                                                                             4
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                         COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                                   TEMPERATURE RANGES

AC ELECTRICAL CHARACTERISTICS(1)

(Commercial: VCC = 3.3V ± 0.3V, TA = 0°C to +70°C; Industrial: VCC = 3.3V± 0.3V, TA = -40°C                 to  +85°C)

                                                                             Commercial                         Com’l & Ind’l   Commercial

                                                                             IDT72V801L10                       IDT72V801L15                  IDT72V801L20

                                                                             IDT72V811L10                       IDT72V811L15                  IDT72V811L20

                                                                             IDT72V821L10                       IDT72V821L15                  IDT72V821L20

                                                                             IDT72V831L10                       IDT72V831L15                  IDT72V831L20

                                                                             IDT72V841L10                       IDT72V841L15                  IDT72V841L20

                                                                             IDT72V851L10                       IDT72V851L15                  IDT72V851L20

    Symbol                                     Parameter                     Min.                     Max.      Min.    Max.    Min.               Max.         Unit

    fS               Clock Cycle Frequency                                   —                        100       —       66.7                  —          50     MHz

    tA               Data Access Time                                        2                        6.5       2       10                    2          12     ns

    tCLK             Clock Cycle Time                                        10                       —         15(1)   —                     20         —      ns

    tCLKH            Clock High Time                                         4.5                      —         6       —                     8          —      ns

    tCLKL            Clock Low Time                                          4.5                      —         6       —                     8          —      ns

    tDS              Data Set-up Time                                        3                        —         4       —                     5          —      ns

    tDH              Data Hold Time                                          0.5                      —         1       —                     1          —      ns

    tENS             Enable Set-up Time                                      3                        —         4       —                     5          —      ns

    tENH             Enable Hold Time                                        0.5                      —         1       —                     1          —      ns

    tRS              Reset Pulse Width(2)                                    10                       —         15      —                     20         —      ns

    tRSS             Reset Set-up Time                                       8                        —         10      —                     12         —      ns

    tRSR             Reset Recovery Time                                     8                        —         10      —                     12         —      ns

    tRSF             Reset to Flag Time and Output Time                      —                        10        —       15                    —          20     ns

    tOLZ             Output Enable to Output in Low-Z(3)                     0                        —         0       —                     0          —      ns

    tOE              Output Enable to Output Valid                           3                        6         3            8                3          10     ns

    tOHZ             Output Enable to Output in High-Z(3)                    3                        6         3            8                3          10     ns

    tWFF             Write Clock to Full Flag                                —                        6.5       —       10                    —          12     ns

    tREF             Read Clock to Empty Flag                                —                        6.5       —       10                    —          12     ns

    tPAF             Write Clock to Programmable Almost-Full Flag            —                        6.5       —       10                    —          12     ns

    tPAE             Read Clock to Programmable Almost-Empty Flag            —                        6.5       —       10                    —          12     ns

    tSKEW1           Skew Time Between Read Clock and Write Clock            5                        —         6       —                     8          —      ns

                     for Empty Flag and Full Flag

    tSKEW2           Skew Time Between Read Clock and Write Clock for        14                       —         18      —                     20         —      ns

                     Programmable Almost-Empty Flag and Programmable

                     Almost-Full Flag

NOTES:

1.  Industrial temperature range product for the 15ns speed grade is available as a standard device.

2.  Pulse widths less than minimum values are not allowed.

3.  Values guaranteed by design, not currently tested.

                                                                                                                                3.3V

                                                                                                                                                  330Ω

                                                                                                            D.U.T.

AC TEST CONDITIONS                                                                                                     510Ω                       30pF*

    In Pulse Levels                                         GND to 3.0V

    Input Rise/Fall Times                                          3ns

    Input Timing Reference Levels                                  1.5V                                                                            4093 drw 03

    Output Reference Levels                                        1.5V                                                or equivalent circuit

    Output Load                                             See Figure 1                                        Figure 1.       Output Load

                                                                                                            *Includes jig and scope capacitances.

                                                                          5
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                          COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                   TEMPERATURE RANGES

SIGNAL DESCRIPTIONS                                                                           When either of the two Read Enable, RENA1, RENA2 (RENB1, RENB2)

                                                                                          associated with FIFO A (B) is HIGH, the output register holds the previous data

FIFO A and FIFO B are identical in every respect. The following description               and no new data is allowed to be loaded into the register.

explains the interaction of input and output signals for FIFO A. The correspond-              When all the data has been read from FIFO A (B), the Empty Flag, EFA

ing signal names for FIFO B are provided in parentheses.                                  (EFB) will go LOW, inhibiting further read operations. Once a valid write

                                                                                          operation has been accomplished, EFA (EFB) will go HIGH after tREF and a

INPUTS:                                                                                   valid read can begin. The Read Enables, RENA1, RENA2(RENB1, RENB2)

Data In (DA0 – DA8, DB0 – DB8) — DA0 - DA8 are the nine data inputs                       are ignored when FIFO A (B) is empty.

for memory array A. DB0 - DB8 are the nine data inputs for memory array B.                    Output Enable (OEA, OEB) — When Output Enable, OEA (OEB) is

CONTROLS:                                                                                 enabled (LOW), the parallel output buffers of FIFO A (B) receive data from their

Reset (RSA, RSB) — Reset of FIFO A (B) is accomplished whenever RSA                       respective output register. When Output Enable, OEA (OEB) is disabled

(RSB) input is taken to a LOW state. During reset, the internal read and write            (HIGH), the QA (QB) output data bus is in a high-impedance state.

pointers associated with the FIFO are set to the first location. A reset is required          Write Enable 2/Load (WENA2/LDA, WENB2/LDB) — This is a dual-

after power-up before a write operation can take place. The Full Flag, FFA                purpose pin. FIFO A (B) is configured at Reset to have programmable flags

(FFB) and Programmable Almost-Full Flag, PAFA (PAFB) will be reset to HIGH                or to have two write enables, which allows depth expansion. If WENA2/LDA

aftertRSF. TheEmptyFlag,EFA(EFB)andProgrammableAlmost-EmptyFlag,                          (WENB2/LDB) issetHIGHatReset,RSA=LOW(RSB=LOW),thispinoperates

PAEA(PAEB) will be reset to LOW after tRSF. During reset, the output register             as a second Write Enable pin.

is initialized to all zeros and the offset registers are initialized to their default         If FIFO A (B) is configured to have two write enables, when Write Enable

values.                                                                                   1, WENA1 (WENB1) is LOW and WENA2/LDA(WENB2/LDB) is HIGH, data can

Write Clock (WCLKA, WCLKB) — A write cycle to Array A (B) is initiated                    be loaded into the input register and RAM array on the LOW-to-HIGH transition

on the LOW-to-HIGH transition of WCLKA (WCLKB). Data set-up and hold                      of every Write Clock, WCLKA (WCLKB). Data is stored in the array sequentially

times must be met with respect to the LOW-to-HIGH transition of WCLKA                     and independently of any on-going read operation.

(WCLKB). The Full Flag, FFA (FFB) and Programmable Almost-Full Flag,                          In this configuration, when WENA1(WENB1) is HIGH and/or WENA2/LDA

PAFA(PAFB) are synchronized with respect to the LOW-to-HIGH transition of                 (WENB2/LDB) is LOW, the input register of Array A holds the previous data

the Write Clock, WCLKA (WCLKB).                                                           and no new data is allowed to be loaded into the register.

The Write and Read clock can be asynchronous or coincident.                                   To prevent data overflow, the Full Flag, FFA(FFB) will go LOW, inhibiting

                                                                                          further write operations. Upon the completion of a valid read cycle, FFA(FFB)

Write Enable 1 (WENA1, WENB1) — If FIFO A (B) is configured for                           will go HIGH after tWFF, allowing a valid write to begin. WENA1, (WENB1) and

programmable flags, WENA1 (WENB1) is the only enable control pin. In this                 WENA2/LDA (WENB2/LDB) are ignored when the FIFO is full.

configuration, when WENA1(WENB1) is LOW, data can be loaded into the input                    FIFO A (B) is configured to have programmable flags when the WENA2/

register of RAM Array A (B) on the LOW-to-HIGH transition of every Write                  LDA(WENB2/LDB)issetLOWatReset,RSA = LOW(RSB = LOW). EachFIFO

Clock, WCLKA (WCLKB). Data is stored in Array A (B) sequentially and

independently of any on-going read operation.

In this configuration, when WENA1 (WENB1) is HIGH, the input register                         LDA  WENA1         WCLKA           OPERATION            ON  FIFO  A

holds the previous data and no new data is allowed to be loaded into the                      LDB  WENB1         WCLKB           OPERATION            ON  FIFO  B

register.                                                                                     0    0                     Empty Offset (LSB)

If the FIFO is configured to have two write enables, which allows for depth

expansion.      See Write Enable 2 paragraph below for operation in this                                                 Empty Offset (MSB)

configuration.                                                                                                           Full Offset (LSB)

To prevent data overflow, FFA (FFB) will go LOW, inhibiting further write                                                Full Offset (MSB)

operations. Upon the completion of a valid read cycle, the FFA (FFB) will go

HIGH after tWFF, allowing a valid write to begin. WENA1(WENB1) is ignored                     0    1                     No Operation

when FIFO A (B) is full.

Read Clock (RCLKA, RCLKB) — Data can be read from Array A (B)                                 1    0                     Write Into FIFO

on the LOW-to-HIGH transition of RCLKA (RCLKB). The Empty Flag, EFA

(EFB) and Programmable Almost-Empty Flag, PAEA(PAEB) are synchronized                         1    1                     No Operation

with respect to the LOW-to-HIGH transition of RCLKA (RCLKB).                              NOTE:                                                                 4093 tbl 08

The Write and Read Clock can be asynchronous or coincident.                               1.  For the purposes of this table, WENA2 and WENB2 = VIH.

                                                                                          2. The same selection sequence applies to reading from the registers. RENA1 and RENA2

Read Enables (RENA1, RENA2, RENB1, RENB2) — When both Read                                    (RENB1 and RENB2) are enabled and read is performed on the LOW-to-HIGH transition

Enables, RENA1, RENA2(RENB1, RENB2) are LOW, data is read from Array                          of RCLKA (RCLKB).

A (B) to the output register on the LOW-to-HIGH transition of the Read Clock,

RCLKA (RCLKB).                                                                                   Figure 2. Writing to Offset Registers for FIFOs A and B

                                                                                       6
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                         COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                          TEMPERATURE RANGES

contains four 8-bit offset registers which can be loaded with data on the inputs,          However, writing all offset registers does not have to occur at one time. One

or read on the outputs. See Figure 3 for details of the size of the registers and          or two offset registers can be written and then by bringing LDA (LDB) HIGH,

the default values.                                                                        FIFO A (B) is returned to normal read/write operation. When LDA (LDB) is set

   If FIFO A (B) is configured to have programmable flags, when the WENA1                  LOW, and WENA1 (WENB1) is LOW, the next offset register in sequence is

(WENB1) and WENA2/LDA(WENB2/LDB) are set LOW, data on the DA (DB)                          written.

inputs are written into the Empty (Least Significant Bit) Offset register on the first     The contents of the offset registers can be read on the QA (QB) outputs when

LOW-to-HIGH transition of the WCLKA (WCLKB). Data are written into the                     WENA2/LDA (WENB2/LDB) is set LOW and both Read Enables RENA1,

Empty (Most Significant Bit) Offset register on the second LOW-to-HIGH                     RENA2(RENB1, RENB2)aresetLOW. DatacanbereadontheLOW-to-HIGH

transition of WCLKA (WCLKB), into the Full (Least Significant Bit) Offset register         transition of the Read Clock RCLKA (RCLKB).

on the third transition, and into the Full (Most Significant Bit) Offset register on       A read and write should not be performed simultaneously to the offset

the fourth transition. The fifth transition of WCLKA (WCLKB) again writes to the           registers.

Empty (Least Significant Bit) Offset register.

      72V801 - 256 x 9 x 2                                           72V811 - 512 x 9 x 2                                       72V821 - 1,024 x 9 x 2

8  7                                                0  8  7                                                      0   8       7                                            0

      Empty Offset (LSB) Reg.                                        Empty Offset (LSB)                                         Empty Offset (LSB) Reg.

      Default Value 007H                                             Default Value 007H                                         Default Value 007H

8                                                   0  8                                               1         0   8                                   1                0

                                                                                                          (MSB)                                             (MSB)

                                                                                                            0                                               00

8  7                                                0  8  7                                                      0   8       7                                            0

      Full Offset (LSB) Reg.                                         Full Offset (LSB)                                          Full Offset (LSB) Reg.

      Default Value 007H                                             Default Value 007H                                         Default Value 007H

8                                                   0  8                                               1         00  8                                   1                0

                                                                                                          (MSB)                                             (MSB)

                                                                                                            0                                               00

      72V831 - 2,048 x 9 x 2                                         72V841 - 4,096 x 9 x 2                                     72V851 - 8,192 x 9 x 2

8  7                                                0  8     7                                                   0   8       7                                            0

      Empty Offset (LSB) Reg.                                        Empty Offset (LSB)                                               Empty Offset (LSB)

      Default Value 007H                                             Default Value 007H                                               Default Value 007H

8                    2                              0  8                                   3                     0   8                  4                                 0

                            (MSB)                                                                    (MSB)                                 (MSB)

                              000                                                                    0000                                  00000

8  7                                                0  8     7                                                   0   8       7                                            0

      Full Offset (LSB) Reg.                                         Full Offset (LSB)                                                Full Offset (LSB)

      Default Value 007H                                             Default Value 007H                                               Default Value 007H

8                    2                              0  8                                   3                     0   8                  4                                 0

                            (MSB)                                                                    (MSB)                                 (MSB)

                              000                                                                    0000                                  00000

                                                                                                                                                            4093 drw  05

                     Figure                     3.  Offset Register  Formats and Default Values for the              A  and  B FIFOs

                                                                                        7
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                 COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                TEMPERATURE RANGES

OUTPUTS:                                                                             the IDT72V831's FIFO A (B), (4,096-m) writes to the IDT72V841's FIFO A

Full Flag (FFA, FFB) — FFA (FFB) will go LOW, inhibiting further write               (B), or (8,1912-m) writes to the IDT72V851's FIFO A (B).

operations, when Array A (B) is full. If no reads are performed after reset,         FFA(FFB) is synchronized with respect to the LOW-to-HIGH transition of

FFA (FFB) will go LOW after 256 writes to the IDT72V801's FIFO A (B), 512            the Write Clock WCLKA (WCLKB). The offset “m” is defined in the Full Offset

writes to the IDT72V811's FIFO A (B), 1,024 writes to the IDT72V821's FIFO           Registers.

A (B), 2,048 writes to the IDT72V831's FIFO A (B), 4,096 writes to the               IfthereisnoFulloffsetspecified, PAFA(PAFB)willgoLOWatFull-7words.

IDT72V841's FIFO A (B), or 8,192 writes to the IDT72V851's FIFO A (B).               PAFA(PAFB) is synchronized with respect to the LOW-to-HIGH transition

FFA(FFB) is synchronized with respect to the LOW-to-HIGH transition of               of the Write Clock WCLKA (WCLKB).

the Write Clock WCLKA (WCLKB).                                                       Programmable Almost–Empty Flag (PAEA, PAEB) — PAEA(PAEB)will

Empty Flag (EFA, EFB) — EFA(EFB) will go LOW, inhibiting further read                go LOW when the read pointer is "n+1" locations less than the write pointer.

operations, when the read pointer is equal to the write pointer, indicating that     The offset "n" is defined in the Empty Offset Registers. If no reads are performed

Array A (B) is empty.                                                                after reset, PAEA (PAEB) will go HIGH after "n+1" writes to FIFO A (B).

EFA(EFB) is synchronized with respect to the LOW-to-HIGH transition of               If there is no Empty offset specified, PAEA(PAEB) will go LOW at Empty+7

the Read Clock RCLKA (RCLKB).                                                        words.

                                                                                     PAEA (PAEB) is synchronized with respect to the LOW-to-HIGH transition

Programmable Almost–Full Flag (PAFA, PAFB) — PAFA(PAFB) will go                      of the Read Clock RCLKA (RCLKB).

LOW when the amount of data in Array A (B) reaches the Almost-Full condition.        Data Outputs (QA0 – QA8, QB0 – QB8 ) — QA0 - QA8 are the nine data

If no reads are performed after reset, PAFA (PAFB) will go LOW after (256-m)         outputs for memory array A, QB0 - QB8 are the nine data outputs for memory

writes to the IDT72V801's FIFO A (B), (512-m) writes to the IDT72V811's FIFO         array B.

A (B), (1,024-m) writes to the IDT72V821's FIFO A (B), (2,048-m) writes to

TABLE 1: STATUS FLAGS FOR A AND B FIFOS

                               NUMBER OF WORDS IN ARRAY A                                                 FFA           PAFA  PAEA             EFA

                               NUMBER OF WORDS IN ARRAY B                                                 FFB           PAFB  PAEB             EFB

        IDT72V801                          IDT72V811                              IDT72V821

        0                                  0                                         0                    H             H     L                L

        1 to n(1)                          1 to n(1)                                 1 to n(1)            H             H     L                H

(n+1) to (256-(m+1))                       (n+1) to (512-(m+1))                   (n+1) to (1,024-(m+1))  H             H     H                H

        (256-m)(2) to 255                  (512-m)(2) to 511                      (1,024-m)(2) to 1,023   H             L     H                H

        256                                512                                       1,024                L             L     H                H

                               NUMBER OF WORDS IN ARRAY            A                                      FFA           PAFA  PAEA             EFA

                               NUMBER OF WORDS IN ARRAY            B                                      FFB           PAFB  PAEB             EFB

        IDT72V831                          IDT72V841                              IDT72V851

        0                                  0                                         0                    H             H     L                L

        1 to n(1)                          1 to n(1)                                 1 to n(1)            H             H     L                H

(n+1) to (2,048-(m+1))                     (n+1) to (4,096-(m+1))                 (n+1) to (8,192-(m+1))  H             H     H                H

        (2,048-m)(2) to 2,047              (4,096-m)(2) to 4,095                  (8,192-m)(2) to 8,191   H             L     H                H

        2,048                              4,096                                     8,192                L             L     H                H

NOTES:

1. n = Empty Offset (n = 7 default value)

2. m = Full Offset (m = 7 default value)

                                                                                  8
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                       COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                TEMPERATURE RANGES

                                      tRS

        RSA (RSB)

                                                                          tRSS                                 tRSR

RENA1, RENA2
(RENB1, RENB2)

                                                                          tRSS                                 tRSR

        WENA1
        (WENB1)

                                                                          tRSS                                 tRSR

WENA2/LDA(1)

(WENB2/LDB)

                               tRSF

       EFA, PAEA
(EFB, PAEB)

                               tRSF

        FFA, PAFA
       (FFA, PAFA)

                               tRSF                                                                                           OEA (OEB) = 1(2)

        QA0 - QA8

       (QB0 - QB8)

                                                                                                                              OEA (OEB) = 0                   4093 drw 06

NOTES:

1. Holding WENA2/LDA (WENB2/LDB) HIGH during reset will make the pin act as a second Write Enable        pin.  Holding  WENA2/LDA (WENB2/LDB) LOW during reset will make

the pin act as a load enable for the programmable flag offset registers.

2. After reset, QA0 - QA8 (QB0 - QB8) will be LOW if OEA (OEB) = 0 and tri-state if OEA (OEB) = 1.

3. The clocks RCLKA, WCLKA (RCLKB, WCLKB) can be free-running during reset.

                                                                          Figure 4. Reset Timing

                                                                          tCLK

                               tCLKH                                               tCLKL

WCLKA (WCLKB)

                                                                                                               tDH

                                                                                                    tDS

        (DA0 - DA8

        DB0 - DB8)

                                      DATA IN VALID                                                            tENH

        WENA1                                                                      tENS

        (WENB1)                                                                                                               NO OPERATION

                                                                                   tENS                        tENH

WENA2 (WENB2)

(If Applicable)                                                                                                               NO OPERATION

                               tWFF                                                                                     tWFF

        FFA
        (FFB)

                    tSKEW1(1)

RCLKA (RCLKB)

RENA1, RENA2

(RENB1, RENB2)                                                                                                                                                4093 drw 07

NOTE:

1. tSKEW1 is the minimum time between a rising RCLKA (RCLKB) edge and a rising WCLKA (WCLKB) edge for          FFA (FFB) to change during the current clock   cycle.  If the time

between the rising edge of RCLKA (RCLKB) and the rising edge of WCLKA (WCLKB) is less than tSKEW1, then        FFA (FFB) may not change state until the next  WCLKA (WCLKB)

edge.                                 Figure 5. Write Cycle Timing

                                                                                9
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                   COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                TEMPERATURE RANGES

                                                              tCLKH          tCLK

                                                                                   tCLKL

RCLKA (RCLKB)

                        tENS              tENH

RENA1, RENA2                                                                 NO OPERATION
(RENB1, RENB2)

                                                              tREF                                             tREF

       EFA (EFB)

                                                              tA

       QA0 - QA8                                                                         VALID DATA

       (QB0 - QB8)                  tOLZ

                                                                                              tOHZ

                                                              tOE

       OEA (OEB)

                                                                                   tSKEW1(1)

WCLKA, WCLKB

WENA1 (WENB1)

WENA2 (WENB2)                                                                                                                                                    4093 drw 08

NOTE:

1. tSKEW1 is the minimum time between a rising WCLKA (WCLKB)  edge and a rising RCLKA (RCLKB) edge for    EFA  (EFB)  to change during the current clock cycle.  If the time

between the rising edge of RCLKA (RCLKB) and the rising edge  of WCLKA (WCLKB) is less than tSKEW1, then  EFA  (EFB)  may not change state until the next RCLKA (RCLKB)

edge.

                                                                     Figure 6. Read Cycle Timing

       WCLKA

       (WCLKB)

                                    tDS

       DA0 - DA8                                                                              D1                      D2          D3

       (DB0 - DB8)

                              tENS                                           D0 (First Valid

       WENA1
       (WENB1)

                              tENS

WENA2 (WENB2)

       (If Applicable)                                                             tFRL(1)

                                    tSKEW1

       RCLKA

       (RCLKB)

                                                                                   tREF

       EFA (EFB)

RENA1, RENA2                                                                                  tENS

(RENB1, RENB2)

                                                                                                          tA                  tA

       QA0 - QA8                                                                                                          D0                                     D1

       (QB0 - QB8)

                                                                                   tOLZ

                                                                                              tOE

       OEA (OEB)

NOTE:                                                                                                                                                            4093 drw 09

1. When tSKEW1 ≥ minimum specification, tFRL = tCLK + tSKEW1

When tSKEW1 < minimum specification, tFRL = 2tCLK + tSKEW1 or tCLK + tSKEW1

The Latency Timings apply only at the Empty Boundary (EFA, EFB = LOW).

                                                              Figure 7. First Data Word       Latency  Timing

                                                                                   10
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                                  COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                                 TEMPERATURE RANGES

                               NO WRITE                                                                   NO          WRITE                             NO WRITE

       WCLKA

       (WCLKB)                 tSKEW1                                                                                              tSKEW1

                                                                      tDS             tDH

DA0 - DA8

(DB0 -  DB8)

                                               tWFF                                   tWFF                                               tWFF

FFA (FFB)

                                                                  tENS                      tENH                                               tENS(1)

       WENA1
       (WENB1)

                                                                  tENS                      tENH                                               tENS(1)

       WENA2

       (WENB2)

(If Applicable)

       RCLKA

       (RCLKB)                           tENH

                         tENS                                                                             tENS               tENH

       RENA1
       (RENB2)

        OEA         LOW                        tA

        (OEB)

                                                                                                                             tA

QA0 - QA8                DATA IN OUTPUT REGISTER                                                  DATA READ                                    NEXT DATA READ

(QB0 - QB8)

                                                                                                                                                               4093 drw 10

NOTE:

1. Only one of the  two Write Enable inputs, WEN1 or WEN2, needs      to go inactive  to inhibit writes to the FIFO.

                                                                      Figure 8.       Full Flag Timing

WCLKA (WCLKB)

                         tDS                                                                              tDS

        DA0 - DA8              DATA WRITE 1                                                                           DATA       WRITE 2

        (DB0 - DB8)

                         tENS            tENH                                                           tENS                     tENH

WENA1, (WENB1)

                         tENS            tENH                                                           tENS                     tENH

WENA2 (WENB2)

       (If Applicable)

                                                     (1)                                                                                       (1)
                                                   tFRL                                                                                        tFRL
                                       tSKEW1                                                                                    tSKEW1

RCLKA (RLCKB)

                                                     tREF                                   tREF                                               tREF

        EFA (EFB)

RENA1, RENA2
(RENB1, RENB2)

        OEA (OEB)        LOW

                                                                                            tA

        QA0 - QA8                      DATA IN OUTPUT REGISTER                                                                     DATA        READ

        (QB0 - QB8)

NOTE:                                                                                                                                                          4093 drw 11

1. When tSKEW1 ≥ minimum specification, tFRL maximum = tCLK + tSKEW1

When tSKEW1 < minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1

The Latency Timings apply only at the Empty Boundary (EFA, EFB = LOW).

                                                                      Figure 9. Empty       Flag  Timing

                                                                                      11
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                       COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                                TEMPERATURE RANGES

                                           tCLKH  tCLKL

        WCLKA                                                                   (4)

        (WCLKB)

                                                  tENS          tENH

        WENA1
        (WENB1

                                                  tENS          tENH

        WENA2

        (WENB2)

    (If Applicable)

                                                                                                tPAF

                  PAFA                            Full - (m+1)  words in  FIFO  (1)                         Full -  m  words  in FIFO         (2)

        (PAFB)

                                                                                                                              tSKEW2(3)                tPAF

        RCLKA

        (RCLKB)

                                                                                                      tENS                                    tENH

    RENA1, RENA2
(RENB1, RENB2)
                                                                                                                                                             4093 drw 12

NOTES:

1. m = PAF offset.

2. (256-m) words for the IDT72V801, (512-m) words the IDT72V811, (1,024-m) words for the IDT72V821, (2,048-m) words for the IDT72V831, (4,096-m) words for the IDT72V841,

    or (8,192-m) words for the IDT72V851.

3.  tSKEW2 is the minimum time between a rising RCLKA (RCLKB) edge and a rising WCLKA (WCLKB) edge for PAFA (PAFB) to change during that clock cycle.  If the time between

    the rising edge of RCLKA (RCLKB) and the rising edge of WCLKA (WCLKB) is less than tSKEW2,  then PAFA (PAFB) may not change state until the next WCLKA (WCLKB)

    rising edge.

4. If a write is performed on this rising edge of the Write Clock, there will be Full - (m-1) words in FIFO A (B) when PAFA (PAFB) goes LOW.

                                                        Figure 10. Programmable Full Flag Timing

                        tCLKH                     tCLKL

        WCLKA

        (WCLKB)

                                                  tENS          tENH

        WENA1
        (WENB1)

                                                  tENS          tENH

        WENA2

        (WENB2)

    (If Applicable)

        PAEA,                  n words in FIFO (1)                                                    n+1 words in FIFO
                  PAEB

                                                  tSKEW2 (2)    tPAE                                                                                   tPAE

                                                                                                                                              (3)

        RCLKA

        (RCLKB)

                                                                                                      tENS                    tENH

    RENA1, RENA2
(RENB1, RENB2)
                                                                                                                                                             4093 drw 13

NOTES:

1. n = PAE offset.

2.  tSKEW2 is the minimum time between a rising WCLKA (WCLKB) edge and a rising RCLKA (RCLKB) edge for PAEA (PAEB) to change during that clock cycle.  If the time between

    the rising edge of WCLKA (WCLKB) and the rising edge of RCLKA (RCLKB) is less than tSKEW2,  then PAEA (PAEB) may not change state until the next RCLKA (RCLKB)

    rising edge.

3. If a read is performed on this rising edge of the Read Clock, there will be Empty + (n-1) words in FIFO A (B) when PAEA (PAEB) goes LOW.

                                                        Figure 11. Programmable Empty Flag Timing

                                                                          12
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                              COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                       TEMPERATURE RANGES

                       tCLK

                tCLKH         tCLKL

WCLKA (WCLKB)

                             tENS        tENH

LDA (LDB)

                             tENS

WENA1 (WENB1)

                              tDS        tDH

DA0 - DA7

(DB0 - DB7)

                PAE OFFSET               PAE OFFSET             PAF OFFSET             PAF OFFSET

                       (LSB)                 (MSB)                              (LSB)         (MSB)               4093 drw 14

                                     Figure 12. Write Offset Register Timing

                       tCLK

                tCLKH         tCLKL

RCLKA (RCLKB)

                       tENS              tENH

LDA (LDB)

                       tENS

RENA1, RENA2
(RENB1, RENB2)

                                         tA

QA0 - QA7       DATA IN OUTPUT REGISTER

(QB0 - QB7)

                                                    EMPTY OFFSET                       EMPTY OFFSET  FULL OFFSET

                                                         (LSB)                         (MSB)         (LSB)

                                                                                                     FULL OFFSET

                                                                                                     (MSB)

                                                                                                                  4093 drw 15

                                     Figure 13.  Read Offset Register Timing

                                                     13
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                           COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                       TEMPERATURE RANGES

OPERATING CONFIGURATIONS                                                     be grounded (see Figure 14). In this configuration, the Write Enable 2/Load

SINGLE DEVICE CONFIGURATION — When FIFO A (B) is in a Single                 WENA2/LDA(WENB2/LDB) pin is set LOW at Reset so that the pin operates

Device Configuration, the Read Enable 2 RENA2 (RENB2) control input can      as a control to load and read the programmable flag offsets.

                                                                                RSA (RSB)

                                    WCLKA (WCLKB)                                          RCLKA (RCLKB)

                                    WENA1 (WENB1)                        IDT               RENA1 (RENB1)

                                                                         72V801

                     WENA2/LDA (WENB2/LDB)                               72V811            OEA (OEB)

                                                                         72V821

                                 DA0 - DA8 (DB0 - DB8)                   72V831            QA0 - QA8 (QB0 - QB8)

                                                                         72V841

                                         FFA (FFB)                       72V851            EFA (EFB)

                                                                         FIFO

                                    PAFA (PAFB)                          A (B)             PAEA (PAEB)

                                                                                RENA2 (RENB2)

                                                                                                                                           4093 drw 16

                     Figure 14.     Block Diagram of One of the IDT72V801/72V811/72V821/72V831/72V841/72V851's

                                               two FIFOs configured as a single device

WIDTH EXPANSION CONFIGURATION — Word width may be in-                        be attained by adding additional IDT72V801/72V811/72V821/72V831/

creased simply by connecting the corresponding input control signals of      72V841/72V851s.

FIFOs A and B. A composite flag should be created for each of the end-          When these devices are in a Width Expansion Configuration, the Read

pointstatusflagsEFAandEFB,alsoFFAandFFB). ThepartialstatusflagsPAEA,         Enable 2 (RENA2 and RENB2) control inputs can be grounded (see Figure

PAFB, PAEA and PAFB can be detected from any one device. Figure 15           15). In this configuration, the Write Enable 2/Load (WENA2/LDA, WENB2/LDB)

demonstrates an 18-bit word width using the two FIFOs contained in one       pins are set LOW at Reset so that the pin operates as a control to load and read

IDT72V801/72V811/72V821/72V831/72V841/72V851. Any word width can             the programmable flag offsets.

                                                           9

                                                                                                                                           RESET

                                               RSA            DB0 - DB8          RSB

DATA IN                                                                                               EFA            EMPTY FLAG

              18                 9  DA0 - DA8  RAM                                  RAM               EFB

                                               ARRAY          RCLKA              ARRAY         RCLKB                 READ CLOCK

WRITE CLOCK                         WCLKA               A                WCLKB          B

                                               256x9          RENA1                 256x9      RENB1                 READ ENABLE

WRITE ENABLE                        WENA1      512x9                     WENB1      512x9

                                               1,024x9        OEA1               1,024x9       OEB                   OUTPUT ENABLE

WRITE ENABLE/LOAD                   WENA2/LDA  2,048x9        2WENB2/LDB         2,048x9

                                               4,096x9                           4,096x9

                                    FFA        8,192x9                           8,192x9      QB0 - QB8           9  18                    DATA OUT

FULL FLAG                           FFB

                                                        RENA2                QA0 - QA8     RENB2

                                                                                 9                                                         4093 drw 17

         Figure 15.  Block diagram of the two FIFOs contained in one IDT72V801/72V811/72V821/72V831/72V841/72V851

                                           configured for an 18-bit width-expansion

                                                                         14
IDT72V801/72V8211/72V821/72V831/72V841/72V851 3.3V DUAL CMOS SyncFIFOTM                                                                        COMMERCIAL AND INDUSTRIAL

DUAL 256 x 9, DUAL 512 x 9, DUAL 1K x 9, DUAL 2K x 9, DUAL 4K x 9, DUAL 8K x 9                                                                 TEMPERATURE RANGES

TWO PRIORITY DATA BUFFER                                                            the intermixed data according to type, sending one kind to FIFO A and the other

CONFIGURATION                                                                       kind to FIFO B. Then, at                       the outputs, each data type is transferred to its

The two FIFOs contained in the IDT72V801/72V811/72V821/72V831/                      appropriate destination. Additional IDT72V801/72V811/72V821/72V831/

72V841/72V851 can be used to prioritize two different types of data shared          72V841/72V851s permit more than two priority levels. Priority buffering is

on a system bus. When writing from the bus to the FIFO, control logic sorts         particularly useful in network applications.

                                                                                                                                   Image

                                                                     RAM ARRAY A                                                   Processing

                                                                                    RCLKA                                          Card

                                                                     WCLKA             OEA                Clock

                                                                     WENA1          RENA                           Control  Logic  Address

                                                             9

                                                                     DA0-DA8                   9                                   Control     I/O Data

                                                                               QA0-QA8

                                                          VCC        WENA2          RENA2                 Data

Processor                                                                      IDT

     Clock                                                                     72V801

Address             Control  Logic                                             72V811

                                                                               72V821

Control                                        9-bit bus                       72V831

                                                                               72V841

                                                                               72V851

     Data                                                            RAM ARRAY B                                                   Voice

                    9                                                                                                              Processing

                                                                     WCLKB          RCLKB                                          Card

RAM                                                                  WENB1          OEB2                  Clock

                    9                                                               RENB1                    Control  Logic        Address

                                                                     DB0-DB8   QB0-QB8                                             Control

                                                          9                         RENB2                                                      I/O Data

                                                                     WENB2                                Data

                                                                                               9

                                                                       VCC                                                                     4093 drw 18

                                    Figure 16.            Block Diagram of Two Priority Configuration

BIDIRECTIONAL CONFIGURATION                                                         follows, a processor can write data to a peripheral controller via FIFO A, and,

The two FIFOs of the IDT72V801/72V811/72V821/72V831/72V841/                         in turn, the peripheral controller can write the processor via FIFO B.

72V851 can be used to buffer data flow in two directions. In the example that

                                                                RAM ARRAY A

                                    VCC                         WENA2 RENA2

                                                                WCLKA        RCLKA

                                                                WENA1          OEA

                                                                             RENA1

                                                                DA0-DA8                                                            Peripheral

                                               9                     QA0-QA8                                                       Controller

Processor                                                                              9                                           DMA Clock

     Clock                                                           IDT

                 Control                                             72V801                               Control

Address                   Logic                                      72V811                                        Logic           Address

                                                                     72V821

Control                                                              72V831                                                        Control

                                    9-bit bus                        72V841                    9-bit bus

                                                                     72V851                                                                    I/O Data

           Data                                                 RAM ARRAY B                                                        Data

                 9                                                                                        9

                                                                RCLKB WENB1

RAM                                                             RENB1

                 9                                              OEB    WCLKB

                                                                QB0-QB8

                                                             9       DB0-DB8                9

                                                                RENB2 WENB2

                                                                                                                                               4093 drw 19

                                                                               VCC

                                 Figure 17.               Block Diagram of Bidirectional                  Configuration

                                                                               15
DEPTH EXPANSION — These FIFOs can be adapted to applications that                        The IDT72V801/72V811/72V821/72V831/72V841/72V851 operates in the

require greater than 256/512/1,024/2,048/4,096/8,192 words. The exist-                   Depth Expansion configuration when the following conditions are met:

ence of double enable pins on the read and write ports allow depth expansion.                1.  WENA2/LDAand WENB2/LDBpins are held HIGH during Reset so that

The Write Enable 2/Load (WENA2, WENB2) pins are used as a second write                   these pins operate as second Write Enables.

enables in a depth expansion configuration, thus the Programmable flags are                  2. External logic is used to control the flow of data.

set to the default values. Depth expansion is possible by using one enable                   Please see the Application Note "DEPTH EXPANSION OF IDT'S SYN-

input for system control while the other enable input is controlled by expansion         CHRONOUS FIFOs USING THE RING COUNTER APPROACH" for

logic to direct the flow of data. A typical application would have the expansion         details of this configuration.

logic alternate data access from one device to the next in a sequential manner.

ORDERING INFORMATION

XXXXX        X           XX       X          X                 X                  X

Device Type  Power  Speed         Package                      Process /

                                                               Temperature

                                                               Range

                                                                                             BLANK   Tube or Tray

                                                                                             8       Tape and Reel

                                                                                             BLANK   Commercial (0°C to +70°C)
                                                                                                     Industrial (-40°C to +85°C)
                                                                                             I(1)

                                                                                             G(2)    Green

                                                                                             PF      Thin Quad Flatpack (TQFP, PN64)

                                                                                             TF(3)   Slim Thin Plastic Quad Flatpack (STQFP, PP64)

                                                                                             10      Commercial Only                  Clock Cycle Time

                                                                                             15      Commercial And Industrial        (tCLK), speed in

                                                                                             20      Commercial Only                  Nanoseconds

                                                                                             L       Low Power

                                                                                             72V801  256 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                             72V811  512 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                             72V821  1,024 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                             72V831  2,048 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                             72V841  4,096 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                             72V851  8,192 x 9 ⎯ 3.3 Volt DUAL SyncFIFO

                                                                                                                                                     4093 drw 20

NOTES:

1. Industrial temperature range product for the 15ns speed grade is available as a standard device.

2. Green parts available. For specific speeds and packages contact your local sales office.

LEAD FINISH (SnPb) parts are in EOL process. Product Discontinuation Notice - PDN# SP-17-02

3. TF package is End of Life. Last time buy is July 28, 2015.

DATASHEET DOCUMENT HISTORY

04/24/2001   pgs.   4, 5 and 16

02/02/2006   pgs.   1 and 16.

10/22/2008   pg.    16.

11/06/2014   pgs.   1, 2 and 16.

03/15/2018   Product Discontinuation Notice - PDN# SP-17-02

             Last time buy expires June 15, 2018.

                         CORPORATE HEADQUARTERS                                   for SALES:                                                         for Tech Support:

                         6024 Silver Creek Valley Road                            800-345-7015 or 408-284-8200                                       408-360-1753

                         San Jose, CA 95138                                       fax: 408-284-2775                                   email: FIFOhelp@idt.com

                                                                                  www.idt.com

                                                                                     16
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

IDT (Integrated Device Technology):

72V801L15PFI8   72V841L15PFG8   72V841L15PFI8  72V851L15PFI8  72V811L15PFI8  72V831L20PF8

72V851L20PF8    72V821L20PF8  72V801L20PF8   72V841L20PF8   72V821L20TF8   72V841L20TF8   72V801L20TF8

72V831L20TF8   72V851L20TF8   72V841L15TFGI   72V841L10TFG  72V831L10TFG    72V811L10TFG   72V851L10TFG

72V801L10PFG    72V841L10PFG    72V851L10PFG   72V831L10PFG   72V801L15PFGI  72V851L20PF   72V801L20PF

72V841L20PF     72V821L20PF   72V851L15TFI8  72V821L15TFI8  72V841L15TFI8  72V831L10TF8   72V811L10TF8

72V851L10TF8   72V841L10TF8   72V801L10TF8   72V821L10TF8   72V831L10PF8   72V821L10PF8  72V841L10PF8

72V811L10PF8    72V801L10PF8  72V851L10PF8   72V851L15TF    72V821L15TF   72V841L15TF  72V801L15TF

72V851L15PF   72V811L15PF    72V831L15PF  72V821L15PF  72V841L15PF  72V801L15PF  72V831L15TF

72V851L10PF   72V811L10TF    72V851L10TF  72V831L10TF  72V821L10TF  72V801L10TF  72V841L10TF

72V831L10PF   72V811L10PF    72V821L10PF  72V801L10PF  72V841L10PF  72V851L10PFG8      72V801L10PFG8

72V841L10PFG8   72V841L15TFGI8  72V851L15TF8   72V831L15TF8   72V821L15TF8   72V841L15TF8

72V801L15TF8   72V831L15PF8   72V851L15PF8   72V811L15PF8   72V801L15PF8   72V821L15PF8   72V841L15PF8

72V801L15PFGI8  72V831L20PF    72V801L20TF   72V841L20TF    72V821L20TF   72V831L20TF  72V851L20TF

72V851L10TFG8   72V811L10TFG8   72V841L10TFG8  72V831L10TFG8  72V801L15PFI   72V841L15PFI

72V841L15PFG    72V851L15PFI  72V811L15PFI   72V851L15TFI   72V821L15TFI

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
搜索索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved