电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

550CC000201DGR

器件型号:550CC000201DGR
器件类别:无源元件   
厂商名称:Silicon Laboratories
下载文档 在线购买

550CC000201DGR在线购买

供应商 器件名称 价格 最低购买 库存  
550CC000201DGR - - 点击查看 点击购买

器件描述

VCXO Oscillators VCXO; Diff/SE; Single Freq; 10-1417 MHz

参数
参数名称属性值
Manufacturer:Silicon Laboratories
Product Category:VCXO Oscillators
Series:Si550
Packaging:Box
Brand:Silicon Labs
Product Type:VCXO Oscillators
Subcategory:Oscillators

550CC000201DGR器件文档内容

                                                                                                             Si550

                                                                                                             REVISION D

VO L TA G E - C O N T R O L L E D                                  CRYSTAL                 OSCILLATOR        (VCXO)

10 MHZ TO 1.4 GHZ

Features

  Available with any frequency from                  Internal fixed crystal frequency                      Si5602

   10 to 945 MHz and select                            ensures high reliability and low

   frequencies to 1.4 GHz                              aging

  3rd generation DSPLL® with                         Available CMOS, LVPECL,

   superior jitter performance (0.5 ps)                LVDS, and CML outputs

  3x better temperature stability than               3.3, 2.5, and 1.8 V supply options

   SAW-based oscillators                              Industry-standard 5 x 7 mm

  Excellent PSRR performance                          package and pinout

                                                      Pb-free/RoHS-compliant                        Ordering Information:

Applications                                                                                              See page 10.

  SONET/SDH                                          Low-jitter clock generation

  xDSL                                               Optical modules                               Pin Assignments:

  10 GbE LAN/WAN                                     Clock and data recovery                            See page 9.

Description

The Si550 VCXO utilizes Silicon Laboratories’ advanced DSPLL® circuitry to                                   (Top View)

provide  a   low-jitter    clock  at  high  frequencies.           The  Si550       supports  any

frequency from 10 to 945 MHz and select frequencies to 1417 MHz. Unlike                              VC   1          6   VDD

traditional  VCXOs,      where    a   different   crystal      is  required    for  each   output

frequency, the Si550 uses one fixed crystal to provide a wide range of output                        OE   2          5   CLK–

frequencies. This IC-based approach allows the crystal resonator to provide

exceptional    frequency   stability      and    reliability.      In  addition,    DSPLL     clock  GND  3          4   CLK+

synthesis provides superior supply noise rejection, simplifying the task of

generating     low-jitter  clocks     in  noisy        environments        typically  found   in

communication systems. The Si550 IC-based VCXO is factory-configurable

for a wide variety of user specifications, including frequency, supply voltage,

output format, tuning slope, and temperature stability. Specific configurations

are factory programmed at time of shipment, thereby eliminating the long

lead times associated with custom oscillators.

Functional Block Diagram

                                                                   VDD

                                      Any-Frequency

               Fixed                 10 MHz–1.4 GHz                                 CLK+

               Frequency                  DSPLL®

                   XO                                                               CLK–

                                      Clock Synthesis

         Vc                ADC

               OE                                                  GND

Rev. 1.1 4/13                                    Copyright         © 2013  by  Silicon Laboratories                            Si550
Si550

1.  Electrical Specifications

Table 1. Recommended Operating Conditions

        Parameter                  Symbol         Test Condition         Min                         Typ              Max       Units

Supply Voltage1                    VDD                     3.3 V option  2.97                        3.3              3.63      V

                                                           2.5 V option  2.25                        2.5              2.75      V

                                                           1.8 V option  1.71                        1.8              1.89      V

Supply Current                     IDD            Output enabled

                                                           LVPECL        —                           120              130

                                                           CML           —                           108              117       mA

                                                           LVDS          —                           99               108

                                                           CMOS          —                           90               98

                                                  tristate mode          —                           60               75        mA

Output Enable (OE)2                                        VIH           0.75 x VDD                  —                —         V

                                                           VIL           —                           —                0.5       V

Operating Temperature Range        TA                                    –40                         —                85        °C

Notes:

    1.  Selectable parameter specified by part number. See 3. "Ordering  Information" on page        10 for  further  details.

    2.  OE pin includes a 17 k resistor to VDD.

Table 2. VC Control Voltage Input

        Parameter                  Symbol         Test Condition         Min                         Typ              Max       Units

Control Voltage Tuning Slope1,2,3  KV             10 to 90% of VDD       —                           33               —

                                                                         —                           45               —

                                                                         —                           90               —         ppm/V

                                                                         —                           135              —

                                                                         —                           180              —

                                                                         —                           356              —

Control Voltage Linearity4         LVC                     BSL           –5                          ±1               +5        %

                                                           Incremental   –10                         ±5               +10       %

Modulation Bandwidth               BW                                    9.3                   10.0                   10.7      kHz

VC Input Impedance                 ZVC                                   500                         —                —         k

Nominal Control Voltage            VCNOM                   @ fO          —                     VDD/2                  —         V

Control Voltage Tuning Range       VC                                    0                                            VDD       V

Notes:

    1.  Positive slope; selectable option by part number. See 3. "Ordering Information" on page 10.

    2.  For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

    3.  KV variation is ±10% of typical values.

    4.  BSL determined from deviation from best straight line fit with VC ranging from 10 to 90% of VDD. Incremental slope

        determined with VC ranging from 10 to 90% of VDD.

2                                                          Rev. 1.1
                                                                                                                     Si550

Table 3. CLK± Output Frequency Characteristics

        Parameter             Symbol                    Test Condition                     Min        Typ       Max         Units

Nominal Frequency1,2,3                 fO             LVDS/CML/LVPECL                       10        —         945         MHz

                                                         CMOS                               10        —         160         MHz

Temperature Stability1,4                              TA = –40 to +85 ºC                   –20        —         +20

                                                                                           –50        —         +50         ppm

                                                                                       –100           —         +100

Absolute Pull Range1,4                 APR                                                 ±12        —         ±375        ppm

Aging                                          Frequency drift over first year.              —        —         ±3          ppm

                                               Frequency drift over 15 year life.            —        —         ±10

Power up Time5                         tOSC                                                  —        —         10          ms

Notes:

1.      See Section 3. "Ordering Information" on page 10 for further details.

2.      Specified at time of order by part number. Also available in frequencies from  970 to   1134  MHz  and  1213 to 1417 MHz.

3.      Nominal output frequency set by VCNOM = VDD/2.

4.      Selectable parameter specified by part number.

5.      Time from power up or tristate mode to fO.

Table 4. CLK± Output          Levels and       Symmetry

        Parameter             Symbol                  Test Condition                   Min            Typ       Max         Units

LVPECL Output Option1                  VO               mid-level                VDD – 1.42           —         VDD – 1.25  V

                                       VOD              swing (diff)                   1.1            —         1.9         VPP

                                       VSE          swing (single-ended)               0.55           —         0.95        VPP

LVDS Output Option2                    VO               mid-level                      1.125    1.20            1.275       V

                                       VOD              swing (diff)                   0.5            0.7       0.9         VPP

                                               2.5/3.3 V option mid-level              —        VDD – 1.30      —           V

                                       VO           1.8 V option mid-level             —        VDD – 0.36      —           V

CML Output Option2                             2.5/3.3 V option swing (diff)           1.10     1.50            1.90        VPP

                                       VOD     1.8 V option swing (diff)               0.35     0.425           0.50        VPP

CMOS Output Option3                    VOH              IOH = 32 mA                0.8 x VDD          —         VDD         V

                                       VOL              IOL = 32 mA                    —              —         0.4         V

Rise/Fall time (20/80%)                tR, tF       LVPECL/LVDS/CML                    —              —         350         ps

                                               CMOS with CL = 15 pF                    —              1         —           ns

Symmetry (duty cycle)                  SYM     LVPECL:   VDD – 1.3 V (diff)

                                               LVDS:     1.25 V (diff)                 45             —         55          %

                                               CMOS:     VDD/2

Notes:

1.      50  to VDD – 2.0 V.

2.      Rterm = 100  (differential).

3.      CL = 15 pF

                                                         Rev. 1.1                                                                  3
Si550

Table 5. CLK± Output Phase Jitter

        Parameter        Symbol           Test Condition                   Min                 Typ   Max                   Units

Phase Jitter (RMS)1,2,3            J     Kv = 33 ppm/V

for FOUT > 500 MHz                        12 kHz to 20 MHz (OC-48)         —                   0.26  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 45 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.27  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 90 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.32  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.26  —

                                          Kv = 135 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.40  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.27  —

                                          Kv = 180 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.49  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.28  —

                                          Kv = 356 ppm/V

                                          12 kHz to 20 MHz (OC-48)         —                   0.87  —                       ps

                                          50 kHz to 80 MHz (OC-192)        —                   0.33  —

Notes:

   1.   Refer to AN255, AN256, and AN266 for further information.

   2.   For best jitter and phase noise performance, always choose the smallest KV that meets the application’s minimum APR

        requirements. See “AN266: VCXO Tuning Slope (KV), Stability, and Absolute Pull Range (APR)” for more information.

   3.   See “AN255: Replacing 622 MHz VCSO devices with the Si550 VCXO” for comparison highlighting power supply

        rejection (PSR) advantage of Si55x versus SAW-based solutions.

   4.   Max jitter for LVPECL output with VC=1.65V, VDD=3.3V, 155.52 MHz.

   5.   Max offset frequencies: 80 MHz for FOUT > 250 MHz, 20 MHz for 50 MHz < FOUT
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z
搜索索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved