电子工程世界电子工程世界电子工程世界

关键词

搜索

型号

搜索
 PDF数据手册

3.0SMCJ120A_R2_10001

产品描述Trans Voltage Suppressor Diode, 3000W, 120V V(RWM), Unidirectional, 1 Element, Silicon, DO-214AB, SMC, 2 PIN
产品类别分立半导体    二极管   
文件大小182KB,共7页
制造商强茂(PANJIT)
官网地址http://www.panjit.com.tw/
标准  

PANJIT 是一家全球 IDM,提供广泛的产品组合,包括 MOSFET、肖特基二极管、SiC 器件、双极结型晶体管和电桥等。公司旨在满足客户在汽车、电源、工业、计算、消费和通信等各种应用领域的需求。他们的愿景是通过质量可靠、节能高效的产品为世界提供电源,为人们带来更绿色、更智能的未来。公司核心价值观包括创新、责任、以客户为中心、学习与成长、相互信任和协作。

下载文档 详细参数 全文预览

3.0SMCJ120A_R2_10001概述

Trans Voltage Suppressor Diode, 3000W, 120V V(RWM), Unidirectional, 1 Element, Silicon, DO-214AB, SMC, 2 PIN

3.0SMCJ120A_R2_10001规格参数

参数名称属性值
是否无铅不含铅
是否Rohs认证符合
厂商名称强茂(PANJIT)
包装说明R-PDSO-C2
Reach Compliance Codenot_compliant
ECCN代码EAR99
其他特性UL RECOGNIZED
最大击穿电压153 V
最小击穿电压133 V
配置SINGLE
二极管元件材料SILICON
二极管类型TRANS VOLTAGE SUPPRESSOR DIODE
JEDEC-95代码DO-214AB
JESD-30 代码R-PDSO-C2
最大非重复峰值反向功率耗散3000 W
元件数量1
端子数量2
最高工作温度150 °C
最低工作温度-55 °C
封装主体材料PLASTIC/EPOXY
封装形状RECTANGULAR
封装形式SMALL OUTLINE
峰值回流温度(摄氏度)NOT SPECIFIED
极性UNIDIRECTIONAL
最大重复峰值反向电压120 V
表面贴装YES
技术AVALANCHE
端子形式C BEND
端子位置DUAL
处于峰值回流温度下的最长时间NOT SPECIFIED
驱动开发
我想开始学习驱动开发方面的相关知识;目前掌握C,C++语言.比较熟悉socket编程..不知道怎么进行驱动开发的学习当中..希望各位有这相关方面的学习经验的告知一二..或者介绍这方面入门的一些书(比较好的)..谢谢~~~主要是针对性windows 驱动.....
slw5569 嵌入式系统
51单片机小白,求助带功能键控制的电子时钟汇编和c语言代码
[i=s] 本帖最后由 firstsea 于 2015-11-25 16:06 编辑 [/i][align=left][font=黑体][size=19px][b]51单片机小白,求助带功能键控制的电子时钟汇编和c语言代码,有注释最好想弄懂!在此谢过[/b][/size][/font][/align][align=left]1、基本要求[/align][align=left]电子钟基本要求的控制面...
firstsea 51单片机
Xilinx 仿真遇到的问题
Started : "Creating Tbw file".ERROR:ProjectMgmt - TOE: ITclInterp::ExecuteCmd gave Tcl result 'invalid command name "0"'.Tcl_ErrnoId: unknown errorTcl_ErrnoMsg: No error_cmd: ::xilinx::Dpm::dpm_chCrea...
eeleader FPGA/CPLD
【T叔藏书阁】《模拟集成电路的分析与设计(第四版)》
[p=24, null, left][color=rgb(86, 86, 86)][backcolor=rgb(237, 235, 235)][font=微软雅黑][size=14px][url=https://download.eeworld.com.cn/detail/tyw/301799?src=2114][color=#0066cc]中文版:《模拟集成电路的分析与设计(第四版)》[/colo...
tyw 下载中心专版
运动估计算法设计及FPGA实现.pdf
运动估计算法设计及FPGA实现.pdf...
zxopenljx EE_FPGA学习乐园
请教:时钟上升沿采样不稳定问题
用verilog写的很简单的一段代码,大概是:reg[1:0]q;//q是调用IP核fifo产生的数据,默认是reg型输出吧assign data_out={{4{q[0]}},{4{q[1]}}};//data_out是输出数据是上升沿进、上升沿采的,前仿和后仿都没问题,但是下到FPGA里后,有几个采样点数据是错的,而且基本上是相差4,不知道为什么。估计是采样时采到不稳定的点了,可能是data_...
xyw FPGA/CPLD
小广播

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 国产芯 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved