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ispLSI1032E-100LT

器件型号:ispLSI1032E-100LT
器件类别:可编程逻辑器件   
厂商名称:Lattice
厂商官网:http://www.latticesemi.com
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器件描述

EE PLD, 12.5 ns, PQFP100

电子可编程逻辑器件, 12.5 ns, PQFP100

参数

ispLSI1032E-100LT功能数量 1
ispLSI1032E-100LT端子数量 100
ispLSI1032E-100LT最大工作温度 70 Cel
ispLSI1032E-100LT最小工作温度 0.0 Cel
ispLSI1032E-100LT最大供电/工作电压 5.25 V
ispLSI1032E-100LT最小供电/工作电压 4.75 V
ispLSI1032E-100LT额定供电电压 5 V
ispLSI1032E-100LT输入输出总线数量 64
ispLSI1032E-100LT加工封装描述 TQFP-100
ispLSI1032E-100LT状态 ACTIVE
ispLSI1032E-100LT工艺 CMOS
ispLSI1032E-100LT包装形状 SQUARE
ispLSI1032E-100LT包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
ispLSI1032E-100LT表面贴装 Yes
ispLSI1032E-100LT端子形式 GULL WING
ispLSI1032E-100LT端子间距 0.5000 mm
ispLSI1032E-100LT端子涂层 TIN LEAD
ispLSI1032E-100LT端子位置 QUAD
ispLSI1032E-100LT包装材料 PLASTIC/EPOXY
ispLSI1032E-100LT温度等级 COMMERCIAL
ispLSI1032E-100LT组织 2 DEDICATED INPUTS, 64 I/O
ispLSI1032E-100LT最大FCLK时钟频率 71 MHz
ispLSI1032E-100LT输出功能 MACROCELL
ispLSI1032E-100LT可编程逻辑类型 EE PLD
ispLSI1032E-100LT传播延迟TPD 12.5 ns
ispLSI1032E-100LT专用输入数量 2

文档预览

ispLSI1032E-100LT器件文档内容

          ispLSI and pLSI 1032E

                              High-Density Programmable Logic

Features                                                 Functional Block Diagram

HIGH DENSITY PROGRAMMABLE LOGIC                                    Output Routing Pool
                                                              D7 D6 D5 D4 D3 D2 D1 D0
-- 6000 PLD Gates
-- 64 I/O Pins, Eight Dedicated Inputs                   A0                                       C7
-- 192 Registers
-- High Speed Global Interconnect                                                             DQ
-- Wide Input Gating for Fast Counters, State
                                                          A1                                       C6
      Machines, Address Decoders, etc.                    Output Routing Pool
-- Small Logic Block Size for Random Logic                                                                                 Output Routing PoolA2DQC5

HIGH PERFORMANCE E2CMOS TECHNOLOGY                                                   Logic

-- fmax = 125 MHz Maximum Operating Frequency            A3                            Array D Q GLB C4
-- tpd = 7.5 ns Propagation Delay
                                                          A4                                       C3
-- TTL Compatible Inputs and Outputs
-- Electrically Erasable and Reprogrammable              A5                                   DQ  C2
-- Non-Volatile
-- 100% Tested at Time of Manufacture                    A6                                       C1
-- Unused Product Term Shutdown Saves Power
                                                          A7 Global Routing Pool (GRP) C0
ispLSI OFFERS THE FOLLOWING ADDED FEATURES
-- In-System Programmable (ISPTM) 5-Volt Only                B0 B1 B2 B3 B4 B5 B6 B7
-- Increased Manufacturing Yields, Reduced Time-to-                                                   CLK

      Market and Improved Product Quality                            Output Routing Pool
-- Reprogram Soldered Devices for Faster Prototyping
                                                                                                                                                                                                                                                   0139A(A1)-isp
OFFERS THE EASE OF USE AND FAST SYSTEM
  SPEED OF PLDs WITH THE DENSITY AND FLEXIBILITY           Description
  OF FIELD PROGRAMMABLE GATE ARRAYS
                                                          The ispLSI and pLSI 1032E are High Density Program-
-- Complete Programmable Device Can Combine Glue         mable Logic Devices containing 192 Registers, 64
      Logic and Structured Designs                        Universal I/O pins, eight Dedicated Input pins, four Dedi-
                                                          cated Clock Input pins and a Global Routing Pool (GRP).
-- Enhanced Pin Locking Capability                       The GRP provides complete interconnectivity between
-- Four Dedicated Clock Input Pins                       all of these elements. The ispLSI 1032E features 5-Volt
-- Synchronous and Asynchronous Clocks                   in-system programmability and in-system diagnostic ca-
-- Programmable Output Slew Rate Control to              pabilities. The ispLSI 1032E device offers non-volatile
                                                          reprogrammability of the logic, as well as the intercon-
      Minimize Switching Noise                            nects to provide truly reconfigurable systems. It is
-- Flexible Pin Placement                                architecturally and parametrically compatible to the pLSI
-- Optimized Global Routing Pool Provides Global         1032E device, but multiplexes four input pins to control
                                                          in-system programming. A functional superset of the
      Interconnectivity                                   ispLSI and pLSI 1032 architecture, the ispLSI and pLSI
                                                          1032E devices add two new global output enable pins.
ispEXPERTTM LOGIC COMPILER AND COMPLETE
  ISP DEVICE DESIGN SYSTEMS FROM HDL SYNTHESIS            The basic unit of logic on the ispLSI and pLSI 1032E
  THROUGH IN-SYSTEM PROGRAMMING                           devices is the Generic Logic Block (GLB). The GLBs are
                                                          labeled A0, A1...D7 (see Figure 1). There are a total of 32
  -- Superior Quality of Results                          GLBs in the ispLSI and pLSI 1032E devices. Each GLB
  -- Tightly Integrated with Leading CAE Vendor Tools     has 18 inputs, a programmable AND/OR/Exclusive OR
  -- Productivity Enhancing Timing Analyzer, Explore      array, and four outputs which can be configured to be
                                                          either combinatorial or registered. Inputs to the GLB
      Tools, Timing Simulator and ispANALYZERTM           come from the GRP and dedicated inputs. All of the GLB
                                                          outputs are brought back into the GRP so that they can
  -- PC and UNIX Platforms                                be connected to the inputs of any GLB on the device.

Copyright 1998 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject
to change without notice.

LATTICE SEMICONDUCTOR CORP., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.                    October 1998
Tel. (503) 681-0118; 1-800-LATTICE; FAX (503) 681-3037; http://www.latticesemi.com

1032E_06                                               1
                               Specifications ispLSI and pLSI 1032E

Functional Block Diagram

Figure 1. ispLSI and pLSI 1032E Functional Block Diagram

                               I/O 63
                                   I/O 62
                                       I/O 61
                                            I/O 60
                                                     I/O 59
                                                          I/O 58
                                                              I/O 57
                                                                   I/O 56
                                                                            I/O 55
                                                                                 I/O 54
                                                                                     I/O 53
                                                                                          I/O 52
                                                                                                   I/O 51
                                                                                                        I/O 50
                                                                                                            I/O 49
                                                                                                                 I/O 48
                                                                                                                          IN 7
                                                                                                                               IN 6

RESET

                 Generic                                  Input Bus
              Logic Blocks                    Output Routing Pool (ORP)
                               D7 D6 D5 D4 D3 D2 D1 D0
                 (GLBs)

I/O 0                      A0                                                                                                                                    C7           GOE 1/IN 5
                                                                                                                                                                 C6           GOE 0/IN 4
I/O 1                                                                                                                                                            C5
                                                                                                                                                                 C4           I/O 47
I/O 2                                                                                                                                                            C3           I/O 46
                                                                                                                                                                 C2           I/O 45
I/O 3         lnput Bus    A1                                                                                                                                    C1           I/O 44
                     Output Routing Pool (ORP)                                                                                                                   C0
I/O 4                      A2                                                                                                                                                 I/O 43
                                                                                                                                        Output Routing Pool (ORP)             I/O 42
I/O 5                                                                                                                                           lnput Bus                     I/O 41
                                                     Global                                                                                                                   I/O 40
I/O 6                                               Routing
                                                                                                                                                                              I/O 39
I/O 7                      A3                         Pool                                                                                                                    I/O 38
                                                     (GRP)                                                                                                                    I/O 37
I/O 8                      A4                                                                                                                                                 I/O 36
                               B0 B1 B2 B3 B4 B5 B6 B7
I/O 9                                         Output Routing Pool (ORP)                                                                                                       I/O 35
                                                          Input Bus                                                                                                           I/O 34
I/O 10                     A5                                                                                                                                                 I/O 33
                                                                                                                                                                              I/O 32
I/O 11

I/O 12                     A6

I/O 13

I/O 14                     A7

I/O 15

   *SDI/IN 0                                                                Clock                                                                                    CLK 0
*MODE/IN 1                                                               Distribution                                                                                CLK 1
                                                                                                                                                                     CLK 2
                                                                          Network                                                                                    IOCLK 0
                                                                                                                                                                     IOCLK 1

                Megablock

*ispEN/NC

                           *SDO/IN 2
                               *SCLK/IN 3

                                          I/O 16
                                              I/O 17
                                                   I/O 18
                                                       I/O 19
                                                                I/O 20
                                                                     I/O 21
                                                                         I/O 22
                                                                              I/O 23
                                                                                       I/O 24
                                                                                            I/O 25
                                                                                                I/O 26
                                                                                                     I/O 27
                                                                                                               I/O 28
                                                                                                                   I/O 29
                                                                                                                        I/O 30
                                                                                                                            I/O 31

                                                                                                                                            Y0
                                                                                                                                                 Y1
                                                                                                                                                     Y2
                                                                                                                                                          Y3

              *ISP Control Functions for ispLSI 1032E Only

The devices also have 64 I/O cells, each of which is           The GRP has, as its inputs, the outputs from all of the
directly connected to an I/O pin. Each I/O cell can be         GLBs and all of the inputs from the bi-directional I/O cells.
individually programmed to be a combinatorial input,           All of these signals are made available to the inputs of the
registered input, latched input, output or bi-directional      GLBs. Delays through the GRP have been equalized to
I/O pin with 3-state control. The signal levels are TTL        minimize timing skew.
compatible voltages and the output drivers can source 4
mA or sink 8 mA. Each output can be programmed                 Clocks in the ispLSI and pLSI 1032E devices are se-
independently for fast or slow output slew rate to mini-       lected using the Clock Distribution Network. Four
mize overall output switching noise.                           dedicated clock pins (Y0, Y1, Y2 and Y3) are brought into
                                                               the distribution network, and five clock outputs (CLK 0,
Eight GLBs, 16 I/O cells, two dedicated inputs and one         CLK 1, CLK 2, IOCLK 0 and IOCLK 1) are provided to
ORP are connected together to make a Megablock (see            route clocks to the GLBs and I/O cells. The Clock Distri-
figure 1). The outputs of the eight GLBs are connected to      bution Network can also be driven from a special clock
a set of 16 universal I/O cells by the ORP. Each ispLSI        GLB (C0 on the ispLSI and pLSI 1032E devices). The
and pLSI 1032E device contains four Megablocks.                logic of this GLB allows the user to create an internal
                                                               clock from a combination of internal signals within the
                                                               device.

                                                            2
                                    Specifications ispLSI and pLSI 1032E

Absolute Maximum Ratings 1

Supply Voltage Vcc .................................. -0.5 to +7.0V
Input Voltage Applied ........................ -2.5 to VCC +1.0V
Off-State Output Voltage Applied ..... -2.5 to VCC +1.0V
Storage Temperature ................................ -65 to 150C

Case Temp. with Power Applied .............. -55 to 125C
Max. Junction Temp. (TJ) with Power Applied ... 150C
1. Stresses above those listed under the "Absolute Maximum Ratings" may cause permanent damage to the device. Functional

   operation of the device at these or at any other conditions above those indicated in the operational sections of this specifica tion
   is not implied (while programming, follow the programming specifications).

DC Recommended Operating Conditions

       SYMBOL                       PARAMETER                                          MIN.  MAX. UNITS
                                                                                       4.75
VCC            Supply Voltage       Commercial TA = 0C to + 70C                       4.5  5.25   V
                                                                                        0
VIL            Input Low Voltage    Industrial               TA = -40C to + 85C       2.0  5.5    V
VIH            Input High Voltage
                                                                                             0.8    V

                                                                                             Vcc+1  V

                                                                                                   Table 2-0005/1032E

Capacitance (TA=25oC, f=1.0 MHz)

SYMBOL         PARAMETER                                     TYPICAL  UNITS              TEST CONDITIONS
                                                                  8      pf            VCC = 5.0V, VPIN = 2.0V
C1      Dedicated Input, I/O, Y1, Y2, Y3, Clock Capacitance

        (Commercial/Industrial)

C2      Y0 Clock Capacitance                                 15                    pf  VCC = 5.0V, VPIN = 2.0V

                                                                                                  Table 2-0006/1032E

Data Retention Specifications

                         PARAMETER   MINIMUM                          MAXIMUM                UNITS
Data Retention                            20                                                Years
ispLSI Erase/Reprogram Cycles                                                               Cycles
pLSI Erase/Reprogram Cycles            10000                                                Cycles
                                         100
                                                                                                Table 2-0008/1032E

                                     3
                                                Specifications ispLSI and pLSI 1032E

Switching Test Conditions

  Input Pulse Levels                      GND to 3.0V                      Figure 2. Test Load

  Input Rise and Fall Time                -125         2 ns                  Device             + 5V
  10% to 90%                                                                 Output                  R1
                                       Others          3 ns
  Input Timing Reference Levels                                                                      R2
  Output Timing Reference Levels                1.5V
  Output Load
3-state levels are measured 0.5V from           1.5V
steady-state active level.
                                          See Figure 2                                                                     Test
                                                                                                                          Point
                                                    Table 2-0003/1032E
                                                                                                            CL*

Output Load Conditions (see Figure 2)

      TEST CONDITION          R1           R2          CL                  *CL includes Test Fixture and Probe Capacitance.
                             470          390         35pF
A                                         390         35pF                                                                                                                                                                                          0213a
                                          390         35pF
       Active High           470
B                                         390         5pF
                              
       Active Low
                             470          390 5pF
       Active High to Z
C at VOH -0.5V                                  Table 2-0004/1032E

       Active Low to Z
       at VOL+0.5V

DC Electrical Characteristics

                                       Over Recommended Operating Conditions

SYMBOL  PARAMETER                                                          CONDITION            MIN. TYP.3 MAX. UNITS

VOL     Output Low Voltage                            IOL= 8 mA                                           0.4  V

VOH     Output High Voltage                           IOH = -4 mA                               2.4            V

IIL     Input or I/O Low Leakage Current              0V  VIN  VIL (Max.)                                 -10 A

IIH     Input or I/O High Leakage Current             3.5V  VIN  VCC                                      10   A

IIL-isp ispEN Input Low Leakage Current               0V  VIN  VIL                                       -150 A

IIL-PU I/O Active Pull-Up Current                     0V  VIN  VIL                                       -150 A

IOS1    Output Short Circuit Current                  VCC= 5V, VOUT = 0.5V                               -200 mA

ICC2, 4 Operating Power Supply Current                VIL= 0.5V, VIH = 3.0V  Commercial                 190    mA

                                                      fCLOCK = 1 MHz         Industrial                 190    mA

                                                                                                                                                                                                                                    Table 2-0007/1032E

1. One output at a time for a maximum duration of one second. VOUT = 0.5V was selected to avoid test problems

    by tester ground degradation. Characterized but not 100% tested.

2. Measured using eight 16-bit counters.

3. Typical values are at VCC= 5V and TA= 25C.
4. Maximum ICC varies widely with specific device configuration and operating frequency. Refer to the Power Consumption

    section of this data sheet and Thermal Management section of the Lattice Semiconductor Data Book or CD-ROM to

estimate maximum ICC.

                                                                        4
                                              Specifications ispLSI and pLSI 1032E

External Timing Parameters

                                             Over Recommended Operating Conditions

PARAMETER TEST 4 #2                                 DESCRIPTION1                                  -125  -100           UNITS
                    COND.
                                                                                                  MIN. MAX. MIN. MAX.

tpd1      A 1 Data Propagation Delay, 4PT Bypass, ORP Bypass                                       7.5 10.0 ns
tpd2      A 2 Data Propagation Delay, Worst Case Path                                              10.0 12.5 ns

fmax (Int.) A  3 Clock Frequency with Internal Feedback 3                                         125 100           MHz
                                                                                                  91.0 71.0         MHz
fmax (Ext.)   4           Clock  Frequency  with  External  Feedback          (       1  ) tco1  167 125           MHz
                                                                                  tsu2 +          5.0 7.0            ns

fmax (Tog.)   5           Clock  Frequency,  Max.  Toggle   (       1  ) tw1
                                                                twh +

tsu1          6 GLB Reg. Setup Time before Clock,4 PT Bypass

tco1      A 7 GLB Reg. Clock to Output Delay, ORP Bypass                                           5.0 6.0 ns

th1       8 GLB Reg. Hold Time after Clock, 4 PT Bypass                                         0.0 0.0           ns

tsu2       9 GLB Reg. Setup Time before Clock                                                    6.0 8.0           ns

tco2       10 GLB Reg. Clock to Output Delay                                                      6.0 7.0 ns

th2       11 GLB Reg. Hold Time after Clock                                                     0.0 0.0           ns

tr1       A 12 Ext. Reset Pin to Output Delay                                                      10.0 13.5 ns

trw1       13 Ext. Reset Pulse Duration                                                          5.0 6.5           ns
tptoeen   B 14 Input to Output Enable
                                                                                                   12.0 15.0 ns

tptoedis  C 15 Input to Output Disable                                                             12.0 15.0 ns

tgoeen    B 16 Global OE Output Enable                                                             7.0 9.0 ns

tgoedis   C 17 Global OE Output Disable                                                            7.0 9.0 ns

twh       18 External Synchronous Clock Pulse Duration, High                                    3.0 4.0           ns

twl       19 External Synchronous Clock Pulse Duration, Low                                     3.0 4.0           ns

tsu3       20 I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)                                3.0 3.5           ns

th3       21 I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)                                 0.0 0.0           ns

1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.                 Table 2-0030A/1032E
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.

                                                                5
                                              Specifications ispLSI and pLSI 1032E

External Timing Parameters

                                             Over Recommended Operating Conditions

PARAMETER TEST 4 #2               DESCRIPTION1                                                    -90   -80                  -70      UNITS
                    COND.
                                                                                                  MIN. MAX. MIN. MAX. MIN. MAX.

tpd1      A 1 Data Propagation Delay, 4PT Bypass, ORP Bypass 10.0 12.0 15.0 ns
tpd2
          A 2 Data Propagation Delay, Worst Case Path                                              12.5 15.0 17.5 ns

fmax (Int.) A  3 Clock Frequency with Internal Feedback 3                                         90.0 80.0 70.0                 MHz
                                                                                                                                      MHz
fmax (Ext.)   4           Clock  Frequency  with  External  Feedback          (       1  ) tco1  69.0   61.0              56.0    MHz
                                                                                  tsu2 +                                               ns
                                                                                                  USNEE10W3D2EE-SI1G00NSFOR
fmax (Tog.)   5           Clock  Frequency,  Max.  Toggle   (       1  ) tw1                     125 111 100
                                                                twh +

tsu1          6 GLB Reg. Setup Time before Clock,4 PT Bypass 7.5 8.5 9.0

tco1      A 7 GLB Reg. Clock to Output Delay, ORP Bypass                                           6.0 6.5 7.0 ns

th1       8 GLB Reg. Hold Time after Clock, 4 PT Bypass                                         0.0 0.0 0.0                    ns

tsu2       9 GLB Reg. Setup Time before Clock                                                    8.5 10.0 11.0                  ns

tco2       10 GLB Reg. Clock to Output Delay                                                      7.0 7.5 8.0 ns

th2       11 GLB Reg. Hold Time after Clock                                                     0.0 0.0 0.0                    ns

tr1       A 12 Ext. Reset Pin to Output Delay                                                      13.5 14.0 15.0 ns

trw1       13 Ext. Reset Pulse Duration                                                          6.5 8.0 10.0                   ns
tptoeen   B 14 Input to Output Enable
                                                                                                   15.0 16.5 18.0 ns

tptoedis  C 15 Input to Output Disable                                                             15.0 16.5 18.0 ns

tgoeen    B 16 Global OE Output Enable                                                             9.0 10.0 12.0 ns

tgoedis   C 17 Global OE Output Disable                                                            9.0 10.0 12.0 ns

twh       18 External Synchronous Clock Pulse Duration, High 4.0 4.5 5.0                                                       ns

twl       19 External Synchronous Clock Pulse Duration, Low 4.0 4.5 5.0                                                        ns

tsu3       20 I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3) 3.5 3.5 4.0                                                   ns

th3       21 I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3) 0.0 0.0 0.0                                                    ns

1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.                                            Table 2-0030B/1032E
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.

                                                                6
                                          Specifications ispLSI and pLSI 1032E

Internal Timing Parameters1

PARAM. # 2                         DESCRIPTION                            -125   -100          UNITS

                                                                          MIN. MAX. MIN. MAX.

Inputs

tiobp   22 I/O Register Bypass                                              0.3 0.3 ns
tiolat  23 I/O Latch Delay                                                 1.9 2.3 ns
tiosu   24 I/O Register Setup Time before Clock                           3.0 3.5 ns
tioh    25 I/O Register Hold Time after Clock                             0.0 0.0 ns
tioco   26 I/O Register Clock to Out Delay                                  4.6 5.0 ns
tior    27 I/O Register Reset to Out Delay                                  4.6 5.0 ns
tdin    28 Dedicated Input Delay                                           2.3 2.7 ns

GRP     29 GRP Delay, 1 GLB Load                                           1.8   1.9 ns
tgrp1                                                                      2.0   2.4 ns
                                                                           2.3   2.4 ns
tgrp4 30 GRP Delay, 4 GLB Loads                                           2.8   3.0 ns
                                                                           3.8   4.2 ns
tgrp8 31 GRP Delay, 8 GLB Loads

tgrp16 32 GRP Delay, 16 GLB Loads

tgrp32 33 GRP Delay, 32 GLB Loads

GLB

t4ptbpc 34 4 Prod.Term Bypass Path Delay (Combinatorial)                   3.9 5.3 ns

t4ptbpr 35 4 Prod. Term Bypass Path Delay (Registered)                     4.0 5.3 ns

t1ptxor 36 1 Prod.Term/XOR Path Delay                                     3.6 4.6 ns
t20ptxor 37 20 Prod. Term/XOR Path Delay
txoradj 38 XOR Adjacent Path Delay 3                                       5.0 5.8 ns
tgbp 39 GLB Register Bypass Delay
                                                                           5.0 6.3 ns

                                                                           0.4 1.0 ns

tgsu    40 GLB Register Setup Time before Clock                           0.1 0.5 ns
tgh     41 GLB Register Hold Time after Clock                             4.5 5.8 ns

tgco    42 GLB Register Clock to Output Delay                              2.3 2.5 ns

tgro    43 GLB Register Reset to Output Delay                              4.9   6.2 ns
tptre   44 GLB Prod.Term Reset to Register Delay                           3.9   4.5 ns
tptoe   45 GLB Prod. Term Output Enable to I/O Cell Delay
tptck   46 GLB Prod. Term Clock Delay                                     5.4 7.2 ns

                                                                          2.9 4.0 3.5 4.7 ns

ORP     47 ORP Delay                                                       1.0   1.0 ns
torp    48 ORP Bypass Delay                                                0.0   0.0 ns
torpbp
                                                                                        Table 2-0036A/1032E
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.

                                                        7
                                          Specifications ispLSI and pLSI 1032E

Internal Timing Parameters1

PARAM. # 2                   DESCRIPTION                                  -90    -80                 -70  UNITS

                                                                          MIN. MAX. MIN. MAX. MIN. MAX.

Inputs

tiobp   22 I/O Register Bypass                                              0.3 0.3 0.3 ns
tiolat  23 I/O Latch Delay                                                 2.3 2.7 3.3 ns
tiosu   24 I/O Register Setup Time before Clock                           3.5 3.5 4.0 ns
tioh    25 I/O Register Hold Time after Clock                             0.0 0.0 0.0 ns
tioco   26 I/O Register Clock to Out Delay                                  5.0 5.4 6.1 ns
tior    27 I/O Register Reset to Out Delay                                  5.0 5.4 6.0 ns
tdin    28 Dedicated Input Delay                                           2.6 2.8 2.8 ns

GRP                                                                         2.1 2.2 2.5 ns
tgrp1 29 GRP Delay, 1 GLB Load                                              2.3 2.5 2.5 ns
                                                                            2.6 2.8 3.2 ns
                                                                            3.2 3.5 4.0 ns
                                                                            4.4 4.8 5.6 ns
tgrp4 30 GRP Delay, 4 GLB Loads                                           USNEE10W3D2EE-SI1G00NSFOR

tgrp8 31 GRP Delay, 8 GLB Loads

tgrp16 32 GRP Delay, 16 GLB Loads

tgrp32 33 GRP Delay, 32 GLB Loads

GLB

t4ptbpc 34 4 Prod.Term Bypass Path Delay (Combinatorial)                   5.7 7.1 8.8 ns
                                                                            6.1 6.7 7.2 ns
t4ptbpr 35 4 Prod. Term Bypass Path Delay (Registered)                      5.6 6.6 8.3 ns
                                                                            6.8 7.8 8.7 ns
t1ptxor 36 1 Prod.Term/XOR Path Delay                                       7.1 8.2 9.2 ns
t20ptxor 37 20 Prod. Term/XOR Path Delay                                    0.4 1.3 1.6 ns
txoradj 38 XOR Adjacent Path Delay 3                                      0.2 0.5 0.5 ns
tgbp 39 GLB Register Bypass Delay                                         6.8 7.9 8.8 ns
                                                                            2.9 2.9 2.9 ns
tgsu    40 GLB Register Setup Time before Clock                            6.3 6.4 6.8 ns
tgh     41 GLB Register Hold Time after Clock                               5.1 5.5 5.8 ns
                                                                            7.1 8.0 9.0 ns
tgco    42 GLB Register Clock to Output Delay                             4.1 5.3 4.5 5.8 4.8 6.2 ns

tgro    43 GLB Register Reset to Output Delay
tptre   44 GLB Prod.Term Reset to Register Delay
tptoe   45 GLB Prod. Term Output Enable to I/O Cell Delay
tptck   46 GLB Prod. Term Clock Delay

ORP     47 ORP Delay                                                       1.0   1.0                1.0 ns
torp    48 ORP Bypass Delay                                                0.0   0.0                0.0 ns
torpbp
                                                                                                              Table 2-0036B/1032E
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.

                                                        8
                                 Specifications ispLSI and pLSI 1032E

Internal Timing Parameters1

PARAM. #                         DESCRIPTION                              -125   -100          UNITS

                                                                          MIN. MAX. MIN. MAX.

Outputs

tob      49 Output Buffer Delay                                           1.3   2.0 ns
                                                                           9.9   10.0 ns
tsl      50 Output Buffer Delay, Slew Limited Adder                        4.3   5.1 ns
                                                                           4.3   5.1 ns
toen     51 I/O Cell OE to Output Enabled                                  2.7   3.9 ns
todis    52 I/O Cell OE to Output Disabled

tgoe     53 Global OE

Clocks

tgy0     54 Clk Delay, Y0 to Global GLB Clk Line (Ref. clk)               1.4 1.4 1.5 1.5 ns
                                                                          1.4 1.4 1.5 1.5 ns
tgy1/2   55 Clk Delay, Y1 or Y2 to Global GLB Clk Line                    0.8 1.8 0.8 1.8 ns
tgcp     56 Clk Delay, Clock GLB to Global GLB Clk Line                   0.0 0.0 0.0 0.0 ns
                                                                          0.8 1.8 0.8 1.8 ns
tioy2/3 57 Clk Delay, Y2 or Y3 to I/O Cell Global Clk Line

tiocp    58 Clk Delay, Clk GLB to I/O Cell Global Clk Line

Global Reset

tgr      59 Global Reset to GLB and I/O Registers                         2.8   4.3 ns

1. Internal Timing Parameters are not tested and are for reference only.                 Table 2-0037A/1032E

                                                     9
                                 Specifications ispLSI and pLSI 1032E

Internal Timing Parameters1

PARAM. #                         DESCRIPTION                              -90    -80                 -70  UNITS

                                                                          MIN. MAX. MIN. MAX. MIN. MAX.

Outputs

tob      49 Output Buffer Delay                                           1.7 2.1 2.6 ns
                                                                           10.0 10.0 10.0 ns
                                                                           5.3 5.7 6.2 ns
                                                                           5.3 5.7 6.2 ns
                                                                           3.7 4.3 5.8 ns
tsl      50 Output Buffer Delay, Slew Limited Adder                       USNEE10W3D2EE-SI1G00NSFOR

toen     51 I/O Cell OE to Output Enabled
todis    52 I/O Cell OE to Output Disabled

tgoe     53 Global OE

Clocks

tgy0     54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)         1.4 1.4 1.5 1.5 1.5 1.5 ns
                                                                          2.4 2.9 2.6 3.1 1.5 1.5 ns
tgy1/2   55 Clock Delay, Y1 or Y2 to Global GLB Clock Line                0.8 1.8 0.8 1.8 0.8 1.8 ns
tgcp     56 Clock Delay, Clock GLB to Global GLB Clock Line               0.0 0.0 0.0 0.0 0.0 0.0 ns
                                                                          0.8 1.8 0.8 1.8 0.8 1.8 ns
tioy2/3 57 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line

tiocp    58 Clock Delay, Clock GLB to I/O Cell Global Clock Line

Global Reset

tgr      59 Global Reset to GLB and I/O Registers                         4.5   4.5 4.6 ns

1. Internal Timing Parameters are not tested and are for reference only.                                           Table 2-0037B/1032E

                                                     10
                                                                        Specifications ispLSI and pLSI 1032E

ispLSI and pLSI 1032E Timing Model

              I/O Cell          GRP                                                      GLB                                                                              ORP               I/O Cell

                                                                        Feedback

Ded. In              #28                                                #34 Comb 4 PT Bypass
I/O Pin       I/O Reg Bypass
(Input)                              GRP4                               Reg 4 PT Bypass       GLB Reg Bypass                                                              ORP Bypass  #49, 50         I/O Pin
                     #22              #30                                       #35                    #39                                                                     #48                    (Output)
         #59
                     Input      GRP Loading                                20 PT                 GLB Reg                                                                      ORP           #51, 52
               D Register Q          Delay                              XOR Delays                 Delay                                                                      Delay
               RST
                                 #29, 31 - 33                             #36 - 38            D           Q                                                                     #47
                      #23 - 27
                                                                             #59
                                                                                              RST

Reset                                                                                              #40 - 43

                                   Clock                                Control RE
                                Distribution                            PTs OE

Y1,2,3                          #55 - 58                                #44 - 46 CK                                                                                                   0491

                                                                   #54
Y0

GOE 0,1                         #53

Derivations of tsu, th and tco from the Product Term Clock1

       tsu    = Logic + Reg su - Clock (min)

              = (tiobp + tgrp4 + t20ptxor) + (tgsu) (tiobp + tgrp4 + tptck(min))

              = (#22 + #30 + #37) + (#40) (#22 + #30 + #46)

              2.2 ns = (0.3 + 2.0 + 5.0) + (0.1) (0.3 + 2.0 + 2.9)

th            = Clock (max) + Reg h - Logic

              = (tiobp + tgrp4 + tptck(max)) + (tgh) (tiobp + tgrp4 + t20ptxor)

              = (#22 + #30 + #46) + (#41) - (#22 + #30 + #37)

              3.5 ns = (0.3 + 2.0 + 4.0) + (4.5) (0.3 + 2.0 + 5.0)

tco           = Clock (max) + Reg co + Output

              = (tiobp + tgrp4 + tptck(max)) + (tgco) + (torp + tob)

              = (#22 + #30 + #46) + (#42) + (#47 + #49)

         10.9 ns = (0.3 + 2.0 + 4.0) + (2.3) + (1.0 + 1.3)

Derivations of tsu, th and tco from the Clock GLB 1

tsu           = Logic + Reg su - Clock (min)

              = (tiobp + tgrp4 + t20ptxor) + (tgsu) (tgy0(min) + tgco + tgcp(min))

              = (#22 + #30 + #37) + (#40) (#54 + #42 + #56)

              2.9 ns = (0.3 + 2.0 + 5.0) + (0.1) (1.4 + 2.3 + 0.8)

th            = Clock (max) + Reg h - Logic

              = (tgy0(max) + tgco + tgcp(max)) + (tgh) (tiobp + tgrp4 + t20ptxor)

              = (#54 + #42 + #56) + (#41) (#22 + #30 + #37)

              2.7 ns = (1.4 + 2.3 + 1.8) + (4.5) (0.3 + 2.0 + 5.0)

tco           = Clock (max) + Reg co + Output

              = (tgy0(max) + tgco + tgcp(max)) + (tgco) + (torp + tob)

              = (#54 + #42 + #56) + (#42) + (#47 + #49)

              5.5 ns = (1.4 + 2.3 + 1.8) + (2.3) + (1.0 + 1.3)

1. Calculations are based upon timing specifications for the ispLSI and pLSI 1032E-125.

                                                                                                                                                     Table 2-0042a/1032E

                                                                        11
                                           Specifications ispLSI and pLSI 1032E

Maximum GRP Delay vs GLB Loads

                                   6.0

                                                                                       ispLSI and pLSI 1032E-70

                   GRP Delay (ns)  5.0                                                 ispLSI and pLSI 1032E-80

                                                                                       ispLSI and pLSI 1032E-90/100

                                   4.0                                                 ispLSI and pLSI 1032E-125

                                   3.0

                                   2.0

                                   1.0     8   16                    32
                                       14
                                                          GRP/GLB/1032E
                                              GLB Load

Power Consumption

Power consumption in the ispLSI and pLSI 1032E device used. Figure 3 shows the relationship between power
depends on two primary factors: the speed at which the and operating speed.
device is operating, and the number of product terms

Figure 3. Typical Device Power Consumption vs fmax

          350

          300                                           ispLSI and pLSI 1032E

ICC (mA)  250

          200

          150
          100

               0                   20   40 60  80 100 125 150

                                              fmax (MHz)

                                        Notes: Configuration of eight 16-bit counters
                                                   Typical current at 5V, 25C

I CC can be estimated for the ispLSI and pLSI 1032E using the following equation:

I CC(mA) = 15 + (# of PTs * 0.59) + (# of nets * Max freq * 0.0078)

Where:
     # of PTs = Number of Product Terms used in design
     # of nets = Number of Signals used in device
     Max freq = Highest Clock Frequency to the device (in MHz)

The ICC estimate is based on typical conditions (VCC = 5.0V, room temperature) and an assumption of four GLB

loads on average exists. These values are for estimates only. Since the value of I CC is sensitive to operating

conditions and the program in the device, the actual I CC should be verified.                                     0127/1032E

                                               12
                                           Specifications ispLSI and pLSI 1032E

Pin Description

   NAME             PLCC PIN      TQFP PIN                            DESCRIPTION
                   NUMBERS        NUMBERS
I/O 0 - I/O 3
I/O 4 - I/O 7    26, 27, 28, 29,  17, 18, 19, 20, Input/Output Pins - These are the general purpose I/O pins used by the logic
I/O 8 - I/O 11   30, 31, 32, 33,  21, 22, 23, 28, array.
I/O 12 - I/O 15  34, 35, 36, 37,  29, 30, 31, 32,
I/O 16 - I/O 19  38, 39, 40, 41,  33, 34, 35, 36,
I/O 20 - I/O 23  45, 46, 47, 48,  40, 41, 42, 43,
I/O 24 - I/O 27  49, 50, 51, 52,  44, 45, 46, 47,
I/O 28 - I/O 31  53, 54, 55, 56,  48, 53, 54, 55,
I/O 32 - I/O 35  57, 58, 59, 60,  56, 57, 58, 59,
I/O 36 - I/O 39  68, 69, 70, 71,  67, 68, 69, 70,
I/O 40 - I/O 43  72, 73, 74, 75,  71, 72, 73, 78,
I/O 44 - I/O 47  76, 77, 78, 79,  79, 80, 81, 82,
I/O 48 - I/O 51  80, 81, 82, 83,  83, 84, 85, 86,
I/O 52 - I/O 55  3, 4, 5, 6,      90, 91, 92, 93,
I/O 56 - I/O 59  7, 8, 9, 10,     94, 95, 96, 97,
I/O 60 - I/O 63  11, 12, 13, 14,  98, 3, 4, 5,
                 15, 16, 17, 18
                                   6, 7, 8, 9

GOE 0/IN 43 67                    66        This is a dual function pin. It can be used either as Global Output Enable for

                                            all I/O cells or it can be used as a dedicated input pin.

GOE 1/IN 53 84                    87        This is a dual function pin. It can be used either as Global Output Enable for

                                            all I/O cells or it can be used as a dedicated input pin.

IN 6, IN 7       2, 19            89, 10    Dedicated input pins to the device.
ispEN/NC1,2      23               14
                                  16        Input - Dedicated in-system programming enable input pin. This pin is
SDI/IN 02        25                         brought low to enable the programming mode. The MODE, SDI, SDO and
                                  37        SCLK options become active.
MODE/IN 12 42                     39        Input - This pin performs two functions. When ispEN is logic low, it functions
                                  60        as an input pin to load programming data into the device. SDI/IN 0 is also
SDO/IN 22        44                         used as one of the two control pins for the isp state machine. It is a
                                  15        dedicated input pin when ispEN is logic high.
SCLK/IN 32       61               11        Input - This pin performs two functions. When ispEN is logic low, it functions
                                  65        as pin to control the operation of the isp state machine. It is a dedicated
RESET            24               62        input pin when ispEN is logic high.
                                  61
Y0               20                         Output/Input - This pin performs two functions. When ispEN is logic low, it
                                            functions as an output pin to read serial shift register data. It is a dedicated
Y1               66                         input pin when ispEN is logic high.
                                            Input - This pin performs two functions. When ispEN is logic low, it functions
Y2               63                         as a clock pin for the Serial Shift Register. It is a dedicated input pin when
                                            ispEN is logic high.
Y3               62
                                            Active Low (0) Reset pin which resets all of the GLB and I/O registers in the
                                            device.

                                            Dedicated Clock input. This clock input is connected to one of the clock
                                            inputs of all of the GLBs on the device.

                                            Dedicated Clock input. This clock input is brought into the clock distribution
                                            network, and can optionally be routed to any GLB on the device.

                                            Dedicated Clock input. This clock input is brought into the clock distribution
                                            network, and can optionally be routed to any GLB and/or any I/O cell on the
                                            device.

                                            Dedicated Clock input. This clock input is brought into the clock distribution
                                            network, and can optionally be routed to any I/O cell on the device.

GND              1, 22, 43, 64    13, 38, 63, 88 Ground (GND)
VCC              21, 65
NC1                               12, 64    Vcc

                                  1, 2,    24, 25, No connect.
                                  26, 27,  49, 50,
                                  51, 52,  74, 75,
                                  76, 77,  99, 100

1. NC pins are not to be connected to any ative signals, Vcc or GND.                                   Table 2-0002A/1032E
2. Pins have dual function capability for ispLSI 1032E only.
3. Pins have dual function capability which is software selectable.

                                                 13
                               Specifications ispLSI and pLSI 1032E

Pin Configurations

ispLSI and pLSI 1032E 84-Pin PLCC Pinout Diagram

                   I/O 56
                       I/O 55
                            I/O 54
                                 I/O 53
                                      I/O 52
                                           I/O 51
                                                I/O 50
                                                     I/O 49
                                                          I/O 48
                                                               IN 6
                                                                    GND
                                                                        GOE 1/IN 53
                                                                             I/O 47
                                                                                  I/O 46
                                                                                       I/O 45
                                                                                            I/O 44
                                                                                                 I/O 43
                                                                                                      I/O 42
                                                                                                           I/O 41
                                                                                                                I/O 40
                                                                                                                     I/O 39

                   11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75

        I/O 57 12  ispLSI 1032E                                                                                              74 I/O 38
        I/O 58 13                                                                                                            73 I/O 37
        I/O 59 14   pLSI 1032E                                                                                               72 I/O 36
        I/O 60 15                                                                                                            71 I/O 35
        I/O 61 16        Top View                                                                                            70 I/O 34
        I/O 62 17                                                                                                            69 I/O 33
        I/O 63 18                                                                                                            68 I/O 32
                                                                                                                             67 GOE 0/IN 43
          IN 7 19                                                                                                            66 Y1
            Y0 20                                                                                                            65 VCC
                                                                                                                             64 GND
          VCC 21                                                                                                             63 Y2
         GND 22                                                                                                              62 Y3
1,2ispEN/NC 23                                                                                                               61 SCLK/IN 32
      RESET 24                                                                                                               60 I/O 31
   2SDI/IN 0 25                                                                                                              59 I/O 30
         I/O 0 26                                                                                                            58 I/O 29
         I/O 1 27                                                                                                            57 I/O 28
         I/O 2 28                                                                                                            56 I/O 27
         I/O 3 29                                                                                                            55 I/O 26
         I/O 4 30                                                                                                            54 I/O 25
         I/O 5 31
         I/O 6 32

                   33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

                   I/O 7
                       I/O 8
                            I/O 9
                                 I/O 10
                                      I/O 11
                                           I/O 12
                                                I/O 13
                                                     I/O 14
                                                          I/O 15
                                                              2MODE/IN 1
                                                                    GND
                                                                        2SDO/IN 2
                                                                             I/O 16
                                                                                  I/O 17
                                                                                       I/O 18
                                                                                            I/O 19
                                                                                                 I/O 20
                                                                                                      I/O 21
                                                                                                           I/O 22
                                                                                                                I/O 23
                                                                                                                     I/O 24

1. NC pins are not to be connected to any active signals, Vcc or GND.
2. Pins have dual function capability for ispLSI 1032E only (except pin 23, which is ispEN only).
3. Pins have dual function capability which is software selectable.

                                                                                                                                                                                                            0123-32-isp

                   14
                                Specifications ispLSI and pLSI 1032E

Pin Configurations

ispLSI 1032E 100-Pin TQFP Pinout Diagram

               NC   NC  I/O 56  I/O 55  I/O 54  I/O 53  I/O 52  I/O 51  I/O 50  I/O 49  I/O 48  IN 6       GND  GOE 1/IN 52  I/O 47  I/O 46  I/O 45  I/O 44  I/O 43  I/O 42  I/O 41  I/O 40  I/O 39  NC  NC

               100  99  98      97      96      95      94      93      92      91      90      89         88   87           86      85      84      83      82      81      80      79      78      77  76

NC         1                                                                                                                                                                                                 75  NC

NC         2                                                                                                                                                                                                 74  NC

I/O 57     3                                                                                                                                                                                                 73  I/O 38

I/O 58     4                                                                                                                                                                                                 72  I/O 37

I/O 59     5                                                                                                                                                                                                 71  I/O 36

I/O 60     6                                                                                                                                                                                                 70  I/O 35

I/O 61     7                                                                                                                                                                                                 69  I/O 34

I/O 62     8                                                                                                                                                                                                 68  I/O 33

I/O 63     9                                                                                                                                                                                                 67  I/O 32

IN 7       10                                                                                                                                                                                                66  GOE 0/IN 42

Y0         11                                                   ispLSI 1032E                                                                                                                                 65  Y1

VCC        12                                                        Top View                                                                                                                                64  VCC

GND        13                                                                                                                                                                                                63  GND

ispEN      14                                                                                                                                                                                                62  Y2

RESET      15                                                                                                                                                                                                61  Y3

1SDI/IN 0  16                                                                                                                                                                                                60  SCLK/IN 31

I/O 0      17                                                                                                                                                                                                59  I/O 31

I/O 1      18                                                                                                                                                                                                58  I/O 30

I/O 2      19                                                                                                                                                                                                57  I/O 29

I/O 3      20                                                                                                                                                                                                56  I/O 28

I/O 4      21                                                                                                                                                                                                55  I/O 27

I/O 5      22                                                                                                                                                                                                54  I/O 26

I/O 6      23                                                                                                                                                                                                53  I/O 25

NC         24                                                                                                                                                                                                52  NC

NC         25                                                                                                                                                                                                51  NC

               26   27  28      29      30      31      32      33      34      35      36      37         38   39           40      41      42      43      44      45      46      47      48      49  50

               NC   NC  I/O 7   I/O 8   I/O 9   I/O 10  I/O 11  I/O 12  I/O 13  I/O 14  I/O 15  1MODE/IN1  GND  1SDO/IN 2    I/O 16  I/O 17  I/O 18  I/O 19  I/O 20  I/O 21  I/O 22  I/O 23  I/O 24  NC  NC

1. Pins have dual function capability.
2. Pins have dual function capability which is software selectable.

                                                                                                                                                                                                                 0766A-32E-isp

                                                                                                                15
                              Specifications ispLSI and pLSI 1032E

Part Number Description                                                    Grade
                                                                              Blank = Commercial
                                 (is)pLSI 1032E XXX X X X                   I = Industrial

          Device Family                                                    Package
                                                                             J = PLCC
          Device Number                                                      T = TQFP

          Speed                                                            Power
                                                                              L = Low
            125 = 125 MHz fmax
            100 = 100 MHz fmax                                                                                0212/1032E
             90 = 90 MHz fmax
             80 = 80 MHz fmax
             70 = 70 MHz fmax

ispLSI and pLSI 1032E Ordering Information

FAMILY  fmax (MHz)  tpd (ns)                  COMMERCIAL                          .PACKAGE
ispLSI       125       7.5                           ORDERING NUMBER             s84-Pin PLCC
             125       7.5                             ispLSI 1032E-125LJ       n100-Pin TQFP
             100       10                              ispLSI 1032E-125LT     ig 84-Pin PLCC
             100       10                              ispLSI 1032E-100LJ    s 100-Pin TQFP
              90       10                              ispLSI 1032E-100LT  de 84-Pin PLCC
                                                       ispLSI 1032E-90LJ*

        w 80
        90          10                               ispLSI 1032E-90LT*    100-Pin TQFP
                                                     ispLSI 1032E-80LJ*     84-Pin PLCC
        e 80        12                               ispLSI 1032E-80LT*    100-Pin TQFP
        ll n 70                                       ispLSI 1032E-70LJ    84-Pin PLCC
                    12                                ispLSI 1032E-70LT    100-Pin TQFP
                                                      pLSI 1032E-125LJ     84-Pin PLCC
                    15                                pLSI 1032E-100LJ     84-Pin PLCC
        a 125                                         pLSI 1032E-90LJ*     84-Pin PLCC
        70          15                                 pLSI 1032E-80LJ*    84-Pin PLCC
        for 100                                                             84-Pin PLCC
                    7.5                                pLSI 1032E-70LJ
                                                                                          Table 2-0041A/1032E
                    10                        INDUSTRIAL
        I 80                                                                PACKAGE
pLSI    90          10                             ORDERING NUMBER         84-Pin PLCC
        LS 70                                        ispLSI 1032E-70LJI    100-Pin TQFP
                    12                               ispLSI 1032E-70LTI
                                                                                          Table 2-0041B/1032E
p *Use ispLSI 1032E-100 for all new designs.15

e is FAMILYfmax (MHz)tpd (ns)
Note: Us ispLSI70      15
              70       15

                                              16
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