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ispLSI1032-60LG/883

器件型号:ispLSI1032-60LG/883
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厂商名称:LATTICE [Lattice Semiconductor]
厂商官网:http://www.latticesemi.com
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ispLSI1032-60LG/883器件文档内容

         Specifications ispLSI and pLSI 1032

              ispLSI and pLSI 1032

                                   High-Density Programmable Logic

Features                                                     Functional Block Diagram

HIGH-DENSITY PROGRAMMABLE LOGIC                                       Output Routing Pool
                                                                  D7 D6 D5 D4 D3 D2 D1 D0
  -- High Speed Global Interconnect
  -- 6000 PLD Gates                                           A0                                       C7
  -- 64 I/O Pins, Eight Dedicated Inputs
  -- 192 Registers                                            A1                               DQ      C6
  -- Wide Input Gating for Fast Counters, State               Output Routing Pool
                                                                                                                           Output Routing PoolA2LogicDQC5
      Machines, Address Decoders, etc.
  -- Small Logic Block Size for Fast Random Logic             A3                        Array D Q GLB  C4
  -- Security Cell Prevents Unauthorized Copying
                                                              A4                                       C3
HIGH PERFORMANCE E2CMOS TECHNOLOGY
                                                                                               DQ
-- fmax = 90 MHz Maximum Operating Frequency
-- fmax = 60 MHz for Industrial and Military/883 Devices     A5                                       C2
-- tpd = 12 ns Propagation Delay
                                                              A6                                       C1
  -- TTL Compatible Inputs and Outputs
  -- Electrically Erasable and Reprogrammable                 A7 Global Routing Pool (GRP) C0
  -- Non-Volatile E2CMOS Technology
  -- 100% Tested                                                  B0 B1 B2 B3 B4 B5 B6 B7
                                                                                                            CLK
ispLSI OFFERS THE FOLLOWING ADDED FEATURES
  -- In-System ProgrammableTM (ISPTM) 5-Volt Only                       Output Routing Pool
  -- Increased Manufacturing Yields, Reduced Time-to-
      Market, and Improved Product Quality                     Description
  -- Reprogram Soldered Devices for Faster Prototyping
                                                              The ispLSI and pLSI 1032 are High-Density Program-
COMBINES EASE OF USE AND THE FAST SYSTEM                    mable Logic Devices containing 192 Registers, 64
  SPEED OF PLDs WITH THE DENSITY AND FLEX-                    Universal I/O pins, eight Dedicated Input pins, four Dedi-
  IBILITY OF FIELD PROGRAMMABLE GATE ARRAYS                   cated Clock Input pins and a Global Routing Pool (GRP).
                                                              The GRP provides complete interconnectivity between
-- Complete Programmable Device Can Combine Glue             all of these elements. The ispLSI 1032 features 5-Volt in-
      Logic and Structured Designs                            system programming and in-system diagnostic
                                                              capabilities. It is the first device which offers non-volatile
  -- Four Dedicated Clock Input Pins                          "on-the-fly" reprogrammability of the logic, as well as the
  -- Synchronous and Asynchronous Clocks                      interconnect to provide truly reconfigurable systems. It is
  -- Flexible Pin Placement                                   architecturally and parametrically compatible to the pLSI
  -- Optimized Global Routing Pool Provides Global            1032 device, but multiplexes four of the dedicated input
                                                              pins to control in-system programming.
      Interconnectivity
                                                              The basic unit of logic on the ispLSI and pLSI 1032
ispLSI AND pLSI DEVELOPMENT TOOLS                           devices is the Generic Logic Block (GLB). The GLBs are
    pDS Software                                             labeled A0, A1 .. D7 (see figure 1). There are a total of
                                                              32 GLBs in the ispLSI and pLSI 1032 devices. Each GLB
       -- Easy to Use PC WindowsTM Interface                  has 18 inputs, a programmable AND/OR/XOR array, and
       -- Boolean Logic Compiler                              four outputs which can be configured to be either combi-
       -- Manual Partitioning                                 natorial or registered. Inputs to the GLB come from the
       -- Automatic Place and Route                           GRP and dedicated inputs. All of the GLB outputs are
       -- Static Timing Table                                 brought back into the GRP so that they can be connected
                                                              to the inputs of any other GLB on the device.
    ispDS+TM Software

       -- Industry Standard, Third Party Design
           Environments

       -- Schematic Capture, State Machine, HDL
       -- Automatic Partitioning and Place and Route
       -- Comprehensive Logic and Timing Simulation
       -- PC and Workstation Platforms

Copyright 1997 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject
to change without notice.

LATTICE SEMICONDUCTOR CORP., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.                     February 1997
Tel. (503) 681-0118; 1-800-LATTICE; FAX (503) 681-3037; http://www.latticesemi.com             1996 ISP Encyclopedia

1032_02                                                    1                                       1996 ISP Encyclopedia
                                Specifications ispLSI and pLSI 1032

Functional Block Diagram

Figure 1. ispLSI and pLSI 1032 Functional Block Diagram

                                I/O I/O I/O I/O I/O I/O I/OI/O I/O I/O I/O I/O I/O I/O I/O I/O IN IN
                                63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 7 6

RESET            Generic                                   Input Bus
              Logic Blocks                     Output Routing Pool (ORP)
   I/O 0                        D7 D6 D5 D4 D3 D2 D1 D0
   I/O 1         (GLBs)
   I/O 2
   I/O 3                                                                                           C7                                                              IN 5
   I/O 4                                                                                                                                                           IN 4
   I/O 5                    A0
   I/O 6                                                                                                                 C6                                        I/O 47
   I/O 7                                                                                                                                                           I/O 46
   I/O 8      Input Bus                                                                                                                                            I/O 45
   I/O 9             Output Routing Pool (ORP)                                                                                                                     I/O 44
I/O 10
I/O 11                                                                                                                                  Output Routing Pool (ORP)  I/O 43
I/O 12                                                                                                                                         lnput Bus           I/O 42
I/O 13                      A1                                                                                                                                     I/O 41
I/O 14                                                                                                                   C5                                        I/O 40
I/O 15
                            A2                                                                                                                                     I/O 39
                                                                                                                         C4                                        I/O 38
                                                                                                                                                                   I/O 37
                                                                        Global                                                                                     I/O 36

                            A3                                   Routing                                                                                           I/O 35
                                                                                                                                                                   I/O 34
                                                                 Pool                              C3                                                              I/O 33
                                                                                                                                                                   I/O 32
                                                                 (GRP)

                            A4
                                                                                                                         C2

                            A5
                                                                                                                         C1

                            A6
                                                                                                                         C0

                            A7

   *SDI/IN 0                    B0 B1 B2 B3 B4 B5 B6 B7                                                                      CLK 0
*MODE/IN 1                                                                                                                   CLK 1
                                                                                                                             CLK 2
                                Output Routing Pool (ORP)                                             Clock                  IOCLK 0
                                           Input Bus                                               Distribution              IOCLK 1

                                                                                                    Network

                 Megablock

*ispEN/NC

               *SDO/IN 2        I/O I/O I/O I/O I/O I/O I/O I/O  I/O I/O I/O I/O  I/O I/O I/O I/O  YYYY
              *SCLK/IN 3        16 17 18 19 20 21 22 23          24 25 26 27      28 29 30 31      0123

                                                                                                                             0139(1)-32-isp

              *ISP Control Functions for ispLSI 1032 Only

The devices also have 64 I/O cells, each of which is                The GRP has as its inputs the outputs from all of the GLBs
directly connected to an I/O pin. Each I/O cell can be              and all of the inputs from the bi-directional I/O cells. All of
individually programmed to be a combinatorial input,                these signals are made available to the inputs of the
registered input, latched input, output or bi-directional           GLBs. Delays through the GRP have been equalized to
I/O pin with 3-state control. Additionally, all outputs are         minimize timing skew.
polarity selectable, active high or active low. The signal
levels are TTL compatible voltages and the output drivers           Clocks in the ispLSI and pLSI 1032 devices are selected
can source 4 mA or sink 8 mA.                                       using the Clock Distribution Network. Four dedicated
                                                                    clock pins (Y0, Y1, Y2 and Y3) are brought into the
Eight GLBs, 16 I/O cells, two dedicated inputs and one              distribution network, and five clock outputs (CLK 0, CLK
ORP are connected together to make a Megablock (see                 1, CLK 2, IOCLK 0 and IOCLK 1) are provided to route
figure 1). The outputs of the eight GLBs are connected to           clocks to the GLBs and I/O cells. The Clock Distribution
a set of 16 universal I/O cells by the ORP. The I/O cells           Network can also be driven from a special clock GLB (C0
within the Megablock also share a common Output                     on the ispLSI and pLSI 1032 devices). The logic of this
Enable (OE) signal. The ispLSI and pLSI 1032 devices                GLB allows the user to create an internal clock from a
contain four of these Megablocks.                                   combination of internal signals within the device.

                                                                 2                                                                                                 1996 ISP Encyclopedia
                                    Specifications ispLSI and pLSI 1032

Absolute Maximum Ratings 1

Supply Voltage Vcc ...................................-0.5 to +7.0V
Input Voltage Applied ........................ -2.5 to VCC +1.0V
Off-State Output Voltage Applied ..... -2.5 to VCC +1.0V
Storage Temperature ................................ -65 to 150C
Case Temp. with Power Applied .............. -55 to 125C
Max. Junction Temp. (TJ) with Power Applied ... 150C
1. Stresses above those listed under the "Absolute Maximum Ratings" may cause permanent damage to the device. Functional

   operation of the device at these or at any other conditions above those indicated in the operational sections of this specifica tion
   is not implied (while programming, follow the programming specifications).

DC Recommended Operating Conditions

  SYMBOL  PARAMETER                                                     MIN.     MAX.     UNITS
                                                                        4.75
VCC                                 Commercial    TA = 0C to +70C     4.5      5.25
                                    Industrial    TA = -40C to +85C   4.5
VIL       Supply Voltage            Military/883  TC = -55C to +125C           5.5      V
VIH       Input Low Voltage                                               0
                                                                        2.0      5.5

                                                                                 0.8      V

          Input High Voltage                                                     Vcc + 1  V

                                                                                          Table 2- 0005Aisp w/mil.eps

Capacitance (TA=25oC, f=1.0 MHz)

SYMBOL PARAMETER                                           MAXIMUM1     UNITS    TEST CONDITIONS
                                                                 8         pf    VCC=5.0V, VIN=2.0V
C1  Dedicated Input Capacitance     Commercial/Industrial       10         pf    VCC=5.0V, VIN=2.0V
                                    Military                    10         pf    VCC=5.0V, VI/O, VY=2.0V

C2  I/O and Clock Capacitance                                                                                                Table 2- 0006

1. Guaranteed but not 100% tested.

Data Retention Specifications

                         PARAMETER                MINIMUM               MAXIMUM           UNITS
Data Retention                                         20                                Years
ispLSI Erase/Reprogram Cycles                                                            Cycles
pLSI Erase/Reprogram Cycles                         10000                                Cycles
                                                      100
                                                                                                     Table 2- 0008B

                                                  3                              1996 ISP Encyclopedia
                                               Specifications ispLSI and pLSI 1032

Switching Test Conditions

Input Pulse Levels                        GND to 3.0V                  Figure 2. Test Load

Input Rise and Fall Time                3ns 10% to 90%                      Device          + 5V
                                                                            Output               R1
Input Timing Reference Levels                  1.5V
                                                                                                 R2
Output Timing Reference Levels                 1.5V

Output Load                               See figure 2                                                                 Test
                                                                                                                      Point
3-state levels are measured 0.5V from steady-state
                                                                                                        CL*
active level.                                        Table 2- 0003

Output Load Conditions (see figure 2)

                                                                       *CL includes Test Fixture and Probe Capacitance.

Test Condition                  R1         R2         CL
                               470        390        35pF
A                                         390        35pF
B Active High                             390        35pF
                                          390        5pF
        Active Low             470
        Active High to Z                  390        5pF
C at V - 0.5V                  

                       OH      470

        Active Low to Z
        at VOL + 0.5V

DC Electrical Characteristics

                                            Over Recommended Operating Conditions

SYMBOL              PARAMETER                                       CONDITION               MIN. TYP.3 MAX. UNITS

VOL Output Low Voltage                         IOL =8 mA                                              0.4   V

VOH Output High Voltage                        IOH =-4 mA                                   2.4             V

IIL            Input or I/O Low Leakage Current 0V  VIN  VIL (MAX.)                                   -10   A

IIH            Input or I/O High Leakage Current 3.5V  VIN  VCC                                       10    A

IIL-isp isp Input Low Leakage Current 0V  VIN  VIL (MAX.)                                            -150   A

IIL-PU I/O Active Pull-Up Current              0V  VIN  VIL                                          -150   A

IOS1 Output Short Circuit Current              VCC = 5V, VOUT = 0.5V                                 -200   mA

ICC2,4 Operating Power Supply Current VIL = 0.5V, VIH = 3.0V Commercial                             130 190  mA

                                               fTOGGLE = 1 MHz         Industrial/Military          135 220  mA

1. One output at a time for a maximum duration of one second.

2. Measured using eight 16-bit counters.

3. Typical values are at V = 5V and T = 25oC.
                           CC       A

4. Maximum ICC varies widely with specific device configuration and operating frequency. Refer to the Power Consumption sec-

tion of this datasheet and Thermal Management section of this Data Book to estimate maximum I .         Table 2- 0007A-32-isp

                                                                                                 CC

                                                                    4                                   1996 ISP Encyclopedia
                                                 Specifications ispLSI and pLSI 1032

External Timing Parameters

                                             Over Recommended Operating Conditions

PARAMETER    TEST 5  #2  DESCRIPTION1                                                 -90                    -80        -60  UNITS
             COND.
                                                                                      MIN. MAX. MIN. MAX. MIN. MAX.

tpd1         A 1 Data Propagation Delay, 4PT bypass, ORP bypass 12 15 20 ns

tpd2         A 2 Data Propagation Delay, Worst Case Path                               17 20 25 ns

fmax (Int.)  A 3 Clock Frequency with Internal Feedback3                              90.9 80 60 MHz
                                                                                      FOURSNEE1W03D2EES-I8G0NS
fmax (Ext.)         4   Clock  Frequency  with  External  Feedback (tsu2  1  ) tco1          FOURSNEE1W03D2EES-I7G0NS58.8 5038 MHz
                                                                           +

fmax (Tog.) 5 Clock Frequency, Max Toggle4                                          125 100 83 MHz

tsu1          6 GLB Reg. Setup Time before Clock, 4PT bypass                         6 7 9 ns

tco1         A 7 GLB Reg. Clock to Output Delay, ORP bypass                            8 10 13 ns

th1          8 GLB Reg. Hold Time after Clock, 4 PT bypass                          0 0 0 ns

tsu2          9 GLB Reg. Setup Time before Clock                                     9 10 13 ns

tco2          10 GLB Reg. Clock to Output Delay                                       10 12 16 ns

th2          11 GLB Reg. Hold Time after Clock                                      0 0 0 ns

tr1          A 12 Ext. Reset Pin to Output Delay                                       15 17 22.5 ns

trw1          13 Ext. Reset Pulse Duration                                           10 10 13 ns

ten          B 14 Input to Output Enable                                              15 18 24 ns

tdis         C 15 Input to Output Disable                                              15 18 24 ns

twh          16 Ext. Sync. Clock Pulse Duration, High                               4 5 6 ns

twl          17 Ext. Sync. Clock Pulse Duration, Low                                4 5 6 ns

tsu5          18 I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3) 2 2 2.5 ns

th5          19 I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3) 6.5 6.5 8.5 ns

1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, ORP and Y0 clock.                                   Table 2-0030-32/90,80,60C
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-Bit counter using GRP feedback.
4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.
5. Reference Switching Test Conditions section.

                                                           5                                                         1996 ISP Encyclopedia
                                      Specifications ispLSI and pLSI 1032

Internal Timing Parameters1

PARAMETER #2 DESCRIPTION                                                                                      -90  -80  -60  UNITS

                                                                          MIN. MAX. MIN. MAX. MIN. MAX.

Inputs    20 I/O Register Bypass                                           1.6 2.0 2.7 ns
tiobp     21 I/O Latch Delay                                                2.4 3.0 4.0 ns
tiolat    22 I/O Register Setup Time before Clock                         4.8 5.5 7.3 ns
tiosu     23 I/O Register Hold Time after Clock                           2.1 1.0 1.3 ns
tioh      24 I/O Register Clock to Out Delay                               2.4 3.0 4.0 ns
tioco     25 I/O Register Reset to Out Delay                               2.8 2.5 3.3 ns
tior      26 Dedicated Input Delay                                          3.2 4.0 5.3 ns
tdin                                                                      USE 1032E-80 FOR NEW DESIGNS
                                                                                  USE 1032E-70 FOR NEW DESIGNS
GRP       27 GRP Delay, 1 GLB Load                                                                            1.2 1.5 2.0 ns
tgrp1     28 GRP Delay, 4 GLB Loads                                                                            1.6 2.0 2.7 ns
tgrp4     29 GRP Delay, 8 GLB Loads                                                                            2.4 3.0 4.0 ns
tgrp8     30 GRP Delay, 12 GLB Loads                                                                           3.0 3.8 5.0 ns
tgrp12    31 GRP Delay, 16 GLB Loads                                                                           3.6 4.5 6.0 ns
tgrp16    32 GRP Delay, 32 GLB Loads                                                                           6.4 8.0 10.6 ns
tgrp32

GLB       33 4 Product Term Bypass Path Delay                               5.2 6.5 8.6 ns
t4ptbp    34 1 Product Term/XOR Path Delay                                  5.7 7.0 9.3 ns
t1ptxor   35 20 Product Term/XOR Path Delay                                 7.0 8.0 10.6 ns
t20ptxor  36 XOR Adjacent Path Delay3                                       8.2 9.5 12.7 ns
txoradj   37 GLB Register Bypass Delay                                     0.8 1.0 1.3 ns
tgbp      38 GLB Register Setup Time before Clock                         1.2 1.0 1.3 ns
tgsu      39 GLB Register Hold Time after Clock                           3.6 4.5 6.0 ns
tgh       40 GLB Register Clock to Output Delay                            1.6 2.0 2.7 ns
tgco      41 GLB Register Reset to Output Delay                            2.0 2.5 3.3 ns
tgr       42 GLB Product Term Reset to Register Delay                      8.0 10.0 13.3 ns
tptre     43 GLB Product Term Output Enable to I/O Cell Delay               7.8 9.0 12.0 ns
tptoe     44 GLB Product Term Clock Delay                                 2.8 6.0 3.5 7.5 4.6 9.9 ns
tptck

ORP       45 ORP Delay                                                                                        2.4 2.5 3.3 ns
torp      46 ORP Bypass Delay                                                                                  0.4 0.5 0.7 ns
torpbp

1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.

                                                   6                                                                    1996 ISP Encyclopedia
                             Specifications ispLSI and pLSI 1032

Internal Timing Parameters1

PARAMETER #2 DESCRIPTION                                                  -90  -80                          -60  UNITS

                                                                          MIN. MAX. MIN. MAX. MIN. MAX.
                                                                          FOURSNEE1W03D2EES-I8G0NS
Outputs  47 Output Buffer Delay                                                   FOURSNEE1W03D2EES-I7G0NS 2.4 3.0 4.0 ns
tob      48 I/O Cell OE to Output Enabled                                  4.0 5.0 6.7 ns
toen     49 I/O Cell OE to Output Disabled                                 4.0 5.0 6.7 ns
todis

Clocks   50 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)         3.6 3.6 4.5 4.5 6.0 6.0 ns
tgy0     51 Clock Delay, Y1 or Y2 to Global GLB Clock Line                2.8 4.4 3.5 5.5 4.6 7.3 ns
tgy1/2   52 Clock Delay, Clock GLB to Global GLB Clock Line               0.8 4.0 1.0 5.0 1.3 6.6 ns
tgcp     53 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line           2.8 4.4 3.5 5.5 4.6 7.3 ns
tioy2/3  54 Clock Delay, Clock GLB to I/O Cell Global Clock Line          0.8 4.0 1.0 5.0 1.3 6.6 ns
tiocp

Global Reset

tgr      55 Global Reset to GLB and I/O Registers                         8.2 9.0 12.0 ns

1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.

                                                   7                                1996 ISP Encyclopedia
                                              Specifications ispLSI and pLSI 1032

ispLSI and pLSI 1032 Timing Model

              I/O Cell          GRP                                  GLB                   ORP              I/O Cell

                                                        Feedback

Ded. In              #26           GRP 4                4 PT Bypass       GLB Reg Bypass   ORP Bypass  #47  I/O Pin
I/O Pin       I/O Reg Bypass        #28                      #33                   #37          #46
(Input)                                                                                                     (Output)
                     #20           GRP                     20 PT                               ORP
         #55                     Loading                XOR Delays           GLB Reg           Delay        #48, 49
                     Input                                                     Delay
               D Register Q        Delay                #34, 35, 36                              #45
               RST              #27, 29,                                  D           Q
                                30, 31, 32                   #55
                      #21 - 25

Reset                                                                     RST
                                                                                 #38, 39,
                                                                                  40, 41

Y1,2,3                             Clock      Control RE
  Y0                            Distribution  PTs OE

                                 #51, 52,     #42, 43, CK
                                   53, 54         44

                                    #50

Derivations of tsu, th and tco from the Product Term Clock1

tsu = Logic + Reg su - Clock (min)
       = (tiobp + tgrp4 + t20ptxor) + (tgsu) - (tiobp + tgrp4 + tptck(min))
       = (#20 + #28 + #35) + (#38) - (#20 + #28 + #44)

5.5 ns = (2.0 + 2.0 + 8.0) + (1.0) - (2.0 + 2.0 + 3.5)

th            = Clock (max) + Reg h - Logic

              = (tiobp + tgrp4 + tptck(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)

              = (#20 + #28 + #44) + (#39) - (#20 + #28 + #35)

4.0 ns = (2.0 + 2.0 + 7.5) + (4.5) - (2.0 + 2.0 + 8.0)

tco = Clock (max) + Reg co + Output
       = (tiobp + tgrp4 + tptck(max)) + (tgco) + (torp + tob)
       = (#20 + #28 + #44) + (#40) + (#45 + #47)

19.0 ns = (2.0+ 2.0 +7.5) + (2.0) + (2.5 + 3.0)

Derivations of tsu, th and tco from the Clock GLB1

tsu = Logic + Reg su - Clock (min)
       = (tiobp + tgrp4 + t20ptxor) + (tgsu) - (tgy0(min) + tgco + tgcp(min))
       = (#20 + #28 + #35) + (#38) - (#50 + #40 + #52)

5.5 ns = (2.0 + 2.0 + 8.0) + (1.0) - (4.5 + 2.0 + 1.0)

th            = Clock (max) + Reg h - Logic

              = (tgy0(max) + tgco + tgcp(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)

              = (#50 + #40 + #52) + (#39) - (#20 + #28 + #35)

4.0 ns = (4.5 + 2.0 + 5.0) + (4.5) - (2.0 + 2.0 + 8.0)

tco = Clock (max) + Reg co + Output
       = (tgy0(max) + tgco + tgcp(max)) + (tgco) + (torp + tob)
       = (#50 + #40 + #52) + (#40) + (#45 + #47)

19.0 ns = (4.5 + 2.0 + 5.0) + (2.0) + (2.5 + 3.0)

1. Calculations are based upon timing specifications for the ispLSI and pLSI 1032-80.

                                                        8                                       1996 ISP Encyclopedia
                                  Specifications ispLSI and pLSI 1032

Maximum GRP Delay vs GLB Loads

                6                                                        ispLSI and pLSI 1032-60

                5                                                        ispLSI and pLSI 1032-80

GRP Delay (ns)  4
                                                                                       ispLSI and pLSI 1032-90

                3

                2

                1

                0                 8                 12     16
                               4

                                  GLB Loads

                                                        0126A-80-32-isp

Power Consumption

Power consumption in the ispLSI and pLSI 1032 device used. Figure 3 shows the relationship between power
depends on two primary factors: the speed at which the and operating speed.
device is operating, and the number of Product Terms

Figure 3. Typical Device Power Consumption vs fmax

                             250

                             200     ispLSI and pLSI 1032

                   ICC (mA)  150

                             100

                             50

                             0 10 20 30 40 50 60 70 80

                                                   fmax (MHz)

                                           Notes: Configuration of eight 16-bit Counters
                                                     Typical Current at 5V, 25C

ICC can be estimated for the ispLSI and pLSI 1032 using the following equation:

ICC = 52 + (# of PTs * 0.30) + (# of nets * Max. freq * 0.009) where:
# of PTs = Number of Product Terms used in design
# of nets = Number of Signals used in device
Max. freq = Highest Clock Frequency to the device

The ICC estimate is based on typical conditions (VCC = 5.0V, room temperature) and an assumption of 2 GLB loads on
average exists. These values are for estimates only. Since the value of ICC is sensitive to operating conditions and the
program in the device, the actual ICC should be verified.

                                                                                                                                                                                                                                         0127A-32-80-isp

                                     9                                                    1996 ISP Encyclopedia
                               Specifications ispLSI and pLSI 1032

In-System Programmability

The ispLSI devices are the in-system programmable               controls the programming. The interface signals are isp
versions of the Lattice Semiconductor High-Density pro-         Enable (ispEN), Serial Data In (SDI), Serial Data Out
grammable Large Scale Integration (pLSI) devices. By            (SDO), Serial Clock (SCLK) and Mode (MODE) control.
integrating all the high voltage programming circuitry on-      Figure 4 illustrates the block diagram of one possible
chip, programming can be accomplished by simply shifting        scheme for programming the ispLSI devices. For details
data into the device. Once the function is programmed,          on the operation of the internal state machine and pro-
the non-volatile E2CMOS cells will not lose the pattern         gramming of the device please refer to the ISP Architecture
even when the power is turned off.                              and Programming section in this Data Book.

All necessary programming is done via five TTL level The device identifier for the ispLSI 1032 is 0000 0011
logic interface signals. These five signals are fed into the (03 hex). This code is the unique device identifier which
on-chip programming circuitry where a state machine is generated when a read ID command is performed.

Figure 4. ISP Programming Interface

SDO               5-wire ISP
  SDI             Programming
     MODE         Interface
        SCLK
           ispEN

ispEN                          SCLK                             SCLK      ispEN
SCLK                           MODE                             MODE      SCLK
MODE                                                                      MODE
                                ispGAL                           ispGDS
                  ispLSI                                                         ispLSI

SDI                       SDO  SDI  SDO                         SDI  SDO  SDI            SDO

                                                                                              0294B

                                                            10                           1996 ISP Encyclopedia
                                   Specifications ispLSI and pLSI 1032

ispLSI 1032 Shift Register Layout

         D                                            D
         A                                            A
         T                                            T
         A                                            A

Data In  159...  High Order Shift Register               ...0         SDO
(SDI)   319...  Low Order Shift Register             ...160
                                                                    SDI
                                                               10... 7

                                   E2CMOS Cell Array           Address Shift Register

                                                                                                      ...
                                                                                                      0

                                                                                                         SDO

Note: A logic "1" in the Address Shift Register bit position enables the row for programming or verification.
         A logic "0" disables it.

                                   11                          1996 ISP Encyclopedia
                                           Specifications ispLSI and pLSI 1032

Pin Description

   Name                 PLCC Pin Numbers                            Description

I/O 0 - I/O 3             26, 27, 28, 29,  Input/Output Pins - These are the general purpose I/O pins used by the
I/O 4 - I/O 7             30, 31, 32, 33,  logic array.
I/O 8 - I/O 11            34, 35, 36, 37,
I/O 12 - I/O 15           38, 39, 40, 41,  Dedicated input pins to the device.
I/O 16 - I/O 19           45, 46, 47, 48,
I/O 20 - I/O 23           49, 50, 51, 52,  Input Dedicated in-system programming enable input pin. This pin
I/O 24 - I/O 27           53, 54, 55, 56,  is brought low to enable the programming mode. The MODE, SDI,
I/O 28 - I/O 31           57, 58, 59, 60,  SDO and SCLK options become active.
I/O 32 - I/O 35           68, 69, 70, 71,
I/O 36 - I/O 39           72, 73, 74, 75,  Input This pin performs two functions. It is a dedicated input pin when
I/O 40 - I/O 43           76, 77, 78, 79,  ispEN is logic high. When ispEN is logic low, it functions as an input
I/O 44 - I/O 47           80, 81, 82, 83,  pin to load programming data into the device. SDI/IN 0 also is used as
I/O 48 - I/O 51           3, 4, 5, 6,      one of the two control pins for the isp state machine.
I/O 52 - I/O 55           7, 8, 9, 10,
I/O 56 - I/O 59           11, 12, 13, 14,  Input This pin performs two functions. It is a dedicated input pin when
I/O 60 - I/O 63           15, 16, 17, 18   ispEN is logic high. When ispEN is logic low, it functions as a pin to
                                           control the operation of the isp state machine.
IN 4 - IN 7               67, 84, 2, 19
                                           Input/Output This pin performs two functions. It is a dedicated input
ispEN*/NC                  23              pin when ispEN is logic high. When ispEN is logic low, it functions as
                                           an output pin to read serial shift register data.
SDI*/IN 0               25
                                           Input This pin performs two functions. It is a dedicated input when
MODE*/IN 1              42                 ispEN is logic high. When ispEN is logic low, it functions as a clock pin
                                           for the Serial Shift Register.
SDO*/IN 2               44
                                           Active Low (0) Reset pin which resets all of the GLB and I/O registers
SCLK*/IN 3              61                 in the device.

RESET                   24                 Dedicated Clock input. This clock input is connected to one of the
                                           clock inputs of all of the GLBs on the device.
Y0                      20
                                           Dedicated Clock input. This clock input is brought into the clock
Y1                      66                 distribution network, and can optionally be routed to any GLB on the
                                           device.
Y2                      63
                                           Dedicated Clock input. This clock input is brought into the clock
Y3                      62                 distribution network, and can optionally be routed to any GLB and/or
                                           any I/O cell on the device.

                                           Dedicated Clock input. This clock input is brought into the clock
                                           distribution network, and can optionally be routed to any I/O cell on the
                                           device.

  GND                   1, 22, 43, 64      Ground (GND)
                        21, 65             V
  VCC
                                              CC
* For ispLSI 1032 Only
                                                                                Table 2-0002A-32-isp

                                           12                                   1996 ISP Encyclopedia
                                           Specifications ispLSI and pLSI 1032

Pin Description

   Name                 TQFP Pin Numbers                            Description

I/O 0 - I/O 3             17, 18, 19, 20,  Input/Output Pins - These are the general purpose I/O pins used by the
I/O 4 - I/O 7             21, 22, 23, 28,  logic array.
I/O 8 - I/O 11            29, 30, 31, 32,
I/O 12 - I/O 15           33, 34, 35, 36,  Dedicated input pins to the device.
I/O 16 - I/O 19           40, 41, 42, 43,  Input Dedicated in-system programming enable input pin. This pin
I/O 20 - I/O 23           44, 45, 46, 47,  is brought low to enable the programming mode. The MODE, SDI,
I/O 24 - I/O 27           48, 53, 54, 55,  SDO and SCLK options become active.
I/O 28 - I/O 31           56, 57, 58, 59,  Input This pin performs two functions. It is a dedicated input pin when
I/O 32 - I/O 35           67, 68, 69, 70,  ispEN is logic high. When ispEN is logic low, it functions as an input
I/O 36 - I/O 39           71, 72, 73, 78,  pin to load programming data into the device. SDI/IN 0 also is used as
I/O 40 - I/O 43           79, 80, 81, 82,  one of the two control pins for the isp state machine.
I/O 44 - I/O 47           83, 84, 85, 86,  Input This pin performs two functions. It is a dedicated input pin when
I/O 48 - I/O 51           90, 91, 92, 93,  ispEN is logic high. When ispEN is logic low, it functions as a pin to
I/O 52 - I/O 55           94, 95, 96, 97,  control the operation of the isp state machine.
I/O 56 - I/O 59           98, 3, 4, 5,     Input/Output This pin performs two functions. It is a dedicated input
I/O 60 - I/O 63                            pin when ispEN is logic high. When ispEN is logic low, it functions as
                            6, 7, 8, 9     an output pin to read serial shift register data.
IN 4 - IN 7                                Input This pin performs two functions. It is a dedicated input when
                          66, 87, 89, 10   ispEN is logic high. When ispEN is logic low, it functions as a clock pin
ispEN*/NC                                  for the Serial Shift Register.
                           14              These pins are not used.

SDI*/IN 0               16                 Active Low (0) Reset pin which resets all of the GLB and I/O registers
                                           in the device.
MODE*/IN 1              37                 Dedicated Clock input. This clock input is connected to one of the
                                           clock inputs of all of the GLBs on the device.
SDO*/IN 2               39                 Dedicated Clock input. This clock input is brought into the clock
                                           distribution network, and can optionally be routed to any GLB on the
SCLK*/IN 3              60                 device.
                                           Dedicated Clock input. This clock input is brought into the clock
NC                      1, 2, 24, 25,      distribution network, and can optionally be routed to any GLB and/or
                        26, 27, 49, 50,    any I/O cell on the device.
RESET                   51, 52, 74, 75     Dedicated Clock input. This clock input is brought into the clock
Y0                      76, 77, 99, 100    distribution network, and can optionally be routed to any I/O cell on the
Y1                      15                 device.
                                           Ground (GND)
                        11                 VCC

                        65                                                                                                                              Table 2- 0002B-32-isp

Y2                      62

Y3                      61

  GND                   13, 38, 63, 88
                        12, 64
  VCC

* For ispLSI 1032 Only

                                           13  1996 ISP Encyclopedia
                                   Specifications ispLSI and pLSI 1032

Pin Description

    Name         CPGA Pin Numbers                      Description

I/O 0 - I/O 3    F1,   H1,   H2,   J1,   Input/Output Pins - These are the general purpose I/O pins used by the
I/O 4 - I/O 7    K1,   J2,   L1,   K2,   logic array.
I/O 8 - I/O 11   K3,   L2,   L3,   K4,
I/O 12 - I/O 15  L4,   J5,   K5,   L5,   Dedicated input pins to the device.
I/O 16 - I/O 19  L7,   K7,   L6,   L8,
I/O 20 - I/O 23  K8,   L9,   L10,  K9,
I/O 24 - I/O 27  L11,  K10,  J10,  K11,
I/O 28 - I/O 31  J11,  H10,  H11,  F10,
I/O 32 - I/O 35  E9,   D11,  D10,  C11,
I/O 36 - I/O 39  B11,  C10,  A11,  B10,
I/O 40 - I/O 43  B9,   A10,  A9,   B8,
I/O 44 - I/O 47  A8,   B6,   B7,   A7,
I/O 48 - I/O 51  A5,   B5,   C5,   A4,
I/O 52 - I/O 55  B4,   A3,   A2,   B3,
I/O 56 - I/O 59  A1,   B2,   C2,   B1,
I/O 60 - I/O 63  C1,   D2,   D1,   E3
IN 4 - IN 7
                 E10, C7, A6, E2
ispEN*/NC
                 G3                      Input Dedicated in-system programming enable input pin. This pin
SDI*/IN 0        G2                      is brought low to enable the programming mode. The MODE, SDI,
                                         SDO and SCLK options become active.
MODE*/IN 1       K6
                 J7                      Input This pin performs two functions. It is a dedicated input pin when
SDO*/IN 2        G10                     ispEN is logic high. When ispEN is logic low, it functions as an input
                                         pin to load programming data into the device. SDI/IN 0 also is used as
SCLK*/IN 3       G1                      one of the two control pins for the isp state machine.
                 E1
RESET            E11                     Input This pin performs two functions. It is a dedicated input pin when
Y0               G9                      ispEN is logic high. When ispEN is logic low, it functions as a pin to
                 G11                     control the operation of the isp state machine.
Y1               G3
                 C6, F3, F9, J6          Input/Output This pin performs two functions. It is a dedicated input
Y2               F2, F11                 pin when ispEN is logic high. When ispEN is logic low, it functions as
                                         an output pin to read serial shift register data.
Y3
                                         Input This pin performs two functions. It is a dedicated input when
NC                                       ispEN is logic high. When ispEN is logic low, it functions as a clock pin
                                         for the Serial Shift Register.
GND
                                         Active Low (0) Reset pin which resets all of the GLB and I/O registers
VCC                                      in the device.

                                         Dedicated Clock input. This clock input is connected to one of the
                                         clock inputs of all of the GLBs on the device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any GLB on the
                                         device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any GLB and/or
                                         any I/O cell on the device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any I/O cell on the
                                         device.

                                         This pin should be left floating or tied to VCC.
                                         This pin should never be tied to GND.

                                         Ground (GND)
                                         VCC

                                                                    Table 2-0002-32/883

                                         14                         1996 ISP Encyclopedia
                                  Specifications ispLSI and pLSI 1032

Pin Configuration

ispLSI and pLSI 1032 84-Pin PLCC Pinout Diagram

                 I/O 56
                     I/O 55
                          I/O 54
                              I/O 53
                                   I/O 52
                                        I/O 51
                                            I/O 50
                                                 I/O 49
                                                      I/O 48
                                                          IN 6
                                                               GND
                                                                    IN 5
                                                                        I/O 47
                                                                             I/O 46
                                                                                  I/O 45
                                                                                      I/O 44
                                                                                           I/O 43
                                                                                                I/O 42
                                                                                                    I/O 41
                                                                                                         I/O 40
                                                                                                              I/O 39

                 11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75

      I/O 57 12  ispLSI 1032                                                                                          74 I/O 38
      I/O 58 13   pLSI 1032                                                                                           73 I/O 37
      I/O 59 14                                                                                                       72 I/O 36
      I/O 60 15      Top View                                                                                         71 I/O 35
      I/O 61 16                                                                                                       70 I/O 34
      I/O 62 17                                                                                                       69 I/O 33
      I/O 63 18                                                                                                       68 I/O 32
                                                                                                                      67 IN 4
        IN 7 19                                                                                                       66 Y1
          Y0 20                                                                                                       65 VCC
                                                                                                                      64 GND
        VCC 21                                                                                                        63 Y2
       GND 22                                                                                                         62 Y3
*ispEN/NC 23                                                                                                          61 IN 3/SCLK*
    RESET 24                                                                                                          60 I/O 31
*SDI/IN 0 25                                                                                                         59 I/O 30
       I/O 0 26                                                                                                       58 I/O 29
       I/O 1 27                                                                                                       57 I/O 28
       I/O 2 28                                                                                                       56 I/O 27
       I/O 3 29                                                                                                       55 I/O 26
       I/O 4 30                                                                                                       54 I/O 25
       I/O 5 31
       I/O 6 32

                 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

                 I/O 7
                     I/O 8
                          I/O 9
                              I/O 10
                                   I/O 11
                                        I/O 12
                                            I/O 13
                                                 I/O 14
                                                      I/O 15
                                                          *MODE/IN 1
                                                               GND
                                                                    *SDO/IN 2
                                                                        I/O 16
                                                                             I/O 17
                                                                                  I/O 18
                                                                                      I/O 19
                                                                                           I/O 20
                                                                                                I/O 21
                                                                                                    I/O 22
                                                                                                         I/O 23
                                                                                                              I/O 24

*Pins have dual function capability for ispLSI 1032 only (except pin 23, which is ispEN only).

                                                                                                                                                                                           0123-32-isp

                 15                                                                                                   1996 ISP Encyclopedia
                                  Specifications ispLSI and pLSI 1032

Pin Configuration

ispLSI and pLSI 1032 100-pin TQFP Pinout Diagram

               NC   NC  I/O 56  I/O 55  I/O 54  I/O 53  I/O 52  I/O 51  I/O 50  I/O 49  I/O 48  IN 6       GND  IN 5       I/O 47  I/O 46  I/O 45  I/O 44  I/O 43  I/O 42  I/O 41  I/O 40  I/O 39  NC  NC

               100  99  98      97      96      95      94      93      92      91      90      89         88   87         86      85      84      83      82      81      80      79      78      77  76

NC         1                                                                                                                                                                                               75  NC

NC         2                                                                                                                                                                                               74  NC

I/O 57     3                                                                                                                                                                                               73  I/O 38

I/O 58     4                                                                                                                                                                                               72  I/O 37

I/O 59     5                                                                                                                                                                                               71  I/O 36

I/O 60     6                                                                                                                                                                                               70  I/O 35

I/O 61     7                                                                                                                                                                                               69  I/O 34

I/O 62     8                                                                                                                                                                                               68  I/O 33

I/O 63     9                                                                                                                                                                                               67  I/O 32

IN 7       10                                                   ispLSI 1032                                                                                                                                66  IN 4
                                                                 pLSI 1032
Y0         11                                                                                                                                                                                              65  Y1
                                                                    Top View
VCC        12                                                                                                                                                                                              64  VCC

GND        13                                                                                                                                                                                              63  GND

*ispEN/NC  14                                                                                                                                                                                              62  Y2

RESET      15                                                                                                                                                                                              61  Y3

*SDI/IN 0  16                                                                                                                                                                                              60  IN 3/SCLK*

I/O 0      17                                                                                                                                                                                              59  I/O 31

I/O 1      18                                                                                                                                                                                              58  I/O 30

I/O 2      19                                                                                                                                                                                              57  I/O 29

I/O 3      20                                                                                                                                                                                              56  I/O 28

I/O 4      21                                                                                                                                                                                              55  I/O 27

I/O 5      22                                                                                                                                                                                              54  I/O 26

I/O 6      23                                                                                                                                                                                              53  I/O 25

NC         24                                                                                                                                                                                              52  NC

NC         25                                                                                                                                                                                              51  NC

               26   27  28      29      30      31      32      33      34      35      36      37         38   39         40      41      42      43      44      45      46      47      48      49  50

               NC   NC  I/O 7   I/O 8   I/O 9   I/O 10  I/O 11  I/O 12  I/O 13  I/O 14  I/O 15  *MODE/IN1  GND  *SDO/IN 2  I/O 16  I/O 17  I/O 18  I/O 19  I/O 20  I/O 21  I/O 22  I/O 23  I/O 24  NC  NC

*Pins have dual function capability for ispLSI 1032 only (except pin 14, which is ispEN only).

                                                                                                                                                                                          0766A-32-isp

                                                                                                16                                                                                                             1996 ISP Encyclopedia
                                 Specifications ispLSI and pLSI 1032

Pin Configuration

ispLSI and pLSI 1032/883 84-Pin CPGA Pinout Diagram

11     10          9      8      7      6            5      4      3       2      1                                                                                                                                                                       PIN A1

I/O38  I/O41       I/O42  I/O44  I/O47  IN6          I/O48  I/O51  I/O53   I/O54  I/O56                                                                                                                                                                A

I/O36  I/O39       I/O40  I/O43  I/O46  I/O45        I/O49  I/O52  I/O55   I/O57  I/O59                                                                                                                                                                B

I/O35  I/O37                     IN5    GND          I/O50         INDEX   I/O58  I/O60                                                                                                                                                                C

I/O33  I/O34                                                               I/O61  I/O62                                                                                                                                                                D

Y1     IN4         I/O32     ispLSI 1032/883                       I/O63   IN7    Y0                                                                                                                                                                   E
                              pLSI 1032/883
Vcc    I/O31       GND                                             GND     Vcc    I/O0                                                                                                                                                                 F
                                   Bottom View

Y3     *SCLK/      Y2                                              *ispEN  *SDI/  RESET G
                                                                     /NC    IN0
       IN3

I/O30  I/O29                                                               I/O2   I/O1                                                                                                                                                                 H

I/O28  I/O26                     *SDO/  GND          I/O13                 I/O5   I/O3                                                                                                                                                                 J
                                  IN2

I/O27  I/O25       I/O23  I/O20  I/O17  *MODE/       I/O14  I/O11  I/O8    I/O7   I/O4                                                                                                                                                                 K

                                        IN1

I/O24  I/O22       I/O21  I/O19  I/O16  I/O18        I/O15  I/O12  I/O10   I/O9   I/O6                                                                                                                                                                 L

*Pins have dual function capability for ispLSI 1032/883 only (except pin G3, which is ispEN only).

                                                                                                                                                                                                                                     0488A-32-isp/883

                                        17                                        1996 ISP Encyclopedia
                            Specifications ispLSI and pLSI 1032

Part Number Description                                        Grade
                                                                  Blank = Commercial
                                     (is)pLSI 1032 XX X X X     I = Industrial
                                                                  /883 = 883 Military Process
               Device Family
                                                               Package
               Device Number                                      J = PLCC
                                                                  T = TQFP
               Speed                                              G = CPGA

               90 = 90 MHz fmax                                Power
               80 = 80 MHz fmax                                   L = Low
               60 = 60 MHz fmax

                                                                                         0212-80B-isp1032

ispLSI and pLSI 1032 Ordering Information

                            COMMERCIAL

        Family  fmax (MHz) tpd (ns)  Ordering Number              Package
        ispLSI                                                 84-Pin PLCC
                90          12             ispLSI 1032-90LJ    100-Pin TQFP
         pLSI                                                  84-Pin PLCC
                90          12             ispLSI 1032-90LT    100-Pin TQFP
                                                               84-Pin PLCC
                80          15             ispLSI 1032-80LJ    100-Pin TQFP
                                                               84-Pin PLCC
                80          15             ispLSI 1032-80LT    100-Pin TQFP
                                                               84-Pin PLCC
                60          20             ispLSI 1032-60LJ    100-Pin TQFP
                                                               84-Pin PLCC
                60          20             ispLSI 1032-60LT    100-Pin TQFP

                90          12             pLSI 1032-90LJ

                90          12             pLSI 1032-90LT

                80          15             pLSI 1032-80LJ

                80          15             pLSI 1032-80LT

                60          20             pLSI 1032-60LJ

                60          20             pLSI 1032-60LT

                                INDUSTRIAL

        Family  fmax (MHz) tpd (ns)        Ordering Number        Package
        ispLSI                                                 84-Pin PLCC
         pLSI   60          20             ispLSI 1032-60LJI   100-Pin TQFP
                                                               84-Pin PLCC
                60          20             ispLSI 1032-60LTI

                60          20             pLSI 1032-60LJI

Family fmax (MHz) tpd (ns)   MILITARY/883                      SMD Number                Package
                            Ordering Number

ispLSI  60      20          ispLSI 1032-60LG/883 5962-9308501MXC 84-Pin CPGA

pLSI    60      20          pLSI 1032-60LG/883                 5962-9466801MXC           84-Pin CPGA

Note: Lattice Semiconductor recognizes the trend in military device procurement towards      Table 2- 0041A-32-isp
using SMD compliant devices, as such, ordering by this number is recommended.

                                     18                                                  1996 ISP Encyclopedia
Copyright 1997 Lattice Semiconductor Corporation.

E2CMOS, GAL, ispGAL, ispLSI, pLSI, pDS, Silicon Forest, UltraMOS, Lattice Semiconductor, L (stylized) Lattice
Semiconductor Corp., L (stylized) and Lattice (design) are registered trademarks of Lattice Semiconductor Corporation.
Generic Array Logic, ISP, ispATE, ispCODE, ispDOWNLOAD, ispGDS, ispDS, ispDS+, ispStarter, ispSTREAM, ispTEST,
ispTURBO, Latch-Lock, pDS+, RFT, Total ISP and Twin GLB are trademarks of Lattice Semiconductor Corporation. ISP is a
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US, 5,130,574 US, 5,138,198 US, 5,162,679 US, 5,191,243 US, 5,204,556 US, 5,231,315 US, 5,231,316 US, 5,237,218 US,
5,245,226 US, 5,251,169 US, 5,272,666 US, 5,281,906 US, 5,295,095 US, 5,329,179 US, 5,331,590 US, 5,336,951 US,
5,353,246 US, 5,357,156 US, 5,359,573 US, 5,394,033 US, 5,394,037 US, 5,404,055 US, 5,418,390 US, 5,493,205 US,
0194091 EP, 0196771B1 EP, 0267271 EP, 0196771 UK, 0194091 GB, 0196771 WG, P3686070.0-08 WG. LSC does not
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LATTICE SEMICONDUCTOR CORPORATION  February 1997
5555 Northeast Moore Court
Hillsboro, Oregon 97124 U.S.A.
Tel.: (503) 681-0118
FAX: (503) 681-3037
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