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ispLSI 1032E-125LT

器件型号:ispLSI 1032E-125LT
器件类别:半导体    其他集成电路(IC)   
文件大小:6364.46KB,共5页
厂商名称:All Sensors
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器件描述

cpld - complex programmable logic devices use ispmach 4000v

参数
Manufacturer: Lattice
Product Category: CPLD - Complex Programmable Logic Devices
RoHS: No
Product: ispLSI 1032E
Number of Macrocells: 128
Number of Logic Array Blocks - LABs: 32
Maximum Operating Frequency: 167 MHz
Delay Time: 10 ns
Number of I/Os: 64
Operating Supply Voltage: 5 V
Maximum Operating Temperature: + 70 C
Mounting Style: SMD/SMT
Package / Case: TQFP-100
Brand: Lattice
Memory Type: EEPROM
Minimum Operating Temperature: 0 C
Number of Gates: 6000
Operating Supply Current: 190 mA
Packaging: Tray
Series: ispLSI 1032E-125L
Factory Pack Quantity: 90
Supply Voltage - Max: 5.25 V
Supply Voltage - Min: 4.75 V

ispLSI 1032E-125LT器件文档内容

ispLSI 1032 Device Datasheet

September 2010

       All Devices Discontinued!

Product Change Notifications (PCNs) have been issued to discontinue all devices in this
data sheet.

The original datasheet pages have not been modified and do not reflect those changes.
Please refer to the table below for reference PCN and current product status.

Product Line  Ordering Part Number  Product Status Reference PCN
ispLSI 1032   ispLSI 1032-60LT
              ispLSI 1032-80LT                    PCN#13-10
              ispLSI 1032-90LT
              ispLSI 1032-60LTI     Discontinued
              ispLSI 1032-60LJ
              ispLSI 1032-80LJ                    PCN#05A-10
              ispLSI 1032-90LJ
              ispLSI 1032-60LJI
              ispLSI 1016-60LH/883
              5962-9476201MXC

5555 N.E. Moore Ct.  Hillsboro, Oregon 97124-6421  Phone (503) 268-8000  FAX (503) 268-8347
                                            Internet: http://www.latticesemi.com
                                                        ispLSI 1032

                                           In-System Programmable High Density PLD

Features                                                 Functional Block Diagram

HIGH-DENSITY PROGRAMMABLE LOGIC

-- High Speed Global Interconnect                            Output Routing Pool
-- 6000 PLD Gates

-- 64 I/O Pins, Eight Dedicated Inputs                       D7 D6 D5 D4 D3 D2 D1 D0

-- 192 Registers

  -- Wide Input Gating for Fast Counters, State          A0                                            C7
      Machines, Address Decoders, etc.
                                                         A1                                    DQ      C6
  -- Small Logic Block Size for Fast Random Logic        Output Routing Pool
  -- Security Cell Prevents Unauthorized Copying                                                                      Output Routing PoolA2LogicDQC5

S HIGH PERFORMANCE E2CMOS TECHNOLOGY                  A3                             Array D Q GLB  C4
-- fmax = 90 MHz Maximum Operating Frequency
-- fmax = 60 MHz for Industrial and Military/883 DevicesA4                                            C3
E -- tpd = 12 ns Propagation Delay
D -- TTL Compatible Inputs and Outputs                                                         DQ
  -- Electrically Erasable and Reprogrammable
  -- Non-Volatile E2CMOS Technology                      A5                                            C2
IC E -- 100% Tested
                                                         A6                                            C1
IN-SYSTEM PROGRAMMABLE
  -- In-System ProgrammableTM (ISPTM) 5-Volt Only        A7 Global Routing Pool (GRP) C0

V U -- Increased Manufacturing Yields, Reduced Time-to-      B0 B1 B2 B3 B4 B5 B6 B7
      Market, and Improved Product Quality                                                             CLK
  -- Reprogram Soldered Devices for Faster Prototyping
                                                                   Output Routing Pool
E IN COMBINES EASE OF USE AND THE FAST SYSTEM
  SPEED OF PLDs WITH THE DENSITY AND FLEX-                Description
  IBILITY OF FIELD PROGRAMMABLE GATE ARRAYS
                                                         The ispLSI 1032 is a High-Density Programmable Logic
   -- Complete Programmable Device Can Combine Glue      Device containing 192 Registers, 64 Universal I/O pins,
                                                         eight Dedicated Input pins, four Dedicated Clock Input
D T Logic and Structured Designs                         pins and a Global Routing Pool (GRP). The GRP pro-
                                                         vides complete interconnectivity between all of these
  -- Four Dedicated Clock Input Pins                     elements. The ispLSI 1032 features 5-Volt in-system
  -- Synchronous and Asynchronous Clocks                 programming and in-system diagnostic capabilities. It is
  -- Flexible Pin Placement                              the first device which offers non-volatile reprogrammability
                                                         of the logic, as well as the interconnect to provide truly
L N -- Optimized Global Routing Pool Provides Global     reconfigurable systems.
ADL ISCO Interconnectivity
                                                         The basic unit of logic on the ispLSI 1032 device is the
                                                         Generic Logic Block (GLB). The GLBs are labeled A0, A1
                                                         .. D7 (see figure 1). There are a total of 32 GLBs in the
                                                         ispLSI 1032 device. Each GLB has 18 inputs, a program-
                                                         mable AND/OR/XOR array, and four outputs which can
                                                         be configured to be either combinatorial or registered.
                                                         Inputs to the GLB come from the GRP and dedicated
                                                         inputs. All of the GLB outputs are brought back into the
                                                         GRP so that they can be connected to the inputs of any

                                                         other GLB on the device.

Copyright 2002 Lattice Semiconductor Corp. All brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject
to change without notice.

LATTICE SEMICONDUCTOR CORP., 5555 Northeast Moore Ct., Hillsboro, Oregon 97124, U.S.A.                 January 2002
Tel. (503) 268-8000; 1-800-LATTICE; FAX (503) 268-8556; http://www.latticesemi.com

1032_08                                 1
                                                                 Specifications ispLSI 1032

Functional Block Diagram

Figure 1. ispLSI 1032 Functional Block Diagram

                                     I/O I/O I/O I/O I/O I/O I/OI/O I/O I/O I/O I/O I/O I/O I/O I/O IN IN
                                     63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 7 6

RESET

                                                Input Bus

                         Generic                    Output Routing Pool (ORP)
                      Logic Blocks   D7 D6 D5 D4 D3 D2 D1 D0

                         (GLBs)
S I/O 0
                                                                                                      C7                                                                   IN 5
  I/O 1                                                                                                                                                                    IN 4
  I/O 2
  I/O 3                                                                                                                                                                    I/O 47
                                                                                                                                                                           I/O 46
E D I/O4                                                                                                                                                                   I/O 45
                                                                                                                                                                           I/O 44
  I/O 5
  I/O 6                                                                                                                                                                    I/O 43
                                                                                                                                                                           I/O 42
IC E I/O7                                                                                                                                                                  I/O 41
                                                                                                                                                                           I/O 40
  I/O 8
  I/O 9                                                                                                                                                                    I/O 39
I/O 10                                                                                                                                                                     I/O 38
                                                                                                                                                                           I/O 37
V U I/O11                                                                                                                                                                  I/O 36

I/O 12                                                                                                                                                                     I/O 35
I/O 13                                                                                                                                                                     I/O 34
                                                                                                                                                                           I/O 33
E IN I/O14                                                                                                                                                                 I/O 32

I/O 15
                                 A0
                                                                                                                              C6

                      Input Bus
                             Output Routing Pool (ORP)

                                                                                                                                                Output Routing Pool (ORP)
                                                                                                                                                       lnput Bus
                                 A1
                                                                                                                              C5

                                 A2
                                                                                                                              C4

                                                                             Global

                                 A3             Routing

                                                Pool                                                  C3

                                                (GRP)

                                 A4
                                                                                                                              C2

                                 A5
                                                                                                                              C1

                                 A6
                                                                                                                              C0
             D T Megablock
                                 A7

   SDI/IN 0                          B0 B1 B2 B3 B4 B5 B6 B7                                                                      CLK 0
MODE/IN 1                                                                                                                         CLK 1
                                                    Output Routing Pool (ORP)                                                     CLK 2
                                                                Input Bus                                                         IOCLK 0
L N ispEN                                                                                                Clock                    IOCLK 1
                                                                                                      Distribution

                                                                                                       Network

L O The device also has 64 I/O cells, each of which is directlySDO/IN 2I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/O I/OYYYY
A connected to an I/O pin. Each I/O cell can be individuallySCLK/IN 316 17 18 19 20 21 22 23 24 25 26 27 28 29 30 310123
C programmed to be a combinatorial input, registered in-
                                                                                                                                  0139(1)-32-isp
put, latched input, output or bi-directional I/O pin with
                                                               The GRP has as its inputs the outputs from all of the GLBs
IS 3-state control. Additionally, all outputs are polarity se- and all of the inputs from the bi-directional I/O cells. All of
                                                               these signals are made available to the inputs of the
lectable, active high or active low. The signal levels are     GLBs. Delays through the GRP have been equalized to
TTL compatible voltages and the output drivers can             minimize timing skew.

D source 4 mA or sink 8 mA.                                    Clocks in the ispLSI 1032 device are selected using the
                                                               Clock Distribution Network. Four dedicated clock pins
                                                               (Y0, Y1, Y2 and Y3) are brought into the distribution

Eight GLBs, 16 I/O cells, two dedicated inputs and one network, and five clock outputs (CLK 0, CLK 1, CLK 2,

ORP are connected together to make a Megablock (see IOCLK 0 and IOCLK 1) are provided to route clocks to the

figure 1). The outputs of the eight GLBs are connected to GLBs and I/O cells. The Clock Distribution Network can

a set of 16 universal I/O cells by the ORP. The I/O cells also be driven from a special clock GLB (C0 on the ispLSI

within the Megablock also share a common Output 1032 device). The logic of this GLB allows the user to

Enable (OE) signal. The ispLSI 1032 device contains four create an internal clock from a combination of internal

of these Megablocks.                                           signals within the device.

                                                2
                                                                               Specifications ispLSI 1032

Absolute Maximum Ratings 1

Supply Voltage Vcc .................................. -0.5 to +7.0V
Input Voltage Applied ........................ -2.5 to VCC +1.0V
Off-State Output Voltage Applied ..... -2.5 to VCC +1.0V
Storage Temperature ................................ -65 to 150C

Case Temp. with Power Applied .............. -55 to 125C
Max. Junction Temp. (TJ) with Power Applied ... 150C
1. Stresses above those listed under the "Absolute Maximum Ratings" may cause permanent damage to the device. Functional

S operation of the device at these or at any other conditions above those indicated in the operational sections of this specification

   is not implied (while programming, follow the programming specifications).
E D DC Recommended Operating Conditions
IC E SYMBOL
V U VCCPARAMETER                                                                         MIN.      MAX.     UNITS
E IN VIL                                                                                 4.75
                               Commercial                                                 4.5      5.25
VIH                            Industrial                                                 4.5
    Supply Voltage             Military/883  TA = 0C to +70C                                     5.5              V
    Input Low Voltage                        TA = -40C to +85C                           0
                                             TC = -55C to +125C                         2.0      5.5

D T Capacitance (TA=25oC, f=1.0 MHz)                                                               0.8              V

    Input High Voltage                                                                             Vcc + 1          V

L N SYMBOL PARAMETER                                                                                        Table 2- 0005Aisp w/mil.eps

L O C1                                                                         MAXIMU1M  UNITS     TEST CONDITIONS
A C 1. Guaranteed but not 100% tested.Commercial/Industrial                       8         pf     VCC=5.0V, VIN=2.0V
    Dedicated Input Capacitance  Military                                        10         pf     VCC=5.0V, VIN=2.0V
                                                                                 10         pf     VCC=5.0V, VI/O, VY=2.0V
C2
IS Data Retention Specifications                                                                                                               Table 2- 0006
    I/O and Clock Capacitance

D Data Retention
    PARAMETER                                                        MINIMUM             MAXIMUM            UNITS
                                                                          20                   --           Years

Erase/Reprogram Cycles                                                  10000            --                 Cycles

                                                                                                            Table 2- 0008B

                                                                     3
                                                                       Specifications ispLSI 1032

Switching Test Conditions

Input Pulse Levels                        GND to 3.0V                  Figure 2. Test Load

Input Rise and Fall Time         3ns 10% to 90%                                             + 5V
Input Timing Reference Levels            1.5V

Output Timing Reference Levels                 1.5V                                               R1

Output Load                               See figure 2                 Device                                  Test

S Output Load Conditions (see figure 2)                                Output                                  Point
3-state levels are measured 0.5V from steady-state

active level.                                        Table 2- 0003                                R2     CL*

E D Test Condition

A

IC E B Active High
        Active Low
V U Active High to Z
C at VOH - 0.5V

        Active Low to Z

E IN at VOL + 0.5V
                                                                       *CL includes Test Fixture and Probe Capacitance.

                     R1                    R2         CL
                    470                   390        35pF
                                          390        35pF
                                          390        35pF
                                          390        5pF
                    470
                                          390        5pF
                     

                    470

D T DC Electrical Characteristics
                                            Over Recommended Operating Conditions
L N SYMBOL
L VOL Output Low Voltage
O VOH Output High Voltage                                                                   MIN.  TYP.3  MAX.
                    PARAMETER                                       CONDITION                                  UNITS
                                                                                                         0.4    V
   A C IIH                                     IOL =8 mA                                                      V
                                                                                                         -10    A
                                               IOH =-4 mA                                   2.4           10    A
                                                                                                        -150    A
IIL            Input or I/O Low Leakage Current 0V  VIN  VIL (MAX.)                                    -150    A
   IS IIL-PU I/O Active Pull-Up Current                                                                 -200    mA
               Input or I/O High Leakage Current 3.5V  VIN  VCC                                   130    190    mA
                                                                                                   135    220    mA
   IIL-isp isp Input Low Leakage Current 0V  VIN  VIL (MAX.)                                

                                               0V  VIN  VIL                                 

                    D fTOGGLE = 1 MHz                                                      
   IOS1 Output Short Circuit Current           VCC = 5V, VOUT = 0.5V

   ICC2,4 Operating Power Supply Current VIL = 0.5V, VIH = 3.0V Commercial                  

                                                                       Industrial/Military

1. One output at a time for a maximum duration of one second.                                            Table 2- 0007A-32-isp

2. Measured using eight 16-bit counters.

3. Typical values are at VCC = 5V and TA = 25oC.
4. Maximum ICC varies widely with specific device configuration and operating frequency. Refer to the Power Consumption sec-

   tion of this datasheet and Thermal Management section of the Lattice Semiconductor Data Book or CD-ROM to estimate maximum

   ICC.

                                                                    4
                                                            Specifications ispLSI 1032

External Timing Parameters

                                             Over Recommended Operating Conditions

PARAMETER  TEST 5  #2  DESCRIPTION1                                                 -90                      -80     -60  UNITS
           COND.
                                                                                    MIN. MAX. MIN. MAX. MIN. MAX.

tpd1       A 1 Data Propagation Delay, 4PT bypass, ORP bypass 12 15 20 ns

tpd2       A 2 Data Propagation Delay, Worst Case Path                               17 20 25 ns

fmax (Int.)A 3 Clock Frequency with Internal Feedback3                              90.9 80 60 MHz
fmax (Ext.)
fmax (Tog.)       4   Clock  Frequency  with  External  Feedback (tsu2  1  ) tco1  58.8   50                      38    MHz
                                                                         +
S tsu1
            5 Clock Frequency, Max Toggle4                                         125 100 83 MHz
tco1
th1                                                                                 6 7 9 ns

E D tsu2

tco2

IC E th2

tr1
trw1

V U ten

tdis

E IN twh

twl
tsu5

D T th5
            6 GLB Reg. Setup Time before Clock, 4PT bypass

           A 7 GLB Reg. Clock to Output Delay, ORP bypass                            8 10 13 ns

            8 GLB Reg. Hold Time after Clock, 4 PT bypass                          0 0 0 ns

            9 GLB Reg. Setup Time before Clock                                     9 10 13 ns

            10 GLB Reg. Clock to Output Delay                                       10 12 16 ns

            11 GLB Reg. Hold Time after Clock                                      0 0 0 ns

           A 12 Ext. Reset Pin to Output Delay                                       15 17 22.5 ns

            13 Ext. Reset Pulse Duration                                           10 10 13 ns

           B 14 Input to Output Enable                                              15 18 24 ns

           C 15 Input to Output Disable                                              15 18 24 ns

            16 Ext. Sync. Clock Pulse Duration, High                               4 5 6 ns

            17 Ext. Sync. Clock Pulse Duration, Low                                4 5 6 ns

            18 I/O Reg. Setup Time before Ext. Sync. Clock (Y2, Y3) 2 2 2.5 ns
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.

L N 3. Standard 16-Bit counter using GRP feedback.

4. fmax (Toggle) may be less than 1/(twh + twl). This is to allow for a clock duty cycle of other than 50%.

ADL ISCO 5. Reference Switching Test Conditions section.
            19 I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3) 6.5 6.5 8.5 ns

                                                                                                                     Table 2-0030-32/90,80,60C

                                                         5
                                                                          Specifications ispLSI 1032

Internal Timing Parameters1

PARAMETER #2 DESCRIPTION                                                  -90  -80  -60                  UNITS

                                                                          MIN. MAX. MIN. MAX. MIN. MAX.

Inputs

tiobp     20 I/O Register Bypass                                           1.6 2.0 2.7 ns

tiolat    21 I/O Latch Delay                                              2.4 3.0 4.0 ns
tiosu     22 I/O Register Setup Time before Clock
tioh                                                                      4.8 5.5 7.3 ns
tioco     23 I/O Register Hold Time after Clock                           2.1 1.0 1.3 ns
tior                                                                        2.4 3.0 4.0 ns
tdin      24 I/O Register Clock to Out Delay                               2.8 2.5 3.3 ns
                                                                            3.2 4.0 5.3 ns
GRP       S 25 I/O Register Reset to Out Delay
tgrp1                                                                      1.2 1.5 2.0 ns
tgrp4     26 Dedicated Input Delay                                          1.6 2.0 2.7 ns
tgrp8                                                                      2.4 3.0 4.0 ns
tgrp12    E D 27 GRP Delay, 1 GLB Load                                     3.0 3.8 5.0 ns
tgrp16    IC E 28 GRP Delay, 4 GLB Loads                                    3.6 4.5 6.0 ns
tgrp32                                                                      6.4 8.0 10.6 ns
          29 GRP Delay, 8 GLB Loads
GLB                                                                         5.2 6.5 8.6 ns
t4ptbp    30 GRP Delay, 12 GLB Loads                                        5.7 7.0 9.3 ns
t1ptxor                                                                     7.0 8.0 10.6 ns
t20ptxor  V U 31 GRP Delay, 16 GLB Loads                                    8.2 9.5 12.7 ns
txoradj                                                                     0.8 1.0 1.3 ns
tgbp      32 GRP Delay, 32 GLB Loads                                      1.2 1.0 1.3 ns
tgsu                                                                      3.6 4.5 6.0 ns
tgh       E IN 33 4 Product Term Bypass Path Delay                         1.6 2.0 2.7 ns
tgco                                                                        2.0 2.5 3.3 ns
tgr       34 1 Product Term/XOR Path Delay                                  8.0 10.0 13.3 ns
tptre                                                                      7.8 9.0 12.0 ns
tptoe     D T 35 20 Product Term/XOR Path Delay                           2.8 6.0 3.5 7.5 4.6 9.9 ns
tptck
          36 XOR Adjacent Path Delay3                                       2.4 2.5 3.3 ns
ORP                                                                         0.4 0.5 0.7 ns
torp      37 GLB Register Bypass Delay
torpbp
          L N 38 GLB Register Setup Time before Clock

          39 GLB Register Hold Time after Clock

          L O 40 GLB Register Clock to Output Delay

          41 GLB Register Reset to Output Delay

          42 GLB Product Term Reset to Register Delay

          A C 43 GLB Product Term Output Enable to I/O Cell Delay

          44 GLB Product Term Clock Delay

          IS 45 ORP Delay
          D 46 ORP Bypass Delay
1. Internal Timing Parameters are not tested and are for reference only.

2. Refer to Timing Model in this data sheet for further details.

3. The XOR adjacent path can only be used by hard macros.

                                                                  6
                                                      Specifications ispLSI 1032

Internal Timing Parameters1

PARAMETER #2 DESCRIPTION                                           -90  -80  -60                  UNITS

                                                                   MIN. MAX. MIN. MAX. MIN. MAX.

Outputs

tob      47 Output Buffer Delay                                     2.4 3.0 4.0 ns

toen     48 I/O Cell OE to Output Enabled                           4.0 5.0 6.7 ns

Clockstodis
tgy0

S tgy1/2

tgcp

E D tioy2/3

tiocp
         49 I/O Cell OE to Output Disabled                           4.0 5.0 6.7 ns

         50 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)  3.6 3.6 4.5 4.5 6.0 6.0 ns
         51 Clock Delay, Y1 or Y2 to Global GLB Clock Line         2.8 4.4 3.5 5.5 4.6 7.3 ns
         52 Clock Delay, Clock GLB to Global GLB Clock Line        0.8 4.0 1.0 5.0 1.3 6.6 ns
         53 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line    2.8 4.4 3.5 5.5 4.6 7.3 ns
         54 Clock Delay, Clock GLB to I/O Cell Global Clock Line   0.8 4.0 1.0 5.0 1.3 6.6 ns

                                                                     8.2 9.0 12.0 ns
IC E Global Reset
1. Internal Timing Parameters are not tested and are for reference only.tgr55 Global Reset to GLB and I/O Registers

ADLLISDCEOVNTINU 2. RefertoTimingModelinthisdatasheetforfurtherdetails.

                                                   7
                                                                       Specifications ispLSI 1032

ispLSI 1032 Timing Model

              I/O Cell        GRP                                      GLB                   ORP              I/O Cell

                                                          Feedback

Ded. In       #26

I/O Pin       I/O Reg Bypass  GRP 4                       4 PT Bypass       GLB Reg Bypass   ORP Bypass  #47  I/O Pin
(Input)              #20       #28                             #33                   #37          #46
                                                                                                              (Output)

                   Input         GRP                         20 PT             GLB Reg       ORP              #48, 49
              D Register Q     Loading                    XOR Delays             Delay       Delay
                                                          #34, 35, 36
              RST                Delay                                                        #45
                    #21 - 25  #27, 29,                         #55
                              30, 31, 32
ES D Y1,2,3                                                                 D           Q
IC E Y0
         #55                                                                RST
Reset                                                                              #38, 39,
                                                                                    40, 41

                                 Clock             Control RE
                              Distribution         PTs OE

                               #51, 52,            #42, 43, CK
                                 53, 54                44

                                  #50
V U Derivations of tsu, th and tco from the Product Term Clock1
tsu = Logic + Reg su - Clock (min)
       = (tiobp + tgrp4 + t20ptxor) + (tgsu) - (tiobp + tgrp4 + tptck(min))

E IN = (#20 + #28 + #35) + (#38) - (#20 + #28 + #44)

5.5 ns = (2.0 + 2.0 + 8.0) + (1.0) - (2.0 + 2.0 + 3.5)
th            D T = (#20 + #28 + #44) + (#39) - (#20 + #28 + #35)
              = Clock (max) + Reg h - Logic

              = (tiobp + tgrp4 + tptck(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)
tco = Clock (max) + Reg co + Output

L N = (tiobp + tgrp4 + tptck(max)) + (tgco) + (torp + tob)

       = (#20 + #28 + #44) + (#40) + (#45 + #47)

19.0 ns = (2.0+ 2.0 +7.5) + (2.0) + (2.5 + 3.0)
4.0 ns = (2.0 + 2.0 + 7.5) + (4.5) - (2.0 + 2.0 + 8.0)

L O Derivations of tsu, th and tco from the Clock GLB1
tsu = Logic + Reg su - Clock (min)

A C = (tiobp + tgrp4 + t20ptxor) + (tgsu) - (tgy0(min) + tgco + tgcp(min))

       = (#20 + #28 + #35) + (#38) - (#50 + #40 + #52)

5.5 ns = (2.0 + 2.0 + 8.0) + (1.0) - (4.5 + 2.0 + 1.0)
IS th
D 4.0 ns = (4.5 + 2.0 + 5.0) + (4.5) - (2.0 + 2.0 + 8.0)
              = Clock (max) + Reg h - Logic

              = (tgy0(max) + tgco + tgcp(max)) + (tgh) - (tiobp + tgrp4 + t20ptxor)

              = (#50 + #40 + #52) + (#39) - (#20 + #28 + #35)

tco = Clock (max) + Reg co + Output

       = (tgy0(max) + tgco + tgcp(max)) + (tgco) + (torp + tob)
       = (#50 + #40 + #52) + (#40) + (#45 + #47)

19.0 ns = (4.5 + 2.0 + 5.0) + (2.0) + (2.5 + 3.0)

1. Calculations are based upon timing specifications for the ispLSI 1032-80.

                                                          8
                                                             Specifications ispLSI 1032

Maximum GRP Delay vs GLB Loads

                6                                                              ispLSI 1032-60

                5                                                              ispLSI 1032-80

GRP Delay (ns)  4
                                                                                       ispLSI 1032-90

                3

                2S 0
                                4
                1                             E GLB Loads
                                                                           D 0126A-80-32-isp
                                                   8     12                16
IC E Power Consumption
Power consumption in the ispLSI 1032 device depends ure 3 shows the relationship between power and operat-

V U on two primary factors: the speed at which the device is ing speed.

operating, and the number of Product Terms used. Fig-
E IN Figure 3. Typical Device Power Consumption vs fmax
                             D T 150250

                                                      ispLSI 1032
                           L N 50200
                   ICC (mA)
L O 0 10 20 30 40 50 60 70 80100
                                             fmax (MHz)

A CNotes: Configuration of eight 16-bit Counters
                                                           Typical Current at 5V, 25C
IS ICC can be estimated for the ispLSI 1032 using the following equation:

ICC = 52 + (# of PTs * 0.30) + (# of nets * Max. freq * 0.009) where:

D # of PTs = Number of Product Terms used in design
# of nets = Number of Signals used in device

Max. freq = Highest Clock Frequency to the device

The ICC estimate is based on typical conditions (VCC = 5.0V, room temperature) and an assumption of 2 GLB loads on
average exists. These values are for estimates only. Since the value of ICC is sensitive to operating conditions and the
program in the device, the actual ICC should be verified.

                                                                                                                                                                                                                                         0127A-32-80-isp

                                                      9
                                                     Specifications ispLSI 1032

Pin Description

    Name         PLCC Pin Numbers                    Description

I/O 0 - I/O 3       26, 27, 28, 29,    Input/Output Pins - These are the general purpose I/O pins used by the

I/O 4 - I/O 7       30, 31, 32, 33,    logic array.

I/O 8 - I/O 11   34, 35, 36, 37,

I/O 12 - I/O 15     38, 39, 40, 41,

I/O 16 - I/O 19     45, 46, 47, 48,    Dedicated input pins to the device.
I/O 20 - I/O 23     49, 50, 51, 52,
I/O 24 - I/O 27     53, 54, 55, 56,    Input --Dedicated in-system programming enable input pin. This pin
I/O 28 - I/O 31     57, 58, 59, 60,    is brought low to enable the programming mode. The MODE, SDI,
I/O 32 - I/O 35     68, 69, 70, 71,    SDO and SCLK options become active.
                    72, 73, 74, 75,
S I/O 36 - I/O 39   76, 77, 78, 79,    Input --This pin performs two functions. It is a dedicated input pin when
                    80, 81, 82, 83,    ispEN is logic high. When ispEN is logic low, it functions as an input
I/O 40 - I/O 43     3, 4, 5, 6,        pin to load programming data into the device. SDI/IN 0 also is used as
I/O 44 - I/O 47     7, 8, 9, 10,       one of the two control pins for the isp state machine.
                    11, 12, 13, 14,
E D I/O 48 - I/O 51 15, 16, 17, 18     Input --This pin performs two functions. It is a dedicated input pin when
                    67, 84, 2, 19      ispEN is logic high. When ispEN is logic low, it functions as a pin to
I/O 52 - I/O 55     23                 control the operation of the isp state machine.
I/O 56 - I/O 59
                    25                 Input/Output --This pin performs two functions. It is a dedicated input
IC E I/O 60 - I/O 63                   pin when ispEN is logic high. When ispEN is logic low, it functions as
                    42                 an output pin to read serial shift register data.
IN 4 - IN 7
                    44                 Input --This pin performs two functions. It is a dedicated input when
V U ispEN                              ispEN is logic high. When ispEN is logic low, it functions as a clock pin
E IN SDI/IN01       61                 for the Serial Shift Register.
D MODE/IN 11
T SDO/IN 21         24                 Active Low (0) Reset pin which resets all of the GLB and I/O registers
L N SCLK/IN 31      20                 in the device.
L O RESET
A C Y0              66                 Dedicated Clock input. This clock input is connected to one of the
IS Y1                                  clock inputs of all of the GLBs on the device.
D Y2                63
                                       Dedicated Clock input. This clock input is brought into the clock
                                       distribution network, and can optionally be routed to any GLB on the
                                       device.

                                       Dedicated Clock input. This clock input is brought into the clock
                                       distribution network, and can optionally be routed to any GLB and/or

                                       any I/O cell on the device.

Y3                  62                 Dedicated Clock input. This clock input is brought into the clock
                                       distribution network, and can optionally be routed to any I/O cell on the
                                       device.

GND              1, 22, 43, 64         Ground (GND)
                 21, 65                VCC
VCC

1. Pins have dual function capability

                                       10
                                                                       Specifications ispLSI 1032

Pin Description

    Name         TQFP Pin Numbers                                      Description

I/O 0 - I/O 3      17, 18, 19, 20,  Input/Output Pins - These are the general purpose I/O pins used by the

I/O 4 - I/O 7      21, 22, 23, 28,  logic array.

I/O 8 - I/O 11   29, 30, 31, 32,

I/O 12 - I/O 15    33, 34, 35, 36,

I/O 16 - I/O 19    40, 41, 42, 43,

I/O 20 - I/O 23    44, 45, 46, 47,

I/O 24 - I/O 27    48, 53, 54, 55,
I/O 28 - I/O 31
I/O 32 - I/O 35    56, 57, 58, 59,  Dedicated input pins to the device.
I/O 36 - I/O 39    67, 68, 69, 70,
I/O 40 - I/O 43    71, 72, 73, 78,  Input --Dedicated in-system programming enable input pin. This pin
                   79, 80, 81, 82,  is brought low to enable the programming mode. The MODE, SDI,
S I/O 44 - I/O 47  83, 84, 85, 86,  SDO and SCLK options become active.
                   90, 91, 92, 93,  Input --This pin performs two functions. It is a dedicated input pin when
I/O 48 - I/O 51    94, 95, 96, 97,  ispEN is logic high. When ispEN is logic low, it functions as an input
I/O 52 - I/O 55    98, 3, 4, 5,     pin to load programming data into the device. SDI/IN 0 also is used as
I/O 56 - I/O 59                     one of the two control pins for the isp state machine.
                    6, 7, 8, 9      Input --This pin performs two functions. It is a dedicated input pin when
E D I/O 60 - I/O 6366, 87, 89, 10   ispEN is logic high. When ispEN is logic low, it functions as a pin to
                   14               control the operation of the isp state machine.
IN 4 - IN 7                         Input/Output --This pin performs two functions. It is a dedicated input
                   16               pin when ispEN is logic high. When ispEN is logic low, it functions as
ispEN                               an output pin to read serial shift register data.
                   37               Input --This pin performs two functions. It is a dedicated input when
IC E SDI/IN01                       ispEN is logic high. When ispEN is logic low, it functions as a clock pin
EV INU MODE/IN11   39               for the Serial Shift Register.
                                    No Connect
SDO/IN 21          60
                                    Active Low (0) Reset pin which resets all of the GLB and I/O registers
D T SCLK/IN 3 1    1, 2, 24, 25,    in the device.
L N NC2            26, 27, 49, 50,  Dedicated Clock input. This clock input is connected to one of the
L O RESET          51, 52, 74, 75   clock inputs of all of the GLBs on the device.
A C Y0             76, 77, 99, 100  Dedicated Clock input. This clock input is brought into the clock
IS Y1              15               distribution network, and can optionally be routed to any GLB on the
D Y2                                device.
                   11               Dedicated Clock input. This clock input is brought into the clock
                                    distribution network, and can optionally be routed to any GLB and/or
                   65

                   62

                                    any I/O cell on the device.

Y3                 61               Dedicated Clock input. This clock input is brought into the clock
                                    distribution network, and can optionally be routed to any I/O cell on the
                                    device.

GND              13, 38, 63, 88     Ground (GND)
                 12, 64             VCC
VCC

1. Pins have dual function capability
2. NC pins are not to be connected to any active signals, Vcc or GND.

                                    11
                                                                       Specifications ispLSI 1032

Pin Description

     Name        CPGA Pin Numbers                                      Description

I/O 0 - I/O 3    F1, H1, H2, J1,         Input/Output Pins - These are the general purpose I/O pins used by the
I/O 4 - I/O 7    K1, J2, L1, K2,         logic array.

I/O 8 - I/O 11   K3, L2, L3, K4,

I/O 12 - I/O 15  L4, J5, K5, L5,

I/O 16 - I/O 19  L7, K7, L6, L8,

I/O 20 - I/O 23  K8,   L9,   L10,  K9,
I/O 24 - I/O 27  L11,  K10,  J10,  K11,
I/O 28 - I/O 31  J11,  H10,  H11,  F10,
I/O 32 - I/O 35  E9,   D11,  D10,  C11,
I/O 36 - I/O 39  B11,  C10,  A11,  B10,
                 B9,   A10,  A9,   B8,
S I/O 40 - I/O 43A8,   B6,   B7,   A7,
                 A5,   B5,   C5,   A4,
I/O 44 - I/O 47  B4,   A3,   A2,   B3,
I/O 48 - I/O 51  A1,   B2,   C2,   B1,
                 C1,   D2,   D1,   E3
E D I/O 52 - I/O 55
                 E10, C7, A6, E2         Dedicated input pins to the device.
I/O 56 - I/O 59
I/O 60 - I/O 63  G3                      Input Dedicated in-system programming enable input pin. This pin
                                         is brought low to enable the programming mode. The MODE, SDI,
IC E IN4-IN7     G2                      SDO and SCLK options become active.

ispEN            K6                      Input This pin performs two functions. It is a dedicated input pin when
                 J7                      ispEN is logic high. When ispEN is logic low, it functions as an input
V U SDI/IN 01    G10                     pin to load programming data into the device. SDI/IN 0 also is used as
E IN MODE/IN11                           one of the two control pins for the isp state machine.
D T SDO/IN 21    G1
L N SCLK/IN 31   E1                      Input This pin performs two functions. It is a dedicated input pin when
L O RESET        E11                     ispEN is logic high. When ispEN is logic low, it functions as a pin to
                 G9                      control the operation of the isp state machine.
Y0
                 G11                     Input/Output This pin performs two functions. It is a dedicated input
A C Y1                                   pin when ispEN is logic high. When ispEN is logic low, it functions as
IS Y2                                    an output pin to read serial shift register data.
D Y3
                                         Input This pin performs two functions. It is a dedicated input when
                                         ispEN is logic high. When ispEN is logic low, it functions as a clock pin
                                         for the Serial Shift Register.

                                         Active Low (0) Reset pin which resets all of the GLB and I/O registers
                                         in the device.

                                         Dedicated Clock input. This clock input is connected to one of the
                                         clock inputs of all of the GLBs on the device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any GLB on the
                                         device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any GLB and/or
                                         any I/O cell on the device.

                                         Dedicated Clock input. This clock input is brought into the clock
                                         distribution network, and can optionally be routed to any I/O cell on the

                                         device.

NC2              G3                      No Connect

GND              C6, F3, F9, J6          Ground (GND)
                 F2, F11                 VCC
VCC

1. Pins have dual function capability.                                              Table 2-0002-32/883
2. NC pins are not to be connected to any active signals, Vcc or GND.

                                         12
                                               Specifications ispLSI 1032

Pin Configuration

ispLSI 1032 84-Pin PLCC Pinout Diagram

I/O 56
    I/O 55
         I/O 54
             I/O 53
                  I/O 52
                       I/O 51
                           I/O 50
                                I/O 49
                                     I/O 48
                                         IN 6
                                              GND
                                                   IN 5
                                                       I/O 47
                                                            I/O 46
                                                                 I/O 45
                                                                     I/O 44
                                                                          I/O 43
                                                                               I/O 42
                                                                                   I/O 41
                                                                                        I/O 40
                                                                                             I/O 39

11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75

    I/O 57 12                           ispLSI 1032                                                  74 I/O 38
    I/O 58 13                                                                                        73 I/O 37
    I/O 59 14                               Top View                                                 72 I/O 36
                                                                                                     71 I/O 35
S I/O 60 15                                                                                          70 I/O 34
                                                                                                     69 I/O 33
    I/O 61 16                                                                                        68 I/O 32
                                                                                                     67 IN 4
E I/O 62 17                                                                                          66 Y1
D I/O 63 18                                                                                          65 VCC
                                                                                                     64 GND
       IN 7 19                                                                                       63 Y2
                                                                                                     62 Y3
IC E Y0 20                                                                                          61 IN 3/SCLK*
                                                                                                     60 I/O 31
      VCC 21                                                                                         59 I/O 30
     GND 22                                                                                          58 I/O 29
                                                                                                     57 I/O 28
V U ispEN 23                                                                                         56 I/O 27
                                                                                                     55 I/O 26
  RESET 24                                                                                           54 I/O 25
*SDI/IN 0 25

E IN I/O0 26

      I/O 1 27
      I/O 2 28

D T I/O3 29

      I/O 4 30
      I/O 5 31

L N I/O6 32
ADL ISCO *Pins have dual function capability.
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53

I/O 7
    I/O 8
         I/O 9
             I/O 10
                  I/O 11
                       I/O 12
                           I/O 13
                                I/O 14
                                     I/O 15
                                         *MODE/IN 1
                                              GND
                                                   *SDO/IN 2
                                                       I/O 16
                                                            I/O 17
                                                                 I/O 18
                                                                     I/O 19
                                                                          I/O 20
                                                                               I/O 21
                                                                                   I/O 22
                                                                                        I/O 23
                                                                                             I/O 24

                                                                                                     0123-32-isp

                                        13
                                                                                                                                   Specifications ispLSI 1032

Pin Configuration

ispLSI 1032 100-pin TQFP Pinout Diagram

                  NC1NC1    I/O 56  I/O 55  I/O 54  I/O 53  I/O 52  I/O 51  I/O 50  I/O 49  I/O 48  IN 6     GND  IN 5     I/O 47  I/O 46  I/O 45  I/O 44  I/O 43  I/O 42  I/O 41  I/O 40  I/O 39NC1NC1

S I/O 571NC        100  99  98      97      96      95      94      93      92      91      90      89       88   87       86      85      84      83      82      81      80      79      78      77  76      NC1

1NC            1                                                                                                                                                                                           75  NC1

E I/O 60       2                                                                                                                                                                                           74
D I/O 61
               3                                                                                                                                                                                           73  I/O 38

I/O 58         4                                                                                                                                                                                           72  I/O 37

I/O 59         5                                                                                                                                                                                           71  I/O 36
IC E IN7
               6                                                                                                                                                                                           70  I/O 35

               7                                                                                                                                                                                           69  I/O 34

I/O 62         8                                                                                                                                                                                           68  I/O 33

I/O 63         9                                                                                                                                                                                           67  I/O 32
V U GND
               10                                                   ispLSI 1032                                                                                                                            66  IN 4

Y0             11                                                       Top View                                                                                                                           65  Y1

VCC            12                                                                                                                                                                                          64  VCC
E IN I/O0
               13                                                                                                                                                                                          63  GND

ispEN          14                                                                                                                                                                                          62  Y2

2SRDEI/SINET0  15                                                                                                                                                                                          61  Y3
               16                                                                                                                                                                                              IN 3/SCLK2
D T I/O4                                                                                                                                                                                                   60

               17                                                                                                                                                                                          59  I/O 31

I/O 1          18                                                                                                                                                                                          58  I/O 30

I/O 2          19                                                                                                                                                                                          57  I/O 29

I/O 3          20                                                                                                                                                                                          56  I/O 28
L N 1NC
               21                                                                                                                                                                                          55  I/O 27

I/O 5          22                                                                                                                                                                                          54  I/O 26

I/O 6          23                                                                                                                                                                                          53  I/O 25
1NC                                                                                                                                                                                                            NC1
AL ISCO 1. NC pins are not to be connected to any active signal, Vcc or GND.24                                                                                                                             52  NC1
D 2. Pins have dual function capability.
               25  26   27  28      29      30      31      32      33      34      35      36      37       38            40      41      42      43      44      45      46      47      48      49  50  51
                                                                                                                39

                  1NC1NC    I/O 7   I/O 8   I/O 9   I/O 10  I/O 11  I/O 12  I/O 13  I/O 14  I/O 152MODE/IN1  2SDO/IGNN 2D  I/O 16  I/O 17  I/O 18  I/O 19  I/O 20  I/O 21  I/O 22  I/O 23  I/O 241NC1NC

                                                                                                                                                                                                               0766A-32-isp

                                                                                                    14
                                                       Specifications ispLSI 1032

Pin Configuration

ispLSI 1032/883 84-Pin CPGA Pinout Diagram

11     10      9      8      7              6       5      4      3      2      1                    PIN A1

I/O38  I/O41   I/O42  I/O44  I/O47          IN6     I/O48  I/O51  I/O53  I/O54  I/O56             A

S I/O35I/O36I/O39I/O40I/O43  I/O46          I/O45   I/O49  I/O52  I/O55  I/O57  I/O59             B

E I/O33
IC ED Y1I/O37                IN5            GND     I/O50         INDEX  I/O58  I/O60             C

       I/O34                                                             I/O61  I/O62             D

ispLSI 10V32/883 U VccIN4I/O32                                    I/O63  IN7    Y0                E

E IN Y3I/O31   GND                                                GND    Vcc    I/O0              F

                             Bottom View

L D NT I/O28*SCLK/Y2                                              ispEN  *SDI/  RESET G
                                                                          IN0
       IN3

I/O30  I/O29                                                             I/O2   I/O1              H

                             *SDO/
                              IN2
       I/O26  L OIN1                        GND     I/O13                I/O5   I/O3              J

ADISC *Pins have dual function capability.I/O27I/O25I/O23I/O20I/O17*MODE/I/O14I/O11I/O8I/O7I/O4   K

I/O24  I/O22   I/O21  I/O19  I/O16          I/O18   I/O15  I/O12  I/O10  I/O9   I/O6              L

                                                                                0488A-32-isp/883

                                            15
                                                  Specifications ispLSI 1032

Part Number Description

                         ispLSI 1032 -- XX X X X

Device Family                                                    Grade
Device Number                                                       Blank = Commercial
                                                                    I = Industrial
                                                                    /883 = 883 Military Process

                                                                 Package

Speed                                                               J = PLCC
                                                                    T = TQFP
  90 = 90 MHz fmax                                                  G = CPGA
  80 = 80 MHz fmax
                                                                 Power
S 60 = 60 MHz fmax                                                  L = Low
E D Ordering Information
                                                                                             0212-80B-isp1032

        IC E Family
                             COMMERCIAL
                         V U 90
                         fmax (MHz) tpd (ns)  Ordering Number    Package

                         90  12               ispLSI 1032-90LJ   84-Pin PLCC

                         E IN 6012            ispLSI 1032-90LT   100-Pin TQFP

        ispLSI           80  15               ispLSI 1032-80LJ   84-Pin PLCC
                                                                 100-Pin TQFP
                         80  15               ispLSI 1032-80LT
        D T Family
                             20               ispLSI 1032-60LJ   84-Pin PLCC

                         60  20               ispLSI 1032-60LT   100-Pin TQFP
                L N 60
                                 INDUSTRIAL

                         fmax (MHz) tpd (ns)  Ordering Number    Package

L O Family fmax (MHz) tpd (ns)ispLSI20        ispLSI 1032-60LJI  84-Pin PLCC
                                              ispLSI 1032-60LTI  100-Pin TQFP
                         60  20

A C Note: Lattice Semiconductor recognizes the trend in military device procurement towardsMILITARY/883SMD NumberPackage
DIS using SMD compliant devices, as such, ordering by this number is recommended.Ordering Number

ispLSI         60        20  ispLSI 1032-60LG/883 5962-9308501MXC                            84-Pin CPGA

                                                                                                  Table 2- 0041A-32-isp

                                              16
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