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dsPIC33EP64GS506T-I/PT

器件型号:dsPIC33EP64GS506T-I/PT
器件类别:半导体    嵌入式处理器和控制器    数字信号处理器和控制器 - DSP, DSC   
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

数字信号处理器和控制器 - DSP, DSC 16Bit DSC 64KB Flash 70MIPS for power aps

参数
产品属性属性值
制造商:Microchip
产品种类:数字信号处理器和控制器 - DSP, DSC
RoHS:详细信息
封装 / 箱体:TQFP-64
系列:dsPIC33EPxxGS50x
封装:Reel
商标:Microchip Technology
产品类型:DSP - Digital Signal Processors & Controllers
工厂包装数量:1200
子类别:Embedded Processors & Controllers
商标名:dsPIC

dsPIC33EP64GS506T-I/PT器件文档内容

                                            dsPIC33EPXXGS50X FAMILY

      16-Bit Digital Signal Controllers for Digital Power Applications with

      Interconnected High-Speed PWM, ADC, PGA and Comparators

Operating Conditions                                  Advanced Analog Features

•  3.0V to 3.6V, -40°C to +85°C, DC to 70 MIPS        •  High-Speed ADC module:

•  3.0V to 3.6V, -40°C to +125°C, DC to 60 MIPS          -  12-bit with 4 dedicated SAR ADC cores and

                                                            one shared SAR ADC core

Flash Architecture                                       -  Configurable resolution (up to 12-bit) for each

•  Dual Partition Flash Program Memory with                 ADC core

   Live Update (64-Kbyte devices):                       -  Up to 3.25 Msps conversion rate per channel

   -  Supports programming while operating                  at 12-bit resolution

   -  Supports partition soft swap                       -  12 to 22 single-ended inputs

Core: 16-Bit dsPIC33E CPU                                -  Dedicated result buffer for each analog channel

                                                         -  Flexible and independent ADC trigger sources

•  Code-Efficient (C and Assembly) Architecture          -  Two digital comparators

•  Two 40-Bit Wide Accumulators                          -  Two oversampling filters for increased

•  Single-Cycle (MAC/MPY) with Dual Data Fetch              resolution

•  Single-Cycle Mixed-Sign MUL Plus                   •  Four Rail-to-Rail Comparators with Hysteresis:

   Hardware Divide                                       -  Dedicated 12-bit Digital-to-Analog Converter

•  32-Bit Multiply Support                                  (DAC) for each analog comparator

•  Two Additional Working Register Sets (reduces         -  Up to two DAC reference outputs

   context switching)                                    -  Up to two external reference inputs

Clock Management                                      •  Two Programmable Gain Amplifiers:

•  ±0.9% Internal Oscillator                             -  Single-ended or independent ground reference

•  Programmable PLLs and Oscillator Clock Sources        -  Five selectable gains (4x, 8x, 16x, 32x and 64x)

•  Fail-Safe Clock Monitor (FSCM)                        -  40 MHz gain bandwidth

•  Independent Watchdog Timer (WDT)                   Interconnected SMPS Peripherals

•  Fast Wake-up and Start-up                          •  Reduces CPU Interaction to Improve Performance

Power Management                                      •  Flexible PWM Trigger Options for

•  Low-Power Management modes (Sleep,                    ADC Conversions

   Idle, Doze)                                        •  High-Speed Comparator Truncates PWM

•  Integrated Power-on Reset and Brown-out Reset         (15 ns typical):

•  0.5 mA/MHz Dynamic Current (typical)                  -  Supports Cycle-by-Cycle Current mode control

•  10 μA IPD Current (typical)                           -  Current Reset mode (variable frequency)

High-Speed PWM                                        Timers/Output Compare/Input Capture

•  Five PWM Generators (two outputs per generator)    •  Five 16-Bit and up to Two 32-Bit Timers/Counters

•  Individual Time Base and Duty Cycle for each PWM   •  Four Output Compare (OC) modules, Configurable

•  1.04 ns PWM Resolution (frequency, duty cycle,        as Timers/Counters

   dead time and phase)                               •  Four Input Capture (IC) modules

•  Supports Center-Aligned, Redundant, Complementary

   and True Independent Output modes

•  Independent Fault and Current-Limit Inputs

•  Output Override Control

•  PWM Support for AC/DC, DC/DC, Inverters, PFC

   and Lighting

 2013-2017 Microchip Technology Inc.                                                      DS70005127D-page 1
dsPIC33EPXXGS50X FAMILY

Communication Interfaces                                                                                                                Qualification and Class B Support

•  Two UART modules (15 Mbps):                                                                                                          •  AEC-Q100 REVG (Grade 1, -40°C to +125°C)

   -  Supports LIN/J2602 protocols and IrDA®                                                                                            •  Class B Safety Library, IEC 60730

•  Two 4-Wire SPI modules (15 Mbps)                                                                                                     •  The 6x6x0.5 mm UQFN Package is Designed and

•  Two I2C modules (up to 1 Mbaud) with SMBus                                                                                              Optimized to ease IPC9592B 2nd Level

   Support                                                                                                                                 Temperature Cycle Qualification

Input/Output                                                                                                                            Debugger Development Support

•  Constant-Current Source (10 µA nominal)                                                                                              •  In-Circuit and In-Application Programming

•  Sink/Source up to 12mA/15mA, respectively;                                                                                           •  Five Program and Three Complex

   Pin-Specific for Standard VOH/VOL                                                                                                       Data Breakpoints

•  5V Tolerant Pins                                                                                                                     •  IEEE 1149.2 Compatible (JTAG) Boundary Scan

•  Selectable, Open-Drain Pull-ups and Pull-Downs                                                                                       •  Trace and Run-Time Watch

•  External Interrupts on All I/O Pins

•  Peripheral Pin Select (PPS) to allow Function

   Remap with Six Virtual I/Os

                                                              (GPIO)                          Remappable Peripherals                                                                             12-Bit                                                           Constant-Current Source

                           Program Memory Bytes                                                                                                                                                  ADC                               Analog Comparator

         Device      Pins                        RAM (Bytes)  General Purpose I/O  Timers(1)  Input Capture  Output Compare  UART          PWM(2)  External Interrupts(3)  Reference Clock  I2C  Analog Inputs  S&H Circuits  PGA                     DAC Output                           Packages

                                                                                                                                   SPI

   dsPIC33EP16GS502  28    16K                   2K           21                   5          4              4               2     2    5x2        3                       1                2    12             5             2    4                  1           1                        SOIC,

   dsPIC33EP32GS502  28    32K                   4K           21                   5          4              4               2     2    5x2        3                       1                2    12             5             2    4                  1           1                        QFN-S,

   dsPIC33EP64GS502  28    64K                   8K           21                   5          4              4               2     2    5x2        3                       1                2    12             5             2    4                  1           1                        UQFN

   dsPIC33EP16GS504  44    16K                   2K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1                        QFN,

   dsPIC33EP32GS504  44    32K                   4K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1                        TQFP

   dsPIC33EP64GS504  44    64K                   8K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1

   dsPIC33EP16GS505  48    16K                   2K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1

   dsPIC33EP32GS505  48    32K                   4K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1                        TQFP

   dsPIC33EP64GS505  48    64K                   8K           35                   5          4              4               2     2    5x2        3                       1                2    19             5             2    4                  1           1

   dsPIC33EP16GS506  64    16K                   2K           53                   5          4              4               2     2    5x2        4                       1                2    22             5             2    4                  2           1

   dsPIC33EP32GS506  64    32K                   4K           53                   5          4              4               2     2    5x2        4                       1                2    22             5             2    4                  2           1                        TQFP

   dsPIC33EP64GS506  64    64K                   8K           53                   5          4              4               2     2    5x2        4                       1                2    22             5             2    4                  2           1

   Note  1:  The external clock for Timer1, Timer2 and Timer3 is remappable.

         2:  PWM4 and PWM5 are remappable on all devices except the 64-pin                                                                                                 devices.

         3:  External interrupts, INT0 and INT4, are not remappable.

DS70005127D-page 2                                                                                                                                                                                2013-2017 Microchip Technology Inc.
                                                dsPIC33EPXXGS50X                                                          FAMILY

Pin Diagrams

   28-Pin SOIC

                                                MCLR  1                               28   AVDD

                                                RA0   2                               27   AVSS

                                                RA1   3                               26   RA3

                                                RA2   4             dsPIC33EPXXGS502  25   RA4

                                                RB0   5                               24   RB14

                                                RB9   6                               23   RB13

                                                RB10  7                               22   RB12

                                                VSS   8                               21   RB11

                                                RB1   9                               20   VCAP

                                                RB2   10                              19   VSS

                                                RB3   11                              18   RB7

                                                RB4   12                              17   RB6

                                                VDD   13                              16   RB5

                                                RB8   14                              15   RB15

Pin             Pin Function                                                          Pin                   Pin Function

1        MCLR                                                                         15   PGEC3/SCL2/RP47/RB15

2        AN0/PGA1P1/CMP1A/RA0                                                         16   TDO/AN19/PGA2N2/RP37/RB5

3        AN1/PGA1P2/PGA2P1/CMP1B/RA1                                                  17   PGED1/TDI/AN20/SCL1/RP38/RB6

4        AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2                                            18   PGEC1/AN21/SDA1/RP39/RB7

5        AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0                                              19   VSS

6        AN4/CMP2C/CMP3A/ISRC4/RP41/RB9                                               20   VCAP

7        AN5/CMP2D/CMP3B/ISRC3/RP42/RB10                                              21   TMS/PWM3H/RP43/RB11

8        Vss                                                                          22   TCK/PWM3L/RP44/RB12

9        OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1                                     23   PWM2H/RP45/RB13

10       OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2                                    24   PWM2L/RP46/RB14

11       PGED2/AN18/DACOUT1/INT0/RP35/RB3                                             25   PWM1H/RA4

12       PGEC2/ADTRG31/EXTREF1/RP36/RB4                                               26   PWM1L/RA3

13       VDD                                                                          27   AVSS

14       PGED3/SDA2/FLT31/RP40/RB8                                                    28   AVDD

Legend:  Shaded pins are up to 5 VDC tolerant.

         RPn represents remappable peripheral functions. See Table  10-1              and Table 10-2 for the complete list of remappable  sources.

 2013-2017 Microchip Technology Inc.                                                                                     DS70005127D-page 3
dsPIC33EPXXGS50X                                                   FAMILY

Pin Diagrams (Continued)

28-Pin QFN-S, UQFN

                                                   RA1        RA0  MCLR  AVDD  AVSS  RA3  RA4

                                                   28         27   26    25    24    23   22

                                       RA2      1                                               21   RB14

                                       RB0      2                                               20   RB13

                                       RB9      3                                               19   RB12

                                       RB10     4  dsPIC33EPXXGS502                             18   RB11

                                       VSS      5                                               17   VCAP

                                       RB1      6                                               16   VSS

                                       RB2      7                                               15   RB7

                                                   8          9    10    11    12    13   14

                                                   RB3        RB4  VDD   RB8   RB15  RB5  RB6

Pin                            Pin Function                                    Pin                         Pin Function

1        AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2                                     15         PGEC1/AN21/SDA1/RP39/RB7

2        AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0                                       16         VSS

3        AN4/CMP2C/CMP3A/ISRC4/RP41/RB9                                        17         VCAP

4        AN5/CMP2D/CMP3B/ISRC3/RP42/RB10                                       18         TMS/PWM3H/RP43/RB11

5        Vss                                                                   19         TCK/PWM3L/RP44/RB12

6        OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1                              20         PWM2H/RP45/RB13

7        OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2                             21         PWM2L/RP46/RB14

8        PGED2/AN18/DACOUT1/INT0/RP35/RB3                                      22         PWM1H/RA4

9        PGEC2/ADTRG31/EXTREF1/RP36/RB4                                        23         PWM1L/RA3

10       VDD                                                                   24         AVSS

11       PGED3/SDA2/FLT31/RP40/RB8                                             25         AVDD

12       PGEC3/SCL2/RP47/RB15                                                  26         MCLR

13       TDO/AN19/PGA2N2/RP37/RB5                                              27         AN0/PGA1P1/CMP1A/RA0

14       PGED1/TDI/AN20/SCL1/RP38/RB6                                          28         AN1/PGA1P2/PGA2P1/CMP1B/RA1

Legend:  Shaded pins are up to 5 VDC tolerant.

         RPn represents remappable peripheral functions. See  Table      10-1  and Table 10-2 for the complete list of remappable  sources.

DS70005127D-page 4                                                                                    2013-2017 Microchip Technology        Inc.
                                                       dsPIC33EPXXGS50X                                                                      FAMILY

Pin  Diagrams         (Continued)

     44-Pin QFN

                                                       RB6  RB5   RB15  RB8   VDD   VSS   RC8   RC7   RC2   RB4  RB3

                                                       44   43    42    41    40    39    38    37    36    35   34

                                   RB7             1                                                                  33  RB2

                                   RC4             2                                                                  32  RB1

                                   RC5             3                                                                  31  RC1

                                   RC6             4                                                                  30  VSS

                                   RC3             5        dsPIC33EPXXGS504                                          29  VDD

                                   VSS             6                                                                  28  RC10

                                   VCAP            7                                                                  27  RC9

                                   RB11            8                                                                  26  RB10

                                   RB12            9                                                                  25  RB9

                                   RB13            10                                                                 24  RB0

                                   RB14            11                                                                 23  RA2

                                                       12   13    14    15    16    17    18    19    20    21   22

                                                       RA4  RA3   RC0   RC13  AVSS  AVDD  MCLR  RC11  RC12  RA0  RA1

     Pin                     Pin Function                                           Pin                                        Pin Function

     1      PGEC1/AN21/SDA1/RP39/RB7                                                23          AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2

     2      AN1ALT/RP52/RC4                                                         24          AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0

     3      AN0ALT/RP53/RC5                                                         25          AN4/CMP2C/CMP3A/ISRC4/RP41/RB9

     4      AN17/RP54/RC6                                                           26          AN5/CMP2D/CMP3B/ISRC3/RP42/RB10

     5      RP51/RC3                                                                27          AN11/PGA1N3/RP57/RC9

     6      VSS                                                                     28          AN10/PGA1P4/EXTREF2/RP58/RC10

     7      VCAP                                                                    29          VDD

     8      TMS/PWM3H/RP43/RB11                                                     30          VSS

     9      TCK/PWM3L/RP44/RB12                                                     31          AN8/PGA2P4/CMP4C/RP49/RC1

     10     PWM2H/RP45/RB13                                                         32          OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1

     11     PWM2L/RP46/RB14                                                         33          OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2

     12     PWM1H/RA4                                                               34          PGED2/AN18/DACOUT1/INT0/RP35/RB3

     13     PWM1L/RA3                                                               35          PGEC2/ADTRG31/RP36/RB4

     14     FLT12/RP48/RC0                                                          36          AN9/CMP4D/EXTREF1/RP50 /RC2

     15     FLT11/RP61/RC13                                                         37          ASDA1/RP55/RC7

     16     AVSS                                                                    38          ASCL1/RP56/RC8

     17     AVDD                                                                    39          VSS

     18     MCLR                                                                    40          VDD

     19     AN12/ISRC1/RP59/RC11                                                    41          PGED3/SDA2/FLT31/RP40/RB8

     20     AN14/PGA2N3/RP60/RC12                                                   42          PGEC3/SCL2/RP47/RB15

     21     AN0/PGA1P1/CMP1A/RA0                                                    43          TDO/AN19/PGA2N2/RP37/RB5

     22     AN1/PGA1P2/PGA2P1/CMP1B/RA1                                             44          PGED1/TDI/AN20/SCL1/RP38/RB6

   Legend:  Shaded pins are up to 5 VDC tolerant.

            RPn represents remappable peripheral      functions.  See   Table 10-1        and Table 10-2 for the complete list of remappable sources.

  2013-2017 Microchip Technology Inc.                                                                                                       DS70005127D-page  5
dsPIC33EPXXGS50X                                                            FAMILY

Pin Diagrams (Continued)

44-Pin TQFP

                                                RB6  RB5  RB15  RB8   VDD   VSS   RC8   RC7   RC2   RB4  RB3

                                                44   43   42    41    40    39    38    37    36    35   34

                          RB7      1                                                                          33  RB2

                          RC4      2                                                                          32  RB1

                          RC5      3                                                                          31  RC1

                          RC6      4                                                                          30  VSS

                          RC3      5                                                                          29  VDD

                          VSS      6                 dsPIC33EPXXGS504                                         28  RC10

                          VCAP     7                                                                          27  RC9

                          RB11     8                                                                          26  RB10

                          RB12     9                                                                          25  RB9

                          RB13     10                                                                         24  RB0

                          RB14     11                                                                         23  RA2

                                                12   13   14    15    16    17    18    19    20    21   22

                                                RA4  RA3  RC0   RC13  AVSS  AVDD  MCLR  RC11  RC12  RA0  RA1

Pin                       Pin Function                                       Pin                                  Pin Function

1        PGEC1/AN21/SDA1/RP39/RB7                                                 23    AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2

2        AN1ALT/RP52/RC4                                                          24    AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0

3        AN0ALT/RP53/RC5                                                          25    AN4/CMP2C/CMP3A/ISRC4/RP41/RB9

4        AN17/RP54/RC6                                                            26    AN5/CMP2D/CMP3B/ISRC3/RP42/RB10

5        RP51/RC3                                                                 27    AN11/PGA1N3/RP57/RC9

6        VSS                                                                      28    AN10/PGA1P4/EXTREF2/RP58/RC10

7        VCAP                                                                     29    VDD

8        TMS/PWM3H/RP43/RB11                                                      30    VSS

9        TCK/PWM3L/RP44/RB12                                                      31    AN8/PGA2P4/CMP4C/RP49/RC1

10       PWM2H/RP45/RB13                                                          32    OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1

11       PWM2L/RP46/RB14                                                          33    OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2

12       PWM1H/RA4                                                                34    PGED2/AN18/DACOUT1/INT0/RP35/RB3

13       PWM1L/RA3                                                                35    PGEC2/ADTRG31/RP36/RB4

14       FLT12/RP48/RC0                                                           36    AN9/CMP4D/EXTREF1/RP50 /RC2

15       FLT11/RP61/RC13                                                          37    ASDA1/RP55/RC7

16       AVSS                                                                     38    ASCL1/RP56/RC8

17       AVDD                                                                     39    VSS

18       MCLR                                                                     40    VDD

19       AN12/ISRC1/RP59/RC11                                                     41    PGED3/SDA2/FLT31/RP40/RB8

20       AN14/PGA2N3/RP60/RC12                                                    42    PGEC3/SCL2/RP47/RB15

21       AN0/PGA1P1/CMP1A/RA0                                                     43    TDO/AN19/PGA2N2/RP37/RB5

22       AN1/PGA1P2/PGA2P1/CMP1B/RA1                                              44    PGED1/TDI/AN20/SCL1/RP38/RB6

Legend:  Shaded pins are up to 5 VDC tolerant.

         RPn represents remappable peripheral   functions.      See   Table  10-1       and Table 10-2 for the complete list of remappable sources.

DS70005127D-page 6                                                                                                 2013-2017 Microchip Technology   Inc.
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Pin  Diagrams (Continued)

     48-Pin TQFP

                                                     RB6  RB5  RB15  RB8   N/C  VDD   VSS   RC8   RC7   RC2   RB4  RB3

                                                     48   47   46    45    44   43    42    41    40    39    38   37

                                 RB7             1                                                                      36  RB2

                                 RC4             2                                                                      35  RB1

                                 RC5             3                                                                      34  RC1

                                 RC6             4                                                                      33  N/C

                                 RC3             5                                                                      32  Vss

                                       VSS       6        dsPIC33EPXXGS505                                              31  VDD

                                 VCAP            7                                                                      30  RC10

                                       N/C       8                                                                      29  RC9

                                 RB11            9                                                                      28  RB10

                                 RB12            10                                                                     27  RB9

                                 RB13            11                                                                     26  RB0

                                 RB14            12                                                                     25  RA2

                                                     13   14   15    16    17   18    19    20    21    22    23   24

                                                     RA4  RA3  RC0   RC13  N/C  AVSS  AVDD  MCLR  RC11  RC12  RA0  RA1

     Pin                   Pin Function                                         Pin                                         Pin Function

     1    PGEC1/AN21/SDA1/RP39/RB7                                              25          AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2

     2    AN1ALT/RP52/RC4                                                       26          AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0

     3    AN0ALT/RP53/RC5                                                       27          AN4/CMP2C/CMP3A/ISRC4/RP41/RB9

     4    AN17/RP54/RC6                                                         28          AN5/CMP2D/CMP3B/ISRC3/RP42/RB10

     5    RP51/RC3                                                              29          AN11/PGA1N3/RP57/RC9

     6    VSS                                                                   30          AN10/PGA1P4/EXTREF2/RP58/RC10

     7    VCAP                                                                  31          VDD

     8    N/C                                                                   32          VSS

     9    TMS/PWM3H/RP43/RB11                                                   33          N/C

     10   TCK/PWM3L/RP44/RB12                                                   34          AN8/PGA2P4/CMP4C/RP49/RC1

     11   PWM2H/RP45/RB13                                                       35          OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1

     12   PWM2L/RP46/RB14                                                       36          OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2

     13   PWM1H/RA4                                                             37          PGED2/AN18/DACOUT1/INT0/RP35/RB3

     14   PWM1L/RA3                                                             38          PGEC2/ADTRG31/RP36/RB4

     15   FLT12/RP48/RC0                                                        39          AN9/CMP4D/EXTREF1/RP50 /RC2

     16   FLT11/RP61/RC13                                                       40          ASDA1/RP55/RC7

     17   N/C                                                                   41          ASCL1/RP56/RC8

     18   AVSS                                                                  42          VSS

     19   AVDD                                                                  43          VDD

     20   MCLR                                                                  44          N/C

     21   AN12/ISRC1/RP59/RC11                                                  45          PGED3/SDA2/FLT31/RP40/RB8

     22   AN14/PGA2N3/RP60/RC12                                                 46          PGEC3/SCL2/RP47/RB15

     23   AN0/PGA1P1/CMP1A/RA0                                                  47          TDO/AN19/PGA2N2/RP37/RB5

     24   AN1/PGA1P2/PGA2P1/CMP1B/RA1                                           48          PGED1/TDI/AN20/SCL1/RP38/RB6

Legend:   Shaded pins are up to 5 VDC tolerant.

          RPn represents remappable peripheral   functions.  See     Table      10-1        and Table 10-2 for the complete list of remappable sources.

 2013-2017 Microchip Technology Inc.                                                                                                     DS70005127D-page  7
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Pin Diagrams (Continued)

64-Pin TQFP                                         RD1  RB14  RB13  RB12  RB11  RD15  RD4  VDD   VCAP  RC3  RD6  RD5  RC6  RC5  RC4   RB7

                                                    64   63    62    61    60    59    58   57    56    55   54   53   52   51   50    49

                                      RD3       1                                                                                           48  RB6

                                      RA4       2                                                                                           47  RD0

                                      RA3       3                                                                                           46  RB5

                                      RC0       4                                                                                           45  RD11

                                     RC13       5                                                                                           44  RB15

                                     RD10       6                                                                                           43  RB8

                                    MCLR        7                                                                                           42  RD8

                                     RD12       8              dsPIC33EPXXGS506                                                             41  Vss

                                      VSS       9                                                                                           40  RD9

                                      VDD       10                                                                                          39  RD14

                                     RC11       11                                                                                          38  VDD

                                     RC12       12                                                                                          37  RC8

                                      RA0       13                                                                                          36  RC7

                                      RA1       14                                                                                          35  RC2

                                      RA2       15                                                                                          34  RC14

                                      RB0       16                                                                                          33  RB4

                                                    17   18    19    20    21    22    23   24    25    26   27   28   29   30   31    32

                                                    RB9  RB10  AVDD  AVSS  RD7   RD13  RC9  RC10  VSS   VDD  RC1  RB1  RB2  RD2  RC15  RB3

Pin                         Pin Function                                                          Pin                                           Pin Function

1    PWM4L/RD3                                                                                    33         PGEC2/ADTRG31/RP36/RB4

2    PWM1H/RA4                                                                                    34         RP62/RC14

3    PWM1L/RA3                                                                                    35         AN9/CMP4D/EXTREF1/RP50/RC2

4    FLT12/RP48/RC0                                                                               36         ASDA1/RP55/RC7

5    FLT11/RP61/RC13                                                                              37         ASCL1/RP56/RC8

6    FLT10/RD10                                                                                   38         VDD

7    MCLR                                                                                         39         RD14

8    FLT9/T5CK/RD12                                                                               40         RD9

9    VSS                                                                                          41         VSS

10   VDD                                                                                          42         RD8

11   AN12/ISRC1/RP59/RC11                                                                         43         PGED3/SDA2/FLT31/RP40/RB8

12   AN14/PGA2N3/RP60/RC12                                                                        44         PGEC3/SCL2/RP47/RB15

13   AN0/PGA1P1/CMP1A/RA0                                                                         45         INT4/RD11

14   AN1/PGA1P2/PGA2P1/CMP1B/RA1                                                                  46         TDO/AN19/PGA2N2/RP37/RB5

15   AN2/PGA1P3/PGA2P2/CMP1C/CMP2A/RA2                                                            47         T4CK/RD0

16   AN3/PGA2P3/CMP1D/CMP2B/RP32/RB0                                                              48         PGED1/TDI/AN20/SCL1/RP38/RB6

17   AN4/CMP2C/CMP3A/ISRC4/RP41/RB9                                                               49         PGEC1/AN21/SDA1/RP39/RB7

18   AN5/CMP2D/CMP3B/ISRC3/RP42/RB10                                                              50         AN1ALT/RP52/RC4

19   AVDD                                                                                         51         AN0ALT/RP53/RC5

20   AVSS                                                                                         52         AN17/RP54/RC6

21   AN15/RD7                                                                                     53         RD5

22   AN13/DACOUT2/RD13                                                                            54         PWM5H/RD6

23   AN11/PGA1N3/RP57/RC9                                                                         55         PWM5L/RP51/RC3

24   AN10/PGA1P4/EXTREF2/RP58/RC10                                                                56         VCAP

25   VSS                                                                                          57         VDD

26   VDD                                                                                          58         RD4

27   AN8/PGA2P4/CMP4C/RP49/RC1                                                                    59         RD15

28   OSC1/CLKI/AN6/CMP3C/CMP4A/ISRC2/RP33/RB1                                                     60         TMS/PWM3H/RP43/RB11

29   OSC2/CLKO/AN7/PGA1N2/CMP3D/CMP4B/RP34/RB2                                                    61         TCK/PWM3L/RP44/RB12

30   AN16/RD2                                                                                     62         PWM2H/RP45/RB13

31   ASDA2/RP63/RC15                                                                              63         PWM2L/RP46/RB14

32   PGED2/AN18/DACOUT1/ASCL2/INT0/RP35/RB3                                                       64         PWM4H/RD1

Legend:  Shaded pins are up to 5 VDC tolerant.

         RPn represents remappable peripheral functions. See         Table       10-1       and Table 10-2 for the complete list of remappable                sources.

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Table of Contents

1.0   Device Overview ........................................................................................................................................................................ 11

2.0   Guidelines for Getting Started with 16-Bit Digital Signal Controllers.......................................................................................... 15

3.0   CPU............................................................................................................................................................................................ 21

4.0   Memory Organization ................................................................................................................................................................. 31

5.0   Flash Program Memory.............................................................................................................................................................. 77

6.0   Resets ....................................................................................................................................................................................... 85

7.0   Interrupt Controller ..................................................................................................................................................................... 89

8.0   Oscillator Configuration ............................................................................................................................................................ 103

9.0   Power-Saving Features............................................................................................................................................................ 115

10.0  I/O Ports ................................................................................................................................................................................... 125

11.0  Timer1 ...................................................................................................................................................................................... 163

12.0  Timer2/3 and Timer4/5 ............................................................................................................................................................ 167

13.0  Input Capture............................................................................................................................................................................ 171

14.0  Output Compare....................................................................................................................................................................... 175

15.0  High-Speed PWM..................................................................................................................................................................... 181

16.0  Serial Peripheral Interface (SPI)............................................................................................................................................... 207
      Inter-Integrated Circuit (I2C) ..................................................................................................................................................... 215
17.0

18.0  Universal Asynchronous Receiver Transmitter (UART) ........................................................................................................... 223

19.0  High-Speed, 12-Bit Analog-to-Digital Converter (ADC)............................................................................................................ 229

20.0  High-Speed Analog Comparator .............................................................................................................................................. 263

21.0  Programmable Gain Amplifier (PGA) ....................................................................................................................................... 271

22.0  Constant-Current Source ......................................................................................................................................................... 275

23.0  Special Features ...................................................................................................................................................................... 277

24.0  Instruction Set Summary .......................................................................................................................................................... 289

25.0  Development Support............................................................................................................................................................... 299

26.0  Electrical Characteristics .......................................................................................................................................................... 303

27.0  DC and AC Device Characteristics Graphs.............................................................................................................................. 349

28.0  Packaging Information.............................................................................................................................................................. 353

Appendix A: Revision History............................................................................................................................................................. 377

Index .................................................................................................................................................................................................   379

The Microchip Web Site ..................................................................................................................................................................... 385

Customer Change Notification Service .............................................................................................................................................. 385

Customer Support .............................................................................................................................................................................. 385

Product Identification System ............................................................................................................................................................ 387

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                              TO OUR VALUED CUSTOMERS

It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip

products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

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E-mail at docerrors@microchip.com. We welcome your feedback.

Most Current Data Sheet

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Errata

An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current

devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision

of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Web site; http://www.microchip.com

•  Your local Microchip sales office (see last page)

When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are

using.

Customer Notification System

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                                                 dsPIC33EPXXGS50X FAMILY

1.0   DEVICE OVERVIEW                                                            This document contains device-specific information for

                                                                                 the dsPIC33EPXXGS50X Digital Signal Controller (DSC)

Note  1:  This data sheet summarizes the features                                devices.

          of    the    dsPIC33EPXXGS50X                family  of                dsPIC33EPXXGS50X              devices  contain     extensive

          devices. It is not intended to be a com-                               Digital   Signal  Processor   (DSP)    functionality  with  a

          prehensive resource. To complement the                                 high-performance, 16-bit MCU architecture.

          information in this data sheet, refer to the                           Figure 1-1 shows a general block diagram of the core

          related      section    of   the  “dsPIC33/PIC24                       and peripheral modules. Table 1-1 lists the functions of

          Family       Reference       Manual”,        which   is                the various pins shown in the pinout diagrams.

          available      from   the    Microchip       web     site

          (www.microchip.com).

      2:  Some         registers      and   associated         bits

          described      in  this     section  may       not   be

          available      on     all    devices.        Refer   to

          Section 4.0 “Memory Organization” in

          this  data     sheet         for  device-specific

          register and bit information.

FIGURE 1-1:              dsPIC33EPXXGS50X FAMILY BLOCK DIAGRAM

                                                               CPU

                                        Refer to Figure 3-1    for CPU diagram   details.                                 PORTA

                                                                                                           16

                                                                     Power-up                                             PORTB

                                                                     Timer

                                            Timing                   Oscillator
                                                                     Start-up
                                           Generation                Timer                                     16

                     OSC1/CLKI

                                                                     POR/BOR                                              PORTC

                                               MCLR

                                                                     Watchdog
                                                                     Timer
                                               VDD, VSS
                                            AVDD, AVSS

     Peripheral Modules                                                                                                   PORTD

              PGA1,                              ADC                 Input       Output            I2C1,

              PGA2                                             Captures          Compares          I2C2

                                                                     1-4         1-4

                                                                                                                        Remappable

                                                                                                                          Pins

          Constant              Analog           PWMs                Timers      SPI1,             UART1,          Ports
              Current
              Source         Comparators            5x2              1-5         SPI2              UART2

                                  1-4

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TABLE 1-1:         PINOUT I/O DESCRIPTIONS

      Pin Name(1)    Pin   Buffer      PPS                                Description

                     Type  Type

AN0-AN21             I     Analog      No   Analog input channels.

AN0ALT-AN1ALT        I     Analog      No   Alternate analog input channels.

CLKI                 I     ST/         No   External clock source input. Always associated with OSC1 pin function.

                           CMOS             Oscillator crystal output. Connects to crystal or resonator in Crystal

                                            Oscillator mode. Optionally functions as CLKO in RC and EC modes.

CLKO                 O     —           No   Always associated with OSC2 pin function.

OSC1                 I     ST/         No   Oscillator crystal input. ST buffer when configured in RC mode; CMOS

                           CMOS             otherwise.

OSC2                 I/O   —           No   Oscillator crystal output. Connects to crystal or resonator in Crystal

                                            Oscillator mode. Optionally functions as CLKO in RC and EC modes.

REFCLKO              O     —           Yes  Reference clock output.

IC1-IC4              I     ST          Yes  Capture Inputs 1 through 4.

OCFA                 I     ST          Yes  Compare Fault A input (for compare channels).

OC1-OC4              O     —           Yes  Compare Outputs 1 through 4.

INT0                 I     ST          No   External Interrupt 0.

INT1                 I     ST          Yes  External Interrupt 1.

INT2                 I     ST          Yes  External Interrupt 2.

INT4                 I     ST          No   External Interrupt 4.

RA0-RA4              I/O   ST          No   PORTA is a bidirectional I/O port.

RB0-RB15             I/O   ST          No   PORTB is a bidirectional I/O port.

RC0-RC15             I/O   ST          No   PORTC is a bidirectional I/O port.

RD0-RD15             I/O   ST          No   PORTD is a bidirectional I/O port.

T1CK                 I     ST          Yes  Timer1 external clock input.

T2CK                 I     ST          Yes  Timer2 external clock input.

T3CK                 I     ST          Yes  Timer3 external clock input.

T4CK                 I     ST          No   Timer4 external clock input.

T5CK                 I     ST          No   Timer5 external clock input.

U1CTS                I     ST          Yes  UART1 Clear-to-Send.

U1RTS                O     —           Yes  UART1 Request-to-Send.

U1RX                 I     ST          Yes  UART1 receive.

U1TX                 O     —           Yes  UART1 transmit.
                                            UART1 IrDA® baud clock output.
BCLK1                O     ST          Yes

U2CTS                I     ST          Yes  UART2 Clear-to-Send.

U2RTS                O     —           Yes  UART2 Request-to-Send.

U2RX                 I     ST          Yes  UART2 receive.

U2TX                 O     —           Yes  UART2 transmit.

BCLK2                O     ST          Yes  UART2 IrDA baud clock output.

SCK1                 I/O   ST          Yes  Synchronous serial clock input/output for SPI1.

SDI1                 I     ST          Yes  SPI1 data in.

SDO1                 O     —           Yes  SPI1 data out.

SS1                  I/O   ST          Yes  SPI1 slave synchronization or frame pulse I/O.

SCK2                 I/O   ST          Yes  Synchronous serial clock input/output for SPI2.

SDI2                 I     ST          Yes  SPI2 data in.

SDO2                 O     —           Yes  SPI2 data out.

SS2                  I/O   ST          Yes  SPI2 slave synchronization or frame pulse I/O.

Legend:   CMOS = CMOS compatible input or output             Analog = Analog input           P = Power

          ST = Schmitt Trigger input with CMOS levels        O = Output                      I = Input

          PPS = Peripheral Pin Select                        TTL = TTL input buffer

      1:  Not all pins are available in all packages variants. See the “Pin Diagrams” section for pin availability.

      2:  These pins are dedicated on 64-pin devices.

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TABLE 1-1:        PINOUT I/O DESCRIPTIONS (CONTINUED)

     Pin Name(1)  Pin   Buffer            PPS                                 Description

                  Type  Type

SCL1              I/O   ST                No   Synchronous serial clock input/output for I2C1.

SDA1              I/O   ST                No   Synchronous serial data input/output for I2C1.

ASCL1             I/O   ST                No   Alternate synchronous serial clock input/output for I2C1.

ASDA1             I/O   ST                No   Alternate synchronous serial data input/output for I2C1.

SCL2              I/O   ST                No   Synchronous serial clock input/output for I2C2.

SDA2              I/O   ST                No   Synchronous serial data input/output for I2C2.

ASCL2             I/O   ST                No   Alternate synchronous serial clock input/output for I2C2.

ASDA2             I/O   ST                No   Alternate synchronous serial data input/output for I2C2.

TMS               I     ST                No   JTAG Test mode select pin.

TCK               I     ST                No   JTAG test clock input pin.

TDI               I     ST                No   JTAG test data input pin.

TDO               O                    —  No   JTAG test data output pin.

FLT1-FLT8         I     ST                Yes  PWM Fault Inputs 1 through 8.

FLT9-FLT12        I     ST                No   PWM Fault Inputs 9 through 12.

FLT31             I     ST                No   PWM Fault Input 31 (Class B Fault).

PWM1L-PWM3L       O                    —  No   PWM Low Outputs 1 through 3.

PWM1H-PWM3H       O                    —  No   PWM High Outputs 1 through 3.

PWM4L-PWM5L(2)    O                    —  Yes  PWM Low Outputs 4 and 5.

PWM4H-PWM5H(2)    O                    —  Yes  PWM High Outputs 4 and 5.

SYNCI1, SYNCI2    I     ST                Yes  PWM Synchronization Inputs 1 and 2.

SYNCO1, SYNCO2    O                    —  Yes  PWM Synchronization Outputs 1 and 2.

CMP1A-CMP4A       I     Analog            No   Comparator Channels 1 through 4 A input.

CMP1B-CMP4B       I     Analog            No   Comparator Channels 1 through 4 B input.

CMP1C-CMP4C       I     Analog            No   Comparator Channels 1 through 4 C input.

CMP1D-CMP4D       I     Analog            No   Comparator Channels 1 through 4 D input.

DACOUT1, DACOUT2  O                    —  No   DAC Output Voltages 1 and 2.

EXTREF1, EXTREF2  I     Analog            No   External Voltage Reference Inputs 1 and 2 for the reference DACs.

ISRC1-ISRC4       O     Analog            No   Constant-Current Outputs 1 through 4.

PGA1P1-PGA1P4     I     Analog            No   PGA1 Positive Inputs 1 through 4.

PGA1N1-PGA1N3     I     Analog            No   PGA1 Negative Inputs 1 through 3.

PGA2P1-PGA2P4     I     Analog            No   PGA2 Positive Inputs 1 through 4.

PGA2N1-PGA2N3     I     Analog            No   PGA2 Negative Inputs 1 through 3.

ADTRG31           I     ST                No   External ADC trigger source.

PGED1             I/O   ST                No   Data I/O pin for Programming/Debugging Communication Channel 1.

PGEC1             I     ST                No   Clock input pin for Programming/Debugging Communication Channel        1.

PGED2             I/O   ST                No   Data I/O pin for Programming/Debugging Communication Channel 2.

PGEC2             I     ST                No   Clock input pin for Programming/Debugging Communication Channel        2.

PGED3             I/O   ST                No   Data I/O pin for Programming/Debugging Communication Channel 3.

PGEC3             I     ST                No   Clock input pin for Programming/Debugging Communication Channel        3.

Legend:    CMOS = CMOS compatible input or output       Analog = Analog input                   P = Power

           ST = Schmitt Trigger input with CMOS levels  O = Output                              I = Input

           PPS = Peripheral Pin Select                  TTL = TTL input buffer

       1:  Not all pins are available in all packages variants. See the “Pin Diagrams” section for pin availability.

       2:  These pins are dedicated on 64-pin devices.

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dsPIC33EPXXGS50X FAMILY

TABLE 1-1:         PINOUT I/O DESCRIPTIONS (CONTINUED)

      Pin Name(1)    Pin   Buffer      PPS                          Description

                     Type  Type

MCLR                 I/P   ST          No   Master Clear (Reset) input. This pin is an active-low Reset to the

                                            device.

AVDD                 P     P           No   Positive supply for analog modules. This pin must be connected at all

                                            times.

AVSS                 P     P           No   Ground reference for analog modules. This pin must be connected at

                                            all times.

VDD                  P     —           No   Positive supply for peripheral logic and I/O pins.

VCAP                 P     —           No   CPU logic filter capacitor connection.

VSS                  P     —           No   Ground reference for logic and I/O pins.

Legend:   CMOS = CMOS compatible input or output        Analog = Analog input                   P = Power

          ST = Schmitt Trigger input with CMOS levels   O = Output                              I = Input

          PPS = Peripheral Pin Select                   TTL = TTL input buffer

      1:  Not all pins are available in all packages variants. See the “Pin Diagrams” section for pin availability.

      2:  These pins are dedicated on 64-pin devices.

DS70005127D-page 14                                                                  2013-2017 Microchip Technology Inc.
                                                       dsPIC33EPXXGS50X FAMILY

2.0        GUIDELINES FOR GETTING                                         2.2       Decoupling Capacitors

           STARTED WITH 16-BIT DIGITAL                                    The  use  of  decoupling  capacitors   on  every      pair  of

           SIGNAL CONTROLLERS                                             power  supply   pins,  such  as  VDD,     VSS,     AVDD  and

               This data sheet summarizes the features                    AVSS is required.

   Note    1:                                                             Consider the following criteria when using decoupling

               of  the   dsPIC33EPXXGS50X                  family   of    capacitors:

               devices.     It      is  not  intended      to  be   a

               comprehensive            reference      source.      To    •  Value and type of capacitor: Recommendation

               complement the information in this data                       of 0.1 µF (100 nF), 10-20V. This capacitor should

               sheet,    refer      to  the  related       section  of       be a low-ESR and have resonance frequency in

               the “dsPIC33/PIC24 Family Reference                           the range of 20 MHz and higher. It is

               Manual”,     which       is   available     from     the      recommended to use ceramic capacitors.

               Microchip web site (www.microchip.com).                    •  Placement on the printed circuit board: The

           2:  Some      registers           and  associated        bits     decoupling capacitors should be placed as close

               described        in  this     section   may     not  be       to the pins as possible. It is recommended to

               available        on      all  devices.      Refer    to       place the capacitors on the same side of the

               Section 4.0 “Memory Organization” in                          board as the device. If space is constricted, the

               this data sheet for device-specific register                  capacitor can be placed on another layer on the

               and bit information.                                          PCB using a via; however, ensure that the trace

                                                                             length from the pin to the capacitor is within

2.1        Basic Connection Requirements                                     one-quarter inch (6 mm) in length.

                                                                          •  Handling high-frequency noise: If the board is

Getting started with the dsPIC33EPXXGS50X family                             experiencing high-frequency noise, above tens of

requires   attention    to  a       minimal       set  of  device   pin      MHz, add a second ceramic-type capacitor in

connections before proceeding with development. The                          parallel to the above described decoupling

following is a list of pin names which must always be                        capacitor. The value of the second capacitor can

connected:                                                                   be in the range of 0.01 µF to 0.001 µF. Place this

•  All VDD and VSS pins                                                      second capacitor next to the primary decoupling

   (see Section 2.2 “Decoupling Capacitors”)                                 capacitor. In high-speed circuit designs, consider

•  All AVDD and AVSS pins                                                    implementing a decade pair of capacitances as

   regardless if ADC module is not used (see                                 close to the power and ground pins as possible.

   Section 2.2 “Decoupling Capacitors”)                                      For example, 0.1 µF in parallel with 0.001 µF.

•  VCAP                                                                   •  Maximizing performance: On the board layout

   (see Section 2.3 “CPU Logic Filter Capacitor                              from the power supply circuit, run the power and

   Connection (VCAP)”)                                                       return traces to the decoupling capacitors first,

•  MCLR pin                                                                  and then to the device pins. This ensures that the

   (see Section 2.4 “Master Clear (MCLR) Pin”)                               decoupling capacitors are first in the power chain.

                                                                             Equally important is to keep the trace length

•  PGECx/PGEDx pins                                                          between the capacitor and the power pins to a

   used for In-Circuit Serial Programming™ (ICSP™)                           minimum, thereby reducing PCB track

   and debugging purposes (see Section 2.5 “ICSP                             inductance.

   Pins”)

•  OSC1 and OSC2 pins

   when external oscillator source is used (see

   Section 2.6 “External Oscillator Pins”)

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dsPIC33EPXXGS50X                                                                             FAMILY

FIGURE 2-1:                              RECOMMENDED                                         The placement of this capacitor should be close to the

                                         MINIMUM CONNECTION                                  VCAP pin. It is recommended that the trace length not

                                                                                             exceeds one-quarter inch (6 mm). See Section 23.4

                      10 µF                                                 0.1 µF           “On-Chip Voltage Regulator” for details.

VDD              Tantalum                                                   Ceramic

                                                                                             2.4        Master Clear (MCLR) Pin

       R                                 VCAP                     VDD  VSS                   The     MCLR        pin     provides   two        specific   device

          R1                                                                                 functions:

                 MCLR

       C                                                                                     •  Device Reset

                                         dsPIC33EP                                           •  Device Programming and Debugging.

                                                                       VDD                   During    device    programming             and   debugging,      the

                 VSS                                                                         resistance and capacitance that can be added to the

                 VDD                                                   VSS                   pin  must     be  considered.    Device     programmers           and

     0.1 µF              AVDD                  AVSS                         0.1 µF           debuggers        drive   the     MCLR       pin.  Consequently,
                                                                            Ceramic
Ceramic                                                           VDD  VSS                   specific  voltage   levels      (VIH  and   VIL)  and  fast  signal

                                                                                             transitions must not be adversely affected. Therefore,

                                                         0.1 µF             0.1 µF           specific  values    of   R  and  C    will  need  to   be   adjusted

                                                         Ceramic            Ceramic          based on the application and PCB requirements.

                 L1(1)                                                                       For  example,       as      shown     in    Figure 2-2,       it  is

Note 1:       As an option, instead of a hard-wired connection, an                           recommended that the capacitor C, be isolated from

              inductor (L1) can be substituted between VDD and                               the  MCLR      pin  during      programming       and  debugging

              AVDD to improve ADC noise rejection. The inductor                              operations.

              impedance should be less than 1 and the inductor

              capacity greater than 10 mA.                                                   Place the components as shown in Figure 2-2 within

              Where:                                                                         one-quarter inch (6 mm) from the MCLR pin.

              f=      -F---C----N----V-                  (i.e., ADC Conversion Rate/2)       FIGURE 2-2:                     EXAMPLE OF MCLR PIN
                         2
                                                                                                                             CONNECTIONS
                      -----------1------------
              f=      2                LC

                                                                                                       VDD

                        ---2-------f1------C-----  2

              L  =                                                                                        R(1)

                                                                                                                      R1(2)

2.2.1         TANK CAPACITORS                                                                                                 MCLR

On boards with power traces running longer than six                                                        JP                      dsPIC33EP

inches in length, it is suggested to use a tank capacitor                                                  C

for integrated circuits including DSCs to supply a local

power source. The value of the tank capacitor should

be determined based on the trace resistance that con-                                           Note   1:  R  10 k is recommended. A suggested

nects the power supply source to the device and the                                                        starting value is 10 k. Ensure that the

maximum current drawn by the device in the applica-                                                        MCLR pin VIH and VIL specifications are met.

tion. In other words, select the tank capacitor so that it                                             2:  R1  470 will limit any current flowing into

meets the acceptable voltage sag at the device. Typical                                                    MCLR from the external capacitor, C, in the

values range from 4.7 µF to 47 µF.                                                                         event of MCLR pin breakdown due to

                                                                                                           Electrostatic Discharge (ESD) or Electrical

2.3          CPU Logic Filter Capacitor                                                                    Overstress (EOS). Ensure that the MCLR pin

             Connection (VCAP)                                                                             VIH and VIL specifications are met.

A low-ESR (<0.5 Ω) capacitor is required on the VCAP

pin, which is used to stabilize the voltage regulator

output voltage. The VCAP pin must not be connected to

VDD and must have a capacitor greater than 4.7 µF

(10 µF is recommended), 16V connected to ground.

The    type   can        be              ceramic                  or   tantalum.        See

Section 26.0          “Electrical                           Characteristics”            for

additional information.

DS70005127D-page 16                                                                                                    2013-2017 Microchip Technology Inc.
                                            dsPIC33EPXXGS50X FAMILY

2.5         ICSP Pins                                           2.6         External Oscillator Pins

The PGECx and PGEDx pins are used for ICSP and                  Many DSCs have options for at least two oscillators: a

debugging purposes. It is recommended to keep the               high-frequency primary oscillator and a low-frequency

trace length between the ICSP connector and the ICSP            secondary        oscillator.    For    details,  see     Section 8.0

pins on the device as short as possible. If the ICSP con-       “Oscillator Configuration” for details.

nector  is  expected  to   experience  an   ESD      event,  a  The oscillator circuit should be placed on the same

series resistor is recommended, with the value in the           side   of   the  board      as  the    device.     Also,  place    the

range of a few tens of Ohms, not to exceed 100 Ohms.            oscillator circuit close to the respective oscillator pins,

Pull-up resistors, series diodes and capacitors on the          not    exceeding        one-half       inch   (12   mm)     distance

PGECx and PGEDx pins are not recommended as they                between them. The load capacitors should be placed

will interfere with the programmer/debugger communi-            next to the oscillator itself, on the same side of the

cations to the device. If such discrete components are          board.     Use   a      grounded       copper    pour    around    the

an application requirement, they should be removed              oscillator     circuit  to    isolate  them      from    surrounding

from the circuit during programming and debugging.              circuits. The grounded copper pour should be routed

Alternatively, refer to the AC/DC characteristics and           directly   to  the     MCU    ground.  Do      not  run   any  signal

timing  requirements      information  in   the   respective    traces or power traces inside the ground pour. Also, if

device Flash programming specification for information          using   a   two-sided       board,     avoid   any  traces     on  the

on capacitive loading limits and pin Voltage Input High         other side of the board where the crystal is placed. A

(VIH) and Voltage Input Low (VIL) requirements.                 suggested layout is shown in Figure 2-3.

Ensure that the “Communication Channel Select” (i.e.,

PGECx/PGEDx      pins)     programmed      into  the   device   FIGURE 2-3:                 SUGGESTED PLACEMENT

matches     the  physical     connections   for   the  ICSP                                 OF THE OSCILLATOR

to  MPLAB®       PICkit™  3,  MPLAB    ICD  3,   or   MPLAB                                 CIRCUIT

REAL ICE™.

For more information on MPLAB ICD 2, MPLAB ICD 3                      Main Oscillator

and REAL ICE connection requirements, refer to the

following   documents      that  are   available      on  the          Guard Ring

Microchip web site.

•   “Using MPLAB® ICD 3” (poster) DS51765                              Guard Trace

•   “Multi-Tool Design Advisory” DS51764

•   “MPLAB® REAL ICE™ In-Circuit Emulator User’s                      Oscillator Pins

    Guide” DS51616

•   “Using MPLAB® REAL ICE™ In-Circuit Emulator”

    (poster) DS51749

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dsPIC33EPXXGS50X                                                           FAMILY

2.7         Oscillator Value Conditions on                                      2.9        Targeted Applications

            Device Start-up                                                     •   Power Factor Correction (PFC)

If  the   PLL  of   the  target       device    is        enabled  and              -  Interleaved PFC

configured     for  the   device      start-up        oscillator,   the             -  Critical Conduction PFC

maximum oscillator source frequency must be limited                                 -  Bridgeless PFC

to 3 MHz < FIN < 5.5 MHz to comply with device PLL                              •   DC/DC Converters

start-up    conditions.  This      means        that  if  the  external             -  Buck, Boost, Forward, Flyback, Push-Pull

oscillator  frequency          is  outside      this      range,    the             -  Half/Full-Bridge

application must start-up in the FRC mode first. The

default   PLL  settings   after    a  POR       with      an   oscillator           -  Phase-Shift Full-Bridge

frequency   outside      this  range      will  violate   the  device               -  Resonant Converters

operating speed.                                                                •   DC/AC

Once the device powers up, the application firmware                                 -  Half/Full-Bridge Inverter

can initialize the PLL SFRs, CLKDIV and PLLDBF to a                                 -  Resonant Inverter

suitable value, and then perform a clock switch to the                          Examples of typical application connections are  shown

Oscillator + PLL clock source. Note that clock switching                        in Figure 2-4 through Figure 2-6.

must be enabled in the device Configuration Word.

2.8         Unused I/Os

Unused I/O pins should be configured as outputs and

driven to a logic-low state.

Alternatively, connect a 1k to 10k resistor between VSS

and unused pins and drive the output to logic low.

FIGURE 2-4:               INTERLEAVED PFC

                                                                                                                      VOUT+

                                   |VAC|

                                                                   k1           k2

               k4    VAC                                                                                          k3

                                                                                                         VOUT-

                                                               FET                  FET
                                                               Driver           Driver

                               PGA/ADC Channel                 PWM     PGA/ADC      PWM  PGA/ADC         ADC

                                                                       Channel           Channel  Channel

                               ADC Channel                     dsPIC33EPXXGS50X

DS70005127D-page 18                                                                                2013-2017 Microchip Technology Inc.
                                           dsPIC33EPXXGS50X FAMILY

FIGURE  2-5:           PHASE-SHIFTED FULL-BRIDGE CONVERTER

        VIN+                                                           Gate 6

                               Gate     3

        Gate    1

                                                                                                          VOUT+

                   S1                      S3

        Gate    2                                                                                         VOUT-

                                           Gate 4                      Gate 5

        VIN-

                                                                               Gate 5   Gate 6

                                                                                        FET      k2
                                                                                        Driver

                                                                       k1

                                                       Analog
                                                       Ground
        Gate 1

                       FET                                             PWM     PGA/ADC  PWM      ADC
                       Driver
        S1                                                                     Channel           Channel
                                           Gate 3

                                                               FET             dsPIC33EPXXGS50X

                                                   S3          Driver  PWM

        Gate 2

                                           Gate 4

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dsPIC33EPXXGS50X                                          FAMILY

FIGURE 2-6:          OFF-LINE UPS

      Push-Pull Converter                                    VDC                                Full-Bridge  Inverter

VBAT                                                                                                                   VOUT+

                                                          +

                                                                                                                       VOUT-

                                                             GND

GND

             FET           FET  k2            k1  FET        FET     FET     FET        k4      k5
             Driver  Driver                       Driver     Driver  Driver  Driver

             PWM     PWM        PGA/ADC     ADC   PWM        PWM     PWM     PWM
                                or
                                Analog Comp.

      k3                            dsPIC33EPXXGS50X                         ADC

             ADC                                                             ADC

                           ADC                    PWM

                                                                                        FET
                                                                                        Driver
                           k6

                                                          +

                           Battery Charger

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                                                       dsPIC33EPXXGS50X FAMILY

3.0        CPU                                                         3.2         Instruction Set

     Note  1:  This data sheet summarizes the features                 The instruction set for dsPIC33EPXXGS50X devices

               of  the    dsPIC33EPXXGS50X               family  of    has   two   classes    of     instructions:  the   MCU    class   of

               devices. It is not intended to be a compre-             instructions and the DSP class of instructions. These

               hensive reference source. To complement                 two instruction classes are seamlessly integrated into the

               the information in this data sheet, refer to            architecture and execute from a single execution unit.

               “CPU” (DS70359) in the “dsPIC33/PIC24                   The instruction set includes many addressing modes and

               Family     Reference          Manual”,   which    is    was designed for optimum C compiler efficiency.

               available   from    the       Microchip   web     site  3.3         Data Space Addressing

               (www.microchip.com).

           2:  Some       registers      and  associated         bits  The   base     Data    Space    can    be    addressed    as  up  to

               described       in  this  section   may      not  be    4K words       or  8   Kbytes,    and  is  split  into  two   blocks,

               available       on  all       devices.   Refer    to    referred to as X and Y data memory. Each memory block

               Section 4.0 “Memory Organization” in                    has   its   own    independent        Address     Generation    Unit

               this data sheet for device-specific register            (AGU). The MCU class of instructions operates solely

               and bit information.                                    through the X memory AGU, which accesses the entire

The  dsPIC33EPXXGS50X              family     CPU      has  a  16-bit  memory map as one linear Data Space. Certain DSP

(data) modified Harvard architecture with an enhanced                  instructions operate through the X and Y AGUs to sup-

instruction set, including significant support for Digital             port dual operand reads, which splits the data address

Signal     Processing     (DSP).        The  CPU   has      a  24-bit  space into two parts. The X and Y Data Space boundary

instruction word with a variable length opcode field.                  is device-specific.

The  Program       Counter         (PC)  is   23  bits   wide    and   The upper 32 Kbytes of the Data Space memory map

addresses up to 4M x 24 bits of user program memory                    can optionally be mapped into Program Space (PS) at

space.                                                                 any 16K program word boundary. The program-to-Data

An   instruction   prefetch        mechanism      helps     maintain   Space      mapping     feature,   known      as    Program    Space

throughput and provides predictable execution. Most                    Visibility (PSV), lets any instruction access Program

instructions execute in a single-cycle effective execu-                Space      as  if  it  were     Data   Space.      Refer  to  “Data

tion rate, with the exception of instructions that change              Memory” (DS70595) in the “dsPIC33/PIC24 Family

the  program       flow,  the  double-word        move      (MOV.D)    Reference Manual” for more details on PSV and table

instruction, PSV accesses and the table instructions.                  accesses.

Overhead-free program loop constructs are supported                    On    dsPIC33EPXXGS50X                 devices,    overhead-free

using the DO and REPEAT instructions, both of which                    circular buffers (Modulo Addressing) are supported in

are interruptible at any point.                                        both X and Y address spaces. The Modulo Addressing

                                                                       removes the software boundary checking overhead for

3.1        Registers                                                   DSP algorithms. The X AGU Circular Addressing can

The dsPIC33EPXXGS50X devices have sixteen, 16-bit                      be used with any of the MCU class of instructions. The

Working registers in the programmer’s model. Each of the               X   AGU     also      supports    Bit-Reversed     Addressing     to

Working registers can act as a data, address or address                greatly    simplify    input  or  output     data  re-ordering    for

offset register. The 16th Working register (W15) operates              radix-2 FFT algorithms.

as a Software Stack Pointer for interrupts and calls.                  3.4         Addressing Modes

In addition, the dsPIC33EPXXGS50X devices include                      The CPU supports these addressing modes:

two Alternate Working register sets which consist of W0

through W14. The Alternate registers can be made per-                  •  Inherent (no operand)

sistent to help reduce the saving and restoring of register            •  Relative

content during Interrupt Service Routines (ISRs). The                  •  Literal

Alternate Working registers can be assigned to a specific              •  Memory Direct

Interrupt Priority Level (IPL1 through IPL6) by configuring            •  Register Direct

the  CTXTx<2:0>      bits  in      the   FALTREG       Configuration

register. The Alternate Working registers can also be                  •  Register Indirect

accessed manually by using the CTXTSWP instruction.                    Each     instruction   is     associated     with  a      predefined

The CCTXI<2:0> and MCTXI<2:0> bits in the CTXTSTAT                     addressing mode group, depending upon its functional

register can be used to identify the current and most                  requirements. As many as six addressing modes are

recent, manually selected Working register sets.                       supported for each instruction.

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dsPIC33EPXXGS50X FAMILY

FIGURE 3-1:          dsPIC33EPXXGS50X FAMILY CPU BLOCK DIAGRAM

                                                                                      X Address Bus

                                                             Y Data Bus

                                                                                                                          X Data Bus

                                                                                      16                 16      16           16

                     Interrupt           PSV and Table                                     Data Latch                     Data Latch

                     Controller               Data Access    8                16                         Y Data               X Data

                                     24       Control Block                                              RAM                  RAM

                                                                                                         Address              Address      16  24

                                 24                                                                      Latch                Latch

                                         24                                               Y Address Bus           16          16

                                                             PCU        PCH  PCL                         16       X RAGU

                                                             Program Counter                                      X WAGU

                                                             Stack           Loop
                                                             Control         Control
                                                             Logic           Logic
                     Address Latch

                                                                                          Y AGU

             Program Memory

                     Data Latch                                                                          16       EA MUX

                                                         16

                                                             ROM Latch                                                    16  24

                                                     24                 IR

                                                                                                                 Data

                                         16                                                                      Literal

                                                                                                         16-Bit

                                                                                      Working Register Arrays                          16

                                                                                      16                 16

                                                                                                                              Divide

                                                                                      DSP                                     Support

                                                                                      Engine

                                                                                                                16-Bit ALU

Control Signals                      Instruction                                          16                              16
                                     Decode and
to Various Blocks                    Control

                                     Power, Reset                                                        Ports
                                     and Oscillator

                                     Modules

                                                                                                         Peripheral

                                                                                                         Modules

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                                            dsPIC33EPXXGS50X FAMILY

3.5         Programmer’s Model                                      In addition to the registers contained in the programmer’s

The programmer’s model for the dsPIC33EPXXGS50X                     model, the dsPIC33EPXXGS50X devices contain control

family  is  shown  in  Figure 3-2.     All  registers  in  the      registers   for  Modulo  Addressing,      Bit-Reversed

programmer’s model are memory-mapped and can be                     Addressing  and  interrupts.      These   registers  are

manipulated directly by instructions. Table 3-1 lists a             described in subsequent sections of this document.

description of each register.                                       All registers associated with the programmer’s model

                                                                    are memory-mapped, as shown in Table 3-1.

TABLE 3-1:         PROGRAMMER’S MODEL REGISTER DESCRIPTIONS

            Register(s) Name                                                   Description

W0 through W15(1)                           Working Register Array

W0 through W14(1)                           Alternate 1 Working Register Array

W0 through W14(1)                           Alternate 2 Working Register Array

ACCA, ACCB                                  40-Bit DSP Accumulators

PC                                          23-Bit Program Counter

SR                                          ALU and DSP Engine STATUS Register

SPLIM                                       Stack Pointer Limit Value Register

TBLPAG                                      Table Memory Page Address Register

DSRPAG                                      Extended Data Space (EDS) Read Page Register

RCOUNT                                      REPEAT Loop Counter Register

DCOUNT                                      DO Loop Counter Register

DOSTARTH(2), DOSTARTL(2)                    DO Loop Start Address Register (High and Low)

DOENDH, DOENDL                              DO Loop End Address Register (High and Low)

CORCON                                      Contains DSP Engine, DO Loop Control and Trap Status      bits

Note    1:  Memory-mapped W0        through W14 represent the value of the register in the currently  active  CPU  context.

        2:  The DOSTARTH and        DOSTARTL registers are read-only.

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dsPIC33EPXXGS50X FAMILY

FIGURE 3-2:          PROGRAMMER’S MODEL

                                                      D15                              D0

                                                D15                              D0

                                        D15                             D0

                                                              W0 (WREG)      W0      W0

                                 W0-W3                                  W1   W1       W1

                                                                        W2   W2       W2

                                                                        W3   W3       W3

                                                                        W4   W4       W4

                     DSP Operand                                        W5   W5       W5              Alternate

                     Registers                                          W6   W6      W6               Working/Address

Working/Address                                                         W7   W7      W7               Registers

Registers                                                               W8   W8      W8

                     DSP Address                                        W9   W9      W9
                     Registers
                                                                  W10       W10      W10

                                                                  W11       W11      W11

                                                                  W12       W12      W12

                                                                  W13        W13     W13

                                                      Frame Pointer/W14     W14      W14

                                                     Stack Pointer/W15  0

           PUSH.s and POP.s Shadows

           Nested DO Stack                            SPLIM             0            Stack Pointer  Limit

                                 AD39           AD31                             AD15                      AD0

DSP                      ACCA

Accumulators(1)          ACCB

    PC23                                                                    PC0

    0                                                                        0       Program Counter

                                                           7                 0

                                                              TBLPAG                 Data Table Page Address

                                                      9                      0

                                                              DSRPAG                 X Data Space Read Page Address

                                            15                               0

                                                         RCOUNT                      REPEAT Loop Counter

                                        15                                   0

                                                         DCOUNT                      DO Loop Counter and Stack

    23                                                                       0

    0                             DOSTART                                    0       DO Loop Start Address and Stack

    23                                                                       0

    0                                  DOEND                                 0       DO Loop End Address and Stack

                                            15                               0

                                                         CORCON                      CPU Core Control Register

                                                                        SRL

OA      OB   SA      SB     OAB  SAB    DA    DC  IPL2 IPL1 IPL0  RA         N    OV      Z  C             STATUS Register

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3.6  CPU Resources                                         3.6.1        KEY RESOURCES

Many useful resources are provided on the main prod-       •  Code Samples

uct page of the Microchip web site for the devices listed  •  Application Notes

in this data sheet. This product page contains the latest  •  Software Libraries

updates and additional information.                        •  Webinars

                                                           •  All related “dsPIC33/PIC24 Family Reference

                                                              Manual” Sections

                                                           •  Development Tools

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3.7          CPU Control Registers

REGISTER 3-1:        SR: CPU STATUS REGISTER

     R/W-0         R/W-0     R/W-0                 R/W-0     R/C-0                 R/C-0         R-0               R/W-0

         OA          OB      SA(3)                 SB(3)     OAB                   SAB           DA                DC

bit 15                                                                                                                        bit 8

     R/W-0(2)      R/W-0(2)  R/W-0(2)              R-0       R/W-0                 R/W-0         R/W-0             R/W-0

     IPL2(1)       IPL1(1)   IPL0(1)               RA               N              OV            Z                     C

bit 7                                                                                                                         bit 0

Legend:                      C = Clearable bit

R = Readable bit             W = Writable bit                U = Unimplemented bit, read as ‘0’

-n = Value at POR            ‘1’= Bit is set                 ‘0’ = Bit is cleared         x = Bit is unknown

bit  15        OA: Accumulator A Overflow Status bit

               1 = Accumulator A has overflowed

               0 = Accumulator A has not overflowed

bit  14        OB: Accumulator B Overflow Status bit

               1 = Accumulator B has overflowed

               0 = Accumulator B has not overflowed

bit  13        SA: Accumulator A Saturation ‘Sticky’ Status bit(3)

               1 = Accumulator A is saturated or has been saturated at some time

               0 = Accumulator A is not saturated

bit  12        SB: Accumulator B Saturation ‘Sticky’ Status bit(3)

               1 = Accumulator B is saturated or has been saturated at some time

               0 = Accumulator B is not saturated

bit  11        OAB: OA || OB Combined Accumulator Overflow Status bit

               1 = Accumulators A or B have overflowed

               0 = Neither Accumulators A or B have overflowed

bit  10        SAB: SA || SB Combined Accumulator ‘Sticky’ Status bit

               1 = Accumulators A or B are saturated or have been saturated at some time

               0 = Neither Accumulator A or B are saturated

bit  9         DA: DO Loop Active bit

               1 = DO loop in progress

               0 = DO loop not in progress

bit  8         DC: MCU ALU Half Carry/Borrow bit

               1=    A carry-out from the 4th low-order bit (for byte-sized data) or 8th low-order bit (for word-sized data)

                     of the result occurred

               0=    No carry-out from the 4th low-order bit (for byte-sized data) or 8th low-order bit (for word-sized

                     data) of the result occurred

Note     1:   The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority

              Level. The value in parentheses indicates the IPL, if IPL<3> = 1. User interrupts are disabled when

              IPL<3> = 1.

         2:   The IPL<2:0> Status bits are read-only when the NSTDIS bit (INTCON1<15>) = 1.

         3:   A data write to the SR register can modify the SA and SB bits by either a data write to SA and SB or by

              clearing the SAB bit. To avoid a possible SA or SB bit write race condition, the SA and SB bits should not

              be modified using bit operations.

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REGISTER 3-1:  SR: CPU STATUS REGISTER (CONTINUED)

bit  7-5      IPL<2:0>: CPU Interrupt Priority Level Status bits(1,2)

              111 = CPU Interrupt Priority Level is 7 (15); user interrupts are disabled

              110 = CPU Interrupt Priority Level is 6 (14)

              101 = CPU Interrupt Priority Level is 5 (13)

              100 = CPU Interrupt Priority Level is 4 (12)

              011 = CPU Interrupt Priority Level is 3 (11)

              010 = CPU Interrupt Priority Level is 2 (10)

              001 = CPU Interrupt Priority Level is 1 (9)

              000 = CPU Interrupt Priority Level is 0 (8)

bit  4        RA: REPEAT Loop Active bit

              1 = REPEAT loop is in progress

              0 = REPEAT loop is not in progress

bit  3        N: MCU ALU Negative bit

              1 = Result was negative

              0 = Result was non-negative (zero or positive)

bit  2        OV: MCU ALU Overflow bit

              This bit is used for signed arithmetic (2’s complement). It indicates an overflow of   the magnitude        that

              causes the sign bit to change state.

              1 = Overflow occurred for signed arithmetic (in this arithmetic operation)

              0 = No overflow occurred

bit  1        Z: MCU ALU Zero bit

              1 = An operation that affects the Z bit has set it at some time in the past

              0 = The most recent operation that affects the Z bit has cleared it (i.e., a non-zero  result)

bit  0        C: MCU ALU Carry/Borrow bit

              1 = A carry-out from the Most Significant bit of the result occurred

              0 = No carry-out from the Most Significant bit of the result occurred

Note      1:  The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority

              Level. The value in parentheses indicates the IPL, if IPL<3> = 1. User interrupts are disabled when

              IPL<3> = 1.

          2:  The IPL<2:0> Status bits are read-only when the NSTDIS bit (INTCON1<15>) = 1.

          3:  A data write to the SR register can modify the SA and SB bits by either a data write to SA and SB or by

              clearing the SAB bit. To avoid a possible SA or SB bit write race condition, the SA and SB bits should not

              be modified using bit operations.

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REGISTER 3-2:        CORCON: CORE CONTROL REGISTER

     R/W-0           U-0     R/W-0              R/W-0             R/W-0            R-0           R-0               R-0

        VAR          —       US1                US0               EDT(1)           DL2           DL1               DL0

bit 15                                                                                                                  bit  8

     R/W-0         R/W-0     R/W-1              R/W-0             R/C-0            R-0           R/W-0             R/W-0

        SATA         SATB    SATDW              ACCSAT            IPL3(2)          SFA           RND               IF

bit 7                                                                                                                   bit  0

Legend:                      C = Clearable bit

R = Readable bit             W = Writable bit                U = Unimplemented bit, read as ‘0’

-n = Value at POR            ‘1’ = Bit is set                ‘0’ = Bit is cleared        x = Bit is unknown

bit  15       VAR: Variable Exception Processing Latency Control bit

              1 = Variable exception processing is enabled

              0 = Fixed exception processing is enabled

bit  14       Unimplemented: Read as ‘0’

bit  13-12    US<1:0>: DSP Multiply Unsigned/Signed Control bits

              11 = Reserved

              10 = DSP engine multiplies are mixed-sign

              01 = DSP engine multiplies are unsigned

              00 = DSP engine multiplies are signed

bit  11       EDT: Early DO Loop Termination Control bit(1)

              1 = Terminates executing DO loop at the end of current loop iteration

              0 = No effect

bit  10-8     DL<2:0>: DO Loop Nesting Level Status bits

              111 = 7 DO loops are active

              •

              •

              •

              001 = 1 DO loop is active

              000 = 0 DO loops are active

bit  7        SATA: ACCA Saturation Enable bit

              1 = Accumulator A saturation is enabled

              0 = Accumulator A saturation is disabled

bit  6        SATB: ACCB Saturation Enable bit

              1 = Accumulator B saturation is enabled

              0 = Accumulator B saturation is disabled

bit  5        SATDW: Data Space Write from DSP Engine Saturation Enable bit

              1 = Data Space write saturation is enabled

              0 = Data Space write saturation is disabled

bit  4        ACCSAT: Accumulator Saturation Mode Select bit

              1 = 9.31 saturation (super saturation)

              0 = 1.31 saturation (normal saturation)

bit  3        IPL3: CPU Interrupt Priority Level Status bit 3(2)

              1 = CPU Interrupt Priority Level is greater than 7

              0 = CPU Interrupt Priority Level is 7 or less

Note     1:   This bit is always read as ‘0’.

         2:   The IPL3 bit is concatenated with the IPL<2:0> bits (SR<7:5>) to form the  CPU  Interrupt  Priority  Level.

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REGISTER 3-2:      CORCON: CORE CONTROL REGISTER (CONTINUED)

bit 2         SFA: Stack Frame Active Status bit

              1=   Stack frame is active; W14 and W15 address 0x0000 to 0xFFFF, regardless of DSRPAG

              0=   Stack frame is not active; W14 and W15 address the base Data Space

bit 1         RND: Rounding Mode Select bit

              1=   Biased (conventional) rounding is enabled

              0=   Unbiased (convergent) rounding is enabled

bit 0         IF: Integer or Fractional Multiplier Mode Select bit

              1 = Integer mode is enabled for DSP multiply

              0 = Fractional mode is enabled for DSP multiply

Note      1:  This bit is always read as ‘0’.

          2:  The IPL3 bit is concatenated with the IPL<2:0> bits (SR<7:5>) to form the CPU Interrupt Priority Level.

REGISTER 3-3:      CTXTSTAT: CPU W REGISTER CONTEXT STATUS REGISTER

        U-0        U-0                 U-0        U-0               U-0             R-0           R-0           R-0

        —          —                   —          —                 —               CCTXI2  CCTXI1     CCTXI0

bit 15                                                                                                                 bit 8

        U-0        U-0                 U-0        U-0               U-0             R-0           R-0           R-0

        —          —                   —          —                 —               MCTXI2  MCTXI1     MCTXI0

bit 7                                                                                                                  bit 0

Legend:

R = Readable bit        W = Writable bit                      U = Unimplemented bit, read as ‘0’

-n = Value at POR       ‘1’ = Bit is set                      ‘0’ = Bit is cleared          x = Bit is unknown

bit  15-11    Unimplemented: Read as ‘0’

bit  10-8     CCTXI<2:0>: Current (W Register) Context Identifier bits

              111 = Reserved

              •

              •

              •

              011 = Reserved

              010 = Alternate Working Register Set 2 is currently in use

              001 = Alternate Working Register Set 1 is currently in use

              000 = Default register set is currently in use

bit  7-3      Unimplemented: Read as ‘0’

bit  2-0      MCTXI<2:0>: Manual (W Register) Context Identifier bits

              111 = Reserved

              •

              •

              •

              011 = Reserved

              010 = Alternate Working Register Set 2 was most recently manually selected

              001 = Alternate Working Register Set 1 was most recently manually selected

              000 = Default register set was most recently manually selected

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dsPIC33EPXXGS50X                                                      FAMILY

3.8         Arithmetic Logic Unit (ALU)                               3.9        DSP Engine

The dsPIC33EPXXGS50X family ALU is 16 bits wide                       The DSP engine consists of a high-speed 17-bit x 17-bit

and is capable of addition, subtraction, bit shifts and logic         multiplier, a 40-bit barrel shifter and a 40-bit adder/

operations.    Unless       otherwise   mentioned,     arithmetic     subtracter (with two target accumulators, round and

operations are two’s complement in nature. Depending                  saturation logic).

on the operation, the ALU can affect the values of the                The DSP engine can also perform inherent accumulator-

Carry (C), Zero (Z), Negative (N), Overflow (OV) and                  to-accumulator      operations  that  require  no  additional

Digit Carry (DC) Status bits in the SR register. The C                data. These instructions are, ADD, SUB and NEG.

and DC Status bits operate as Borrow and Digit Borrow                 The DSP engine has options selected through bits in

bits, respectively, for subtraction operations.                       the CPU Core Control register (CORCON), as listed

The    ALU     can  perform      8-bit  or   16-bit  operations,      below:

depending on the mode of the instruction that is used.                •  Fractional or integer DSP multiply (IF)

Data   for  the    ALU   operation      can  come    from   the  W

register    array   or   data    memory,     depending     on    the  •  Signed, unsigned or mixed-sign DSP multiply

addressing mode of the instruction. Likewise, output                     (USx)

data from the ALU can be written to the W register array              •  Conventional or convergent rounding (RND)

or a data memory location.                                            •  Automatic saturation on/off for ACCA (SATA)

Refer  to   the    “16-bit  MCU     and      DSC  Programmer’s        •  Automatic saturation on/off for ACCB (SATB)

Reference Manual” (DS70157) for information on the                    •  Automatic saturation on/off for writes to data

SR bits affected by each instruction.                                    memory (SATDW)

The core CPU incorporates hardware support for both                   •  Accumulator Saturation mode selection

multiplication and division. This includes a dedicated                   (ACCSAT)

hardware     multiplier     and  support     hardware  for  16-bit

divisor division.                                                     TABLE 3-2:          DSP INSTRUCTIONS

3.8.1          MULTIPLIER                                                                 SUMMARY

Using the high-speed 17-bit x 17-bit multiplier, the ALU                 Instruction      Algebraic                  ACC

supports unsigned, signed, or mixed-sign operation in                                     Operation                  Write-Back

several MCU multiplication modes:                                        CLR              A=0                            Yes

•  16-bit x 16-bit signed                                                ED               A = (x – y)2                   No

•  16-bit x 16-bit unsigned                                              EDAC             A = A + (x – y)2               No

•  16-bit signed x 5-bit (literal) unsigned                              MAC              A = A + (x • y)                Yes

•  16-bit signed x 16-bit unsigned                                       MAC              A = A + x2                     No

•  16-bit unsigned x 5-bit (literal) unsigned                            MOVSAC           No change in A                 Yes

•  16-bit unsigned x 16-bit signed                                       MPY              A=x•y                          No

•  8-bit unsigned x 8-bit unsigned                                                        A = x2                         No

                                                                         MPY

3.8.2          DIVIDER                                                   MPY.N            A=–x•y                         No

The divide block supports 32-bit/16-bit and 16-bit/16-bit                MSC              A=A–x•y                        Yes

signed and unsigned integer divide operations with the

following data sizes:

•  32-bit signed/16-bit signed divide

•  32-bit unsigned/16-bit unsigned divide

•  16-bit signed/16-bit signed divide

•  16-bit unsigned/16-bit unsigned divide

The quotient for all divide instructions ends up in W0

and the remainder in W1. 16-bit signed and unsigned

DIV instructions can specify any W register for both

the 16-bit divisor (Wn) and any W register (aligned)

pair (W(m + 1):Wm) for the 32-bit dividend. The divide

algorithm takes one cycle per bit of divisor, so both

32-bit/16-bit    and    16-bit/16-bit   instructions    take     the

same number of cycles to execute.

DS70005127D-page 30                                                                        2013-2017 Microchip Technology Inc.
                                                           dsPIC33EPXXGS50X FAMILY

4.0        MEMORY ORGANIZATION                                                    4.2        Unique Device Identifier (UDID)

    Note:       This data sheet summarizes the features                           All  (16-bit  devices)        family    devices      are   individually

                of   the    dsPIC33EPXXGS50X                   family     of      encoded    during     final       manufacturing      with  a  Unique

                devices.      It   is    not   intended        to     be      a   Device    Identifier      or  UDID.     This    feature    allows  for

                comprehensive reference source. To com-                           manufacturing        traceability      of    Microchip     Technology

                plement the information in this data sheet,                       devices in applications where this is a requirement. It

                refer     to  “dsPIC33E/PIC24E                 Program            may  also     be     used     by  the   application       manufacturer

                Memory” (DS70000613) in the “dsPIC33/                             for  any   number     of      things    that  may    require  unique

                PIC24 Family Reference Manual”, which is                          identification, such as:

                available     from       the   Microchip       web     site       •  Tracking the device

                (www.microchip.com).                                              •  Unique serial number

The dsPIC33EPXXGS50X family architecture features                                 •  Unique security key

separate     program          and  data       memory       spaces,        and     The   UDID       comprises        five     24-bit    program  words.

buses. This architecture also allows the direct access                            When      taken   together,       these      fields  form  a  unique

of program memory from the Data Space (DS) during                                 120-bit identifier.

code execution.                                                                   The   UDID       is  stored       in   five   read-only    locations,

4.1        Program Address Space                                                  located    between         800F00h         and     800F08h    in   the

                                                                                  device     configuration          space.      Table 4-1    lists   the

The   program          address           memory        space       of     the     addresses     of     the   identifier   words        and  shows    their

dsPIC33EPXXGS50X                     family       devices          is     4M      contents.

instructions.    The      space      is  addressable         by    a   24-bit

value derived either from the 23-bit PC during program                            TABLE 4-1:                UDID ADDRESSES

execution,     or    from     table      operation     or  Data        Space         Name    Address            Bits 23:16      Bits 15:8     Bits 7:0

remapping, as described in Section 4.9 “Interfacing                               UDID1         800F00                       UDID Word 1

Program and Data Memory Spaces”.

User application access to the program memory space                               UDID2         800F02                       UDID Word 2

is  restricted   to    the    lower    half   of  the   address        range      UDID3         800F04                       UDID Word 3

(0x000000 to 0x7FFFFF). The exception is the use of                               UDID4         800F06                       UDID Word 4

TBLRD operations, which use TBLPAG<7> to permit                                   UDID5         800F08                       UDID Word 5

access to calibration data and Device ID sections of the

configuration memory space.

The   program       memory         maps      for  the   dsPIC33EP16/

32GS50X         and    dsPIC33EP64GS50X                    devices        not

operating    in     Dual      Partition      mode,      are    shown          in

Figure 4-1 through Figure 4-3.

The   dsPIC33EP64GS50X                   devices    can    operate        in  a

Dual Partition Flash Program Memory mode, where

the user program Flash memory is arranged as two

separate address spaces, one for each of the Flash

partitions.     The    Active        Partition    always         starts       at

address,     0x000000,        and      contains     half   of  the     avail-

able  Flash      memory           (32K).     The    Inactive       Partition

always starts at address, 0x400000, and implements

the   remaining      half     of   Flash     memory.       As    shown        in

Figure 4-4,     the    Active      and    Inactive        Partitions      are

identical and both contain unique copies of the Reset

vector,    Interrupt      Vector       Tables     (IVT     and     AIVT       if

enabled) and the Flash Configuration Words.

 2013-2017 Microchip Technology Inc.                                                                                           DS70005127D-page 31
dsPIC33EPXXGS50X FAMILY

FIGURE 4-1:  PROGRAM MEMORY                      MAP FOR dsPIC33EP16GS50X          DEVICES

                                                 GOTO Instruction        0x000000

                                                 Reset Address           0x000002

                                                 Interrupt Vector Table  0x000004
                                                                         0x0001FE
                                                                         0x000200
                     User Memory Space           User Program
                                                 Flash Memory

                                                 (5312 instructions)     0x002B7E

                                                                         0x002B80

                                                 Device Configuration

                                                                         0x002BFE
                                                                         0x002C00

                                                 Unimplemented

                                                 (Read ‘0’s)

                                                                         0x7FFFFE
                                                                         0x800000
                                                 Reserved
                                                                         0x800E46
                                                                         0x800E48
                                                 Calibration Data
                                                                         0x800E78
                                                                         0x800E7A
                                                 Reserved
                                                                         0x800EFE
                                                                         0x800F00
                     Configuration Memory Space  UDID
                                                                         0x800F08
                                                                         0x800F0A
                                                 Reserved
                                                                         0x800F7E
                                                                         0x800F80
                                                 User OTP Memory
                                                                         0x800FFC
                                                                         0x801000
                                                 Reserved

                                                                         0xF9FFFE
                                                                         0xFA0000
                                                 Write Latches
                                                                         0xFA0002
                                                                         0xFA0004

                                                 Reserved

                                                                         0xFEFFFE
                                                                         0xFF0000
                                                 DEVID
                                                                         0xFF0002
                                                                         0xFF0004

                                                 Reserved                0xFFFFFE

Note:  Memory areas are not shown to scale.

DS70005127D-page 32                                                                 2013-2017  Microchip  Technology  Inc.
                                              dsPIC33EPXXGS50X                                                FAMILY

FIGURE  4-2:  PROGRAM  MEMORY                                      MAP FOR dsPIC33EP32GS50X          DEVICES

                                                                   GOTO Instruction        0x000000

                                                                   Reset Address           0x000002

                                                                   Interrupt Vector Table  0x000004
                                                                                           0x0001FE
                                       User Memory Space                                   0x000200
                                                                   User Program
                                                                   Flash Memory

                                                                   (10,944 instructions)   0x00577E

                                                                   Device Configuration    0x005780

                                                                                           0x0057FE
                                                                                           0x005800

                                                                   Unimplemented

                                                                   (Read ‘0’s)

                                                                                           0x7FFFFE
                                                                                           0x800000
                                                                   Reserved
                                                                                           0x800E46
                                                                                           0x800E48
                                                                   Calibration Data
                                                                                           0x800E78

                                                                   Reserved                0x800E7A

                                                                                           0x800EFE
                                                                                           0x800F00
                                       Configuration Memory Space  UDID
                                                                                           0x800F08
                                                                                           0x800F0A
                                                                   Reserved
                                                                                           0x800F7E
                                                                                           0x800F80
                                                                   User OTP Memory
                                                                                           0x800FFC
                                                                                           0x801000
                                                                   Reserved

                                                                                           0xF9FFFE
                                                                                           0xFA0000
                                                                   Write Latches
                                                                                           0xFA0002
                                                                                           0xFA0004

                                                                   Reserved

                                                                                           0xFEFFFE
                                                                                           0xFF0000
                                                                   DEVID
                                                                                           0xFF0002

                                                                   Reserved                0xFF0004

                                                                                           0xFFFFFE

Note:   Memory areas are not shown to scale.

 2013-2017 Microchip Technology Inc.                                                                         DS70005127D-page 33
dsPIC33EPXXGS50X FAMILY

FIGURE  4-3:  PROGRAM MEMORY                                     MAP FOR dsPIC33EP64GS50X          DEVICES

                                                                 GOTO Instruction        0x000000

                                                                 Reset Address           0x000002

                                                                 Interrupt Vector Table  0x000004
                                                                                         0x0001FE
                                              User Memory Space                          0x000200
                                                                 User Program
                                                                 Flash Memory

                                                                 (22,207 instructions)   0x00AF7E

                                                                                         0x00AF80

                                                                 Device Configuration

                                                                                         0x00AFFE
                                                                                         0x00B000

                                                                 Unimplemented

                                                                 (Read ‘0’s)

                                                                                         0x7FFFFE
                                                                                         0x800000
                                                                 Reserved

                                                                                         0x800E46
                                                                                         0x800E48
                                                                 Calibration Data

                                                                                         0x800E78
                                                                                         0x800E7A
                                                                 Reserved
                                                                                         0x800EFE
                     Configuration Memory Space                                          0x800F00
                                                                 UDID
                                                                                         0x800F08
                                                                                         0x800F0A
                                                                 Reserved
                                                                                         0x800F7E
                                                                                         0x800F80
                                                                 User OTP Memory
                                                                                         0x800FFC
                                                                                         0x801000
                                                                 Reserved

                                                                                         0xF9FFFE
                                                                                         0xFA0000
                                                                 Write Latches

                                                                                         0xFA0002
                                                                                         0xFA0004

                                                                 Reserved

                                                                                         0xFEFFFE
                                                                                         0xFF0000
                                                                 DEVID
                                                                                         0xFF0002
                                                                                         0xFF0004
                                                                 Reserved
                                                                                         0xFFFFFE

Note:   Memory areas are not shown to scale.

DS70005127D-page 34                                                                                 2013-2017  Microchip  Technology  Inc.
                                                                  dsPIC33EPXXGS50X FAMILY

FIGURE 4-4:  PROGRAM                                   MEMORY MAP FOR                 dsPIC33EP64GS50X DEVICES      (DUAL  PARTITION)

                                                                  GOTO Instruction    0x000000

                                                                  Reset Address       0x000002

                                                              Interrupt Vector Table  0x000004

                                                                                      0x0001FE
                                                                                      0x000200
                                                                  Active Program
                                                                  Flash Memory
                                                                                                Active Partition
                                                              (10,944 instructions)   0x00577E

                                                              Device Configuration    0x005780

                                                                                      0x0057FE

                           User Memory Space                      Unimplemented       0x005800

                                                                  (Read ‘0’s)         0x3FFFFE

                                                                  GOTO Instruction    0x400000

                                                                  Reset Address       0x400002

                                                                                      0x400004

                                                              Interrupt Vector Table  0x4001FE

                                                                  Inactive Program    0x400200  Inactive Partition

                                                                  Flash Memory

                                                              (10,944 instructions)   0x40577E

                                                              Device Configuration    0x405780

                                                                                      0x4057FE
                                                                                      0x405800
                                                                  Unimplemented

                                                                  (Read ‘0’s)         0x7FFFFE

                                                                                      0x800000

                                                                  Reserved

                                                                                      0x800E46
                                                                                      0x800E48

                                                                  Calibration Data

                                                                                      0x800E78

                                                                  Reserved            0x800E7A

                           Configuration Memory Space                                 0x800EFE
                                                                                      0x800F00
                                                                          UDID
                                                                                      0x800F08
                                                                                      0x800F0A
                                                                  Reserved
                                                                                      0x800F7E
                                                                                      0x800F80
                                                                  User OTP Memory
                                                                                      0x800FFC
                                                                                      0x801000
                                                                  Reserved

                                                                                      0xF9FFFE
                                                                                      0xFA0000
                                                                  Write Latches
                                                                                      0xFA0002
                                                                                      0xFA0004

                                                                  Reserved

                                                                                      0xFEFFFE
                                                                                      0xFF0000
                                                                          DEVID
                                                                                      0xFF0002

                                                                  Reserved            0xFF0004

                                                                                      0xFFFFFE

Note:  Memory  areas  are  not                         shown  to  scale.

 2013-2017 Microchip Technology Inc.                                                                               DS70005127D-page 35
dsPIC33EPXXGS50X FAMILY

4.2.1  PROGRAM MEMORY                                             4.2.2              INTERRUPT AND TRAP VECTORS

       ORGANIZATION                                               All dsPIC33EPXXGS50X family devices reserve the

The  program  memory     space   is  organized    in  word-       addresses between 0x000000 and 0x000200 for hard-

addressable blocks. Although it is treated as 24 bits             coded program execution vectors. A hardware Reset

wide, it is more appropriate to think of each address of          vector is provided to redirect code execution from the

the program memory as a lower and upper word, with                default value of the PC on device Reset to the actual

the upper byte of the upper word being unimplemented.             start of code. A GOTO instruction is programmed by the

The lower word always has an even address, while the              user   application     at  address,      0x000000,   of  Flash

upper word has an odd address (Figure 4-5).                       memory, with the actual address for the start of code at

Program memory addresses are always word-aligned                  address, 0x000002, of Flash memory.

on the lower word, and addresses are incremented, or              A  more  detailed      discussion    of  the  Interrupt  Vector

decremented,  by   two,  during  code    execution.     This      Tables   (IVTs)    is  provided  in  Section 7.1    “Interrupt

arrangement provides compatibility with data memory               Vector Table”.

space  addressing  and   makes   data    in  the  program

memory space accessible.

FIGURE 4-5:           PROGRAM MEMORY ORGANIZATION

       msw                most significant        word            least significant word                   PC Address

       Address                                                                                         (lsw Address)

                                         23                   16           8                       0

       0x000001           00000000                                                                         0x000000

       0x000003           00000000                                                                         0x000002

       0x000005           00000000                                                                         0x000004

       0x000007           00000000                                                                         0x000006

                     Program Memory                               Instruction Width

                         ‘Phantom’ Byte

                         (read as ‘0’)

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                                                       dsPIC33EPXXGS50X FAMILY

4.3        Data Address Space                                             All word accesses must be aligned to an even address.

The dsPIC33EPXXGS50X family CPU has a separate                            Misaligned word data fetches are not supported, so

16-bit wide data memory space. The Data Space is                          care    must  be     taken  when       mixing    byte  and    word

accessed     using     separate    Address       Generation      Units    operations, or translating from 8-bit MCU code. If a

(AGUs)     for    read   and    write     operations.      The   data     misaligned read or write is attempted, an address error

memory       maps      are    shown     in    Figure 4-6    through       trap is generated. If the error occurred on a read, the

Figure 4-8.                                                               instruction underway is completed. If the error occurred

                                                                          on a write, the instruction is executed but the write does

All Effective Addresses (EAs) in the data memory space                    not   occur.  In   either   case,   a  trap  is  then  executed,

are  16    bits  wide   and   point   to    bytes  within  the   Data     allowing the system and/or user application to examine

Space.     This   arrangement      gives     a   base  Data      Space    the machine state prior to execution of the address

address range of 64 Kbytes or 32K words.                                  Fault.

The lower half of the data memory space (i.e., when                       All byte loads into any W register are loaded into the

EA<15>     =     0)  is   used     for    implemented      memory         LSB; the MSB is not modified.

addresses,       while   the    upper   half     (EA<15>    =    1)  is   A Sign-Extend (SE) instruction is provided to allow user

reserved for the Program Space Visibility (PSV).                          applications    to   translate  8-bit  signed    data  to     16-bit

dsPIC33EPXXGS50X family devices implement up to                           signed values. Alternatively, for 16-bit unsigned data,

12 Kbytes of data memory. If an EA points to a location                   user applications can clear the MSB of any W register

outside of this area, an all-zero word or byte is returned.               by   executing    a  Zero-Extend       (ZE)  instruction   on   the

                                                                          appropriate address.

4.3.1            DATA SPACE WIDTH                                         4.3.3         SFR SPACE

The    data      memory       space     is   organized     in    byte-

addressable, 16-bit wide blocks. Data is aligned in data                  The first 4 Kbytes of the Near Data Space, from 0x0000

memory and registers as 16-bit words, but all Data                        to 0x0FFF, is primarily occupied by Special Function

Space      EAs   resolve    to  bytes.      The  Least     Significant    Registers      (SFRs).      These      are       used     by    the

Bytes (LSBs) of each word have even addresses, while                      dsPIC33EPXXGS50X            family     core      and   peripheral

the    Most      Significant    Bytes       (MSBs)         have  odd      modules for controlling the operation of the device.

addresses.                                                                SFRs    are   distributed   among      the   modules   that    they

4.3.2            DATA MEMORY ORGANIZATION                                 control, and are generally grouped together by module.

                 AND ALIGNMENT                                            Much of the SFR space contains unused addresses;

                                                                          these are read as ‘0’.

To maintain backward compatibility with PIC® MCU                          Note:         The actual set of peripheral features and

devices    and    improve       Data    Space      memory      usage                    interrupts varies by the device. Refer to

efficiency, the dsPIC33EPXXGS50X family instruc-                                        the    corresponding     device    tables       and

tion set supports both word and byte operations. As a                                   pinout       diagrams    for       device-specific

consequence of byte accessibility, all Effective Address                                information.

calculations are internally scaled to step through word-

aligned memory. For example, the core recognizes that                     4.3.4         NEAR DATA SPACE

Post-Modified        Register    Indirect       Addressing       mode

[Ws++] results in a value of Ws + 1 for byte operations                   The   8-Kbyte     area,    between     0x0000    and   0x1FFF,    is

and Ws + 2 for word operations.                                           referred to as the Near Data Space. Locations in this

A    data  byte   read,     reads    the    complete       word  that     space are directly addressable through a 13-bit absolute

contains the byte, using the LSb of any EA to determine                   address field within all memory direct instructions. Addi-

which byte to select. The selected byte is placed onto                    tionally, the whole Data Space is addressable using MOV

the LSB of the data path. That is, data memory and                        instructions, which support Memory Direct Addressing

registers    are  organized      as     two     parallel,  byte-wide      mode with a 16-bit address field, or by using Indirect

entities   with   shared        (word)    address      decode,       but  Addressing     mode      using  a   Working      register   as  an

separate write lines. Data byte writes only write to the                  Address Pointer.

corresponding side of the array or register that matches

the byte address.

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dsPIC33EPXXGS50X FAMILY

FIGURE 4-6:  DATA    MEMORY   MAP  FOR dsPIC33EP16GS50X          DEVICES

                     MSB                                         LSB

                     Address                       16 Bits       Address

                                   MSB                      LSB

4-Kbyte              0x0001                                      0x0000

SFR Space                               SFR Space                0x0FFE

                     0x0FFF                                      0x1000

                     0x1001

                                   X Data RAM (X)

2-Kbyte              0x13FF                                      0x13FE       8-Kbyte

                     0x1401                                      0x1400       Near

SRAM Space                                                                    Data Space

                                   Y Data RAM (Y)

                     0x17FF                                      0x17FE
                     0x1801                                      0x1800

                     0x1FFF                                      0x1FFE
                     0x2001                                      0x2000

                     0x8001                                      0x8000

                                                   X Data

                                   Unimplemented (X)

                                                                              Optionally

                                                                              Mapped

                                                                              into Program

                                                                              Memory

                     0xFFFF                                      0xFFFE

Note:        Memory areas are not shown to scale.

DS70005127D-page 38                                               2013-2017  Microchip Technology  Inc.
                                       dsPIC33EPXXGS50X                    FAMILY

FIGURE 4-7:  DATA  MEMORY              MAP  FOR dsPIC33EP32GS50X  DEVICES

                   MSB                                            LSB

                   Address                         16 Bits        Address

                                            MSB             LSB

4-Kbyte            0x0001                                         0x0000

SFR Space                                        SFR Space

                   0x0FFF                                         0x0FFE

                   0x1001                                         0x1000

                                            X Data RAM (X)                 8-Kbyte

                                                                           Near

4-Kbyte            0x17FF                                         0x17FE   Data Space

SRAM Space         0x1801                                         0x1800

                                            Y Data RAM (Y)

                   0x1FFF                                         0x1FFE
                   0x2001                                         0x2000

                   0x8001                                         0x8000

                                                   X Data

                                            Unimplemented (X)

                                                                           Optionally

                                                                           Mapped

                                                                           into Program

                                                                           Memory

                   0xFFFF                                         0xFFFE

Note:        Memory areas are not shown to scale.

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dsPIC33EPXXGS50X FAMILY

FIGURE 4-8:  DATA    MEMORY   MAP  FOR dsPIC33EP64GS50X          DEVICES

                     MSB                                         LSB

                     Address                       16 Bits       Address

                                   MSB                      LSB

4-Kbyte              0x0001                                      0x0000

SFR Space                               SFR Space

                     0x0FFF                                      0x0FFE

                     0x1001                                      0x1000       8-Kbyte

                                                                              Near

                                   X Data RAM (X)                             Data Space

8-Kbyte              0x1FFF                                      0x1FFE

SRAM Space           0x2001                                      0x2000

                                   Y Data RAM (Y)

                     0x2FFF                                      0x2FFE
                     0x3001                                      0x3000

                     0x8001                                      0x8000

                                                   X Data

                                   Unimplemented (X)

                                                                              Optionally

                                                                              Mapped

                                                                              into Program

                                                                              Memory

                     0xFFFF                                      0xFFFE

Note:        Memory areas are not shown to scale.

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                                                   dsPIC33EPXXGS50X FAMILY

4.3.5          X AND Y DATA SPACES                                    4.4    Memory Resources

The dsPIC33EPXXGS50X core has two Data Spaces, X                      Many   useful  resources  are  provided     on  the  main

and Y. These Data Spaces can be considered either                     product page of the Microchip web site for the devices

separate (for some DSP instructions) or as one unified                listed in this data sheet. This product page contains the

linear address range (for MCU instructions). The Data                 latest updates and additional information.

Spaces are accessed using two Address Generation

Units   (AGUs)      and  separate   data   paths.     This  feature   4.4.1        KEY RESOURCES

allows    certain   instructions   to  concurrently   fetch     two   •  Code Samples

words from RAM, thereby enabling efficient execution of               •  Application Notes

DSP algorithms, such as Finite Impulse Response (FIR)

filtering and Fast Fourier Transform (FFT).                           •  Software Libraries

The    X  Data     Space  is  used     by  all  instructions    and   •  Webinars

supports  all   addressing    modes.       X    Data  Space     has   •  All Related “dsPIC33/PIC24 Family Reference

separate read and write data buses. The X read data                      Manual” Sections

bus is the read data path for all instructions that view              •  Development Tools

Data Space as combined X and Y address space. It is

also the X data prefetch path for the dual operand DSP

instructions (MAC class).

The Y Data Space is used in concert with the X Data

Space     by   the  MAC   class    of  instructions   (CLR,     ED,

EDAC, MAC, MOVSAC, MPY, MPY.N and MSC) to provide

two concurrent data read paths.

Both the X and Y Data Spaces support Modulo Address-

ing mode for all instructions, subject to addressing mode

restrictions.   Bit-Reversed      Addressing    mode        is  only

supported for writes to X Data Space.

All data memory writes, including in DSP instructions,

view Data Space as combined X and Y address space.

The boundary between the X and Y Data Spaces is

device-dependent and is not user-programmable.

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DS70005127D-page 42                    4.5       Special Function Register Maps                                                                                                                                                                  dsPIC33EPXXGS50X

                                       TABLE 4-2:        CPU CORE REGISTER MAP

                                            SFR   Addr.        Bit 15  Bit 14  Bit 13  Bit 12  Bit 11              Bit 10  Bit 9          Bit 8             Bit 7  Bit 6  Bit 5  Bit 4  Bit 3     Bit 2                    Bit 1  Bit 0  All

                                       Name                                                                                                                                                                                              Resets

                                       W0         0000                                                                                    W0 (WREG)                                                                                      xxxx

                                       W1         0002                                                                                                 W1                                                                                xxxx

                                       W2         0004                                                                                                 W2                                                                                xxxx

                                       W3         0006                                                                                                 W3                                                                                xxxx

                                       W4         0008                                                                                                 W4                                                                                xxxx

                                       W5         000A                                                                                                 W5                                                                                xxxx

                                       W6         000C                                                                                                 W6                                                                                xxxx

                                       W7         000E                                                                                                 W7                                                                                xxxx

                                       W8         0010                                                                                                 W8                                                                                xxxx

                                       W9         0012                                                                                                 W9                                                                                xxxx

                                       W10        0014                                                                                                 W10                                                                               xxxx

                                       W11        0016                                                                                                 W11                                                                               xxxx

                                       W12        0018                                                                                                 W12                                                                               xxxx

                                       W13        001A                                                                                                 W13                                                                               xxxx

                                       W14        001C                                                                                                 W14                                                                               xxxx    FAMILY

                                       W15        001E                                                                                                 W15                                                                               xxxx

                                       SPLIM      0020                                                                                    SPLIM                                                                                          0000

                                       ACCAL      0022                                                                                    ACCAL                                                                                          0000

                                       ACCAH      0024                                                                                    ACCAH                                                                                          0000

                                       ACCAU      0026                                 Sign Extension of ACCA<39>                                                                ACCAU                                                   0000

                                       ACCBL      0028                                                                                    ACCBL                                                                                          0000

                                       ACCBH      002A                                                                                    ACCBH                                                                                          0000

 2013-2017 Microchip Technology Inc.  ACCBU      002C                                 Sign Extension of ACCB<39>                                                                ACCBU                                                   0000

                                       PCL        002E                                                                        PCL<15:1>                                                                                           —      0000

                                       PCH        0030         —       —       —       —       —                   —       —              —                 —                           PCH<6:0>                                         0000

                                       DSRPAG     0032         —       —       —       —       —                   —                                        Extended Data Space (EDS) Read Page Register (DSRPAG<9:0>)                   0001

                                       DSWPAG(1)  0034         —       —       —       —       —                   —       —                                Extended Data Space (EDS) Write Page Register (DSWPAG8:0>)(1)                0001

                                       RCOUNT     0036                                                                            RCOUNT<15:0>                                                                                           0000

                                       DCOUNT     0038                                                                     DO Loop Count  Register (DCOUNT<15:0>)                                                                        0000

                                       DOSTARTL   003A                                                 DO Start Address Register Low (DOSTARTL<15:1>)                                                                             —      0000

                                       DOSTARTH   003C         —       —       —       —       —                   —       —              —                 —      —      DO Start Address Register High (DOSTARTH<5:0>)                 0000

                                       Legend:   x = unknown   value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note 1:   The contents  of this register should never be modified. The DSWPAG must always point to the first page.
 2013-2017 Microchip Technology Inc.  TABLE 4-2:       CPU CORE REGISTER MAP (CONTINUED)

                                           SFR   Addr.  Bit 15  Bit 14  Bit 13  Bit 12  Bit 11  Bit 10  Bit 9   Bit 8                                     Bit 7        Bit 6  Bit 5  Bit 4   Bit 3  Bit 2   Bit 1              Bit 0  All

                                           Name                                                                                                                                                                                       Resets

                                       DOENDL    003E                                           DO Loop End Address Register Low (DOENDL<15:1>)                                                                                —      0000

                                       DOENDH    0040   —       —       —       —       —       —       —                                            —    —              —    DO Loop End Address Register High (DOENDH<5:0>)         0000

                                       SR        0042   OA      OB      SA      SB      OAB     SAB     DA      DC                                        IPL2         IPL1   IPL0   RA      N      OV      Z                  C      0000

                                       CORCON    0044   VAR     —       US1     US0     EDT     DL2     DL1     DL0                                       SATA         SATB   SATDW  ACCSAT  IPL3   SFA     RND                IF     0020

                                       MODCON    0046   XMODEN  YMODEN  —       —       BWM3    BWM2    BWM1    BWM0                                      YWM3         YWM2   YWM1   YWM0    XWM3   XWM2    XWM1    XWM0              0000

                                       XMODSRT   0048                                           X Mode Start Address Register (XMODSRT<15:1>)                                                                                  —      0000

                                       XMODEND   004A                                           X Mode End Address Register (XMODEND<15:1>)                                                                                    —      0001

                                       YMODSRT   004C                                           Y Mode Start Address Register (YMODSRT<15:1>)                                                                                  —      0000

                                       YMODEND   004E                                           Y Mode End Address Register (YMODEND<15:1>)                                                                                    —      0001

                                       XBREV     0050   BREN                                                                                              XBREV<14:0>                                                                 0000

                                       DISICNT   0052   —       —                                                                                         DISICNT<13:0>                                                               0000    dsPIC33EPXXGS50X FAMILY

                                       TBLPAG    0054   —       —       —       —       —       —       —                                            —                               TBLPAG<7:0>                                      0000

                                       CTXTSTAT  005A   —       —       —       —       —       CCTXI2  CCTXI1  CCTXI0                                    —              —    —      —       —      MCTXI2  MCTXI1  MCTXI0            0000

                                       Legend:   x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note 1:   The contents of this register should never be modified. The DSWPAG must always point to the first page.

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DS70005127D-page 44                    TABLE 4-3:                  INTERRUPT CONTROLLER REGISTER MAP                                                                                                                                                                                dsPIC33EPXXGS50X

                                       SFR        Addr.  Bit 15        Bit 14        Bit 13        Bit 12                 Bit 11        Bit 10        Bit 9         Bit 8        Bit 7        Bit 6     Bit 5     Bit 4      Bit 3      Bit 2      Bit 1      Bit 0         All

                                       Name                                                                                                                                                                                                                                 Resets

                                       IFS0       0800   NVMIF         —             ADCIF         U1TXIF                 U1RXIF        SPI1IF        SPI1EIF       T3IF         T2IF         OC2IF     IC2IF     —          T1IF       OC1IF      IC1IF      INT0IF        0000

                                       IFS1       0802   U2TXIF        U2RXIF        INT2IF        T5IF                   T4IF          OC4IF         OC3IF         —            —            —         —         INT1IF     CNIF       AC1IF      MI2C1IF    SI2C1IF       0000

                                       IFS2       0804   —             —             —             —                      —             —             —             —            —            IC4IF     IC3IF     —          —          —          SPI2IF     SPI2EIF       0000

                                       IFS3       0806   —             —             —             —                      —             —             PSEMIF        —            —            INT4IF    —         —          —          MI2C2IF    SI2C2IF    —             0000

                                       IFS4       0808   —             —             —             —                      —             —             PSESIF        —            —            —         —         —          —          U2EIF      U1EIF      —             0000

                                       IFS5       080A   PWM2IF        PWM1IF        —             —                      —             —             —             —                         —         —         —          —          —          —          —             0000

                                       IFS6       080C   ADCAN1IF      ADCAN0IF      —             —                      —             —             AC4IF         AC3IF        AC2IF        —         —         —          —          PWM5IF     PWM4IF     PWM3IF        0000

                                       IFS7       080E   —             —             —             —                      —             —             —             —            —            —         ADCAN7IF  ADCAN6IF   ADCAN5IF   ADCAN4IF   ADCAN3IF   ADCAN2IF      0000

                                       IFS8       0810   JTAGIF        ICDIF         —             —                      —             —             —             —            —            —         —         —          —          —          —          —             0000

                                       IFS9       0812   ADCAN16IF(1)  ADCAN15IF(1)  ADCAN14IF(2)  ADCAN13IF(1)           ADCAN12IF(2)  ADCAN11IF(2)  ADCAN10IF(2)  ADCAN9IF(2)  ADCAN8IF(2)  —         —         —          —          —          —          —             0000

                                       IFS10      0814   —             I2C2BCIF      I2C1BCIF      —                      —             —             —             —            —            —         —         ADCAN21IF  ADCAN20IF  ADCAN19IF  ADCAN18IF  ADCAN17IF(2)  0000

                                       IFS11      0816   —             —             —             —                      —             —             —             —            —            —         —         ADFLTR1IF  ADFLTR0IF  ADCMP1IF   ADCMP0IF   —             0000

                                       IEC0       0820   NVMIE         —             ADCIE         U1TXIE                 U1RXIE        SPI1IE        SPI1EIE       T3IE         T2IE         OC2IE     IC2IE     —          T1IE       OC1IE      IC1IE      INT0IE        0000

                                       IEC1       0822   U2TXIE        U2RXIE        INT2IE        T5IE                   T4IE          OC4IE         OC3IE         —            —            —         —         INT1IE     CNIE       AC1IF      MI2C1IE    SI2C1IE       0000

                                       IEC2       0824   —             —             —             —                      —             —             —             —            —            IC4IE     IC3IE     —          —          —          SPI2IE     SPI2EIE       0000

                                       IEC3       0826   —             —             —             —                      —             —             PSEMIE        —            —            INT4IE    —         —          —          MI2C2IE    SI2C2IE    —             0000

                                       IEC4       0828   —             —             —             —                      —             —             PSESIE        —            —            —         —         —          —          U2EIE      U1EIE      —             0000

                                       IEC5       082A   PWM2IE        PWM1IE        —             —                      —             —             —             —            —            —         —         —          —          —          —          —             0000    FAMILY

                                       IEC6       082C   ADCAN1IE      ADCAN0IE      —             —                      —             —             AC4IE         AC3IE        AC2IE        —         —         —          —          PWM5IE     PWM4IE     PWM3IE        0000

                                       IEC7       082E   —             —             —             —                      —             —             —             —            —            —         ADCAN7IE  ADCAN6IE   ADCAN5IE   ADCAN4IE   ADCAN3IE   ADCAN2IE      0000

                                       IEC8       0830   JTAGIE        ICDIE         —             —                      —             —             —             —            —            —         —         —          —          —          —          —             0000

                                       IEC9       0832   ADCAN16IE(1)  ADCAN15IE(1)  ADCAN14IE(2)  ADCAN13IE(1)           ADCAN12IE(2)  ADCAN11IE(2)  ADCAN10IE(2)  ADCAN9IE(2)  ADCAN8IE(2)  —         —         —          —          —          —          —             0000

                                       IEC10      0834   —             I2C2BCIE      I2C1BCIE      —                      —             —             —             —            —            —         —         ADCAN21IE  ADCAN20IE  ADCAN19IE  ADCAN18IE  ADCAN17IE(2)  0000

                                       IEC11      0836   —             —             —             —                      —             —             —             —            —            —         —         ADFLTR1IE  ADFLTR0IE  ADCMP1IE   ADCMP0IE   —             0000

                                       IPC0       0840   —             T1IP2         T1IP1         T1IP0                  —             OC1IP2        OC1IP1        OC1IP0       —            IC1IP2    IC1IP1    IC1IP0     —          INT0IP2    INT0IP1    INT0IP0       4444

                                       IPC1       0842   —             T2IP2         T2IP1         T2IP0                  —             OC2IP2        OC2IP1        OC2IP0       —            IC2IP2    IC2IP1    IC2IP0     —          —          —          —             4440

 2013-2017 Microchip Technology Inc.  IPC2       0844   —             U1RXIP2       U1RXIP1       U1RXIP0                —             SPI1IP2       SPI1IP1       SPI1IP0      —            SPI1EIP2  SPI1EIP1  SPI1EIP0   —          T3IP2      T3IP1      T3IP0         4444

                                       IPC3       0846   —             NVMIP2        NVMIP1        NVMIP0                 —             —             —             —            —            ADCIP2    ADCIP1    ADCIP0     —          U1TXIP2    U1TXIP1    U1TXIP0       4044

                                       IPC4       0848   —             CNIP2         CNIP1         CNIP0                  —             AC1IP2        AC1IP1        AC1IP0       —            MI2C1IP2  MI2C1IP1  MI2C1IP0   —          SI2C1IP2   SI2C1IP1   SI2C1IP0      4444

                                       IPC5       084A   —             —             —             —                      —             —             —             —            —            —         —         —          —          INT1IP2    INT1IP1    INT1IP0       0004

                                       IPC6       084C   —             T4IP2         T4IP1         T4IP0                  —             OC4IP2        OC4IP1        OC4IP0       —            OC3IP2    OC3IP1    OC3IP0     —          —          —          —             4440

                                       IPC7       084E   —             U2TXIP2       U2TXIP1       U2TXIP0                —             U2RXIP2       U2RXIP1       U2RXIP0      —            INT2IP2   INT2IP1   INT2IP0    —          T5IP2      T5IP1      T5IP0         4444

                                       IPC8       0850   —             —             —             —                      —             —             —             —            —            SPI2IP2   SPI2IP1   SPI2IP0    —          SPI2EIP2   SPI2EIP1   SPI2EIP0      0044

                                       IPC9       0852   —             —             —             —                      —             IC4IP2        IC4IP1        IC4IP0       —            IC3IP2    IC3IP1    IC3IP0     —          —          —          —             0440

                                       Legend:    — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note   1:  Only available on dsPIC33EPXXGS506 devices.

                                              2:  Only available on dsPIC33EPXXGS504/505 and dsPIC33EPXXGS506 devices.
 2013-2017 Microchip Technology Inc.  TABLE 4-3:                INTERRUPT CONTROLLER REGISTER MAP (CONTINUED)

                                       SFR        Addr.  Bit 15  Bit 14         Bit 13         Bit 12                     Bit 11   Bit 10         Bit 9          Bit 8          Bit 7     Bit 6          Bit 5          Bit 4          Bit 3    Bit 2          Bit 1          Bit 0          All

                                       Name                                                                                                                                                                                                                                                  Resets

                                       IPC12      0858   —       —              —              —                          —        MI2C2IP2       MI2C2IP1       MI2C2IP0       —         SI2C2IP2       SI2C2IP1       SI2C2IP0       —        —              —              —              0440

                                       IPC13      085A   —       —              —              —                          —        INT4IP2        INT4IP1        INT4IP0        —         —              —              —              —        —              —              —              0400

                                       IPC14      085C   —       —              —              —                          —        —              —              —              —         PSEMIP2        PSEMIP1        PSEMIP0        —        —              —              —              0040

                                       IPC16      0860   —       —              —              —                          —        U2EIP2         U2EIP1         U2EIP0         —         U1EIP2         U1EIP1         U1EIP0         —        —              —              —              0440

                                       IPC18      0864   —       —              —              —                          —        —              —              —              —         PSESIP2        PSESIP1        PSESIP0        —        —              —              —              0040

                                       IPC23      086E   —       PWM2IP2        PWM2IP1        PWM2IP0                    —        PWM1IP2        PWM1IP1        PWM1IP0        —         —              —              —              —        —              —              —              4400

                                       IPC24      0870   —       —              —              —                          —        PWM5IP2        PWM5IP1        PWM5IP0        —         PWM4IP2        PWM4IP1        PWM4IP0        —        PWM3IP2        PWM3IP1        PWM3IP0        0444

                                       IPC25      0872   —       AC2IP2         AC2IP1         AC2IP0                     —        —              —              —              —         —              —              —              —        —              —              —              4000

                                       IPC26      0874   —       —              —              —                          —        —              —              —              —         AC4IP2         AC4IP1         AC4IP0         —        AC3IP2         AC3IP1         AC3IP0         0044

                                       IPC27      0876   —       ADCAN1IP2      ADCAN1IP1      ADCAN1IP0                  —        ADCAN0IP2      ADCAN0IP1      ADCAN0IP0      —         —              —              —              —        —              —              —              4400

                                       IPC28      0878   —       ADCAN5IP2      ADCAN5IP1      ADCAN5IP0                  —        ADCAN4IP2      ADCAN4IP1      ADCAN4IP0      —         ADCAN3IP2      ADCAN3IP1      ADCAN3IP0      —        ADCAN2IP2      ADCAN2IP1      ADCAN2IP0      4444

                                       IPC29      087A   —       —              —              —                          —        —              —              —              —         ADCAN7IP2      ADCAN7IP1      ADCAN7IP0      —        ADCAN6IP2      ADCAN6IP1      ADCAN6IP0      0044    dsPIC33EPXXGS50X FAMILY

                                       IPC35      0886   —       JTAGIP2        JTAGIP1        JTAGIP0                    —        ICDIP2         ICDIP1         ICDIP0         —         —              —              —              —        —              —              —              4400

                                       IPC37      088A   —       ADCAN8IP2(2)   ADCAN8IP1(2)   ADCAN8IP0(2)               —        —              —              —              —         —              —              —              —        —              —              —              4000

                                       IPC38      088C   —       ADCAN12IP2(2)  ADCAN12IP1(2)  ADCAN12IP0(2)              —        ADCAN11IP2(2)  ADCAN11IP1(2)  ADCAN11IP0(2)  —         ADCAN10IP2(2)  ADCAN10IP1(2)  ADCAN10IP0(2)  —        ADCAN9IP2(2)   ADCAN9IP1(2)   ADCAN9IP0(2)   4444

                                       IPC39      088E   —       ADCAN16IP2(1)  ADCAN16IP1(1)  ADCAN16IP0(1)              —        ADCAN15IP2(1)  ADCAN15IP1(1)  ADCAN15IP0(1)  —         ADCAN14IP2(2)  ADCAN14IP1(2)  ADCAN14IP0(2)  —        ADCAN13IP2(1)  ADCAN13IP1     ADCAN13IP0     4444

                                       IPC40      0890   —       ADCAN20IP2     ADCAN20IP1     ADCAN20IP0                 —        ADCAN19IP2     ADCAN19IP1     ADCAN19IP0     —         ADCAN18IP2     ADCAN18IP1     ADCAN18IP0     —        ADCAN17IP2(2)  ADCAN17IP1(2)  ADCAN17IP0(2)  4444

                                       IPC41      0892   —       —              —              —                          —        —              —              —              —         —              —              —              —        ADCAN21IP2     ADCAN21IP1     ADCAN21IP0     0004

                                       IPC43      0896   —       —              —              —                          —        I2C2BCIP2      I2C2BCIP1      I2C2BCIP0      —         I2C1BCIP2      I2C1BCIP1      I2C1BCIP0      —        —              —              —              0440

                                       IPC44      0898   —       ADFLTR0IP2     ADFLTR0IP1     ADFLTR0IP0                 —        ADCMP1IP2      ADCMP1IP1      ADCMP1IP0      —         ADCMP0IP2      ADCMP0IP1      ADCMP0IP0      —        —              —              —              4440

                                       IPC45      089A   —       —              —              —                          —        —              —              —              —         —              —              —              —        ADFLTR1IP2     ADFLTR1IP1     ADFLTR1IP0     0004

                                       INTCON1    08C0   NSTDIS  OVAERR         OVBERR         COVAERR                    COVBERR  OVATE          OVBTE          COVTE          SFTACERR  DIV0ERR        —              MATHERR        ADDRERR  STKERR         OSCFAIL        —              0000

                                       INTCON2    08C2   GIE     DISI           SWTRAP         —                          —        —              —              AIVTEN         —         —              —              INT4EP         —        INT2EP         INT1EP         INT0EP         8000

                                       INTCON3    08C4   —       —              —              —                          —        —              —              NAE            —         —              —              DOOVR          —        —              —              APLL           0000

                                       INTCON4    08C6   —       —              —              —                          —        —              —              —              —         —              —              —              —        —              —              SGHT           0000

                                       INTTREG    08C8   —       —              —              —                          ILR3     ILR2           ILR1           ILR0           VECNUM7   VECNUM6        VECNUM5        VECNUM4        VECNUM3  VECNUM2        VECNUM1        VECNUM0        0000

                                       Legend:    — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note   1:  Only available on dsPIC33EPXXGS506 devices.

                                              2:  Only available on dsPIC33EPXXGS504/505 and dsPIC33EPXXGS506 devices.

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DS70005127D-page 46                    TABLE 4-4:         TIMER1 THROUGH TIMER5 REGISTER MAP                                                                                                                                         dsPIC33EPXXGS50X

                                       SFR         Addr.  Bit 15        Bit 14     Bit 13  Bit 12         Bit 11   Bit 10  Bit 9  Bit 8                    Bit 7  Bit 6          Bit 5   Bit 4   Bit 3  Bit 2  Bit 1  Bit 0  All

                                       Name                                                                                                                                                                                  Resets

                                       TMR1        0100                                                                           Timer1 Register                                                                            xxxx

                                       PR1         0102                                                                           Period Register 1                                                                          FFFF

                                       T1CON       0104   TON           —          TSIDL   —              —        —       —      —                        —      TGATE          TCKPS1  TCKPS0  —      TSYNC  TCS    —      0000

                                       TMR2        0106                                                                           Timer2 Register                                                                            xxxx

                                       TMR3HLD     0108                                                            Timer3 Holding Register (for 32-bit timer operations only)                                                xxxx

                                       TMR3        010A                                                                           Timer3 Register                                                                            xxxx

                                       PR2         010C                                                                           Period Register 2                                                                          FFFF

                                       PR3         010E                                                                           Period Register 3                                                                          FFFF

                                       T2CON       0110   TON           —          TSIDL   —              —        —       —      —                        —      TGATE          TCKPS1  TCKPS0  T32    —      TCS    —      0000

                                       T3CON       0112   TON           —          TSIDL   —              —        —       —      —                        —      TGATE          TCKPS1  TCKPS0  —      —      TCS    —      0000

                                       TMR4        0114                                                                           Timer4 Register                                                                            xxxx

                                       TMR5HLD     0116                                                                    Timer5 Holding Register (for 32-bit operations only)                                              xxxx

                                       TMR5        0118                                                                           Timer5 Register                                                                            xxxx

                                       PR4         011A                                                                           Period Register 4                                                                          FFFF

                                       PR5         011C                                                                           Period Register 5                                                                          FFFF

                                       T4CON       011E   TON           —          TSIDL   —              —        —       —      —                        —      TGATE          TCKPS1  TCKPS0  T32    —      TCS    —      0000    FAMILY

                                       T5CON       0120   TON           —          TSIDL   —              —        —       —      —                        —      TGATE          TCKPS1  TCKPS0  —      —      TCS    —      0000

                                       Legend:  x  = unknown value  on  Reset;  —  = unimplemented, read  as ‘0’.  Reset values are shown in hexadecimal.

 2013-2017 Microchip Technology Inc.
 2013-2017 Microchip Technology Inc.  TABLE    4-5:   INPUT CAPTURE 1 THROUGH INPUT CAPTURE 4 REGISTER MAP

                                       SFR      Addr.  Bit 15      Bit 14     Bit 13  Bit 12      Bit 11        Bit 10        Bit 9  Bit 8  Bit 7           Bit 6     Bit 5  Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                    Resets

                                       IC1CON1  0140   —           —          ICSIDL  ICTSEL2     ICTSEL1       ICTSEL0       —      —      —               ICI1      ICI0   ICOV      ICBNE     ICM2      ICM1      ICM0      0000

                                       IC1CON2  0142   —           —          —       —           —             —             —      IC32   ICTRIG          TRIGSTAT  —      SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000D

                                       IC1BUF   0144                                                                                 Input Capture 1 Buffer Register                                                           xxxx

                                       IC1TMR   0146                                                                                 Input Capture 1 Timer Register                                                            0000

                                       IC2CON1  0148   —           —          ICSIDL  ICTSEL2     ICTSEL1       ICTSEL0       —      —      —               ICI1      ICI0   ICOV      ICBNE     ICM2      ICM1      ICM0      0000

                                       IC2CON2  014A   —           —          —       —           —             —             —      IC32   ICTRIG          TRIGSTAT  —      SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000D

                                       IC2BUF   014C                                                                                 Input Capture 2 Buffer Register                                                           xxxx

                                       IC2TMR   014E                                                                                 Input Capture 2 Timer Register                                                            0000

                                       IC3CON1  0150   —           —          ICSIDL  ICTSEL2     ICTSEL1       ICTSEL0       —      —      —               ICI1      ICI0   ICOV      ICBNE     ICM2      ICM1      ICM0      0000

                                       IC3CON2  0152   —           —          —       —           —             —             —      IC32   ICTRIG          TRIGSTAT  —      SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000D

                                       IC3BUF   0154                                                                                 Input Capture 3 Buffer Register                                                           xxxx    dsPIC33EPXXGS50X FAMILY

                                       IC3TMR   0156                                                                                 Input Capture 3 Timer Register                                                            0000

                                       IC4CON1  0158   —           —          ICSIDL  ICTSEL2     ICTSEL1       ICTSEL0       —      —      —               ICI1      ICI0   ICOV      ICBNE     ICM2      ICM1      ICM0      0000

                                       IC4CON2  015A   —           —          —       —           —             —             —      IC32   ICTRIG          TRIGSTAT  —      SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000D

                                       IC4BUF   015C                                                                                 Input Capture 4 Buffer Register                                                           xxxx

                                       IC4TMR   015E                                                                                 Input Capture 4 Timer Register                                                            0000

                                       Legend:  x = unknown value  on Reset;  — = unimplemented,  read as ‘0’.  Reset values  are    shown in hexadecimal.

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DS70005127D-page 48                    TABLE 4-6:      OUTPUT COMPARE 1 THROUGH OUTPUT COMPARE 4 REGISTER MAP                                                                                                                           dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15  Bit 14  Bit 13    Bit 12   Bit 11   Bit 10   Bit 9                Bit 8  Bit 7           Bit 6         Bit 5   Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                     Resets

                                       OC1CON1  0900   —       —       OCSIDL    OCTSEL2  OCTSEL1  OCTSEL0                    —  —      ENFLTA           —            —       OCFLTA    TRIGMODE  OCM2      OCM1      OCM0      0000

                                       OC1CON2  0902   FLTMD   FLTOUT  FLTTRIEN  OCINV    —        —                          —  OC32   OCTRIG          TRIGSTAT      OCTRIS  SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000C

                                       OC1RS    0904                                                                             Output Compare 1 Secondary Register                                                            xxxx

                                       OC1R     0906                                                                             Output Compare 1 Register                                                                      xxxx

                                       OC1TMR   0908                                                                             Timer Value 1 Register                                                                         xxxx

                                       OC2CON1  090A   —       —       OCSIDL    OCTSEL2  OCTSEL1  OCTSEL0                    —  —      ENFLTA           —            —       OCFLTA    TRIGMODE  OCM2      OCM1      OCM0      0000

                                       OC2CON2  090C   FLTMD   FLTOUT  FLTTRIEN  OCINV    —        —                          —  OC32   OCTRIG          TRIGSTAT      OCTRIS  SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000C

                                       OC2RS    090E                                                                             Output Compare 2 Secondary Register                                                            xxxx

                                       OC2R     0910                                                                             Output Compare 2 Register                                                                      xxxx

                                       OC2TMR   0912                                                                             Timer Value 2 Register                                                                         xxxx

                                       OC3CON1  0914   —       —       OCSIDL    OCTSEL2  OCTSEL1  OCTSEL0                    —  —      ENFLTA           —            —       OCFLTA    TRIGMODE  OCM2      OCM1      OCM0      0000

                                       OC3CON2  0916   FLTMD   FLTOUT  FLTTRIEN  OCINV    —        —                          —  OC32   OCTRIG          TRIGSTAT      OCTRIS  SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000C

                                       OC3RS    0918                                                                             Output Compare 3 Secondary Register                                                            xxxx

                                       OC3R     091A                                                                             Output Compare 3 Register                                                                      xxxx

                                       OC3TMR   091C                                                                             Timer Value 3 Register                                                                         xxxx

                                       OC4CON1  091E   —       —       OCSIDL    OCTSEL2  OCTSEL1  OCTSEL0                    —  —      ENFLTA           —            —       OCFLTA    TRIGMODE  OCM2      OCM1      OCM0      0000    FAMILY

                                       OC4CON2  0920   FLTMD   FLTOUT  FLTTRIEN  OCINV    —        —                          —  OC32   OCTRIG          TRIGSTAT      OCTRIS  SYNCSEL4  SYNCSEL3  SYNCSEL2  SYNCSEL1  SYNCSEL0  000C

                                       OC4RS    0922                                                                             Output Compare 4 Secondary Register                                                            xxxx

                                       OC4R     0924                                                                             Output Compare 4 Register                                                                      xxxx

                                       OC4TMR   0926                                                                             Timer Value 4 Register                                                                         xxxx

                                       Legend:  x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values are     shown in hexadecimal.

 2013-2017 Microchip Technology Inc.
 2013-2017 Microchip Technology Inc.  TABLE 4-7:       PWM REGISTER MAP

                                       SFR       Addr.  Bit 15    Bit 14  Bit 13   Bit 12   Bit 11  Bit 10                 Bit 9        Bit 8     Bit 7          Bit 6         Bit 5           Bit 4     Bit 3     Bit 2     Bit 1        Bit 0     All

                                       Name                                                                                                                                                                                                         Resets

                                       PTCON     0C00   PTEN           —  PTSIDL   SESTAT   SEIEN   EIPU                SYNCPOL    SYNCOEN     SYNCEN     SYNCSRC2             SYNCSRC1        SYNCSRC0  SEVTPS3   SEVTPS2   SEVTPS1      SEVTPS0   0000

                                       PTCON2    0C02      —           —  —        —        —          —                        —         —           —            —            —              —         —                  PCLKDIV<2:0>            0000

                                       PTPER     0C04                                                                   PWMx Primary Master Time Base Period Register (PTPER<15:0>)                                                                 FFF8

                                       SEVTCMP   0C06                                       PWMx Special Event Compare Register (SEVTCMP12:0>)                                                                     —         —            —         0000

                                       MDC       0C0A                                                                              PWMx Master Duty Cycle Register (MDC<15:0>)                                                                      0000

                                       STCON     0C0E      —           —  —        SESTAT   SEIEN   EIPU                SYNCPOL    SYNCOEN     SYNCEN     SYNCSRC2             SYNCSRC1        SYNCSRC0  SEVTPS3   SEVTPS2   SEVTPS1      SEVTPS0   0000

                                       STCON2    0C10      —           —  —        —        —          —                        —         —           —            —            —              —         —                  PCLKDIV<2:0>            0000

                                       STPER     0C12                                                                   PWMx Secondary Master Time Base Period Register (STPER<15:0>)                                                               FFF8

                                       SSEVTCMP  0C14                                      PWMx Secondary Special Event Compare Register (SSEVTCMP<12:0>)                                                          —         —            —         0000

                                       CHOP      0C1A   CHPCLKEN       —  —        —        —          —                CHOPCLK6   CHOPCLK5    CHOPCLK4   CHOPCLK3             CHOPCLK2        CHOPCLK1  CHOPCLK0  —         —            —         0000

                                       PWMKEY    0C1E                                                                      PWMx Protection Lock/Unlock Key Register (PWMKEY<15:0>)                                                                  0000    dsPIC33EPXXGS50X FAMILY

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       TABLE 4-8:       PWM GENERATOR 1 REGISTER MAP

                                       SFR       Addr.  Bit 15   Bit 14   Bit 13   Bit 12   Bit 11                      Bit 10     Bit 9       Bit 8      Bit 7         Bit 6           Bit 5  Bit 4     Bit 3     Bit 2     Bit 1        Bit 0     All

                                       Name                                                                                                                                                                                                         Resets

                                       PWMCON1   0C20   FLTSTAT  CLSTAT   TRGSTAT  FLTIEN   CLIEN                       TRGIEN     ITB         MDCS       DTC1          DTC0            —         —      MTBS      CAM       XPRES        IUE       0000

                                       IOCON1    0C22   PENH      PENL    POLH     POLL     PMOD1                       PMOD0      OVRENH      OVRENL     OVRDAT1  OVRDAT0          FLTDAT1    FLTDAT0   CLDAT1    CLDAT0    SWAP         OSYNC     C000

                                       FCLCON1   0C24   IFLTMOD  CLSRC4   CLSRC3   CLSRC2   CLSRC1                      CLSRC0     CLPOL       CLMOD      FLTSRC4  FLTSRC3          FLTSRC2    FLTSRC1   FLTSRC0   FLTPOL    FLTMOD1      FLTMOD0   00F8

                                       PDC1      0C26                                                                              PWM1 Generator Duty Cycle Register (PDC1<15:0>)                                                                  0000

                                       PHASE1    0C28                                                  PWM1 Primary Phase-Shift or Independent Time Base Period Register (PHASE1<15:0>)                                                             0000

                                       DTR1      0C2A   —         —                                                                            PWM1 Dead-Time Register (DTR1<13:0>)                                                                 0000

                                       ALTDTR1   0C2C   —         —                                                                        PWM1 Alternate Dead-Time Register (ALTDTR1<13:0>)                                                        0000

                                       SDC1      0C2E                                                                              PWM1 Secondary Duty Cycle Register (SDC1<15:0>)                                                                  0000

                                       SPHASE1   0C30                                                                              PWM1 Secondary Phase-Shift Register (SPHASE1<15:0>)                                                              0000

                                       TRIG1     0C32                                       PWM1 Primary Trigger Compare Value Register (TRGCMP<12:0>)                                                             —         —            —         0000

                                       TRGCON1   0C34   TRGDIV3  TRGDIV2  TRGDIV1  TRGDIV0  —                           —          —           —          DTM           —       TRGSTRT5       TRGSTRT4  TRGSTRT3  TRGSTRT2  TRGSTRT1     TRGSTRT0  0000

DS70005127D-page 49                    STRIG1    0C36                                       PWM1 Secondary Trigger Compare Value Register (STRGCMP<12:0>)                                                          —         —            —         0000

                                       PWMCAP1   0C38                                       PWM1 Primary Time Base Capture Register (PWMCAP<12:0>)                                                                 —         —            —         0000

                                       LEBCON1   0C3A   PHR       PHF     PLR      PLF      FLTLEBEN                    CLLEBEN    —           —          —             —               BCH    BCL       BPHH      BPHL      BPLH         BPLL      0000

                                       LEBDLY1   0C3C   —         —       —        —                                               PWM1 Leading-Edge Blanking Delay Register (LEB<8:0>)                            —         —            —         0000

                                       AUXCON1   0C3E   HRPDIS   HRDDIS   —        —        BLANKSEL3  BLANKSEL2                   BLANKSEL1   BLANKSEL0  —             —       CHOPSEL3       CHOPSEL2  CHOPSEL1  CHOPSEL0  CHOPHEN      CHOPLEN   0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.
DS70005127D-page 50                    TABLE 4-9:      PWM GENERATOR 2 REGISTER MAP                                                                                                                                                                      dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15   Bit 14   Bit 13   Bit 12   Bit 11                       Bit 10   Bit 9      Bit 8      Bit 7    Bit 6             Bit 5        Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                      Resets

                                       PWMCON2  0C40   FLTSTAT  CLSTAT   TRGSTAT  FLTIEN   CLIEN                        TRGIEN   ITB        MDCS       DTC1     DTC0                  —        —         MTBS      CAM       XPRES     IUE       0000

                                       IOCON2   0C42   PENH     PENL     POLH     POLL     PMOD1                        PMOD0    OVRENH     OVRENL     OVRDAT1  OVRDAT0           FLTDAT1      FLTDAT0   CLDAT1    CLDAT0    SWAP      OSYNC     C000

                                       FCLCON2  0C44   IFLTMOD  CLSRC4   CLSRC3   CLSRC2   CLSRC1                       CLSRC0   CLPOL      CLMOD      FLTSRC4  FLTSRC3  FLTSRC2               FLTSRC1   FLTSRC0   FLTPOL    FLTMOD1   FLTMOD0   00F8

                                       PDC2     0C46                                                                             PWM2 Generator Duty Cycle Register (PDC2<15:0>)                                                                 0000

                                       PHASE2   0C48                                                  PWM2 Primary Phase-Shift or Independent Time Base Period Register (PHASE2<15:0>)                                                           0000

                                       DTR2     0C4A   —        —                                                                           PWM2 Dead-Time Register (DTR2<13:0>)                                                                 0000

                                       ALTDTR2  0C4C   —        —                                                                           PWM2 Alternate Dead-Time Register (ALTDTR2<13:0>)                                                    0000

                                       SDC2     0C4E                                                                             PWM2 Secondary Duty Cycle Register (SDC2<15:0>)                                                                 0000

                                       SPHASE2  0C50                                                                             PWM2 Secondary Phase-Shift Register (SPHASE2<15:0>)                                                             0000

                                       TRIG2    0C52                                       PWM2 Primary Trigger Compare Value Register (TRGCMP<12:0>)                                                              —         —         —         0000

                                       TRGCON2  0C54   TRGDIV3  TRGDIV2  TRGDIV1  TRGDIV0  —                            —        —          —          DTM      —        TRGSTRT5            TRGSTRT4    TRGSTRT3  TRGSTRT2  TRGSTRT1  TRGSTRT0  0000

                                       STRIG2   0C56                                       PWM2 Secondary Trigger Compare Value Register (STRGCMP<12:0>)                                                           —         —         —         0000

                                       PWMCAP2  0C58                                       PWM2 Primary Time Base Capture Register (PWMCAP<12:0>)                                                                  —         —         —         0000

                                       LEBCON2  0C5A   PHR      PHF      PLR      PLF      FLTLEBEN                     CLLEBEN  —          —          —        —                 BCH          BCL       BPHH      BPHL      BPLH      BPLL      0000

                                       LEBDLY2  0C5C   —        —        —        —                                              PWM2 Leading-Edge Blanking Delay Register (LEB<8:0>)                              —         —         —         0000

                                       AUXCON2  0C5E   HRPDIS   HRDDIS   —        —        BLANKSEL3  BLANKSEL2                  BLANKSEL1  BLANKSEL0  —        —        CHOPSEL3            CHOPSEL2    CHOPSEL1  CHOPSEL0  CHOPHEN   CHOPLEN   0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.                                                                                                                                   FAMILY

                                       TABLE 4-10:     PWM GENERATOR 3 REGISTER MAP

                                       SFR      Addr.  Bit 15   Bit 14   Bit 13   Bit 12   Bit 11                       Bit 10   Bit 9      Bit 8      Bit 7    Bit 6                 Bit 5    Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                      Resets

                                       PWMCON3  0C60   FLTSTAT  CLSTAT   TRGSTAT  FLTIEN   CLIEN                        TRGIEN   ITB        MDCS       DTC1     DTC0                   —       —         MTBS      CAM       XPRES     IUE       0000

                                       IOCON3   0C62   PENH     PENL     POLH     POLL     PMOD1                        PMOD0    OVRENH     OVRENL     OVRDAT1  OVRDAT0           FLTDAT1      FLTDAT0   CLDAT1    CLDAT0    SWAP      OSYNC     C000

                                       FCLCON3  0C64   IFLTMOD  CLSRC4   CLSRC3   CLSRC2   CLSRC1                       CLSRC0   CLPOL      CLMOD      FLTSRC4  FLTSRC3           FLTSRC2      FLTSRC1   FLTSRC0   FLTPOL    FLTMOD1   FLTMOD0   00F8

                                       PDC3     0C66                                                                             PWM3 Generator Duty Cycle Register (PDC3<15:0>)                                                                 0000

 2013-2017 Microchip Technology Inc.  PHASE3   0C68                                                  PWM3 Primary Phase-Shift or Independent Time Base Period Register (PHASE3<15:0>)                                                           0000

                                       DTR3     0C6A   —        —                                                                           PWM3 Dead-Time Register (DTR3<13:0>)                                                                 0000

                                       ALTDTR3  0C6C   —        —                                                                           PWM3 Alternate Dead-Time Register (ALTDTR3<13:0>)                                                    0000

                                       SDC3     0C6E                                                                             PWM3 Secondary Duty Cycle Register (SDC3<15:0>)                                                                 0000

                                       SPHASE3  0C70                                                                             PWM3 Secondary Phase-Shift Register (SPHASE3<15:0>)                                                             0000

                                       TRIG3    0C72                                       PWM3 Primary Trigger Compare Value Register (TRGCMP<12:0>)                                                              —         —         —         0000

                                       TRGCON3  0C74   TRGDIV3  TRGDIV2  TRGDIV1  TRGDIV0  —                            —        —          —          DTM      —        TRGSTRT5              TRGSTRT4  TRGSTRT3  TRGSTRT2  TRGSTRT1  TRGSTRT0  0000

                                       STRIG3   0C76                                       PWM3 Secondary Trigger Compare Value Register (STRGCMP<12:0>)                                                           —         —         —         0000

                                       PWMCAP3  0C78                                       PWM3 Primary Time Base Capture Register (PWMCAP<12:0>)                                                                  —         —         —         0000

                                       LEBCON3  0C7A   PHR      PHF      PLR      PLF      FLTLEBEN                     CLLEBEN  —          —          —        —                     BCH      BCL       BPHH      BPHL      BPLH      BPLL      0000

                                       LEBDLY3  0C7C   —        —        —        —                                              PWM3 Leading-Edge Blanking Delay Register (LEB<8:0>)                              —         —         —         0000

                                       AUXCON3  0C7E   HRPDIS   HRDDIS   —        —        BLANKSEL3  BLANKSEL2                  BLANKSEL1  BLANKSEL0  —        —        CHOPSEL3              CHOPSEL2  CHOPSEL1  CHOPSEL0  CHOPHEN   CHOPLEN   0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.
 2013-2017 Microchip Technology Inc.  TABLE 4-11:     PWM GENERATOR 4 REGISTER MAP

                                       SFR      Addr.  Bit 15   Bit 14   Bit 13   Bit 12   Bit 11                       Bit 10   Bit 9      Bit 8      Bit 7    Bit 6                 Bit 5    Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                      Resets

                                       PWMCON4  0C80   FLTSTAT  CLSTAT   TRGSTAT  FLTIEN   CLIEN                        TRGIEN   ITB        MDCS       DTC1     DTC0                  —        —         MTBS      CAM       XPRES     IUE       0000

                                       IOCON4   0C82   PENH     PENL     POLH     POLL     PMOD1                        PMOD0    OVRENH     OVRENL     OVRDAT1  OVRDAT0           FLTDAT1      FLTDAT0   CLDAT1    CLDAT0    SWAP      OSYNC     C000

                                       FCLCON4  0C84   IFLTMOD  CLSRC4   CLSRC3   CLSRC2   CLSRC1                       CLSRC0   CLPOL      CLMOD      FLTSRC4  FLTSRC3           FLTSRC2      FLTSRC1   FLTSRC0   FLTPOL    FLTMOD1   FLTMOD0   00F8

                                       PDC4     0C86                                                                             PWM4 Generator Duty Cycle Register (PDC4<15:0>)                                                                 0000

                                       PHASE4   0C88                                                  PWM4 Primary Phase-Shift or Independent Time Base Period Register (PHASE4<15:0>)                                                           0000

                                       DTR4     0C8A   —        —                                                                           PWM4 Dead-Time Register (DTR4<13:0>)                                                                 0000

                                       ALTDTR4  0C8C   —        —                                                                           PWM4 Alternate Dead-Time Register (ALTDTR4<13:0>)                                                    0000

                                       SDC4     0C8E                                                                             PWM4 Secondary Duty Cycle Register (SDC4<15:0>)                                                                 0000

                                       SPHASE4  0C90                                                                             PWM4 Secondary Phase-Shift Register (SPHASE4<15:0>)                                                             0000

                                       TRIG4    0C92                                       PWM4 Primary Trigger Compare Value Register (TRGCMP<12:0>)                                                              —         —         —         0000

                                       TRGCON4  0C94   TRGDIV3  TRGDIV2  TRGDIV1  TRGDIV0  —                            —        —          —          DTM      —        TRGSTRT5              TRGSTRT4  TRGSTRT3  TRGSTRT2  TRGSTRT1  TRGSTRT0  0000

                                       STRIG4   0C96                                       PWM4 Secondary Trigger Compare Value Register (STRGCMP<12:0>)                                                           —         —         —         0000    dsPIC33EPXXGS50X FAMILY

                                       PWMCAP4  0C98                                       PWM4 Primary Time Base Capture Register (PWMCAP<12:0>)                                                                  —         —         —         0000

                                       LEBCON4  0C9A   PHR      PHF      PLR      PLF      FLTLEBEN                     CLLEBEN  —          —          —        —                     BCH      BCL       BPHH      BPHL      BPLH      BPLL      0000

                                       LEBDLY4  0C9C   —        —        —        —                                              PWM4 Leading-Edge Blanking Delay Register (LEB<8:0>)                              —         —         —         0000

                                       AUXCON4  0C9E   HRPDIS   HRDDIS   —        —        BLANKSEL3  BLANKSEL2                  BLANKSEL1  BLANKSEL0  —        —        CHOPSEL3              CHOPSEL2  CHOPSEL1  CHOPSEL0  CHOPHEN   CHOPLEN   0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       TABLE 4-12:     PWM GENERATOR 5 REGISTER MAP

                                       SFR      Addr.  Bit 15   Bit 14   Bit 13   Bit 12   Bit 11                       Bit 10   Bit 9      Bit 8      Bit 7    Bit 6             Bit 5        Bit 4     Bit 3     Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                      Resets

                                       PWMCON5  0CA0   FLTSTAT  CLSTAT   TRGSTAT  FLTIEN   CLIEN                        TRGIEN   ITB        MDCS       DTC1     DTC0                  —        —         MTBS      CAM       XPRES     IUE       0000

                                       IOCON5   0CA2   PENH     PENL     POLH     POLL     PMOD1                        PMOD0    OVRENH     OVRENL     OVRDAT1  OVRDAT0           FLTDAT1      FLTDAT0   CLDAT1    CLDAT0    SWAP      OSYNC     C000

                                       FCLCON5  0CA4   IFLTMOD  CLSRC4   CLSRC3   CLSRC2   CLSRC1                       CLSRC0   CLPOL      CLMOD      FLTSRC4  FLTSRC3           FLTSRC2      FLTSRC1   FLTSRC0   FLTPOL    FLTMOD1   FLTMOD0   00F8

                                       PDC5     0CA6                                                                             PWM5 Generator Duty Cycle Register (PDC5<15:0>)                                                                 0000

                                       PHASE5   0CA8                                                  PWM5 Primary Phase-Shift or Independent Time Base Period Register (PHASE5<15:0>)                                                           0000

                                       DTR5     0CAA   —        —                                                                           PWM5 Dead-Time Register (DTR5<13:0>)                                                                 0000

                                       ALTDTR5  0CAC   —        —                                                                        PWM5 Alternate Dead-Time Register (ALTDTR5<13:0>)                                                       0000

                                       SDC5     0CAE                                                                             PWM5 Secondary Duty Cycle Register (SDC5<15:0>)                                                                 0000

                                       SPHASE5  0CB0                                                                             PWM5 Secondary Phase-Shift Register (SPHASE5<15:0>)                                                             0000

DS70005127D-page 51                    TRIG5    0CB2                                       PWM5 Primary Trigger Compare Value Register (TRGCMP<12:0>)                                                              —         —         —         0000

                                       TRGCON5  0CB4   TRGDIV3  TRGDIV2  TRGDIV1  TRGDIV0  —                            —        —          —          DTM      —        TRGSTRT5            TRGSTRT4    TRGSTRT3  TRGSTRT2  TRGSTRT1  TRGSTRT0  0000

                                       STRIG5   0CB6                                       PWM5 Secondary Trigger Compare Value Register (STRGCMP<12:0>)                                                           —         —         —         0000

                                       PWMCAP5  0CB8                                       PWM5 Primary Time Base Capture Register (PWMCAP<12:0>)                                                                  —         —         —         0000

                                       LEBCON5  0CBA   PHR      PHF      PLR      PLF      FLTLEBEN   CLLEBEN                    —          —          —        —                 BCH          BCL       BPHH      BPHL      BPLH      BPLL      0000

                                       LEBDLY5  0CBC   —        —        —        —                                              PWM5 Leading-Edge Blanking Delay Register (LEB<8:0>)                              —         —         —         0000

                                       AUXCON5  0CBE   HRPDIS   HRDDIS   —        —        BLANKSEL3  BLANKSEL2                  BLANKSEL1  BLANKSEL0  —        —        CHOPSEL3            CHOPSEL2    CHOPSEL1  CHOPSEL0  CHOPHEN   CHOPLEN   0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.
DS70005127D-page 52                    TABLE 4-13:         I2C1 AND I2C2 REGISTER MAP                                                                                                                                                              dsPIC33EPXXGS50X

                                       SFR          Addr.  Bit 15       Bit 14        Bit 13    Bit 12       Bit 11  Bit 10            Bit 9      Bit 8     Bit 7      Bit 6         Bit 5         Bit 4     Bit 3  Bit 2   Bit 1   Bit 0  All

                                       Name                                                                                                                                                                                                Resets

                                       I2C1CONL     0200   I2CEN        —             I2CSIDL  SCLREL        STRICT  A10M         DISSLW          SMEN      GCEN       STREN         ACKDT         ACKEN     RCEN   PEN     RSEN    SEN    1000

                                       I2C1CONH     0202   —            —             —         —            —              —           —         —         —          PCIE          SCIE          BOEN      SDAHT  SBCDE   AHEN    DHEN   0000

                                       I2C1STAT     0204   ACKSTAT      TRSTAT        ACKTIM    —            —       BCL          GCSTAT          ADD10     IWCOL      I2COV         D_A           P         S      R_W     RBF     TBF    0000

                                       I2C1ADD      0206   —            —             —         —            —              —                                                        I2C1 Address Register                                 0000

                                       I2C1MSK      0208   —            —             —         —            —              —                                          I2C1 Slave Mode Address Mask Register                               0000

                                       I2C1BRG      020A                                                                                      Baud Rate  Generator  Register                                                               0000

                                       I2C1TRN      020C   —            —             —         —            —              —           —         —                                         I2C1 Transmit Register                         00FF

                                       I2C1RCV      020E   —            —             —         —            —              —           —         —                                         I2C1 Receive Register                          0000

                                       I2C2CON1     0210   I2CEN        —             I2CSIDL  SCLREL        STRICT  A10M         DISSLW          SMEN      GCEN       STREN         ACKDT         ACKEN     RCEN   PEN     RSEN    SEN    1000

                                       I2C2CON2     0212   —            —             —         —            —              —           —         —         —          PCIE          SCIE          BOEN      SDAHT  SBCDE   AHEN    DHEN   0000

                                       I2C2STAT     0214   ACKSTAT      TRSTAT        ACKTIM    —            —       BCL          GCSTAT          ADD10     IWCOL      I2COV         D_A           P         S      R_W     RBF     TBF    0000

                                       I2C2ADD      0216   —            —             —         —            —              —                                                        I2C2 Address Register                                 0000

                                       I2C2MSK      0218   —            —             —         —            —              —                                          I2C2 Slave Mode Address Mask Register                               0000

                                       I2C2BRG      021A                                                                                      Baud Rate  Generator  Register                                                               0000

                                       I2C2TRN      021C   —            —             —         —            —              —           —         —                                         I2C2 Transmit Register                         00FF

                                       I2C2RCV      021E   —            —             —         —            —              —           —         —                                         I2C2 Receive Register                          0000    FAMILY

                                       Legend:   —  = unimplemented,    read as ‘0’.  Reset values are shown in hexadecimal.

                                       TABLE 4-14:         UART1 AND UART2 REGISTER MAP

                                       SFR          Addr.  Bit 15       Bit 14        Bit 13    Bit 12       Bit 11            Bit 10      Bit 9     Bit 8     Bit 7          Bit 6         Bit 5     Bit 4  Bit 3  Bit 2   Bit 1   Bit 0  All

                                       Name                                                                                                                                                                                                Resets

                                       U1MODE       0220   UARTEN       —             USIDL     IREN         RTSMD             —           UEN1   UEN0         WAKE    LPBACK        ABAUD         URXINV    BRGH   PDSEL1  PDSEL0  STSEL  0000

                                       U1STA        0222   UTXISEL1     UTXINV        UTXISEL0     —         UTXBRK         UTXEN       UTXBF     TRMT      URXISEL1   URXISEL0      ADDEN            RIDLE  PERR   FERR    OERR    URXDA  0110

 2013-2017 Microchip Technology Inc.  U1TXREG      0224   —            —             —            —            —              —              —                                      UART1 Transmit Register                               xxxx

                                       U1RXREG      0226   —            —             —            —            —              —              —                                             UART1 Receive Register                         0000

                                       U1BRG        0228                                                                                Baud Rate Generator Prescaler  Register                                                            0000

                                       U2MODE       0230   UARTEN       —             USIDL     IREN         RTSMD             —           UEN1   UEN0         WAKE    LPBACK        ABAUD         URXINV    BRGH   PDSEL1  PDSEL0  STSEL  0000

                                       U2STA        0232   UTXISEL1     UTXINV        UTXISEL0     —         UTXBRK         UTXEN       UTXBF     TRMT      URXISEL1   URXISEL0      ADDEN            RIDLE  PERR   FERR    OERR    URXDA  0110

                                       U2TXREG      0234   —            —             —            —            —              —              —                                      UART2 Transmit Register                               xxxx

                                       U2RXREG      0236   —            —             —            —            —              —              —                                             UART2 Receive Register                         0000

                                       U2BRG        0238                                                                                Baud Rate Generator Prescaler  Register                                                            0000

                                       Legend:   x  = unknown value on  Reset; —      = unimplemented, read  as ‘0’. Reset  values are  shown in hexadecimal.
 2013-2017 Microchip Technology Inc.  TABLE 4-15:         SPI1 AND SPI2 REGISTER MAP

                                       SFR          Addr.  Bit 15     Bit 14  Bit 13   Bit 12  Bit 11  Bit 10              Bit 9    Bit 8    Bit 7  Bit 6             Bit 5   Bit 4   Bit 3   Bit 2   Bit 1   Bit 0   All

                                       Name                                                                                                                                                                           Resets

                                       SPI1STAT     0240   SPIEN      —       SPISIDL  —       —       SPIBEC2             SPIBEC1  SPIBEC0  SRMPT  SPIROV            SRXMPT  SISEL2  SISEL1  SISEL0  SPITBF  SPIRBF  0000

                                       SPI1CON1     0242   —          —       —        DISSCK  DISSDO  MODE16              SMP      CKE      SSEN   CKP               MSTEN   SPRE2   SPRE1   SPRE0   PPRE1   PPRE0   0000

                                       SPI1CON2     0244   FRMEN      SPIFSD  FRMPOL   —       —       —                   —        —        —      —                 —       —       —       —       FRMDLY  SPIBEN  0000

                                       SPI1BUF      0248                                                                   SPI1 Transmit and Receive Buffer Register                                                  0000

                                       SPI2STAT     0260   SPIEN      —       SPISIDL  —       —       SPIBEC2             SPIBEC1  SPIBEC0  SRMPT  SPIROV            SRXMPT  SISEL2  SISEL1  SISEL0  SPITBF  SPIRBF  0000

                                       SPI2CON1     0262   —          —       —        DISSCK  DISSDO  MODE16              SMP      CKE      SSEN   CKP               MSTEN   SPRE2   SPRE1   SPRE0   PPRE1   PPRE0   0000

                                       SPI2CON2     0264   FRMEN      SPIFSD  FRMPOL   —       —       —                   —        —        —      —                 —       —       —       —       FRMDLY  SPIBEN  0000

                                       SPI2BUF      0268                                                                   SPI2 Transmit and Receive Buffer Register                                                  0000

                                       Legend:   —  = unimplemented,  read as ‘0’. Reset values are shown in hexadecimal.

DS70005127D-page 53                                                                                                                                                                                                           dsPIC33EPXXGS50X FAMILY
DS70005127D-page 54                    TABLE 4-16:       ADC REGISTER MAP                                                                                                                                                                                                                   dsPIC33EPXXGS50X

                                             SFR  Addr.  Bit 15      Bit 14      Bit 13          Bit 12                   Bit 11   Bit 10         Bit 9      Bit 8      Bit 7                      Bit 6    Bit 5      Bit 4      Bit 3      Bit 2          Bit 1       Bit 0       All

                                       Name                                                                                                                                                                                                                                         Resets

                                       ADCON1L    0300   ADON        —           ADSIDL          —                        —        —              —          —          —                          —        —          —          —          —              —           —           0000

                                       ADCON1H    0302   —           —           —               —                        —        —              —          —          FORM                     SHRRES1    SHRRES0    —          —          —              —           —           0060

                                       ADCON2L    0304   REFCIE      REFERCIE    —               EIEN                     —        SHREISEL2      SHREISEL1  SHREISEL0  —          SHRADCS6                 SHRADCS5   SHRADCS4   SHRADCS3   SHRADCS2       SHRADCS1    SHRADCS0    0000

                                       ADCON2H    0306   REFRDY      REFERR      —               —                        —        —              SHRSAMC9   SHRSAMC8   SHRSAMC7   SHRSAMC6                 SHRSAMC5   SHRSAMC4   SHRSAMC3   SHRSAMC2       SHRSAMC1    SHRSAMC0    0000

                                       ADCON3L    0308   REFSEL2     REFSEL1     REFSEL0         SUSPEND     SUSPCIE               SUSPRDY        SHRSAMP    CNVRTCH    SWLCTRG                  SWCTRG     CNVCHSEL5  CNVCHSEL4  CNVCHSEL3  CNVCHSEL2      CNVCHSEL1   CNVCHSEL0   0000

                                       ADCON3H    030A   CLKSEL1     CLKSEL0     CLKDIV5         CLKDIV4     CLKDIV3               CLKDIV2        CLKDIV1    CLKDIV0    SHREN                      —        —          —          C3EN       C2EN           C1EN        C0EN        0000

                                       ADCON4L    030C   —           —           —               —           SYNCTRG3              SYNCTRG2       SYNCTRG1   SYNCTRG0   —                          —        —          —          SAMC3EN    SAMC2EN        SAMC1EN     SAMC0EN     0000

                                       ADCON4H    030E   —           —           —               —                        —        —              —          —          C3CHS1                   C3CHS0     C2CHS1     C2CHS0     C1CHS1     C1CHS0         C0CHS1      C0CHS0      0000

                                       ADMOD0L    0310   DIFF7       SIGN7       DIFF6           SIGN6                    DIFF5    SIGN5          DIFF3      SIGN4      DIFF3                      SIGN3    DIFF2      SIGN2      DIFF1      SIGN1          DIFF0       SIGN0       0000

                                       ADMOD0H    0312   DIFF15(1)   SIGN15(1)   DIFF14(2)       SIGN14(2)   DIFF13(1)             SIGN13(1)      DIFF12(2)  SIGN12(2)  DIFF11(2)                SIGN11(2)  DIFF10(2)  SIGN10(2)  DIFF9(2)   SIGN9(2)       DIFF8(2)    SIGN8(2)    0000

                                       ADMOD1L    0314   —           —           —               —           DIFF21                SIGN21         DIFF20     SIGN20     DIFF19                   SIGN19     DIFF18     SIGN18     DIFF17(2)  SIGN17(2)      DIFF16(1)   SIGN16(1)   0000

                                       ADIEL      0320   IE15(1)     IE14(2)     IE13(1)         IE12(2)                  IE11(2)  IE10(2)        IE9(2)     IE8(2)     IE7                        IE6      IE5        IE4        IE3        IE2            IE1         IE0         0000

                                       ADIEH      0322   —           —           —               —                        —        —              —          —          —                          —        IE21       IE20       IE19       IE18           IE17(2)     IE16(1)     0000

                                       ADSTATL    0330   AN15RDY(1)  AN14RDY(2)  AN13RDY(1)      AN12RDY(2)  AN11RDY(2)            AN10RDY(2)     AN9RDY(2)  AN8RDY(2)  AN7RDY                   AN6RDY     AN5RDY     AN4RDY     AN3RDY     AN2RDY         AN1RDY      AN0RDY      0000

                                       ADSTATH    0332   —           —           —               —                        —        —              —          —          —                          —        AN21RDY    AN20RDY    AN19RDY    AN18RDY        AN17RDY(2)  AN16RDY(1)  0000

                                       ADCMP0ENL  0338   CMPEN15(1)  CMPEN14(2)  CMPEN13(1)      CMPEN12(2)  CMPEN11(2)            CMPEN10(2)     CMPEN9(2)  CMPEN8(2)  CMPEN7                   CMPEN6     CMPEN5     CMPEN4     CMPEN3     CMPEN2         CMPEN1      CMPEN0      0000

                                       ADCMP0ENH  033A   —           —           —               —                        —        —              —          —          —                          —        CMPEN21    CMPEN20    CMPEN19    CMPEN18        CMPEN17(2)  CMPEN16(1)  0000

                                       ADCMP0LO   033C                                                                                                       ADC Comparator 0 Low Value Register                                                                                    0000

                                       ADCMP0HI   033E                                                                                                       ADC Comparator 0 High Value Register                                                                                   0000

                                       ADCMP1ENL  0340   CMPEN15(1)  CMPEN14(2)  CMPEN13(1)      CMPEN12(2)  CMPEN11(2)            CMPEN10(2)     CMPEN9(2)  CMPEN8(2)  CMPEN7                   CMPEN6     CMPEN5     CMPEN4     CMPEN3     CMPEN2         CMPEN1      CMPEN0      0000    FAMILY

                                       ADCMP1ENH  0342   —           —           —               —                        —        —              —          —          —                          —        CMPEN21    CMPEN20    CMPEN19    CMPEN18        CMPEN17(2)  CMPEN16(1)  0000

                                       ADCMP1LO   0344                                                                                                       ADC Comparator 1 Low Value Register                                                                                    0000

                                       ADCMP1HI   0346                                                                                                       ADC Comparator 1 High Value Register                                                                                   0000

                                       ADFLDAT    0368                                                                                                       ADC Filter 0 Results Data Register                                                                                     0000

                                       ADFL1CON   036A   FLEN        MODE1       MODE0           OVRSAM2     OVRSAM1               OVRSAM0        IE         RDY        —                          —        —          FLCHSEL4   FLCHSEL3   FLCHSEL2       FLCHSEL1    FLCHSEL0    0000

                                       ADFL1DAT   0368                                                                                                       ADC Filter 1 Results Data Register                                                                                     0000

                                       ADFL0CON   036A   FLEN        MODE1       MODE0           OVRSAM2     OVRSAM1               OVRSAM0        IE         RDY        —                          —        —          FLCHSEL4   FLCHSEL3   FLCHSEL2       FLCHSEL1    FLCHSEL0    0000

                                       ADTRIG0L   0380   —           —           —                                                 TRGSRC1<4:0>                         —                          —        —                                TRGSRC0<4:0>                           0000

                                       ADTRIG0H   0382   —           —           —                                                 TRGSRC3<4:0>                         —                          —        —                                TRGSRC2<4:0>                           0000

 2013-2017 Microchip Technology Inc.  ADTRIG1L   0384   —           —           —                                                 TRGSRC5<4:0>                         —                          —        —                                TRGSRC4<4:0>                           0000

                                       ADTRIG1H   0386   —           —           —                                                 TRGSRC7<4:0>                         —                          —        —                                TRGSRC6<4:0>                           0000

                                       ADTRIG2L   0388   —           —           —                                                 TRGSRC9<4:0>                         —                          —        —                                TRGSRC8<4:0>                           0000

                                       ADTRIG2H   038A   —           —           —                                                 TRGSRC11<4:0>                        —                          —        —                                TRGSRC10<4:0>                          0000

                                       ADTRIG3L   038C   —           —           —                                                 TRGSRC13<4:0>                        —                          —        —                                TRGSRC12<4:0>                          0000

                                       ADTRIG3H   038E   —           —           —                                                 TRGSRC15<4:0>                        —                          —        —                                TRGSRC14<4:0>                          0000

                                       ADTRIG4L   0390   —           —           —                                                 TRGSRC17<4:0>                        —                          —        —                                TRGSRC16<4:0>                          0000

                                       ADTRIG4H   0392   —           —           —                                                 TRGSRC19<4:0>                        —                          —        —                                TRGSRC18<4:0>                          0000

                                       ADTRIG5L   0394   —           —           —                                                 TRGSRC21<4:0>                        —                          —        —                                TRGSRC20<4:0>                          0000

                                       ADCMP0CON  03A0   —           —           —               CHNL4       CHNL3                 CHNL2          CHNL1      CHNL0      CMPEN                      IE       STAT       BTWN       HIHI       HILO           LOHI        LOLO        0000

                                       ADCMP1CON  03A4   —           —           —               CHNL4       CHNL3                 CHNL2          CHNL1      CHNL0      CMPEN                      IE       STAT       BTWN       HIHI       HILO           LOHI        LOLO        0000

                                       Legend:    — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note   1:  Implemented on dsPIC33EPXXGS506 devices only.

                                              2:  Implemented on dsPIC33EPXXGS504/505 and dsPIC33EPXXGS506 devices only.
 2013-2017 Microchip Technology Inc.  TABLE 4-16:       ADC REGISTER MAP (CONTINUED)

                                             SFR  Addr.  Bit 15       Bit 14       Bit 13        Bit 12                   Bit 11  Bit 10       Bit 9       Bit 8       Bit 7    Bit 6    Bit 5     Bit 4     Bit 3     Bit 2     Bit 1        Bit 0        All

                                       Name                                                                                                                                                                                                                Resets

                                       ADLVLTRGL  03D0   LVLEN15(1)   LVLEN14      LVLEN13(1)    LVLEN12(2)   LVLEN11(2)          LVLEN10(2)   LVLEN9(2)   LVLEN8(2)   LVLEN7   LVLEN6   LVLEN5    LVLEN4    LVLEN3    LVLEN2    LVLEN1       LVLEN0       0000

                                       ADLVLTRGH  03D2   —            —            —             —                        —       —            —           —           —        —        LVLEN21   LVLEN20   LVLEN19   LVLEN18   LVLEN17(2)   LVLEN16(1)   0000

                                       ADCORE0L   03D4   —            —            —             —                        —       —                                                         SAMC<9:0>                                                      0000

                                       ADCORE0H   03D6   —            —            —             EISEL2       EISEL1              EISEL0       RES1        RES0        —        ADCS6    ADCS5     ADCS4     ADCS3     ADCS2     ADCS1        ADCS0        0000

                                       ADCORE1L   03D8   —            —            —             —                        —       —                                                         SAMC<9:0>                                                      0000

                                       ADCORE1H   03DA   —            —            —             EISEL2       EISEL1              EISEL0       RES1        RES0        —        ADCS6    ADCS5     ADCS4     ADCS3     ADCS2     ADCS1        ADCS0        0000

                                       ADCORE2L   03DC   —            —            —             —                        —       —                                                         SAMC<9:0>                                                      0000

                                       ADCORE2H   03DE   —            —            —             EISEL2       EISEL1              EISEL0       RES1        RES0        —        ADCS6    ADCS5     ADCS4     ADCS3     ADCS2     ADCS1        ADCS0        0000

                                       ADCORE3L   03E0   —            —            —             —                        —       —                                                         SAMC<9:0>                                                      0000

                                       ADCORE3H   03E2   —            —            —             EISEL2       EISEL1              EISEL0       RES1        RES0        —        ADCS6    ADCS5     ADCS4     ADCS3     ADCS2     ADCS1        ADCS0        0000

                                       ADEIEL     03F0   EIEN15(1)    EIEN14(2)    EIEN13(1)     EIEN12(2)    EIEN11(2)           EIEN10(2)    EIEN9(2)    EIEN8(2)    EIEN7    EIEN6    EIEN5     EIEN4     EIEN3     EIEN2     EIEN1        EIEN0        0000

                                       ADEIEH     03F2   —            —            —             —                        —       —            —           —           —        —        EIEN21    EIEN20    EIEN19    EIEN18    EIEN17(2)    EIEN16(1)    0000

                                       ADEISTATL  03F8   EISTAT15(1)  EISTAT14(2)  EISTAT13(1)   EISTAT12(2)  EISTAT11(2)         EISTAT10(2)  EISTAT9(2)  EISTAT8(2)  EISTAT7  EISTAT6  EISTAT5   EISTAT4   EISTAT3   EISTAT2   EISTAT1      EISTAT0      0000

                                       ADEISTATH  03FA   —            —            —             —                        —       —            —           —           —        —        EISTAT21  EISTAT20  EISTAT19  EISTAT18  EISTAT17(2)  EISTAT16(1)  0000    dsPIC33EPXXGS50X FAMILY

                                       ADCON5L    0400   SHRRDY       —            —             —            C3RDY               C2RDY        C1RDY       C0RDY       SHRPWR   —        —             —     C3PWR     C2PWR     C1PWR        C0PWR        0000

                                       ADCON5H    0402   —            —            —             —            WARMTIME3           WARMTIME2    WARMTIME1   WARMTIME0   SHRCIE   —        —             —     C3CIE     C2CIE     C1CIE        C0CIE        0000

                                       ADCAL0L    0404   CAL1RDY      —            —             —                        —       CAL1DIFF     CAL1EN      CAL1RUN     CAL0RDY  —        —             —     —         CAL0DIFF  CAL0EN       CAL0RUN      0000

                                       ADCAL0H    0406   CAL3RDY      —            —             —                        —       CAL3DIFF     CAL3EN      CAL3RUN     CAL2RDY  —        —             —     —         CAL2DIFF  CAL2EN       CAL2RUN      0000

                                       ADCAL1H    040A   CSHRRDY      —            —             —                        —       CSHRDIFF     CSHREN      CSHRRUN     —        —        —             —     —         —         —            —            0000

                                       ADCBUF0    040C                                                                                                     ADC Data Buffer 0                                                                               0000

                                       ADCBUF1    040E                                                                                                     ADC Data Buffer 1                                                                               0000

                                       ADCBUF2    0410                                                                                                     ADC Data Buffer 2                                                                               0000

                                       ADCBUF3    0412                                                                                                     ADC Data Buffer 3                                                                               0000

                                       ADCBUF4    0414                                                                                                     ADC Data Buffer 4                                                                               0000

                                       ADCBUF5    0416                                                                                                     ADC Data Buffer 5                                                                               0000

                                       ADCBUF6    041B                                                                                                     ADC Data Buffer 6                                                                               0000

                                       ADCBUF7    041A                                                                                                     ADC Data Buffer 7                                                                               0000

                                       ADCBUF8    041C                                                                                                     ADC Data Buffer 8                                                                               0000

                                       ADCBUF9    041E                                                                                                     ADC Data Buffer 9                                                                               0000

                                       ADCBUF10   0420                                                                                                     ADC Data Buffer 10                                                                              0000

                                       ADCBUF11   0422                                                                                                     ADC Data Buffer 11                                                                              0000

                                       ADCBUF12   0424                                                                                                     ADC Data Buffer 12                                                                              0000

                                       ADCBUF13   0426                                                                                                     ADC Data Buffer 13                                                                              0000

                                       ADCBUF14   0428                                                                                                     ADC Data Buffer 14                                                                              0000

                                       ADCBUF15   042A                                                                                                     ADC Data Buffer 15                                                                              0000

DS70005127D-page 55                    ADCBUF16   042C                                                                                                     ADC Data Buffer 16                                                                              0000

                                       ADCBUF17   042E                                                                                                     ADC Data Buffer 17                                                                              0000

                                       ADCBUF18   0430                                                                                                     ADC Data Buffer 18                                                                              0000

                                       ADCBUF19   0432                                                                                                     ADC Data Buffer 19                                                                              0000

                                       ADCBUF20   0434                                                                                                     ADC Data Buffer 20                                                                              0000

                                       ADCBUF21   0436                                                                                                     ADC Data Buffer 21                                                                              0000

                                       Legend:    — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note  1:   Implemented on dsPIC33EPXXGS506 devices only.

                                             2:   Implemented on dsPIC33EPXXGS504/505 and dsPIC33EPXXGS506 devices only.
DS70005127D-page 56                    TABLE    4-17:  PERIPHERAL PIN                       SELECT OUTPUT REGISTER MAP FOR                      dsPIC33EPXXGS502 DEVICES                                                    dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15       Bit 14      Bit 13      Bit 12   Bit 11   Bit 10          Bit 9    Bit 8    Bit 7  Bit 6  Bit 5    Bit 4    Bit 3    Bit 2    Bit 1    Bit 0    All

                                       Name                                                                                                                                                                         Resets

                                       RPOR0    0670   —            —           RP33R5      RP33R4   RP33R3   RP33R2          RP33R1   RP33R0   —      —      RP32R5   RP32R4   RP32R3   RP32R2   RP32R1   RP32R0   0000

                                       RPOR1    0672   —            —           RP35R5      RP35R4   RP35R3   RP35R2          RP35R1   RP35R0   —      —      RP34R5   RP34R4   RP34R3   RP34R2   RP34R1   RP34R0   0000

                                       RPOR2    0674   —            —           RP37R5      RP37R4   RP37R3   RP37R2          RP37R1   RP37R0   —      —      RP36R5   RP36R4   RP36R3   RP36R2   RP36R1   RP36R0   0000

                                       RPOR3    0676   —            —           RP39R5      RP39R4   RP39R3   RP39R2          RP39R1   RP39R0   —      —      RP38R5   RP38R4   RP38R3   RP38R2   RP38R1   RP38R0   0000

                                       RPOR4    0678   —            —           RP41R5      RP41R4   RP41R3   RP41R2          RP41R1   RP41R0   —      —      RP40R5   RP40R4   RP40R3   RP40R2   RP40R1   RP40R0   0000

                                       RPOR5    067A   —            —           RP43R5      RP43R4   RP43R3   RP43R2          RP43R1   RP43R0   —      —      RP42R5   RP42R4   RP42R3   RP42R2   RP42R1   RP42R0   0000

                                       RPOR6    067C   —            —           RP45R5      RP45R4   RP45R3   RP45R2          RP45R1   RP45R0   —      —      RP44R5   RP44R4   RP44R3   RP44R2   RP44R1   RP44R0   0000

                                       RPOR7    067E   —            —           RP47R5      RP47R4   RP47R3   RP47R2          RP47R1   RP47R0   —      —      RP46R5   RP46R4   RP46R3   RP46R2   RP46R1   RP46R0   0000

                                       RPOR16   0690   —            —           RP177R5     RP177R4  RP177R3  RP177R2         RP177R1  RP177R0  —      —      RP176R5  RP176R4  RP176R3  RP176R2  RP176R1  RP176R0  0000

                                       RPOR17   0692   —            —           RP179R5     RP179R4  RP179R3  RP179R2         RP179R1  RP179R0  —      —      RP178R5  RP178R4  RP178R3  RP178R2  RP178R1  RP178R0  0000

                                       RPOR18   0694   —            —           RP181R5     RP181R4  RP181R3  RP181R2         RP181R1  RP181R0  —      —      RP180R5  RP180R4  RP180R3  RP180R2  RP180R1  RP180R0  0000

                                       Legend:  — = unimplemented,  read    as  ‘0’. Reset  values are shown in hexadecimal.

                                       TABLE    4-18:  PERIPHERAL PIN                       SELECT OUTPUT REGISTER MAP FOR                      dsPIC33EPXXGS504/505 DEVICES

                                       SFR      Addr.  Bit 15       Bit 14      Bit 13      Bit 12   Bit 11   Bit 10          Bit 9    Bit 8    Bit 7  Bit 6  Bit 5    Bit 4    Bit 3    Bit 2    Bit 1    Bit 0    All

                                       Name                                                                                                                                                                         Resets  FAMILY

                                       RPOR0    0670   —            —           RP33R5      RP33R4   RP33R3   RP33R2          RP33R1   RP33R0   —      —      RP32R5   RP32R4   RP32R3   RP32R2   RP32R1   RP32R0   0000

                                       RPOR1    0672   —            —           RP35R5      RP35R4   RP35R3   RP35R2          RP35R1   RP35R0   —      —      RP34R5   RP34R4   RP34R3   RP34R2   RP34R1   RP34R0   0000

                                       RPOR2    0674   —            —           RP37R5      RP37R4   RP37R3   RP37R2          RP37R1   RP37R0   —      —      RP36R5   RP36R4   RP36R3   RP36R2   RP36R1   RP36R0   0000

                                       RPOR3    0676   —            —           RP39R5      RP39R4   RP39R3   RP39R2          RP39R1   RP39R0   —      —      RP38R5   RP38R4   RP38R3   RP38R2   RP38R1   RP38R0   0000

                                       RPOR4    0678   —            —           RP41R5      RP41R4   RP41R3   RP41R2          RP41R1   RP41R0   —      —      RP40R5   RP40R4   RP40R3   RP40R2   RP40R1   RP40R0   0000

                                       RPOR5    067A   —            —           RP43R5      RP43R4   RP43R3   RP43R2          RP43R1   RP43R0   —      —      RP42R5   RP42R4   RP42R3   RP42R2   RP42R1   RP42R0   0000

                                       RPOR6    067C   —            —           RP45R5      RP45R4   RP45R3   RP45R2          RP45R1   RP45R0   —      —      RP44R5   RP44R4   RP44R3   RP44R2   RP44R1   RP44R0   0000

 2013-2017 Microchip Technology Inc.  RPOR7    067E   —            —           RP47R5      RP47R4   RP47R3   RP47R2          RP47R1   RP47R0   —      —      RP46R5   RP46R4   RP46R3   RP46R2   RP46R1   RP46R0   0000

                                       RPOR8    0680   —            —           RP49R5      RP49R4   RP49R3   RP49R2          RP49R1   RP49R0   —      —      RP48R5   RP48R4   RP48R3   RP48R2   RP48R1   RP48R0   0000

                                       RPOR9    0682   —            —           RP51R5      RP51R4   RP51R3   RP51R2          RP51R1   RP51R0   —      —      RP50R5   RP50R4   RP50R3   RP50R2   RP50R1   RP50R0   0000

                                       RPOR10   0684   —            —           RP53R5      RP53R4   RP53R3   RP53R2          RP53R1   RP53R0   —      —      RP52R5   RP52R4   RP52R3   RP52R2   RP52R1   RP52R0   0000

                                       RPOR11   0686   —            —           RP55R5      RP55R4   RP55R3   RP55R2          RP55R1   RP55R0   —      —      RP54R5   RP54R4   RP54R3   RP54R2   RP54R1   RP54R0   0000

                                       RPOR12   0688   —            —           RP57R5      RP57R4   RP57R3   RP57R2          RP57R1   RP57R0   —      —      RP56R5   RP56R4   RP56R3   RP56R2   RP56R1   RP56R0   0000

                                       RPOR13   068A   —            —           RP59R5      RP59R4   RP59R3   RP59R2          RP59R1   RP59R0   —      —      RP58R5   RP58R4   RP58R3   RP58R2   RP58R1   RP58R0   0000

                                       RPOR14   068C   —            —           RP61R5      RP61R4   RP61R3   RP61R2          RP61R1   RP61R0   —      —      RP60R5   RP60R4   RP60R3   RP60R2   RP60R1   RP60R0   0000

                                       RPOR16   0690   —            —           RP177R5     RP177R4  RP177R3  RP177R2         RP177R1  RP177R0  —      —      RP176R5  RP176R4  RP176R3  RP176R2  RP176R1  RP176R0  0000

                                       RPOR17   0692   —            —           RP179R5     RP179R4  RP179R3  RP179R2         RP179R1  RP179R0  —      —      RP178R5  RP178R4  RP178R3  RP178R2  RP178R1  RP178R0  0000

                                       RPOR18   0694   —            —           RP181R5     RP181R4  RP181R3  RP181R2         RP181R1  RP181R0  —      —      RP180R5  RP180R4  RP180R3  RP180R2  RP180R1  RP180R0  0000

                                       Legend:  — = unimplemented,  read    as  ‘0’. Reset  values are shown in hexadecimal.
 2013-2017 Microchip Technology Inc.  TABLE    4-19:  PERIPHERAL PIN                       SELECT OUTPUT REGISTER MAP FOR                      dsPIC33EPXXGS506 DEVICES

                                       SFR      Addr.  Bit 15       Bit 14      Bit 13      Bit 12   Bit 11   Bit 10          Bit 9    Bit 8    Bit 7  Bit 6  Bit 5    Bit 4    Bit 3    Bit 2    Bit 1    Bit 0    All

                                       Name                                                                                                                                                                         Resets

                                       RPOR0    0670   —            —           RP33R5      RP33R4   RP33R3   RP33R2          RP33R1   RP33R0   —      —      RP32R5   RP32R4   RP32R3   RP32R2   RP32R1   RP32R0   0000

                                       RPOR1    0672   —            —           RP35R5      RP35R4   RP35R3   RP35R2          RP35R1   RP35R0   —      —      RP34R5   RP34R4   RP34R3   RP34R2   RP34R1   RP34R0   0000

                                       RPOR2    0674   —            —           RP37R5      RP37R4   RP37R3   RP37R2          RP37R1   RP37R0   —      —      RP36R5   RP36R4   RP36R3   RP36R2   RP36R1   RP36R0   0000

                                       RPOR3    0676   —            —           RP39R5      RP39R4   RP39R3   RP39R2          RP39R1   RP39R0   —      —      RP38R5   RP38R4   RP38R3   RP38R2   RP38R1   RP38R0   0000

                                       RPOR4    0678   —            —           RP41R5      RP41R4   RP41R3   RP41R2          RP41R1   RP41R0   —      —      RP40R5   RP40R4   RP40R3   RP40R2   RP40R1   RP40R0   0000

                                       RPOR5    067A   —            —           RP43R5      RP43R4   RP43R3   RP43R2          RP43R1   RP43R0   —      —      RP42R5   RP42R4   RP42R3   RP42R2   RP42R1   RP42R0   0000

                                       RPOR6    067C   —            —           RP45R5      RP45R4   RP45R3   RP45R2          RP45R1   RP45R0   —      —      RP44R5   RP44R4   RP44R3   RP44R2   RP44R1   RP44R0   0000

                                       RPOR7    067E   —            —           RP47R5      RP47R4   RP47R3   RP47R2          RP47R1   RP47R0   —      —      RP46R5   RP46R4   RP46R3   RP46R2   RP46R1   RP46R0   0000

                                       RPOR8    0680   —            —           RP49R5      RP49R4   RP49R3   RP49R2          RP49R1   RP49R0   —      —      RP48R5   RP48R4   RP48R3   RP48R2   RP48R1   RP48R0   0000

                                       RPOR9    0682   —            —           RP51R5      RP51R4   RP51R3   RP51R2          RP51R1   RP51R0   —      —      RP50R5   RP50R4   RP50R3   RP50R2   RP50R1   RP50R0   0000

                                       RPOR10   0684   —            —           RP53R5      RP53R4   RP53R3   RP53R2          RP53R1   RP53R0   —      —      RP52R5   RP52R4   RP52R3   RP52R2   RP52R1   RP52R0   0000    dsPIC33EPXXGS50X FAMILY

                                       RPOR11   0686   —            —           RP55R5      RP55R4   RP55R3   RP55R2          RP55R1   RP55R0   —      —      RP54R5   RP54R4   RP54R3   RP54R2   RP54R1   RP54R0   0000

                                       RPOR12   0688   —            —           RP57R5      RP57R4   RP57R3   RP57R2          RP57R1   RP57R0   —      —      RP56R5   RP56R4   RP56R3   RP56R2   RP56R1   RP56R0   0000

                                       RPOR13   068A   —            —           RP59R5      RP59R4   RP59R3   RP59R2          RP59R1   RP59R0   —      —      RP58R5   RP58R4   RP58R3   RP58R2   RP58R1   RP58R0   0000

                                       RPOR14   068C   —            —           RP61R5      RP61R4   RP61R3   RP61R2          RP61R1   RP61R0   —      —      RP60R5   RP60R4   RP60R3   RP60R2   RP60R1   RP60R0   0000

                                       RPOR15   068E   —            —           RP63R5      RP63R4   RP63R3   RP63R2          RP63R1   RP63R0   —      —      RP62R5   RP62R4   RP62R3   RP62R2   RP62R1   RP62R0   0000

                                       RPOR16   0690   —            —           RP177R5     RP177R4  RP177R3  RP177R2         RP177R1  RP177R0  —      —      RP176R5  RP176R4  RP176R3  RP176R2  RP176R1  RP176R0  0000

                                       RPOR17   0692   —            —           RP179R5     RP179R4  RP179R3  RP179R2         RP179R1  RP179R0  —      —      RP178R5  RP178R4  RP178R3  RP178R2  RP178R1  RP178R0  0000

                                       RPOR18   0694   —            —           RP181R5     RP181R4  RP181R3  RP181R2         RP181R1  RP181R0  —      —      RP180R5  RP180R4  RP180R3  RP180R2  RP180R1  RP180R0  0000

                                       Legend:  — = unimplemented,  read    as  ‘0’. Reset  values are shown in hexadecimal.

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DS70005127D-page 58                    TABLE 4-20:     PERIPHERAL PIN SELECT INPUT REGISTER MAP                                                                                                                               dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15    Bit 14    Bit 13    Bit 12    Bit 11                   Bit 10    Bit 9     Bit 8     Bit 7   Bit 6   Bit 5   Bit 4   Bit 3   Bit 2   Bit 1   Bit 0   All

                                       Name                                                                                                                                                                           Resets

                                       RPINR0   06A0                                 INT1R<7:0>                                                       —       —       —       —       —       —       —       —       0000

                                       RPINR1   06A2   —         —         —         —         —                        —         —         —                                 INT2R<7:0>                              0000

                                       RPINR2   06A4                                 T1CKR<7:0>                                                       —       —       —       —       —       —       —       —       0000

                                       RPINR3   06A6   T3CKR7    T3CKR6    T3CKR5    T3CKR4    T3CKR3                   T3CKR2    T3CKR1    T3CKR0    T2CKR7  T2CKR6  T2CKR5  T2CKR4  T2CKR3  T2CKR2  T2CKR1  T2CKR0  0000

                                       RPINR7   06AE   IC2R7     IC2R6     IC2R5     IC2R4     IC2R3                    IC2R2     IC2R1     IC2R0     IC1R7   IC1R6   IC1R5   IC1R4   IC1R3   IC1R2   IC1R1   IC1R0   0000

                                       RPINR8   06B0   IC4R7     IC4R6     IC4R5     IC4R4     IC4R3                    IC4R2     IC4R1     IC4R0     IC3R7   IC3R6   IC3R5   IC3R4   IC3R3   IC3R2   IC3R1   IC3R0   0000

                                       RPINR11  06B6   —         —         —         —         —                        —         —         —                                 OCFAR<7:0>                              0000

                                       RPINR12  06B8   FLT2R7    FLT2R6    FLT2R5    FLT2R4    FLT2R3                   FLT2R2    FLT2R1    FLT2R0    FLT1R7  FLT1R6  FLT1R5  FLT1R4  FLT1R3  FLT1R2  FLT1R1  FLT1R0  0000

                                       RPINR13  06BA   FLT4R7    FLT4R6    FLT4R5    FLT4R4    FLT4R3                   FLT4R2    FLT4R1    FLT4R0    FLT3R7  FLT3R6  FLT3R5  FLT3R4  FLT3R3  FLT3R2  FLT3R1  FLT3R0  0000

                                       RPINR18  06C4   U1CTSR7   U1CTSR6   U1CTSR5   U1CTSR4   U1CTSR3                  U1CTSR2   U1CTSR1   U1CTS0    U1RXR7  U1RXR6  U1RXR5  U1RXR4  U1RXR3  U1RXR2  U1RXR1  U1RXR0  0000

                                       RPINR19  06C6   U2CTSR7   U2CTSR6   U2CTSR5   U2CTSR4   U2CTSR3                  U2CTSR2   U2CTSR1   U2CTSR0   U2RXR7  U2RXR6  U2RXR5  U2RXR4  U2RXR3  U2RXR2  U2RXR1  U2RXR0  0000

                                       RPINR20  06C8   SCK1INR7  SCK1INR6  SCK1INR5  SCK1INR4  SCK1INR3                 SCK1INR2  SCK1INR1  SCK1INR0  SDI1R7  SDI1R6  SDI1R5  SDI1R4  SDI1R3  SDI1R2  SDI1R1  SDI1R0  0000

                                       RPINR21  06CA   —         —         —         —         —                        —         —         —                                 SS1R<7:0>                               0000

                                       RPINR22  06CC   SCK2INR7  SCK2INR6  SCK2INR5  SCK2INR4  SCK2INR3                 SCK2INR2  SCK2INR1  SCK2INR0  SDI2R7  SDI2R6  SDI2R5  SDI2R4  SDI2R3  SDI2R2  SDI2R1  SDI2R0  0000

                                       RPINR23  06CE   —         —         —         —         —                        —         —         —                                 SS2R<7:0>                               0000

                                       RPINR37  06EA                                 SYNCI1R<7:0>                                                     —       —       —       —       —       —       —       —       0000    FAMILY

                                       RPINR38  06EC   —         —         —         —         —                        —         —         —                                 SYNCI2R<7:0>                            0000

                                       RPINR42  06F4   FLT6R7    FLT6R6    FLT6R5    FLT6R4    FLT6R3                   FLT6R2    FLT6R1    FLT6R0    FLT5R7  FLT5R6  FLT5R5  FLT5R4  FLT5R3  FLT5R2  FLT5R1  FLT5R0  0000

                                       RPINR43  06F6   FLT8R7    FLT8R6    FLT8R5    FLT8R4    FLT8R3                   FLT8R2    FLT8R1    FLT8R0    FLT7R7  FLT7R6  FLT7R5  FLT7R4  FLT7R3  FLT7R2  FLT7R1  FLT7R0  0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

 2013-2017 Microchip Technology Inc.
 2013-2017 Microchip Technology Inc.  TABLE 4-21:       NVM REGISTER MAP

                                             SFR        Addr.    Bit 15    Bit 14         Bit 13      Bit 12      Bit 11     Bit 10     Bit 9         Bit 8  Bit 7     Bit 6     Bit 5       Bit 4    Bit 3    Bit 2    Bit 1        Bit 0  All

                                       Name                                                                                                                                                                                                 Resets

                                       NVMCON            0728    WR        WREN           WRERR       NVMSIDL     SFTSWP     P2ACTIV    RPDF      URERR         —      —         —           —        NVMOP3   NVMOP2   NVMOP1   NVMOP0     0000

                                       NVMADR            072A                                                                                  NVMADR<15:0>                                                                                 0000

                                       NVMADRU           072C    —         —              —           —           —          —          —             —                                      NVMADR<23:16>                                  0000

                                       NVMKEY            072E    —         —              —           —           —          —          —             —                                      NVMKEY<7:0>                                    0000

                                       NVMSRCADR         0730                                                     NVM Source Data     Address  Register, Lower Word (NVMSRCADR<15:0>)                                                       0000

                                       NVMSRCADRH        0732    —         —              —           —           —          —          —             —             NVM Source Data Address  Register, Upper Byte (NVMSRCADR<23:16>         0000

                                       Legend:    — = unimplemented, read  as ‘0’. Reset  values are  shown in hexadecimal.

                                       TABLE 4-22:       SYSTEM CONTROL REGISTER MAP

                                       SFR        Addr.  Bit 15  Bit 14    Bit 13         Bit 12      Bit 11      Bit 10     Bit 9             Bit 8         Bit 7     Bit 6     Bit 5       Bit 4    Bit 3    Bit 2    Bit 1        Bit 0  All     dsPIC33EPXXGS50X FAMILY

                                       Name                                                                                                                                                                                                 Resets

                                       RCON       0740   TRAPR   IOPUWR       —           —           VREGSF      —          CM            VREGS             EXTR      SWR       SWDTEN      WDTO     SLEEP    IDLE     BOR          POR    Note 1

                                       OSCCON     0742   —       COSC2     COSC1          COSC0       —           NOSC2      NOSC1         NOSC0             CLKLOCK   IOLOCK    LOCK        —        CF       —        —            OSWEN  Note 2

                                       CLKDIV     0744   ROI     DOZE2     DOZE1          DOZE0       DOZEN       FRCDIV2    FRCDIV1    FRCDIV0              PLLPOST1  PLLPOST0  —           PLLPRE4  PLLPRE3  PLLPRE2  PLLPRE1  PLLPRE0    3040

                                       PLLFBD     0746   —           —        —           —           —           —          —                                                      PLLDIV<8:0>                                             0030

                                       OSCTUN     0748   —           —        —           —           —           —          —                 —             —         —                              TUN<5:0>                              0000

                                       LFSR       074C   —                                                                                            LFSR<14:0>                                                                            0000

                                       REFOCON    074E   ROON        —     ROSSLP         ROSEL       RODIV3      RODIV2     RODIV1     RODIV0               —         —         —           —        —        —        —            —      0000

                                       ACLKCON    0750   ENAPLL  APLLCK    SELACLK        —           —           APSTSCLR2  APSTSCLR1  APSTSCLR0            ASRCSEL   FRCSEL    —           —        —        —        —            —      2740

                                       Legend:    — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       Note 1:    RCON register Reset values are dependent on the type of Reset.

                                             2:   OSCCON register Reset values are dependent on the Configuration fuses.

DS70005127D-page 59
DS70005127D-page 60                    TABLE 4-23:        PMD REGISTER MAP                                                                                                                                                                                       dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15     Bit 14         Bit 13      Bit 12      Bit 11          Bit 10         Bit 9         Bit 8         Bit 7     Bit 6     Bit 5         Bit 4         Bit 3  Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                              Resets

                                       PMD1     0760   T5MD       T4MD           T3MD        T2MD        T1MD            —       PWMMD                —             I2C1MD    U2MD      U1MD          SPI2MD  SPI1MD              —  —         ADCMD     0000

                                       PMD2     0762   —          —              —           —           IC4MD       IC3MD              IC2MD         IC1MD         —         —         —             —             OC4MD  OC3MD     OC2MD     OC1MD     0000

                                       PMD3     0764   —          —              —           —              —        CMPMD              —             —             —         —         —             —             —             —  I2C2MD    —         0000

                                       PMD4     0766   —          —              —           —              —            —              —             —             —         —         —             —       REFOMD              —  —         —         0000

                                       PMD6     076A   —          —              —           PWM5MD      PWM4MD      PWM3MD      PWM2MD         PWM1MD              —         —         —             —             —             —  —         —         0000

                                       PMD7     076C   —          —              —           —           CMP4MD      CMP3MD      CMP2MD         CMP1MD              —         —         —             —             —             —  PGA1MD    —         0000

                                       PMD8     076E   —          —              —           —              —        PGA2MD             ABGMD         —             —         —         —             —             —             —  CCSMD     —         0000

                                       Legend:  —=     unimplemented, read   as  ‘0’. Reset  values are  shown in hexadecimal.

                                       TABLE 4-24:        CONSTANT-CURRENT SOURCE REGISTER MAP

                                       SFR      Addr.     Bit 15  Bit 14         Bit 13      Bit 12  Bit 11      Bit 10          Bit 9         Bit 8         Bit 7     Bit 6     Bit 5         Bit 4         Bit 3         Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                              Resets

                                       ISRCCON  0500   ISRCEN        —           —           —           —     OUTSEL2      OUTSEL1     OUTSEL0               —            —  ISRCCAL5  ISRCCAL4         ISRCCAL3          ISRCCAL2  ISRCCAL1  ISRCCAL0  0000

                                       Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.

                                       TABLE 4-25:        PROGRAMMABLE GAIN AMPLIFIER REGISTER MAP                                                                                                                                                               FAMILY

                                       SFR      Addr.  Bit 15        Bit 14      Bit 13         Bit 12       Bit 11      Bit 10         Bit 9         Bit 8         Bit 7     Bit 6     Bit 5         Bit 4         Bit 3  Bit 2     Bit 1     Bit 0     All

                                       Name                                                                                                                                                                                                              Resets

                                       PGA1CON  0504   PGAEN      PGAOEN         SELPI2      SELPI1          SELPI0      SELNI2         SELNI1        SELNI0        —         —         —             —             —      GAIN2     GAIN1     GAIN0     0000

                                       PGA1CAL  0506      —               —              —           —         —            —           —             —             —         —                                     PGACAL<5:0>                          0000

                                       PGA2CON  0508   PGAEN      PGAOEN         SELPI2      SELPI1          SELPI0      SELNI2         SELNI1        SELNI0        —         —         —             —             —      GAIN2     GAIN1     GAIN0     0000

                                       PGA2CAL  050A      —               —              —           —         —            —           —             —             —         —                                     PGACAL<5:0>                          0000

 2013-2017 Microchip Technology Inc.  Legend:  — = unimplemented, read as ‘0’. Reset values are shown in hexadecimal.
 2013-2017 Microchip Technology Inc.  TABLE 4-26:        ANALOG COMPARATOR REGISTER MAP

                                       SFR         Addr.  Bit 15     Bit 14   Bit 13   Bit 12   Bit 11   Bit 10                    Bit 9         Bit 8         Bit 7  Bit 6   Bit 5   Bit 4   Bit 3    Bit 2   Bit 1   Bit 0  All

                                       Name                                                                                                                                                                                   Resets

                                       CMP1CON     0540   CMPON      —        CMPSIDL  HYSSEL1  HYSSEL0  FLTREN                    FCLKSEL       DACOE  INSEL1        INSEL0  EXTREF  HYSPOL  CMPSTAT  ALTINP  CMPPOL  RANGE  0000

                                       CMP1DAC     0542   —          —        —        —                                                                              CMREF<11:0>                                             0000

                                       CMP2CON     0544   CMPON      —        CMPSIDL  HYSSEL1  HYSSEL0  FLTREN                    FCLKSEL       DACOE  INSEL1        INSEL0  EXTREF  HYSPOL  CMPSTAT  ALTINP  CMPPOL  RANGE  0000

                                       CMP2DAC     0546   —          —        —        —                                                                              CMREF<11:0>                                             0000

                                       CMP3CON     0548   CMPON      —        CMPSIDL  HYSSEL1  HYSSEL0  FLTREN                    FCLKSEL       DACOE  INSEL1        INSEL0  EXTREF  HYSPOL  CMPSTAT  ALTINP  CMPPOL  RANGE  0000

                                       CMP3DAC     054A   —          —        —        —                                                                              CMREF<11:0>                                             0000

                                       CMP4CON     054C   CMPON      —        CMPSIDL  HYSSEL1  HYSSEL0  FLTREN                    FCLKSEL       DACOE  INSEL1        INSEL0  EXTREF  HYSPOL  CMPSTAT  ALTINP  CMPPOL  RANGE  0000

                                       CMP4DAC     054E   —          —        —        —                                                                              CMREF<11:0>                                             0000

                                       Legend:  —  = unimplemented,  read as  ‘0’. Reset values are shown in hexadecimal.

                                       TABLE    4-27:     JTAG INTERFACE REGISTER MAP                                                                                                                                                 dsPIC33EPXXGS50X FAMILY

                                       SFR         Addr   Bit 15     Bit 14   Bit 13   Bit 12   Bit 11                     Bit 10  Bit 9         Bit 8         Bit 7  Bit 6   Bit 5   Bit 4   Bit 3    Bit 2   Bit 1   Bit 0  All

                                       Name                                                                                                                                                                                   Resets

                                       JDATAH      0FF0   —             —        —        —                                                                           JDATAH<11:0>                                            xxxx

                                       JDATAL      0FF2                                                                                          JDATAL<15:0>                                                                 0000

                                       Legend:  x = unknown value on Reset; — = unimplemented, read as ‘0’. Reset values           are shown in  hexadecimal.

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DS70005127D-page 62                    TABLE    4-28:  PORTA REGISTER MAP FOR dsPIC33EPXXGS502                                                DEVICES                                                                                dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13  Bit 12              Bit 11  Bit 10   Bit 9       Bit 8         Bit 7   Bit 6  Bit 5  Bit 4  Bit 3  Bit 2       Bit 1     Bit 0  All

                                       Name                                                                                                                                                                                  Resets

                                       TRISA    0E00   —               —             —               —           —       —        —           —             —       —      —                    TRISA<4:0>                   001F

                                       PORTA    0E02   —               —             —               —           —       —        —           —             —       —      —                    RA<4:0>                      0000

                                       LATA     0E04   —               —             —               —           —       —        —           —             —       —      —                    LATA<4:0>                    0000

                                       ODCA     0E06   —               —             —               —           —       —        —           —             —       —      —                    ODCA<4:0>                    0000

                                       CNENA    0E08   —               —             —               —           —       —        —           —             —       —      —                    CNIEA<4:0>                   0000

                                       CNPUA    0E0A   —               —             —               —           —       —        —           —             —       —      —                    CNPUA<4:0>                   0000

                                       CNPDA    0E0C   —               —             —               —           —       —        —           —             —       —      —                    CNPDA<4:0>                   0000

                                       ANSELA   0E0E   —               —             —               —           —       —        —           —             —       —      —      —      —                 ANSA<2:0>         0007

                                       Legend:  — = unimplemented,  read as    ‘0’.  Reset   values  are  shown  in hexadecimal.

                                       TABLE    4-29:  PORTB REGISTER MAP FOR dsPIC33EPXXGS502 DEVICES

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13  Bit 12              Bit 11  Bit 10   Bit 9       Bit 8         Bit  7  Bit 6  Bit 5  Bit 4  Bit 3  Bit 2       Bit 1     Bit 0  All

                                       Name                                                                                                                                                                                  Resets

                                       TRISB    0E10                                                                                          TRISB<15:0>                                                                    FFFF

                                       PORTB    0E12                                                                                          RB<15:0>                                                                       xxxx    FAMILY

                                       LATB     0E14                                                                                          LATB<15:0>                                                                     xxxx

                                       ODCB     0E16                                                                                          ODCB<15:0>                                                                     0000

                                       CNENB    0E18                                                                                          CNIEB<15:0>                                                                    0000

                                       CNPUB    0E1A                                                                                          CNPUB<15:0>                                                                    0000

                                       CNPDB    0E1C                                                                                          CNPDB<15:0>                                                                    0000

                                       ANSELB   0E1E   —               —             —               —           —       ANSB<10:9>           —                                   ANSB<7:0>                                  06FF

                                       Legend:  x = unknown value  on  Reset;  —  = unimplemented, read   as ‘0’. Reset  values are shown in  hexadecimal.

 2013-2017 Microchip Technology Inc.
 2013-2017 Microchip Technology Inc.  TABLE    4-30:  PORTA REGISTER MAP FOR dsPIC33EPXXGS504/505 DEVICES

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13  Bit 12              Bit 11          Bit 10       Bit 9      Bit 8         Bit 7  Bit 6      Bit 5    Bit 4  Bit 3  Bit 2       Bit 1     Bit  0  All

                                       Name                                                                                                                                                                                                   Resets

                                       TRISA    0E00   —               —             —               —              —            —            —          —             —         —       —                      TRISA<4:0>                    001F

                                       PORTA    0E02   —               —             —               —              —            —            —          —             —         —       —                      RA<4:0>                       0000

                                       LATA     0E04   —               —             —               —              —            —            —          —             —         —       —                      LATA<4:0>                     0000

                                       ODCA     0E06   —               —             —               —              —            —            —          —             —         —       —                      ODCA<4:0>                     0000

                                       CNENA    0E08   —               —             —               —              —            —            —          —             —         —       —                      CNIEA<4:0>                    0000

                                       CNPUA    0E0A   —               —             —               —              —            —            —          —             —         —       —                      CNPUA<4:0>                    0000

                                       CNPDA    0E0C   —               —             —               —              —            —            —          —             —         —       —                      CNPDA<4:0>                    0000

                                       ANSELA   0E0E   —               —             —               —              —            —            —          —             —         —       —        —      —                 ANSA<2:0>          0007

                                       Legend:  — = unimplemented,  read as    ‘0’.  Reset   values  are  shown  in hexadecimal.

                                       TABLE    4-31:  PORTB REGISTER MAP FOR dsPIC33EPXXGS504/505 DEVICES                                                                                                                                            dsPIC33EPXXGS50X FAMILY

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13          Bit 12      Bit 11          Bit 10       Bit 9      Bit 8         Bit 7  Bit 6      Bit 5    Bit 4  Bit 3  Bit 2       Bit 1     Bit  0  All

                                       Name                                                                                                                                                                                                   Resets

                                       TRISB    0E10                                                                                                     TRISB<15:0>                                                                          FFFF

                                       PORTB    0E12                                                                                                     RB<15:0>                                                                             xxxx

                                       LATB     0E14                                                                                                     LATB<15:0>                                                                           xxxx

                                       ODCB     0E16                                                                                                     ODCB<15:0>                                                                           0000

                                       CNENB    0E18                                                                                                     CNIEB<15:0>                                                                          0000

                                       CNPUB    0E1A                                                                                                     CNPUB<15:0>                                                                          0000

                                       CNPDB    0E1C                                                                                                     CNPDB<15:0>                                                                          0000

                                       ANSELB   0E1E   —               —             —               —              —            ANSB<10:9>              —                    ANSB<7:5>           —             ANSB<3:0>                     06EF

                                       Legend:  x = unknown value  on  Reset;  —  =  unimplemented,       read  as  ‘0’.  Reset  values are shown    in  hexadecimal.

                                       TABLE    4-32:  PORTC REGISTER MAP FOR dsPIC33EPXXGS504/505 DEVICES

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13          Bit 12      Bit 11          Bit 10       Bit 9      Bit 8         Bit 7  Bit   6    Bit 5    Bit 4  Bit 3  Bit 2       Bit 1     Bit  0  All

                                       Name                                                                                                                                                                                                   Resets

                                       TRISC    0E20   —               —                                                                                               TRISC<13:0>                                                            3FFF

                                       PORTC    0E22   —               —                                                                                               RC<13:0>                                                               xxxx

DS70005127D-page 63                    LATC     0E24   —               —                                                                                               LATC<13:0>                                                             xxxx

                                       ODCC     0E26   —               —                                                                                               ODCC<13:0>                                                             0000

                                       CNENC    0E28   —               —                                                                                               CNIEC<13:0>                                                            0000

                                       CNPUC    0E2A   —               —                                                                                               CNPUC<13:0>                                                            0000

                                       CNPDC    0E2C   —               —                                                                                               CNPDC<13:0>                                                            0000

                                       ANSELC   0E2E   —               —             —                              ANSC<12:9>                           —             —               ANSC<6:4>         —                 ANSC<2:0>          1E77

                                       Legend:  x = unknown value  on  Reset;  —  =  unimplemented, read        as ‘0’. Reset values     are  shown  in  hexadecimal.
DS70005127D-page 64                    TABLE    4-33:  PORTA REGISTER MAP FOR dsPIC33EPXXGS506                                                          DEVICES                                                                                     dsPIC33EPXXGS50X

                                       SFR      Addr.  Bit 15          Bit 14     Bit 13     Bit 12            Bit 11           Bit 10       Bit 9      Bit 8         Bit 7   Bit 6      Bit 5  Bit 4  Bit 3  Bit 2       Bit 1      Bit 0  All

                                       Name                                                                                                                                                                                                 Resets

                                       TRISA    0E00   —               —             —       —                     —            —            —          —             —       —          —                    TRISA<4:0>                    001F

                                       PORTA    0E02   —               —             —       —                     —            —            —          —             —       —          —                    RA<4:0>                       0000

                                       LATA     0E04   —               —             —       —                     —            —            —          —             —       —          —                    LATA<4:0>                     0000

                                       ODCA     0E06   —               —             —       —                     —            —            —          —             —       —          —                    ODCA<4:0>                     0000

                                       CNENA    0E08   —               —             —       —                     —            —            —          —             —       —          —                    CNIEA<4:0>                    0000

                                       CNPUA    0E0A   —               —             —       —                     —            —            —          —             —       —          —                    CNPUA<4:0>                    0000

                                       CNPDA    0E0C   —               —             —       —                     —            —            —          —             —       —          —                    CNPDA<4:0>                    0000

                                       ANSELA   0E0E   —               —             —       —                     —            —            —          —             —       —          —      —      —                 ANSA<2:0>          0007

                                       Legend:  — = unimplemented,  read as    ‘0’. Reset    values are  shown in hexadecimal.

                                       TABLE    4-34:  PORTB REGISTER MAP FOR dsPIC33EPXXGS506                                                          DEVICES

                                       SFR      Addr.  Bit 15       Bit 14        Bit 13     Bit 12            Bit 11           Bit 10       Bit 9      Bit 8         Bit  7  Bit 6      Bit 5  Bit 4  Bit 3  Bit 2       Bit 1      Bit 0  All

                                       Name                                                                                                                                                                                                 Resets

                                       TRISB    0E10                                                                                                    TRISB<15:0>                                                                         FFFF

                                       PORTB    0E12                                                                                                    RB<15:0>                                                                            xxxx

                                       LATB     0E14                                                                                                    LATB<15:0>                                                                          xxxx    FAMILY

                                       ODCB     0E16                                                                                                    ODCB<15:0>                                                                          0000

                                       CNENB    0E18                                                                                                    CNIEB<15:0>                                                                         0000

                                       CNPUB    0E1A                                                                                                    CNPUB<15:0>                                                                         0000

                                       CNPDB    0E1C                                                                                                    CNPDB<15:0>                                                                         0000

                                       ANSELB   0E1E   —               —             —       —                     —            ANSB<10:9>              —                     ANSB<7:5>         —             ANSB<3:0>                     06EF

                                       Legend:  x = unknown value  on  Reset;  —  =  unimplemented,      read  as  ‘0’.  Reset  values are shown    in  hexadecimal.

 2013-2017 Microchip Technology Inc.  TABLE    4-35:  PORTC REGISTER MAP FOR dsPIC33EPXXGS506 DEVICES

                                       SFR      Addr.  Bit 15          Bit 14        Bit 13  Bit 12            Bit 11           Bit 10       Bit 9      Bit 8         Bit 7   Bit 6      Bit 5  Bit 4  Bit 3  Bit 2       Bit 1      Bit 0  All

                                       Name                                                                                                                                                                                                 Resets

                                       TRISC    0E20                                                                                                    TRISC<15:0>                                                                         FFFF

                                       PORTC    0E22                                                                                                    RC<15:0>                                                                            xxxx

                                       LATC     0E24                                                                                                    LATC<15:0>                                                                          xxxx

                                       ODCC     0E26                                                                                                    ODCC<15:0>                                                                          0000

                                       CNENC    0E28                                                                                                    CNIEC<15:0>                                                                         0000

                                       CNPUC    0E2A                                                                 &