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ZPSD303V-B-25L

器件型号:ZPSD303V-B-25L
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

32K X 16 OTPROM, 19 I/O, PIA-GENERAL PURPOSE, PQCC44

参数
ZPSD303V-B-25L功能数量 1
ZPSD303V-B-25L端子数量 44
ZPSD303V-B-25L最大工作温度 70 Cel
ZPSD303V-B-25L最小工作温度 0.0 Cel
ZPSD303V-B-25L最大供电/工作电压 5.5 V
ZPSD303V-B-25L最小供电/工作电压 4.5 V
ZPSD303V-B-25L额定供电电压 5 V
ZPSD303V-B-25L输入输出总线数量 19
ZPSD303V-B-25L加工封装描述 塑料, LDCC-44
ZPSD303V-B-25L状态 DISCONTINUED
ZPSD303V-B-25L工艺 CMOS
ZPSD303V-B-25L包装形状 SQUARE
ZPSD303V-B-25L包装尺寸 芯片 CARRIER
ZPSD303V-B-25L表面贴装 Yes
ZPSD303V-B-25L端子形式 J BEND
ZPSD303V-B-25L端子间距 1.27 mm
ZPSD303V-B-25L端子涂层 锡 铅
ZPSD303V-B-25L端子位置
ZPSD303V-B-25L包装材料 塑料/环氧树脂
ZPSD303V-B-25L温度等级 COMMERCIAL
ZPSD303V-B-25L微处理器类型 通用PIA
ZPSD303V-B-25L端口数 3

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ZPSD303V-B-25L器件文档内容

                   PSD3XX ZPSD3XX ZPSD3XXV
             PSD3XXR ZPSD3XXR ZPSD3XXRV

Low Cost Field Programmable Microcontroller Peripherals

FEATURES SUMMARY                            Figure 1. Packages
s Single Supply Voltage:
                                                                        PLDCC44 (J)
    5 V10% for PSD3xx, ZPSD3xx, PSD3xxR,                              CLDCC44 (L)
      ZPSD3xxR                                                           PQFP44 (M)
                                                                         TQFP44 (U)
    2.7 to 5.5 V for ZPSD3xxV, ZPSD3xxRV
s Up to 1 Mbit of EPROM
s Up to 16 Kbit SRAM
s Input Latches
s Programmable I/O ports
s Page Logic
s Programmable Security

January 2002                                                                         1/3
                            PSD3XX Family

                               PSD3XX ZPSD3XX ZPSD3XXV
                              PSD3XXR ZPSD3XXR ZPSD3XXRV
                               Low Cost Microcontroller Peripherals

                                           Table of Contents

1 Introduction ...........................................................................................................................................................1
2 Notation ................................................................................................................................................................2
3 Key Features ........................................................................................................................................................4
4 PSD3XX Family Feature Summary ......................................................................................................................5
5 Partial Listing of Microcontrollers Supported ........................................................................................................6
6 Applications ..........................................................................................................................................................6
7 ZPSD Background ................................................................................................................................................6

       7.1 Integrated Power ManagementTM Operation .............................................................................................7
8 Operating Modes (MCU Configurations) ............................................................................................................10
9 Programmable Address Decoder (PAD).............................................................................................................12
10 I/O Port Functions ...............................................................................................................................................15

       10.1 CSIOPORT Registers..............................................................................................................................15
       10.2 Port A (PA0-PA7).....................................................................................................................................16

                10.2.1 Port A (PA0-PA7) in Multiplexed Address/Data Mode................................................................16
                10.2.2 Port A (PA0-PA7) in Non-Multiplexed Address/Data Mode ........................................................17
       10.3 Port B (PB0-PB7).....................................................................................................................................18
                10.3.1 Port B (PA0-PA7) in Multiplexed Address/Data Mode................................................................18
                10.3.2 Port B (PA0-PA7) in Non-Multiplexed Address/Data Mode ........................................................19
       10.4 Port C (PC0-PC2) ....................................................................................................................................20
       10.5 ALE/AS Input Pin .....................................................................................................................................20
11 PSD Memory ......................................................................................................................................................21
       11.1 EPROM....................................................................................................................................................21
       11.2 SRAM (Optional)......................................................................................................................................21
       11.3 Page Register (Optional) .........................................................................................................................21
       11.4 Programming and Erasure.......................................................................................................................21
12 Control Signals ...................................................................................................................................................22
       12.1 ALE or AS ................................................................................................................................................22
       12.2 WR or R/W...............................................................................................................................................22
       12.3 RD/E/DS (DS option not available on 3X1 devices) ................................................................................22
       12.4 PSEN or PSEN ........................................................................................................................................22
       12.5 A19/CSI ...................................................................................................................................................23
       12.6 Reset Input ..............................................................................................................................................24
13 Program/Data Space and the 8031 ....................................................................................................................26
14 Systems Applications..........................................................................................................................................27
15 Security Mode .....................................................................................................................................................30
16 Power Management............................................................................................................................................30
       16.1 CSI Input..................................................................................................................................................30
       16.2 CMiser Bit ................................................................................................................................................30
       16.3 Turbo Bit (ZPSD Only).............................................................................................................................31
       16.4 Number of Product Terms in the PAD Logic............................................................................................31
       16.5 Composite Frequency of the Input Signals to the PAD Logic..................................................................32
       16.6 Loading on I/O Pins .................................................................................................................................33
17 Calculating Power ...............................................................................................................................................34

i
                            PSD3XX Family

                               PSD3XX ZPSD3XX ZPSD3XXV
                              PSD3XXR ZPSD3XXR ZPSD3XXRV
                               Low Cost Microcontroller Peripherals

                                        Table of Contents (cont.)

18 Specifications......................................................................................................................................................37
       18.1 Absolute Maximum Ratings .....................................................................................................................37
       18.2 Operating Range .....................................................................................................................................37
       18.3 Recommended Operating Conditions......................................................................................................37
       18.4 Pin Capacitance.......................................................................................................................................37
       18.5 AC/DC Characteristics PSD3XX/ZPSD3XX (All 5 V devices) ..............................................................38
       18.6 AC/DC Characteristics PSD3XXV (3 V devices only)...........................................................................39
       18.7 Timing Parameters PSD3XX/ZPSD3XX (All 5 V devices)....................................................................40
       18.8 Timing Parameters ZPSD3XXV (3 V devices only) ..............................................................................42
       18.9 Timing Diagrams for PSD3XX Parts.......................................................................................................44
       18.10 AC Testing ...............................................................................................................................................65

19 Pin Assignments .................................................................................................................................................66
20 Package Information ...........................................................................................................................................67
21 Package Drawings ..............................................................................................................................................68
22 PSD3XX Product Ordering Information ..............................................................................................................72

       22.1 PSD3XX Selector Guide..........................................................................................................................72
       22.2 Part Number Construction .......................................................................................................................73
       22.3 Ordering Information................................................................................................................................73
23 Data Sheet Revision History ...............................................................................................................................80

                                                                                                                                                     ii
1.0                        Programmable Peripheral
Introduction
                             PSD3XX Family

                                 Field-Programmable Microcontroller Peripheral

              The low cost PSD3XX family integrates high-performance and user-configurable blocks of
              EPROM, programmable logic, and optional SRAM into one part. The PSD3XX products
              also provide a powerful microcontroller interface that eliminates the need for external
              "glue logic". The part's integration, small form factor, low power consumption, and ease of
              use make it the ideal part for interfacing to virtually any microcontroller.

              The major functional blocks of the PSD3XX include:

                  Two programmable logic arrays
                  256Kb to 1 Mb of EPROM
                  Optional 16 Kb SRAM
                  Input latches
                  Programmable I/O ports
                  Page logic
                  Programmable security.

              The PSD3XX family architecture (Figure 1) can efficiently interface with, and enhance,
              almost any 8- or 16-bit microcontroller system. This solution provides microcontrollers the
              following:

                  Chip-select logic, control logic, and latched address signals that are otherwise

                    implemented discretely

                  Port expansion (reconstructs lost microcontroller I/O)
                  Expanded microcontroller address space (up to 16 times)
                  An EPROM (with security) and optional SRAM
                  Compatible with 8031-type architectures that use separate Program and Data Space
                  Interface to shared external resources.

                                                                                                                                    1
PSD3XX Family  The PSD3XX I/O ports can be used for:

1.0                Standard I/O ports
Introduction       Programmable chip select outputs
                   Address inputs
(cont.)            Demultiplexed address outputs
                   A data bus port for non-multiplexed MCU applications
2.                A data bus "repeater" port that shares and arbitrates the local MCU data bus with
Notation
                     external devices.
2
               Implementing your design has never been easier than with PSDsoft --ST's software
               development suite. Using PSDsoft, you can do the following:

                   Configure your PSD3XX to work with virtually any microcontroller
                   Specify what you want implemented in the programmable logic using a high-level

                     Hardware Description Language (HDL)

                   Simulate your design
                   Download your design to the part using a programmer.

               For a complete product comparison, refer to Table 1.

               PSD3XX references the standard version of the PSD3XX family, which are ideal for
               general-purpose embedded control applications.

               PSD3XXR SRAM-less version of the PSD3XX. If you don't require the 16 Kb SRAM or
               need a larger external SRAM, go with this part to save cost.

               ZPSD3XX has improved technology that helps reduce current consumption using the Turbo
               bit. Excellent if you require a 5 V version of the PSD3XX that uses less power.

               ZPSD3XXR SRAM-less version of the ZPSD3XX.

               ZPSD3XXV 2.7 V to 5.5 V operation, ideal for very low-power and low-voltage
               applications.

               ZPSD3XXRV SRAM-less version of the ZPSD3XXV.

               Throughout this data sheet, references are made to the PSD3XX. In most cases, these
               references also cover the entire family. Exceptions will be noted. References, such as
               "3X1 only" cover all parts that have a 301 or 311 in the part number. Use the following table
               to determine what references cover which product versions:

                   Reference    PSD3XX  PSD3XXR  ZPSD3XX  ZPSD3XXR ZPSD3XXV ZPSD3XXRV
                                    X       X        X
               PSD3XX               X       X             X  X  X
               PSD                  X       X        X
                                                     X    X  X  X
               PSD3XX only          X       X
                                                     X    X
               Non-ZPSD             X
                                                             X  X
               ZPSD only
               ZPSD3XX                                       X

               Non-V versions

               V versions only
               V suffix
               ZPSD3XXV only

               SRAM-less
               Non-R
                                                                                             PSD3XX Family

Figure 1.                                       OPTIONAL                           A16A18
PSD3XX                                                                             LOGIC IN
Family                                        PAGE LOGIC*
Architecture
                                              P3P0

                           A11A15                                                           PROG.
                                                                                             PORT
                        L A8A10                             CSIOPORT                         EXP.
                                                                  A19/CSI
                        A  A19/CSI
                                                                  ALE/AS
              AD8AD15  T                                         RD                                PC0
                                                                  WR                                PC2
                        C  ALE/AS             PAD A               RESET    PAD B             PORT
                        H                     13 P.T.                      27 P.T.              C

                           RD

                           WR                                                       CS8
                                                                                    CS10
                                       RESET
                        ALE/AS

              AD0AD7   L                              ES7
                                                       ES6
                        A                              ES5
                                                       ES4
                        T                              ES3
                                                       ES2
                        C                              ES1
                                                       ES0
                        H
                                                     16/8
                                                     MUX                            CS0     PROG.
                                                                                    CS7      PORT
                                                                                              EXP.

                                                                 EPROM                       PORT   PB0
                                                             256Kb TO 1Mb                       B   PB7

                           D8D15

                                                                           D8D15

                                                                                   CSIOPORT

                                              D0D7

                                                     RS0     OPTIONAL                        PROG.
                                                                                             PORT
                                                             SRAM                             EXP.

                                                             16K BIT       TRACK MODE        PORT
                                                                           SELECTS              A
                                                             **

                                              A0A7                                                 PA0
                                              AD0AD7/D0D7                                         PA7

              ALE/AS         PROG.                                  PROG. CHIP
                           CONTROL                              CONFIGURATION
              RD/E/DS      SIGNALS
              WR/R/W                                         X8, X16
              BHE/PSEN                                       MUX or NONMUX BUSSES
              RESET                                          SECURITY MODE
              A19/CSI

              **Not available for 3X1 devices.
              **SRAM not available on "R" versions.

                                                                                                          3
PSD3XX Family  t Single-chip programmable peripheral for microcontroller-based applications

3.0            t 256K to 1 Mbit of UV EPROM with the following features:
Key Features       Configurable as 32, 64, or 128 K x 8; or as 16, 32, or 64 K x 16
                   Divided into eight equally-sized mappable blocks for optimized address mapping
                   As fast as 70 ns access time, which includes address decoding

               t Optional 16 Kbit SRAM is configurable as 2K x 8 or 1K x 16. The access time can be

                   as quick as 70 ns, including address decoding.

               t 19 I/O pins that can be individually configured for :
                   Microcontroller I/O port expansion
                   Programmable Address decoder (PAD) I/O
                   Latched address output
                   Open-drain or CMOS output

               t Two Programmable Arrays (PAD A and PAD B) replace your PLD or decoder, and have

                   the following features:

                   Up to 18 Inputs and 24 outputs
                   40 Product terms (13 for PAD A and 27 for PAD B)
                   Ability to decode up to 1 MB of address without paging

               t Microcontroller logic that eliminates the need for external "glue logic" has the following

                   features:

                   Ability to interface to multiplexed and non-multiplexed buses
                   Built-in address latches for multiplexed address/data bus
                   ALE and Reset polarity are programmable (Reset polarity not programmable on

                      V-versions)

                   Multiple configurations are possible for interface to many different microcontrollers

               t Optional built-in page logic expands the MCU address space by up to 16 times

               t Programmable power management with standby current as low as 1A for low-voltage

                   version

                   CMiser bit --programmable option to reduce AC power consumption in memory
                   Turbo Bit (ZPSD only)--programmable bit to reduce AC and DC power consumption

                      in the PADs.

               t Track Mode that allows other microcontrollers or host processors to share access to the

                   local data bus

               t Built-in security locks the device and PAD decoding configuration

               t Wide Operating Voltage Range
                   V-versions: 2.7 to 5.5 volts
                   Others: 4.5 to 5.5 volts

               t Available in a variety of packaging (44-pin PLDCC, CLDCC, TQFP, and PQFP)

               t Simple, menu-driven software (PSDsoft) allows configuration and design entry on a PC.

4
4.0                                                                                                                 PSD3XX Family
PSD3XX Family
Feature        Use the following table to determine which PSD product will fit your needs. Refer back to
Summary        this page whenever there is confusion as to which part has what features.

                          # PLD EPROM SRAM   Page         Turbo   Bus   Typical
                          Inputs Size Size                       Width  Standby
                    Part                     Reg Voltage Bit            Current
                            14 256 Kb
                PSD301R     14 256 Kb              5V            x8 or x16 50 A
                PSD311R
                            18 512 Kb              5V            x8     50 A
                PSD302R     18 512 Kb
                PSD312R                      X     5V            x8 or x16 50 A
                            18 1 Mb
                PSD303R     18 1 Mb          X     5V            x8     50 A
                PSD313R
                            14 256 Kb        X     5V            x8 or x16 50 A
               ZPSD301R     14 256 Kb
               ZPSD311R                      X     5V            x8     50 A
                            18 512 Kb
               ZPSD302R     18 512 Kb              5V     X x8 or x16 10 A
               ZPSD312R
                            18 1 Mb                5V     X      x8     10 A
               ZPSD303R     18 1 Mb
               ZPSD313R                      X     5V     X x8 or x16 10 A
                            14 256 Kb 16 Kb
                 PSD301     14 256 Kb 16 Kb  X     5V     X      x8     10 A
                 PSD311
                            18 512 Kb 16 Kb  X     5V     X x8 or x16 10 A
                 PSD302     18 512 Kb 16 Kb
                 PSD312                      X     5V     X      x8     10 A
                            18 1 Mb 16 Kb
                 PSD303     18 1 Mb 16 Kb          5V            x8 or x16 50 A
                 PSD313
                            14 256 Kb 16 Kb        5V            x8     50 A
                ZPSD301     14 256 Kb 16 Kb
                ZPSD311                      X     5V            x8 or x16 50 A
                            18 512 Kb 16 Kb
                ZPSD302     18 512 Kb 16 Kb  X     5V            x8     50 A
                ZPSD312
                            18 1 Mb 16 Kb    X     5V            x8 or x16 50 A
                ZPSD303     18 1 Mb 16 Kb
                ZPSD313                      X     5V            x8     50 A
               ZPSD301V1    14 256 Kb 16 Kb
               ZPSD311V1    14 256 Kb 16 Kb        5V     X x8 or x16 10 A
               ZPSD302V1
               ZPSD312V1    18 512 Kb 16 Kb        5V     X      x8     10 A
               ZPSD303V1    18 512 Kb 16 Kb
               ZPSD313V1                     X     5V     X x8 or x16 10 A
                            18 1 Mb 16 Kb
                            18 1 Mb 16 Kb    X     5V     X      x8     10 A

                                             X     5V     X x8 or x16 10 A

                                             X     5V     X      x8     10 A

                                                   2.7 V  X x8 or x16 1 A
                                                   2.7 V
                                                          X      x8     1 A

                                             X 2.7 V X x8 or x16 1 A

                                             X 2.7 V X           x8     1 A

                                             X 2.7 V X x8 or x16 1 A

                                             X 2.7 V X           x8     1 A

               NOTES: 1. Low power versions of the ZPSD3XX (ZPSD3XXV) can only accept an active-low level Reset input.

                                                                                                                        5
PSD3XX Family

5.0               t Motorola family: 68HC11, 68HC16, M68000/10/20, M68008, M683XX, 68HC05C0
Partial Listing   t Intel family: 80C31, 80C51, 80C196/198, 80C186/188
of                t Philips family: 80C31 and 80C51 based MCUs
Microcontrollers  t Zilog: Z8, Z80, Z180
Supported         t National: HPC16000, HPC46400
                  t Echelon/Motorola/Toshiba: NEURON 3150TM Chip

6.0               t Telecommunications:
Applications          Cellular phone
                      Digital PBX
                      Digital speech
                      FAX
                      Digital Signal Processing (DSP)

                  t Portable Industrial Equipment:
                      Industrial control
                      Measurement meters
                      Data recorders

                  t Instrumentation

                  t Medical Instrumentation:
                      Hearing aids
                      Monitoring equipment
                      Diagnostic tools

                  t Computers--notebooks, portable PCs, and palm-top computers:
                      Peripheral control (fixed disks, laser printers, etc.)
                      Modem Interface
                      MCU peripheral interface

7.0               Portable and battery-powered systems have recently become major embedded control
ZPSD              application segments. As a result, the demand for electronic components having extremely
Background        low power consumption has increased dramatically. Recognizing this trend, ST
                  developed a new lower power 3XX part, denoted ZPSD3XX. The Z stands for Zero-power
                  because ZPSD products virtually eliminate the DC component of power consumption,
                  reducing it to standby levels. Virtual elimination of the DC component is the basis for the
                  words "Zero-power" in the ZPSD name. ZPSD products also minimize the AC power
                  component when the chip is changing states. The result is a programmable microcontroller
                  peripheral family that replaces discrete circuit components, while drawing less power.

6
7.0                                                                                                              PSD3XX Family
ZPSD
Background  Integrated Power Management TM Operation

(cont.)     Upon each address or logic input change to the ZPSD, the device powers up from low
            power standby for a short time. Then the ZPSD consumes only the necessary power to
            deliver new logic or memory data to its outputs as a response to the input change. After the
            new outputs are stable, the ZPSD latches them and automatically reverts back to standby
            mode. The ICC current flowing during standby mode and during DC operation is identical
            and is only a few microamperes.

            The ZPSD automatically reduces its DC current drain to these low levels and does not
            require controlling by the CSI (Chip Select Input). Disabling the CSI pin unconditionally
            forces the ZPSD to standby mode independent of other input transitions.

            The only significant power consumption in the ZPSD occurs during AC operation.

            The ZPSD contains the first architecture to apply zero power techniques to memory and
            logic blocks.

            Figure 2 compares ZPSD zero power operation to the operation of a discrete solution.
            A standard microcontroller (MCU) bus cycle usually starts with an ALE (or AS) pulse and
            the generation of an address. The ZPSD detects the address transition and powers up for a
            short time. The ZPSD then latches the outputs of the PAD, EPROM and SRAM to the new
            values. After finishing these operations, the ZPSD shuts off its internal power, entering
            standby mode. The time taken for the entire cycle is less than the ZPSD's "access time."

            The ZPSD will stay in standby mode while its inputs are not changing between bus cycles.
            In an alternate system implementation using discrete EPROM, SRAM, and other discrete
            components, the system will consume operating power during the entire bus cycle. This
            is because the chip select inputs on the memory devices are usually active throughout
            the entire cycle. The AC power consumption of the ZPSD may be calculated using the
            composite frequency of the MCU address and control signals, as well as any other logic
            inputs to the ZPSD.

            Figure 2. ZPSD Power Operation vs. Discrete Implementation

             ALE                        EPROM          SRAM   EPROM
            ADDRESS                     ACCESS        ACCESS  ACCESS

            DISCRETE EPROM, SRAM & LOGIC

            ICC                                 ZPSD
                                  ZPSD
                                                              ZPSD

                                                TIME

                                                                      7
PSD3XX Family  Name Type                                 Description

Table 2.       BHE/            When the data bus is 8 bits:
PSD3XX Pin     PSEN            This pin is for 8031 or compatible MCUs that use PSEN to
Descriptions                   separate program space from data space. In this case, PSEN is
                               used for reads from the EPROM. Note: if your MCU does not
8                       I output a PSEN signal, pull up this pin to VCC.
                               When the data bus is 16 bits:
                               This pin is BHE. When low, D8-D15 are read from or written to.
                               Note: in programming mode, this pin is pulsed between VPP and 0 V.

               WR/VPP          The following control signals can be connected to this port, based on
                   or          your MCU (and the way you configure the PSD in PSDsoft):
                        I 1. WR--active-low write pulse.
               R/W/VPP         2. R/W--active-high read/active-low write input.
                               Note: in programming mode, this pin must be tied to VPP.

                             The following control signals can be connected to this port, based on

               RD/E/DS  I    your MCU (and the way you configure the PSD in PSDsoft):
                             1. RD--active-low read input.

                             2. E--E clock input.

                             3. DS--active-low data strobe input (3X2/3X3 devices only)

                             The following control signals can be connected to this port:

                             1. CSI--Active-low chip select input. If your MCU supports a chip

                             select output, and you want the PSD to save power when not

               A19/CSI  I    selected, use this pin as a chip select input.

                             2. If you don't wish to use the CSI feature, you may use this pin as

                             an additional input (logic or address) to the PAD. A19 can be

                             latched (with ALE/AS), or a transparent logic input.

               Reset           PSD3XX/ZPSD3XX:
                               This pin is user-programmable and can be configured to reset on a
                               high- or low-level input. Reset must be applied for at least 100 ns.

                        I ZPSD3XXV:
                               This pin is not configurable, and the chip will only reset on an
                               active-low level input. Reset must be applied for at least 500 ns,
                               and no operations may take place for an additional 500 ns minimum.
                               (See Figure 8.)

               ALE/AS          If you use an MCU that has a multiplexed bus:
                               Connect ALE or AS to this pin. The polarity of this pin is configurable.
                               The trailing edge of ALE/AS latches all multiplexed address inputs
                               (and BHE where applicable).
                        I If you use an MCU that does not have a multiplexed bus:
                               If your MCU uses ALE/AS, connect the signal to this pin.
                               Otherwise, use this pin for a generic logic input to the PAD.
                               (Non-3X1 devices only.)

                             These pins make up Port A. These port pins are configurable, and

               PA0           can have the following functions: (see Figure 5A and 5B)

               PA1           1. Track AD7-AD0. This feature repeats the MCU address and data

               PA2      I/O  bus on all Port A pins.

               PA3           2. MCU I/O--in this mode, the direction of the pin is defined by its

               PA4           direction bit, which resides in the direction register.

               PA5           3. Latched address output.

               PA6           4. CMOS or open-drain output.

               PA7           5. If your MCU is non-multiplexed: data bus input--connect your

                             data bus (D0-7) to these pins. See Figure 3.

               Legend: The Type column abbreviations are: I = input only; I/O = input/output; P = power.
                                                                                     PSD3XX Family

Table 2.      Name Type                             Description
PSD3XX Pin
Descriptions                These pins make up Port B. These port pins are configurable, and

(cont.)       PB0           can have the following functions: (see Figure 6)

              PB1           1. MCU I/O --in this mode, the direction of the pin is defined by its

              PB2           direction bit, which resides in the direction register.

              PB3           2. Chip select output --each of PB0-3 has four product terms

              PB4     I/O   available per pin, while PB4-7 have 2 product terms each.

              PB5           See Figure 4.

              PB6           3. CMOS or open-drain.

              PB7           4. If your MCU is non-multiplexed, and the data bus width is

                            16 bits: data bus input--connect your data bus (D8-D15) to these

                            pins. See Figure 3.

                            These pins make up Port C. These port pins are configurable, and

                            can have the following functions (see Figure 7):

                            1. PAD input--when configured as an input, a bit individually

                PC0         becomes an address or a logic input, depending on your PSDsoft
                PC1
                PC2   I/O   design file. When declared as an address, the bit(s) can be latched

              AD0/A0        with ALE/AS.
              AD1/A1
              AD2/A2        2. PAD output--when configured as an output (i.e. there is an
              AD3/A3
              AD4/A4        equation written for it in your PSDsoft design file), there is one
              AD5/A5
              AD6/A6        product term available to it.
              AD7/A7
                              If your MCU is multiplexed:
                              These pins are the multiplexed, low-order address/data byte
                              (AD0-AD7). As inputs, address information is latched by the ALE/AS
                      I/O signal and used internally by the PSD. The pins also serve as MCU
                              data bus inputs or outputs, depending on the MCU control signals
                              (RD, WR, etc.).
                              If your MCU is non-multiplexed:
                              These pins are the low-order address inputs (A0-A7)

               AD8/A8       If your MCU is multiplexed with a 16-bit data bus:
               AD9/A9       These pins are the multiplexed, high-order address/data byte
              AD10/A10      (AD8-AD15). As inputs, address information is latched by the
              AD11/A11 I/O  ALE/AS signal and used internally the PSD. The pins also
              AD12/A12      serve as MCU data bus inputs or outputs, depending on the MCU
              AD13/A13      control signals (RD, WR, etc.).
              AD14/A14      If your MCU is non-multiplexed or has a 8-bit data bus:
              AD15/A15      These pins are the high-order address inputs (A8-A15).

              GND     P Ground Pin

              VCC     P Supply voltage input.

              Legend: The Type column abbreviations are: I = input only; I/O = input/output; P = power.

                                                                                                         9
PSD3XX Family    The PSD3XX's four operating modes enable it to interface directly to most 8- and 16-bit
                 microcontrollers with multiplexed and non-multiplexed address/data busses. The 16-bit
8.0              modes are not available to some devices; see Table 1. The following are the four operating
Operating        modes available:
Modes (MCU
Configurations)  t Multiplexed 8-bit address/data bus
                 t Multiplexed 16-bit address/data bus
                 t Non-multiplexed 8-bit data bus
                 t Non-multiplexed 16-bit data bus

                 Please read the section below that corresponds to your type of MCU. Then check the
                 appropriate Figure (3A/3B/3C/3D) to determine your pin connections. Table 3 lists the Port
                 connections in tabular form.

                 Multiplexed 8-bit address/data bus (Figure 3A)
                 This mode is used to interface to microcontrollers with a multiplexed 8-bit data bus. Since
                 the low-order address and data are multiplexed together, your MCU will output an ALE
                 or AS signal. The PSD3XX contains a transparent latch to demultiplex the address/data
                 lines internally. All you have to do is connect the ALE/AS signal and select 8-bit multiplexed
                 bus mode in PSDsoft. If your MCU outputs more than 16 bits of address, and you
                 wish to connect them to the PSD, connect A16-A18 to Port C and A19 to A19/CSI, where
                 applicable.

                 Multiplexed 16-bit address/data bus (Figure 3B)
                 This mode is used to interface to microcontrollers with a multiplexed 16-bit data bus. Since
                 the low address bytes and data are multiplexed together, your MCU will output an ALE
                 or AS signal. The PSD3XX contains a transparent latch to demultiplex the address/data
                 lines internally. All you have to do is connect the ALE/AS signal and select 8-bit multiplexed
                 bus mode in PSDsoft. If your MCU outputs more than 16 bits of address, and you
                 wish to connect them to the PSD, connect A16-A18 to Port C and A19 to A19/CSI, where
                 applicable.

                 Non-multiplexed 8-bit data bus (Figure 3C)
                 This mode is used to interface to microcontrollers with a non-multiplexed 8-bit data bus.
                 Connect the MCU's address bus to AD0/A0-AD15/A15 on the PSD. Connect the data bus
                 signals of your MCU to Port A of the PSD. If your MCU outputs more than 16 bits of
                 address, and you wish to connect them to the PSD, connect A16-A18 to Port C and A19 to
                 A19/CSI, where applicable.

                 Non-multiplexed 16-bit data bus (Figure 3D)
                 This mode is used to interface to microcontrollers with a non-multiplexed 16-bit data bus.
                 Connect the MCU's address bus to AD0/A0-AD15/A15 on the PSD. Connect the low byte
                 data bus signals of your MCU to Port A, and the high byte data output of your MCU to Port
                 B of the PSD. If your MCU outputs more than 16 bits of address, and you wish to connect
                 them to the PSD, connect A16-A18 to Port C and A19 to A19/CSI, where applicable.

                                 For users with multiplexed MCUs that have data multiplexed on address lines other
                                 than A0-A7 note: You can still use the PSD3XX, but you will have to connect your
                                 data to Port A (and Port B where required), as shown in Figure 3C or 3D. That is, you will
                                 be connecting it as if you were using a non-multiplexed MCU. In this case, you must
                                 connect the ALE/AS signal so that the address will still be properly latched. This option is
                                 not available on the 3X1 versions.

10
                                                                                 PSD3XX Family

8.0              Figure 3A. Connecting a PSD3XX to an 8-Bit Multiplexed-Bus MCU
Operating Modes
(MCU             Your     AD0 -AD7                   PA
Configurations)  8-bit      A8 -A15   PSD3XX PB
                 MCU       ALE/AS
(cont.)                                              PC
                             PSEN
                         R/ W or WR
                          RD/E / DS1

                           A19 / CSI
                            RESET
                           A16-A182

                 Figure 3B. Connecting a PSD3XX to a 16-Bit Multiplexed-Bus MCU

                 Your     AD0 -AD7                   PA
                 16-bit   AD8 -AD15   PSD3XX PB
                 MCU
                           ALE/AS                    PC

                         BHE/ PSEN
                         R/ W or WR
                          RD/E / DS1

                           A19 / CSI
                            RESET
                           A16-A182

                 Figure 3C. Connecting a PSD3XX to an 8-Bit Non-Multiplexed-Bus MCU

                 Your       D0 -D7                   PA
                 8-bit      A0-A15    PSD3XX PB
                 MCU       ALE/AS
                                                     PC
                             PSEN
                         R/ W or WR
                          RD/E / DS1

                           A19 / CSI
                            RESET
                           A16-A182

                 Figure 3D. Connecting a PSD3XX to a 16-Bit Non-Multiplexed-Bus MCU

                 Your       D0 -D15                  PA  D0 -D7
                 16-bit     A0-A15    PSD3XX PB          D8-D15
                 MCU       ALE/AS

                         BHE / PSEN   PC
                         R/ W or WR
                          RD/E / DS1

                           A19 / CSI
                            RESET
                           A16-A182

                 NOTES: 1. DS is a valid input on 3X2/3X3 and devices only.
                             2. Connect A16-A18 to Port C if your MCU outputs more than 16 bits of address.

                                                                                                                                      11
PSD3XX Family    Table 3. Bus and Port Configuration Options

8.0              8-bit Data Bus   Multiplexed Address/Data        Non-Multiplexed Address/Data
Operating        Port A
Modes (MCU       Port B           I/O or low-order address           D0D7 data bus byte
Configurations)  AD0/A0AD7/A7    lines or Low-order multiplexed     I/O and/or CS0CS7
                 AD8/A8AD15/A15  address/data byte                  Low-order address bus byte
(cont.)                           I/O and/or CS0CS7                 High-order address bus byte
                                  Low-order multiplexed
                                  address/data byte
                                  High-order address
                                  bus byte

                 16-bit Data Bus  I/O or low-order address        Low-order data bus byte
                 Port A           lines or low-order multiplexed  High-order data bus byte
                 Port B           address/data byte               Low-order address bus byte
                 AD0/A0AD7/A7                                    High-order address bus byte
                 AD8/A8AD15/A15  I/O and/or CS0CS7

                                  Low-order multiplexed
                                  address/data byte

                                  High-order multiplexed
                                  address/data byte

9.0              The PSD3XX contains two programmable arrays, referred to as PAD A and PAD B
Programmable     (Figure 4). PAD A is used to generate chip select signals derived from the input address to
Address          the internal EPROM blocks, SRAM, I/O ports, and Track Mode signals.
Decoder (PAD)
                 PAD B outputs to Ports B and C for off-chip usage. PAD B can also be used to extend the
                 decoding to select external devices or as a random logic replacement.

                 PAD A and PAD B receive the same inputs. The PAD logic is configured by PSDsoft
                 based on the designer's input. The PAD's non-volatile configuration is stored in a
                 re-programmable CMOS EPROM. Windowed packages are available for erasure by the
                 user. See Table 4 for a list of PAD A and PAD B functions.

12
                                                  PSD3XX Family

Figure 4.                 P3
PAD Description           P2
                          P1
                          P0  ES0
                  ALE or AS
                    RD/E/DS   ES1
                 WR or R/W    ES2
                       A19
                       A18    ES3  8 EPROM BLOCK
                       A17
                       A16    ES4  SELECT LINES
                       A15
                              ES5                         PAD
                       A14    ES6                           A
                       A13
                       A12    ES7  SRAM BLOCK SELECT*
                       A11
                              RS0
                       CSI
                       RESET  CSIOPORT  I/O BASE ADDRESS
                              CSADIN
                                        TRACK MODE
                              CSADOUT1  CONTROL SIGNALS
                              CSADOUT2

                                        CS0/PB0

                                        CS1/PB1

                                        CS2/PB2

                                        CS3/PB3

                                        CS4/PB4           PAD
                                        CS5/PB5             B

                                        CS6/PB6

                                        CS7/PB7

                                        CS8/PC0
                                        CS9/PC1
                                        CS10/PC2

                    *SRAM no available on "R" versions

                 NOTES: 1. CSI is a power-down signal. When high, the PAD is in stand-by mode and all its outputs
                                  become non-active. See Tables 12 and 13.

                              2. RESET deselects all PAD output signals. See Tables 10 and 11.
                              3. A18, A17, and A16 are internally multiplexed with CS10, CS9, and CS8, respectively.

                                  Either A18 or CS10, A17 or CS9, and A16 or CS8 can be routed to the external pins of
                                  Port C. Port C pins can be configured as either input or output, individually.
                              4. P0P3 are not included on 3X1 devices.
                              5. DS is not available on 3X1 devices.

                                                          13
PSD3XX Family                                     Function

Table 4.       PAD A and PAD B Inputs
PSD3XX
PAD A and      A19/CSI        When the PSD is configured to use CSI and while CSI is a logic 1, the PAD
PAD B                         deselects all of its outputs and enters a power-down mode (see Tables 12
Functions                     and 13). When the PSD is configured to use A19, this signal is another
                              input to the PAD.
14
               A16A18 These are general purpose inputs from Port C. See Figure 4, Note 3.

               A11A15 These are address inputs.

               P0P3 These are inputs from the page register (not available on 3X1 versions).

               RD/E/DS This is the read pulse or strobe input. (DS not available on 3X1 versions).

               WR or R/W This is the write pulse or R/W select signal.

               ALE/AS         This is the ALE or AS input to the chip. Use to demultiplex address
                              and data.

               RESET          This deselects all outputs from the PAD; it can not be used in product
                              term equations. See Tables 10 and 11.

               PAD A Outputs

               ES0ES7        These are internal chip-selects to the 8 EPROM banks. Each bank can
                              be located on any boundary that is a function of one product term of the
                              PAD address inputs.

               RS0            This is an internal chip-select to the SRAM. Its base address location is

                              a function of one term of the PAD address inputs.

                                  This internal chip-select selects the I/O ports. It can be placed on any
               CSIOPORT boundary that is a function of one product term of the PAD inputs. See

                                  Tables 5A and 5B.

               CSADIN         This internal chip-select, when Port A is configured as a low-order
                              address/data bus in the track mode controls the input direction of Port A.
                              CSADIN is gated externally to the PAD by the internal read signal. When
                              CSADIN and a read operation are active, data presented on Port A
                              flows out of AD0/A0AD7/A7. This chip-select can be placed on any
                              boundary that is a function of one product term of the PAD inputs.
                              See Figure 5B.

               CSADOUT1       This internal chip-select, when Port A is configured as a low-order
                              address/data bus in track mode, controls the output direction of Port A.
                              CSADOUT1 is gated externally to the PAD by the ALE signal. When
                              CSADOUT1 and the ALE signal are active, the address presented on
                              AD0/A0AD7/A7 flows out of Port A. This chip-select can be placed on
                              any boundary that is a function of one product term of the PAD inputs.
                              See Figure 5B.

               CSADOUT2       This internal chip-select, when Port A is configured as a low-order
                              address/data bus in the track mode, controls the output direction of Port A.
                              CSADOUT2 must include the write-cycle control signals as part of its
                              product term. When CSADOUT2 is active, the data presented on
                              AD0/A0AD7/A7 flows out of Port A. This chip-select can be placed on
                              any boundary that is a function of one product term of the PAD inputs.
                              See Figure 5B.

               PAD B Outputs

               CS0CS3        These chip-select outputs can be routed through Port B. Each of them is
                              a function of up to four product terms of the PAD inputs.

               CS4CS7        These chip-select outputs can be routed through Port B. Each of them is
                              a function of up to two product terms of the PAD inputs.

               CS8CS10       These chip-select outputs can be routed through Port C. See Figure 4,
                              Note 3. Each of them is a function of one product term of the PAD inputs.
10.0                                                                                                            PSD3XX Family
I/O Port
Functions  The PSD3XX has three I/O ports (Ports A, B, and C) that are configurable at the bit level.
           This permits great flexibility and a high degree of customization for specific applications.
           The next section describes the control registers for the ports. Following that are sections
           that describe each port. Figures 5 through 7 show the structure of Ports A through C,
           respectively.

           Note: any unused input should be connected directly to ground or pulled up to VCC
           (using a 10K to 100K resistor).

           10.1 CSIOPORT Registers

           Control of the ports is primarily handled through the CSIOPORT registers. There are 24
           bytes in the address space, starting at the base address labeled CSIOPORT. Since the
           PSD3XX uses internal address lines A15-A8 for decoding, the CSIOPORT space will
           occupy 2 Kbytes of memory, on a 2 Kbyte boundary. This resolution can be improved to
           reduce wasted address space by connecting lower order address lines (A7 and below)
           to Port C. Using this method, resolution down to 256 Kbytes may be achieved. The
           CSIOPORT space must be defined in your PSDsoft design file. The following tables list
           the registers located in the CSIOPORT space.

           16-Bit Users Note
           When referring to Table 5B, realize that Ports A and B are still accessible on a byte basis.
           Note: When accessing Port B on a 16-bit data bus, BHE must be low.

           Table 5A. CSIOPORT Registers for 8-Bit Data Busses

           Register Name                       Offset (in hex)   Type of
                                               from CSIOPORT     Access
                                                Base Address     Allowed

           Port A Pin Register                 +2                  Read
                                                                Read/Write
           Port A Direction Register           +4               Read/Write

           Port A Data Register                +6                  Read
                                                                Read/Write
           Port B Pin Register                 +3               Read/Write
                                                                Read/Write
           Port B Direction Register           +5               Read/Write

           Port B Data Register                +7

           Power Management Register (Note 1)  +10

           Page Register                       +18

           NOTE: 1. ZPSD only.

           Table 5B. CSIOPORT Registers for 16-Bit Data Busses

           Register Name                       Offset (in hex)   Type of
                                               from CSIOPORT     Access
                                                Base Address     Allowed

           Port A/B Pin Register               +2                  Read

           Port A/B Direction Register         +4               Read/Write

           Port A/B Data Register              +6               Read/Write

           Power Management Register (Note 1)  +10              Read/Write

           Page Register                       +18              Read/Write

           NOTE: 1. ZPSD only.

                                                                            15
PSD3XX Family  10.2 Port A (PA0-PA7)

10.0           The control registers of Port A are located in CSIOPORT space; see Table 5.
I/O Port
Functions      10.2.1 Port A (PA0-PA7) in Multiplexed Address/Data Mode
(cont.)        Each pin of Port A can be individually configured. The following table summarizes what the
               control registers (in CSIOPORT space) for Port A do:
16
                   Register Name               0 Value                1 Value         Default
                                                                                       Value
               Port A Pin Register        Sampled logic level    Sampled logic level
               Port A Direction Register        at pin = `0'           at pin = `1'    (Note 1)
               Port A Data Register
                                           Pin is configured      Pin is configured       X
                                                 as input              as output
                                                                                          0
                                           Data in DFF = `0'      Data in DFF = `1'
                                                                                          0

               NOTE: 1. Default value is the value after reset.

               MCU I/O Mode
               The default configuration of Port A is MCU I/O. In this mode, every pin can be set (at run-
               time) as an input or output by writing to the respective pin's direction flip-flop (DIR FF,
               Figure 5A). As an output, the pin level can be controlled by writing to the respective pin's
               data flip-flop (DFF, Figure 5A). The Pin Register can be read to determine logic level of the
               pin. The contents of the Pin Register indicate the true state of the PSD driving the pin
               through the DFF or an external source driving the pin. Pins can be configured as CMOS
               or open-drain using ST's PSDsoft software. Open-drain pins require external pull-up
               resistors.

               Latched Address Output Mode
               Alternatively, any bit(s) of Port A can be configured to output low-order demultiplexed
               address bus bit. The address is provided by the internal PSD address latch, which latches
               the address on the trailing edge of ALE/AS. Port A then outputs the desired demultiplexed
               address bits. This feature can eliminate the need for an external latch (for example:
               74LS373) if you have devices that require low-order latched address bits. Although any pin
               of Port A may output an address signal, the pin is position-dependent. In other words, pin
               PA0 of Port A may only pass A0, PA1 only A1, and so on.

               Track Mode
               Track Mode sets the entire port to track the signals on AD0/A0-AD7/A7, depending on
               specific address ranges defined by the PAD's CSADIN, CSADOUT1, and CSADOUT2
               signals. This feature lets the user interface the microcontroller to shared external resources
               without requiring external buffers and decoders. In Track Mode, Port A effectively operates
               as a bi-directional buffer, allowing external MCUs or host processors to access the local
               data bus. Keep the following information in mind when setting up Track Mode:

               t The direction is controlled by:
                   ALE/AS
                   RD/E or RD/E/DS (DS on non-3X1 devices only)
                   WR or R/W
                   PAD outputs CSADOUT1, CSADOUT2, and CSADIN defined in PSDsoft design.

               t When CSADOUT1 and ALE/AS are true, the address on AD0/A0-AD7/A7 is output on

                   Port A. Note: carefully check the generation of CSADOUT1 to ensure that it is stable
                   during the ALE/AS pulse.

               t When CSADOUT2 is active and a write operation is performed, the data on the

                   AD0/A0-AD7/A7 input pins flows out through Port A.

               t When CSADIN is active and a read operation is performed, the data on Port A flows

                   out through the AD0/A0-AD7/A7 pins.

               t Port A is tri-stated when none of the above conditions exist.
                                                                                                PSD3XX Family

10.0       10.2.2 Port A (PA0-PA7) in Non-Multiplexed Address/Data Mode
I/O Port   In this mode, Port A becomes the low-order data bus byte of the chip. When reading an
Functions  internal location, data is presented on Port A pins to the MCU. When writing to an internal
(cont.)    location, data present on Port A pins from the MCU is written to the desired location.

           Figure 5A. Port A Pin Structure

           I                                                    READ PIN

           N

           T

           E

           R                           READ DATA

           N

           A                                             MCU              CMOS / OD(1)
                                                           I/O
           L                                             OUT

                      WRITE DATA       CK         LATCHED                                       PORT A PIN
                                                  ADDR OUT
           A
                                                   ADn/ Dn
           D                               DFF

           D                           DR
           R
                                                                                        ENABLE
           /

           D          ALE              G                        MUX

           A                              LATCH

           T                           D

           A                               R

              B                      READ DIR                   CONTROL
             U
              S                         D DIR
                      WRITE DIR CK FF
              A
             D                                 R
              0
              /
              A
             D
              7

           RESET

           NOTE: 1. CMOS/OD determines whether the output is open drain or CMOS.

           Figure 5B. Port A Track Mode

                                       CONTROL    INTERNAL
                                       DECODER       READ

           WR or R/W                              CSADIN                                              I
           RD / E                                                                                                 PA0 PA7
                                                  INTERNAL
                             AD0 AD7                 ALE                                       O

           ALE or AS

           AD8 AD15              A11 A15                  CSADOUT1
           A16 A19  LATCH
                                                  PAD
                                                            CSADOUT2 (1)

           NOTE: 1. The expression for CSADOUT2 must include the following write operation cycle signals:
                          For CRRWR = 0, CSADOUT2 must include WR = 0.
                          For CRRWR = 1, CSADOUT2 must include E = 1 and R/W = 0.

                                                                                                            17
PSD3XX Family  10.3 Port B (PB0-PB7)

10.            The control registers of Port B are located in CSIOPORT space; see Table 5A and 5B.
I/O Port
Functions      10.3.1 Port B (PB0-PB7) in Multiplexed Address/Data Mode
(cont.)        Each pin of Port B can be individually configured. The following table summarizes what the
               control registers (in CSIOPORT space) for Port B do:

               Register Name              0 Value                     1 Value         Default
                                                                                       Value
               Port B Pin Register        Sampled logic level    Sampled logic level
               Port B Direction Register        at pin = `0'           at pin = `1'    (Note 1)
               Port B Data Register
                                           Pin is configured      Pin is configured       X
                                                 as input              as output
                                                                                          0
                                           Data in DFF = `0'      Data in DFF = `1'
                                                                                          0

               NOTE: 1. Default value is the value after reset.

               MCU I/O Mode
               The default configuration of Port B is MCU I/O. In this mode, every pin can be set
               (at run-time) as an input or output by writing to the respective pin's direction flip-flop (DIR
               FF, Figure 6). As an output, the pin level can be controlled by writing to the respective pin's
               data flip-flop (DFF, Figure 6). The Pin Register can be read to determine logic level of the
               pin. The contents of the Pin Register indicate the true state of the PSD driving the pin
               through the DFF or an external source driving the pin. Pins can be configured as CMOS
               or open-drain using ST's PSDsoft software. Open-drain pins require external pull-up
               resistors.

               Chip Select Output
               Alternatively, each bit of Port B can be configured to provide a chip-select output signal
               from PAD B. PB0-PB7 can provide CS0-CS7, respectively. The functionality of these pins is
               not limited to chip selects only; they can be used for generic combinatorial logic as well.
               Each of the CS0-CS3 signals is comprised of four product terms, and each of the CS4-CS7
               signals is comprised of two product terms.

18
                                                                                          PSD3XX Family

10.        10.3.2 Port B (PB0-PB7) in 16-bit Multiplexed Address/Data Mode
I/O Port   In this mode, Port B becomes the low-order data bus byte to the MCU chip. When reading
Functions  an internal high-order location, data is presented on Port B pins to the MCU. When writing
(cont.)    to an internal high-order location, data present on Port B pins from the MCU is written to the
           desired location.

           Figure 6. Port B Pin Structure

                                                      READ PIN

           I  I

           N  N

           T  T      READ DATA

           E  E

           R  R                                 MCU        CMOS/OD (1)
                                                 I/O
           N  N                                 OUT

           A  A WRITE DATA

           L  L                 CK                                                        PORT B PIN

           C  D                     DFF
                                DR
           S  A                                                                   ENABLE

           O  T

           U  A                             Dn        MUX

           T

              B

           B  U

           U  S

           S                                CSn

              D             READ DIR

           C  8

           S  

           0  

                              D
                                       DIR
             D
                                CK FF
             1      WRITE DIR    R                   CONTROL

           7  5

              RESET

           NOTE: 1. CMOS/OD determines whether the output is open drain or CMOS.

                                                                                                      19
PSD3XX Family  10.4 Port C (PC0-PC2)
               Each pin of Port C (Figure 7) can be configured as an input to PAD A and PAD B, or as an
10.            output from PAD B. As inputs, the pins are referenced as A16-A18. Although the pins are
I/O Port       given this reference, they can be used for any address or logic input. [For example, A8-A10
Functions      could be connected to those pins to improve the resolution (boundaries) of CS0-CS7 to 256
(cont.)        bytes.] How they are defined in the PSDsoft design file determines:

                   Whether they are address or logic inputs
                   Whether the input is transparent or latched by the trailing edge of ALE/AS.

               Notes:
               1) If the inputs are addresses, they are routed to PAD A and PAD B, and can be used in

                  any or all PAD equations.
               2) A logic input is routed to PAD B and can be used for Boolean equations that are

                  implemented in any or all of the CS0-CS10 PAD B outputs.

               Alternately, PC0-PC2 can become CS8-CS10 outputs, respectively, providing the user with
               more external chip-select PAD outputs. Each of the signals (CS8-CS10) is comprised of
               one product term.

               Figure 7. Port C (PC0-PC2) Pin Structure

                                   CS8 / CS9 / C S10

               From PAD                                                    Address In or
                                                                          Chip Select Out
                      A16/A17/A18
               To PAD              Latched Address                                                 Port C I/O1
                                                                                               (PC0 / P C1/PC2)
                                   Input              QD
                                                                          Input or Output
                                                      En       D          Set by PSDsoft 2

                                                               E

                                                          ALE  M

                                                               U

                                          Logic Input          X

                                                               PSDsoft 2

               NOTES: 1. Port C pins can be individually configured as inputs or outputs, but not both. Pins can be individually
                              configured as address or logic and latched or transparent, except for the 3X1 devices, which must be
                              set to all address or all logic.

                           2. PSDsoft sets this configuration prior to run-time based on your PSDsoft design file.

               10.5 ALE/AS Input Pin
               The ALE/AS pin may be used as a generic logic input signal to the PADs if a
               non-multiplexed MCU configuration is chosen in PSDsoft.

20
11.                                                                                                              PSD3XX Family
PSD Memory
            The following sections explain the various memory blocks and memory options within the
            PSD3XX.

            11.1 EPROM
            For all of the PSD3XX devices, the EPROM is built using Zero-power technology. This
            means that the EPROM powers up only when the address changes. It consumes power for
            the necessary time to latch data on its outputs. After this, it powers down and remains in
            Standby Mode until the next address change. This happens automatically, and the designer
            has to do nothing special.

            The EPROM is divided into eight equal-sized banks. Each bank can be placed in any
            address location by programming the PAD. Bank0-Bank7 are selected by PAD A outputs
            ES0-ES7, respectively. There is one product term for each bank select (ESi).

            Refer to Table 1 to see the size of the EPROM for each PSD device.

            11.2 SRAM (Optional)
            Like the EPROM, the optional SRAM in the PSD3XX devices is built using Zero-power
            technology.

            All PSD3XX parts which do not have an R suffix contain 2 Kbytes of SRAM (Table 1). The
            SRAM is selected by the RS0 output of the PAD. There is one product term dedicated to
            RS0.

            If your design requires a SRAM larger than 2K x 8, then use one of the RAMless
            (R versions) of the 3XX devices with an external SRAM. The external SRAM can be
            addressed trhough Port A and all require logic will be taken care of by the PSD3XXR.

            11.3 Page Register (Optional)
            All PSD3XX parts, except 3X1devices, have a four-bit page register. Thus the effective
            address space of your MCU can be enlarged by a factor of 16. Each bit of the Page
            Register can be individually read or written. The Page Register is located in CSIOPORT
            space (at offset 18h); see Table 5. The Page Register is connected to the lowest nibble of
            the data bus (D3-D0). The outputs of the Page Register, P3-P0, are connected to PAD A,
            and therefor can be used in any chip select (internal or external) equations. The contents of
            the page register are reset to zero at power-up and after any chip-level reset.

            11.4 Programming and Erasure
            Programming the device can be done using the following methods:

               ST's main programmer--PSDpro--which is accessible through a parallel port.
                ST's programmer used specifically with the PSD3XX--PEP300.
               ST's discontinued programmer--Magic Pro.
                A 3rd party programmer, such as Data I/O.

            Information for programming the device is available directly from ST. Please contact your
            local sales representative. Also, check our web site (www.st.com/psm) for information related
            to 3rd party programmers.

            Upon delivery from ST or after each erasure (using windowed part), the PSD3XX device
            has all bits in PAD and EPROM in the HI state (logic 1). The configuration bits are in the LO
            state (logic 0).

            To clear all locations of their programmed contents (assuming you have a windowed
            version), expose the windowed device to an Ultra-Violet (UV) light source. A dosage of
            30 W second/cm2 is required for PSD3XX devices, and 40 W second/cm2 for low-voltage
            (V suffix) devices. This dosage can be obtained with exposure to a wavelength of 2537
            and intensity of 12000 W/cm2 for 40 to 45 minutes for the PSD3XX and 55 to 60 minutes
            for the low-voltage (V suffix) devices. The device should be approximately 1 inch (2.54 cm)
            from the source, and all filters should be removed from the UV light source prior to erasure.

            The PSD3XX devices will erase with light sources having wavelengths shorter than 4000 .
            However, the erasure times will be much longer than when using the recommended 2537
            wavelength. Note: exposure to sunlight will eventually erase the device. If used in such an
            environment, the package window should be covered with an opaque substance.

                                                                                                                                 21
PSD3XX Family    Consult your MCU data sheet to determine which control signals your MCU generates, and
                 how they operate. This section is intended to show which control signals should be
12.0             connected to what pins on the PSD3XX. You will then use PSDsoft to configure the
Control Signals  PSD3XX, based on the combination of control signals that your MCU outputs, for example
                 RD, WR, and PSEN.

                 The PSD3XX is compatible with the following control signals:

                     ALE or AS (polarity is programmable)
                     WR or R/W
                     RD/E or RD/E/DS (DS for non-3X1 devices only)
                     BHE or PSEN
                     A19/CSI
                     RESET (polarity is programmable except on low voltage versions with the V suffix).

                 12.1 ALE or AS

                 Connect the ALE or AS signal from your MCU to this pin where applicable, and program
                 the polarity using PSDsoft. The trailing edge (when the signal goes inactive) of ALE or AS
                 latches the address on any pins that have an address input. If you are using a
                 non-multiplexed-bus MCU that does not output an ALE or AS signal, this pin can be used
                 for a generic input to the PAD. Note: if your data is multiplexed with address lines other
                 than A0-A7, connect your address pins to AD0/A0-AD15/A15, and connect your data to
                 Port A (and Port B where applicable), and connect the ALE/AS signal to this pin.

                 12.2 WR or R/W

                 Your MCU should output a stand-alone write signal (WR) or a multiplexed read/write signal
                 (R/W). In either case, the signal should be connected to this pin.

                 12.3 RD/E/DS (DS option not available on 3X1 devices)

                 Your MCU should output any one of RD, E (clock), or DS. In any case, connect the
                 appropriate signal to this pin.

                 12.4 BHE or PSEN
                 t If your MCU does not output either of these signals, tie this pin to Vcc

                     (through a series resistor), and skip to the next signal.

                 t If you use an 8-bit 8031 compatible MCU that outputs a separate signal when

                     accessing program space, such as PSEN, connect it to this pin. You would then use
                     PSDsoft to configure the EPROM in the PSD3XX to respond to PSEN only or PSEN
                     and RD. If you have an 8031 compatible MCU, refer to the "Program/Data Space and
                     the 8031" section for further information.

                 t If you are using a 16-bit MCU, connect the BHE (or similar signal) output to this pin.

                     BHE enables accessing of the upper byte of the data bus. See Table 6 for information
                     on how this signal is used in conjunction with the A0 address line.

                 Table 6. Truth Table for BHE and Address Bit A0 (16-bit MCUs only)

                 BHE  A0        Operation

                 0    0   Whole Word

                 0    1   Upper Byte From/To Odd Address

                 1    0   Lower Byte From/To Even Address

                 1    1   None

22
12.0                                                                                                                  PSD3XX Family
Control Signals
(cont.)          12.5 A19/CSI

                 This pin is configured using PSDsoft to be either a chip select for the entire PSD device or
                 an additional PAD input. If your MCU can generate a chip-select signal, and you wish to
                 save power, use the PSD chip select feature. Otherwise, use this pin as an address or logic
                 input.

                 t When configured as CSI (active-low PSD chip select): a low on this pin keeps the PSD

                     in normal operation. However, when a high is detected on the pin, the PSD
                     enters Power-down Mode. See Tables 7A and 7B for information on signal states
                     during Power-down Mode. See section 16 for details about the reduction of power
                     consumption.

                 t When configured as A19, the pin can be used as an additional input to the PADs.

                     It can be used for address or logic. It can also be ALE/AS dependent or a transparent
                     input, which is determined by your PSDsoft design file. In A19 mode, the PSD is always
                     enabled.

                 Table 7A. Signal States During Power-Down Mode

                 Port                                 Configuration Mode(s)               State

                 AD0A0/AD15/A15             All                                       Input (Hi-Z)
                                                                                       Unchanged
                                             MCU I/O                                   Input (Hi-Z)

                 Port Pins PA0PA7           Tracking AD0/A0-AD7/A7                      Logic 1
                                                                                       Unchanged
                                             Latched Address Out
                                                                                         Logic 1
                                             MCU I/O                                       Hi-Z

                 Port Pins PB0PB7           Chip Select Outputs, CS0CS7, CMOS        Input (Hi-Z)
                                                                                         Logic 1
                                             Chip Select Outputs, CS0CS7, Open Drain

                 Port Pins PC0PC2           Address or Logic Inputs, A16-A18
                                             Chip Select Outputs, CS8CS10, CMOS only

                 Table 7B. Internal States During Power-down

                        Component                          Internal Signal   Internal Signal State
                                                                             During Power-Down

                 PAD A and PAD B                      CS0CS10                   Logic 1 (inactive)
                                                                                 Logic 0 (inactive)
                                                      CSADIN, CSADOUT1,
                                                      CSADOUT2, CSIOPORT,
                                                      ES0-ES7, RS0

                 All registers in CSIOPORT            N/A

                 address space, including:

                  Direction

                  Data                                                           All unchanged

                  Page

                  PMR (turbo bit, ZPSD only)

                 NOTE: N/A = Not Applicable

                                                                                                     23
PSD3XX Family    12.6 Reset Input

12.0             This is an asynchronous input to initialize the PSD device.
Control Signals
                 Refer to tables 8A and 8B for information on device status during and after reset.
(cont.)

                 The standard-voltage PSD3XX and ZPSD3XX (non-V) devices require a reset input that
                 is asserted for at least 100 nsec. The PSD will be functional immediately after reset is
                 de-asserted. For these standard-voltage devices, the polarity of the reset input signal is
                 programmable using PSDsoft (active-high or active-low), to match the functionality of your
                 MCU reset.

                 Note: It is not recommended to drive the reset input of the MCU and the reset input of the
                 PSD with a simple RC circuit between power on ground. The input threshold of the MCU
                 and the PSD devices may differ, causing the devices to enter and exit reset at different
                 times because of slow ramping of the signal. This may result in the PSD not being
                 operational when accessed by the MCU. It is recommended to drive both devices actively.
                 A supervisory device or a gate with hysteresis is recommended.

                 For low-voltage ZPSD3XXV devices only, the reset input must be asserted for at least
                 500 nsec. The ZPSD3XXV will not be functional for an additional 500 nsec after reset is
                 de-asserted (see Figure 8). These low voltage ZPSD3XXV devices must use an active-low
                 polarity signal for reset. Unlike the standard PSDs, the reset polarity for the ZPSD3XXV is
                 not programmable. If your MCU operates with an active high reset, you must invert this
                 signal before driving the ZPSD3XXV reset input.

                 You must design your system to ensure that the PSD comes out of reset and the PSD is
                 active before the MCU makes its first access to PSD memory. Depending on the
                 characteristics and speed of your MCU, a delay between the PSD reset and the MCU reset
                 may be needed.

                 Table 8A. External PSD Signal States During and Just After Reset

                                                                                     Signal State Just

                                                                       Signal State After Reset

                 Port       Configured Mode of Operation During Reset                (Note 1)

                 AD0/A0-    All                                        Input (Hi-Z)    MCU address
                 AD15/A15                                              Input (Hi-Z)      and/or data
                            MCU I/O                                    Input (Hi-Z)      Input (Hi-Z)
                 Port Pins                                                              Active Track
                 PA0-PA7    Tracking                                     Logic 0             Mode
                            AD0/A0-AD7/A7                                  Hi-Z
                 Port Pins                                                             MCU address
                 PB0-PB7                                      PSD3XX,  Input (Hi-Z
                            Latched Address Out ZPSD3XX                  Logic 1       MCU address
                 Port Pins                                                 Hi-Z          Input (Hi-Z)
                 PC0-PC2                          ZPSD3XXV                 Hi-Z
                                                                           Hi-Z      Per CS equations
                            MCU I/O
                                                                       Input (Hi-Z)  Per CS equations
                            Chip Select Outputs,  PSD3XX,                Logic 1     Per CS equations
                            CS0-CS7, CMOS         ZPSD3XX                  Hi-Z
                                                                                     Per CS equations
                                                  ZPSD3XXV                               Input (Hi-Z)

                            Chip Select Outputs,  PSD3XX,                            Per CS equations
                            CS0-CS7, Open Drain   ZPSD3XX
                                                                                     Per CS equations
                                                  ZPSD3XXV

                            Address or Logic Inputs, A16-A18

                            Chip Select Outputs,  PSD3XX,
                            CS8-CS10, CMOS        ZPSD3XX

                                                  ZPSD3XXV

                 NOTE: 1. Signal is valid immediately after reset for PSD3XX and ZPSD3XX devices. ZPSD3XXV devices need an
                              additional 500 nsec after reset before signal is valid.

24
                                                                                        PSD3XX Family

12.0             Table 8B. Internal PSD Signal States During and Just After Reset
Control Signals
                                                                    Internal Signal       Internal
(cont.)                                                                                 Signal State

                                                                    State During           During
                                                                                        Power-Down
                 Component                         Internal Signal  Reset

                                                   CS0-CS10         Logic 1 (inactive) Per CS Equations

                 PAD A and PAD B                   CSADIN,          Logic 0 (inactive)  Per equations
                                                   CSADOUT1,                               for each
                 All registers in CSIOPORT         CSADOUT2,
                 address space, including:         CSIOPORT,                            internal signal
                  Direction                        ES0-ES7, RS0
                  Data
                  Page                             N/A              Logic 0 in all bit of Logic 0 until
                  PMR (turbo bit,                                       all registers changed by MCU

                    ZPSD3XX only)

                 NOTE: N/A = Not Applicable

                 Figure 8. The Reset Cycle (RESET) (ZPSD3XXV Versions)

                 VIH                                                    500 ns          ZPSD3XXV
                 VIL                                                RESET HIGH          IS OPERATIONAL

                                           500 ns
                                        RESET LOW

                                                                                                         25
PSD3XX Family  This section only applies to users who have an 8031 or compatible MCU that outputs a
               signal such as PSEN when accessing program space. If this applies to you, be aware of the
13.0           following:
Program/Data
Space and the  t The PSD3XX can be configured using PSDsoft such that the EPROM is either
8031
                   1) accessed by PSEN only (Figure 10); or 2) accessed by PSEN or RD (Figure 9).
                   The default is PSEN only unless changed in PSDsoft.

               t The SRAM and I/O Ports (including CSIOPORT) can not be placed in program space

                   only. By default, they are in data space only (Figure 10). However, the SRAM may
                   be placed in Program and Data Space, as shown in Figure 9.

               Figure 9. Combined Address Space

                                                        ADDRESS          PAD        CS
                                                        INTERNAL RD                    SRAM*
                                                        PSEN                          OE

               *Not available on "R" versions.                                        OE

                                                                                      EPROM
                                                                                    CS

                                                                             CS OE
                                                                         I/O PORTS

               Figure 10. 8031-Compatible Separate Code and Data Address Spaces

                                                                     I/O PORTS

                                                                     OE  CS

               INTERNAL RD

               ADDRESS                                                   PAD            OE
                                                                                    CS

                                                                                       SRAM*

                                                         PSEN                       CS
                                                                                      EPROM
               *Not available on "R" versions.
                                                                                    OE

26
14.0                                                                                                               PSD3XX Family
System
Applications  In Figure 11, the PSD3XX is configured to interface with Intel's 80C31, which is a 16-bit
              address/8-bit data bus microcontroller. Its data bus is multiplexed with the low-order
              address byte. The 80C31 uses signals RD to read from data memory and PSEN to read
              from code memory. It uses WR to write into the data memory. It also uses active high reset
              and ALE signals. The rest of the configuration bits, as well as the unconnected signals,
              are application specific, and thus, user dependent.

              Figure 11. PSD3XX Interface With Intel's 80C31

                                                                                                                          VCC

                         MICROCONTROLLER               44   0.1F

                     31 EA/VP   P0.0 39    23  AD0/A0            PA0 21
                     19 X1      P0.1 38    24  AD1/A1            PA1 20
                                P0.2 37    25  AD2/A2            PA2 19
                     18 X2      P0.3 36    26  AD3/A3            PA3 18
                                P0.4 35    27  AD4/A4            PA4 17
                                P0.5 34    28  AD5/A5            PA5 16
                                P0.6 33    29  AD6/A6            PA6 15
                                P0.7 32    30  AD7/A7            PA7 14
                                                                 PB0 11
                     9 RESET      P2.0 21  31  AD8/A8            PB1 10
                                  P2.1 22  32  AD9/A9            PB2 9
                     12  INT0     P2.2 23  33  AD10/A10          PB3 8
                     13  INT1     P2.3 24  35  AD11/A11          PB4 7
                     14  T0       P2.4 25  36  AD12/A12          PB5 6
                                  P2.5 26                        PB6 5
                     15 T1        P2.6 27  37 AD13/A13           PB7 4
                                  P2.7 28  38 AD14/A14           PC0 40
                                           39 AD15/A15           PC1 41
                     1 P1.0        RD 17                         PC2 42
                     2 P1.1        WR 16   22 RD           A19/CSI 43
                     3 P1.2     PSEN 29     2              GND
                     4 P1.3       ALE 30    1  WR/VPP
                     5 P1.4       TXD 11   13  BHE/PSEN     34 12
                     6 P1.5      RXD 10     3  ALE
                     7 P1.6                    RESET
                     8 P1.7
                                               PSD3XX
                         80C31
              Reset

              NOTE: RESET to the PSD3XX must be the output of a RESET chip or buffer.
                         If RESET to the 80C31 is the output of an RC circuit, a separate buffered RC RESET to the
                         PSD3XX (shorter than the 80C31 RC RESET) must be provided to avoid a race condition.

                                                                                                                    27
PSD3XX Family  In Figure 12, the PSD3XX is configured to interface with Motorola's 68HC11, which is a
               16-bit address/8-bit data bus microcontroller. Its data bus is multiplexed with the low-order
14.0           address byte. The 68HC11 uses E and R/W signals to derive the read and write strobes.
System         It uses the Address Strobe (AS) for the address latch pulse. RESET is an active-low signal.
Applications   The rest of the configuration bits, as well as the unconnected signals, are specific, and thus,
               user dependent.
(cont.)
               Figure 12. PSD3XX Interface With Motorola's 68HC11

                                                                                                                                VCC

               MICROCONTROLLER                                  0.1F
                                                  44

                       PC0 9                23  AD0/A0    PA0          21
               20 PD0              10       24  AD1/A1    PA1          20
               21 PD1  PC1         11       25  AD2/A2    PA2          19
               22 PD2  PC2                  26  AD3/A3    PA3          18
               23 PD3              12       27  AD4/A4    PA4          17
               24 PD4  PC3         13       28  AD5/A5    PA5          16
               25 PD5  PC4                  29  AD6/A6    PA6          15
               43 PE0  PC5 14               30  AD7/A7    PA7          14
               45 PE1              15
               47 PE2  PC6         16
               49 PE3  PC7
               44 PD4
               46 PE5  PB0 42               31  AD8/A8    PB0          11
               48 PE6  PB1 41               32  AD9/A9    PB1          10
               50 PE7              40       33  AD10/A10  PB2          9
               34 PA0  PB2         39       35  AD11/A11  PB3          8
               33 PA1  PB3                  36  AD12/A12  PB4          7
               32 PA2              38       37  AD13/A13  PB5          6
               31 PA3  PB4         37       38  AD14/A14  PB6          5
               30 PA4  PB5                  39  AD15/A15  PB7          4
               29 PA5  PB6 36
               28 PA6  PB7 35
               27 PA7
               52 VRH  E5                   22 E          PC0          40
               51 VRL                                     PC1          41
                       R/W 6                 2  R/W/VPP   PC2          42
                                            13  AS
                            AS     4                      A19/CSI 43
                       RESET       17        3  RESET
                                             1
                                       VCC      BHE/PSEN
                                   18
                       XIRQ        19
                         IRQ
                                   2
                       MODB        3                      GND
                       MODA                                34 12

                       XTAL EXTAL               PSD3XX

               68HC11

               RESET

28
14.0                                                                                                               PSD3XX Family
System
Applications  In Figure 13, the PSD3XX is configured to work directly with Intel's 80C196KB
              microcontroller, which is a 16-bit address/16-bit data bus processor. The Address and data
(cont.)       lines multiplexed. The PSD3XX is configured to use PC0, PC1, PC2, and A19/CSI as logic
              inputs. These signals are independent of the ALE pulse (latch-transparent). They are used
              as four general-purpose inputs that take part in the PAD equations.

              Port A is configured to work in Track Mode, in which (for certain conditions) PA0PA7 tracks
              lines AD0/A0AD7/A7. Port B is configured to generate CS0CS7. In this example, PB2
              serves as a WAIT signal that slows down the 80C196KB during the access of external
              peripherals. These 8-bit wide peripherals are connected to the shared bus of Port A. The
              WAIT signal also drives the buswidth input of the microcontroller, so that every external
              peripheral cycle becomes an 8-bit data bus cycle. PB3 and PB4 are open-drain output
              signals; thus, they are pulled up externally.

              Figure 13. PSD3XX Interface With Intel's 80C196KB

                                            +5V                                                   +5V

                                                               0.1F                                                 0.1F
                                                                                                           AD[0 ..15]
                                            VCC                             ADDRESS/DATA
                                                                            MULTIPLEXED BUS

                            67                           P1.0  19                                                                         AD[0 ..15]
                                     XTAL1               P1.1  20
                                                         P1.2  21                                                                             PORT 1
                            66                           P1.3  22                                                                             I/O PINS
                                     XTAL2               P1.4  23
                                                         P1.5  30
                    NMI        3  NMI                    P1.6  31
                    RST      43   READY                  P1.7  32
                             64   BUSWIDTH
                       RxD   14   CDE             P3.0/AD0     60 AD0/A0
                     TxD    16    RESET           P3.1/AD1     59 AD1/A1
                                                  P3.2/AD2     58 AD2/A2
              +5V                                 P3.3/AD3     57 AD3/A3                               44
                 0.1F                            P3.4/AD4     56 AD4/A4
                             6    P0.0            P3.5/AD5     55 AD5/A5                          VCC                             SHARED
                             5    P0.1            P3.6/AD6     54 AD6/A6                                                          BUS
                             7    P0.2            P3.7/AD7     53 AD7/A7    AD0/A0    23                        21
                             4    P0.3                                      AD1/A1    24     AD0/A0        PA0  20
                            11    P0.4            P4.0/AD8     52 AD8/A8    AD2/A2    25     AD1/A1        PA1  19
                            10    P0.5            P4.1/AD9     51 AD9/A9    AD3/A3    26     AD2/A2        PA2  18
                             8    P0.6           P4.2/AD10     50 AD10/A10  AD4/A4    27     AD3/A3        PA3  17
                             9    P0.7           P4.3/AD11     49 AD11/A11  AD5/A5    28     AD4/A4        PA4  16
                                                 P4.4/AD12     48 AD12/A12  AD6/A6    29     AD5/A5        PA5  15
                            18 P2.0/TXD          P4.5/AD13     47 AD13/A13  AD7/A7    30     AD6/A6        PA6  14
                            17 P2.1/RXD          P4.6/AD14     46 AD14/A14  AD8/A8    31     AD7/A7        PA7
                            15 P2.2/EXINT        P4.7/AD15     45 AD15/A15  AD9/A9    32     AD8/A8             11
                            44 P2.3/T2CLK                                   AD10/A10  33     AD9/A9        PB0  10
                            42 P2.4/T2RST          CLKOUT      65           AD11/A11  35     AD10/A10      PB1  9 WAIT
                            39 P2.5/PWM          BHE / WRH     41           AD12/A12  36     AD11/A11      PB2  8
                            33 P2.6/ T2 UP/DN                  40           AD13/A13  37     AD12/A12      PB3  7
                            38 P2.7/ T2 CAPTR     WR / WRL     61           AD14/A14  38     AD13/A13      PB4  6
                                                           RD  62           AD15/A15  39     AD14/A14      PB5  5
                            24 HSI.0                           63                            AD15/A15      PB6  4
                            25 HSI.1              ALE /ADV
                            26 HSI.2/HSO.4               INST  28                     40 PC0               PB7
                            27 HSI.3/HSO.5                     29
                                                      HSO.0    34                     41 PC1                                4.7K  4.7K
                                                      HSO.1    35
                                                      HSO.2                           42 PC2
                                                      HSO.3
                            13 VREF               VSS                                 43 A19/CSI
                            37 VPP
                            12 ANGND                                                  1 BHE /PSEN

                             2 EA                                                     2 WR / VPP

                                                                                      22 RD                                                             +5V

                                                                                      13 ALE

                                            VSS                                       3 RESET

                                                                                               GND GND

                                  80C196KB 68    36                                          PSD3XX 12 34

                                                                                                                                          ALE

                    FOUR
              GENERAL
              PURPOSE

                 INPUTS

                                                                                                                                                        29
PSD3XX Family  Security Mode in the PSD3XX locks the contents of PAD A, PAD B, and all the configuration
               bits. The EPROM, optional SRAM, and I/O contents can be accessed only through the
15.0           PAD. The Security Mode must be set by PSDsoft prior to run-time. The Security Bit can only
Security Mode  be erased on the UV parts using a full-chip erase. If Security Mode is enabled, the contents
               of the PSD3XX can not be uploaded (copied) on a device programmer.

16.0           PSDs from all PSD3XX families use Zero-power memory techniques that place memory
Power          into Standby Mode between MCU accesses. The memory becomes active briefly after an
Management     address transition, then delivers new data to the outputs, latches the outputs, and returns to
               Standby. This is done automatically and the designer has to do nothing special to benefit
               from this feature.

               In addition to the benefits of Zero-power memory technology, there are ways to gain addi-
               tional savings. The following factors determine how much current the entire PSD device
               uses:

                   Use of CSI (Chip Select Input)
                   Setting of the CMiser bit
                   Setting of the Turbo Bit (ZPSD only)
                   The number of product terms used in the PAD
                   The composite frequency of the input signals to the PAD
                   The loading on I/O pins.

               The total current consumption for the PSD is calculated by summing the currents from
               memory, PAD logic, and I/O pins, based on your design parameters and the power
               management options used.

               16.1 CSI Input

               Driving the CSI pin inactive (logic 1) disables the inputs of the PSD and forces the entire
               PSD to enter Power-down Mode, independent of any transition on the MCU bus (address
               and control) or other PSD inputs. During this time, the PSD device draws only standby
               current (micro-amps). Alternately, driving a logic 0 on the CSI pin returns the PSD to normal
               operation. See Tables 7A and 7B for information on signal states during Power-down Mode.

               The CSI pin feature is available only if enabled in the PSDsoft Configuration utility.

               16.2 CMiser bit

               In addition to power savings resulting from the Zero-power technology used in the memory,
               the CMiser feature saves even more power under certain conditions. Savings are significant
               when the PSD is configured for an 8-bit data path because the CMiser feature turns off half
               of the array when memory is being accessed (the memory is divided internally into odd and
               even arrays). See the DC characteristics table for current usage related to the CMiser bit.

               You should keep the following in mind when using this bit:

                   Setting of this bit is accomplished with PSDsoft at the design stage, prior to run-time.
                   Memory access times are extended by 10 nsec for standard voltage (non-V) devices,

                    and 20 nsec for low voltage (V) devices.

                   EPROM access: although CMiser offers significant power savings in 8-bit mode

                    (~50%), CMiser contributes no additional power savings when the PSD is configured
                    for 16-bits.

                   SRAM access: CMiser reduces power consumption of PSDs configured for either 8-bit

                    or 16-bit operation.

30
                                                                                                             PSD3XX Family

16.         16.3 Turbo Bit (ZPSD only)
Power
Management  The turbo bit is controlled by the MCU at run-time and is accessed through bit zero of the
            Power Management Register (PMR). The PMR is located in CSIOPORT space at offset 10h.
(cont.)
            Power Management Register (PMR)

             Bit 7   Bit 6   Bit 5   Bit 4    Bit 3   Bit 2   Bit 1                                            Bit 0
                                                                                                             Turbo bit
               *       *       *       *        *       *       *                                            1= OFF

            1= OFF  1= OFF  1= OFF  1= OFF   1= OFF  1= OFF  1= OFF

            *Future Configuration bits are reserved and should be set to one when writing to this register.

            The default value at reset of all bits in the PMR is logic 0, which means the Turbo feature is
            enabled. The PAD logic (PAD A and PAD B) of the PSD will operate at full speed and full
            power. When the Turbo Bit is set to logic 1, the Turbo feature is disabled. When disabled,
            the PAD logic will draw only standby current (micro-amps) while no PAD inputs change.
            Whenever there is a transition on any PAD input (including MCU address and control
            signals), the PAD logic will power up and will generate new outputs, latch those outputs,
            then go back to Standby Mode. Keep in mind that the signal propagation delay through the
            PAD logic increases by 10 nsec for non-V devices, and 20 nsec for V devices while in
            non-turbo mode. Use of the Turbo Bit does not affect the operation or power consumption
            of memory.

            Tremendous power savings are possible by setting the Turbo Bit and going into non-turbo
            mode. This essentially reduces the DC power consumption of the PAD logic to zero. It also
            reduces the AC power consumption of PAD logic when the composite frequency of all PAD
            inputs change at a rate less than 40 MHz for non-V devices, and less than 20 MHz for V
            devices. Use Figures 14 and 15 to calculate AC and DC current usage in the PAD with the
            Turbo Bit on and off. You will need to know the number of product terms that are used in
            your design and you will have to calculate the composite frequency of all signals entering
            the PAD logic.

            16.4 Number of Product Terms in the PAD Logic

            The number of product terms used in your design relates directly to how much current the

            PADs will draw. Therefore, minimizing this number will be in your best interest if power is a

            concern for you. Basically, the amount of product terms your design will use is based on the

            following (see Figure 4):

                Each of the EPROM block selects, ES0-ES7 uses one product term (for a total of 8).
                The CSIOPORT select uses one product term.
                If your part has SRAM (non-R versions), the SRAM select RS0 uses one product term.
                The Track Mode control signals (CSADIN, CSADOUT1, and CSADOUT2) each use

                 one product term if you use these signals.

                Port B, pins PB0-PB3 are allocated four product terms each if used as outputs.
                Port B, pins PB4-PB7 are allocated two product terms each if used as outputs.
                Port C, pins PC0-PC2 are allocated one product term each if used as outputs.

            Given the above product term allocation, keep the following points in mind when calculating
            the total number of product terms your design will require:

            1) The EPROM block selects, CSIOPORT select, and SRAM select will use a product term
               whether you use these blocks or not. This means you start out with 10 product terms,
               and go up from there.

            2) For Port B, if you use a pin as an output and your logic equation requires only one
               product term, you still have to include all the available product terms for that pin for
               power consumption, even though only one product term is specified. For example, if the
               output equation for pin PB0 uses just one product term, you will have to count PB0 as
               contributing four product terms to the overall count. With this in mind, you should use
               Port C for the outputs that only require one product term and PB4-7 for outputs that
               require two product terms. Use pins PB0-3 if you need outputs requiring more than two
               product terms or you have run out of outputs.

            3) The following PSD functions do not consume product terms: MCU I/O mode, Latched
               Address Output, and PAD inputs (logic or address).

                                                                                                             31
PSD3XX Family  16.5 Composite Frequency of the Input Signals to the PAD Logic

16.0           The composite frequency of the input signals to the PADs is calculated by considering all
Power          transitions on any PAD input signal (including the MCU address and control inputs). Once
Management     you have calculated the composite frequency and know the number of product terms used,
               you can determine the total AC current consumption of the PAD by using Figure 14 or
(cont.)        Figure 15. From the figures, notice that the DC component (f = 0 MHz) of PAD current is
               essentially zero when the turbo feature is disabled, and that the AC component increases
               as frequency increases.

               When the turbo feature is disabled, the PAD logic can achieve low power consumption by
               becoming active briefly, only when inputs change. For standard voltage (non-V) devices,
               the PAD logic will stay active for 25 nsec after it detects a transition on any input. If there
               are more transitions on any PAD input within the 25 nsec period, these transitions will not
               add to power consumption because the PAD logic is already active. This effect helps
               reduce the overall composite frequency value. In other words, narrowly spaced groups of
               transitions on input signals may count as just one transition when estimating the composite
               frequency.

               Note that the "knee" frequency in Figure 14 is 40 MHz, which means that the PAD will
               consume less power only if the composite frequency of all PAD inputs is less than 40 MHz.
               When the composite frequency is above 40 MHz, the PAD logic never gets a chance to shut
               down (inputs are spaced less than 25 nsec) and no power savings can be achieved. Figure
               15 is for low-voltage devices in which the "knee" frequency is 20 MHz.

               Take the following steps to calculate the composite frequency:
               1) Determine your highest frequency input for either PAD A or PAD B.
               2) Calculate the period of this input and use this period as a basis for determining the

                  composite frequency.
               3) Examine the remaining PAD input signals within this base period to determine the

                  number of distinct transitions.
               4) Signal transitions that are spaced further than 25 nsec apart count as a distinct transition

                  (50 nsec for low-voltage V devices). Signal transitions spaced closer than 25 nsec count
                  as the same transition.
               5) Count up the number of distinct transitions and divide that into the value of the base
                  period.
               6) The result is the period of the composite frequency. Divide into one to get the composite
                  frequency value.

               Unfortunately, this procedure is complicated and usually not deterministic since different
               inputs may be changing in various cycles. Therefore, we recommend you think of the
               situation that has the most activity on the inputs to the PLD and use this to calculate the
               composite frequency. Then you will have a number that represents your best estimate at
               the worst case scenario.

               Since this is a complicated process, the following example should help.

               Example Composite Frequency Calculation

               Suppose you had the following circuit:

                80C31    AD0-AD7  PSD3XX           Latched Address
               (12 MHz    A8-A15              PA   Output (LA0-LA7)
               Crystal)                       PB
                            ALE                   3 Inputs: Int, Sel, Rdy
                             RD                     5 MCU I/O Outputs
                            WR
                           PSEN   PC 3 Chip-Select Outputs
                            CSI

32
16.0                                                                                                             PSD3XX Family
Power
Management  All the inputs shown, except CSI, go to the PAD logic. These signals must be taken into
            consideration when calculating the composite frequency. Before we make the calculation,
(cont.)     let's establish the following conditions:

                The input with the highest frequency is ALE, which is 2 MHz. So our base period is

                 500 nsec for this example.

                Only the address information from the multiplexed signals AD0-AD7 reach the PAD

                 logic because of the internal address latch. Signal transitions from data on AD0-AD7
                 do not reach the PADs.

                The three inputs (Int, Sel, or Rdy) change state very infrequently relative to the 80C31

                 bus signals.

            Now, lets assume the following is a snapshot in time of all the input signals during a typical
            80C31 bus cycle. We'll use a code fetch as an example since that happens most often.

            ONE TYPICAL 80C31 BUS CYCLE (2 MHz, 500 nsec)

                   ALE   ADDR           1         DATA
                PSEN                           2
            AD0-AD7
              A8-A15                    < 25 nsec
                                                          3
                    INT
                   SEL
                  RDY

                         FOUR DISTINCT
                          TRANSITIONS

            The calculation of the composite frequency is as follows:

                There are four distinct transitions (first four dotted lines) within the base period of

                 500 nsec. These first four transitions all count toward the final composite frequency.

                The transition at (1) in the diagram does not count as a distinct transition because it is

                 within 25 nsec of a neighboring transition (use 50 nsec for a ZPSD3XXV device).

                Transition (2) above does not add to the composite frequency because only the

                 internally latched address signals reach the PADs, the data signal transitions do not.

                The transition at (3) just happens to appear in this snapshot, but its frequency is so

                 low that it is not a significant contributor to the overall composite frequency, and will
                 not be used.

                Divide the 500 nsec base period by the four (distinct transitions), yielding 125 nsec.

                 1/125 nsec = 8 MHz.

                Use 8 MHz as the composite frequency of PAD inputs when calculating current

                 consumption. (See the next section for a sample current calculation.)

            16.6 Loading on I/O pins

            A final consideration when calculating the current usage for the entire PSD device is the
            loading on I/O pins. All specifications for PSD current consumption in this document
            assume zero current flowing through PSD I/O pins (including ADIO). I/O current is dictated
            by the individual design implementation, and must be calculated by the designer. Be aware
            that I/O current is a function of loading on the pins and the frequency at which the signals
            toggle.

                                                                                                                                 33
PSD3XX Family  Once you have read the "Power Management" section, you should be able to calculate
               power. The following is a sample power calculation:
17.
Calculating    Conditions
Power

               Part Used                         = ZPSD3XX (VCC = 5.0 V)
               MCU ALE Clock Frequency           = 2.0 MHz

               Composite ZPLD Input Frequency    = 8.0 MHz (see example in above section)

               % EPROM Access                    = 80%

               % SRAM Access                     = 15%

               % I/O access                      = 5%

               %Time CSI is high (standby mode)  = 90%

               %Time CSI is low (normal operation mode) = 10%

               # Product terms used (see previous section) = 13 (13/40 = 33%)

               Turbo bit                         = OFF (Turbo Mode disabled)

               CMiser bit                        = ON

               MCU Bus Configuration             = 8-bit multiplexed bus mode

               Calculation (Based on Typical AC and DC Currents)

               ICC total = Istandby x % time CSI is high + [ICC (AC) + ICC (DC)] x % time CSI is low.

                           = Istandby x % time CSI is high +
                                            [% EPROM Access x 0.8 mA/MHz x Freq. of ALE
                                            + % SRAM x 1.4 mA/MHz x Freq of ALE

                                       + ZPLD AC current (Figure 14: 13 PTs, 8 MHz, Non-Turbo)]

                                            x % time CSI is low

                           = 10 A x 0.9 + (0.8 x 0.8 mA/MHz x 2 MHz + 0.15 x 1.4 mA/MHz x 2 MHz
                              + 5.0 mA) x 0.1

                           = 9.0 A + (1.28 mA + 0.42 mA + 5.0 mA) x 0.1

                           = 679 A, based on the system operating in standby 90% of the time

               NOTES: 1. Calculation is based on the assumption that IOUT = 0 mA (no I/O pin loading)
                            2. ICC(DC) is zero for all ZPSD devices operating in non-turbo mode.
                            3. 13 product terms: 8 for EPROM, 3 for Chip Selects, 1 for SRAM, 1 for CSIOPORT.
                            4. The 5% I/O access in the conditions section is when the MCU accesses CSIOPORT space.
                            5. Standby Mode can also be achieved without using the CSI pin. The ZPSD device will automatically
                               go into Standby while no inputs are changing on any pin, and Turbo Mode is disabled.

34
                                                                           PSD3XX Family

17.0         Figure 14. Typical ICC vs. Frequency for the PAD (VCC = 5 V)
Calculating
Power

(cont.)

             ICC (mA  45                    40 PT Turbo
                      40                    40 PT Non-Turbo
                      35                    10 PT Turbo
                      30                    10 PT Non-Turbo
                      25
                      20     5 10 15 20 25 30 35 40 45 50
                      15          Composite Frequency at PAD Inputs (MHz)
                      10

                       5
                       0

                          0

             Figure 15. Typical ICC vs. Frequency (VCC = 3 V)

                      14     40 PT Turbo
                      12     40 PT Non-Turbo
                      10     10 PT Turbo
                             10 PT Non-Turbo
                       8
             ICC (mA   6
                       4
                       2     5  10                             15  20      25
                       0

                          0

                             Composite Frequency at PAD Inputs (MHz)

                                                                               35
PSD3XX Family                                                                                    Figure 17. Normalized ICC (DC vs. VCC) (VCC = 3.0 V)
                                                                                                                          ZPSD3XXV
Figure 16. IOL vs. VOL (5 V 10%)
                         ZPSD3XXV                                                                            3.5

        40                                                                                             3.0

        35                                                                                             2.5

        30

        25

        20

        15

        10
                                                                                  Temp. = 125C
                                                                                   Temp. = 25C

          5
IOL (mA)                                                                                               2.0

                                                                                          ICC          1.5

                                                                                                       1.0

                                                                                                       0.5

                                                                                                            2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0

                                                                                                             2.7  VCC (V)

    0
           0.00 0.10 0.20 0.30 0.40 0.50 0.60 0.70 0.80
                                                    VOL (V)

Figure 18. Normalized ICC (AC) (VCC = 3.0 V)                                                     Figure 19. Normalized Access Time (T6) (VCC = 3.0 V)
                         ZPSD3XXV                                                                                         ZPSD3XXV

            2.2                                                                                        1.1

    2.0                                                                                                1.05
                                                                                                        1.0

    1.8

    ICC (AC)                                                                                           0.95
                                                                                          ACCESS TIME
    1.6                                                                                                 0.9
                                                                                                       0.85
    1.4

    1.2                                                                                                0.8

                                                                                                       0.75

    1.0                                                                                                0.7

    0.8                                                                                                0.65

         2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0                                                                     2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0

         2.7  VCC (V)                                                                                        2.7  VCC (V)

36
                                                                                                          PSD3XX Family

18.0            18.1 Absolute Maximum Ratings1
Specifications
                Symbol      Parameter             Condition                                    Min        Max Unit

                TSTG    Storage Temperature       CERDIP                                        65       + 150 C
                                                  PLASTIC                                       65
                                                                                                0.6      + 125 C

                        Voltage on any Pin        With Respect to GND                           0.6      +7    V

                VPP     Programming               With Respect to GND                                     + 14  V
                        Supply Voltage

                VCC     Supply Voltage            With Respect to GND 0.6                               +7    V

                        ESD Protection                                                         >2000            V

                NOTE: 1. Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the
                               device. This is a stress rating only and functional operation of the device at these or any other
                               conditions above those indicated in the operational sections of this specification is not implied.
                               Exposure to Absolute Maximum Rating conditions for extended periods of time may affect device
                               reliability.

                18.2 Operating Range

                  Range      Temperature                       VC C                                   VCC Tolerance

                Commercial   0 C to +70C                 + 3 V1, + 5 V                                     10%
                Industrial  40 C to +85C                + 3 V1, + 5 V                                     10%

                NOTES: 1. 3 V version available for ZPSD3XXV devices only.

                18.3 Recommended Operating Conditions

                Symbol Parameter                  Conditions                                   Min       Typ Max Unit

                VCC     Supply Voltage ZPSD Versions, All Speeds 4.5                                      5 5.5 V

                VCC     Supply Voltage      ZPSD V Versions Only,                              2.7       3.0 5.5 V
                                            All Speeds

                18.4 Pin Capacitance1

                Symbol                 Parameter                            Conditions Typical2 Max Unit

                CIN Capacitance (for input pins only)                       VIN = 0 V                 4         6 pF

                COUT Capacitance (for input/output pins)                    VOUT = 0 V                8         12 pF

                CVPP Capacitance (for WR/VPP or R/W/VPP) VPP = 0 V                                    18        25 pF

                NOTES: 1. This parameter is only sampled and is not 100% tested.
                             2. Typical values are for TA = 25C and nominal supply voltages.

                                                                                                                     37
PSD3XX Family

18.5 AC/DC Characteristics PSD3XX/ZPSD3XX (All 5 V devices)

Symbol         Parameter                           Conditions            Min Typ Max Unit

VCC          Supply Voltage            All Speeds                         4.5   5                                    5.5  V
                                                                           2
VI H         High-Level Input Voltage 4.5 V < VCC > 5.5 V                0.5                                       VCC + .1 V
                                                                          4.4
VI L         Low-Level Input Voltage 4.5 V < VCC > 5.5 V                  2.4                                        0.8  V

                                       IOH = 20 A, VCC = 4.5 V         1    4.49                                      V
                                                                         10
VOH          Output High Voltage       IOH = 2 mA, VCC = 4.5 V                3.9                                       V

             Output Low Voltage        IOL = 20 A, VCC = 4.5 V                 0.01 0.1                                  V

VOL          (See Figure 16)           IOL = 8 mA, VCC = 4.5 V                  0.15 0.45                                 V

             ZPSD3XX                                                            10                                   20   A
             Standby Supply Current
ISB
(Notes 1,4)  PSD3XX
             Standby Supply Current
                                                                                50                                   100  A

ILI          Input Leakage Current     VSS < VIN > VCC                            .1                                1    A
                                                                                   5
ILO          Output Leakage Current .45 < VIN > VCC                             See ISB                              10   A
                                                                                  0.5
                                       ZPLD Turbo Mode = Off, f = 0 MHz             0                                     A
                                                                                    0
             ZPSD3XX                   ZPLD Turbo Mode = On, f = 0 MHz            0.5                                1 mA/PT
                                                                                    0
             Operating Suppy Current EPROM, f = 0 MHz                               0                                0    A
                                                                                  See
ICC (DC)                               SRAM, f = 0 MHz                          Fig. 14                              0    A
(Note 3)                                                                          0.8
                                                                                  1.8
                                       PLD, f = 0 MHz                             1.4                                1 mA/PT
                                       EPROM, f = 0 MHz                             2
             PSD3XX                    SRAM, f = 0 MHz                            3.8                                0    A
             Operating Supply Current

                                                                                                                     0    A

               ZPLD AC Base                                                                                          1.0 mA/MHz

ICC (AC)       EPROM Access            CMiser = On and 8-Bit Bus Mode                                                2.0 mA/MHz
(Note 3)       AC Adder                All Other Cases (Note 5)                                                      4.0 mA/MHz
                                       CMiser = On and 8-Bit Bus Mode                                                2.7 mA/MHz
               SRAM Access             CMiser = On and 16-Bit Bus Mode                                                4 mA/MHz
               AC Adder                CMiser = Off                                                                  7.5 mA/MHz

NOTES: 1. CMOS inputs: GND 0.3 V or VCC 0.3V.
             2. TTL inputs: VIL  0.8 V, VIH  2.0 V.
             3. IOUT = 0 mA.
             4. CSI/A19 is high and the part is in a power-down configuration mode.

             5. All other cases include CMiser = On and 16-bit bus mode and CMiser = Off and 8- or 16-bit bus mode.

38
                                                                                                                         PSD3XX Family

18.6 AC/DC DC Characteristics ZPSD3XXV (3 V devices only)

Symbol              Parameter                   Conditions          Min Typ Max Unit

VCC          Supply Voltage            All Speeds                   2.7     3                                       5.5       V
VI H         High-Level Input Voltage  2.7 V < VCC > 5.5 V
VI L         Low-Level Input Voltage   2.7 V < VCC > 5.5 V          .7 VCC                                          VCC + .5  V
                                       IOH = 20 A, VCC = 2.7 V
VOH          Output High Voltage       IOH = 1 mA, VCC = 2.7 V    0.5                                           .3 VCC    V
                                       IOL = 20 A, VCC = 2.7 V
                                       IOL = 4 mA, VCC = 2.7 V      2.6 2.69                                                  V

                                       VCC = 3.0 V                  2.3     2.4                                               V

                                       VIN = VCC or GND                     0.01                                    0.1       V
                                       VOUT = VCC or GND
VOL          Output Low Voltage        ZPLD Turbo Mode = Off,               0.15 0.45                                         V
                                       f = 0 MHz, VCC = 3.0 V
ISB          Standby Supply Current    ZPLD Turbo Mode = On,                1                                       5         A
(Notes 1,4)                            f = 0 MHz, VCC = 3.0 V
             Input Leakage Current     EPROM, f = 0 MHz,            1      .1                                     1         A
ILI          Output Leakage Current    VCC = 3.0 V
ILO                                                                 1      .1                                      1         A
                                       See Figure 15 (VCC = 3.0 V)
                                                                            See ISB                                           A
                                       CMiser = On and 8-Bit Bus
ICC (DC)     Operating Supply Current  Mode (VCC = 3.0 V)                   0.17 0.35 mA/PT
(Note 3)                               All Other Cases (Note 5)
                                       (VCC = 3.0 V)
                                       CMiser = On and 8-Bit Bus            0                                       0         A
                                       Mode (VCC = 3.0 V)
             ZPLD AC Base              CMiser = On and 16-Bit Bus            See                                    0.5       mZ/MHz
                                       Mode (VCC = 3.0 V)                   Fig. 15
                                       CMiser = Off (VCC = 3.0 V)
             EPROM Access                                                   0.4                                     1 mA/MHz
             AC Adder
                                                                            0.9                                     1.7 mA/MHz
ICC (AC)
(Note 3)                                                                    0.7                                     1.4 mA/MHz

             SRAM Access AC Adder                                           1                                       2 mA/MHz

                                                                            1.9                                     3.8 mA/MHz

NOTES: 1. CMOS inputs: GND 0.3 V or VCC 0.3V.
            2. TTL inputs: VIL  0.8 V, VIH  2.0 V.
            3. IOUT = 0 mA.
            4. CSI/A19 is high and the part is in a power-down configuration mode.

            5. All other cases include CMiser = On and 16-bit bus mode and CMiser = Off and 8- or 16-bit bus mode.

                                                                                                                                  39
PSD3XX Family

18.7 Timing Parameters PSD3XX/ZPSD3XX (All 5 V devices)

                                                               -70          -90*       -15      CMiser Turbo

Symbol         Parameter                                                                        On = Off = Unit
                                          Min Max Min Max Min Max Add Add

    T1 ALE or AS Pulse Width              18                            20        40            0   0         ns

    T2 Address Set-up Time                5                             5         12            0   0         ns

    T3 Address Hold Time                  7                             8         10            0   0         ns

    T4   Leading Edge of Read             0                             0         0             0   0         ns
         to Data Active

    T5 ALE Valid to Data Valid                                      80       100            160 10  0         ns

    T6 Address Valid to Data Valid                                  70       90             150 10  0         ns

    T7 CSI Active to Data Valid                                     80       100            160 10  0         ns

    T8 Leading Edge of Read                                         20       32             55  0   0         ns
              to Data Valid

               Leading Edge of Read to                              32       32             55  0   0         ns
               Data Valid in 8031-Based
    T8A Architecture Operating with
               PSEN and RD in Separate
               Mode

    T9 Read Data Hold Time                0                             0         0             0   0         ns

    T10  Trailing Edge of Read to                                   20       32             35  0   0         ns
         Data High-Z

    T11  Trailing Edge of ALE or AS       0                             0         0             0   0         ns
         to Leading Edge of Write

    T12 RD, E, PSEN, or DS Pulse Width 35                               40        60            0   0         ns

    T12A WR Pulse Width                   18                            20        35            0   0         ns

    T13  Trailing Edge of Write or Read   5                             5         5             0   0         ns
         to Leading Edge of ALE or AS

    T14  Address Valid to Trailing Edge   70                            90        150           0   0         ns
         of Write

    T15  CSI Active to Trailing Edge      80                            100       160           0   0         ns
         of Write

    T16 Write Data Set-up Time            18                            20        30            0   0         ns

    T17 Write Data Hold Time              5                             5         10            0   0         ns

    T18  Port to Data Out Valid                                     25       30             35  0   0         ns
         Propagation Delay

    T19 Port Input Hold Time              0                             0         0             0   0         ns

    T20  Trailing Edge of Write to Port                             30       40             50  0   0         ns
         Output Valid

    T21 ADi1 or Control to CSOi2 Valid    6 20                          6 25      6         35  0   10 ns
                                                                                                    10 ns
    T22 ADi1 or Control to CSOi2 Invalid  5 20                          5    25   4         35  0

*-90 speed available only on Industrial Temperature versions.

40
                                                                                                                       PSD3XX Family

18.7 Timing Parameters PSD3XX/ZPSD3XX (All 5 V devices) (cont.)

                                              -70                          -90*      -15      CMiser Turbo

Symbol  Parameter                                                                             On = Off = Unit
                                          Min Max Min Max Min Max Add Add

        Track Mode Address

        Propagation Delay:                         22                      22             28  0                        0  ns

T23     CSADOUT1 Already True

        Latched Address Outputs,                   22                      22             28  0                        0
        Port A

T23A    Track Mode Address                         33                      33             50  0                        10 ns
        Propagation Delay:
        CSADOUT1 Becomes True
        During ALE or AS

T24     Track Mode Trailing Edge of                30                      32             35  0                        0  ns
        ALE or AS to Address High-Z

T25     Track Mode Read Propagation                27                      29             35  0                        0  ns
        Delay

T26     Track Mode Read Hold Time         5 29 11 29 11 29                                    0                        0  ns

T27     Track Mode Write Cycle,                    18                      20             30  0                        0  ns
        Data Propagation Delay

T28     Track Mode Write Cycle,           6        30                  8   30    9        40  0                        10 ns
        Write to Data Propagation Delay

T29     Hold Time of Port A Valid         2                            2         2            0                        0  ns
        During Write CSOi2 Trailing Edge

T30     CSI Active to CSOi2 Active        8        37                  9   40    9        50  0                        0  ns

T31     CSI Inactive to CSOi2 Inactive    8        37                  9   40    9        50  0                        0  ns

T32     Direct PAD Input3 as Hold Time    0                            10        12           0                        0  ns

T33     R/W Active to E or DS Start       18                           20        30           0                        0  ns

T34     E or DS End to R/W                18                           20        30           0                        0  ns

T35     AS Inactive to E high             0                            0         0            0                        0  ns

T36     Address to Leading Edge           18                           20        25           0                        0  ns
        of Write

NOTES:  1. ADi = any address line.
        2. CSOi = any of the chip-select output signals coming through Port B (CS0CS7) or through Port C (CS8CS10).
        3. Direct PAD input = any of the following direct PAD input lines: CSI/A19 as transparent A19, RD/E/DS, WR or

            R/W, transparent PC0PC2, ALE (or AS).
        4. Control signals RD/E/DS or WR or R/W.

        *-90 speed available only on Industrial Temperature versions.

                                                                                                                          41
PSD3XX Family

18.8 Timing Parameters ZPSD3XXV (3 V devices only)

                                             -15*           -20           -25      CMiser Turbo

Symbol         Parameter                  Min Max Min Max                          On = Off = Unit
                                                                     Min Max Add Add

    T1 ALE or AS Pulse Width              40           50            60            0   0         ns

    T2 Address Set-up Time                12           15            20            0   0         ns

    T3 Address Hold Time                  10           15            20            0   0         ns

    T4   Leading Edge of Read             0            0             0             0   0         ns
         to Data Active

    T5 ALE Valid to Data Valid                 170          200                250 20  0         ns

    T6 Address Valid to Data Valid             150          200                250 20  0         ns

    T7 CSI Active to Data Valid                160          200                250 20  0         ns

    T8 Leading Edge of Read                        45            50            60  0   0         ns
              to Data Valid

               Leading Edge of Read to             65            70            80  0   0         ns
               Data Valid in 8031-Based
    T8A Architecture Operating with
               PSEN and RD in Separate
               Mode

    T9 Read Data Hold Time                0            0             0             0   0         ns

    T10  Trailing Edge of Read to                  45            50            55  0   0         ns
         Data High-Z

    T11  Trailing Edge of ALE or AS       0            0             0             0   0         ns
         to Leading Edge of Write

    T12 RD, E, PSEN, or DS Pulse Width 60              75            85            0   0         ns

    T12A WR Pulse Width                   35           45            55            0   0         ns

    T13  Trailing Edge of Write or Read   5            5             5             0   0         ns
         to Leading Edge of ALE or AS

    T14  Address Valid to Trailing Edge   150          200           250           0   0         ns
         of Write

    T15  CSI Active to Trailing Edge      160          200           250           0   0         ns
         of Write

    T16 Write Data Set-up Time            30           40            50            0   0         ns

    T17 Write Data Hold Time              10           12            15            0   0         ns

    T18  Port to Data Out Valid                    45            50            60  0   0         ns
         Propagation Delay

    T19 Port Input Hold Time              0            0             0             0   0         ns

    T20  Trailing Edge of Write to Port            50            60            70  0   0         ns
         Output Valid

    T21 ADi1 or Control to CSOi2 Valid    6        50  5         55  5         60  0   20 ns
                                                                                       20 ns
    T22 ADi1 or Control to CSOi2 Invalid  4 50         4         55  4         60  0

*-15 speed available only on ZPSD311V.

42
                                                                                                                       PSD3XX Family

18.8 Timing Parameters ZPSD3XXV (3 V devices only) (cont.)

                                                   -15*          -20          -25      CMiser Turbo

Symbol  Parameter                                                                      On = Off = Unit
                                                Min Max Min Max Min Max Add Add

        Track Mode Address

        Propagation Delay:                               50           60           60  0                               0  ns

T23     CSADOUT1 Already True

        Latched Address Outputs,                         50           60           60  0                               0
        Port A

T23A    Track Mode Address                               70           80           90  0                               20 ns
        Propagation Delay:
        CSADOUT1 Becomes True
        During ALE or AS

T24     Track Mode Trailing Edge of                      50           60           60  0                               0  ns
        ALE or AS to Address High-Z

T25     Track Mode Read Propagation                      45           55           60  0                               0  ns
        Delay

T26     Track Mode Read Hold Time               10 70 10 70 10 70                      0                               0  ns

T27     Track Mode Write Cycle,                          45           55           60  0                               0  ns
        Data Propagation Delay

T28     Track Mode Write Cycle,                 8        65  8        75  8        80  0                               20 ns
        Write to Data Propagation Delay

T29     Hold Time of Port A Valid               2            3            3            0                               0  ns
        During Write CSOi2 Trailing Edge

T30     CSI Active to CSOi2 Active              9 70         9        80  9        90  0                               0  ns

T31     CSI Inactive to CSOi2 Inactive          9 70         9        80  9        90  0                               0  ns

T32     Direct PAD Input3 as Hold Time 0                     0            0            0                               0  ns

T33     R/W Active to E or DS Start             30           40           50           0                               0  ns

T34     E or DS End to R/W                      30           40           50           0                               0  ns

T35     AS Inactive to E high                   0            0            0            0                               0  ns

T36     Address to Leading Edge                 30           35           40           0                               0  ns
        of Write

NOTES:  1. ADi = any address line.
        2. CSOi = any of the chip-select output signals coming through Port B (CS0CS7) or through Port C (CS8CS10).
        3. Direct PAD input = any of the following direct PAD input lines: CSI/A19 as transparent A19, RD/E/DS, WR or

            R/W, transparent PC0PC2, ALE (or AS).
        4. Control signals RD/E/DS or WR or R/W.

        *-15 speed available only on ZPSD311V.

                                                                                                                          43
PSD3XX Family

18.9 Timing Diagrams for all PSD3XX Parts

Figure 20. Timing of 8-Bit Multiplexed Address/Data Bus Using RD, WR (PSD3X1)

       CSI/A19                         READ CYCLE                                  WRITE CYCLE
         as CSI                                                           32                           32

       Direct (1)             7                                                     15
PAD Input                                                                                              32
                            STABLE INPUT
Multiplexed (2)                    6                                             STABLE INPUT
     Inputs                                                                              14

       A0/AD0-                          6                             10         14                         DATA
        A7/AD7                                                                                                 IN
                      ADDRESS A                      DATA VALID                  ADDRESS B
   Active High                                                     9                                       17
             ALE   2     3                                                    2  3               16

    Active Low     1                                                          1
             ALE                                                                             11

  RD/E as RD                               4                         13

   BHE/PSEN                                   8
      as PSEN
                                                 12
    WR/VPP or
    RW as WR          5                                                                     36

          Any of                                 18                  19                                                    13
      PA0-PA7                                                                                                     12A
      as I/O Pin                                     INPUT
                                                                                                                            20
          Any of                                              INPUT                                                                 OUTPUT
      PB0-PB7      23
      as I/O Pin                                                                                                                   OUTPUT
                                              ADDRESS A                       23
          Any of
PA0-PA7 Pins                                                                                            ADDRESS B

    as Address
        Outputs

      See referenced notes on page 64.

44
                                                                                                                                     PSD3XX Family

Figure 21. Timing of 8-Bit Multiplexed Address/Data Bus Using RD, WR (PSD3X2/3X3)

          CSI/A19                     READ CYCLE                                           WRITE CYCLE
            as CSI                                                       32                                    32

         Direct (1)          7                                                              15
  PAD Input                                                                                                    32
                           STABLE INPUT
  Multiplexed (2)                 6                                                      STABLE INPUT
        Inputs                                                                                   14

          A0/AD0-                  6                        10                           14                        DATA
           A7/AD7                                                                                                     IN
                        ADDRESS A         DATA VALID                                     ADDRESS B
      Active High                                        9                                                        17
               ALE   2  3                                                             2  3              16

      Active Low     1                                                                1
               ALE                                                                                  11

RD/E/DS as RD                             4
                                                                                  13
      BHE/PSEN
         as PSEN                               8
                                                    12
      WR/VPP or
      RW as WR          5

             Any of                                                                      36                        13
         PA0-PA7
        as I/O Pin                                                                                      12A

             Any of                   18                               19                                          20
         PB0-PB7                                                                                                          OUTPUT
        as I/O Pin                        INPUT

             Any of                                             INPUT                                                                      OUTPUT
  PA0-PA7 Pins       23                                                               23

      as Address                                ADDRESS A                                                       ADDRESS B
           Outputs

See referenced notes on page 64

                                                                                                                                              45
PSD3XX Family

Figure 22. Timing of 8-Bit Multiplexed Address/Data Bus Using R/W, E or R/W, DS (PSD3X1)

       CSI/A19                      READ CYCLE                                      WRITE CYCLE
         as CSI                                                        32                               32

       Direct (1)          7                                                         15
PAD Input                                                                                               32
                         STABLE INPUT
Multiplexed (2)                  6                                                STABLE INPUT
     Inputs                                                                               14

       A0/AD0-                             6                         10               14                    DATA
        A7/AD7                                                                                                 IN
                      ADDRESS A                      DATA VALID                   ADDRESS B
   Active High                                                     9                                       17
               AS  2  3                                                        2      3          16

    Active Low     1                                                           1
              AS
                      35                                                              35
    RD/E as E
                           5                  4                            13                               34
    WR/VPP or                 33                  8
  R/W as R/W                                                                                 33
                                                 12
          Any of                                                           34
      PA0-PA7
      as I/O Pin                                                                                 12

          Any of                                                                  36
      PB0-PB7
      as I/O Pin                                                                                            13

          Any of                              18                     19                                     20
PA0-PA7 Pins                                                                                                       OUTPUT
                                                     INPUT
    as Address
        Outputs                                               INPUT                                                                 OUTPUT
                   23                                                          23

                                              ADDRESS A                                                  ADDRESS B

         See referenced notes on page 64.

46
                                                                                                                                     PSD3XX Family

Figure 23. Timing of 8-Bit Multiplexed Address/Data Bus Using R/W E or R/W, DS
              (PSD3X2/3X3)

          CSI/A19                     READ CYCLE                                      WRITE CYCLE
            as CSI                                                       32                               32

         Direct (1)          7                                                         15
  PAD Input                                                                                               32
                           STABLE INPUT
  Multiplexed (2)                  6                                                STABLE INPUT
        Inputs                                                                              14

          A0/AD0-                  6                         10                         14                    DATA
           A7/AD7                                                                                                IN
                        ADDRESS A            DATA VALID                             ADDRESS B
      Active High                                          9                                                 17
                 AS  2  3                                                        2      3          16

      Active Low     1                                                           1
                 AS
                        35                                                              35
  RD/E/DS as E
                             5        4                                      13                               34
RD/E/DS as DS                   33        8
                                         12                                                    33
      WR/VPP or
    R/W as R/W                                                               34

             Any of                                                                 36
         PA0-PA7
        as I/O Pin                                                                                 12 13

             Any of                   18                               19                                     20
         PB0-PB7                                                                                                     OUTPUT
        as I/O Pin                           INPUT

             Any of                                             INPUT                                                                 OUTPUT
  PA0-PA7 Pins       23                                                          23

      as Address                                ADDRESS A                                                  ADDRESS B
           Outputs

See referenced notes on page 64.

                                                                                                                                             47
PSD3XX Family

Figure 24. Timing of 16-Bit Multiplexed Address/Data Bus Using RD, WR (PSD3X1)

       CSI/A19                      READ CYCLE                                            WRITE CYCLE
         as CSI                                                        32                                     32

       Direct (1)          7                                                               15
PAD Input                STABLE INPUT                                                                         32

Multiplexed (2)             6                                                           STABLE INPUT
     Inputs                                                                                     14
                            6
  BHE/PSEN                                                     10                         14
       as BHE
                   ADDRESS A                                  DATA VALID                ADDRESS B             DATA
       A0/AD0-                                                               9                                   IN
     A15/AD15      2  3                                                              2  3
                                                                                 13                          17
   Active High                               4       12                                            16
             ALE   1
                                                                                     1
    Active Low
             ALE                              8                                             11
                                           5
  RD/E as RD
                                                                                        36                        13
   WR/VPP or
   R/W as WR                                                                                       12A

          Any of                                 18                  19                                           20
      PA0-PA7                                                                                                            OUTPUT
     as I/O Pin                                      INPUT

          Any of                                              INPUT                                                                       OUTPUT
     PB0-PB7       23                                                                23
     as I/O Pin
                                               ADDRESS A                                                       ADDRESS B
         Any of
PA0-PA7 Pins

    as Address
        Outputs

         See referenced notes on page 64.

48
                                                                                                                                     PSD3XX Family

Figure 25. Timing of 16-Bit Multiplexed Address/Data Bus Using RD, WR (PSD3X2/3X3)

       CSI/A19                        READ CYCLE                                       WRITE CYCLE
         as CSI                                                          32                                32

       Direct (1)            7                                                          15
PAD Input                  STABLE INPUT                                                                    32

Multiplexed (2)                 6                                                    STABLE INPUT
     Inputs                                                                                  14
                              6
                                                                                       14

     BHE/PSEN                                                          10                                  DATA
          as BHE                                                                                              IN
                     ADDRESS A                               DATA VALID              ADDRESS B
          A0/AD0-                                                          9                              17
       A15/AD15      2  3                                                         2  3          16

      Active High                              4                                  1
                ALE  1

      Active Low                                  8                                      11
               ALE
                                5                                             13
RD/E/DS as RD
                                                         12
      WR/VPP or
      R/W as WR                                                                      36                        13

             Any of                                                                             12A
         PA0-PA7
        as I/O Pin                                   18                19                                      20
                                                                                                                      OUTPUT
             Any of                                          INPUT
        PB0-PB7
        as I/O Pin                                              INPUT                                                                  OUTPUT
                     23                                                           23
            Any of
  PA0-PA7 Pins                                   ADDRESS A                                                  ADDRESS B

      as Address
           Outputs

See referenced notes on page 64.

                                                                                                                                                 49
PSD3XX Family

Figure 26. Timing of 16-Bit Multiplexed Address/Data Bus Using R/W, E or R/W, DS (PSD3X1)

       CSI/A19                      READ CYCLE                                            WRITE CYCLE
         as CSI                                                        32                                     32

       Direct (1)          7                                                               15
PAD Input                                                                                                     32
                         STABLE INPUT
Multiplexed (2)             6                                                           STABLE INPUT
     Inputs                                                                                     14

  BHE/PSEN                                 6                         10                 14
       as BHE
                      ADDRESS A                       DATA VALID                        ADDRESS B                 DATA
       A0/AD0-                                                      9                                                IN
     A15/AD15      2  3                                                              2  3
                                                                                                                 17
   Active High                                                                                         16
               AS
                   1                                                                 1
    Active Low
              AS         35                    4                                        35

    RD/E as E                                                            13

   WR/VPP or                                                                     34                33             34
  R/W as R/W                                          12

          Any of                           5                                                           12 13
      PA0-PA7
      as I/O Pin                           33     8

          Any of                                  18                     19             36                        20
      PB0-PB7                                                                                                            OUTPUT
      as I/O Pin                                      INPUT

          Any of                                              INPUT                                                                       OUTPUT
PA0-PA7 Pins       23                                                                23

    as Address                                ADDRESS A                                                        ADDRESS B
        Outputs

         See referenced notes on page 64.

50
                                                                                                                                     PSD3XX Family

Figure 27. Timing of 16-Bit Multiplexed Address/Data Bus Using R/W, E or R/W, DS
             (PSD3X2/3X3)

       CSI/A19                        READ CYCLE                                      WRITE CYCLE
         as CSI                                                          32                               32

       Direct (1)            7                                                         15
PAD Input                  STABLE INPUT                                                                   32

Multiplexed (2)                  6                                                  STABLE INPUT
     Inputs                                                                                 14
                              6
                                                                                      14

     BHE/PSEN           ADDRESS A                                    10             ADDRESS B                 DATA
          as BHE                                                                                                 IN
                     2  3                            DATA VALID                  2      3
          A0/AD0-                                                  9                                         17
       A15/AD15                                                                                    16

      Active High    1                                                           1
                 AS
                           35                                          13           35
       Active Low                       4
                 AS                                                          34                33             34
                                             8
  RD/E/DS as E               5                                                      36             12 13

RD/E/DS as DS                                    12
                             33
      WR/VPP or
    R/W as R/W                     18                                  19                                     20
                                                                                                                     OUTPUT
             Any of                    INPUT
         PA0-PA7
        as I/O Pin                                              INPUT                                                                 OUTPUT
                     23                                                          23
             Any of
        PB0-PB7                                 ADDRESS A                                                  ADDRESS B
        as I/O Pin

             Any of
  PA0-PA7 Pins

      as Address
           Outputs

See referenced notes on page 64.

                                                                                                                                                51
PSD3XX Family

Figure 28. Timing of 8-Bit Non-Multiplexed Address/Data Bus Using RD, WR (PSD3X1)

    CSI/A19                                READ CYCLE                                              WRITE CYCLE
      as CSI                                                                  32                                     32

       Direct (1)                 7                                                                 15
PAD Input
                                STABLE INPUT                                                     STABLE INPUT
       A0/AD0-                        6                                                                  14
     A15/AD15
     as A0-A15                  STABLE INPUT                                                     STABLE INPUT
                                                                              32                                     32
     PC0-PC2,
    CSI/A19 as                  6                               10                               14                          DATA
    Multiplexed

           Inputs

                                                                                                                                 IN

    PA0-PA7                                           DATA VALID
                          2
                             3                               9                    2              3                           17

    Active High                                                                                                          16

    ALE             1                                                                         1
                                                                                  13
    Active Low                        4
            ALE                        8

                                                  12                                             11

    RD/E as RD                                                                                   36                          13

                                                                                                     12A

    WR/VPP or                   5
    R/W as WR
                                      18                        19                                                           20
            Any of                                                                                                                  OUTPUT
        PB0-PB7                                       INPUT
       as I/O Pin

    See referenced notes on page 64.

52
                                                                                                                                     PSD3XX Family

Figure 29. Timing of 8-Bit Non-Multiplexed Address/Data Bus Using RD, WR (PSD3X2/3X3)

       CSI/A19                         READ CYCLE                                              WRITE CYCLE
         as CSI                                                           32                                     32

       Direct (1)             7                                                                 15
PAD Input
                            STABLE INPUT                                                     STABLE INPUT
       A0/AD0-                    6                                                                  14
     A15/AD15
    as A0-A15               STABLE INPUT                                                     STABLE INPUT
                                                                          32                                     32
Multiplexed (2)
     Inputs

                                  6                            10                            14                          DATA

                                                                                                                             IN

PA0-PA7                                              DATA VALID
                      2
                         3                                  9                 2              3                           17

Active High                                                                                                          16

ALE                1                                                                      1
                                                                              13
Active Low                           4
        ALE                           8

                                                 12                                          11

RD/E/DS as RD                                                                                36                          13

                                                                                                 12A

WR/VPP or                         5
R/W as WR
                                     18                        19                                                        20
        Any of                                                                                                                  OUTPUT
    PB0-PB7                                          INPUT
   as I/O Pin

See referenced notes on page 64.

                                                                                                                                 53
PSD3XX Family

Figure 30. Timing of 8-Bit Non-Multiplexed Address/Data Bus Using R/W, E or R/W, DS
             (PSD3X1)

    CSI/A19                                    READ CYCLE                                WRITE CYCLE
      as CSI                                                                      32                      32

                                      7                                                  15

       Direct (1)            STABLE INPUT                                                STABLE INPUT
PAD Input                          6                                                             14

       A0/AD0-               STABLE INPUT                                                STABLE INPUT
     A15/AD15                                                              32                                32
    as A0-A15

     PC0-PC2,                       6                      10                            14                      DATA
    CSI/A19 as               3
    Multiplexed                                                                                                      IN

           Inputs

    PA0-PA7                                          DATA VALID
                          2
                                                        9                             2  3                       17

    Active High                                                                                        16

    ALE            1

                                                                             1           35

    Active Low               35           4                      13                      36
            ALE                                                    34                              33

    RD/E as E                                    12                                                            34
                                                                                                       12 13
                                      33      8

      WR/VPP or                           18               19                                                    20
    R/W as R/W                                                                                                          OUTPUT
                                                 INPUT
           Any of
       PB0-PB7
       as I/O Pin

    See referenced notes on page 64.

54
                                                                                                                                     PSD3XX Family

Figure 31. Timing of 8-Bit Non-Multiplexed Address/Data Bus Using R/W, E or R/W, DS
             (PSD3X2/3X3)

CSI/A19                                    READ CYCLE                                WRITE CYCLE
  as CSI                                                                      32                      32

                                  7                                                  15

       Direct (1)        STABLE INPUT                                                STABLE INPUT
PAD Input                      6                                                             14

       A0/AD0-           STABLE INPUT                                                STABLE INPUT
     A15/AD15                                                          32                                32
    as A0-A15

Multiplexed (2)
     Inputs

                                6                            10                      14                      DATA
                         3
                                                                                                                 IN

PA0-PA7                                            DATA VALID
                      2
                                                          9                       2  3                       17

Active High                                                                                         16

ALE                 1

Active Low               35        4                                       1            35
        ALE                                                                                     33
                                                               13
RD/E/DS as E                                   8                 34                  36                     34
                                                                                                    12
                                  5
RD/E/DS as DS                                  12                                                            13

      WR/VPP or                   33
    R/W as R/W
                                   18                        19                                              20
            Any of                                                                                                  OUTPUT
        PB0-PB7                                    INPUT
        as I/O Pin

See referenced notes on page 64.

                                                                                                                     55
PSD3XX Family

Figure 32. Timing of 16-Bit Non-Multiplexed Address/Data Bus Using RD, WR (PSD3X1)

       CSI/A19                            READ CYCLE                                              WRITE CYCLE
         as CSI                                                              32                                       32

       Direct (1)                7                                                                 15
PAD Input
                               STABLE INPUT                                                     STABLE INPUT
       A0/AD0-                       6                                                                  14
     A15/AD15
    as A0-A15                  STABLE INPUT                                                     STABLE INPUT
                                                                             32                                       32
     PC0-PC2,
   CSI/A19 as                  6                                                                  14
   Multiplexed
                                                            DATA VALID                                                          DATA
          Inputs                                                          9                                                        IN

   BHE/PSEN                                                                                                                    17
        as BHE

      PA0-PA7
    (Low Byte)

  PB0-PB7                                                   DATA VALID
(High Byte)
                                                            9                    2              3  16 DATA
                         2
                            3                                                                                                  IN
                                                               10

Active High

ALE                1

Active Low                                  4                                                1  11
        ALE                                   8                                  13
                                                        12                                      36
                                                                                                                           13
RD/E as RD
                                                                                                                  12A

WR/VPP or
R/W as WR

          See referenced notes on page 64.

56
                                                                                                                                     PSD3XX Family

Figure 33. Timing of 16-Bit Non-Multiplexed Address/Data Bus Using RD, WR (PSD3X2/3X3)

       CSI/A19                            READ CYCLE                                              WRITE CYCLE
         as CSI                                                              32                                       32

       Direct (1)                7                                                                 15
PAD Input
                               STABLE INPUT                                                     STABLE INPUT
       A0/AD0-                       6                                                                  14
     A15/AD15
    as A0-A15                  STABLE INPUT                                                     STABLE INPUT
                                                                             32                                       32
Multiplexed (2)
     Inputs                    6                                                                  14

   BHE/PSEN                                       DATA VALID                                                                    DATA
        as BHE                                                  9                                                                  IN

      PA0-PA7                                                                                                                  17
    (Low Byte)

  PB0-PB7                                         DATA VALID
(High Byte)
                            3                                                    2              3      16 DATA
                         2
                                                                                                                    IN
                                                  10

Active High

ALE                1

Active Low                        4                                                          1     11
        ALE                         8                                            13             36
                                              12

RD/E/DS as RD                                                                                                   13
                                                                                                       12A
                               5

WR/VPP or
R/W as WR

See referenced notes on page 64.

                                                                                                                                               57
PSD3XX Family

Figure 34. Timing of 16-Bit Non-Multiplexed Address/Data Bus Using R/W, E or R/W, DS
             (PSD3X1)

CSI/A19                        READ CYCLE                                              WRITE CYCLE
  as CSI                                                          32                                      32

                      7                                                                15

       Direct (1)     STABLE INPUT                                                     STABLE INPUT
PAD Input                   6                                                                  14

       A0/AD0-        STABLE INPUT                                                     STABLE INPUT
     A15/AD15                                                       32                                       32
    as A0-A15
                             6                                                           14
     PC0-PC2,         3
   CSI/A19 as                                                                                                          DATA
   Multiplexed                                                                                                            IN

          Inputs                              DATA VALID
                                                            9
   BHE/PSEN
        as BHE

      PA0-PA7
    (Low Byte)

                                                                                                              DATA
                                                                                                                IN

  PB0-PB7                                     DATA VALID
(High Byte)

                   2                          10                        2              3             16 17

Active High

AS                 1

                                      4                                             1  35

Active Low            35                                                13
          AS                               8                             34

                           33                                                          36                    13
                                                                                                 33              34

RD/E as E                                                                                            12

  WR/VPP or
R/W as R/W

         See referenced notes on page 64.

58
                                                                                                                                     PSD3XX Family

Figure 35. Timing of 16-Bit Non-Multiplexed Address/Data Bus Using R/W, E or R/W, DS
             (PSD3X2/3X3)

CSI/A19                        READ CYCLE                                              WRITE CYCLE
  as CSI                                                          32                                      32

                      7                                                                15

       Direct (1)     STABLE INPUT                                                     STABLE INPUT
PAD Input                   6                                                                  14

       A0/AD0-        STABLE INPUT                                                     STABLE INPUT
     A15/AD15                                                       32                                       32
    as A0-A15
                                                                                       14
Multiplexed (2)
     Inputs                  6                   DATA VALID                                                    DATA
                      3                                        9                                                  IN
   BHE/PSEN
        as BHE                                                                                                 DATA
                                                                                                                  IN
      PA0-PA7
    (Low Byte)                                                                                           16 17

  PB0-PB7                                        DATA VALID
(High Byte)

                   2                             10                     2              3

Active High

AS                 1

Active Low                            4                                             1        35
          AS                                                                           36
                      35                                                13
                                           8                             34                          33          13
                                                                                                                     34
  RD/E/DS as E             33
RD/E/DS as DS                                                                                            12
                          5
                                             12

  WR/VPP or
R/W as R/W

See referenced notes on page 64.

                                                                                                                                               59
PSD3XX Family                        30                31

Figure 36.
Chip-Select
Output Timing

               A19/CSI
                 as CSI

               Direct PAD (1)            INPUT STABLE
                     Input

                Multiplexed (2)   2      3
               PAD Inputs
                                  1
                             ALE
                  (Multiplexed
                   Mode Only)

                      or ALE
               (Multiplexed
               Mode Only)

                                     21                22

               CSOi (3,8)

               See referenced notes on page 64.

60
                                                                                                                       PSD3XX Family

Figure 37. Port A as AD0AD7 Timing (Track Mode) Using RD, WR (PSD3X1)

        Direct                                    READ CYCLE                                             WRITE CYCLE
  PAD Input                                                                           32
                                                                                                                                      32
              (1,4)                    STABLE INPUT                                                    STABLE INPUT
                      2                                                                   2
Multiplexed
PAD Inputs           STABLE INPUT                                                              STABLE INPUT

              (5,7)   2  3              25       26                                          2  3

     A0/AD0-             ADDRESS            DATA VALID                                          ADDRESS              WRITTEN
      A7/AD7                                                                                                           DATA

          ALE                                                                                                         32

       or ALE         1                                                                   1

RD/E as RD                           4           32

WR/VPP or                              12                                                                         27
R/W as WR                                                                                                        12A
                                                                                                             11
   PA0-PA7                      24      DATA IN                                                          24            DATA
                                                                                                    ADR OUT            OUT
         CSOi               ADR OUT                                                          23
                      23                                                                                         28                       29
               (3,6)

See referenced notes on page 64.

                                                                                                                                              61
PSD3XX Family

Figure 38. Port A as AD0AD7 Timing (Track Mode) Using RD, WR (PSD3X2/3X3)

             Direct                                      READ CYCLE                                             WRITE CYCLE
       PAD Input                                                                             32
                                                                                                                                             32
                     (1,4)                    STABLE INPUT                                                    STABLE INPUT
                             2                                                                   2
      Multiplexed
      PAD Inputs             STABLE INPUT                                                              STABLE INPUT

                     (5,7)   2  3              25       26                                          2  3

          A0/AD0-               ADDRESS            DATA VALID                                          ADDRESS              WRITTEN
           A7/AD7                                                                                                             DATA

               ALE                                                                                                           32

            or ALE           1                                                                   1

RD/E/DS as RD                               4           32

      WR/VPP or                                12                                                                        27
     R/W as WR                                                                                                          12A
                                                                                                                    11
        PA0-PA7                        24      DATA IN                                                          24           DATA
                                                                                                                             OUT
              CSOi                 ADR OUT                                                                 ADR OUT
                             23                                                                     23                  28                       29
                      (3,6)

    See referenced notes on page 64.

62
                                                                                                                                     PSD3XX Family

Figure 39. Port A as AD0AD7 Timing (Track Mode) Using R/W, E or R/W, DS (PSD3X1)

       Direct                                     READ CYCLE                                   WRITE CYCLE
PAD Input                                                                            32
                                                                                                                            32
             (1,4)                     STABLE INPUT                                          STABLE INPUT
                      2
Multiplexed
PAD Inputs            STABLE INPUT                                                           STABLE INPUT

             (5,7)    2  3           25                              26                   2  3

   A0/AD0-               ADDRESS                                     DATA VALID              ADDRESS                     WRITTEN
    A7/AD7                                                                                                                  DATA
                      1                                                                   1                                32
           AS
                                        35                                                                  35         12
       or AS                                                     12                                                33

RD/E as E                                  33

                                                                                                                                34

  WR/VPP or                      24                        34                                          24                27  DATA
R/W as R/W                  ADR OUT  DATA IN                                                     ADR OUT               28    OUT
                      23                                                                  23
   PA0-PA7                                                                                                                       29

        CSOi

               (3,6)

See referenced notes on page 64.

                                                                                                                                     63
PSD3XX Family

Figure 40. Port A as AD0AD7 Timing (Track Mode) Using R/W, E or R/W, DS (PSD3X2/3X3)

             Direct                                      READ CYCLE                                   WRITE CYCLE
       PAD Input                                                                             32
                                                                                                                                   32
                     (1,4)                    STABLE INPUT                                          STABLE INPUT
                             2
      Multiplexed
      PAD Inputs             STABLE INPUT                                                           STABLE INPUT

                     (5,7)   2  3           25                              26                   2  3

          A0/AD0-               ADDRESS                                     DATA VALID              ADDRESS                     WRITTEN
           A7/AD7                                                                                                                  DATA
                             1                                                                   1                                32
                 AS
                                               35                                                                  35         12
              or AS                                                     12                                                33

  RD/E/DS as E                                     33

RD/E/DS as DS                                                                                                                          34

       WR/VPP or                        24                        34                                          24                27  DATA
    R/W as R/W                     ADR OUT  DATA IN                                                     ADR OUT               28    OUT
                             23                                                                  23
        PA0-PA7                                                                                                                         29

             CSOi

                      (3,6)

Notes for                    1. Direct PAD input = any of the following direct PAD input lines: CSI/A19 as transparent A19, RD/E/DS, WR or
Timing                           R/W, transparent PC0PC2, ALE in non-multiplexed modes.
Diagrams
                             2. Multiplexed inputs: any of the following inputs that are latched by the ALE (or AS): A0/AD0A15/AD15,
                                 CSI/A19 as ALE dependent A19, ALE dependent PC0PC2.

                             3. CSOi = any of the chip-select output signals coming through Port B (CS0CS7) or through Port C
                                 (CS8CS10).

                             4. CSADOUT1, which internally enables the address transfer to Port A, should be derived only from direct PAD
                                 input signals, otherwise the address propagation delay is slowed down.

                             5. CSADIN and CSADOUT2, which internally enable the data-in or data-out transfers, respectively, can be
                                 derived from any combination of direct PAD inputs and multiplexed PAD inputs.

                             6. The write operation signals are included in the CSOi expression.
                             7. Multiplexed PAD inputs: any of the following PAD inputs that are latched by the ALE (or AS) in the multiplexed

                                 modes: A11/AD11A15/AD15, CSI/A19 as ALE dependent A19, ALE dependent PC0PC2.
                             8. CSOi product terms can include any of the PAD input signals shown in Figure 3, except for reset and CSI.

64
                                                                                               PSD3XX Family

18.10       Figure 41A. AC Testing Input/Output Waveform (5 V Versions)
AC Testing

            3.0V        TEST POINT                                                       1.5V
              0V

            Figure 41B. AC Testing Input/Output Waveform (3 V Versions)

            0.9 VCC     TEST POINT                                                       1.5V
                  0V

            Figure 42A. AC Testing Load Circuit (5 V Versions)

                                                                                 2.01 V

                DEVICE  195
            UNDER TEST
                          CL = 30 pF
                          (INCLUDING
                          SCOPE AND JIG
                          CAPACITANCE)

            Figure 42B. AC Testing Load Circuit (3 V Versions)

                                                                                 2.0 V

                DEVICE  400
            UNDER TEST
                          CL = 30 pF
                          (INCLUDING
                          SCOPE AND JIG
                          CAPACITANCE)

                                                                                               65
PSD3XX Family                 44-Pin   44-Pin

19.0              Pin Name    PLDCC/CLDCC PQFP/TQFP
Pin
Assignments    BHE/PSEN       Package  Package
               WR/VPP or R/W
66             RESET          1        39
               PB7
               PB6            2        40
               PB5
               PB4            3        41
               PB3
               PB2            4        42
               PB1
               PB0            5        43
               GND
               ALE or AS      6        44
               PA7
               PA6            7        1
               PA5
               PA4            8        2
               PA3
               PA2            9        3
               PA1
               PA0            10       4
               RD/E
               AD0/A0         11       5
               AD1/A1
               AD2/A2         12       6
               AD3/A3
               AD4/A4         13       7
               AD5/A5
               AD6/A6         14       8
               AD7/A7
               AD8/A8         15       9
               AD9/A9
               AD10/A10       16       10
               GND
               AD11/A11       17       11
               AD12/A12
               AD13/A13       18       12
               AD14/A14
               AD15/A15       19       13
               PC0
               PC1            20       14
               PC2
               A19/CSI        21       15
               VCC
                              22       16

                              23       17

                              24       18

                              25       19

                              26       20

                              27       21

                              28       22

                              29       23

                              30       24

                              31       25

                              32       26

                              33       27

                              34       28

                              35       29

                              36       30

                              37       31

                              38       32

                              39       33

                              40       34

                              41       35

                              42       36

                              43       37

                              44       38
20.0                                  6 PB5                                                                     PSD3XX Family
Package                                    5 PB6
Information                                     4 PB7                                               39 AD15/A15
                                                     3 RESET                                        38 AD14/A14
Figure 43.                                                2 WR/VPP or R/W                           37 AD13/A13
Drawing J2                                                    1 BHE/PSEN                           36 AD12/A12
44 Pin Plastic                                                      44 VCC                          35 AD11/A11
Leaded Chip                                                              43 A19/CSI                 34 GND
Carrier (PLDCC)                                                               42 PC2                33 AD10/A10
without Window                                                                     41 PC1           32 AD9/A9
(Package Type J)                                                                        40 PC0      31 AD8/A8
                                                                                                    30 AD7/A7
OR                            PB4 7                                                                 29 AD6/A6
                              PB3 8
Drawing L4                   PB2 9                                                                   33 AD15/A15
44 Pin Ceramic                PB1 10                                                                  32 AD14/A14
Leaded Chip                   PB0 11                                                                  31 AD13/A13
Carrier (CLDCC)              GND 12                                                                   30 AD12/A12
with Window          ALE or AS 13                                                                     29 AD11/A11
(Package Type L)              PA7 14                                                                  28 GND
                              PA6 15                                                                  27 AD10/A10
                              PA5 16                                                                  26 AD9/A9
                              PA4 17                                                                  25 AD8/A8
                                                                                                      24 AD7/A7
                     (TOP VIEW)       PA3 18                                                          23 AD6/A6
                                           PA2 19
                                                PA1 20                                                                         67
                                                     PA0 21
                                                          RD/E 22
                                                               AD0/A0 23
                                                                    AD1/A1 24
                                                                         AD2/A2 25
                                                                              AD3/A3 26
                                                                                   AD4/A4 27
                                                                                        AD5/A5 28

Figure 44.                            44 PB5
Drawing M1                                43 PB6
44 Pin Plastic Quad                             42 PB7
Flatpack (PQFP)                                      41 RESET
(Package Type M)                                          40 WR/VPP or R/W
                                                               39 BHE/PSEN
OR                                                                   38 VCC
                                                                          37 A19/CSI
Drawing U1                                                                    36 PC2
44 Pin Plastic                                                                      35 PC1
Thin Quad Flatpack                                                                       34 PC0
(TQFP)
(Package Type U)              PB4 1
                              PB3 2
                              PB2 3
                              PB1 4
                              PB0 5
                              GND 6
                     ALE or AS 7
                              PA7 8
                              PA6 9
                              PA5 10
                              PA4 11

                                      PA3 12
                                           PA2 13
                                                PA1 14
                                                     PA0 15
                                                          RD/E 16
                                                               AD0/A0 17
                                                                     AD1/A1 18
                                                                          AD2/A2 19
                                                                               AD3/A3 20
                                                                                    AD4/A4 21
                                                                                         AD5/A5 22
PSD3XX Family

21.0 Package Drawings
Drawing J2 44-Pin Plastic Leaded Chip Carrier (PLDCC) (Package Type J)

                                                D
                                               D1

                                                    3 2 1 44

                                                                              E1 E

                                                                              C
                   B1

                   B                   A1 A2 A                                                e1
                      D3                                                                     E3
                      D2                                                                     E2

Family: Plastic Leaded Chip Carrier

                          Millimeters                                                           Inches

    Symbol  Min           Max            Notes                                   Min              Max     Notes

    A       4.19          4.57         Reference                                 0.165          0.180   Reference
                                       Reference                                                        Reference
    A1      2.54          2.79         Reference                                 0.100          0.110   Reference

    A2      3.76          3.96                                                   0.148          0.156                       030195R6

    B       0.33          0.53                                                   0.013          0.021

    B1      0.66          0.81                                                   0.026          0.032

    C       0.246         0.262                                                  0.0097         0.0103

    D       17.40         17.65                                                  0.685          0.695

    D1      16.51         16.61                                                  0.650          0.654

    D2      14.99         16.00                                                  0.590          0.630

    D3             12.70                                                                 0.500

    E       17.40         17.65                                                  0.685          0.695

    E1      16.51         16.61                                                  0.650          0.654

    E2      14.99         16.00                                                  0.590          0.630

    E3             12.70                                                                 0.500

    e1             1.27                                                                  0.050

    N              44                                                                    44

68
                                                                                                                                     PSD3XX Family

Drawing L4 44-Pin Pocketed Ceramic Leaded Chip Carrier (CLDCC) CERQUAD (Package Type L)

                                                    D
                                                   D1

                                                        3 2 1 44

                                         E1 E                                           View A

                                                              Commercial and Industrial
                                                              packages include the lead pocket
                                                              on the underside of the package
                                                              but Military packages do not.

                              B1                           C
                                             A2
                B
                          D3                                  e1                                View A
                          D2                                               E3
                                         A1     A                          E2

Family: Ceramic Leaded Chip Carrier CERQUAD

                         Millimeters                                           Inches

Symbol     Min                    Max    Notes                Min              Max                Notes

A          3.94                   4.57                        0.155            0.180            Reference
                                                              0.090            0.115            Reference
A1         2.29                   2.92                                                          Reference

       A2   3.05  12.70            3.68  Reference            0.120  0.500     0.145
       B    0.43                   0.53                       0.017            0.021
       B1   0.66  12.70            0.81  Reference            0.026  0.500     0.032
       C    0.15  1.27             0.25  Reference            0.006  0.050     0.010
       D   17.40    44            17.65                       0.685            0.695
       D1  16.31                  16.66                       0.642    44      0.656
       D2  14.73                  16.26                       0.580            0.640
       D3
       E   17.40                  17.65                       0.685            0.695
       E1  16.31                  16.66                       0.642            0.656
       E2  14.73                  16.26                       0.580            0.640
       E3
       e1
       N

030195R8

                                                                                                           69
PSD3XX Family

Drawing M1 44-Pin Plastic Quad Flatpack (PQFP) (Package Type M)

                                   D
                                   D1
                                  D3

               44

            1

            2      Index

            3      Mark

                                                    E3 E1 E

                                                    A1                  Standoff:               C
                                                                     A  0.10 mm Min                  a
                                                                        0.25 mm Max

                                                    A2

                   B                         e1                                              L

Family: Plastic Quad Flatpack (PQFP)

                                       Millimeters                                    Inches

    Symbol     Min                     Max            Notes             Min           Max         Notes

               0                      7           Reference           0            7        Reference

    A                                 2.35         Reference                        0.092     Reference
                                                    Reference                                   Reference
    A1                1.075                         Reference                  0.042            Reference

    A2         1.95                    2.10                             0.077  0.520  0.083                           030195R4
                                                                        0.012  0.394  0.018
    B          0.30                    0.45                             0.005  0.315  0.009
                                                                               0.520
    C          0.13                    0.23                             0.029  0.394  0.040
                                                                               0.315
    D                 13.20                                                    0.031

    D1                10.00                                                      44

    D3                8.00

    E                 13.20

    E1                10.00

    E3                8.00

    e1                0.80

    L          0.73                    1.03

    N                     44

70
                                                                                                      PSD3XX Family

Drawing U1 44-Pin Plastic Thin Quad Flatpack (TQFP) (Package Type U)

                                     D
                                     D1
                                    D3

                 44

              1

              2         Index

              3         Mark

                                                        E3 E1 E

                                                                              Standoff:

                                                    A1                       0.05 mm Min

                                                                                                   C

                                                            A                                                  a
                                                                                               L
                                                                   Lead

                                                        A2     Coplanarity:

                        B                       e1             0.102 mm Max.

Family: Plastic Thin Quad Flatpack (TQFP)

                                  Millimeters                                              Inches

Symbol           Min                     Max              Notes               Min          Max          Notes

                 0                      8             Reference             0           8         Reference
                                                        Reference                                     Reference
          A                             1.60           Reference                         0.063      Reference
                                                        Reference                                     Reference
          A1     0.54                    0.74                                0.021         0.029
                                                                             0.045         0.061
          A2     1.15                    1.55
                                                                             0.004         0.008
          B                0.35                                              0.620  0.014  0.640
                                                                             0.547         0.555
          C      0.09                    0.20                                       0.394
                                                                             0.620         0.640
          D      15.75                   16.25                               0.547  0.394  0.555
                                                                                    0.039
          D1     13.90                   14.10                               0.014         0.026
                                                                                      44
          D3               10.00

          E      15.75                   16.25

          E1     13.90                   14.10

          E3               10.00

          e1               1.00

          L      0.35                    0.65

          N                44

030195R4

                                                                                                                  71
                                                                                                                                                                                                                          PSD3XX Family

                                                                                                                                                            22.0
                                                                                                                                                         PSD3XX
                                                                                                                                                     Ordering
                                                                                                                                                  Information

72

22.1 PSD3XX Family Selector Guide

         ST Part #                      MCU           PLDs/Decoders              I/O              Memory         Other

PSD      ZPSD       ZPSD      8-Bit 16-Bit Interface Inputs Product PLD Page  Ports Open        EPROM SRAM  Peripheral Security
                                                                                         Drain                 Mode
@        @          @         Data Data               Terms Outputs Reg.

5V       5V         2.7 V

PSD311R  ZPSD311R                    X       STD  14  40  11                  19  X             256Kb       X  X

PSD301R  ZPSD301R                    X  X    STD  14  40  11                  19  X             256Kb       X  X

PSD312R  ZPSD312R                    X       STD  18  40  11         X        19  X             512Kb       X  X

PSD302R  ZPSD302R                    X  X    STD  18  40  11         X        19  X             512Kb       X  X

PSD313R  ZPSD313R                    X       STD  18  40  11         X        19  X 1024Kb                  X  X

PSD303R  ZPSD303R                    X  X    STD  18  40  11         X        19  X 1024Kb                  X  X

PSD311   ZPSD311    ZPSD311V         X       STD  14  40  11                  19  X             256Kb 16Kb  X  X

PSD301   ZPSD301    ZPSD301V         X  X    STD  14  40  11                  19  X             256Kb 16Kb  X  X

PSD312   ZPSD312    ZPSD312V         X       STD  18  40  11         X        19  X             512Kb 16Kb  X  X

PSD302   ZPSD302    ZPSD302V         X  X    STD  18  40  11         X        19  X             512Kb 16Kb  X  X

PSD313   ZPSD313    ZPSD313V         X       STD  18  40  11         X        19  X 1024Kb 16Kb             X  X

PSD303   ZPSD303    ZPSD303V         X  X    STD  18  40  11         X        19  X 1024Kb 16Kb             X  X
PSD3XX       22.2 Part Number Construction                                          PSD3XX Family
Ordering
Information      Z PSD 413A2 V -A -20 J I   Temperature (Blank = Commercial,
                                            I = Industrial, M = Military)
(cont.)                                     Package Type
                                            Speed (-70 = 70ns, -90 = 90ns, -15 = 150ns
                                            -20 = 200ns, -25 = 250ns)
                                            Revision (Blank = No Revision)
                                            Supply Voltage (Blank = 5V, V = 3 Volt)
                                            Base Part Number - see Selector Guide
                                            PSD (ST Programmable System Device) Fam.
                                            Power Down Feature (Blank = Standard,
                                            Z = Zero Power Feature)

             22.3 Ordering Information

               Part Number   Speed      Package Type   Operating
                              (ns)                    Temperature
             PSD301-B-70J               44 Pin PLDCC
             PSD301-B-70L       70      44 Pin CLDCC     Range
             PSD301-B-70M       70      44 Pin PQFP
             PSD301-B-70U       70      44 Pin TQFP       Comm'l
                                70                        Comm'l
             PSD301-B-90JI              44 Pin PLDCC      Comm'l
             PSD301-B-90LI      90      44 Pin CLDCC      Comm'l
             PSD301-B-90MI      90      44 Pin PQFP
             PSD301-B-90UI      90      44 Pin TQFP      Industrial
                                90                       Industrial
             PSD301-B-15J               44 Pin PLDCC     Industrial
             PSD301-B-15L      150      44 Pin CLDCC     Industrial
             PSD301-B-15M      150      44 Pin PQFP
             PSD301-B-15U      150      44 Pin TQFP       Comm'l
                               150                        Comm'l
             PSD301R-B-70J              44 Pin PLDCC      Comm'l
             PSD301R-B-90JI     70      44 Pin PLDCC      Comm'l
             PSD301R-B-15J      90      44 Pin PLDCC
                               150                        Comm'l
                                                         Industrial
                                                          Comm'l

                                                                     73
PSD3XX Family  Ordering Information

PSD3XX           Part Number   Speed  Package Type   Operating
Ordering                        (ns)                Temperature
Information    PSD302-B-70J           44 Pin PLDCC
               PSD302-B-70L       70  44 Pin CLDCC     Range
(cont.)        PSD302-B-70M       70  44 Pin PQFP
               PSD302-B-70U       70  44 Pin TQFP       Comm'l
                                  70                    Comm'l
               PSD302-B-90JI          44 Pin PLDCC      Comm'l
               PSD302-B-90LI      90  44 Pin CLDCC      Comm'l
               PSD302-B-90MI      90  44 Pin PQFP
               PSD302-B-90UI      90  44 Pin TQFP      Industrial
                                  90                   Industrial
               PSD302-B-15J           44 Pin PLDCC     Industrial
               PSD302-B-15L      150  44 Pin CLDCC     Industrial
               PSD302-B-15M      150  44 Pin PQFP
               PSD302-B-15U      150  44 Pin TQFP       Comm'l
                                 150                    Comm'l
               PSD302R-B-70J          44 Pin PLDCC      Comm'l
               PSD302R-B-90JI     70  44 Pin PLDCC      Comm'l
               PSD302R-B-15J      90  44 Pin PLDCC
                                 150                    Comm'l
               PSD303-B-70J           44 Pin PLDCC     Industrial
               PSD303-B-70L       70  44 Pin CLDCC      Comm'l
               PSD303-B-70M       70  44 Pin PQFP
               PSD303-B-70U       70  44 Pin TQFP       Comm'l
                                  70                    Comm'l
               PSD303-B-90JI          44 Pin PLDCC      Comm'l
               PSD303-B-90LI      90  44 Pin CLDCC      Comm'l
               PSD303-B-90MI      90  44 Pin PQFP
               PSD303-B-90UI      90  44 Pin TQFP      Industrial
                                  90                   Industrial
               PSD303-B-15J           44 Pin PLDCC     Industrial
               PSD303-B-15L      150  44 Pin CLDCC     Industrial
               PSD303-B-15M      150  44 Pin PQFP
               PSD303-B-15U      150  44 Pin TQFP       Comm'l
                                 150                    Comm'l
               PSD303R-B-70J          44 Pin PLDCC      Comm'l
               PSD303R-B-90JI     70  44 Pin PLDCC      Comm'l
               PSD303R-B-15J      90  44 Pin PLDCC
                                 150                    Comm'l
               PSD311-B-70J           44 Pin PLDCC     Industrial
               PSD311-B-70L       70  44 Pin CLDCC      Comm'l
               PSD311-B-70M       70  44 Pin PQFP
               PSD311-B-70U       70  44 Pin TQFP       Comm'l
                                  70                    Comm'l
               PSD311-B-90JI          44 Pin PLDCC      Comm'l
               PSD311-B-90LI      90  44 Pin CLDCC      Comm'l
               PSD311-B-90MI      90  44 Pin PQFP
               PSD311-B-90UI      90  44 Pin TQFP      Industrial
                                  90                   Industrial
               PSD311-B-15J           44 Pin PLDCC     Industrial
               PSD311-B-15L      150  44 Pin CLDCC     Industrial
               PSD311-B-15M      150  44 Pin PQFP
               PSD311-B-15U      150  44 Pin TQFP       Comm'l
                                 150                    Comm'l
               PSD311R-B-70J          44 Pin PLDCC      Comm'l
               PSD311R-B-90JI     70  44 Pin PLDCC      Comm'l
               PSD311R-B-15J      90  44 Pin PLDCC
                                 150                    Comm'l
                                                       Industrial
                                                        Comm'l

74
                                                                 PSD3XX Family

PSD3XX       Ordering Information
Ordering
Information    Part Number   Speed  Package Type   Operating
                              (ns)                Temperature
(cont.)      PSD312-B-70J           44 Pin PLDCC
             PSD312-B-70L       70  44 Pin CLDCC     Range
             PSD312-B-70M       70  44 Pin PQFP
             PSD312-B-70U       70  44 Pin TQFP       Comm'l
                                70                    Comm'l
             PSD312-B-90JI          44 Pin PLDCC      Comm'l
             PSD312-B-90LI      90  44 Pin CLDCC      Comm'l
             PSD312-B-90MI      90  44 Pin PQFP
             PSD312-B-90UI      90  44 Pin TQFP      Industrial
                                90                   Industrial
             PSD312-B-15J           44 Pin PLDCC     Industrial
             PSD312-B-15L      150  44 Pin CLDCC     Industrial
             PSD312-B-15M      150  44 Pin PQFP
             PSD312-B-15U      150  44 Pin TQFP       Comm'l
                               150                    Comm'l
             PSD312R-B-70J          44 Pin PLDCC      Comm'l
             PSD312R-B-90JI     70  44 Pin PLDCC      Comm'l
             PSD312R-B-15J      90  44 Pin PLDCC
                               150                    Comm'l
             PSD313-B-70J           44 Pin PLDCC     Industrial
             PSD313-B-70L       70  44 Pin CLDCC      Comm'l
             PSD313-B-70M       70  44 Pin PQFP
             PSD313-B-70U       70  44 Pin TQFP       Comm'l
                                70                    Comm'l
             PSD313-B-90JI          44 Pin PLDCC      Comm'l
             PSD313-B-90LI      90  44 Pin CLDCC      Comm'l
             PSD313-B-90MI      90  44 Pin PQFP
             PSD313-B-90UI      90  44 Pin TQFP      Industrial
                                90                   Industrial
             PSD313-B-15J           44 Pin PLDCC     Industrial
             PSD313-B-15L      150  44 Pin CLDCC     Industrial
             PSD313-B-15M      150  44 Pin PQFP
             PSD313-B-15U      150  44 Pin TQFP       Comm'l
                               150                    Comm'l
             PSD313R-B-70J          44 Pin PLDCC      Comm'l
             PSD313R-B-90JI     70  44 Pin PLDCC      Comm'l
             PSD313R-B-15J      90  44 Pin PLDCC
                               150                    Comm'l
                                                     Industrial
                                                      Comm'l

                                                                 75
PSD3XX Family  Ordering Information

PSD3XX         Part Number      Speed     Package Type   Operating
Ordering                         (ns)                   Temperature
Information                               44 Pin PLDCC
                                          44 Pin CLDCC     Range
(cont.)                                   44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD301-B-70J         70                     Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD301-B-70L         70   44 Pin CLDCC      Comm'l
                                          44 Pin PQFP
               ZPSD301-B-70M         70   44 Pin TQFP      Industrial
                                                           Industrial
               ZPSD301-B-70U         70   44 Pin PLDCC     Industrial
                                          44 Pin CLDCC     Industrial
               ZPSD301-B-90JI        90   44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD301-B-90LI        90                     Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD301-B-90MI        90   44 Pin PLDCC      Comm'l
                                          44 Pin PLDCC
               ZPSD301-B-90UI        90                     Comm'l
                                          44 Pin PLDCC     Industrial
               ZPSD301-B-15J         150  44 Pin CLDCC      Comm'l
                                          44 Pin TQFP
               ZPSD301-B-15L         150                    Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD301-B-15M         150  44 Pin PLDCC      Comm'l
                                          44 Pin CLDCC
               ZPSD301-B-15U         150  44 Pin PQFP       Comm'l
                                          44 Pin PQFP      Industrial
               ZPSD301R-B-70J        70   44 Pin TQFP       Comm'l
                                          44 Pin TQFP       Comm'l
               ZPSD301R-B-90JI       90                    Industrial
                                          44 Pin PLDCC      Comm'l
               ZPSD301R-B-15J        150  44 Pin CLDCC     Industrial
                                          44 Pin PQFP
               ZPSD301V-B-15J        150  44 Pin TQFP       Comm'l
                                                            Comm'l
               ZPSD301V-B-15L        150  44 Pin PLDCC      Comm'l
                                          44 Pin CLDCC      Comm'l
               ZPSD301V-B-15U        150  44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD301V-B-20J        200                    Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD301V-B-20JI       200  44 Pin CLDCC      Comm'l
                                          44 Pin PQFP
               ZPSD301V-B-20L        200  44 Pin TQFP      Industrial
                                                           Industrial
               ZPSD301V-B-20M        200  44 Pin PLDCC     Industrial
                                          44 Pin CLDCC     Industrial
               ZPSD301V-B-20MI 200        44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD301V-B-20U        200                    Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD301V-B-20UI 200        44 Pin PLDCC      Comm'l
                                          44 Pin PLDCC
               ZPSD301V-B-25J        250                    Comm'l
                                                           Industrial
               ZPSD301V-B-25L        250                    Comm'l

               ZPSD301V-B-25M        250

               ZPSD301V-B-25U        250

               ZPSD302-B-70J         70

               ZPSD302-B-70L         70

               ZPSD302-B-70M         70

               ZPSD302-B-70U         70

               ZPSD302-B-90JI        90

               ZPSD302-B-90LI        90

               ZPSD302-B-90MI        90

               ZPSD302-B-90UI        90

               ZPSD302-B-15J         150

               ZPSD302-B-15L         150

               ZPSD302-B-15M         150

               ZPSD302-B-15U         150

               ZPSD302R-B-70J        70

               ZPSD302R-B-90JI       90

               ZPSD302R-B-15J        150

76
                                                                     PSD3XX Family

PSD3XX       Ordering Information
Ordering
Information  Part Number      Speed     Package Type   Operating
                               (ns)                   Temperature
(cont.)                                 44 Pin PLDCC
                                        44 Pin PLDCC     Range
             ZPSD302V-B-20J        200  44 Pin CLDCC
                                        44 Pin PQFP       Comm'l
             ZPSD302V-B-20JI       200  44 Pin PQFP      Industrial
                                        44 Pin TQFP       Comm'l
             ZPSD302V-B-20L        200  44 Pin TQFP       Comm'l
                                                         Industrial
             ZPSD302V-B-20M 200         44 Pin PLDCC      Comm'l
                                        44 Pin CLDCC     Industrial
             ZPSD302V-B-20MI 200        44 Pin PQFP
                                        44 Pin TQFP       Comm'l
             ZPSD302V-B-20U        200                    Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD302V-B-20UI 200        44 Pin CLDCC      Comm'l
                                        44 Pin PQFP
             ZPSD302V-B-25J        250  44 Pin TQFP       Comm'l
                                                          Comm'l
             ZPSD302V-B-25L        250  44 Pin PLDCC      Comm'l
                                        44 Pin CLDCC      Comm'l
             ZPSD302V-B-25M 250         44 Pin PQFP
                                        44 Pin TQFP      Industrial
             ZPSD302V-B-25U        250                   Industrial
                                        44 Pin PLDCC     Industrial
             ZPSD303-B-70J         70   44 Pin CLDCC     Industrial
                                        44 Pin PQFP
             ZPSD303-B-70L         70   44 Pin TQFP       Comm'l
                                                          Comm'l
             ZPSD303-B-70M         70   44 Pin PLDCC      Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD303-B-70U         70   44 Pin PLDCC
                                                          Comm'l
             ZPSD303-B-90JI        90   44 Pin PLDCC     Industrial
                                        44 Pin PLDCC      Comm'l
             ZPSD303-B-90LI        90   44 Pin CLDCC
                                        44 Pin PQFP       Comm'l
             ZPSD303-B-90MI        90   44 Pin PQFP      Industrial
                                        44 Pin TQFP       Comm'l
             ZPSD303-B-90UI        90   44 Pin TQFP       Comm'l
                                                         Industrial
             ZPSD303-B-15J         150  44 Pin PLDCC      Comm'l
                                        44 Pin CLDCC     Industrial
             ZPSD303-B-15L         150  44 Pin PQFP
                                        44 Pin TQFP       Comm'l
             ZPSD303-B-15M         150                    Comm'l
                                                          Comm'l
             ZPSD303-B-15U         150                    Comm'l

             ZPSD303R-B-70J        70

             ZPSD303R-B-90JI       90

             ZPSD303R-B-15J        150

             ZPSD303V-B-20J        200

             ZPSD303V-B-20JI       200

             ZPSD303V-B-20L        200

             ZPSD303V-B-20M 200

             ZPSD303V-B-20MI 200

             ZPSD303V-B-20U        200

             ZPSD303V-B-20UI 200

             ZPSD303V-B-25J        250

             ZPSD303V-B-25L        250

             ZPSD303V-B-25M 250

             ZPSD303V-B-25U        250

                                                                     77
PSD3XX Family  Ordering Information

PSD3XX         Part Number      Speed     Package Type   Operating
Ordering                         (ns)                   Temperature
Information                               44 Pin PLDCC
                                          44 Pin CLDCC     Range
(cont.)                                   44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD311-B-70J         70                     Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD311-B-70L         70   44 Pin CLDCC      Comm'l
                                          44 Pin PQFP
               ZPSD311-B-70M         70   44 Pin TQFP      Industrial
                                                           Industrial
               ZPSD311-B-70U         70   44 Pin PLDCC     Industrial
                                          44 Pin CLDCC     Industrial
               ZPSD311-B-90JI        90   44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD311-B-90LI        90                     Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD311-B-90MI        90   44 Pin PQFP       Comm'l

               ZPSD311-B-90UI        90   44 Pin PLDCC      Comm'l
                                          44 Pin PQFP       Comm'l
               ZPSD311-B-15J         150
                                          44 Pin PLDCC     Industrial
               ZPSD311-B-15L         150  44 Pin PQFP      Industrial

               ZPSD311-B-15M         150  44 Pin PLDCC      Comm'l
                                          44 Pin CLDCC      Comm'l
               ZPSD311-B-15U         150  44 Pin PQFP
                                          44 Pin TQFP       Comm'l
               ZPSD311R-B-70J        70                     Comm'l
                                          44 Pin PLDCC      Comm'l
               ZPSD311R-B-70M        70   44 Pin PLDCC      Comm'l
                                          44 Pin CLDCC
               ZPSD311R-B-90JI       90   44 Pin PQFP       Comm'l
                                          44 Pin PQFP      Industrial
               ZPSD311R-B-90MI       90   44 Pin TQFP       Comm'l
                                          44 Pin TQFP       Comm'l
               ZPSD311R-B-15J        150                   Industrial
                                          44 Pin PLDCC      Comm'l
               ZPSD311R-B-15M 150         44 Pin CLDCC     Industrial
                                          44 Pin PQFP
               ZPSD311V-B-15J        150  44 Pin TQFP       Comm'l
                                                            Comm'l
               ZPSD311V-B-15L        150                    Comm'l
                                                            Comm'l
               ZPSD311V-B-15M        150

               ZPSD311V-B-15U        150

               ZPSD311V-B-20J        200

               ZPSD311V-B-20JI       200

               ZPSD311V-B-20L        200

               ZPSD311V-B-20M        200

               ZPSD311V-B-20MI 200

               ZPSD311V-B-20U        200

               ZPSD311V-B-20UI 200

               ZPSD311V-B-25J        250

               ZPSD311V-B-25L        250

               ZPSD311V-B-25M        250

               ZPSD311V-B-25U        250

78
                                                                     PSD3XX Family

PSD3XX       Ordering Information
Ordering
Information  Part Number      Speed     Package Type   Operating
                               (ns)                   Temperature
(cont.)                                 44 Pin PLDCC
                                        44 Pin CLDCC     Range
             ZPSD312-B-70J         70   44 Pin PQFP
                                        44 Pin TQFP       Comm'l
             ZPSD312-B-70L         70                     Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD312-B-70M         70   44 Pin CLDCC      Comm'l
                                        44 Pin PQFP
             ZPSD312-B-70U         70   44 Pin TQFP      Industrial
                                                         Industrial
             ZPSD312-B-90JI        90   44 Pin PLDCC     Industrial
                                        44 Pin CLDCC     Industrial
             ZPSD312-B-90LI        90   44 Pin PQFP
                                        44 Pin TQFP       Comm'l
             ZPSD312-B-90MI        90                     Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD312-B-90UI        90   44 Pin PQFP       Comm'l
                                        44 Pin PLDCC
             ZPSD312-B-15J         150  44 Pin PQFP       Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD312-B-15L         150  44 Pin PQFP      Industrial
                                                         Industrial
             ZPSD312-B-15M         150  44 Pin PLDCC      Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD312-B-15U         150  44 Pin CLDCC
                                        44 Pin PQFP       Comm'l
             ZPSD312R-B-70J        70   44 Pin PQFP      Industrial
                                        44 Pin TQFP       Comm'l
             ZPSD312R-B-70M        70   44 Pin TQFP       Comm'l
                                                         Industrial
             ZPSD312R-B-90JI       90   44 Pin PLDCC      Comm'l
                                        44 Pin CLDCC     Industrial
             ZPSD312R-B-90MI 90         44 Pin PQFP
                                        44 Pin TQFP       Comm'l
             ZPSD312R-B-15J        150                    Comm'l
                                        44 Pin PLDCC      Comm'l
             ZPSD312R-B-15M 150         44 Pin CLDCC      Comm'l
                                        44 Pin PQFP
             ZPSD312V-B-20J        200  44 Pin TQFP       Comm'l
                                                          Comm'l
             ZPSD312V-B-20JI       200  44 Pin PLDCC      Comm'l
                                        44 Pin CLDCC      Comm'l
             ZPSD312V-B-20L        200  44 Pin PQFP
                                        44 Pin TQFP      Industrial
             ZPSD312V-B-20M 200                          Industrial
                                        44 Pin PLDCC     Industrial
             ZPSD312V-B-20MI 200        44 Pin CLDCC     Industrial
                                        44 Pin PQFP
             ZPSD312V-B-20U        200  44 Pin TQFP       Comm'l
                                                          Comm'l
             ZPSD312V-B-20UI 200                          Comm'l
                                                          Comm'l
             ZPSD312V-B-25J        250

             ZPSD312V-B-25L        250

             ZPSD312V-B-25M 250

             ZPSD312V-B-25U        250

             ZPSD313-B-70J         70

             ZPSD313-B-70L         70

             ZPSD313-B-70M         70

             ZPSD313-B-70U         70

             ZPSD313-B-90JI        90

             ZPSD313-B-90LI        90

             ZPSD313-B-90MI        90

             ZPSD313-B-90UI        90

             ZPSD313-B-15J         150

             ZPSD313-B-15L         150

             ZPSD313-B-15M         150

             ZPSD313-B-15U         150

                                                                     79
PSD3XX Family  Ordering Information

PSD3XX         Part Number      Speed     Package Type   Operating
Ordering                         (ns)                   Temperature
Information                               44 Pin PLDCC
                                          44 Pin PQFP      Range
(cont.)                                   44 Pin PLDCC
                                          44 Pin PQFP       Comm'l
               ZPSD313R-B-70J        70   44 Pin PLDCC      Comm'l
                                          44 Pin PQFP      Industrial
               ZPSD313R-B-70M        70                    Industrial
                                          44 Pin PLDCC      Comm'l
               ZPSD313R-B-90JI       90   44 Pin PLDCC      Comm'l
                                          44 Pin CLDCC
               ZPSD313R-B-90MI 90         44 Pin PQFP       Comm'l
                                          44 Pin PQFP      Industrial
               ZPSD313R-B-15J        150  44 Pin TQFP       Comm'l
                                          44 Pin TQFP       Comm'l
               ZPSD313R-B-15M 150                          Industrial
                                          44 Pin PLDCC      Comm'l
               ZPSD313V-B-20J        200  44 Pin CLDCC     Industrial
                                          44 Pin PQFP
               ZPSD313V-B-20JI       200  44 Pin TQFP       Comm'l
                                                            Comm'l
               ZPSD313V-B-20L        200                    Comm'l
                                                            Comm'l
               ZPSD313V-B-20M        200

               ZPSD313V-B-20MI 200

               ZPSD313V-B-20U        200

               ZPSD313V-B-20UI 200

               ZPSD313V-B-25J        250

               ZPSD313V-B-25L        250

               ZPSD313V-B-25M        250

               ZPSD313V-B-25U        250

23.                   Date             Parts                      Data Sheet
Revisions                            Affected                       Changes
History        May, 1995
               May, 1998        PSD3XX                  Initial Release
                                ZPSD3XX
               May, 1998                                SRAM-less (R suffix) version
                                PSD3XX                  added.
               February, 1999                           PQFP package added.
                                PSD3XXR, ZPSD3XXR
                                                        PQFP package added,
                                                        Specifications updated,
                                                        PSD3XXL discontinued,
                                                        Some speed grades eliminated.

                                                        Combined Data Sheets
                                                        Updated Specifications

80
PSD3XX, ZPSD3XX, ZPSD3XXV, PSD3XXR, ZPSD3XXR, ZPSD3XXRV

REVISION HISTORY

Table 1. Document Revision History

     Date    Rev.                   Description of Revision

May-1995 1.0 Documents written in the WSI format. Initial release

May-1998             ZPSD3XX SRAM-less (R suffix) version added. PQFP package added.

                     PSD3XX PQFP package added, Specifications updated, PSD3XXL discontinued, Some speed
             1.1 grades eliminated.

                     February, 1999 PSD3XXR, ZPSD3XXR Combined Data Sheets
                     Updated Specifications

  Feb-1999   1.2 PSD3XX ZPSD3XX ZPSD3XXV, PSD3XXR ZPSD3XXR ZPSD3XXRV Combined Data
31-Jan-2002          Sheets Updated Specifications

                     PSD3XX, ZPSD3XX, ZPSD3XXV, PSD3XXR, ZPSD3XXR, ZPSD3XXRV: Low Cost Field
                     Programmable Microcontroller Peripherals
             1.3 Front page, and back two pages, in ST format, added to the PDF file
                     Any references to Waferscale, WSI, EasyFLASH and PSDsoft 2000
                     updated to ST, ST, Flash+PSD and PSDsoft Express

2/3
                          PSD3XX, ZPSD3XX, ZPSD3XXV, PSD3XXR, ZPSD3XXR, ZPSD3XXRV

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