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Z86E4016VEC

器件型号:Z86E4016VEC
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ZiLOG
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器件描述

8-bit Microcontrollers - MCU 4K OTP 16MHz XTEMP

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
ZiLOG
产品种类:
Product Category:
8-bit Microcontrollers - MCU
RoHS:N
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
PLCC-44
系列:
Series:
Z8
Core:Z8
Data Bus Width:8 bit
Maximum Clock Frequency:16 MHz
Program Memory Size:4 kB
Data RAM Size:236 B
ADC Resolution:No ADC
Number of I/Os:32 I/O
工作电源电压:
Operating Supply Voltage:
3.5 V to 5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
封装:
Packaging:
Tube
高度:
Height:
3.86 mm
长度:
Length:
16.66 mm
Program Memory Type:EPROM
宽度:
Width:
16.66 mm
商标:
Brand:
ZiLOG
Data ROM Size:4 kB
Data ROM Type:OTP
Moisture Sensitive:Yes
Number of Timers/Counters:2 Timer
产品类型:
Product Type:
8-bit Microcontrollers - MCU
工厂包装数量:
Factory Pack Quantity:
25
子类别:
Subcategory:
Microcontrollers - MCU
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
4.5 V
单位重量:
Unit Weight:
0.084185 oz

Z86E4016VEC器件文档内容

                                                                                   PRELIMINARY PRODUCT SPECIFICATION

                                                                                                                                                 1

                                                                         Z86E30/E31/E40                                                       1

                                                                         Z8 4K OTP MICROCONTROLLER

FEATURES

              ROM          RAM*            I/O                      Speed       s  Programmable OTP Options:

Device        (KB)        (Bytes)          Lines                    (MHz)          RC Oscillator

Z86E30        4                  237       24                       16             EPROM Protect

                                                                                   Auto Latch Disable

Z86E31        2                  125       24                       16             Permanently Enabled WDT

Z86E40        4                  236       32                       16             Crystal Oscillator Feedback Resistor Disable

Note: *General-Purpose                                                             RAM Protect

s    Standard Temperature (VCC = 3.5V to 5.5V)                                  s  Low-Power Consumption: 60 mW

s    Extended Temperature (VCC = 4.5V to 5.5V)                                  s  Fast Instruction Pointer: 0.75 µs

s    Available Packages:                                                        s  Two Standby Modes: STOP and HALT

     28-Pin DIP/SOIC/PLCC OTP (Z86E30/31 only)                                  s  Digital Inputs CMOS Levels, Schmitt-Triggered

     40-Pin DIP OTP (Z86E40 only)

     44-Pin PPLLCCCC//QLQFPFPOTOPTP(Z(8Z68E64E04o0nolyn)ly)                     s  Software Programmable Low EMI Mode

s    Software Enabled Watch-Dog Timer (WDT)                                     s  Two Programmable 8-Bit Counter/Timers Each

                                                                                   with a 6-Bit Programmable Prescaler

s    Push-Pull/Open-Drain Programmable on

     Port 0, Port 1, and Port 2                                                 s  Six Vectored, Priority Interrupts from Six

                                                                                   Different Sources

s    24/32 Input/Output Lines

                                                                                s  Two Comparators

s    Auto Latches

                                                                                s  On-Chip  Oscillator  that  Accepts   a  Crystal,  Ceramic

s    Auto Power-On Reset (POR)                                                     Resonator, LC, RC, or External Clock Drive

GENERAL DESCRIPTION

The  Z86E30/E31/E40       8-Bit       One-Time               Programmable       For applications demanding powerful I/O capabilities, the

(OTP) Microcontrollers are members of Zilog's single-chip                       Z86E30/E31 have 24 pins, and the Z86E40 has 32 pins of

Z8®  MCU   family  featuring     enhanced  wake-up                  circuitry,  dedicated input and output. These lines are grouped into

programmable  Watch-Dog          Timers,  Low                Noise  EMI  op-    four ports, eight lines per port, and are configurable under

tions, and easy hardware/software system expansion ca-                          software control to provide timing, status signals, and par-

pability.                                                                       allel I/O with or without handshake, and address/data bus

                                                                                for interfacing external memory.

Four basic address spaces        support a wide range of mem-

ory configurations. The designer has access to three addi-                      Notes: All signals with a preceding front slash, “/”, are

tional control registers that allow easy access to register                     active Low. For example, B/W (WORD is active Low); B/W

mapped peripheral and I/O circuits.                                             (BYTE is active Low, only).

DS97Z8X0502                                                         PRELIMINARY                                                               1
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                              Zilog

Power connections follow conventional         descriptions  be-

low:

   Connection         Circuit                 Device

      Power             VCC                   VDD

      Ground          GND                     VSS

                                                                                    (E40 Only)

                Output     Input              VCC                    GND  XTAL  AS  DS   R/W    RESET

                      Port 3                                                    Machine Timing

                                                                                    &

                                                                          Instruction Control

                      Counter/                                                  RESET

                      Timers (2)                            ALU                 WDT, POR

                                                            FLAGS

                      Interrupt

                      Control                                                       OTP

                                                      Register

                      Two Analog                            Pointer

                      Comparators                                               Program

                                                   Register File                Counter

                      Port 2                                Port 0              Port 1

                                                      4              4              8

                      I/O                     Address or I/O              Address/Data or I/O

                (Bit  Programmable)           (Nibble Programmable)       (Byte Programmable)

                                                                                (E40 Only)

                                  Figure  1.  Z86E30/E31/E40 Functional   Block Diagram

2                                             PRELIMINARY                                              DS97Z8X0502
                                                                                    Z86E30/E31/E40

Zilog                                                                         Z8 4K OTP Microcontroller

                                                  D7 - 0

                                                                                                            1

                              AD 11- 0

               Z8 MCU

                                                  AD 11- 0

       MSN                               Address

       Port 3                            MUX

                                                                     D7 - 0   Data

                    AD 11- 0                      EPROM                       MUX

                                                  TEST ROM                          D7 - 0  Z8

       Z8                                                                                   Port 2

       Port 0                                     OTP

                                                  Options

               PGM + Test

               Mode Logic

                                                            VPP

                                                  P33

                                                                                            OE

               EPM       PGM                                                                P31

               P32       P30

                    CE

                    XT1

                              Figure 2.  EPROM    Programming Block  Diagram

DS97Z8X0502                              PRELIMINARY                                                     3
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                        Zilog

PIN IDENTIFICATION

                                                                         Table 1. 40-Pin DIP Pin Identification

                                                                                  Standard Mode

   R/W          1                  40  DS                      Pin #     Symbol   Function                Direction

   P25                                 P24

   P26                                 P23                     1         R/W      Read/Write              Output

   P27                                 P22                     2–4       P25–P27  Port 2, Pins 5,6,7      In/Output

   P04                                 P21                     5–7       P04–P06  Port 0, Pins 4,5,6      In/Output

   P05                                 P20                     8–9       P14–P15  Port 1, Pins 4,5        In/Output

   P06                                 P03

   P14                                 P13                     10        P07      Port 0, Pin 7           In/Output

   P15                                 P12                     11        VCC      Power Supply

   P07              40-Pin DIP         GND                     12–13     P16–P17  Port 1, Pins 6,7        In/Output

   VCC                                 P02                     14        XTAL2    Crystal Oscillator      Output

   P16                                 P11                     15        XTAL1    Crystal Oscillator      Input

   P17                                 P10

   XTAL2                               P01                     16–18     P31–P33  Port 3, Pins 1,2,3      Input

   XTAL1                               P00                     19        P34      Port 3, Pin 4           Output

   P31                                 P30                     20        AS       Address Strobe          Output

   P32                                 P36                     21        RESET    Reset                   Input

   P33                                 P37                     22        P35      Port 3, Pin 5           Output

   P34                                 P35                     23        P37      Port 3, Pin 7           Output

   AS           20                 21  RESET

                                                               24        P36      Port 3, Pin 6           Output

                                                               25        P30      Port 3, Pin 0           Input

   Figure  3.   40-Pin DIP Pin Configuration                    26–27     P00–P01  Port 0, Pins 0,1        In/Output

                    Standard Mode                              28–29     P10–P11  Port 1, Pins 0,1        In/Output

                                                               30        P02      Port 0, Pin 2           In/Output

                                                               31        GND      Ground

                                                               32–33     P12–P13  Port 1, Pins 2,3        In/Output

                                                               34        P03      Port 0, Pin 3           In/Output

                                                               35–39     P20–P24  Port 2, Pins 0,1,2,3,4  In/Output

                                                               40        DS       Data Strobe             Output

4                                            P  R  E  L  I  M  INAR   Y                               DS97Z8X0502
                                                                                                                             Z86E30/E31/E40

Zilog                                                                                                             Z8 4K OTP Microcontroller

                                        P20    P03  P13  P12  GND  GND  P02  P11  P10  P01    P00                                               1

                                        6                          1                          40

                               P21  7                                                         39     P30

                               P22                                                                   P36

                               P23                                                                   P37

                               P24                                                                   P35

                               DS                                                                    RESET

                               NC                        44-Pin PLCC                                 R/RL

                             R/W                                                                     AS

                               P25                                                                   P34

                               P26                                                                   P33

                               P27                                                                   P32

                               P04  17                                                        29     P31

                                        18                                                    28

                                        P05    P06  P14  P15  P07  VCC  VCC  P16  P17  XTAL2  XTAL1

                                  Figure 4. 44-Pin PLCC Pin Configuration

                                                    Standard Mode

       Table 2. 44-Pin PLCC Pin Identification                                          Table 2. 44-Pin PLCC Pin Identification

Pin #  Symbol   Function                Direction                       Pin #          Symbol              Function            Direction

1–2    GND      Ground                                                  33             AS                  Address Strobe      Output

3–4    P12–P13  Port 1, Pins 2,3        In/Output                       34             R/RL                ROM/ROMless select  Input

5      P03      Port 0, Pin 3           In/Output                       35             RESET               Reset               Input

6–10   P20–P24  Port 2, Pins 0,1,2,3,4  In/Output                       36             P35                 Port 3, Pin 5       Output

11     DS       Data Strobe             Output                          37             P37                 Port 3, Pin 7       Output

12     NC       No Connection                                           38             P36                 Port 3, Pin 6       Output

13     R/W      Read/Write              Output                          39             P30                 Port 3, Pin 0       Input

14–16  P25–P27  Port 2, Pins 5,6,7      In/Output                       40–41          P00–P01             Port 0, Pins 0,1    In/Output

17–19  P04–P06  Port 0, Pins 4,5,6      In/Output                       42–43          P10–P11             Port 1, Pins 0,1    In/Output

20–21  P14–P15  Port 1, Pins 4,5        In/Output                       44             P02                 Port 0, Pin 2       In/Output

22     P07      Port 0, Pin 7           In/Output

23–24  VCC      Power Supply

25–26  P16–P17  Port 1, Pins 6,7        In/Output

27     XTAL2    Crystal Oscillator      Output

28     XTAL1    Crystal Oscillator      Input

29–31  P31–P33  Port 3, Pins 1,2,3      Input

32     P34      Port 3, Pin 4           Output

DS97Z8X0502                                    PRELIMINARY                                                                                   5
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                                                                                Zilog

PIN IDENTIFICATION (Continued)

                                           P20                              P03  P13  P12  GND  GND  P02  P11  P10  P01    P00

                                           33                                                                              23

                                  P21  34                                                                                  22     P30

                                  P22                                                                                             P36

                                  P23                                                                                             P37

                                  P24                                                                                             P35

                                  DS                                                                                              RESET

                                  NC                                                  444--PPininLQFPP                            R/RL

                                 R/W                                                                                              AS

                                  P25                                                                                             P34

                                  P26                                                                                             P33

                                  P27                                                                                             P32

                                  P04  44                                                                                  12     P31

                                           1                                                                               11

                                           P05                              P06  P14  P15  P07  VCC  VCC  P16  P17  XTAL2  XTAL1

                                       Fiigguurere5.54. 44-4P-iPn iLnQQFPFPPiPn iCnoCnfoignufiragtiuornation

                                                                            StaSndtarnddMaorddeMode

       TTabbllee33. .444-4P-iPn iLnQQFPFPPinPiIndeIndteifincatitfiiocnation                                          TTaabblele33. .444-4P-inPiLnQQFPFPPinPiIdneIndtiefincatitfiiocnation

Pin #  Symbol   Function                   Direction                                                 Pin #          Symbol            Function                Direction

1–2    P05–P06  Port 0, Pins 5,6           In/Output                                                 27             P02               Port 0, Pin 2           In/Output

3–4    P14–P15  Port 1, Pins 4,5           In/Output                                                 28–29          GND               Ground

5      P07      Port 0, Pin 7              In/Output                                                 30–31          P12–P13           Port 1, Pins 2,3        In/Output

6–7    VCC      Power Supply                                                                         32             P03               Port 0, Pin 3           In/Output

8–9    P16–P17  Port 1, Pins 6,7           In/Output                                                 33–37          P20–4             Port 2, Pins 0,1,2,3,4  In/Output

10     XTAL2    Crystal Oscillator         Output                                                    38             DS                Data Strobe             Output

11     XTAL1    Crystal Oscillator         Input                                                     39             NC                No Connection

12–14  P31–P33  Port 3, Pins 1,2,3         Input                                                     40             R/W               Read/Write              Output

15     P34      Port 3, Pin 4              Output                                                    41–43          P25–P27           Port 2, Pins 5,6,7      In/Output

16     AS       Address Strobe             Output                                                    44             P04               Port 0, Pin 4           In/Output

17     R/RL     ROM/ROMless select         Input

18     RESET    Reset                      Input

19     P35      Port 3, Pin 5              Output

20     P37      Port 3, Pin 7              Output

21     P36      Port 3, Pin 6              Output

22     P30      Port 3, Pin 0              Input

23–24  P00–P01  Port 0, Pin 0,1            In/Output

25–26  P10–P11  Port 1, Pins 0,1           In/Output

6                                                                           PRELIMINARY                                                                       DS97Z8X0502
                                                                                                    Z86E30/E31/E40

Zilog                                                                                       Z8 4K OTP Microcontroller

                                                                        Table 4. 40-Pin DIP Package Pin Identification

                                                                                  EPROM Mode

       NC          1                 40  NC                        Pin #  Symbol  Function          Direction             1

       D5                                D4

       D6                                D3                        1      NC      No Connection

       D7                                D2                        2–4    D5–D7   Data 5,6,7        In/Output

       A4                                D1                        5–7    A4–A6   Address 4,5,6     Input

       A5                                D0                        8–9    NC      No Connection

       A6                                A3

       NC                                NC                        10     A7      Address 7         Input

       NC                                NC                        11     VCC     Power Supply

       A7              40-Pin  DIP       GND                       12–14  NC      No Connection

       VCC                               A2                        15     CE      Chip Select       Input

       NC                                NC                        16     OE      Output Enable     Input

       NC                                NC

       NC                                A1                        17     EPM     EPROM Prog. Mode  Input

       CE                                A0                        18     VPP     Prog. Voltage     Input

       OE                                PGM                       19     A8      Address 8         Input

       EPM                               A10                       20–21  NC      No Connection

       VPP                               A11                       22     A9      Address 9         Input

       A8                                A9

       NC          20                21  NC                        23     A11     Address 11        Input

                                                                   24     A10     Address 10        Input

                                                                   25     PGM     Prog. Mode        Input

       Figure  6.  40-Pin DIP  Pin Configuration                    26–27  A0–A1   Address 0,1       Input

                       EPROM   Mode                                28–29  NC      No Connection

                                                                   30     A2      Address 2         Input

                                                                   31     GND     Ground

                                                                   32–33  NC      No Connection

                                                                   34     A3      Address 3         Input

                                                                   35–39  D0–D4   Data 0,1,2,3,4    In/Output

                                                                   40     NC      No Connection

DS97Z8X0502                                      P  R  E  L  I  M  INARY                                               7
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                    Zilog

PIN IDENTIFICATION (Continued)

                                        D0    A3  NC  NC  GND  GND  A2  NC   NC  A1  A0

                                        6                      1                     40

                               D1   7                                                    39   PGM

                               D2                                                             A10

                               D3                                                             A11

                               D4                                                             A9

                              NC                                                              NC

                              NC                      44-Pin PLCC                             NC

                              NC                                                              NC

                               D5                                                             A8

                               D6                                                             VPP

                               D7                                                             EPM

                                A4  17                                                   29   OE

                                        18                                           28

                                        A5    A6  NC  NC  A7   VCC  VCC  NC  NC  NC  CE

                                Figure 7. 44-Pin PLCC Pin Configuration

                                        EPROM Programming Mode

       Table 5. 44-Pin PLCC Pin Configuration                                     Table 5. 44-Pin PLCC Pin Configuration

       EPROM Programming Mode                                                            EPROM Programming Mode

Pin #  Symbol   Function            Direction                       Pin #                Symbol    Function       Direction

1–2    GND      Ground                                              31                   VPP       Prog. Voltage  Input

3–4    NC       No Connection                                       32                   A8        Address 8      Input

5      A3       Address 3           Input                           33–35                NC        No Connection

6–10   D0–D4    Data 0,1,2,3,4      In/Output                       36                   A9        Address 9      Input

11–13  NC       No Connection                                       37                   A11       Address 11     Input

14–16  D5–D7    Data 5,6,7          In/Output                       38                   A10       Address 10     Input

17–19  A4–A6    Address 4,5,6       Input                           39                   PGM       Prog. Mode     Input

20–21  NC       No Connection                                       40–41                A0,A1     Address 0,1    Input

22     A7       Address 7           Input                           42–43                NC        No Connection

23–24  VCC      Power Supply                                        44                   A2        Address 2      Input

25–27  NC       No Connection

28     CE       Chip Select         Input

29     OE       Output Enable       Input

30     EPM      EPROM Prog.         Input

                Mode

8                                             PRELIMINARY                                                         DS97Z8X0502
                                                                                                                                                Z86E30/E31/E40

Zilog                                                                                                                                   Z8 4K OTP Microcontroller

                                                     D0                     A3  NC  NC  GND  GND  A2   NC   NC  A1  A0                                                                    1

                                                     33                                                             23

                              D1                 34                                                                 22     PGM

                              D2                                                                                           A10

                              D3                                                                                           A11

                              D4                                                                                           A9

                              NC                                                                                           NC

                              NC                                                444-4Pi-nPLinQFQPFP                        NC

                              NC                                                                                           NC

                              D5                                                                                           A8

                              D6                                                                                           VPP

                              D7                                                                                           EPM

                              A4                 44                                                                 12     OE

                                                     1                                                              11

                                                     A5                     A6  NC  NC  NC   A7   VCC  VCC  NC  NC  CE

                              FiFgiugruere8.84. 44-4P-PininLQQFFPP PPiinn CCoonnffiigguurraattiioonn

                                                 EPERPORMOMPrPorgorgamrammimnginMg oMdoede

       TTaabbllee 66.. 4444-P-PininLQQFFPP PPiinn ICdeontfifigcuaratitoionn                                      TTaabbllee 66.. 4444-P-PininLQQFFPP PPiinn ICdeonntfiifigcuaratitoionn

       EEPPRROOMMPPrrooggrraammmmiinnggMMooddee                                                                         EEPPRROOMMPPrrooggrraammmmiinnggMMooddee

Pin #  Symbol  Function           Direction                                                       Pin #             Symbol      Function        Direction

1–2    A5–A6   Address 5,6        Input                                                           23–24             A0,A1       Address 0,1     Input

3–4    NC      No Connection                                                                      25–26             NC          No Connection

5      A7      Address 7          Input                                                           27                A2          Address 2       Input

6–7    VCC     Power Supply                                                                       28–29             GND         Ground

8–10   NC      No Connection                                                                      30–31             NC          No Connection

11     CE      Chip Select        Input                                                           32                A3          Address 3       Input

12     OE      Output Enable      Input                                                           33–37             D0–D4       Data 0,1,2,3,4  In/Output

13     EPM     EPROM Prog.        Input                                                           38–40             NC          No Connection

               Mode                                                                               41–43             D5–D7       Data 5,6,7      In/Output

14     VPP     Prog. Voltage      Input                                                           44                A4          Address 4       Input

15     A8      Address 8          Input

16–18  NC      No Connection

19     A9      Address 9          Input

20     A11     Address 11         Input

21     A10     Address 10         Input

22     PGM     Prog. Mode         Input

DS97Z8X0502                                                                 PRELIMINARY                                                                                                9
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                                Zilog

PIN IDENTIFICATION (Continued)

       P25      1                      28  P24                                    D5       1                                28   D4

       P26                                 P23                                    D6                                             D3

       P27                                 P22                                    D7                                             D2

       P04                                 P21                                    A4                                             D1

       P05                                 P20                                    A5                                             D0

       P06                                 P03                                    A6                                             A3

       P07          28-Pin DIP             VSS                                    A7               28-Pin DIP                    VSS

       VCC                                 P02                                    VCC                                            A2

       XTAL2                               P01                                    NC                                             A1

       XTAL1                               P00                                    CE                                             A0

       P31                                 P30                                    OE                                             PGM

       P32                                 P36                                    EPM                                            A10

       P33                                 P37                                    VPP                                            A11

       P34      14                     15  P35                                    A8       14                               15   A9

              Figure 9.  Standard Mode                                         Figure 10.     EPROM Programming Mode

       28-Pin DIP/SOIC Pin Configuration                                           28-Pin DIP/SOIC Pin Configuration

       Table 7.     28-Pin DIP/SOIC/PLCC

                   Pin Identification*

Pin #  Symbol       Function               Direction

1–3    P25–P27      Port 2, Pins 5,6,      In/Output                                          P04  P27  P26  P25  P24  P23  P22

4–7    P04–P07      Port 0, Pins 4,5,6,7 In/Output

8      VCC          Power Supply                                                              4              1              26

9      XTAL2        Crystal Oscillator     Output                                 XPX0X5  5                                 25   XPX21X

10     XTAL1        Crystal Oscillator     Input                                  XPX0X6                                         XPX20X

11–13  P31–P33      Port 3, Pins 1,2,3     Input                                  XPX0X7                                         XPX03X

                                                                                  XVXCXC           28-Pin PLCC                   XVXSSX

14–15  P34–P35      Port 3, Pins 4,5       Output                                 XXXTX2                                         XPX02X

16     P37          Port 3, Pin 7          Output                                 XXXTX1                                         XPX01X

17     P36          Port 3, Pin 6          Output                                 XPX3X1  11                                19   XPX00X

18     P30          Port 3, Pin 0          Input                                              12                            18

19–21  P00–P02      Port 0, Pins 0,1,2     In/Output                                          P32  P33  P34  P35  P37  P36  P30

22     VSS          Ground

23     P03          Port 0, Pin 3          In/Output

24–28  P20–P24      Port 2, Pins           In/Output

                    0,1,2,3,4

                                                                                          Figure 11.    Standard Mode

                                                                                  28-Pin PLCC Pin Configuration

10                                                 PR  E  L  I  M  I  N  A  R  Y                                                 DS97Z8X0502
                                                                                                                     Z86E30/E31/E40

Zilog                                                                                                     Z8 4K OTP Microcontroller

                                                                                             Table 8.  28-Pin EPROM

                                                                                                Pin Identification

                                                                              Pin #     Symbol  Function           Direction         1

                   A4   D7   D6  D5  D4   D3   D2                             1–3       D5–D7   Data 5,6,7         In/Output

                                                                              4–7       A4–A7   Address 4,5,6,7    Input

                   4             1             26                             8         VCC     Power Supply

       XXAX5   5                               25   XDX1X                     9         NC      No connection

       XXAX6                                        XDX0X                     10        CE      Chip Select        Input

       XXAX7                                        XAX3 X                    11        OE      Output Enable      Input

       VXCXCX           28-Pin PLCC                 XVXSSX

       XNXCX                                        XAX2 X                    12        EPM     EPROM Prog.        Input

       XCXXE                                        XAX1 X                                      Mode

       XOXXE   11                              19   XAX0 X                    13        VPP     Prog. Voltage      Input

                   12                          18                             14–15     A8–A9   Address 8,9        Input

                   EPM  VPP  A8  A9  A11  A10  PGM                            16        A11     Address 11         Input

                                                                              17        A10     Address 10         Input

                                                                              18        PGM     Prog. Mode         Input

                                                                              19–21     A0–A2   Address 0,1,2      Input

       Figure 12.  EPROM Programming Mode                                     22        VSS     Ground

       28-Pin PLCC Pin Configuration                                           23        A3      Address 3          Input

                                                                              24–28     D0–D4   Data 0,1,2,3,4     In/Output

DS97Z8X0502                                                 P  R  E  L  I  M  INAR   Y                                        11
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                    Zilog

ABSOLUTE MAXIMUM RATINGS

                               Parameter                                  Min              Max           Units

Ambient Temperature under Bias                                            –40              +105          C

Storage Temperature                                                       –65              +150          C

Voltage on any Pin with Respect to VSS [Note 1]                           –0.6                       +7  V

Voltage on VDD Pin with Respect to VSS                                    –0.3                       +7  V

Voltage on XTAL1 and RESET Pins with Respect to VSS [Note            2]   –0.6             VDD+1         V

Total Power Dissipation                                                                    1.21          W

Maximum Allowable Current out of VSS                                                       220           mA

Maximum Allowable Current into VDD                                                         180           mA

Maximum Allowable Current into an Input Pin [Note 3]                      –600             +600          µA

Maximum Allowable Current into an Open-Drain Pin [Note 4]                 –600             +600          µA

Maximum Allowable Output Current Sinked by Any I/O Pin                                               25  mA

Maximum Allowable Output Current Sourced by Any I/O Pin                                              25  mA

Maximum Allowable Output Current Sinked by       RESET Pin                                 3 mA

Notes:

1.  This applies to all pins except XTAL pins and where otherwise noted.

2.  There is no input protection diode from pin to VDD.

3.  This excludes XTAL pins.

4.  Device pin is not at an output Low state.

Stresses greater than those listed under Absolute Maxi-              Total power dissipation should not exceed 1.2 W for     the

mum Ratings may cause permanent damage to the de-                    package. Power dissipation is calculated as follows:

vice. This is a stress rating only; functional operation of the

device at any condition above those indicated in the oper-           Total Power Dissipation = VDD x [ IDD – (sum of IOH) ]

ational sections of these specifications is not implied. Ex-         + sum of [ (VDD – VOH) x IOH ]

posure to absolute maximum rating conditions for an ex-              + sum of (V0L x I0L)

tended period may affect device reliability.

STANDARD TEST CONDITIONS

The characteristics listed below apply for standard test

conditions    as  noted.  All  voltages     are  referenced      to       From Output

Ground.  Positive  current     flows  into  the  referenced  pin          Under Test

(Test Load).

                                                                                                         150 pF

                                                                          Figure 13. Test Load Diagram

12                                                       PRELIMINARY                                     DS97Z8X0502
                                                                                                   Z86E30/E31/E40

Zilog                                                                                 Z8 4K OTP Microcontroller

CAPACITANCE

TA = 25°C, VCC = GND = 0V, f = 1.0 MHz; unmeasured pins returned to   GND.

       Parameter              Min         Max                                                                      1

Input capacitance              0          12 pF

Output capacitance             0          12 pF

I/O capacitance                0          12 pF

DC ELECTRICAL CHARACTERISTICS

                                                 TA= 0 °C  to +70 °C

                                    VCC                               Typical

     Sym           Parameter        Note [3]     Min       Max        @ 25°C   Units  Conditions          Notes

VCH       Clock Input High Voltage  3.5V       0.7 VCC     VCC+0.3    1.8      V      Driven by External

                                    5.5V       0.7 VCC     VCC+0.3    2.5      V      Clock Generator

VCL       Clock Input Low Voltage   3.5V      GND -0.3     0.2 VCC    0.9      V      Driven by External

                                    4.5V      GND -0.3     0.2 VCC    1.5      V      Clock Generator

VIH       Input High Voltage        3.5V       0.7 VCC     VCC+0.3    2.5      V

                                    5.5V       0.7 VCC     VCC+0.3    2.5      V

VIL       Input Low Voltage         3.5V      GND -0.3     0.2 VCC    1.5      V

                                    5.5V      GND -0.3     0.2 VCC    1.5      V

VOH       Output High Voltage       3.5V      VCC -0.4                3.3      V      IOH = – 0.5 mA

          Low EMI Mode              5.5V      VCC -0.4                4.8      V

VOH1      Output High Voltage       3.5V      VCC -0.4                3.3      V      IOH = -2.0 mA

                                    5.5V      VCC -0.4                4.8      V      IOH = -2.0 mA

VOL       Output Low Voltage        3.5V                   0.4        0.2      V      IOL = 1.0  mA

          Low EMI Mode              4.5V                   0.4        0.2      V      IOL = 1.0  mA

VOL1      Output Low Voltage        3.5V                   0.4        0.1      V      IOL = + 4.0  mA     8

                                    4.5V                   0.4        0.1      V      IOL = + 4.0  mA     8

VOL2      Output Low Voltage        3.5V                   1.2        0.5      V      IOL = + 12 mA       8

                                    4.5V                   1.2        0.5      V      IOL = + 12 mA       8

VRH       Reset Input High          3.5V         .8 VCC    VCC        1.7      V

          Voltage                   5.5V         .8 VCC    VCC        2.1      V

VRL       Reset Input Low Voltage   3.5V      GND -0.3     0.2 VCC    1.3      V                          13

                                    5.5V      GND -0.3     0.2 VCC    1.7      V

VOLR      Reset Output Low          3.5V                   0.6        0.3      V      IOL = 1.0 mA

          Voltage                   5.5V                   0.6        0.2      V      IOL = 1.0 mA

VOFFSET   Comparator Input          3.5V                   25         10       mV

          Offset Voltage            4.5V                   25         10       mV

VICR      Input Common Mode         3.5V         0         VCC -1.0V           V                          10

          Voltage Range             5.5V         0         VCC -1.0V           V                          10

IIL       Input Leakage             3.5V         -1        2          0.032    µA     VIN = 0V, VCC

                                    4.5V         -1        2          0.032    µA     VIN = 0V, VCC

IOL       Output Leakage            3.5V         -1        2          0.032    µA     VIN = 0V, VCC

                                    4.5V         -1        2          0.032    µA     VIN = 0V, VCC

IIR       Reset Input Current       3.5V         -20       -130       -65      µA

                                    4.5V         -20       -180       -112     µA

DS97Z8X0502                                   PRELIMINARY                                                     13
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                               Zilog

DC ELECTRICAL CHARACTERISTICS                                   (Continued)

                                                                TA= 0  °C  to  +70 °C

                                              VCC                                      Typical

     Sym            Parameter            Note [3]               Min            Max     @ 25°C   Units  Conditions       Notes

ICC       Supply Current                      3.5V                             20      7        mA     @ 16 MHz         4,5

                                              5.5V                             25      20       mA     @ 16 MHz         4,5

ICC1      Standby Current                     3.5V                             8       3.7      mA     VIN = 0V, VCC    4,5

          Halt Mode                           5.5V                             8       3.7      mA     @ 16 MHz         4,5

                                              3.5V                             7.0     2.9      mA     Clock Divide by  4,5

                                              5.5V                             7.0     2.9      mA     16 @ 16 MHz      4,5

ICC2      Standby Current                     3.5V                             10      2        µA     VIN = 0V, VCC    6,11

          Stop Mode                           5.5V                             10      3        µA     VIN = 0V, VCC    6,11

                                              3.5V                             800     600      µA     VIN = 0V, VCC    6,11,1

                                              5.5V                             800     600      µA     VIN = 0V, VCC    4

                                                                                                                        6,11,1

                                                                                                                        4

IALL      Auto Latch                          3.5V              0.7            8       2.4      µA     0V
          Low Current                         5.5V              1.4            15      4.7      µA     0V
IALH      Auto Latch                          3.5V              -0.6           -5      -1.8     µA     0V
          High Current                        5.5V              -1             -8      -3.8     µA     0V
TPOR      Power On Reset                      3.5V              3.0            24      7        ms

                                              5.5V              2.0            13      4        ms

VLV       Auto Reset Voltage                                    2.3            3.1     2.9      V                       1,7

Notes:

1.    Device does function down to the Auto Reset voltage.

2.    GND=0V

3.    The VCC voltage specification of 5.5V guarantees 5.0V ± 0.5V and

      the VCC voltage specification of 3.5V guarantees only 3.5V.

4.    All outputs unloaded, I/O pins floating, inputs at rail.

5.    CL1= CL2 = 22 pF

6.    Same as note [4] except inputs at VCC.

7.    Max. temperature is 70°C.

8.    STD Mode (not Low EMI Mode)

9.    Auto Latch (mask option) selected

10.   For analog comparator inputs when analog comparators are

      enabled.

11.   Clock must be forced Low, when XTAL1 is clock driven and XTAL2

      is floating.

12.   Typicals are at VCC = 5.0V and VCC = 3.5V

13.   Z86E40 only

14.   WDT running

14                                                  PRELIMINARY                                                    DS97Z8X0502
                                                                                                  Z86E30/E31/E40

Zilog                                                                              Z8 4K OTP Microcontroller

                                         TA=–40 °C  to +105 °C

                               VCC                                 Typical                                        1

     Sym     Parameter         Note [3]  Min        Max         @ 25°C      Units  Conditions          Notes

VCH       Clock Input High     4.5V      0.7 VCC    VCC+0.3         2.5     V      Driven by External

          Voltage              5.5V      0.7 VCC    VCC+0.3         2.5     V      Clock Generator

VCL       Clock Input Low      4.5V      GND-0.3    0.2 VCC         1.5     V      Driven by External

          Voltage              5.5V      GND-0.3    0.2 VCC         1.5     V      Clock Generator

VIH       Input High Voltage   4.5V      0.7 VCC    VCC+0.3         2.5     V

                               5.5V      0.7 VCC    VCC+0.3         2.5     V

VIL       Input Low Voltage    4.5V      GND-0.3    0.2 VCC         1.5     V

                               5.5V      GND-0.3    0.2 VCC         1.5     V

VOH       Output High          4.5V      VCC -0.4                   4.8     V      IOH = – 0.5 mA      8

          Voltage Low EMI      5.5V      VCC -0.4                   4.8     V      IOH = – 0.5 mA      8

          Mode

VOH1      Output High Voltage  4.5V      VCC -0.4                   4.8     V      IOH = -2.0 mA       8

                               4.5V      VCC -0.4                   4.8     V      IOH = -2.0 mA       8

VOL       Output Low Voltage   4.5V                 0.4             0.2     V      IOL = 1.0  mA

          Low EMI Mode         5.5V                 0.4             0.2     V      IOL = 1.0 mA

VOL1      Output Low Voltage   4.5V                 0.4             0.1     V      IOL = + 4.0  mA     8

                               5.5V                 0.4             0.1     V      IOL = +4.0 mA       8

VOL2      Output Low Voltage   4.5V                 1.2             0.5     V      IOL = + 12 mA       8

                               5.5V                 1.2             0.5     V      IOL = + 12 mA       8

VRH       Reset Input High     3.5V      .8 VCC     VCC             1.7     V                          13

          Voltage              5.5V      .8 VCC     VCC             2.1     V                          13

VOLR      Reset Output Low     3.5V                 0.6             0.3     V      IOL = 1.0 mA        13

          Voltage              5.5V                 0.6             0.2     V      IOL = 1.0 mA        13

VOFFSET   Comparator Input     4.5V                 25          10          mV

          Offset Voltage       5.5V                 25          10          mV

VICR      Input Common         4.5V      0          VCC-1.5V                V                          10

          Mode Voltage         5.5V      0          VCC-1.5V                V                          10

          Range

IIL       Input Leakage        4.5V      -1         2               <1      µA     VIN = 0V, VCC

                               5.5V      -1         2               <1      µA     VIN = 0V, VCC

IOL       Output Leakage       4.5V      -1         2               <1      µA     VIN = 0V, VCC

                               5.5V      -1         2               <1      µA     VIN = 0V, VCC

IIR       Reset Input Current  4.5V      -18        -180            -112    µA

                               5.5V      -18        -180            -112    µA

ICC       Supply Current       4.5V                 25              20      mA     @ 16 MHz            4,5

                               5.5V                 25              20      mA     @ 16 MHz            4,5

ICC1      Standby Current      4.5V                 8               3.7     mA     VIN = 0V, VCC       4,5

          Halt Mode                                                                @ 16 MHz

                               5.5V                 8               3.7     mA     VIN = 0V, VCC       4,5

                                                                                   @ 16 MHz

ICC2      Standby Current      4.5V                 10              2       µA     VIN = 0V, VCC       6,11,14

          (Stop Mode)          5.5V                 10              3       µA     VIN = 0V, VCC       6,11,14

IALL      Auto Latch Low       4.5V      1.4        20              4.7     µA     0V < VIN < VCC      9

          Current              5.5V      1.4        20              4.7     µA     0V < VIN < VCC      9

DS97Z8X0502                              PRELIMINAR             Y                                             15
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                     Zilog

DC ELECTRICAL CHARACTERISTICS (Continued)

                                              TA=–40 °C to +105 °C

                                   VCC                                       Typical

    Sym             Parameter      Note [3]   Min                    Max  @ 25°C      Units      Conditions   Notes

IALH     Auto Latch High           4.5V       -1.0                   -10     -3.8     µA     0V  < VIN < VCC  9

         Current                   5.5V       -1.0                   -10     -3.8     µA     0V  < VIN < VCC  9

TPOR     Power On Reset            4.5V       2.0                    14      4        mS

                                   5.5V       2.0                    14      4        mS

VLV      Auto Reset Voltage                   2.0                    3.3     2.9      V                       1

1.    Device does function down to the Auto Reset voltage.

2.    GND=0V

3.    The VCC voltage specification of 5.5V guarantees 5.0V ± 0.5V.

4.    All outputs unloaded, I/O pins floating, inputs at rail.

5.    CL1= CL2 = 22 pF

6.    Same as note [4] except inputs at VCC.

7.    Maximum temperature is 70°C

8.    STD Mode (not Low EMI Mode)

9.    Auto Latch (mask option) selected

10.   For analog comparator inputs when analog comparators are

      enabled.

11.   Clock must be forced Low, when XTAL1 is clock driven and XTAL2

      is floating.

12.   Typicals are at VCC = 5.0V

13.   Z86E40 only

14.   WDT is not running.

16                                            PRELIMINAR                  Y                                   DS97Z8X0502
                                                                                                     Z86E30/E31/E40

Zilog                                                                                    Z8  4K OTP Microcontroller

R/W , DM                                                                                                             1

                                                                                             13

                12                                                                           19

Port 0

                                                16                                           20

                18                                  3

Port 1                         A7  - A0                                         D7 - D0  IN

                1                  2                                                             9

       AS

                                                               8                             11

             4

                                             5                    6

       DS

(Read)                                   17

                                                                                                 10

Port1               A7  -  A0                                     D7 - D0  OUT

                                                    14                                       15

                                                                           7

       DS

(W rite)

                Figure 14. External             I/O or Memory  Read/Write Timing

                                                Z86E40 Only

DS97Z8X0502                                  PRELIMINARY                                             17
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                        Zilog

DC ELECTRICAL CHARACTERISTICS (Continued)

                                                                                     TA = 0°C to 70°C

                                                                                          16 MHz

                                                                   Note [3]

    No  Symbol             Parameter                               VCC               Min          Max  Units  Notes

    1   TdA(AS)     Address Valid to AS Rise                       3.5V              25                ns     2

                    Delay                                          5.5V              25                ns

    2   TdAS(A)     AS Rise to Address Float                       3.5V              35                ns     2

                    Delay                                          5.5V              35                ns

    3   TdAS(DR)    AS Rise to Read Data Req’d                     3.5V                           180  ns     1,2

                    Valid                                          5.5V                           180  ns

    4   TwAS        AS Low Width                                   3.5V              40                ns     2

                                                                   5.5V              40                ns

    5   TdAS(DS)    Address Float to DS Fall                       3.5V              0                 ns

                                                                   5.5V              0                 ns

    6   TwDSR       DS (Read) Low Width                            3.5V              135               ns     1,2

                                                                   5.5V              135               ns

    7   TwDSW       DS (Write) Low Width                           3.5V              80                ns     1,2

                                                                   5.5V              80                ns

    8   TdDSR(DR)   DS Fall to Read Data Req’d                     3.5V                           75   ns     1,2

                    Valid                                          5.5V                           75   ns

    9   ThDR(DS)    Read Data to DS Rise Hold                      3.5V              0                 ns     2

                    Time                                           5.5V              0                 ns

    10  TdDS(A)     DS Rise to Address Active                      3.5V              50                ns     2

                    Delay                                          5.5V              50                ns

    11  TdDS(AS)    DS Rise to AS Fall Delay                       3.5V              35                ns     2

                                                                   5.5V              35                ns

    12  TdR/W(AS)   R/W Valid to AS Rise Delay                     3.5V              25                ns     2

                                                                   5.5V              25                ns

    13  TdDS(R/W)   DS Rise to R/W Not Valid                       3.5V              35                ns     2

                                                                   5.5V              35                ns

    14  TdDW(DSW)   Write Data Valid to DS Fall                    3.5V              55           25   ns     2

                    (Write) Delay                                  5.5V              55           25   ns

    15  TdDS(DW)    DS Rise to Write Data Not                      3.5V              35                ns     2

                    Valid Delay                                    5.5V              35                ns

    16  TdA(DR)     Address Valid to Read Data                     3.5V                           230  ns     1,2

                    Req’d Valid                                    5.5V                           230  ns

    17  TdAS(DS)    AS Rise to DS Fall Delay                       3.5V              45                ns     2

                                                                   5.5V              45                ns

    18  TdDM(AS)    DM Valid to AS Fall Delay                      3.5V              30                ns     2

                                                                   5.5V              30                ns

    20  ThDS(AS)    DS Valid to Address Valid                      3.5V              35                ns

                    Hold Time                                      5.5V              35                ns

Notes:

1.     When using extended memory timing, add 2 TpC.

2.     Timing numbers given are for minimum TpC.

3.     The VCC voltage specification of 5.5V guarantees 5.0V       ±0.5V and

       the VCC voltage specification of 3.5V guarantees only 3.5V

Standard Test Load

All timing references use 0.7 VCC for a logic 1 and 0.2 VCC for a logic 0.

For Standard Mode (not Low-EMI Mode for outputs) with SMR D1 = 0, D0          =  0.

18                                                    PRELIMINARY                                             DS97Z8X0502
                                                                                                            Z86E30/E31/E40

Zilog                                                                                                   Z8 4K OTP Microcontroller

                                                                            TA  =  -40°C to 105°C                                  1

                                                                                   16 MHz

                                                                    Note [3]

No              Symbol         Parameter                            VCC                Min         Max  Units  Notes

    1   TdA(AS)         Address Valid to AS Rise                    4.5V               25               ns     2

                        Delay                                       5.5V               25               ns

    2   TdAS(A)         ASAS Rise to Address Float                  4.5V               35               ns     2

                        Delay                                       5.5V               35               ns

    3   TdAS(DR)        AS Rise to Read Data Req’d                  4.5V                           180  ns     1,2

                        Valid                                       5.5V                           180  ns

    4   TwAS            AS Low Width                                4.5V               40               ns     2

                                                                    5.5V               40               ns

    5   TdAS(DS)        Address Float to DS Fall                    4.5V               0                ns

                                                                    5.5V               0                ns

    6   TwDSR           DS (Read) Low Width                         4.5V               135              ns     1,2

                                                                    5.5V               135              ns

    7   TwDSW           DS (Write) Low Width                        4.5V               80               ns     1,2

                                                                    5.5V               80               ns

    8   TdDSR(DR)       DS Fall to Read Data Req’d                  4.5V                           75   ns     1,2

                        Valid                                       5.5V                           75   ns

    9   ThDR(DS)        Read Data to DS Rise Hold                   4.5V               0                ns     2

                        Time                                        5.5V               0                ns

10      TdDS(A)         DS Rise to Address Active                   4.5V               50               ns     2

                        Delay                                       5.5V               50               ns

11      TdDS(AS)        DS Rise to AS Fall Delay                    4.5V               35               ns     2

                                                                    5.5V               35               ns

12      TdR/W(AS)       R/W Valid to AS Rise Delay                  4.5V               25               ns     2

                                                                    5.5V               25               ns

13      TdDS(R/W)       DS Rise to R/W Not Valid                    4.5V               35               ns     2

                                                                    5.5V               35               ns

14      TdDW(DSW)       Write Data Valid to DS Fall                 4.5V               55          25   ns     2

                        (Write) Delay                               5.5V               55          25   ns

15      TdDS(DW)        DS Rise to Write Data Not                   4.5V               35               ns     2

                        Valid Delay                                 5.5V               35               ns

16      TdA(DR)         Address Valid to Read Data                  4.5V                           230  ns     1,2

                        Req’d Valid                                 5.5V                           230  ns

17      TdAS(DS)        AS Rise to DS Fall Delay                    4.5V               45               ns     2

                                                                    5.5V               45               ns

18      TdDM(AS)        /DM Valid to AS Fall Delay                  4.5V               30               ns     2

                                                                    5.5V               30               ns

20      ThDS(AS)        DS Valid to Address Valid                   4.5V               35               ns

                        Hold Time                                   5.5V               35               ns

Notes:

1.     When using extended memory timing, add 2 TpC.

2.     Timing numbers given are for minimum TpC.

3.     The VCC voltage specification of 5.5V guarantees 5.0V ±0.5V and

       the VCC  voltage specification of 3.5V guarantees only 3.5V

Standard Test Load

All timing references use 0.7 VCC for a logic 1 and 0.2 VCC for a logic 0.

For Standard Mode (not Low-EMI Mode for outputs) with SMR, D1 = 0, D0           =  0.

DS97Z8X0502                                           PRELIMINARY                                                     19
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                          Zilog

DC ELECTRICAL CHARACTERISTICS (Continued)

                                          1               3

    Clock

                                    2                  2         3

                7                7

    TIN

                              4           5

                                       6

    IRQN

                           8              9

    Clock

    Setup

                                                             11

    Stop

    Mode

Recovery

    Source

                                             10

                                          Figure  15.  Additional Timing  Diagram

20                                                PRELIMINARY                      DS97Z8X0502
                                                                                                               Z86E30/E31/E40

Zilog                                                                                                    Z8 4K OTP Microcontroller

Additional Timing Table (Divide-By-One Mode)

                                                          TA =               0 °C to +70 °C  TA  =  -40 °C to  +105 °C               1

                                                                             4 MHz               4  MHz

                                                VCC

No      Symbol        Parameter                 Note [6]         Min                Max      Min    Max        Units    Notes

    1   TpC           Input Clock Period        3.5V             250                DC       250         DC    ns       1,7,8

                                                5.5V             250                DC       250         DC    ns       1,7,8

    2   TrC,TfC       Clock Input Rise &        3.5V                                25                   25    ns       1,7,8

                      Fall Times                5.5V                                25                   25    ns       1,7,8

    3   TwC           Input Clock Width         3.5V             100                         100               ns       1,7,8

                                                5.5V             100                         100               ns       1,7,8

    4   TwTinL        Timer Input Low           3.5V             100                         100               ns       1,7,8

                      Width                     5.5V             70                          70                ns       1,7,8

    5   TwTinH        Timer Input High          3.5V             5TpC                        5TpC                       1,7,8

                      Width                     5.5V             5TpC                        5TpC                       1,7,8

    6   TpTin         Timer Input Period        3.5V             8TpC                        8TpC                       1,7,8

                                                5.5V             8TpC                        8TpC                       1,7,8

    7   TrTin, TfTin  Timer Input Rise          3.5V                                100                  100   ns       1,7,8

                      & Fall Timer              5.5V                                100                  100   ns       1,7,8

    8A  TwIL          Int. Request Low          3.5V             100                         100               ns       1,2,7,8

                      Time                      5.5V             70                          70                ns       1,2,7,8

    8B  TwIL          Int. Request Low          3.5V             5TpC                        5TpC                       1,3,7,8

                      Time                      5.5V             5TpC                        5TpC                       1,3,7,8

    9   TwIH          Int. Request Input        3.5V             5TpC                        5TpC                       1,2,7,8

                      High Time                 5.5V             5TpC                        5TpC                       1,2,7,8

    10  Twsm          STOP Mode                 3.5V             12                          12                ns       4,8

                      Recovery Width            5.5V             12                          12                ns       4,8

                      Spec

    11  Tost          Oscillator Startup        3.5V                                5TpC            5TpC                4,8,9

                      Time                      5.5V                                5TpC

Notes:

1.  Timing Reference uses 0.7 VCC for a logic 1 and 0.2 VCC for a logic      0.

2.     Interrupt request via Port 3 (P31–P33).

3.     Interrupt request via Port 3 (P30).

4.     SMR-D5 = 1, POR STOP Mode Delay is on.

5.  Reg. WDTMR.

6.  The VCC voltage specification of 5.5V guarantees 5.0V ± 0.5V and

    the VCC voltage specification of 3.5V guarantees 3.5V only.

7.  SMR D1 = 0.

8.  Maximum frequency for internal system clock is 4 MHz when

    using XTAL divide-by-one mode.

9.     For RC and LC oscillator, and for oscillator driven by clock driver.

DS97Z8X0502                                     PRELIMINARY                                                                      21
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                  Zilog

DC ELECTRICAL CHARACTERISTICS                      (Continued)

Handshake Timing Diagrams

Data In                    Data  In  Valid                                   Next Data In Valid

                1                                       2

                                     3

    DA V                                           Delayed DAV

    (Input)

                                        4                                                         5  6

    RDY                                                                              Delayed RDY

(Output)

                                           Figure  16. Input Handshake       Timing

Data Out                                           Data Out Valid                                    Next Data Out  Valid

                           7

    DAV                                                                                              Delayed DAV

(Output)

                                                   8               9                                    11

                                                                   10

    RDY                                                                              Delayed  RDY

    (Input)

                                        Figure     17.     Output Handshake  Timing

22                                                 PRELIMINARY                                          DS97Z8X0502
                                                                                                        Z86E30/E31/E40

Zilog                                                                                       Z8 4K OTP Microcontroller

Additional Timing Table

                                                              TA = -40 °C to +105 °C                                    1

                                                              16 MHz

                                                 VCC

    No  Symbol            Parameter              Note [6]     Min            Max     Units  Conditions  Notes

1       TpC               Input Clock Period     3.5V         62.5               DC  ns                 1,7,8

                                                 5.5V         62.5               DC  ns                 1,7,8

2       TrC,TfC           Clock Input Rise &     3.5V                            15  ns                 1,7,8

                          Fall Times             5.5V                            15  ns                 1,7,8

3       TwC               Input Clock Width      3.5V         31                     ns                 1,7,8

                                                 5.5V         31                     ns                 1,7,8

4       TwTinL            Timer Input Low        3.5V         70                     ns                 1,7,8

                          Width                  5.5V         70                     ns                 1,7,8

5       TwTinH            Timer Input High       3.5V         5TpC                                      1,7,8

                          Width                  5.5V         5TpC                                      1,7,8

6       TpTin             Timer Input Period     3.5V         8TpC                                      1,7,8

                                                 5.5V         8TpC                                      1,7,8

7       TrTin, TfTin Timer Input Rise            3.5V                        100     ns                 1,7,8

                          & Fall Timer           5.5V                        100     ns                 1,7,8

8A      TwIL              Int. Request Low       3.5V         70                     ns                 1,2,7,8

                          Time                   5.5V         70                     ns                 1,2,7,8

8B      TwIL              Int. Request Low       3.5V         5TpC                                      1,3,7,8

                          Time                   5.5V         5TpC                                      1,3,7,8

9       TwIH              Int. Request Input     3.5V         5TpC                                      1,2,7,8

                          High Time              5.5V

10      Twsm              STOP Mode              3.5V         12                     ns                 4,8

                          Recovery Width         5.5V         12                     ns                 4,8

                          Spec

11      Tost              Oscillator Startup     3.5V                        5TpC                       4,8

                          Time                   5.5V                        5TpC                       4,8

12      Twdt              Watch-Dog Timer        3.5V         10                     ms     D0 = 0      5,11

                          Delay Time             5.5V         5                      ms     D1 = 0      5,11

                          Before Timeout         3.5V         20                     ms     D0 = 1      5,11

                                                 5.5V         10                     ms     D1 = 0      5,11

                                                 3.5V         40                     ms     D0 = 0      5,11

                                                 5.5V         20                     ms     D1 = 1      5,11

                                                 3.5V         160                    ms     D0 = 1      5,11

                                                 5.5V         80                     ms     D1 = 1      5,11

Notes:

   1.  Timing Reference uses 0.7 VCC for a logic 1 and 0.2 VCC for a logic   0.

   2.  Interrupt request via Port 3 (P31–P33)

   3.  Interrupt request via Port 3 (P30)

   4.  SMR-D5 = 1, POR STOP Mode Delay is on

   5.  Reg. WDTMR

   6.  The VCC voltage spec. of 5.5V guarantees 5.0V ± 0.5V.

   7.  SMR D1 = 0

   8.  Maximum frequency for internal system clock is 4 MHz when using

       XTAL divide-by-one mode.

   9.  For RC and LC oscillator, and for oscillator driven by clock driver.

10.    Standard Mode (not Low EMI output ports)

11.    Using internal RC

DS97Z8X0502                                           PRELIMINARY                                                23
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                             Zilog

PIN FUNCTIONS

EPROM Programming Mode                                           R/W Read/Write (output, write Low). The R/W signal is

D7–D0 Data Bus. The data can be read from or written to          Low when the CCP is writing to the external program or

external memory through the data bus.                            data memory (Z86E40 only).

A11–A0 Address Bus. During programming, the EPROM                RESET Reset (input, active Low). Reset will initialize the

address is written to the address bus.                           MCU. Reset is accomplished either through Power-On,

                                                                 Watch-Dog Timer reset, STOP-Mode Recovery, or exter-

VCC Power Supply. This pin must supply 5V during the             nal reset. During Power-On Reset and Watch-Dog Timer

EPROM read mode and 6V during other modes.                       Reset, the internally generated reset drives the reset pin

                                                                 low for the POR time. Any devices driving the reset line

CE Chip Enable (active Low). This pin is active during           must be open-drain in order to avoid damage from a pos-

EPROM Read Mode, Program Mode, and Program Verify                sible conflict during reset conditions. Pull-up is provided in-

Mode.                                                            ternally. After the POR time, RESET is a Schmitt-triggered

                                                                 input.

OE Output Enable (active Low). This pin drives the direc-

tion of the Data Bus. When this pin is Low, the Data Bus is      To  avoid  asynchronous  and   noisy   reset  problems,   the

output, when High, the Data Bus is input.                        Z86E40 is equipped with a reset filter of four external

                                                                 clocks (4TpC). If the external reset signal is less than 4TpC

EPM EPROM Program Mode. This pin controls the differ-            in duration, no reset occurs. On the fifth clock after the re-

ent EPROM Program Mode by applying different voltages.           set is detected, an internal RST signal is latched and held

                                                                 for an internal register count of 18 external clocks, or for

VPP Program Voltage. This pin supplies the program volt-         the duration of the external reset, whichever is longer. Dur-

age.                                                             ing the reset cycle, DS is held active Low while AS cycles

PGM Program Mode (active Low). When this pin is Low,             at a rate of TpC/2. Program execution begins at location

the data is programmed to the EPROM through the Data             000CH, 5–10 TpC cycles after RESET is released. For

Bus.                                                             Power-On   Reset,  the  reset  output  time   is  5  ms.  The

                                                                 Z86E40 does not reset WDTMR, SMR, P2M, and P3M

Application Precaution                                           registers on a STOP-Mode Recovery operation.

The production test-mode environment may be enabled              ROMless (input, active Low). This pin, when connected to

accidentally during normal operation if excessive noise          GND, disables the internal ROM and forces the device to

surges above VCC occur on pins XTAL1 and RESET.                  function as a Z86C90/C89 ROMless Z8. (Note that, when

                                                                 left unconnected or pulled High to VCC, the device func-

In addition, processor operation of Z8 OTP devices may be        tions normally as a Z8 ROM version).

affected by excessive noise surges on the VPP, CE, EPM,          Note: When using in ROM Mode in High EMI (noisy) envi-

OE pins while the microcontroller is in Standard Mode.

                                                                 ronment, the ROMless pins should be connected directly

Recommendations for dampening voltage surges in both             to VCC.

test and OTP mode include the following:

s   Using a clamping diode to VCC

s   Adding a capacitor to the affected pin

Standard Mode

XTAL Crystal 1 (time-based input). This pin connects a

parallel-resonant crystal, ceramic resonator, LC, RC net-

work, or external single-phase clock to the on-chip oscilla-

tor input.

XTAL2 Crystal 2 (time-based output). This pin connects a

parallel-resonant crystal, ceramic resonator, LC, or RC

network to the on-chip oscillator output.

24                                          PRELI             M  INARY                                         DS97Z8X0502
                                                                                                             Z86E30/E31/E40

Zilog                                                                                 Z8 4K OTP Microcontroller

Port 0 (P07–P00). Port 0 is an 8-bit, bidirectional, CMOS-        nibble) depending on the required address space. If the

compatible I/O port. These eight I/O lines can be config-         address range requires 12 bits or less, the upper nibble of

ured under software control as a nibble I/O port, or as an        Port 0 can be programmed independently as I/O while the          1

address port for interfacing external memory. The input           lower nibble is used for addressing. If one or both nibbles

buffers are Schmitt-triggered and nibble programmed. Ei-          are needed for I/O operation, they must be configured by

ther nibble output that can be globally programmed as             writing to the Port 0 mode register. In ROMless mode, after

push-pull or open-drain. Low EMI output buffers can be            a hardware reset, Port 0 is configured as address lines

globally programmed by the software. Port 0 can be placed         A15–A8, and extended timing is set to accommodate slow

under    handshake  control.  In  Handshake  Mode,  Port       3  memory access. The initialization routine can include re-

lines P32 and P35 are used as handshake control lines.            configuration to eliminate this extended timing mode. In

The handshake direction is determined by the configura-           ROM mode, Port 0 is defined as input after reset.

tion (input or output) assigned to Port 0's upper nibble. The

lower nibble must have the same direction as the upper            Port 0 can be set in the High-Impedance Mode if selected

nibble.                                                           as an address output state, along with Port 1 and the con-

                                                                  trol signals AS, DS, and R/W (Figure 18).

For external memory references, Port 0 provides address

bits A11–A8 (lower nibble) or A15–A8 (lower and upper

                                                    4

                                                                  Port 0 (I/O)

                                                    4

                                                                  Handshake Controls

                                                                  /DAV0 and RDY0

                                                                  (P32 and P35)

                    Open-Drain

                    OEN

                                                                                      PAD

                    Out

                                  1.5  2.3V Hysteresis

                    In

                                                                                      Auto Latch

                                                               R  500 kΩ

                                             Figure 18.        Port 0 Configuration

DS97Z8X0502                                  PRELIMINARY                                                                       25
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                        Zilog

PIN FUNCTIONS (Continued)

Port 1 (P17–P10). Port 1 is an 8-bit, bidirectional, CMOS-      RDY1 and /DAV1 (Ready and Data Available). To inter-

compatible  port  with  multiplexed  Address  (A7–A0)  and      face external memory, Port 1 must be programmed for the

Data (D7–D0) ports. These eight I/O lines can be pro-           multiplexed Address/Data mode. If more than 256 external

grammed as inputs or outputs or can be configured under         locations are required, Port 0 outputs the additional lines

software control as an Address/Data port for interfacing        (Figure 19).

external memory. The input buffers are Schmitt-triggered

and the output buffers can be globally programmed as ei-        Port 1 can be placed in the high-impedance state along

ther push-pull or open-drain. Low EMI output buffers can        with Port 0, AS, DS, and R/W, allowing the Z86E40 to

be globally programmed by the software. Port 1 can be           share common resources in multiprocessor and DMA ap-

placed under handshake control. In this configuration, Port     plications.

3, lines P33 and P34 are used as the handshake controls

                                                             Port 2  (I/O)

                                     MCU

                                                             Handshake Controls

                                                             DAV1 and RDY1

                                                             (P33 and P34)

                  Open-Drain

                  OEN

                                                                                          PAD

                  Out

                              1.5    2.3V Hysteresis

                  In

                                                                                    Auto  Latch

                                                             R       500 kΩ

                                     Figure 19.  Port 1 Configuration (Z86E40 Only)

26                                               PRELIMINARY                                     DS97Z8X0502
                                                                                                        Z86E30/E31/E40

Zilog                                                                                      Z8 4K OTP Microcontroller

Port 2 (P27–P20). Port 2 is an 8-bit, bidirectional, CMOS-       be globally programmed by the software. When used as an

compatible I/O port. These eight I/O lines can be config-        I/O port, Port 2 can be placed under handshake control.

ured under software control as an input or output, indepen-                                                                        1

dently. All input buffers are Schmitt-triggered. Bits pro-       In Handshake Mode, Port 3 lines P31 and P36 are used as

grammed  as  outputs  can  be  globally  programmed          as  handshake control lines. The handshake direction is deter-

either push-pull or open-drain. Low EMI output buffers can       mined by the configuration (input or output) assigned to bit

                                                                 7 of Port 2 (Figure 20).

                                                                 Port 2 (I/O)

                                Z86E40

                                MCU

                                                                 Handshake Controls

                                                                 DAV2 and         RDY2

                                                                 (P31 and P36)

             Open-Drain

             OEN

                                                                                                 PAD

             Out

                           TTL  Level    Shifter

             In

                                                                                           Auto  Latch

                                                             R ≈ 500 KΩ

                                         Figure   20.        Port 2 Configuration

DS97Z8X0502                                       PRELIMINARY                                                                  27
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                        Zilog

PIN FUNCTIONS (Continued)

Port 3 (P37–P30). Port 3 is an 8-bit, CMOS-compatible            Note:  When enabling/ or disabling analog mode, the fol-

port with four fixed inputs (P33–P30) and four fixed outputs     lowing is recommended:

(P37–P34).  These eight lines can be configured by soft-

ware for interrupt and handshake control functions. Port 3,      1.  Allow two NOP delays before reading this comparator

Pin 0 is Schmitt- triggered. P31, P32, and P33 are stan-             output.

dard CMOS inputs with single trip point (no Auto Latches)        2.  Disable global interrupts, switch to analog mode, clear

and P34, P35, P36, and P37 are push-pull output lines.               interrupts, and then re-enable interrupts.

Low EMI output buffers can be globally programmed by

the software. Two on-board comparators can process an-           3.  IRQ register bits 3 to 0 must be cleared after enabling

alog signals on P31 and P32 with reference to the voltage            analog mode.

on P33. The analog function is enabled by setting the D1

of Port 3 Mode Register (P3M). The comparator output can         Note: P33–P30 differs from the Z86C30/C31/C40 in that

be outputted from P34 and P37, respectively, by setting          there is no clamping diode to VCC due to the EPROM high-

PCON register Bit D0 to 1 state. For the interrupt function,     voltage circuits. Exceeding the VIH maximum specification

P30 and P33 are falling edge triggered interrupt inputs.         during standard operating mode may cause the device to

P31 and P32 can be programmed as falling, rising or both         enter EPROM mode.

edges triggered interrupt inputs (Figure 21). Access to

Counter/Timer  1  is  made  through  P31  (TIN)  and  P36

(TOUT). Handshake lines for Port 0, Port 1, and Port 2 are

also available on Port 3 (Table 9).

28                                               PRELI        M  INARY                                           DS97Z8X0502
                                                                                                                      Z86E30/E31/E40

Zilog                                                                                                     Z8 4K OTP Microcontroller

                                                                                                                                      1

                                      Z86E40                               Port 3

                                      MCU                                  (I/O or Control)

                                                                              Auto Latch

                  P30                                        R  ≈  500 KΩ

                                                                                                          P30 Data

                                                                                                          Latch IRQ3

                                              R247  =  P3M

                                                                   D1      1  = Analog

                                                                           0  = Digital

                                                       DIG.

                  P31 (AN1)                                                        IRQ2,  Tin, P31 Data Latch

                                   +                   AN.

                                   -

                  P32 (AN2)                                                        IRQ0,  P32 Data Latch

                                   +

                  P33 (REF)

                                   -

                  From Stop Mode                                                   IRQ1, P33 Data Latch

                  Recovery Source

                                      Figure 21.            Port 3 Configuration

                                      Table 9. Port 3 Pin Assignments

Pin          I/O       CTC1           Analog                 Interrupt        P0 HS          P1 HS             P2 HS  Ext

P30          IN                                                 IRQ3

P31          IN              TIN      AN1                       IRQ2                         D/R

P32          IN                       AN2                       IRQ0          D/R

P33          IN                       REF                       IRQ1                         D/R

P34          OUT                      AN1-Out                                                R/D                      /DM

P35          OUT                                                              R/D

P36          OUT             TOUT                                                            R/D

P37          OUT                      An2-Out

DS97Z8X0502                                   PRELIMINARY                                                                  29
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                     Zilog

PIN FUNCTIONS (Continued)

Comparator Inputs. Port 3, P31, and P32, each have a                 s   The pre-drivers slew rate reduced to 10 ns typical.

comparator front end. The comparator reference voltage

P33 is common to both comparators. In analog mode, P31               s   Low EMI output drivers have resistance of 200 Ohms

and P32 are the positive input of the comparators and P33                (typical).

is the reference voltage of the comparators.                         s   Low EMI Oscillator.

Auto Latch. The Auto Latch puts valid CMOS levels on all             s   Internal    SCLK/TCLK=  XTAL  operation  limited     to  a

CMOS inputs (except P33–P31) that are not externally                     maximum of 4 MHz – 250 ns cycle time, when Low EMI

driven. Whether this level is 0 or 1, cannot be determined.              Oscillator is selected and system clock (SCLK = XTAL,

A valid CMOS level, rather than a floating node, reduces                 SMR Reg. Bit D1 =1).

excessive  supply  current  flow  in  the  input  buffer.  Auto

Latches are available on Port 0, Port 2, and P30.          There     s   Note for emulation only:

are no Auto Latches on P31, P32, and P33.                                Do not set the emulator to emulate Port 1 in low EMI

Low EMI Emission. The Z86E40 can be programmed to                        mode. Port 1 must always be configured in Standard

operate in a low EMI Emission Mode in the PCON register.                 Mode.

The oscillator and all I/O ports can be programmed as low

EMI emission mode independently. Use of this feature re-

sults in:

30                                                 PRELI          M  IN  ARY                           DS97Z8X0502
                                                                                                            Z86E30/E31/E40

Zilog                                                                                         Z8 4K OTP Microcontroller

FUNCTIONAL DESCRIPTION

The MCU incorporates the following special functions to           Note: The device VCC must rise up to the operating VCC

enhance the standard Z8 architecture to provide the user          specification before the TPOR expires.                          1

with increased design flexibility.

                                                                  Program Memory. The MCU can address up to 4 KB of

RESET. The device is reset in one of three ways:                  Internal Program Memory (Figure 22). The first 12 bytes of

                                                                  program memory are reserved for the interrupt vectors.

1.    Power-On Reset                                              These locations contain six 16-bit vectors that correspond

2.    Watch-Dog Timer                                             to the six available interrupts. For EPROM mode, byte 12

                                                                  (000CH) to address 4095 (0FFFH) consists of program-

3.    STOP-Mode Recovery Source                                   mable EPROM. After reset, the program counter points at

                                                                  the address 000CH, which is the starting address of the

Note: Having the Auto Power-On Reset circuitry built-in,          user program.

the MCU does not need to be connected to an external              In ROMless mode, the Z86E40 can address up to 64 KB

power-on reset circuit. The reset time is 5 ms (typical). The     of External Program Memory. The ROM/ROMless option

MCU does not reinitialize WDTMR, SMR, P2M, and P3M                is only available on the 44-pin devices.

registers to their reset values on a STOP-Mode Recovery

operation.

                                    65535  EPROM                                 ROMless

                                           External

                                    4096   ROM and RAM

                                    4095                                         External

                                           On-Chip One Time PROM                 ROM and RAM

                      Location of   12

             First Byte of

                       Instruction  11            IRQ5                           IRQ5

                       Executed

             After RESET            10            IRQ5                           IRQ5

                                    9             IRQ4                           IRQ4

                                    8             IRQ4                           IRQ4

                       Interrupt    7             IRQ3                           IRQ3

                       Vector       6             IRQ3                           IRQ3

             (Lower Byte)

                                    5             IRQ2                           IRQ2

                       Interrupt    4             IRQ2                           IRQ2

                       Vector       3             IRQ1                           IRQ1

             (Upper Byte)

                                    2             IRQ1                           IRQ1

                                    1             IRQ0                           IRQ0

                                    0             IRQ0                           IRQ0

                                           Figure 22. Program Memory Map

                                                  (ROMless Z86E40 Only)

EPROM Protect. When in ROM Protect Mode, and exe-                 When in ROM Protect Mode and executing out of Internal

cuting out of External Program Memory, instructions LDC,          Program Memory, instructions LDC, LDCI, LDE, and LDEI

LDCI, LDE, and LDEI cannot read Internal Program Mem-             can read Internal Program Memory.

ory.

DS97Z8X0502                                       PRELIMINARY                                                                 31
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                      Zilog

FUNCTIONAL DESCRIPTION (Continued)

Data Memory (DM). In EPROM Mode, the Z86E40 can                  programmed to appear on pin P34, is used to distinguish

address up to 60 KB of external data memory beginning at         between data and program memory space (Figure 23).

location 4096. In ROMless mode, the Z86E40 can address           The state of the DM signal is controlled by the type of in-

up to 64 KB of data memory. External data memory may             struction  being  executed.  An  LDC  opcode  references

be included with, or separated from, the external program        PROGRAM (DM inactive) memory, and an LDE instruction

memory space. DM, an optional I/O function that can be           references data (DM active Low) memory.

                              EPROM                                          ROMless

                65535

                              External                                       External

                              Data                                                 Data

                              Memory                                         Memory

                4096

                4095

                              Not Addressable

                           0

                              Figure 23.                   Data  Memory Map

32                            PRELIMINARY                                                                 DS97Z8X0502
                                                                                                           Z86E30/E31/E40

Zilog                                                                                           Z8 4K OTP Microcontroller

Register File. The register file consists of three I/O port        occupying 16 continuous locations. The Register Pointer

registers, 236/125 general-purpose registers, 15 control           addresses the starting location of the active working-regis-

and status registers, and three system configuration regis-        ter group.                                                        1

ters in the expanded register group. The instructions can

access registers directly or indirectly through an 8-bit ad-       Note: Register Bank E0–EF can only be accessed through

dress field. This allows a short 4-bit register address using      working  register  and  indirect   addressing  modes.  (This

the Register Pointer (Figure 24). In the 4-bit mode, the reg-      bank is available in Z86E30/E40 only.)

ister file is divided into 16 working register groups, each

                               R253 RP

                               D7  D6   D5    D4  D3  D2       D1  D0

                                                                       Expanded Register Group

                                                                       Working Register Group

                               Default setting after RESET = 00000000

                                        Figure 24. Register Pointer Register

Expanded Register File (ERF). The register file has been           The low nibble (D3–D0) of the Register Pointer (RP) select

expanded to allow for additional system control registers,         the active ERF group, and the high nibble (D7–D4) of reg-

mapping of additional peripheral devices and input/output          ister RP select the working register group. Three system

ports into the register address area. The Z8 register ad-          configuration registers reside in the Expanded Register

dress space R0 through R15 is implemented as 16 groups             File at bank FH: PCON, SMR, and WDTMR. The rest of

of  16  registers  per  group  (Figure  26).  These   register     the Expanded Register is not physically implemented and

groups are known as the Expanded Register File (ERF).              is reserved for future expansion.

DS97Z8X0502                                          PRELIMINARY                                                                 33
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                              Zilog

FUNCTIONAL DESCRIPTION (Continued)

                               r7  r6  r5  r4  r3          r2      r1  r0     R253

                                                                              (Register Pointer)

                               The upper nibble of the register file address

                               provided by the register pointer specifies

                               the active working-register group.

                           FF

                                       Register Group F

                           F0                                                 Note: Registers 80H

                           EF                                                 through EFH are

                                                                              available in the Z86C30

                           80                                                 only.

                           7F

                           70

                           6F

                           60

                           5F

                           50

                           4F

                                                                              The lower nibble

                           40                                                 of the register

                           3F          Specified Working                      file address

                                       Register Group                         provided by the

                           30                                                 instruction points

                           2F                                                 to the specified

                                                                              register.

                           20

                           1F

                                       Register Group 1                       R15 to R0

                           10

                           0F

                                       Register Group 0                       R15 to R4*

                           00              I/O Ports                          R3 to R0*

                               * Expanded Register Group (0) is selected

                               in this figure by handling bits D3 to D0 as

                               "0" in Register R253 (RP).

                                   Figure 25. Register Pointer

34                                     PRELIMINARY                                                     DS97Z8X0502
                                                                                                                                      Z86E30/E31/E40

Zilog                                                                                                                 Z8 4K OTP Microcontroller

                                                                                           Z8® STANDARD CONTROL       REGISTERS                           1

                                                                                                                      RESET CONDITION

                                                                                                                      D7  D6  D5  D4  D3  D2  D1  D0

                                                                                           REGISTER

                         REGISTER POINTER                                                  % FF      SPL              0   0   0   0   0   0   0   0

                      7  6  5  4  3  2       1  0                                          % FE      SPH              0   0   0   0   0   0   0   0

                                                                                           % FD      RP               0   0   0   0   0   0   0   0

       Working Register                         Expanded Register

       Group Pointer                            Group Pointer                              % FC      FLAGS            U   U   U   U   U   U   U   U

                                                                                           % FB      IMR              0   U   U   U   U   U   U   U

                                                                                           % FA      IRQ              0   0   0   0   0   0   0   0

                                                                                           % F9      IPR              U   U   U   U   U   U   U   U

                                                                                 †         % F8      P01M             0   1   0   0   1   1   0   1

                                                                                 *         % F7      P3M              0   0   0   0   0   0   0   0

                                                                                 *         % F6      P2M              1   1   1   1   1   1   1   1

                            Z8 Reg. File                                                   % F5      PRE0             U   U   U   U   U   U   U   0

          %FF                                                                              % F4      T0               U   U   U   U   U   U   U   U

          %FO                                                                              % F3      PRE1             U   U   U   U   U   U   0   0

                            Z86E30/E40 Only                                                % F2      T1               U   U   U   U   U   U   U   U

                                                                                           % F1      TMR              0   0   0   0   0   0   0   0

                                                                                           % F0      Reserved

                                                                                           EXPANDED  REG. GROUP  (F)

                                                                                           REGISTER                   RESET   CONDITION

                                                                                 *         % (F) 0F  WDTMR            U   U   U   0   1   1   0   1

                            Z86E30/E40 Only                                                % (F) 0E  Reserved

          %7F                                                                    *                                    U   U   U   U   U   U   0   0

                                                                                           % (F) 0D  SMR2

                                                                                           % (F) 0C  Reserved

                                                                                 **        % (F) 0B  SMR              0   0   1   0   0   0   0   0

                                                                                           % (F) 0A  Reserved

                                                                                           % (F) 09  Reserved

                                                                       Reserved            % (F) 08  Reserved

                                                                                           % (F) 07  Reserved

          %0F                                                                              % (F) 06  Reserved

          %00                                                                              % (F) 05  Reserved

                                                                                           % (F) 04  Reserved

                                                                                           % (F) 03  Reserved

                                                                                           % (F) 02  Reserved

                                                                                           % (F) 01  Reserved

                                                                                           % (F) 00  PCON             1   1   1   1   1   1   1   0

                                                                                           EXPANDED  REG. GROUP  (0)

       Notes:                                                                              REGISTER                   RESET   CONDITION

       U = Unknown                                                               *         % (0) 03  P3               1   1   1   1   U   U   U   U

       †  For Z86E40 (ROMless) reset condition: "10110110"                       *         % (0) 02  P2               U   U   U   U   U   U   U   U

       *  Will not be reset with a STOP Mode Recovery                                      % (0) 01  P1               U   U   U   U   U   U   U   U

       ** Will not be reset with a STOP Mode Recovery, except Bit D0.                      % (0) 00  P0               U   U   U   U   U   U   U   U

                                             Figure 26. Expanded                 Register  File Architecture

DS97Z8X0502                                                            PREL      IMINARY                                                              35
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                          Zilog

FUNCTIONAL DESCRIPTION (Continued)

General-Purpose Registers (GPR).  These registers are           Counter/Timers.  There  are  two       8-bit  programmable

undefined after the device is powered up. The registers         counter/timers (T0 and T1), each driven by its own 6-bit

keep their last value after any reset, as long as the reset     programmable prescaler. The T1 prescaler is driven by in-

occurs in the VCC voltage-specified operating range. The        ternal or external clock sources; however, the T0 prescaler

register R254 is general-purpose on Z86E30/E31. R254            is driven by the internal clock only (Figure 27).

and R255 are set to 00H after any reset or STOP-Mode

Recovery.                                                       The 6-bit prescalers can divide the input frequency of the

                                                                clock source by any integer number from 1 to 64. Each

RAM Protect. The upper portion of the RAM's address             prescaler drives its counter, which decrements the value

spaces 80H to EFH (excluding the control registers) can         (1 to 256), that has been loaded into the counter. When the

be protected from reading and writing. This option can be       counter reaches the end of count, a timer interrupt request,

selected during the EPROM Programming Mode. After this          IRQ4 (T0) or IRQ5 (T1), is generated.

option is selected, the user can activate this feature from

the internal EPROM. D6 of the IMR control register (R251)       The counters can be programmed to start, stop, restart to

is used to turn off/on the RAM protect by loading a 0 or 1,     continue, or restart from the initial value. The counters can

respectively. A “1” in D6 indicates RAM Protect enabled.        also be programmed to stop upon reaching zero (single

RAM Protect is not available on the Z86E31.                     pass mode) or to automatically reload the initial value and

                                                                continue counting (modulo-n continuous mode).

Stack. The Z86E40 external data memory or the internal

register file can be used for the stack. The 16-bit Stack       The counters, but not the prescalers, can be read at any

Pointer (R254–R255) is used for the external stack, which       time without disturbing their value or count mode. The

can reside anywhere in the data memory for ROMless              clock source for T1 is user-definable and can be either the

mode, but only from 4096 to 65535 in ROM mode. An 8-bit         internal microprocessor clock divided by four, or an exter-

Stack Pointer (R255) is used for the internal stack on the      nal signal input through Port 3. The Timer Mode register

Z86E30/E31/E40 that resides within the 236 general-pur-         configures the external timer input (P31) as an external

pose registers (R4–R239). SPH (R254) can be used as a           clock, a trigger input that can be retriggerable or non-retrig-

general-purpose register when using internal stack only.        gerable, or as a gate input for the internal clock. Port 3 line

R254 and R255 are set to 00H after any reset or Stop-           P36 serves as a timer output (TOUT) through which T0, T1,

Mode Recovery.                                                  or the internal clock can be output. The counter/timers can

                                                                be cascaded by connecting the T0 output to the input of

                                                                T1.

36                                           PRELI           M  INARY                                         DS97Z8X0502
                                                                                                                 Z86E30/E31/E40

Zilog                                                                                            Z8 4K OTP Microcontroller

                 OSC                                                                                                             1

       D1 (SMR)                                                            Internal Data Bus

                                                     Write                 Write                 Read

                 ÷2

                                                            PRE0                  T0                   T0

                                                            Initial Value         Initial Value        Current Value

                                                            Register              Register             Register

       D0 (SMR)

                 ÷  16                                      6-Bit                 8-bit

                                          ÷4                Down                  Down

                                                            Counter               Counter                             IRQ4

                         Internal

                         Clock

                                                                                                 ÷2                   TOUT

                         External Clock                                                                               P36

                 Clock

                 Logic

                                                            6-Bit                 8-Bit                               IRQ5

                         ÷4                                 Down                  Down

                                                            Counter               Counter

                         Internal Clock

                         Gated Clock                        PRE1                  T1                   T1

                         Triggered Clock                    Initial Value         Initial Value        Current Value

                                                            Register              Register             Register

             TIN    P31

                                                     Write                 Write                 Read

                                                                           Internal Data Bus

                                         Figure 27.  Counter/Timer         Block Diagram

DS97Z8X0502                                          PRELIMINARY                                                            37
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                   Zilog

FUNCTIONAL DESCRIPTION (Continued)

Interrupts. The MCU has six different interrupts from six         in counter/timers. The Interrupt Mask Register globally or

different sources. The interrupts are maskable and priori-        individually enables or disables the six interrupt requests

tized (Figure 28). The six sources are divided as follows:        (Table 10).

four sources are claimed by Port 3 lines P33–P30) and two

                                                                           IRQ0  IRQ2

                                                            IRQ1, 3, 4, 5

                                                                           Interrupt

                                                                            Edge             IRQ (D6, D7)

                                                                            Select

                                                                  IRQ

                                                                  IMR

                                                                                             6

                               Global                             IPR

                               Interrupt

                               Enable

                Interrupt                                         Priority

                Request                                           Logic

                                                                  Vector Select

                                            Figure 28. Interrupt Block Diagram

                           Table 10. Interrupt Types, Sources, and Vectors

    Name                   Source           Vector Location                                  Comments

    IRQ0                   DAV0, IRQ0                       0, 1            External (P32),  Rising/Falling Edge Triggered

    IRQ1                   IRQ1                             2, 3            External (P33),  Falling Edge Triggered

    IRQ2                   DAV2, IRQ2, TIN                  4, 5            External (P31),  Rising/Falling Edge Triggered

    IRQ3                   IRQ3                             6, 7            External (P30),  Falling Edge Triggered

    IRQ4                   T0                               8, 9            Internal

    IRQ5                   TI               10, 11                          Internal

38                                          PRELIMINARY                                                    DS97Z8X0502
                                                                                                          Z86E30/E31/E40

Zilog                                                                                             Z8 4K OTP Microcontroller

When more than one interrupt is pending, priorities are re-                   Table 11.    IRQ Register Configuration

solved by a programmable priority encoder that is con-                             IRQ            Interrupt Edge

trolled by the Interrupt Priority Register (IPR). An interrupt                                                                       1

machine cycle is activated when an interrupt request is                   D7               D6     P31                 P32

granted. Thus, disabling all subsequent interrupts, saves                  0               0      F                   F

the Program Counter and Status Flags, and then branches                    0               1      F                   R

to the program memory vector location reserved for that in-

terrupt. All interrupts are vectored through locations in the              1               0      R                   F

program memory. This memory location and the next byte                     1               1      R/F                 R/F

contain the 16-bit starting address of the interrupt service       Notes:

routine for that particular interrupt request.                     F = Falling Edge

                                                                   R = Rising Edge

To accommodate polled interrupt systems, interrupt inputs

are masked and the interrupt request register is polled to         Clock. The on-chip oscillator has a high-gain, parallel-res-

determine which of the interrupt requests need service.            onant amplifier for connection to a crystal, RC, ceramic

An interrupt resulting from AN1 is mapped into IRQ2, and           resonator, or any suitable external clock source (XTAL1 =

an interrupt from AN2 is mapped into IRQ0. Interrupts              Input, XTAL2 = Output). The crystal should be AT cut, 10

IRQ2 and IRQ0 may be rising, falling or both edge trig-            KHz to 16 MHz max, with a series resistance (RS) less

gered, and are programmable by the user. The software              than or equal to 100 Ohms.

may poll to identify the state of the pin.                         The    crystal  should  be  connected  across  XTAL1    and

Programming bits for the Interrupt Edge Select are located         XTAL2 using the vendor's recommended capacitor values

in  bits  D7  and  D6  of   the  IRQ  Register      (R250).  The   from each pin directly to device pin Ground. The RC oscil-

configuration is shown in Table 11.                                lator option can be selected in the programming mode.

                                                                   The RC oscillator configuration must be an external resis-

                                                                   tor connected from XTAL1 to XTAL2, with a frequency-set-

                                                                   ting capacitor from XTAL1 to Ground (Figure 29).

                                      XTAL1                        XTAL1                   XTAL1          XTAL1

                   C1                           C1                        C1

                                                                L                       R

                                      XTAL2                        XTAL2                   XTAL2          XTAL2

                   C2                           C2

                   Ceramic Resonator or         LC                         RC                     External Clock

                   Crystal                      C1, C2 = 22 pF             @ 5V Vcc (TYP)

                   C1, C2 = 47 pF TYP *

                   F = 8 MHz                    L = 130 µH *               C1 = 100 pF

                                                F = 3 MHz *                R = 2K

                                                                           F = 6 MHz

                   * Typical value including pin parasitics

                                                Figure 29. Oscillator Configuration

DS97Z8X0502                                         PRELIMINARY                                                                  39
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                   Zilog

FUNCTIONAL DESCRIPTION (Continued)

Power-On Reset (POR). A timer circuit clocked by a ded-            In order to enter STOP or HALT Mode, it is necessary to

icated on-board RC oscillator is used for the Power-On Re-         first flush the instruction pipeline to avoid suspending exe-

set (POR) timer function. The POR timer allows VCC and             cution in mid-instruction. To do this, the user must execute

the oscillator circuit to stabilize before instruction execu-      a NOP (Opcode=FFH) immediately before the appropriate

tion begins.                                                       sleep instruction, that is:

The POR timer circuit is a one-shot timer triggered by one                FF                 NOP      ; clear the pipeline

of three conditions:                                                      6F               STOP       ; enter STOP Mode

1.  Power fail to Power OK status                                                               or

                                                                          FF                 NOP      ; clear the pipeline

2.  Stop-Mode Recovery (if D5 of SMR=0)                                   7F                 HALT     ; enter HALT Mode

3.  WDT time-out                                                   STOP. This instruction turns off the internal clock and ex-

The POR time is a nominal 5 ms. Bit 5 of the STOP mode             ternal crystal oscillation and reduces the standby current

Register (SMR) determines whether the POR timer is by-             to 10 microamperes or less. STOP Mode is terminated by

passed after STOP-Mode Recovery (typical for an external           one of the following resets: either by WDT time-out, POR,

clock and RC/LC oscillators with fast start up times).             a Stop-Mode Recovery Source, which is defined by the

                                                                   SMR register or external reset. This causes the processor

HALT. Turns off the internal CPU clock, but not the XTAL           to restart the application program at address 000CH.

oscillation. The counter/timers and external interrupt IRQ0,       Port Configuration Register (PCON). The PCON regis-

IRQ1, and IRQ2 remain active. The device is recovered by           ter configures the ports individually; comparator output on

interrupts, either externally or internally generated. An in-      Port 3, open-drain on Port 0 and Port 1, low EMI on Ports

terrupt request must be executed (enabled) to exit HALT            0, 1, 2 and 3, and low EMI oscillator. The PCON register is

Mode. After the interrupt service routine, the program con-        located in the expanded register file at Bank F, location 00

tinues from the instruction after the HALT.                        (Figure 30).

                      PCON (FH) 00H

                      D7   D6      D5  D4    D3  D2      D1    D0

                                                                       Comparator Output Port 3

                                                                       0  P34, P37 Standard Output*

                                                                       1  P34, P37 Comparator Output

                                                                       0  Port 1  Open Drain

                                                                       1  Port 1  Push-pull Active*

                                                                       0  Port 0  Open Drain

                                                                       1  Port 0  Push-pull Active*

                                                                       0  Port 0  Low EMI

                                                                       1  Port 0  Standard*

                                                                       0  Port 1  Low EMI

                                                                       1  Port 1  Standard*

                                                                       0  Port 2  Low EMI

                                                                       1  Port 2  Standard*

                                                                       0  Port 3  Low EMI

                                                                       1  Port 3  Standard*

                                                                       Low EMI Oscillator

                                                                       0  Low EMI

                           * Default SettingAfter Reset                1  Standard*

                                   Figure 30. Port       Configuration Register (PCON)

                                                         (Write Only)

40                                               PRELIMINARY                                          DS97Z8X0502
                                                                                                              Z86E30/E31/E40

Zilog                                                                                                Z8 4K OTP Microcontroller

Comparator Output Port 3 (D0). Bit 0 controls the com-            Low EMI Port 3 (D6). Port 3 can be configured as a Low

parator output in Port 3. A “1” in this location brings the       EMI Port by resetting this bit (D6=0) or configured as a

comparator outputs to P34 and P37, and a “0” releases the         Standard Port by setting this bit (D6=1). The default value            1

Port to its standard I/O configuration. The default value         is 1.

is 0.

                                                                  Low EMI OSC (D7). This bit of the PCON Register con-

Port 1 Open-Drain (D1). Port 1 can be configured as an            trols the low EMI noise oscillator. A “1” in this location con-

open-drain by resetting this bit (D1=0) or configured as          figures the oscillator with standard drive. While a “0” con-

push-pull active by setting this bit (D1=1). The default val-     figures the oscillator with low noise drive, however, it does

ue is 1.                                                          not affect the relationship of SCLK and XTAL. The low EMI

                                                                  mode will reduce the drive of the oscillator (OSC). The de-

Port 0 Open-Drain (D2). Port 0 can be configured as an            fault value is 1. Note: 4 MHz is the maximum external

open-drain by resetting this bit (D2=0) or configured as          clock frequency when running in the low EMI oscillator

push-pull active by setting this bit (D2=1). The default val-     mode.

ue is 1.

                                                                  Stop-Mode         Recovery   Register       (SMR).  This  register

Low EMI Port 0 (D3). Port 0 can be configured as a Low            selects the clock divide value and determines the mode of

EMI Port by resetting this bit (D3=0) or configured as a          Stop-Mode Recovery (Figure 31). All bits are Write Only

Standard Port by setting this bit (D3=1). The default value       except bit 7 which is a Read Only. Bit 7 is a flag bit that is

is 1.                                                             hardware      set  on  the   condition  of  STOP    Recovery  and

Low EMI Port 1 (D4). Port 1 can be configured as a Low            reset by a power-on cycle. Bit 6 controls whether a low or

EMI Port by resetting this bit (D4=0) or configured as a          high   level  is   required  from  the  recovery    source.   Bit  5

Standard Port by setting this bit (D4=1). The default value       controls the reset delay after recovery. Bits 2, 3, and 4 of

is 1. Note: The emulator does not support Port 1 low EMI          the SMR register specify the Stop-Mode Recovery Source.

mode and must be set D4 = 1.                                      The SMR is located in Bank F of the Expanded Register

                                                                  Group at address 0BH.

Low EMI Port 2 (D5). Port 2 can be configured as a Low

EMI Port by resetting this bit (D5=0) or configured as a

Standard Port by setting this bit (D5=1). The default value

is 1.

DS97Z8X0502                   PRELI                            M  INARY                                                              41
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                   Zilog

FUNCTIONAL DESCRIPTION (Continued)

                SMR            (F) 0B

                D7             D6  D5   D4       D3     D2  D1       D0

                                                                         SCLK/TCLK Divide by 16

                                                                         0    OFF **

                                                                         1    ON

                                                                         External Clock Divide by 2

                                                                         0    SCLK/TCLK =XTAL/2*

                                                                         1    SCLK/TCLK =XTAL

                                                                         Stop Mode Recovery Source

                                                                         000  POR and/or External Reset  *

                                                                         001  P30

                                                                         010  P31

                                                                         011  P32

                                                                         100  P33

                                                                         101  P27

                                                                         110  P2 NOR 0:3

                                                                         111  P2 NOR 0:7

                                                                         Stop Delay

                                                                         0    OFF

                                                                         1    ON *

                                                                         Stop Recovery Level

                                                                         0    Low *

                                                                         1    High

                                                                         Stop Flag

                                                                         0    POR*

                                                                         1    Stop Recovery

                           *   Default  setting  after  RESET.

                           **  Default  setting  after  RESET   and  STOP-Mode Recovery.

                                        Figure 31. STOP-Mode Recovery Register

                                   (Write-Only Except Bit D7, Which is Read-Only)

42                                                      PRELIMINARY                                         DS97Z8X0502
                                                                                                                                  Z86E30/E31/E40

Zilog                                                                                                          Z8 4K OTP Microcontroller

SCLK/TCLK          Divide-by-16       Select     (D0).     This   bit   of    the   PCON further helps lower EMI (i.e., D7 (PCON) = 0, D1

SMR    controls    a  divide-by-16     prescaler        of  SCLK/TCLK.              (SMR) = 1). The default setting is zero.

The purpose of this control is to selectively reduce device                                                                                             1

power     consumption      during     normal     processor        execution         STOP-Mode Recovery Source (D2, D3, and D4). These

(SCLK control) and/or HALT mode (where TCLK sources                                 three bits of the SMR register specify the wake up source

counter/timers and interrupt logic).                                                of the STOP-Mode Recovery (Figure 32). Table 12 shows

                                                                                    the SMR source selected with the setting of D2 to D4.

External Clock Divide-by-Two (D1). This bit can elimi-                              P33–P31 cannot be used to wake up from STOP mode

nate the oscillator divide-by-two circuitry. When this bit is                       when programmed as analog inputs. When the STOP-

0, the System Clock (SCLK) and Timer Clock (TCLK) are                               Mode Recovery sources are selected in this register then

equal to the external clock frequency divided by two. The                           SMR2 register bits D0, D1 must be set to zero.

SCLK/TCLK is equal to the external clock frequency when

this bit is set (D1=1). Using this bit together with D7 of                          Note: If the Port2 pin is configured as an output, this output

                                                                                    level will be read by the  SMR circuitry.

                                                            SMR2  D1    D0

                                                                  0     0

                                                                  VDD               SMR2     D1  D0            SMR2           D1  D0

                                                                                             0   1                            1   0

                                                                               P20                  P20

                                                                               P23                  P27

SMR    D4  D3  D2

       0   0   0

       VDD            SMR  D4  D3  D2  SMR    D4  D3    D2  SMR      D4    D3  D2   SMR  D4  D3  D2            SMR D4         D3  D2

                           0   0   1          1   0     0            1     0   1         1   1   0             1              1   1

                           0   1   0                                          P20                P20

              P30          0   1   1

              P31              P33                   P27

              P32

                                                                              P23                P27

                                                                                                                                      To POR

                                                                                                                                      RESET

Stop-Mode Recovery         Edge

Select (SMR)

                                                                                                                                  To P33 Data

                                                                                                                                  Latch and IRQ1

P33 From Pads                                                                                                  MUX

Digital/Analog Mode

Select (P3M)

                                                  Figure 32. Stop-Mode Recovery Source

DS97Z8X0502                                                       PRELIMINARY                                                                       43
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                         Zilog

FUNCTIONAL DESCRIPTION (Continued)

         Table 12.  Stop-Mode Recovery Source                       POR clock source is selected with bit 4 of the WDT regis-

    D4       D3          D2        SMR Source selection             ter.

    0        0           0    POR recovery only                     Note: Execution of the WDT instruction affects the Z (Ze-

    0        0           1    P30 transition                        ro), S (Sign), and V (Overflow) flags.

    0        1           0    P31 transition (Not in analog         WDT Time-Out Period (D0 and D1). Bits 0 and 1 control

                              mode)                                 a tap circuit that determines the time-out periods that can

    0        1           1    P32 transition (Not in analog         be obtained (Table 13). The default value of D0 and D1

                              mode)                                 are 1 and 0, respectively.

    1        0           0    P33 transition (Not in analog

                              mode)                                             Table 13. Time-out Period of WDT

    1        0           1    P27 transition                                                        Time-out of        Time-out of

    1        1           0    Logical NOR of Port 2 bits 0–3                                        the Internal       the System

    1        1           1    Logical NOR of Port 2 bits 0–7               D1          D0                 RC OSC             Clock

                                                                            0             0               5 ms              128 SCLK

Stop-Mode Recovery Delay Select (D5). The 5 ms RE-                          0             1               10 ms*            256 SCLK*

SET delay after Stop-Mode Recovery is disabled by pro-                      1             0               20 ms             512 SCLK

gramming this bit to a zero. A “1” in this bit will cause a 5               1             1               80 ms        2048 SCLK

ms RESET delay after Stop-Mode Recovery. The default                Notes:

condition of this bit is 1. If the fast wake up mode is select-     *The default setting is 10 ms.

ed, the Stop-Mode Recovery source needs to be kept ac-

tive for at least 5TpC.                                             WDT     During  HALT      Mode        (D2).  This  bit   determines

Stop-Mode Recovery Level Select (D6). A “1” in this bit             whether or not the WDT is active during HALT Mode. A “1”

defines that a high level on any one of the recovery sourc-         indicates that the WDT is active during HALT. A “0” dis-

es wakes the MCU from STOP Mode. A 0 defines low level              ables the WDT in HALT Mode. The default value is “1”.

recovery. The default value is 0.                                   WDT     During  STOP      Mode        (D3).  This  bit   determines

Cold or Warm Start (D7). This bit is set by the device              whether or not the WDT is active during STOP mode. A “1”

upon entering STOP Mode. A “0” in this bit indicates that           indicates active during STOP. A “0” disables the WDT dur-

the device has been reset by POR (cold). A “1” in this bit          ing STOP Mode. This is applicable only when the WDT

indicates   the  device  was  awakened  by    a  SMR  source        clock source is the internal RC oscillator.

(warm).                                                             Clock Source For WDT (D4). This bit determines which

Stop-Mode Recovery Register 2 (SMR2). This register                 oscillator source is used to clock the internal POR and

contains additional Stop-Mode Recovery sources. When                WDT counter chain. If the bit is a 1, the internal RC oscil-

the Stop-Mode Recovery sources are selected in this reg-            lator is bypassed and the POR and WDT clock source is

ister then SMR Register. Bits D2, D3, and D4 must be 0.             driven  from  the  external     pin,  XTAL1,  and       the  WDT   is

                                                                    stopped in STOP Mode. The default configuration of this

    SMR:10       Operation                                          bit is 0, which selects the RC oscillator.

D1       D0      Description of Action                              Permanent WDT. When this feature is enabled, the WDT

0        0       POR and/or external reset recovery                 is enabled after reset and will operate in Run and Halt

                                                                    Mode. The control bits in the WDTMR do not affect the

0        1       Logical AND of P20 through P23                     WDT operation. If the clock source of the WDT is the inter-

1        0       Logical AND of P20 through P27                     nal RC oscillator, then the WDT will run in STOP mode. If

                                                                    the clock source of the WDT is the XTAL1 pin, then the

Watch-Dog Timer Mode Register (WDTMR). The WDT                      WDT will not run in STOP mode.

is a retriggerable one-shot timer that resets the Z8 if it

reaches its terminal count. The WDT is disabled after Pow-          Note:   WDT     time-out  in    STOP         Mode  will  not  reset

er-On Reset and initially enabled by executing the WDT in-          SMR,SMR2,PCON, WDTMR, P2M, P3M, Ports 2 & 3 Data

struction and refreshed on subsequent executions of the             Registers.

WDT instruction. The WDT is driven either by an on-board

RC oscillator or an external oscillator from XTAL1 pin. The         WDTMR Register Accessibility. The WDTMR register is

                                                                    accessible only during the first 60 internal system clock

44                                                   PRELI       M  INARY                                              DS97Z8X0502
                                                                                                                          Z86E30/E31/E40

Zilog                                                                                                           Z8 4K OTP Microcontroller

cycles  from  the   execution     of  the  first   instruction      after  otherwise. The WDTMR cannot be read and is located in

Power-On    Reset,  Watch-Dog         reset    or  a   STOP-Mode           Bank      F  of  the  Expanded       Register  Group  at  address

Recovery (Figures 33 and 34). After this point, the register               location 0FH.                                                      1

cannot  be    modified  by     any    means,           intentional  or

                               WDTMR       (F) 0F

                               D7     D6   D5      D4  D3  D2   D1  D0

                                                                           WDT TAP          INT RC OSC  System  Clock

                                                                                 00         5 ms        128     SCLK

                                                                                 01 *       10 ms       256     SCLK

                                                                                 10         20 ms       512     SCLK

                                                                                 11         80 ms       2048    SCLK

                                                                           WDT During HALT

                                                                           0     OFF

                                                                           1     ON *

                                                                           WDT During STOP

                                                                           0     OFF

                                                                           1     ON *

                                                                           XTAL1/INT RC Select for WDT

                                                                           0     On-Board RC *

                                                                           1     XTAL

                                                                           Reserved (Must be 0)

                               *  Default  setting after RESET

                                           Figure 33. Watch-Dog            Timer Mode Register

                                                                    Write  Only

DS97Z8X0502                                                PRELIMINARY                                                               45
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                 Zilog

FUNCTIONAL DESCRIPTION (Continued)

    Reset                     4 Clock

                              Filter                   Clear       18 Clock RESET

                                                       CLK         Generator             RESET

                                                                                                Internal

                                                                                                RESET

           WDT Select                                              WDT  TAP        SELECT

           (WDTMR)

           CLK Source

                Select

           (WDTMR)

                XTAL                                   5ms    POR  5ms  15ms       25ms  100ms

                                               M       CK

                                               U                   WDT/POR Counter Chain

                                 Internal      X              CLR

                                 RC OSC.

                                 2V Operating

                VDD           +  Voltage Det.

                VLV           -

                WDT

                From Stop

                Mode

                Recovery

                Source

                Stop Delay

                Select (SMR)

                                               Figure  34. Resets and WDT

46                                                PRELIMINARY                                   DS97Z8X0502
                                                                                                             Z86E30/E31/E40

Zilog                                                                                           Z8 4K OTP Microcontroller

Auto Reset Voltage.       An on-board Voltage Comparator          Note: VCC must be in the allowed operating range prior to

checks that VCC is at the required level to ensure correct        the minimum Power-On Reset time-out (TPOR).

operation of the device.  Reset is globally driven if VCC is                                                                     1

below VLV (Figure 35).

             VCC          3.7

             (Volts)

                          3.5

                          3.3

                          3.1

                          2.9

                          2.7

                          2.5

                          2.3

                               -60  -40  -20  0               20  40  60  80               100  120   140

                                                                                                Temperature

                                                                                                (°C)

                                    Figure 35. Typical Z86E40 VLV Voltage vs. Temperature

DS97Z8X0502                                   PRELIMINARY                                                                    47
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                 Zilog

FUNCTIONAL DESCRIPTION (Continued)

EPROM MODE

Table 14 shows the programming voltages of each pro-                EPROM      R/W mode allows the programming of the user

gramming mode. Table 15, and figures that follow show               mode program ROM.

the programming timing of each programming mode.           Fig-

ure 38 shows the circuit diagram of a Z86E40 program-               Option Bit R/W allows the programming of the Z8 option

ming adapter, which adapts from 2764A to Z86E40 and                 bits. When the device is latched into Option Bit R/W mode,

Figure 39 shows the Z86E30/E31 Programming Adapter                  the  address  must   then  be  changed  to  63   decimals

Circuitry.  Figure 40 shows the flowchart of an Intelligent         (000000111111 Binary). The Options are mapped into this

Programming Algorithm, which is compatible with 2764A               address as follows:

EPROM (Z86E40 is 4K EPROM, 2764A is 8K EPROM).

Since the EPROM size of Z86E30/E31/E40 differs from                               Bit          Option

2764A, the programming address range has to be set from                           7            Unused

0000H to 0FFFH for the Z86E30/E40 and 0000H to 07FFH                              6            Unused

for Z86E31. Otherwise, the upper portion of EPROM data

will overwrite the lower portion of EPROM data. Figure 39                         5            32 KHz XTAL Option

shows the adaptation from the 2764A to Z86E30/E31.                                4            Permanent WDT

                                                                                  3            Auto Latch Disable

Note: EPROM Protect feature allows the LDC, LDCI, LDE,                            2            RC Oscillator Option

and LDEI instructions from internal program memory.           A                   1            RAM Protect

ROM lookup table can be used with this feature.

                                                                                  0            ROM Protect

During programming, the VPP input pin supplies the pro-

gramming voltage and current to the EPROM. This pin is              Table 14   gives the proper conditions for EPROM R/W  op-

also used to latch which EPROM mode is to be used (R/W              erations,  once the mode is latched.

EPROM or R/W Option bits). The mode is set by placing

the correct mode number on the least significant bits of the

address and raising the EPM pin above V. After a setup

time,  the  VPP  pin  can  then  be  raised  or  lowered.  The

latched EPROM mode will remain until the EPM pin is re-

duced below VH.

    Mode Name              Mode #                LSB Addr

EPROM R/W                  0                     0000

Option Bit R/W             3                     0011

48                                               PRELI           M  INARY                                   DS97Z8X0502
                                                                                                     Z86E30/E31/E40

Zilog                                                                                         Z8 4K  OTP Microcontroller

                                           Table 14. EPROM Programming Table

Programming                                                                                                               1

        Modes        VPP                   EPM              CE            OE   PGM      ADDR  DATA   VCC*

EPROM READ1          X                     VH               VIL           VIL  VIH      ADDR  Out    4.5V†

EPROM READ2          X                     VH               VIL           VIL  VIH      ADDR  Out    5.5V†

PROGRAM              VH                    VH               VIL           VIH  VIL      ADDR  In     6.4V

PROGRAM              VH                    VH               VIL           VIL  VIH      ADDR  Out    6.0V

VERIFY

OPTION BIT PGM       VH                    VH               VIL           VIH  VIL      63    IN     6.4V

OPTION BIT READ      X                     VH               VIL           VIL  VIH      63    OUT    6.0V

Notes:

VH = 13.0 V ± 0.1 V

VIH = As per specific Z8 DC specification

VIL= As per specific Z8 DC specification

X=Not used, but must be set to VH, VIH, or VIL level.

NU = Not used, but must be set to either VIH or VIL level.

IPP during programming = 40 mA maximum.

ICC during programming, verify, or read = 40 mA maximum.

*VCC has a tolerance of ±0.25V.

† Zilog recommends an EPROM read at VCC = 4.5 V and 5.5 V          to

ensure proper device operations during the VCC after programming,

but VCC = 5.0 V is acceptable.

                                           Table 15.        EPROM  Programming  Timing

Parameters                        Name                             Min                  Max          Units

        1            Address Setup Time                                2                             µs

        2            Data Setup Time                                   2                             µs

        3            VPP Setup                                         2                             µs

        4            VCC Setup Time                                    2                             µs

        5            Chip Enable Setup Time                            2                             µs

        6            Program Pulse Width                           0.95                 1.05         ms

        7            Data Hold Time                                    2                             µs

        8            OE Setup Time                                     2                             µs

        9            Data Access Time                              200                               ns

        10           Data Output Float Time                                             100          ns

        11           Overprogram Pulse                             2.85                              ms

                     Width/Option Program

                     Pulse Width

        12           EPM Setup Time                                    2                             µs

        13           PGM Setup Time                                    2                             µs

        14           Address to OE Setup Time                          2                             µs

        15           OE Width                                      250                               ns

        16           Address to OE Low                             125                               ns

DS97Z8X0502                                                 PRELIMINARY                                     49
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                  Zilog

FUNCTIONAL DESCRIPTION (Continued)

                      VIH

    Address           VIL                    Address Stable                Address Stable

                      VIH                16

                Data        Invalid             Valid        Invalid       Valid

                      VIL

                                             9

                      VH

                VPP   VIL

                      VH

                EPM

                      VIL

                                     12                            5.5V

                VCC   4.5V

                      VIH

                CE

                      VIL

                      VIH                5                   15

                OE

                      VIL

                                                15                         15

                      VIH

                PGM   VIL

                            3

                            Figure 36.   EPROM  Read         Mode  Timing  Diagram

50                                           PRELIMINARY                                   DS97Z8X0502
                                                                                           Z86E30/E31/E40

Zilog                                                                          Z8 4K OTP Microcontroller

Z86E40 TIMING      DIAGRAMS

             VIH                                                                                           1

Address                                                   Address  Stable

             VIL

             VIH                       1

       Data                            Data Stable                         Data Out Valid

             VIL

                                       2                           9                       10

             VH

       VPP   VIH

                               3

             VH

       EPM

             VIL

             6V

       VCC   4.5V

             VIH               4                          7

       CE

             VIL

                               5

             VIH

       OE

             VIL

             VIH

       PGM

             VIL

                                       6                  8                15

                                       11

                                       Program     Cycle                   Verify Cycle

                   Figure 37.  Timing  Diagram of  EPROM  Program  and Verify Modes

DS97Z8X0502                            PRELIMINARY                                             51
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                                    Zilog

Z86E40 TIMING DIAGRAMS (Continued)

                          U1                                                                                U2

        D0  35     P20             P10  28                                 A0            10  A0                      00   11         D0

        D1  36     P21             P11  29                                 A1            9   A1                      01   12         D1

        D2  37     P22             P12  32                                 A2            8   A2                      02   13         D2

        D3  38     P23             P13  33                                 A3            7   A3                      03   15         D3

        D4  39     P24             P14  8                                  A4            6   A4                      04   16         D4

        D5      2  P25             P15  9                                  A5            5   A5                      05   17         D5

        D6      3  P26             P16  12                                 A6            4   A6                      06   18         D6

        D7      4  P27             P17  13                                 A7            3   A7                      07   19         D7

                                                                           A8            25  A8

    A0      26                     P30  25 PGM                             A9            24

                   P00                                                                       A9

    A1      27                     P31  16  OE                             A10           21

    A2             P01                                                                       A10

            30     P02             P32  17  EPM                            A11           23  A11

    A3      34                     P33  18  VPP                                          2

                   P03                                                                       A12

    A4          5                  P34  19  A8                                           27

                   P04                                                                       PGM                GND          14  GND

    A5          6                  P35  22  A9                   1 KOhm 1  R2

                   P05                                                            2      20  CS                      VCC     28  VCC

    A6          7  P06             P36  24  A10

    A7      10                          23  A11                  1 KOhm 1  R1         2  22

                   P07             P37                                                       OE                      VPP      1              VPP

            1                           31  GND

                   R/W                      VCC                                                   2764         Pins                       2

            20                          11

                   AS                                                                                                                C1      0.01µF

            40     DS                   15  CE

                              XTAL1                                                                                                       1

    GND     21     RESET      XTAL2     14

                                                                                                                                             GND

                        Z86E40

                       40-Pin DIP                                          12.5V         1   R4  2                   1    R3  2

                        Socket

                                        U3                                               1   KOhm                    10 KOhm

                                                                                      2             1N5243      1

                   12.5V  16    X1               D1  1                     0.1µF  C2                               D1

                                                                                      1                         2

                                                            EPM            GND                                  GND                          12.5 Volt

                   GND    4     X3               D3  3                                                                    2            1

                                                                                                                                 P1

                   VCC    15    IX1                                                                                              1 R5

                                                                                                 5.0V                                     2

                          4     S2               D2  3                                                          1      1 KOhm

                          X                             X                                              1N5231

                                                                                                                     D2

                          5     S4               D4  6                                                          2

                          X                             X

                                                                                                 GND

                          10    IX2                  5.0 V

                          X                     VCC

                                        IH5043

                                        Figure 38.   Z86E40 Z8 OTP Programming Adapter

                                            For use  with Standard EPROM Programmers

52                                                         PRELIMINARY                                                                 DS97Z8X0502
                                                                                                                                  Z86E30/E31/E40

Zilog                                                                                                              Z8 4K OTP Microcontroller

                                                                                                                                                           1

                              U1                                                                            U2

           D0     24     P20                                                    A0        10   A0                   00   11          D0

           D1     25     P21                                                    A1        9    A1                   01   12          D1

           D2     26     P22                                                    A2        8    A2                   02   13          D2

           D3     27     P23                                                    A3        7    A3                   03   15          D3

           D4     28     P24                                                    A4        6    A4                   04   16          D4

           D5         1  P25                                                    A5        5    A5                   05   17          D5

           D6         2  P26                                                    A6        4    A6                   06   18          D6

           D7         3  P27                                                    A7        3    A7                   07   19          D7

                                                                             A4           25   A8

       A0         19                      P30  18     PGM                    A5           24

                         P00                                                                   A9

       A1         20                      P31  11     OE                     A6           21

       A2                P01                                                                   A10

                  21     P02              P32  12     EPM                    A7           23   A11

       A3         23                      P33  13     VPP                                 2

                         P03                                                                   A12

       A4             4                   P34  14     A8                                  27

                         P04                                                                   PGM                  GND    14     GND

       A5             5                   P35  15     A9   1 KOhm 1      R2

                         P05                                                        2     20     CS                 VCC    28     VCC

       A6             6  P06              P36  17     A10

       A7             7                        16     A11  1 KOhm 1      R1         2     22

                         P07              P37                                                  OE                   VPP     1               VPP

                                                                                                     2764   Pins                         2

                                               10     CE                                                                             C1     0.01µF

                                  XTAL1                                                                                                  1

                                  XTAL2        9

                                                                                                                                            GND

                              Z86E30/31

                              28-Pin DIP

                              Socket                              12.5V                1  R4  2                 1   R3   2

                                                                                       1 KOhm                   10 KOhm

                                                                             2                   1N5243     1

                              U3                                  0.1µF  C2                                    D1

                                                                             1                              2

           12.5V  16     X1               D1   1                  GND                                       GND                             12.5 Volt

                                                      EPM                                                           2             1

           GND    4      X3               D3   3                                                                         P1

                                                                                              5.0V                          1 R5     2

           VCC    15     IX1

                                                                                                    1N5231  1      1 KOhm

                  4      S2               D2   3                                                                D2

                  X                                X                                                        2

                  5      S4               D4   6X                                             GND

                  X

                  10     IX2                   5.0 V

                  X                       VCC              Note:  The programming address must be set to

                                                                  0000H - 0FFFH (Lower 4K Byte Memory). For Z86E30

                              IH5043                              0000H - 07FFH (Lower 2K Byte Memory). For Z86E31

                                          Figure 39. Z86E30/E31 Programming Adapter Circuitry

DS97Z8X0502                                                PRELIMINARY                                                                                 53
                                                                                                              Z86E30/E31/E40

Zilog                                                                                               Z8    4K  OTP Microcontroller

                                                                 Start

                                                                                                                                   1

                                                                 Addr =

                                                          First Location

                                                          Vcc = 6.4 V

                                                          Vpp = 13.0 V

                                                                 N=0

                                                          Program

                                                          1 ms Pulse

                                                          Increment N

                                                                               Yes

                                                                 N = 25 ?

                                                          No

                                                  Fail           Verify                             Fail

                                                                 One Byte            Verify Byte

                                                          Pass                            Pass

                                                          Prog. One Pulse

                                                          3xN ms Duration

                    Increment                     No

                    Address                               Last Addr ?

                                                          Yes

                                                          Vcc =  Vpp = 4.5V *

             Note:

             *  To ensure proper operaton,                       Verify All    Fail

                Zilog recommends Vcc range                       Bytes

                of the device Vcc specification,          Pass

                But Vcc = 5.0V is acceptable.

                                                          Vcc =  Vpp = 5.5V *        Device Failed

                                                                 Verify All    Fail

                                                                 Bytes

                                                          Pass

                                                          Device Passed

                    Figure 40.                    Z86E40  Programming          Algorithm

DS97Z8X0502                                       PRELIMINARY                                                 55
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                                                       Zilog

EXPANDED REGISTER FILE CONTROL REGISTERS

PCON  (FH)      00H                                                                  WDTMR      (F) 0F

D7    D6    D5  D4   D3  D2         D1  D0                                           D7     D6    D5    D4  D3  D2   D1  D0

                                                 Comparator Output Port 3                                                               WDT TAP  INT RC OSC  System Clock

                                                 0    P34, P37 Standard*                                                                00       5 ms         128 SCLK

                                                 1    P34, P37 Comparator Output                                                        01 *     10 ms        256 SCLK

                                                                                                                                        10       20 ms        512 SCLK

                                                   0   Port 1  Open-Drain                                                               11       80 ms        2048 SCLK

                                                   1   Port 1  Push-Pull Active*†                                                WDT During HALT

                                                   0   Port 0  Open-Drain                                                        0      OFF

                                                   1   Port 0  Push-pull Active*                                                 1      ON *

                                                   0   Port 0  Low EMI                                                           WDT During STOP

                                                                                                                                 0      OFF

                                                   1   Port 0  Standard*                                                         1      ON *

                                                   0   Port 1  Low EMI                                                           XTAL1/INT RC Select for WDT

                                                   1   Port 1  Standard*†                                                        0      On-Board RC *

                                                   0   Port 2  Low EMI                                                           1      XTAL

                                                   1   Port 2  Standard*                                                         Reserved (Must be 0)

                                                   0   Port 3  Low EMI               *  Default setting after RESET

                                                   1   Port 3  Standard*

                                                   Low EMI Oscillator

                                                   0   Low EMI

* Default Setting After Reset                      1   Standard*                              Figure 43. Watch-Dog Timer Mode Register

† Must Be 1 for Z86E30/E31                                                                                               Write Only

          Figure 41. Port Configuration Register

                                    Write Only

                                                                                        SMR2    (0F)  DH

                                                                                        D7    D6  D5        D4  D3   D2  D1  D0

SMR   (FH)  0B

                                                                                                                                        Stop-Mode Recovery Source 2

D7   D6     D5  D4   D3  D2         D1  D0                                                                                              00    POR only*

                                                                                                                                        01 AND P20,P21,P22,P23

                                                                                                                                        10 AND P20,P21,P22,P23,P24,

                                            SCLK/TCLK Divide-by-16                                                                            P25,P26,P27

                                            0  OFF **                                                                                   Reserved (Must be 0)

                                            1  ON

                                            External Clock Divide by 2                   Note: Not used in conjunction with SMR Source

                                            0  SCLK/TCLK =XTAL/2*

                                            1  SCLK/TCLK =XTAL

                                            Stop Mode Recovery Source                         Figure 44. STOP-Mode Recovery Register 2

                                            000    POR Only and/or External  Reset*                                      Write Only

                                            001    P30

                                            010    P31

                                            011  P32

                                            100    P33

                                            101    P27

                                            110  P2 NOR 0-3

                                            111  P2 NOR 0-7

                                            Stop Delay

                                            0  OFF

                                            1  ON*

                                            Stop Recovery Level

                                            0  Low*

                                            1  High

                                            Stop Flag

                                            0  POR*

                                            1  Stop Recovery

    * Default setting after RESET.

    ** Default setting after RESET and STOP-Mode Recovery.

      Figure 42. STOP-Mode Recovery Register

    Write Only Except Bit D7, Which is Read Only

56                                                                      PRELIMINARY                                                                    DS97Z8X0502
                                                                                                                            Z86E30/E31/E40

Zilog                                                                                                              Z8 4K OTP Microcontroller

Z8 CONTROL REGISTER DIAGRAMS

R240                                                                         R243 PRE1                                                                     1

D7     D6  D5  D4  D3  D2  D1  D0                                            D7    D6  D5    D4    D3  D2  D1  D0

                                        Reserved (Must be 0)                                                           Count Mode

                                                                                                                        0   T1 Single Pass*

                                                                                                                        1   T1 Modulo N

                   Figure 45. Reserved                                                                                 Clock Source

                                                                                                                        1   T1 Internal

                                                                                                                        0   T1 External Timing  Input

                                                                                                                            (TIN Mode)

R241 TMR                                                                                                               Prescaler Modulo

                                                                                                                       (Range: 1-64 Decimal

                                                                                                                       01-00 HEX)

D7     D6  D5  D4  D3  D2  D1  D0                                            *Default After Reset

                                        0   No Function*                                   Figure      48. Prescaler 1 Register

                                        1   Load T0

                                        0   Disable T0 Count*                                          F3H: Write Only

                                        1   Enable T0 Count

                                        0   No Function*

                                        1   Load T1                          R244  T0

                                        0   Disable T1 Count*                D7    D6    D5  D4    D3  D2  D1      D0

                                        1   Enable T1 Count

                                        TIN  Modes

                                        00   External Clock Input*                                                      T0  Initial Value

                                        01   Gate Input                                                                    (When Written)

                                        10   Trigger Input                                                                 (Range: 1-256 Decimal

                                             (Non-retriggerable)                                                           01-00 HEX)

                                        11   Trigger Input                                                              T0  Current Value

                                             (Retriggerable)                                                               (When Read)

                                        TOUT  Modes

                                        00   Not Used*

                                        01   T0 Out                                    Figure      49. Counter/Timer 0 Register

                                        10   T1 Out                                                    F4H; Read/Write

                                        11   Internal Clock Out

Default After Reset = 00H

               Figure 46. Timer Mode Register                                R245  PRE0

                       F1H: Read/Write                                       D7    D6   D5   D4    D3  D2      D1  D0

                                                                                                                           Count Mode

R242 T1                                                                                                                     0  T1        Single Pass

                                                                                                                            1  T1        Modulo N

D7     D6  D5  D4  D3  D2  D1  D0                                                                                          Reserved (Must be 0)

                                                                                                                           Prescaler Modulo

                                   T1       Initial Value                                                                   (Range: 1-64 Decimal

                                            (When Written)                                                                  01-00 HEX)

                                            (Range: 1-256 Decimal

                                            01-00 HEX)

                                   T1       Current Value                                  Figure 50. Prescaler 0 Register

                                            (When Read)

                                                                                                       F5H: Write Only

           Figure  47. Counter/Timer 1      Register

                       F2H: Read/Write

DS97Z8X0502                                                PREL     I  M  I  NARY                                                                      57
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                                                             Zilog

Z8 CONTROL REGISTER DIAGRAMS (Continued)

R246 P2M                                                                        R248 P01M

                                                                                D7  D6  D5     D4  D3  D2       D1    D0

D7  D6    D5  D4       D3      D2  D1  D0

                                                                                                                           P03 – P00 Mode

                                                                                                                           00   Output

                                              P20 - P27      I/O Definition                                                01   Input

                                                0  Defines Bit as Output                                                   1X   A11–A8

* Default After Reset                           1  Defines Bit as Input*                                                   Stack Selection

                                                                                                                           0    External

                                                                                                                           1    Internal

              Figure 51. Port 2 Mode Register                                                                              P17 – P10 Mode

                                                                                                                           00   Byte Output†

                               F6H: Write Only                                                                             01   Byte Input

                                                                                                                           10   AD7–AD0

                                                                                                                           11   High-Impedance AD7–AD0,

                                                                                                                                AS, DS, R/W, A11–A8,

R247 P3M                                                                                                                        A15–A12, If Selected

D7  D6    D5  D4       D3  D2      D1  D0                                                                                  External Memory Timing

                                                                                                                           0    Normal

                                                                                                                           1    Extended

                                           0    Port 2 Open-Drain                                                          P07 – P04 Mode

                                           1    Port 2 Push-pull Active                                                    00   Output

                                           0    P31, P32 Digital Mode                                                      01   Input

                                           1    P31, P32 Analog Mode                                                       1X   A15 - A12

                                                                                    Reset Condition = 0100  1101B

                                           0    P32 = Input                         For ROMless Condition = 1011    0110B

                                                P35 = Output                        † Z86E30/E31 Must be 00

                                           1    P32 = DAV0/RDY0

                                                P35 = RDY0/DAV0                         Figure 53. Port 0 and 1 Mode Register

                                           00      P33 = Input                                               F8H: Write Only

                                                   P34 = Output                                             Z86E30/E31 Only

                                           01      P33 = Input               †

                                           10      P34 = DM

                                           11      P33 = DAV1/RDY1

                                                   P34 = RDY1/DAV1

                                           0    P31 = Input (TIN)               R249 IPR

                                                P36 = Output (TOUT)

                                           1    P31 = DAV2/RDY2                 D7  D6     D5  D4  D3       D2    D1  D0

                                                P36 = RDY2/DAV2

                                           0    P30 = Input                                                                Interrupt Group Priority

                                                P37 = Output                                                               000  Reserved

                                           Reserved (Must be 0)                                                            001  C >A> B

    Default After Reset = 00H                                                                                              010  A> B > C

    † Z86E30/E31 Must Be 00                                                                                                011  A> C > B

                                                                                                                           100  B > C >A

                                                                                                                           101  C > B >A

                                                                                                                           110  B >A> C

              Figure 52. Port 3 Mode Register                                                                              111  Reserved

                               F7H: Write Only                                                                             IRQ1, IRQ4 Priority (Group C)

                                                                                                                           0    IRQ1 > IRQ4

                                                                                                                           1    IRQ4 > IRQ1

                                                                                                                           IRQ0, IRQ2 Priority (Group B)

                                                                                                                           0    IRQ2 > IRQ0

                                                                                                                           1    IRQ0 > IRQ2

                                                                                                                           IRQ3, IRQ5 Priority (Group A)

                                                                                                                           0    IRQ5 > IRQ3

                                                                                                                           1    IRQ3 > IRQ5

                                                                                                                           Reserved (Must be 0)

                                                                                           Figure 54. Interrupt Priority Register

                                                                                                             F9H: Write Only

58                                                               PRELIMINARY                                                            DS97Z8X0502
                                                                                                                                      Z86E30/E31/E40

Zilog                                                                                                                         Z8 4K OTP Microcontroller

R250 IRQ                                                                                   R253 RP

D7     D6  D5  D4         D3  D2   D1  D0                                                  D7    D6   D5  D4  D3      D2  D1  D0                                    1

                                                          IRQ0 = P32 Input                                                            Expanded Register File

                                                          IRQ1 = P33 Input                                                            Working Register Pointer

                                                          IRQ2 = P31 Input

                                                          IRQ3 = P30 Input                 Default After Reset = 00H

                                                          IRQ4 = T0

                                                          IRQ5 = T1

                                                          Inter Edge

                                                          P31 ↓  P32 ↓      = 00                          Figure 58. Register Pointer

                                                          P31 ↓  P32 ↑      = 01                                  FDH: Read/Write

                                                          P31 ↑  P32 ↓      = 10

       Default After Reset =  00H                         P31 ↑↓ P32 ↑↓ = 11

                                                                                           R254  SPH

           Figure 55. Interrupt Request Register                                           D7    D6   D5  D4  D3      D2      D1  D0

                          FAH: Read/Write

                                                                                                                                      (Z86E40)

                                                                                                                                      Stack Pointer Upper

R251 IMR                                                                                                                              Byte (SP8 - SP15)

D7     D6  D5  D4  D3     D2  D1   D0                                                                                                 (Z86E30/E31)

                                                                                                                                      0 = 0 State

                                                                                                                                      1 = 1 State

                                                       1  Enables IRQ5-IRQ0

                                                          (D0 = IRQ0)

                                                       1  Enables RAM Protect  †                          Figure 59. Stack Pointer    High

                                                       1  Enables Interrupts                                      FEH: Read/Write

† This option must be selected when ROM code is

submitted for ROM Masking, otherwise this control bit

is disabled permanently.                                                                   R255  SPL

           Figure 56. Interrupt Mask                      Register                         D7    D6   D5  D4  D3      D2  D1      D0

                          FBH: Read/Write

                                                                                                                                      Stack Pointer Lower

                                                                                                                                      Byte (SP0 - SP7)

R252 FLAGS

D7     D6  D5  D4         D3  D2   D1  D0                                                                 Figure 60. Stack Pointer    Low

                                                                                                                  FFH: Read/Write

                                                          User Flag F1

                                                          User Flag F2

                                                          Half Carry Flag

                                                          Decimal Adjust Flag

                                                          Overflow Flag

                                                          Sign Flag

                                                          Zero Flag

                                                          Carry Flag

                   Figure 57. Flag Register

                          FCH: Read/Write

DS97Z8X0502                                                            PREL       I  M  I  NARY                                                                 59
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                Zilog

PACKAGE INFORMATION        (Continued)

PACKAGE INFORMATION

                           Figure 61.      40-Pin DIP  Package  Diagram

60                                      P  RELIMI      NARY              DS97Z8X0502
                                                                          Z86E30/E31/E40

Zilog                                                                     Z8 4K OTP Microcontroller

                                                                                                     1

             Figure 62. 44-Pin PLCC Package Diagram

             Figure 63. 4444--PPiinn LQQFFPPPPaacckkaaggeeDDiaiaggraramm

DS97Z8X0502  PRELIMINARY                                                  61
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                          Zilog

                           Figure 64. 28-Pin DIP Package Diagram

                           Figure 65. 28-Pin SOIC Package Diagram

62                         PRELIMINARY                             DS97Z8X0502
                                                        Z86E30/E31/E40

Zilog                                                   Z8 4K OTP Microcontroller

                                                                                   1

             Figure  66.  28-Pin PLCC Package  Diagram

DS97Z8X0502               PRELIMINARY                   63
Z86E30/E31/E40

Z8 4K OTP Microcontroller                                                                                   Zilog

ORDERING INFORMATION

Z86E40 (16 MHz)

40-Pin DIP                  44-Pin PLCC                    4444--PPiinn QLFQPFP

Z86E4016PSC                 Z86E4016VSC                    Z86E4016FSC

Z86E4016PEC                 Z86E4016VEC                    Z86E4016FEC

Z86E30 (16 MHz)

28-Pin DIP                  28-Pin SOIC                    28-Pin PLCC

Z86E3016PSC                 Z86E3016SSC                    Z86E3016VSC

Z96E3016PEC                 Z86E3016SEC                    Z86E3016VEC

Z86E31 (16 MHz)

28-Pin DIP                  28-Pin SOIC                    28-Pin PLCC

Z86E3116PSC                 Z86E3116SSC                    Z86E3116VSC

Z86E3116PEC                 Z86E3116SEC                    Z86E3116VEC

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Package                                                          Temperature

P = Plastic DIP                                                  S = 0 °C to +70 °C

                                                                 E = -40 °C to +105 °C

V = Plastic Leaded Chip Carrier

F = Plastic Quad Flat Pack                                       Speed

                                                                 16 = 16 MHz

S = SOIC (Small Outline Integrated Circuit)                      Environmental

                                                                 C= Plastic Standard

                                                                 E = Hermetic Standard

            Example:

            Z    86E40  16  P    S  C        is a Z86E40, 16 MHz, DIP, 0°C to +70°C, Plastic Standard Flow

                                             Environmental Flow

                                             Temperature

                                             Package

                                             Speed

                                             Product Number

                                             Zilog Prefix

64                                                  PRELIMINARY                                             DS97Z8X0502
                                                                                                                                                                                        Z86E30/E31/E40

Zilog                                                                                                                                      Z8 4K OTP Microcontroller

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TFhoer ainnsfworemrsattioontecinhntihciasl qduoecsutmioennstabisoustutbhjeecptrotoduccht,adnogceumendtoactiuomn,eonrt.any other issues with Zilog’s offerings, please

wviisthitoZuitlongo’tiscKe.nDoewvliecdegsesBoaldsebyatZhiltotgp,:/I/nwcw. awre.zicloogve.croemd b/kyb.    Zilog’s  products  are   not     authorized                              for  use    as  critical
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iFnoZr ialongy,  cInocm. mTeernmtss,  daentdaiCl otencdhintioicnasl  qouf eSsatileonosn,loy.r  reporting  components in life support devices                                       or systems unless a
                                                                                                          prosbpleemcisfi,cpwleraitsteenvaisgirteZeimloegn’st pTeercthaniniicnagl  Stouspupcohrtinattehntdtped://use

ZsuILpOpGor,t.zIiNloCg..coMmA.KES     NO  WARRANTY,                           EXPRESS,                    is executed between the customer and Zilog prior to use.

STATUTORY,       IMPLIED                  OR                         BY  DESCRIPTION,                     Life  support   devices  or   systems                                    are  those  which   are

REGARDING THE INFORMATION SET FORTH HEREIN                                                                intended for surgical implantation into the body, or which

OR REGARDING THE FREEDOM OF THE DESCRIBED                                                                 sustains life whose failure to perform, when properly used

DEVICES          FROM                 INTELLECTUAL                            PROPERTY                    in accordance with instructions for use provided in the

INFRINGEMENT. ZILOG, INC. MAKES NO WARRANTY                                                               labeling,  can  be  reasonably      expected                                  to     result  in

OF     MERCHANTABILITY                OR                             FITNESS  FOR              ANY        significant injury to the user.

PURPOSE.

                                                                                                          Zilog, Inc. 210 East Hacienda Ave.

                                                                                                          Campbell, CA 95008-6600

                                                                                                          Telephone (408) 370-8000

                                                                                                          FAX 408 370-8056

                                                                                                          Internet: http://www.zilog.com

DS97Z8X0502                                                                                    PRELIMINARY                                                                                             65
Mouser Electronics

Authorized Distributor

Click to View Pricing, Inventory, Delivery & Lifecycle Information:

ZiLOG:

Z86E3116SSC  Z86E3116SEC  Z86E3116VEG  Z86E3116VSG  Z86E3116PEG  Z86E3116PSG  Z86E3116SSG

Z86E3116SEG  Z86E4016AEG  Z86E4016ASG  Z86E3016SSG  Z86E3016SEG  Z86E3016VEG  Z86E4016VEG

Z86E4016VSG  Z86E3016VSG  Z86E4016PEG  Z86E3016PEG  Z86E3016PSG  Z86E4016PSG  Z86E3116PSC

Z86E3116PEC  Z86E3116VSC  Z86E3016PSC  Z86E3016VEC  Z86E3016SEC  Z86E4016VEC  Z86E3016VSC

Z86E4016FSC  Z86E4016FSG  Z86E4016PEC  Z86E4016VSC  Z86E4016PSC  Z86E3016PEC  Z86E3116VEC

Z86E3016SSC  Z86E4016FEC  Z86E4016FEG

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