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XS1-L12A-128-QF124-I8

器件型号:XS1-L12A-128-QF124-I8
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:XMOS
厂商官网:http://www.xmos.com/
标准:  
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器件描述

IC mcu 32bit 128kb sram 124qfn

参数
Datasheets:
XS1-L10A-128-QF124 Datasheet:
xCORE MMCU Overview:
xCORE General Purpose Brief:
Product Photos:
XS1 Series:
Standard Package : 184
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: XS1
Packaging : Tray
Core Processor: XCore
Core Size: 32-Bit 12-Core
Speed: 800MIPS
Connectivity: Configurable
Peripherals: -
Number of I/O: 84
Program Memory Size: 128KB (32K x 32)
Program Memory Type: SRAM
EEPROM Size: -
RAM Size: -
Voltage - Supply (Vcc/Vdd): 0.95 V ~ 3.6 V
Data Converters: -
Oscillator Type: External
Operating Temperature: -40°C ~ 85°C
Package / Case: 124-TQFN Dual Rows, Exposed Pad
Supplier Device Package: 124-QFN DualRow (10x10)

XS1-L12A-128-QF124-I8器件文档内容

XS1-L10A-128-QF124 Datasheet

2014/06/25                        Document Number: X3288,
XMOS 2014, All Rights Reserved
XS1-L10A-128-QF124 Datasheet  1

Table of Contents

    1 xCORE Multicore Microcontrollers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
    2 XS1-L10A-128-QF124 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
    3 Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
    4 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
    5 Product Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
    6 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    7 Boot Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
    8 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    9 JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
    10 Board Integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    11 DC and Switching Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
    12 Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
    13 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
    Appendices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    A Configuration of the XS1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    B Processor Status Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    C Tile Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    D Node Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
    E XMOS USB Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
    F Device Errata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
    G JTAG, xSCOPE and Debugging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
    H Schematics Design Check List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
    I PCB Layout Design Check List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
    J Associated Design Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
    K Related Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
    L Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

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X3288,
XS1-L10A-128-QF124 Datasheet                                                         2

1 xCORE Multicore Microcontrollers

                     The XS1-L Series is a comprehensive range of 32-bit multicore microcontrollers
                     that brings the low latency and timing determinism of the xCORE architecture to
                     mainstream embedded applications. Unlike conventional microcontrollers, xCORE
                     multicore microcontrollers execute multiple real-time tasks simultaneously. De-
                     vices consist of one or more xCORE tiles, each containing between four and eight
                     independent xCORE logical processors. Each logical core can execute computa-
                     tional code, advanced DSP code, control software (including logic decisions and
                     executing a state machine) or software that handles I/O.

                     Because xCORE multicore microcontrollers are completely deterministic, you can
                     write software to implement functions that traditionally require dedicated hardware.
                     You can simulate your program like hardware, and perform static timing analysis
                     using the xTIMEcomposer development tools.

                     The devices include scheduling hardware that performs functions similar to those
                     of an RTOS; and hardware that connects the cores directly to I/O ports, ensuring not
                     only fast processing but extremely low latency. The use of interrupts is eliminated,
                     ensuring deterministic operation.

                          Security xTIME: schedulers  SRAM   JTAG
                PLL OTP ROM                           64KB  debug
                                    timers, clocks
                                                             JTAG
                I/O Pins  Hardware  xCORE logical core      debugxCONNECT
                          response  xCORE logical core              channels, links
                                    xCORE logical core
                             ports  xCORE logical core
                                    xCORE logical core
                                    xCORE logical core
                                    xCORE logical core
                                    xCORE logical core

                                    xCORE logical core

                I/O Pins  Hardware  xCORE logical core           xCONNECT
                          response  xCORE logical core              channels, links
                                    xCORE logical core
                             ports

                                    xCORE logical core

                                    xCORE logical core

     Figure 1:                      xCORE logical core

XS1-L Series:                       xCORE logical core
    4-16 core
       devices  PLL       Security xTIME: schedulers  SRAM
                                                      64KB
                          OTP ROM   timers, clocks

                XS1-L devices are available in a range of resource densities, package, performance
                and temperature grades depending on your needs. XS1-L devices range from 4-16
                logical cores divided between one or two xCORE tiles, providing 400-1000 MIPS,
                up to 84 GPIO, and 64Kbytes or 128Kbytes of SRAM.

X3288,
XS1-L10A-128-QF124 Datasheet  3

        1.1 xSOFTip

        xCORE devices are backed with tested and proven IP blocks from the xSOFTip
        library, which allow you to quickly add interface and processor functionality such
        as Ethernet, PWM, graphics driver, and audio EQ to your xCORE device.

        xSOFTip blocks are written in high level languages and use xCORE resources
        to implement given function. This means xSOFTip is software and brings the
        associated benefits of easy maintenance and fast compilation time, while being
        accessible to anyone with embedded C skills.

        The graphical xSOFTip Explorer tool lets you browse available xSOFTip blocks
        from our library, understand the resource usage, configure the blocks to your
        specification, and estimates the right device for your design. It is included in xTIME-
        composer Studio or available as a standalone tool from xmos.com/downloads.

        1.2 xTIMEcomposer Studio

        Designing with XS1-L devices is simple thanks to the xTIMEcomposer Studio
        development environment, which includes a highly efficient compiler, debugger
        and device programming tools. Because xCORE devices operate deterministically,
        they can be simulated like hardware within the development tools: uniquely in
        the embedded world, xTIMEcomposer Studio therefore includes a static timing
        analyzer, cycle-accurate simulator, and high-speed in-circuit instrumentation.

        xTIMEcomposer can also be used to load the executable file onto the device and
        debug it over JTAG, programmed it into flash memory on the board, or write it to
        OTP memory on the device. The tools can also encrypt the flash image and write
        the decrpytion key securely to OTP memory.

        xTIMEcomposer can be driven from either a graphical development environ-
        ment that will be familiar to any C programmer, or the command line. They
        are supported on Windows, Linux and MacOS X and available at no cost from
        xmos.com/downloads.

        Information on using the tools is provided in a separate user guide, X3766.

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XS1-L10A-128-QF124 Datasheet  4

2 XS1-L10A-128-QF124 Features

10-Core Multicore Microcontroller with Advanced Multi-Core RISC Architecture
    Up to 500 MIPS shared between up to 10 real-time logical cores across two tiles
    Each logical core has:
      -- Guaranteed throughput of between 1/4 and 1/5 of tile MIPS
      -- 16x32bit dedicated registers
    159 high-density 16/32-bit instructions
      -- All have single clock-cycle execution (except for divide)
      -- 32x3264-bit MAC instructions for DSP, arithmetic and user-definable cryptographic
           functions

Programmable I/O
    28 general-purpose I/O pins, configurable as input or output
      -- Up to 32 x 1bit port, 12 x 4bit port, 7 x 8bit port, 3 x 16bit port
      -- 4 xCONNECT links
    Port sampling rates of up to 60 MHz with respect to an external clock
    64 channel ends for communication with other cores, on or off-chip

Memory
    128KB internal single-cycle SRAM (max 64KB per tile) for code and data storage
    8KB internal OTP (max 8KB per tile) for application boot code

Hardware resources
    12 clock blocks (6 per tile)
    20 timers (10 per tile)
    8 locks (4 per tile)

JTAG Module for On-Chip Debug

Security Features
    Programming lock disables debug and prevents read-back of memory contents
    AES bootloader ensures secrecy of IP held on external flash memory

Ambient Temperature Range
    Commercial qualification: 0 C to 70 C
    Industrial qualification: -40 C to 85 C

Speed Grade
    10: 1000 MIPS
    8: 800 MIPS

Power Consumption
    Active Mode
      -- 400 mA at 500 MHz (typical)
      -- 320 mA at 400 MHz (typical)
    Standby Mode
      -- 28 mA

124-pin QF124 package 0.5 mm pitch

X3288,
XS1-L10A-128-QF124 Datasheet                                                                                        5

3 Pin Configuration

A1     A68    A67  A66  A65  A64  A63  A62  A61  A60  A59  A58  A57  A56  A55               A54    A53      A52
GND     VDD                                                                                         VDD      GND
               X0D25 X0D21 X0D20 X0D19 X0D18 X0D23 X0D17 X0D16 X0D15 X0D14 X0D13 X0D22 X0D12 X0D24

               B56  B55  B54  B53  B52  B51  B50  B49  B48  B47  B46  B45  B44               B43
               VDD                                                                           VDD
                    X0D43 X0D42 X0D41 X0D40 X0D39 X0D38 X0D37 X0D36 X0D33 X0D32 X0D31 X0D30

  A2       B1                                GND                                                       B42     A51
VDDIO   VDDIO                                                                                        VDDIO   VDDIO

  A3       B2                                                                                          B41     A50
X0D35   PCU_                                                                                         X0D29   X1D11
        WAKE
  A4                                                                                                   B40     A49
X0D34      B3                                                                                        X0D28   X1D10
        PCU_
  A5    GATE                                                                                           B39     A48
X0D02                                                                                                X0D27   X1D09
           B4
  A6    PCU_                                                                                           B38     A47
X0D03   VDDIO                                                                                        X0D26   X1D08

  A7       B5                                                                                          B37     A46
X0D04   PCU_                                                                                        DEBUG_   X1D07
         VDD
  A8                                                                                                     N     A45
X0D05      B6                                                                                                X1D06
        PCU_                                                                                           B36
  A9      CLK                                                                                       MODE[3]    A44
X0D06                                                                                                        X1D05
           B7                                                                                          B35
  A10     CLK                                                                                       MODE[2]    A43
X0D07                                                                                                        X1D04
           B8                                                                                          B34
  A11   RST_N                                                                                       MODE[1]    A42
X0D08                                                                                                        X1D03
           B9                                                                                          B33
  A12    TDO                                                                                        MODE[0]    A41
X0D09                                                                                                        X1D02
          B10                                                                                          B32
  A13    TCK                                                                                          OTP_     A40
X0D10                                                                                                  VCC   X1D01
          B11
  A14    TMS                                                                                           B31     A39
X0D11                                                                                                X1D39   X1D00
          B12
  A15     TDI                                                                                          B30     A38
X0D00                                                                                                X1D38    PLL_
          B13                                                                                                AVDD
  A16   TRST_                                                                                          B29
X0D01                                                                                                VDDIO     A37
           N                                                                                                  PLL_
  A17                                                                                                        AGND
VDDIO     B14
        VDDIO                                                                                                  A36
                                                                                                             VDDIO

               B15  B16  B17  B18  B19  B20  B21  B22  B23  B24  B25  B26  B27               B28
               VDD                                                                           VDD
                    X1D26 X1D27 X1D28 X1D29 X1D30 X1D31 X1D32 X1D33 X1D34 X1D35 X1D36 X1D37

A18     A19    A20  A21  A22  A23  A24  A25  A26  A27  A28  A29  A30  A31  A32               A33    A34         A35
GND     VDD                                                                                         VDD      MODE[4]
               X1D24 X1D12 X1D22 X1D13 X1D14 X1D15 X1D16 X1D17 X1D23 X1D18 X1D19 X1D20 X1D21 X1D25

X3288,
XS1-L10A-128-QF124 Datasheet                                                                             6

4 Signal Description

  Module  Signal      Function                                Type   Active Properties
  Power
  Clocks           PU=Pull Up, PD=Pull Down, ST=Schmitt Trigger Input, OT=Output Tristate, S=Switchable
  JTAG
                              RS=Required for SPI boot (7), RU=Required for USB-enabled devices (E)
  I/O
          GND         Digital ground                          GND    --
X3288,
          OTP_VCC     OTP power supply                        PWR    --

          PLL_AGND    Analog ground for PLL                   GND    --

          PLL_AVDD    Analog PLL power                        PWR    --

          VDD         Digital tile power                      PWR    --

          VDDIO       Digital I/O power                       PWR    --

          CLK         PLL reference clock                     Input  --   PD, ST

          MODE[4:0]   Boot mode select                        Input  --   PU, ST

          DEBUG_N     Multi-chip debug                        I/O    Low  PU

          RST_N       Global reset input                      Input  Low  PU, ST

          TCK         Test clock                              Input  --   PU, ST

          TDI         Test data input                         Input  --   PU, ST

          TDO         Test data output                        Output --   PD, OT

          TMS         Test mode select                        Input  --   PU, ST

          TRST_N      Test reset input                        Input  Low  PU, ST

          X0D00                P1A0                           I/O    --   PDS, RS
          X0D01                                                           PDS, RS
          X0D02       XLA4out P1B0                            I/O    --   PDS, RU
          X0D03                                                           PDS, RU
          X0D04       XLA3out        P4A0 P8A0 P16A0 P32A20   I/O    --   PDS, RU
          X0D05                                                           PDS, RU
          X0D06       XLA2out        P4A1 P8A1 P16A1 P32A21   I/O    --   PDS, RU
          X0D07                                                           PDS, RU
          X0D08       XLA1out        P4B0 P8A2 P16A2 P32A22   I/O    --   PDS, RU
          X0D09                                                           PDS, RU
          X0D10       XLA0out        P4B1 P8A3 P16A3 P32A23   I/O    --   PDS, RS
          X0D11                                                           PDS, RS
          X0D12       XLA0in         P4B2 P8A4 P16A4 P32A24   I/O    --   PDS, RU
          X0D13                                                           PDS, RU
          X0D14       XLA1in         P4B3 P8A5 P16A5 P32A25   I/O    --   PDS, RU
          X0D15                                                           PDS, RU
          X0D16       XLA2in         P4A2 P8A6 P16A6 P32A26   I/O    --   PDS, RU
          X0D17                                                           PDS, RU
          X0D18       XLA3in         P4A3 P8A7 P16A7 P32A27   I/O    --   PDS, RU
          X0D19                                                           PDS, RU
          X0D20       XLA4in P1C0                             I/O    --   PDS, RU
          X0D21                                                           PDS, RU
          X0D22                P1D0                           I/O    --   PDS, RU
                                                                          (continued)
                               P1E0                           I/O    --

                      XLB4out P1F0                            I/O    --

                      XLB3out        P4C0 P8B0 P16A8 P32A28   I/O    --

                      XLB2out        P4C1 P8B1 P16A9 P32A29   I/O    --

                      XLB1out        P4D0 P8B2 P16A10         I/O    --

                      XLB0out        P4D1 P8B3 P16A11         I/O    --

                      XLB0in         P4D2 P8B4 P16A12         I/O    --

                      XLB1in         P4D3 P8B5 P16A13         I/O    --

                      XLB2in         P4C2 P8B6 P16A14 P32A30  I/O    --

                      XLB3in         P4C3 P8B7 P16A15 P32A31  I/O    --

                      XLB4in P1G0                             I/O    --
XS1-L10A-128-QF124 Datasheet                                                             7

  Module  Name   Function                                     Type  Active  Properties
  I/O     X0D23                                               I/O   --      PDS, RU
X3288,    X0D24               P1H0                            I/O   --      PDS
          X0D25                                               I/O   --      PDS
          X0D26               P1I0                            I/O   --      PDS, RU
          X0D27                                               I/O   --      PDS, RU
          X0D28               P1J0                            I/O   --      PDS, RU
          X0D29                                               I/O   --      PDS, RU
          X0D30                     P4E0 P8C0 P16B0           I/O   --      PDS, RU
          X0D31                                               I/O   --      PDS, RU
          X0D32                     P4E1 P8C1 P16B1           I/O   --      PDS, RU
          X0D33                                               I/O   --      PDS, RU
          X0D34                     P4F0 P8C2 P16B2           I/O   --      PDS
          X0D35                                               I/O   --      PDS
          X0D36                     P4F1 P8C3 P16B3           I/O   --      PDS
          X0D37                                               I/O   --      PDS, RU
          X0D38                     P4F2 P8C4 P16B4           I/O   --      PDS, RU
          X0D39                                               I/O   --      PDS, RU
          X0D40                     P4F3 P8C5 P16B5           I/O   --      PDS, RU
          X0D41                                               I/O   --      PDS, RU
          X0D42                     P4E2 P8C6 P16B6           I/O   --      PDS, RU
          X0D43                                               I/O   --      PUS, RU
          X1D00                     P4E3 P8C7 P16B7           I/O   --      PDS, RS
          X1D01                                               I/O   --      PDS, RS
          X1D02               P1K0                            I/O   --      PDS, RU
          X1D03                                               I/O   --      PDS, RU
          X1D04               P1L0                            I/O   --      PDS, RU
          X1D05                                               I/O   --      PDS, RU
          X1D06               P1M0  P8D0 P16B8                I/O   --      PDS, RU
          X1D07                                               I/O   --      PDS, RU
          X1D08               P1N0  P8D1 P16B9                I/O   --      PDS, RU
          X1D09                                               I/O   --      PDS, RU
          X1D10               P1O0  P8D2 P16B10               I/O   --      PDS, RS
          X1D11                                               I/O   --      PDS, RS
          X1D12               P1P0  P8D3 P16B11               I/O   --      PDS, RU
          X1D13                                               I/O   --      PDS, RU
          X1D14                     P8D4 P16B12               I/O   --      PDS, RU
          X1D15                                               I/O   --      PDS, RU
          X1D16                     P8D5 P16B13               I/O   --      PDS, RU
          X1D17                                               I/O   --      PDS, RU
          X1D18                     P8D6 P16B14               I/O   --      PDS, RU
          X1D19                                               I/O   --      PDS, RU
          X1D20                     P8D7 P16B15               I/O   --      PDS, RU
          X1D21                                               I/O   --      PDS, RU
                              P1A0                                          (continued)

                 XLA4out P1B0

                 XLA3out            P4A0 P8A0 P16A0   P32A20
                                                      P32A21
                 XLA2out            P4A1 P8A1 P16A1   P32A22
                                                      P32A23
                 XLA1out            P4B0 P8A2 P16A2   P32A24
                                                      P32A25
                 XLA0out            P4B1 P8A3 P16A3   P32A26
                                                      P32A27
                 XLA0in             P4B2 P8A4 P16A4

                 XLA1in             P4B3 P8A5 P16A5

                 XLA2in             P4A2 P8A6 P16A6

                 XLA3in             P4A3 P8A7 P16A7

                 XLA4in P1C0

                              P1D0

                              P1E0

                 XLB4out P1F0

                 XLB3out            P4C0 P8B0 P16A8 P32A28

                 XLB2out            P4C1 P8B1 P16A9 P32A29

                 XLB1out            P4D0 P8B2 P16A10

                 XLB0out            P4D1 P8B3 P16A11

                 XLB0in             P4D2 P8B4 P16A12

                 XLB1in             P4D3 P8B5 P16A13

                 XLB2in             P4C2 P8B6 P16A14 P32A30

                 XLB3in             P4C3 P8B7 P16A15 P32A31
XS1-L10A-128-QF124 Datasheet                                                   8

Module  Name       Function                          Type  Active  Properties
I/O     X1D22                                        I/O   --      PDS, RU
        X1D23      XLB4in P1G0                       I/O   --      PDS, RU
        X1D24                 P1H0                   I/O   --      PDS
        X1D25                                        I/O   --      PDS
        X1D26                 P1I0                   I/O   --      PDS, RU
        X1D27                                        I/O   --      PDS, RU
        X1D28                 P1J0                   I/O   --      PDS, RU
        X1D29                                        I/O   --      PDS, RU
        X1D30                       P4E0 P8C0 P16B0  I/O   --      PDS, RU
        X1D31                                        I/O   --      PDS, RU
        X1D32                       P4E1 P8C1 P16B1  I/O   --      PDS, RU
        X1D33                                        I/O   --      PDS, RU
        X1D34                       P4F0 P8C2 P16B2  I/O   --      PDS
        X1D35                                        I/O   --      PDS
        X1D36                       P4F1 P8C3 P16B3  I/O   --      PDS
        X1D37                                        I/O   --      PDS, RU
        X1D38                       P4F2 P8C4 P16B4  I/O   --      PDS, RU
        X1D39                                        I/O   --      PDS, RU
        PCU_CLK                     P4F3 P8C5 P16B5        --
        PCU_GATE                                           --
        PCU_VDD                     P4E2 P8C6 P16B6        --
        PCU_VDDIO                                          --
        PCU_WAKE                    P4E3 P8C7 P16B7        --

                              P1K0

                              P1L0

                              P1M0  P8D0 P16B8

                              P1N0  P8D1 P16B9

                              P1O0  P8D2 P16B10

                              P1P0  P8D3 P16B11

                   Clock input

                   Power control gate control

                   PCU tile power

                   PCU I/O supply

                   Wakeup reset

X3288,
XS1-L10A-128-QF124 Datasheet                                                   9

5 Product Overview

                     The XMOS XS1-L10A-128-QF124 is a powerful device that provides a simple design
                     process and highly-flexible solution to many applications. The device consists of
                     two xCORE Tiles, each comprising a flexible multicore microcontroller with tightly
                     integrated I/O and on-chip memory. The processors run mutiple tasks simultane-
                     ously using logical cores, each of which is guaranteed a slice of processing power
                     and can execute computational code, control software and I/O interfaces. Logical
                     cores use channels to exchange data within a tile or across tiles. The tiles are
                     connected via an integrated switch network, which uses a proprietary physical
                     layer protocol, and which can also be used to add additional resources to a design.
                     The I/O pins are driven using intelligent ports that can serialize data, interpret
                     strobe signals and wait for scheduled times or events, making the device ideal for
                     real-time control applications.

            PLL       Security xTIME: schedulers  SRAM   JTAG
                                                  64KB  debug
                      OTP ROM   timers, clocks

            I/O pins  Hardware  xCORE logical core 0    Channels
                      response  xCORE logical core 1           xCONNECT links
                                xCORE logical core 2
                         ports

                                xCORE logical core 3

                                xCORE logical core 4

            I/O pins  Hardware  xCORE logical core 0    Channels
                      response  xCORE logical core 1           xCONNECT links
                                xCORE logical core 2
                         ports

                                xCORE logical core 3

Figure 2:                       xCORE logical core 4

     Block  PLL       Security xTIME: schedulers  SRAM   JTAG
Diagram                                           64KB  debug
                      OTP ROM   timers, clocks

            The device can be configured using a set of software components that are rapidly
            customized and composed. XMOS provides source code libraries for many standard
            components. The device can be programmed using high-level languages such as
            C/C++ and XMOS-originated extensions to C, called XC, that simplify the control
            over concurrency, I/O and time.

            The XMOS toolchain includes compilers, a simulator, debugger and static timing
            analyzer. The combination of real-time software, a compiler and timing analyzer
            enables the programmer to close timings on components of the design without a
            detailed understanding of the hardware characteristics.

X3288,
XS1-L10A-128-QF124 Datasheet                                                              10

                5.1 Logical cores, Synchronizers and Locks

                Each tile has up to 5 active logical cores, which issue instructions down a shared
                four-stage pipeline. Instructions from the active cores are issued round-robin. If
                up to 4 logical cores are active, each core is allocated a quarter of the processing
                cycles. If more than four logical cores are active, each core is allocated at least 1/n
                cycles (for n cores). Figure 3 shows the guaranteed core performance depending
                on the number of cores used.

                Speed Grade, MIPS, and frequency     Minimum MIPS per core (for n cores)

     Figure 3:  8: 800 MIPS, 400 MHz              1  2  3  4  5
                10: 1000 MIPS, 500 MHz
Logical core                                     100 100 100 100 80
performance
                                                  125 125 125 125 100

                There is no way that the performance of a logical core can be reduced below these
                predicted levels. Because cores may be delayed on I/O, however, their unused
                processing cycles can be taken by other cores. This means that for more than
                four logical cores, the performance of each core is often higher than the predicted
                minimum.

                Synchronizers are provided for fast synchronization in a group of logical cores. In
                a single instruction a logical core can block until all other logical cores in a group
                have reached the synchronizer. Locks are provided for fast mutual exclusion. A
                logical core can acquire or release a lock in a single instruction.

                5.2 Channel Ends, Links and Switch

                Logical cores communicate using point-to-point connections formed between
                two channel ends. Between tiles, channel communications are implemented over
                xConnect Links and routed through switches. The links operate in either 2 wires per
                direction or 5 wires per direction mode, depending on the amount of bandwidth
                required. Circuit switched, streaming and packet switched data can both be
                supported efficiently. Streams provide the fastest possible data rates between
                xCORE Tiles (up to 250 MBit/s), but each stream requires a single link to be reserved
                between switches on two tiles. All packet communications can be multiplexed onto
                a single link.

                Information on the supported routing topologies that can be used to connect
                multiple devices together can be found in the XS1-L Link Performance and Design
                Guide, X2999.

                5.3 Ports and Clock Blocks

                Ports provide an interface between the logical cores and I/O pins. The XS1-L10A-
                128-QF124 includes a combination of 1bit, 4bit and 8bit ports. In addition the
                wider ports are partially or fully bonded out making the connected pins available
                for I/O or xCONNECT links. All pins of a port provide either output or input. Signals
                in different directions cannot be mapped onto the same port.

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XS1-L10A-128-QF124 Datasheet                                                                   11

                 The operation of each port can be synchronized to a clock block. A clock block can
                 be connected to an external clock input, or it can be run from the divided reference
                 clock. A clock block can also output its signal to a pin. On reset, each port is
                 connected to clock block 0, which runs from the xCORE Tile reference clock.

                 The ports and links are multiplexed, allowing the pins to be configured for use by
                 ports of different widths or links. If an xConnect Link is enabled, the pins of the
                 underlying ports are disabled. If a port is enabled, it overrules ports with higher
                 widths that share the same pins. The pins on the wider port that are not shared
                 remain available for use when the narrower port is enabled. Ports always operate
                 at their specified width, even if they share pins with another port.

                 5.4 Timers

                 Timers are 32-bit counters that are relative to the xCORE Tile reference clock. A
                 timer is defined to tick every 10 ns. This value is derived from the reference clock,
                 which is configured to tick at 100 MHz by default.

6 PLL

                 The PLL creates a high-speed clock that is used for the switch, tile, and reference
                 clock. The PLL multiplication value is selected through the two MODE pins, and
                 can be changed by software to speed up the tile or use less power. The MODE pins
                 are set as shown in Figure 4:

                    Oscillator  MODE                Tile                    PLL Ratio      PLL settings

                   Frequency    10             Frequency                         30.75     OD  FR
                    5-13 MHz    00         130-399.75 MHz                             20
      Figure 4:                 11         260-400.00 MHz                                  1 122 0
                  13-20 MHz     10         167-400.00 MHz                          8.33
PLL multiplier    20-48 MHz     01         196-400.00 MHz                               4  2 119 0
    values and   48-100 MHz
   MODE pins                                                                               2 49 0

                                                                                           2 23 0

                 Figure 4 also lists the values of OD, F and R, which are the registers that define
                 the ratio of the tile frequency to the oscillator frequency:

                                Fcor e  =  Fosc    F  +  1       1           1
                                                       2           +        OD +
                                                                R     1            1

                 OD, F and R must be chosen so that 0  R  63, 0  F  4095, 0  OD  7, and
                 2b6y0wMriHtinzgtoFotshcedFig+2i1tal nRo+1d1eP1LL.3cGoHnfizg. uTrhaetiOonDr,eFg,isatnedr. R values can be modified

                 The MODE pins must be held at a static value during and after deassertion of the
                 system reset.

                 Further details on configuring the clock can be found in the XS1-L Clock Frequency
                 Control document, X1433.

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XS1-L10A-128-QF124 Datasheet                                                                                12

7 Boot Procedure

                     The device is kept in reset by driving RST_N low. When in reset, all GPIO pins are
                     high impedance. When the device is taken out of reset by releasing RST_N the
                     processor starts its internal reset process. After 15-150 s (depending on the input
                     clock), all GPIO pins have their internal pull-resistor enabled, and the processor
                     boots at a clock speed that depends on MODE0 and MODE1.

                     The xCORE Tile boot procedure is illustrated in Figure 5. In normal usage,
                     MODE[4:2] controls the boot source according to the table in Figure 6. If bit
                     5 of the security register (see 8.1) is set, the device boots from OTP.

                                                                                              Start

                 Boot ROM                                 Primary boot

                                Security Register                                    No
                                                          Bit [5] set
                                         OTP
                                                          Yes
Figure 5:
        Boot                                              Copy OTP contents              Boot according to
                                                            to base of SRAM              boot source pins
procedure
                                                          Execute program

    Figure 6:    MODE   MODE                       MODE   Boot Source
                   [4]    [3]                        [2]
Boot source         X      0                          0   None: Device waits to be booted via JTAG
           pins     X      0                          1   Reserved
                    0      1                          0   Tile0 boots from link B, Tile1 from channel end 0 via Tile0
                    0      1                          1   Tile0 boots from SPI, Tile1 from channel end 0 via Tile0
                    1      1                          0   Tile0 and Tile1 independently enable link B and internal links
                                                          (E, F, G, H), and boot from channel end 0
                    1      1                          1   Tile0 and Tile 1 boot from SPI independently

                 The boot image has the following format:

                  A 32-bit program size s in words.

                  Program consisting of s 4 bytes.

                  A 32-bit CRC, or the value 0x0D15AB1E to indicate that no CRC check should be
                    performed.

X3288,
XS1-L10A-128-QF124 Datasheet                              13

           The program size and CRC are stored least significant byte first. The program
           is loaded into the lowest memory address of RAM, and the program is started
           from that address. The CRC is calculated over the byte stream represented by the
           program size and the program itself. The polynomial used is 0xEDB88320 (IEEE
           802.3); the CRC register is initialized with 0xFFFFFFFF and the residue is inverted
           to produce the CRC.

           7.1 Boot from SPI

           If set to boot from SPI, the processor enables the four pins specified in Figure 7,
           and drives the SPI clock at 2.5 MHz (assuming a 400 MHz core clock). A READ
           command is issued with a 24-bit address 0x000000. The clock polarity and phase
           are 0 / 0.

Figure 7:  Pin    Signal      Description
SPI pins  X0D00  MISO        Master In Slave Out (Data)
           X0D01  SS          Slave Select
           X0D10  SCLK        Clock
           X0D11  MOSI        Master Out Slave In (Data)

           The xCORE Tile expects each byte to be transferred with the least-significant bit
           first. Programmers who write bytes into an SPI interface using the most significant
           bit first may have to reverse the bits in each byte of the image stored in the SPI
           device.

           If a large boot image is to be read in, it is faster to first load a small boot-loader
           that reads the large image using a faster SPI clock, for example 50 MHz or as fast
           as the flash device supports.

           The pins used for SPI boot are hardcoded in the boot ROM and cannot be changed.
           If required, an SPI boot program can be burned into OTP that uses different pins.

           7.2 Boot from xConnect Link

           If set to boot from an xConnect Link, the processor enables Link B around 200
           ns after the boot process starts. Enabling the Link switches off the pull-down on
           resistors X0D16..X0D19, drives X0D16 and X0D17 low (the initial state for the
           Link), and monitors pins X0D18 and X0D19 for boot-traffic. X0D18 and X0D19
           must be low at this stage. If the internal pull-down is too weak to drain any residual
           charge, external pull-downs of 10K may be required on those pins.

           The boot-rom on the core will then:

           1. Allocate channel-end 0.

           2. Input a word on channel-end 0. It will use this word as a channel to acknowledge
               the boot. Provide the null-channel-end 0x0000FF02 if no acknowledgment is
               required.

           3. Input the boot image specified above, including the CRC.

X3288,
XS1-L10A-128-QF124 Datasheet  14

                      4. Input an END control token.

                      5. Output an END control token to the channel-end received in step 2.

                      6. Free channel-end 0.

                      7. Jump to the loaded code.

                   7.3 Boot from OTP

                      If an xCORE tile is set to use secure boot (see Figure 5), the boot image is read
                      from address 0 of the OTP memory in the tile's security module.

                     This feature can be used to implement a secure bootloader which loads an en-
                      crypted image from external flash, decrypts and CRC checks it with the processor,
                      and discontinues the boot process if the decryption or CRC check fails. XMOS
                      provides a default secure bootloader that can be written to the OTP along with
                      secret decryption keys.

                      Each tile has its own individual OTP memory, and hence some tiles can be booted
                      from OTP while others are booted from SPI or the channel interface. This enables
                      systems to be partially programmed, dedicating one or more tiles to perform a
                      particular function, leaving the other tiles user-programmable.

                   7.4 Security register

                     The security register enables security features on the xCORE tile. The features
                      shown in Figure 8 provide a strong level of protection and are sufficient for
                      providing strong IP security.

8 Memory

                    8.1 OTP

                      Each xCORE Tile integrates 8 KB one-time programmable (OTP) memory along with
                      a security register that configures system wide security features. The OTP holds
                      data in four sectors each containing 512 rows of 32 bits which can be used to
                      implement secure bootloaders and store encryption keys. Data for the security
                      register is loaded from the OTP on power up. All additional data in OTP is copied
                      from the OTP to SRAM and executed first on the processor.

                     The OTP memory is programmed using three special I/O ports: the OTP address
                      port is a 16-bit port with resource ID 0x100200, the OTP data is written via a 32-bit
                      port with resource ID 0x200100, and the OTP control is on a 16-bit port with ID
                     0x100300. Programming is performed through libotp and xburn.

                    8.2 SRAM

                      Each xCORE Tile integrates a single 64 KB SRAM bank for both instructions and
                      data. All internal memory is 32 bits wide, and instructions are either 16-bit or

X3288,
XS1-L10A-128-QF124 Datasheet             15

           Feature               Bit     Description
           Disable JTAG          0
                                         The JTAG interface is disabled, making it impossible
           Disable Link access   1       for the tile state or memory content to be accessed
                                         via the JTAG interface.
           Secure Boot           5
                                         Other tiles are forbidden access to the processor state
           Redundant rows        7       via the system switch. Disabling both JTAG and Link
           Sector Lock 0         8       access transforms an xCORE Tile into a "secure island"
           Sector Lock 1         9       with other tiles free for non-secure user application
           Sector Lock 2         10      code.
           Sector Lock 3         11
           OTP Master Lock       12      The xCORE Tile is forced to boot from address 0 of
           Disable JTAG-OTP      13      the OTP, allowing the xCORE Tile boot ROM to be
           Disable Global Debug  14      bypassed (see 7).
                                 21..15
Figure 8:                        31..22  Enables redundant rows in OTP.

Security                                Disable programming of OTP sector 0.
register
features                                Disable programming of OTP sector 1.

                                         Disable programming of OTP sector 2.

                                         Disable programming of OTP sector 3.

                                         Disable OTP programming completely: disables up-
                                         dates to all sectors and security register.

                                         Disable all (read & write) access from the JTAG inter-
                                         face to this OTP.

                                         Disables access to the DEBUG_N pin.

                                         General purpose software accessable security register
                                         available to end-users.

                                         General purpose user programmable JTAG UserID
                                         code extension.

                      32-bit. Byte (8-bit), half-word (16-bit) or word (32-bit) accesses are supported and
                      are executed within one tile clock cycle. There is no dedicated external memory
                      interface, although data memory can be expanded through appropriate use of the
                      ports.

9 JTAG

                     The JTAG module can be used for loading programs, boundary scan testing, in-
                      circuit source-level debugging and programming the OTP memory.

                     The JTAG chain structure is illustrated in Figure 9. Directly after reset, two TAP
                      controllers are present in the JTAG chain for each xCORE Tile: the boundary scan
                     TAP and the chip TAP. The boundary scan TAP is a standard 1149.1 compliant TAP
                      that can be used for boundary scan of the I/O pins. The chip TAP provides access
                      into the xCORE Tile, switch and OTP for loading code and debugging.

                     The TRST_N pin must be asserted low during and after power up for 100 ns. If JTAG
                      is not required, the TRST_N pin can be tied to ground to hold the JTAG module in
                      reset.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                                                16

                          X0                                                                                       X1

                                       BS TAP          CHIP TAP                        BS TAP            CHIP TAP

                     TDI  TDI          TDO        TDI          TDO                TDI  TDO        TDI       TDO             TDO

  Figure 9:          TCK
                     TMS
JTAG chain      TRST_N
  structure
              DEBUG_N

              The DEBUG_N pin is used to synchronize the debugging of multiple xCORE Tiles.
              This pin can operate in both output and input mode. In output mode and when
              configured to do so, DEBUG_N is driven low by the device when the processor hits
              a debug break point. Prior to this point the pin will be tri-stated. In input mode
              and when configured to do so, driving this pin low will put the xCORE Tile into
              debug mode. Software can set the behavior of the xCORE Tile based on this pin.
              This pin should have an external pull up of 4K7-47K  or left not connected in
              single core applications.

              The JTAG device identification register can be read by using the IDCODE instruction.
              Its contents are specified in Figure 10.

  Figure 10:  Bit31                                    Device Identification Register                                       Bit0

      IDCODE  Version                             Part Number                                     Manufacturer Identity     1
return value
              00000000000000000010011000110011

                     0        0                0               0    2                          6         3               3

              The JTAG usercode register can be read by using the USERCODE instruction. Its
              contents are specified in Figure 11. The OTP User ID field is read from bits [22:31]
              of the security register on xCORE Tile 0, see 8.1 (all zero on unprogrammed
              devices).

  Figure 11:  Bit31                                            Usercode Register                                            Bit0

  USERCODE                OTP User ID             Unused                               Silicon Revision
return value
              00000000000000101000000000000000

                     0        0                0               2    8                          0         0               0

              9.1 PCU

              PCU_WAKE should be left unconnected, PCU_GATE should be left unconnected and
              PCU_CLK must be tied to CLK.

X3288,
XS1-L10A-128-QF124 Datasheet  17

10 Board Integration

                     The device has the following power supply pins:

                      VDD pins for the xCORE Tile

                      VDDIO pins for the I/O lines

                      PLL_AVDD pins for the PLL

                      PCU_VDD and PCU_VDDIO pins for the PCU

                      OTP_VCC pins for the OTP

                     Several pins of each type are provided to minimize the effect of inductance within
                     the package, all of which must be connected. The power supplies must be brought
                     up monotonically and input voltages must not exceed specification at any time.

                     The VDD supply must ramp from 0 V to its final value within 10 ms to ensure
                     correct startup.

                     The VDDIO supply must ramp to its final value before VDD reaches 0.4 V.

                     The PLL_AVDD supply should be separated from the other noisier supplies on
                     the board. The PLL requires a very clean power supply, and a low pass filter (for
                     example, a 2.2  resistor and 100 nF multi-layer ceramic capacitor) is recommended
                     on this pin.

                     The PCU_VDD supply must be connected to the VDD supply.

                     The PCU_VDDIO supply must be connected to the VDDIO supply.

                     The OTP_VCC supply should be connected to the VDDIO supply.

                     The following ground pins are provided:

                      PLL_AGND for PLL_AVDD

                      GND for all other supplies

                     All ground pins must be connected directly to the board ground.

                     The VDD and VDDIO supplies should be decoupled close to the chip by several
                     100 nF low inductance multi-layer ceramic capacitors between the supplies and
                     GND (for example, 4x100nF 0402 low inductance MLCCs per supply rail). The
                     ground side of the decoupling capacitors should have as short a path back to the
                     GND pins as possible. A bulk decoupling capacitor of at least 10 uF should be
                     placed on each of these supplies.

                     RST_N is an active-low asynchronous-assertion global reset signal. Following a
                     reset, the PLL re-establishes lock after which the device boots up according to the
                     boot mode (see 7). RST_N and must be asserted low during and after power up
                     for 100 ns.

X3288,
XS1-L10A-128-QF124 Datasheet  18

        10.1 Land patterns and solder stencils

        The land pattern recommendations in this document are based on a RoHS compliant
        process and derived, where possible, from the nominal Generic Requirements for
        Surface Mount Design and Land Pattern Standards IPC-7351B specifications. This
        standard aims to achieve desired targets of heel, toe and side fillets for solder-
        joints.

        Solder paste and ground via recommendations are based on our engineering and
        development kit board production. They have been found to work and optimized
        as appropriate to achieve a high yield. The size, type and number of vias used in
        the center pad affects how much solder wicks down the vias during reflow. This in
        turn, along with solder paster coverage, affects the final assembled package height.
        These factors should be taken into account during design and manufacturing of
        the PCB.

        The following land patterns and solder paste contains recommendations. Final land
        pattern and solder paste decisions are the responsibility of the customer. These
        should be tuned during manufacture to suit the manufacturing process.

        The package is a 124 pin dual row Quad Flat No lead package with exposed heat
        slug on a 0.5mm pitch.

        An example land pattern is shown in Figure 12.

        Pad widths and spacings are such that solder mask can still be applied between the
        pads using standard design rules. This is highly recommended to reduce solder
        shorts between pads. See the recommended PCB solder mask diagram in Figure
        13.

        10.2 Solder Stencil

        The solder joints in the QFN package are formed exclusively from the solder paste
        deposited from the solder stencil. At the small aperture sizes required, the design
        of the stencil becomes important to ensure a reliable final solder joint volume and
        reliable solder joints.

        The solder stencil recommendations here are based on those suggested in the IPC
        specification IPC-7525A "Stencil Design Guidelines".

        As the aperture size in the stencil becomes very small, the amount of solder which
        remains on the PCB pad after printing is reduced. This occurs due to friction
        between the walls of the stencil and the solder paste dragging the paste from the
        pad when the stencil is removed. This effect is minimized as the thickness of the
        stencil is reduced.

        For the 124 pin QFN package, our recommendations are to use a 4mil thick laser
        cut stencil. The solder stencil apertures for the pads should be 0.3mm square with
        0.06mm radiused corners. This is the same size as the pads themselves apart from
        radiused corners to aid in paste transfer. This can be seen in the Figure 14.

X3288,
XS1-L10A-128-QF124 Datasheet                                               9.50                         19

                                        0.75                                                         1.00

                                             4.00                          2.80
                                                                                               2.80
                                                                                                     7.50

    Figure 12:                                                                                       1.00

Example land      0.30x0.30                                          0.50
         pattern
                                                   0.5mm

                    0.4mm                          PAD  PAD                PAD

                    0.3mm                               SOLDERMASK                0.75mm
Figure 13:
                                                   PAD  PAD                PAD
   Detail of
outer pads                                                                 0.1mm

                             0.3mm

X3288,
XS1-L10A-128-QF124 Datasheet                                          20

                       0.3mm         Soldermask
                                     Copper Pad
    Figure 14:                       Solderpaste
Solder stencil
                              0.3mm
      for outer
            pads

                   These dimensions should be the final aperture sizes used on the stencil, this should
                   be agreed with the stencil makers or assembly house. It is common for assembly
                   houses to subject the paste mask data to a global undersize before cutting the
                   stencil. If this undersize is applied to these small apertures the paste transfer is
                   likely to be poor and open solder joints may result.

                   For the center pad of this package, four squares of solder paste is recommended,
                   1mm on a side as shown in Figure 15. This gives a paste to pad area ratio of 51%.

                                                          2.8mm

                                                  1.0mm

                   2.8mm

    Figure 15:                                    0.3mm

Solder stencil                                           Soldermask
     for centre                                          Copper Pad
              pad                                        Solderpaste

                              1.0mm  0.3mm

                   10.3 Ground and Thermal Vias

                   Vias under the heat slug into the ground plane of the PCB are recommended for a
                   low inductance ground connection and good thermal performance. A 3 x 3 grid of
                   vias, with a 0.6mm diameter annular ring and a 0.3mm drill, equally spaced across
                   the heat slug, would be suitable.

X3288,
XS1-L10A-128-QF124 Datasheet  21

        10.4 Moisture Sensitivity

        XMOS devices are, like all semiconductor devices, susceptible to moisture absorp-
        tion. When removed from the sealed packaging, the devices slowly absorb moisture
        from the surrounding environment. If the level of moisture present in the device
        is too high during reflow, damage can occur due to the increased internal vapour
        pressure of moisture. Example damage can include bond wire damage, die lifting,
        internal or external package cracks and/or delamination.

        All XMOS devices are Moisture Sensitivity Level (MSL) 3 - devices have a shelf life
        of 168 hours between removal from the packaging and reflow, provided they
        are stored below 30C and 60% RH. If devices have exceeded these values or an
        included moisture indicator card shows excessive levels of moisture, then the parts
        should be baked as appropriate before use. This is based on information from Joint
        IPC/JEDEC Standard For Moisture/Reflow Sensitivity Classification For Nonhermetic
        Solid State Surface-Mount Devices J-STD-020 Revision D.

X3288,
XS1-L10A-128-QF124 Datasheet                                                               22

11 DC and Switching Characteristics

                   11.1 Operating Conditions

                   Symbol     Parameter                   MIN    TYP   MAX    UNITS  Notes
                   VDD        Tile DC supply voltage      0.95   1.00  1.05   V
                   VDDIO      I/O supply voltage          3.00   3.30  3.60   V
                   PLL_AVDD   PLL analog supply           0.95   1.00  1.05   V
                   PCU_VDD    PCU tile DC supply voltage  0.95   1.00  1.05   V
                   PCU_VDDIO  PCU I/O DC supply voltage   3.00   3.30  3.60   V
                   OTP_VCC    OTP supply voltage          3.00   3.30  3.60   V
                   Cl         xCORE Tile I/O load                             pF
                              capacitance                                 25
                   Ta         Ambient operating
                              temperature (Commercial)    0            70 C
                   Tj         Ambient operating
                   Tstg       temperature (Industrial)    -40          85 C
                              Junction temperature
Figure 16:                    Storage temperature                      125 C

Operating                                                 -65          150 C
conditions

                   11.2 DC Characteristics

                   Symbol Parameter                       MIN TYP MAX UNITS Notes

                   V(IH)   Input high voltage             2.00         3.60 V        A

                   V(IL)   Input low voltage              -0.30        0.70 V        A

                   V(OH)   Output high voltage            2.00                V      B, C

    Figure 17:     V(OL)   Output low voltage                          0.60 V        B, C

DC character-      R(PU)   Pull-up resistance                    35K                 D
           istics
                   R(PD)   Pull-down resistance                  35K                 D

                   A All pins except power supply pins.

                   B Ports 1A, 1D, 1E, 1H, 1I, 1J, 1K and 1L are nominal 8 mA drivers, the remainder of the
                       general-purpose I/Os are 4 mA.

                   C Measured with 4 mA drivers sourcing 4 mA, 8 mA drivers sourcing 8 mA.

                   D Used to guarantee logic state for an I/O when high impedance. The internal pull-ups/pull-downs
                       should not be used to pull external circuitry.

                   11.3 ESD Stress Voltage

Figure 18:         Symbol  Parameter                       MIN   TYP   MAX    UNITS  Notes
                   HBM     Human body model               -2.00        2.00   KV
ESD stress         MM      Machine model                  -200          200   V
    voltage

X3288,
XS1-L10A-128-QF124 Datasheet                                                                                  23

               11.4 Reset Timing

               Symbol Parameters                        MIN TYP                    MAX  UNITS     Notes
                                                                                   150  us        A
   Figure 19:  T(RST) Reset pulse width                 5                               s
Reset timing
               T(INIT) Initialization time

               A Shows the time taken to start booting after RST_N has gone high.

               11.5 Power Consumption

               Symbol  Parameter                        MIN TYP MAX UNITS                      Notes

               I(DDCQ) Quiescent VDD current               28                      mA          A, B, C

               PD      Tile power dissipation              450                     W/MIPS A, D, E, F

               IDD     Active VDD current (Speed Grade     320 600 mA                          A, G
                       8)

Figure 20:            Active VDD current (Speed Grade     400 750 mA                          A, H
                       10)
xCORE Tile
    currents   I(ADDPLL) PLL_AVDD current                       14 mA                          I

               A Use for budgetary purposes only.
               B Assumes typical tile and I/O voltages with no switching activity.
               C Includes PLL current.
               D Assumes typical tile and I/O voltages with nominal switching activity.
               E Assumes 1 MHz = 1 MIPS.
               F PD(TYP) value is the usage power consumption under typical operating conditions.
               G Measurement conditions: VDD = 1.0 V, VDDIO = 3.3 V, 25 C, 400 MHz, average device resource

                   usage.
               H Measurement conditions: VDD = 1.0 V, VDDIO = 3.3 V, 25 C, 500 MHz, average device resource

                   usage.
               I PLL_AVDD = 1.0 V

               The tile power consumption of the device is highly application dependent and
               should be used for budgetary purposes only.

               More detailed power analysis can be found in the XS1-L Power Consumption
               document, X2999.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                             24

                  11.6 Clock

                  Symbol Parameter                           MIN                  TYP  MAX  UNITS    Notes
                                                                                  20   100  MHz
                  f       Frequency                          4.22                           V/ns     A
                                                                                       2    %        B
                  SR      Slew rate                          0.10                      400  MHz      B

                  TJ(LT)  Long term jitter (pk-pk)                                     500  MHz

                  f(MAX)  Processor clock frequency (Speed
                          Grade 8)
Figure 21:
       Clock              Processor clock frequency (Speed
                          Grade 10)

                  A Percentage of CLK period.
                  B Assumes typical tile and I/O voltages with nominal activity.

                  Further details can be found in the XS1-L Clock Frequency Control document,
                  X1433.

                  11.7 xCORE Tile I/O AC Characteristics

                  Symbol        Parameter                                         MIN TYP MAX UNITS  Notes
                  T(XOVALID)
                  T(XOINVALID)  Input data valid window                           8         ns
                  T(XIFMAX)     Output data invalid window
  Figure 22:                    Rate at which data can be sampled                 9         ns
                                with respect to an external clock
I/O AC char-                                                                               60 MHz
  acteristics

                  The input valid window parameter relates to the capability of the device to capture
                  data input to the chip with respect to an external clock source. It is calculated as the
                  sum of the input setup time and input hold time with respect to the external clock
                  as measured at the pins. The output invalid window specifies the time for which
                  an output is invalid with respect to the external clock. Note that these parameters
                  are specified as a window rather than absolute numbers since the device provides
                  functionality to delay the incoming clock with respect to the incoming data.

                  Information on interfacing to high-speed synchronous interfaces can be found in
                  the XS1 Port I/O Timing document, X5821.

                  11.8 xConnect Link Performance

                  Symbol  Parameter                          MIN TYP MAX UNITS Notes

                  B(2blinkP) 2b link bandwidth (packetized)                            87   MBit/s A, B

   Figure 23:     B(5blinkP) 5b link bandwidth (packetized)                            217 MBit/s A, B

            Link  B(2blinkS) 2b link bandwidth (streaming)                             100 MBit/s B
performance
                  B(5blinkS) 5b link bandwidth (streaming)                             250 MBit/s B

                  A Assumes 32-byte packet in 3-byte header mode. Actual performance depends on size of the header
                      and payload.

                  B 7.5 ns symbol time.

X3288,
XS1-L10A-128-QF124 Datasheet                                                              25

              The asynchronous nature of links means that the relative phasing of CLK clocks is
              not important in a multi-clock system, providing each meets the required stability
              criteria.

              11.9 JTAG Timing

              Symbol Parameter                        MIN                TYP  MAX  UNITS  Notes
                                                                              18   MHz
              f(TCK_D) TCK frequency (debug)                                  10   MHz    A
                                                                                   ns     A
              f(TCK_B) TCK frequency (boundary scan)                          15   ns     B
                                                                                   ns
              T(SETUP) TDO to TCK setup time          5

  Figure 24:  T(HOLD) TDO to TCK hold time            5
JTAG timing
              T(DELAY) TCK to output delay

              A Timing applies to TMS and TDI inputs.
              B Timing applies to TDO output from negative edge of TCK.

              All JTAG operations are synchronous to TCK apart from the global asynchronous
              reset TRST_N.

X3288,
XS1-L10A-128-QF124 Datasheet  26

12 Package Information

X3288,
XS1-L10A-128-QF124 Datasheet                                          27

                12.1 Part Marking

   Figure 25:   CCFRTM                  CC - Number of logical cores
                MCYYWWXX                F - Product family
Part marking    LLLLLL.LL               R - RAM (in log-2)
       scheme                           T - Temperature grade
                                        M - MIPS grade

                                        MC - Manufacturer
                                        YYWW - Date
                                        XX - Reserved

                                        Wafer lot code

13 Ordering Information

    Figure 26:  Product Code            Marking  Qualification        Speed Grade
                XS1L10A128QF124C8   10L7C8   Commercial           800 MIPS
     Orderable  XS1L10A128QF124C10  10L7C10  Commercial           1000 MIPS
part numbers    XS1L10A128QF124I8   10L7I8   Industrial           800 MIPS
                XS1L10A128QF124I10  10L7I10  Industrial           1000 MIPS

X3288,
XS1-L10A-128-QF124 Datasheet                                                                      28

Appendices

A Configuration of the XS1

                     The device is configured through three banks of registers, as shown in Figure 27.

            PLL       Security xTIME: schedulers SRAM           ProceJsTsAorGstatus
                                                                    rdegeibstuegrs
                      OTP ROM   timers, clocks  64KB

            I/O pins  Hardware  xCORE logical core 0    xCORE   ChannelsNode
                      response  xCORE logical core 1       tile                   xCONNECT linksregisters
                                xCORE logical core 2
                         ports                         registers

                                xCORE logical core 3

                                xCORE logical core 4

            I/O pins  Hardware  xCORE logical core 0    xCORE   ChannelsNode
                      response  xCORE logical core 1       tile                   xCONNECT linksregisters
                                xCORE logical core 2
                         ports  xCORE logical core 3   registers

                                xCORE logical core 4

Figure 27:  PLL       Security xTIME: schedulers SRAM           ProceJsTsAorGstatus
Registers                                                          rdegeibstuegrs
                      OTP ROM   timers, clocks  64KB

            The following communication sequences specify how to access those registers.
            Any messages transmitted contain the most significant 24 bits of the channel-end
            to which a response is to be sent. This comprises the node-identifier and the
            channel number within the node. if no response is required on a write operation,
            supply 24-bits with the last 8-bits set, which suppresses the reply message. Any
            multi-byte data is sent most significant byte first.

            A.1 Accessing a processor status register

            The processor status registers are accessed directly from the processor instruction
            set. The instructions GETPS and SETPS read and write a word. The register number
            should be translated into a processor-status resource identifier by shifting the
            register number left 8 places, and ORing it with 0x0C. Alternatively, the functions
            getps(reg) and setps(reg,value) can be used from XC.

            A.2 Accessing an xCORE Tile configuration register

            xCORE Tile configuration registers can be accessed through the interconnect using
            the functions write_tile_config_reg(tileref, ...) and read_tile_config_reg(tile

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XS1-L10A-128-QF124 Datasheet                                                           29

            ref, ...), where tileref is the name of the xCORE Tile, e.g. tile[1]. These
        functions implement the protocols described below.

        Instead of using the functions above, a channel-end can be allocated to communi-
        cate with the xCORE tile configuration registers. The destination of the channel-end
        should be set to 0xnnnnC20C where nnnnnn is the tile-identifier.

        A write message comprises the following:

        control-token      24-bit response            16-bit    32-bit  control-token
              192      channel-end identifier  register number   data           1

        The response to a write message comprises either control tokens 3 and 1 (for
        success), or control tokens 4 and 1 (for failure).

        A read message comprises the following:

        control-token      24-bit response            16-bit    control-token
              193      channel-end identifier  register number          1

        The response to the read message comprises either control token 3, 32-bit of data,
        and control-token 1 (for success), or control tokens 4 and 1 (for failure).

        A.3 Accessing node configuration

        Node configuration registers can be accessed through the interconnect using
        the functions write_node_config_reg(device, ...) and read_node_config_reg(device,

             ...), where device is the name of the node. These functions implement the
        protocols described below.

        Instead of using the functions above, a channel-end can be allocated to commu-
        nicate with the node configuration registers. The destination of the channel-end
        should be set to 0xnnnnC30C where nnnn is the node-identifier.

        A write message comprises the following:

        control-token      24-bit response            16-bit    32-bit  control-token
              192      channel-end identifier  register number   data           1

        The response to a write message comprises either control tokens 3 and 1 (for
        success), or control tokens 4 and 1 (for failure).

        A read message comprises the following:

        control-token      24-bit response            16-bit    control-token
              193      channel-end identifier  register number          1

        The response to a read message comprises either control token 3, 32-bit of data,
        and control-token 1 (for success), or control tokens 4 and 1 (for failure).

X3288,
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B Processor Status Configuration

            The processor status control registers can be accessed directly by the processor
            using processor status reads and writes (use getps(reg) and setps(reg,value) for
            reads and writes).

Figure 28:        Number     Perm  Description
Summary               0x00   RW   RAM base address
                       0x01   RW   Vector base address
                       0x02   RW   xCORE Tile control
                       0x03   RO   xCORE Tile boot status
                       0x05   RO   Security configuration
                       0x06   RW   Ring Oscillator Control
                       0x07   RO   Ring Oscillator Value
                       0x08   RO   Ring Oscillator Value
                       0x09   RO   Ring Oscillator Value
                       0x0A   RO   Ring Oscillator Value
                       0x10  DRW   Debug SSR
                       0x11  DRW   Debug SPC
                       0x12  DRW   Debug SSP
                       0x13  DRW   DGETREG operand 1
                       0x14  DRW   DGETREG operand 2
                       0x15  DRW   Debug interrupt type
                       0x16  DRW   Debug interrupt data
                       0x18  DRW   Debug core control
                             DRW   Debug scratch
            0x20 .. 0x27     DRW   Instruction breakpoint address
            0x30 .. 0x33     DRW   Instruction breakpoint control
            0x40 .. 0x43     DRW   Data watchpoint address 1
            0x50 .. 0x53     DRW   Data watchpoint address 2
            0x60 .. 0x63     DRW   Data breakpoint control register
            0x70 .. 0x73     DRW   Resources breakpoint mask
            0x80 .. 0x83     DRW   Resources breakpoint value
            0x90 .. 0x93     DRW   Resources breakpoint control register
            0x9C .. 0x9F

X3288,
XS1-L10A-128-QF124 Datasheet                                                                  31

                B.1 RAM base address: 0x00
                This register contains the base address of the RAM. It is initialized to 0x00010000.

      0x00:     Bits Perm Init Description
RAM base
                31:2 RW       Most significant 16 bits of all addresses.
  address
                1:0 RO        - Reserved

                B.2 Vector base address: 0x01

                Base address of event vectors in each resource. On an interrupt or event, the 16
                most significant bits of the destination address are provided by this register; the
                least significant 16 bits come from the event vector.

         0x01:  Bits Perm Init Description
Vector base
                31:16 RW      The most significant bits for all event and interrupt vectors.
     address
                15:0 RO       - Reserved

                B.3 xCORE Tile control: 0x02
                Register to control features in the xCORE tile

                Bits Perm Init Description

                31:6 RO       - Reserved

                5 RW          0 Set to 1 to select the dynamic mode for the clock divider when
                                    the clock divider is enabled. In dynamic mode the clock divider is
                                    only activated when all active logical cores are paused. In static
                                    mode the clock divider is always enabled.

        0x02:   4 RW          0 Set to 1 to enable the clock divider. This slows down the xCORE
xCORE Tile                          tile clock in order to use less power.

     control    3:0 RO        - Reserved

                B.4 xCORE Tile boot status: 0x03
                This read-only register describes the boot status of the xCORE tile.

X3288,
XS1-L10A-128-QF124 Datasheet                                                        32

                  Bits Perm Init Description

                  31:24 RO    - Reserved

                  23:16 RO    xCORE tile number on the switch.

                  15:9 RO     - Reserved

        0x03:     8 RO        Set to 1 if boot from OTP is enabled.
xCORE Tile
boot status       7:0 RO      The boot mode pins MODE0, MODE1, ..., specifying the boot
                              frequency, boot source, etc.

                  B.5 Security configuration: 0x05
                  Copy of the security register as read from OTP.

           0x05:  Bits Perm Init Description
        Security
configuration     31:0 RO     Value.

                  B.6 Ring Oscillator Control: 0x06

                  There are four free-running oscillators that clock four counters. The oscillators
                  can be started and stopped using this register. The counters should only be read
                  when the ring oscillator is stopped. The counter values can be read using four
                  subsequent registers. The ring oscillators are asynchronous to the xCORE tile clock
                  and can be used as a source of random bits.

                  Bits Perm Init Description

     0x06:        31:2 RO     - Reserved
       Ring
Oscillator        1 RW        0 Set to 1 to enable the xCORE tile ring oscillators
  Control
                  0 RW        0 Set to 1 to enable the peripheral ring oscillators

                  B.7 Ring Oscillator Value: 0x07

                  This register contains the current count of the xCORE Tile Cell ring oscillator. This
                  value is not reset on a system reset.

     0x07:        Bits Perm Init Description
       Ring
Oscillator        31:16 RO    - Reserved
     Value
                  15:0 RO     - Ring oscillator counter data.

X3288,
XS1-L10A-128-QF124 Datasheet                                   33

              B.8 Ring Oscillator Value: 0x08

              This register contains the current count of the xCORE Tile Wire ring oscillator. This
              value is not reset on a system reset.

     0x08:    Bits Perm Init Description
       Ring
Oscillator    31:16 RO        - Reserved
     Value
              15:0 RO         - Ring oscillator counter data.

              B.9 Ring Oscillator Value: 0x09

              This register contains the current count of the Peripheral Cell ring oscillator. This
              value is not reset on a system reset.

     0x09:    Bits Perm Init Description
       Ring
Oscillator    31:16 RO        - Reserved
     Value
              15:0 RO         - Ring oscillator counter data.

              B.10 Ring Oscillator Value: 0x0A

              This register contains the current count of the Peripheral Wire ring oscillator. This
              value is not reset on a system reset.

     0x0A:    Bits Perm Init Description
       Ring
              31:16 RO        - Reserved
Oscillator
     Value    15:0 RO         - Ring oscillator counter data.

              B.11 Debug SSR: 0x10
              This register contains the value of the SSR register when the debugger was called.

       0x10:  Bits Perm Init Description
Debug SSR
              31:0 RO         - Reserved

              B.12 Debug SPC: 0x11
              This register contains the value of the SPC register when the debugger was called.

X3288,
XS1-L10A-128-QF124 Datasheet                                                   34

        0x11:  Bits Perm Init Description
Debug SPC
               31:0 DRW       Value.

               B.13 Debug SSP: 0x12
               This register contains the value of the SSP register when the debugger was called.

       0x12:   Bits Perm Init Description
Debug SSP
               31:0 DRW       Value.

               B.14 DGETREG operand 1: 0x13
               The resource ID of the logical core whose state is to be read.

      0x13:    Bits Perm Init Description
DGETREG
operand 1      31:8 RO        - Reserved

               7:0 DRW        Thread number to be read

               B.15 DGETREG operand 2: 0x14
               Register number to be read by DGETREG

       0x14:   Bits Perm Init Description
DGETREG
operand 2      31:5 RO        - Reserved

               4:0 DRW        Register number to be read

               B.16 Debug interrupt type: 0x15
               Register that specifies what activated the debug interrupt.

X3288,
XS1-L10A-128-QF124 Datasheet                                                          35

                   Bits Perm Init Description

                   31:18 RO   - Reserved

                   17:16 DRW  If the debug interrupt was caused by a hardware breakpoint
                              or hardware watchpoint, this field contains the number of the
                              breakpoint or watchpoint. If multiple breakpoints or watch-
                              points trigger at once, the lowest number is taken.

                   15:8 DRW   If the debug interrupt was caused by a logical core, this field
                              contains the number of that core. Otherwise this field is 0.

                   7:3 RO     - Reserved

                   2:0 DRW    0 Indicates the cause of the debug interrupt
                                    1: Host initiated a debug interrupt through JTAG
            0x15:                   2: Program executed a DCALL instruction
          Debug                     3: Instruction breakpoint
interrupt type                      4: Data watch point
                                    5: Resource watch point

                   B.17 Debug interrupt data: 0x16

                   On a data watchpoint, this register contains the effective address of the memory
                   operation that triggered the debugger. On a resource watchpoint, it countains the
                   resource identifier.

            0x16:  Bits Perm Init Description
          Debug
interrupt data     31:0 DRW   Value.

                   B.18 Debug core control: 0x18

                   This register enables the debugger to temporarily disable logical cores. When
                   returning from the debug interrupts, the cores set in this register will not execute.
                   This enables single stepping to be implemented.

                   Bits Perm Init Description

                   31:8 RO    - Reserved

        0x18:      7:0 DRW    1-hot vector defining which logical cores are stopped when not
Debug core                    in debug mode. Every bit which is set prevents the respective
                              logical core from running.
      control

X3288,
XS1-L10A-128-QF124 Datasheet                                                                      36

                 B.19 Debug scratch: 0x20 .. 0x27

                 A set of registers used by the debug ROM to communicate with an external
                 debugger, for example over JTAG. This is the same set of registers as the Debug
                 Scratch registers in the xCORE tile configuration.

0x20 .. 0x27:    Bits Perm Init Description
         Debug
        scratch  31:0 DRW     Value.

                 B.20 Instruction breakpoint address: 0x30 .. 0x33

                 This register contains the address of the instruction breakpoint. If the PC matches
                 this address, then a debug interrupt will be taken. There are four instruction
                 breakpoints that are controlled individually.

0x30 .. 0x33:    Bits Perm Init Description
   Instruction
   breakpoint    31:0 DRW     Value.
       address

                 B.21 Instruction breakpoint control: 0x40 .. 0x43

                 This register controls which logical cores may take an instruction breakpoint, and
                 under which condition.

                 Bits Perm Init Description

                 31:24 RO     - Reserved

                 23:16 DRW    0 A bit for each logical core in the tile allowing the breakpoint to
                                    be enabled individually for each logical core.

                 15:2 RO      - Reserved

0x40 .. 0x43:    1 DRW        0 Set to 1 to cause an instruction breakpoint if the PC is not
   Instruction                      equal to the breakpoint address. By default, the breakpoint is
   breakpoint                       triggered when the PC is equal to the breakpoint address.
        control
                 0 DRW        0 When 1 the instruction breakpoint is enabled.

                 B.22 Data watchpoint address 1: 0x50 .. 0x53
                 This set of registers contains the first address for the four data watchpoints.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                  37

0x50 .. 0x53:     Bits Perm Init Description
            Data
                  31:0 DRW    Value.
   watchpoint
    address 1

                  B.23 Data watchpoint address 2: 0x60 .. 0x63
                  This set of registers contains the second address for the four data watchpoints.

0x60 .. 0x63:     Bits Perm Init Description
            Data
                  31:0 DRW    Value.
   watchpoint
    address 2

                  B.24 Data breakpoint control register: 0x70 .. 0x73
                  This set of registers controls each of the four data watchpoints.

                  Bits Perm Init Description

                  31:24 RO    - Reserved

                  23:16 DRW   0 A bit for each logical core in the tile allowing the breakpoint to
                                    be enabled individually for each logical core.

                  15:3 RO     - Reserved

                  2 DRW       0 Set to 1 to enable breakpoints to be triggered on loads. Break-
                                    points always trigger on stores.

                  1 DRW       0 By default, data watchpoints trigger if memory in the range
                                    [Address1..Address2] is accessed (the range is inclusive of Ad-
0x70 .. 0x73:                       dress1 and Address2). If set to 1, data watchpoints trigger if
            Data                    memory outside the range (Address2..Address1) is accessed
                                    (the range is exclusive of Address2 and Address1).
   breakpoint
        control   0 DRW       0 When 1 the instruction breakpoint is enabled.
       register

                  B.25 Resources breakpoint mask: 0x80 .. 0x83
                  This set of registers contains the mask for the four resource watchpoints.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                   38

0x80 .. 0x83:     Bits Perm Init Description
    Resources
   breakpoint     31:0 DRW    Value.
           mask

                  B.26 Resources breakpoint value: 0x90 .. 0x93
                  This set of registers contains the value for the four resource watchpoints.

0x90 .. 0x93:     Bits Perm Init Description
    Resources
   breakpoint     31:0 DRW    Value.
           value

                  B.27 Resources breakpoint control register: 0x9C .. 0x9F
                  This set of registers controls each of the four resource watchpoints.

                  Bits Perm Init Description

                  31:24 RO    - Reserved

                  23:16 DRW   0 A bit for each logical core in the tile allowing the breakpoint to
                                    be enabled individually for each logical core.

                  15:2 RO     - Reserved

0x9C .. 0x9F:     1 DRW       0 By default, resource watchpoints trigger when the resource id
    Resources                       masked with the set Mask equals the Value. If set to 1, resource
   breakpoint                       watchpoints trigger when the resource id masked with the set
        control                     Mask is not equal to the Value.
        register
                  0 DRW       0 When 1 the instruction breakpoint is enabled.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                      39

C Tile Configuration

                  The xCORE Tile control registers can be accessed using configuration reads and
                  writes (use write_tile_config_reg(tileref, ...) and read_tile_config_reg(tileref,

                       ...) for reads and writes).

Figure 29:              Number     Perm  Description
Summary                     0x00   RO   Device identification
                             0x01   RO   xCORE Tile description 1
                             0x02   RO   xCORE Tile description 2
                             0x04  CRW   Control PSwitch permissions to debug registers
                             0x05  CRW   Cause debug interrupts
                             0x06   RW   xCORE Tile clock divider
                             0x07   RO   Security configuration
                                    RO   PLink status
                  0x10 .. 0x13     CRW   Debug scratch
                  0x20 .. 0x27      RO   PC of logical core 0
                                    RO   PC of logical core 1
                             0x40   RO   PC of logical core 2
                             0x41   RO   PC of logical core 3
                             0x42   RO   PC of logical core 4
                             0x43   RO   SR of logical core 0
                             0x44   RO   SR of logical core 1
                             0x60   RO   SR of logical core 2
                             0x61   RO   SR of logical core 3
                             0x62   RO   SR of logical core 4
                             0x63   RO   Chanend status
                             0x64
                  0x80 .. 0x9F

                  C.1 Device identification: 0x00

                  Bits Perm Init Description

                  31:24 RO               Processor ID of this xCORE tile.

           0x00:  23:16 RO               Number of the node in which this xCORE tile is located.
         Device
identification    15:8 RO                xCORE tile revision.

                  7:0 RO                 xCORE tile version.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                40

                  C.2 xCORE Tile description 1: 0x01

                  This register describes the number of logical cores, synchronisers, locks and
                  channel ends available on this xCORE tile.

                  Bits Perm Init Description

                  31:24 RO    Number of channel ends.

           0x01:  23:16 RO    Number of locks.
   xCORE Tile
description 1     15:8 RO     Number of synchronisers.

                  7:0 RO      - Reserved

                  C.3 xCORE Tile description 2: 0x02

                  This register describes the number of timers and clock blocks available on this
                  xCORE tile.

                  Bits Perm Init Description

           0x02:  31:16 RO    - Reserved
   xCORE Tile
description 2     15:8 RO     Number of clock blocks.

                  7:0 RO      Number of timers.

                  C.4 Control PSwitch permissions to debug registers: 0x04

                  This register can be used to control whether the debug registers (marked with
                  permission CRW) are accessible through the tile configuration registers. When this
                  bit is set, write -access to those registers is disabled, preventing debugging of the
                  xCORE tile over the interconnect.

         0x04:    Bits Perm Init Description
      Control
      PSwitch     31:1 RO     - Reserved
permissions
    to debug      0 CRW       Set to 1 to restrict PSwitch access to all CRW marked registers to
    registers                 become read-only rather than read-write.

                  C.5 Cause debug interrupts: 0x05
                  This register can be used to raise a debug interrupt in this xCORE tile.

X3288,
XS1-L10A-128-QF124 Datasheet                                                             41

                  Bits Perm Init Description

           0x05:  31:2 RO     - Reserved
Cause debug
                  1 RO        0 Set to 1 when the processor is in debug mode.
    interrupts
                  0 CRW       0 Set to 1 to request a debug interrupt on the processor.

                  C.6 xCORE Tile clock divider: 0x06

                  This register contains the value used to divide the PLL clock to create the xCORE
                  tile clock. The divider is enabled under control of the tile control register

          0x06:   Bits Perm Init Description
  xCORE Tile
clock divider     31:8 RO     - Reserved

                  7:0 RW      Value of the clock divider minus one.

                  C.7 Security configuration: 0x07
                  Copy of the security register as read from OTP.

           0x07:  Bits Perm Init Description
        Security
configuration     31:0 RO     Value.

                  C.8 PLink status: 0x10 .. 0x13
                  Status of each of the four processor links; connecting the xCORE tile to the switch.

X3288,
XS1-L10A-128-QF124 Datasheet                                                       42

                 Bits Perm Init Description

                 31:26 RO     - Reserved

                 25:24 RO     00 - ChannelEnd, 01 - ERROR, 10 - PSCTL, 11 - Idle.

                 23:16 RO     Based on SRC_TARGET_TYPE value, it represents channelEnd ID
                              or Idle status.

                 15:6 RO      - Reserved

                 5:4 RO       Two-bit network identifier

                 3 RO         - Reserved

                 2 RO         1 when the current packet is considered junk and will be thrown
                              away.

                 1 RO         0 Set to 1 if the switch is routing data into the link, and if a route
                                    exists from another link.

0x10 .. 0x13:    0 RO         0 Set to 1 if the link is routing data into the switch, and if a route
PLink status                       is created to another link on the switch.

                 C.9 Debug scratch: 0x20 .. 0x27

                 A set of registers used by the debug ROM to communicate with an external
                 debugger, for example over the switch. This is the same set of registers as the
                 Debug Scratch registers in the processor status.

0x20 .. 0x27:    Bits Perm Init Description
         Debug
        scratch  31:0 CRW     Value.

                 C.10 PC of logical core 0: 0x40
                 Value of the PC of logical core 0.

          0x40:  Bits Perm Init Description
PC of logical
                 31:0 RO      Value.
         core 0

X3288,
XS1-L10A-128-QF124 Datasheet                        43

                 C.11 PC of logical core 1: 0x41

          0x41:  Bits Perm Init Description
PC of logical
                 31:0 RO      Value.
         core 1

                 C.12 PC of logical core 2: 0x42

          0x42:  Bits Perm Init Description
PC of logical
                 31:0 RO      Value.
         core 2

                 C.13 PC of logical core 3: 0x43

          0x43:  Bits Perm Init Description
PC of logical
                 31:0 RO      Value.
         core 3

                 C.14 PC of logical core 4: 0x44

          0x44:  Bits Perm Init Description
PC of logical
                 31:0 RO      Value.
         core 4

                 C.15 SR of logical core 0: 0x60
                 Value of the SR of logical core 0

          0x60:  Bits Perm Init Description
SR of logical
                 31:0 RO      Value.
        core 0

X3288,
XS1-L10A-128-QF124 Datasheet                                                         44

                 C.16 SR of logical core 1: 0x61

          0x61:  Bits Perm Init Description
SR of logical
                 31:0 RO      Value.
        core 1

                 C.17 SR of logical core 2: 0x62

          0x62:  Bits Perm Init Description
SR of logical
                 31:0 RO      Value.
        core 2

                 C.18 SR of logical core 3: 0x63

          0x63:  Bits Perm Init Description
SR of logical
                 31:0 RO      Value.
        core 3

                 C.19 SR of logical core 4: 0x64

          0x64:  Bits Perm Init Description
SR of logical
                 31:0 RO      Value.
        core 4

                 C.20 Chanend status: 0x80 .. 0x9F
                 These registers record the status of each channel-end on the tile.

X3288,
XS1-L10A-128-QF124 Datasheet                                                       45

                  Bits Perm Init Description

                  31:26 RO    - Reserved

                  25:24 RO    00 - ChannelEnd, 01 - ERROR, 10 - PSCTL, 11 - Idle.

                  23:16 RO    Based on SRC_TARGET_TYPE value, it represents channelEnd ID
                              or Idle status.

                  15:6 RO     - Reserved

                  5:4 RO      Two-bit network identifier

                  3 RO        - Reserved

                  2 RO        1 when the current packet is considered junk and will be thrown
                              away.

                  1 RO        0 Set to 1 if the switch is routing data into the link, and if a route
                                    exists from another link.
0x80 .. 0x9F:
      Chanend     0 RO        0 Set to 1 if the link is routing data into the switch, and if a route
          status                    is created to another link on the switch.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                    46

D Node Configuration

                  The digital node control registers can be accessed using configuration reads and
                  writes (use write_node_config_reg(device, ...) and read_node_config_reg(device,

                      ...) for reads and writes).

Figure 30:               Number     Perm    Description
Summary                      0x00   RO     Device identification
                              0x01   RO     System switch description
                              0x04   RW     Switch configuration
                              0x05   RW     Switch node identifier
                              0x06   RW     PLL settings
                              0x07   RW     System switch clock divider
                              0x08   RW     Reference clock
                             0x0C    RW     Directions 0-7
                             0x0D    RW     Directions 8-15
                              0x10   RW     DEBUG_N configuration
                              0x1F   RO     Debug source
                                     RW     Link status, direction, and network
                  0x20 .. 0x27       RW     PLink status and network
                  0x40 .. 0x43       RW     Link configuration and initialization
                  0x80 .. 0x87       RW     Static link configuration
                  0xA0 .. 0xA7

                  D.1 Device identification: 0x00

                  This register contains version and revision identifiers and the mode-pins as sampled
                  at boot-time.

                    Bits  Perm        Init  Description
                  31:24    RO       0x00    Chip identifier.
                  23:16    RO               Sampled values of pins MODE0, MODE1, ... on reset.
           0x00:           RO               SSwitch revision.
         Device    15:8    RO               SSwitch version.
identification       7:0

                  D.2 System switch description: 0x01

                  This register specifies the number of processors and links that are connected to
                  this switch.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                    47

                  Bits Perm Init Description

                  31:24 RO    - Reserved

        0x01:     23:16 RO    Number of links on the switch.
      System
       switch     15:8 RO     Number of cores that are connected to this switch.
description
                  7:0 RO      Number of links per processor.

                  D.3 Switch configuration: 0x04

                  This register enables the setting of two security modes (that disable updates to the
                  PLL or any other registers) and the header-mode.

                  Bits Perm Init Description

                  31 RO       0 Set to 1 to disable any write access to the configuration registers
                                    in this switch.

                  30:9 RO     - Reserved

                  8 RO        0 Set to 1 to disable updates to the PLL configuration register.

           0x04:  7:1 RO      - Reserved
          Switch
configuration     0 RO        0 Header mode. Set to 1 to enable 1-byte headers. This must be
                                    performed on all nodes in the system.

                  D.4 Switch node identifier: 0x05
                  This register contains the node identifier.

                  Bits Perm Init Description

                  31:16 RO    - Reserved

         0x05:    15:0 RW     0 The unique 16-bit ID of this node. This ID is matched most-
Switch node                         significant-bit first with incoming messages for routing pur-
                                    poses.
    identifier

                  D.5 PLL settings: 0x06

                  An on-chip PLL multiplies the input clock up to a higher frequency clock, used to
                  clock the I/O, processor, and switch, see Oscillator. Note: a write to this register
                  will cause the tile to be reset.

X3288,
XS1-L10A-128-QF124 Datasheet                                                               48

                Bits Perm Init Description

                31:26 RO      - Reserved

                25:23 RW      OD: Output divider value
                              The initial value depends on pins MODE0 and MODE1.

                22:21 RO      - Reserved

                20:8 RW       F: Feedback multiplication ratio
                              The initial value depends on pins MODE0 and MODE1.

                7 RO          - Reserved

         0x06:  6:0 RW        R: Oscilator input divider value
PLL settings                  The initial value depends on pins MODE0 and MODE1.

                D.6 System switch clock divider: 0x07
                Sets the ratio of the PLL clock and the switch clock.

         0x07:  Bits Perm Init Description
       System
switch clock    31:16 RO      - Reserved
       divider
                15:0 RW       0 Switch clock divider. The PLL clock will be divided by this value
                                    plus one to derive the switch clock.

                D.7 Reference clock: 0x08
                Sets the ratio of the PLL clock and the reference clock used by the node.

                Bits Perm Init Description

                31:16 RO      - Reserved

      0x08:     15:0 RW       3 Architecture reference clock divider. The PLL clock will be
Reference                           divided by this value plus one to derive the 100 MHz reference
                                    clock.
      clock

                D.8 Directions 0-7: 0x0C

                This register contains eight directions, for packets with a mismatch in bits 7..0 of
                the node-identifier. The direction in which a packet will be routed is goverened by
                the most significant mismatching bit.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                  49

                  Bits Perm Init Description

                  31:28 RW    0 The direction for packets whose first mismatching bit is 7.

                  27:24 RW    0 The direction for packets whose first mismatching bit is 6.

                  23:20 RW    0 The direction for packets whose first mismatching bit is 5.

                  19:16 RW    0 The direction for packets whose first mismatching bit is 4.

                  15:12 RW    0 The direction for packets whose first mismatching bit is 3.

      0x0C:       11:8 RW     0 The direction for packets whose first mismatching bit is 2.
Directions
                  7:4 RW      0 The direction for packets whose first mismatching bit is 1.
          0-7
                  3:0 RW      0 The direction for packets whose first mismatching bit is 0.

                  D.9 Directions 8-15: 0x0D

                  This register contains eight directions, for packets with a mismatch in bits 15..8 of
                  the node-identifier. The direction in which a packet will be routed is goverened by
                  the most significant mismatching bit.

                  Bits Perm Init Description

                  31:28 RW    0 The direction for packets whose first mismatching bit is 15.

                  27:24 RW    0 The direction for packets whose first mismatching bit is 14.

                  23:20 RW    0 The direction for packets whose first mismatching bit is 13.

                  19:16 RW    0 The direction for packets whose first mismatching bit is 12.

                  15:12 RW    0 The direction for packets whose first mismatching bit is 11.

      0x0D:       11:8 RW     0 The direction for packets whose first mismatching bit is 10.
Directions
                  7:4 RW      0 The direction for packets whose first mismatching bit is 9.
        8-15
                  3:0 RW      0 The direction for packets whose first mismatching bit is 8.

                  D.10 DEBUG_N configuration: 0x10
                  Configures the behavior of the DEBUG_N pin.

                  Bits Perm Init Description

                  31:2 RO     - Reserved

                  1 RW        0 Set to 1 to enable signals on DEBUG_N to generate DCALL on the
                                    core.
           0x10:
     DEBUG_N      0 RW        0 When set to 1, the DEBUG_N wire will be pulled down when the
configuration                       node enters debug mode.

X3288,
XS1-L10A-128-QF124 Datasheet                                            50

                   D.11 Debug source: 0x1F
                   Contains the source of the most recent debug event.

                   Bits Perm Init Description

                   31:5 RO    - Reserved

                   4 RW       If set, the external DEBUG_N pin is the source of the most recent
                              debug interrupt.

                   3:1 RO     - Reserved

            0x1F:  0 RW       If set, the xCORE Tile is the source of the most recent debug
Debug source                  interrupt.

                   D.12 Link status, direction, and network: 0x20 .. 0x27

                   These registers contain status information for low level debugging (read-only), the
                   network number that each link belongs to, and the direction that each link is part
                   of. The registers control links C, D, B, A, G, H, E, and F in that order.

                   Bits Perm Init Description

                   31:26 RO   - Reserved

                   25:24 RO   If this link is currently routing data into the switch, this field
                              specifies the type of link that the data is routed to:
                              0: plink
                              1: external link
                              2: internal control link

                   23:16 RO   0 If the link is routing data into the switch, this field specifies the
                                    destination link number to which all tokens are sent.

                   15:12 RO   - Reserved

                   11:8 RW    0 The direction that this this link is associated with; set for rout-
                                    ing.

                   7:6 RO     - Reserved

                   5:4 RW     0 Determines the network to which this link belongs, set for
                                    quality of service.

                   3 RO       - Reserved

                   2 RO       0 Set to 1 if the current packet is junk and being thrown away. A
                                    packet is considered junk if, for example, it is not routable.

0x20 .. 0x27:      1 RO       0 Set to 1 if the switch is routing data into the link, and if a route
   Link status,                     exists from another link.

direction, and     0 RO       0 Set to 1 if the link is routing data into the switch, and if a route
        network                     is created to another link on the switch.

X3288,
XS1-L10A-128-QF124 Datasheet               51

               D.13 PLink status and network: 0x40 .. 0x43

               These registers contain status information and the network number that each
               processor-link belongs to.

               Bits Perm Init Description

               31:26 RO       - Reserved

               25:24 RO       If this link is currently routing data into the switch, this field
                              specifies the type of link that the data is routed to:
                              0: plink
                              1: external link
                              2: internal control link

               23:16 RO       0 If the link is routing data into the switch, this field specifies the
                                    destination link number to which all tokens are sent.

               15:6 RO        - Reserved

               5:4 RW         0 Determines the network to which this link belongs, set for
                                    quality of service.

               3 RO           - Reserved

               2 RO           0 Set to 1 if the current packet is junk and being thrown away. A
                                    packet is considered junk if, for example, it is not routable.

               1 RO           0 Set to 1 if the switch is routing data into the link, and if a route
                                    exists from another link.
0x40 .. 0x43:
PLink status  0 RO           0 Set to 1 if the link is routing data into the switch, and if a route
and network                         is created to another link on the switch.

               D.14 Link configuration and initialization: 0x80 .. 0x87

               These registers contain configuration and debugging information specific to exter-
               nal links. The link speed and width can be set, the link can be initialized, and the
               link status can be monitored. The registers control links C, D, B, A, G, H, E, and F
               in that order.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                    52

                   Bits Perm Init Description

                   31 RW      0 Write '1' to this bit to enable the link, write '0' to disable it. This
                                    bit controls the muxing of ports with overlapping links.

                   30 RW      0 Set to 0 to operate in 2 wire mode or 1 to operate in 5 wire
                                    mode

                   29:28 RO   - Reserved

                   27 RO      0 Set to 1 on error: an RX buffer overflow or illegal token encoding
                                    has been received. This bit clears on reading.

                   26 RO      0 1 if this end of the link has issued credit to allow the remote
                                    end to transmit.

                   25 RO      0 1 if this end of the link has credits to allow it to transmit.

                   24 WO      0 Set to 1 to initialize a half-duplex link. This clears this end of
                                    the link's credit and issues a HELLO token; the other side of the
                                    link will reply with credits. This bit is self-clearing.

                   23 WO      0 Set to 1 to reset the receiver. The next symbol that is detected
                                    will be assumed to be the first symbol in a token. This bit is
                                    self-clearing.

0x80 .. 0x87:      22 RO      - Reserved
             Link
                   21:11 RW   0 The number of system clocks between two subsequent transi-
configuration                       tions within a token
              and
                   10:0 RW    0 The number of system clocks between two subsequent transmit
initialization                     tokens.

                   D.15 Static link configuration: 0xA0 .. 0xA7

                   These registers are used for static (ie, non-routed) links. When a link is made static,
                   all traffic is forwarded to the designated channel end and no routing is attempted.
                   The registers control links C, D, B, A, G, H, E, and F in that order.

                   Bits Perm Init Description

                   31 RW      0 Enable static forwarding.

0xA0 .. 0xA7:      30:5 RO    - Reserved
     Static link
                   4:0 RW     0 The destination channel end on this node that packets received
configuration                       in static mode are forwarded to.

X3288,
XS1-L10A-128-QF124 Datasheet                                               53

E XMOS USB Interface

              XMOS provides a low-level USB interface for connecting the device to a USB
              transceiver using the UTMI+ Low Pin Interface (ULPI). The ULPI signals must be
              connected to the pins named in Figure 31. Note also that some ports on the same
              tile are used internally and are not available for use when the USB driver is active
              (they are available otherwise).

              Pin    Signal       Pin    Signal        Pin    Signal
              XnD02               XnD12  ULPI_STP      XnD26
              XnD03  Unavailable  XnD13  ULPI_NXT      XnD27  Unavailable
              XnD04  when USB     XnD14  ULPI_DATA[0]  XnD28  when USB
              XnD05  active       XnD15  ULPI_DATA[1]  XnD29  active
              XnD06               XnD16  ULPI_DATA[2]  XnD30
              XnD07               XnD17  ULPI_DATA[3]  XnD31
              XnD08               XnD18  ULPI_DATA[4]  XnD32
              XnD09               XnD19  ULPI_DATA[5]  XnD33
                                  XnD20  ULPI_DATA[6]
                                  XnD21  ULPI_DATA[7]  XnD37  Unavailable
                                  XnD22  ULPI_DIR      XnD38  when USB
                                  XnD23  ULPI_CLK      XnD39  active
                                                       XnD40
  Figure 31:                                           XnD41
                                                       XnD42
ULPI signals                                           XnD43
provided by

   the XMOS
  USB driver

F Device Errata

                     This section describes minor operational differences from the data sheet and
                     recommended workarounds. As device and documentation issues become known,
                     this section will be updated the document revised.

                     To guarantee a logic low is seen on the pins RST_N, DEBUG_N, MODE[4:0], TRST_N,
                     TMS, TCK and TDI, the driving circuit should present an impedance of less than
                     100  to ground. Usually this is not a problem for CMOS drivers driving single
                     inputs. If one or more of these inputs are placed in parallel, however, additional
                     logic buffers may be required to guarantee correct operation.

                     For static inputs tied high or low, the relevant input pin should be tied directly to
                     GND or VDDIO.

X3288,
XS1-L10A-128-QF124 Datasheet                                                                       54

G JTAG, xSCOPE and Debugging

                     If you intend to design a board that can be used with the XMOS toolchain and
                     xTAG debugger, you will need an xSYS header on your board. Figure 32 shows a
                     decision diagram which explains what type of xSYS connectivity you need. The
                     three subsections below explain the options in detail.

                                          YES  Is debugging          NO

                                               required?

               YES  Is xSCOPE             NO                         YES  Does the SPI      NO

                    required                                              flash need to be

                                                                          programmed?

                                     YES  Is fast printf   NO

                                               required ?

  Figure 32:   Use full xSYS header            Use JTAG xSYS header       No xSYS header required
                    See section 3                     See section 2               See section 1
    Decision
diagram for

    the xSYS
       header

               G.1 No xSYS header

               The use of an xSYS header is optional, and may not be required for volume
               production designs. However, the XMOS toolchain expects the xSYS header; if you
               do not have an xSYS header then you must provide your own method for writing to
               flash/OTP and for debugging.

               G.2 JTAG-only xSYS header

               The xSYS header connects to an xTAG debugger, which has a 20-pin 0.1" female
               IDC header. The design will hence need a male IDC header. We advise to use a
               boxed header to guard against incorrect plug-ins. If you use a 90 degree angled
               header, make sure that pins 2, 4, 6, ..., 20 are along the edge of the PCB.

               Connect pins 4, 8, 12, 16, 20 of the xSYS header to ground, and then connect:

                TDI to pin 5 of the xSYS header

                TMS to pin 7 of the xSYS header

                TCK to pin 9 of the xSYS header

                DEBUG_N to pin 11 of the xSYS header

X3288,
XS1-L10A-128-QF124 Datasheet                                                                                  55

         TDO to pin 13 of the xSYS header

         RST_N and TRST_N to pin 15 of the xSYS header

         If MODE2 is configured high, connect MODE2 to pin 3 of the xSYS header. Do
           not connect to VDDIO.

         If MODE3 is configured high, connect MODE3 to pin 3 of the xSYS header. Do
           not connect to VDDIO.

        The RST_N net should be open-drain, active-low, and have a pull-up to VDDIO.

        G.3 Full xSYS header

        For a full xSYS header you will need to connect the pins as discussed in Section G.2,

        and then connect a 2-wire xCONNECT Link to the xSYS header. The links can be

        found in the Signal description table (Section 4): they are labelled XLA, XLB, etc in

        the function column. The 2-wire link comprises two inputs and outputs, labelled
                0       0
        1    ,  out  ,  in  ,  and  1in ,  .  For  example,  if  you  choose  to  use  XLB  of  tile  0  for  xSCOPE
        out
        I/O, you need to connect up XLB1out, XLB0out, XLB0in, XLB1in as follows:

         XLB1out (X0D16) to pin 6 of the xSYS header with a 33R series resistor close to
           the device.

         XLB0out (X0D17) to pin 10 of the xSYS header with a 33R series resistor close to
           the device.

         XLB0in (X0D18) to pin 14 of the xSYS header.

         XLB1in (X0D19) to pin 18 of the xSYS header.

X3288,
XS1-L10A-128-QF124 Datasheet                                                               56

H Schematics Design Check List

        This section is a checklist for use by schematics designers using the
        XS1-L10A-128-QF124. Each of the following sections contains items to
        check for each design.

        H.1 Power supplies

                      VDDIO supply is within specification (3.0V - 3.6V) before the VDD
                     (core) supply is turned on. Specifically, the VDDIO supply is within
                      specification before VDD (core) reaches 0.4V (Section 10).

        The VDD (core) supply ramps monotonically (rises constantly) from 0V
        to its final value (0.95V - 1.05V) within 10ms (Section 10).

        The VDD (core) supply is capable of supplying 600mA (Section 10).

        PLL_AVDD is filtered    with  a  low  pass  filter,  for  example  an  RC  filter,      .
        see Section 10

        The PCU_VDD pin is connected to the VDD supply and PCU_VDDIO is
        connected to the VDDIO supply (Section 10).

        H.2 Power supply decoupling

                      The design has multiple decoupling capacitors per supply, for example
                      at least four0402 or 0603 size surface mount capacitors of 100nF in
                     value, per supply (Section 10).

                      A bulk decoupling capacitor of at least 10uF is placed on each supply
                     (Section 10).

        H.3 Power on reset

                      The RST_N and TRST_Npins are asserted (low) during or after power
                      up. The device is not used until these resets have taken place.
                     As the errata in the datasheets show, the internal pull-ups on these two
                      pins can occasionally provide stronger than normal pull-up currents.
                      For this reason, an RC type reset circuit is discouraged as behavior
                     would be unpredictable. A voltage supervisor type reset device is
                      recommended to guarantee a good reset. This also has the benefit of
                      resetting the system should the relevant supply go out of specification.

X3288,
XS1-L10A-128-QF124 Datasheet  57

        H.4 Clock

                      The CLK input pin is supplied with a clock with monotonic rising edges
                      and low jitter.

                      The PCU_CLK pin is supplied with a clock, for example it is tied to the
                      main CLK (Section 9.1).

                      The PCU_WAKE and PCU_GATE pins should be left unconnected (Sec-
                      tion 9.1).

                      Pins MODE0 and MODE1 are set to the correct value for the chosen
                      oscillator frequency. The MODE settings are shown in the Oscillator
                      section, Section 6. If you have a choice between two values, choose
                      the value with the highest multiplier ratio since that will boot faster.

        H.5 USB ULPI Mode

        This section can be skipped if you do not have an external USB PHY.

                      If using ULPI, the ULPI signals are connected to specific ports as shown
                      in Section E.

                      If using ULPI, the ports that are used internally are not connected,
                      see Section E. (Note that this limitation only applies when the ULPI is
                      enabled, they can still be used before or after the ULPI is being used.)

        H.6 Boot

                      The device is connected to a SPI flash for booting, connected to X0D0,
                      X0D01, X0D10, and X0D11 (Section 7). If not, you must boot the
                      device through OTP or JTAG.

                      The device that is connected to flash has both MODE2 and MODE3 NC
                      (Section 7). MODE4 is set in accordance with Section 7.

                      The SPI flash that you have chosen is supported by xflash, or you have
                      created a specification file for it.

        H.7 JTAG, XScope, and debugging

                      You have decided as to whether you need an XSYS header or not
                      (Section G)

                      If you included an XSYS header, you connected pin 3 to any
                      MODE2/MODE3 pin that would otherwise be NC (Section G).

X3288,
XS1-L10A-128-QF124 Datasheet  58

                      If you have not included an XSYS header, you have devised a method
                      to program the SPI-flash or OTP (Section G).

        H.8 GPIO

                      You have not mapped both inputs and outputs to the same multi-bit
                      port.

        H.9 Multi device designs
        Skip this section if your design only includes a single XMOS device.

                      One device is connected to a SPI flash for booting.

                      Devices that boot from link have MODE2 grounded and MODE3 NC.
                     These device must have link XLB connected to a device to boot from
                     (see 7).

                      If you included an XSYS header, you have included buffers for RST_N,
                     TRST_N, TMS, TCK, MODE2, and MODE3 (Section F).

X3288,
XS1-L10A-128-QF124 Datasheet    59

I PCB Layout Design Check List

                      This section is a checklist for use by PCB designers using the XS1-L10A-
                     128-QF124. Each of the following sections contains items to check for
                      each design.

        I.1 Land pattern and solder stencil

                      You have used a land pattern suitable for the small QFN pads. (Sec-
                      tion 10.1)

                      You have used a solder stencil with the correct aperture and thinness.
                     (Section 10.1)

        I.2 Ground Plane

                      Multiple vias (eg, 9) have been used to connect the center pad to the
                      PCB ground plane. These minimize impedance and conduct heat away
                      from the device. (Section 10.3).

                      Other than ground vias, there are no (or only a few) vias underneath
                      or closely around the device. This create a good, solid, ground plane.

        I.3 Power supply decoupling

                      The decoupling capacitors are all placed close to a supply pin (Sec-
                      tion 10).

                      The decoupling capacitors are spaced around the device (Section 10).

                      The ground side of each decoupling capacitor has a direct path back
                      to the center ground of the device.

        I.4 PLL_AVDD

                      The PLL_AVDD filter (especially the capacitor) is placed close to the
                      PLL_AVDD pin (Section 10).

X3288,
XS1-L10A-128-QF124 Datasheet                                                             60

J Associated Design Documentation

Document Title                     Information                          Document Number
Estimating Power Consumption For   Power consumption                    X4271
XS1-L Devices
Programming XC on XMOS Devices     Timers, ports, clocks, cores and     X9577
                                   channels                             X3766
xTIMEcomposer User Guide
                                   Compilers, assembler and
                                   linker/mapper

                                   Timing analyzer, xScope, debugger

                                   Flash and OTP programming utilities

K Related Documentation

Document Title                     Information                          Document Number
The XMOS XS1 Architecture          ISA manual                           X7879
XS1 Port I/O Timing                Port timings                         X5821
xCONNECT Architecture              Link, switch and system information  X4249
XS1-L Link Performance and Design  Link timings                         X2999
Guidelines
XS1-L Clock Frequency Control      Advanced clock control               X1433
XS1-L Active Power Conservation    Low-power mode during idle           X7411

X3288,
XS1-L10A-128-QF124 Datasheet  61

L Revision History

Date        Description
2013-01-30  New datasheet - revised part numbering
2013-02-26  New multicore microcontroller introduction
            Moved configuration sections to appendices
2013-07-19  Updated Features list with available ports and links - Section 2
            Simplified link bits in Signal Description - Section 4
2013-09-16  New JTAG, xSCOPE and Debugging appendix - Section G
2013-12-09  New Schematics Design Check List - Section H
2013-12-17  New PCB Layout Design Check List - Section I
2014-03-25  Removed references to PCU. Pins set to GND - Section 3
2014-06-25  Added Industrial Ambient Temperature - Section 11.1
            Added references to PCU - Section 3 and 9.1
            Updated BOTTOM VIEW in mechanical drawing - Section 12
            Added PCU_GATE, PCU_CLK, PCU_VDD, PCU_VDDIO to Schematics Checklist -
            Section H

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X3288,
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