电子工程世界电子工程世界电子工程世界

产品描述

搜索

XS1-L01A-LQ64-C4-THS

器件型号:XS1-L01A-LQ64-C4-THS
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:XMOS
厂商官网:http://www.xmos.com/
标准:  
下载文档

器件描述

IC mcu 32bit 64kb sram 64lqfp

参数
Datasheets:
XS1-L01A-LQ64 Datasheet:
xCORE MMCU Overview:
xCORE General Purpose Brief:
XS1-L System Spec:
Product Photos:
64-LQFP(pad):
64-LQFP EPad:
PCN Part Number:
XS1 Series 06/Feb/2013 :
Standard Package : 160
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: XS1
Packaging : Tray
Core Processor: XCore
Core Size: 32-Bit 8-Core
Speed: 400MIPS
Connectivity: Configurable
Peripherals: -
Number of I/O: 36
Program Memory Size: 64KB (16K x 32)
Program Memory Type: SRAM
EEPROM Size: -
RAM Size: -
Voltage - Supply (Vcc/Vdd): 0.95 V ~ 3.6 V
Data Converters: -
Oscillator Type: External
Operating Temperature: 0°C ~ 70°C
Package / Case: 64-LQFP Exposed Pad
Supplier Device Package: 64-LQFP (10x10)
Other Names: 880-1021

XS1-L01A-LQ64-C4-THS器件文档内容

XS1-L01A-LQ64 Datasheet

2012/10/15                        Document Number: X1135,
XMOS 2012, All Rights Reserved
XS1-L01A-LQ64 Datasheet  1

Table of Contents

    1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
    2 Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
    3 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
    4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
    5 Product Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
    6 DC and Switching Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    7 Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    8 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    9 Development Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    10 Addendum: XMOS USB Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    11 Device Errata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    12 Associated Design Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
    13 Related Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
    14 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

TO OUR VALUED CUSTOMERS

It is our intention to provide you with accurate and comprehensive documentation for the hardware and
software components used in this product. To subscribe to receive updates, visit http://www.xmos.com/.
XMOS Ltd. is the owner or licensee of the information in this document and is providing it to you "AS IS" with
no warranty of any kind, express or implied and shall have no liability in relation to its use. XMOS Ltd. makes
no representation that the information, or any particular implementation thereof, is or will be free from any
claims of infringement and again, shall have no liability in relation to any such claims.
XMOS and the XMOS logo are registered trademarks of XMOS Ltd in the United Kingdom and other countries,
and may not be used without written permission. Company and product names mentioned in this document
are the trademarks or registered trademarks of their respective owners.

X1135,
XS1-L01A-LQ64 Datasheet  2

1 Features

Single-Tile Multicore Microcontroller with Advanced Multi-Core RISC Architecture
    Up to 500 MIPS shared between up to 8 real-time logical cores
    Each logical core has:
      -- Guaranteed throughput of between 1/4 and 1/8 of tile MIPS
      -- 16x32bit dedicated registers
    159 high-density 16/32-bit instructions
      -- All have single clock-cycle execution (except for divide)
      -- 32x3264-bit MAC instructions for DSP, arithmetic and user-definable cryptographic
           functions

Programmable I/O
    36 general-purpose I/O pins, configurable as input or output
    Port sampling rates of up to 60 MHz with respect to an external clock
    32 channel ends for communication with other cores, on or off-chip

Memory
    64KB internal single-cycle SRAM for code and data storage
    8KB internal OTP for application boot code

JTAG Module for On-Chip Debug
Security Features

    Programming lock disables debug and prevents read-back of memory contents
    AES bootloader ensures secrecy of IP held on external flash memory

Ambient Temperature Range
    Commercial qualification: 0 C to 70 C
    Industrial qualification: -40 C to 85 C

Speed Grade
    5: 500 MIPS
    4: 400 MIPS

Power Consumption
    Active Mode
      -- 200 mA at 500 MHz (typical)
      -- 160 mA at 400 MHz (typical)
    Standby Mode
      -- 14 mA

64-pin LQFP package 0.5 mm pitch

X1135,
XS1-L01A-LQ64 Datasheet                                                                                                     3

2 Pin Configuration

                   64 X0D11
                        63 X0D12
                              62 X0D13
                                    61 VDD
                                         60 VDDIO
                                               59 X0D14
                                                     58 X0D15
                                                          57 X0D16
                                                                56 X0D17
                                                                      55 X0D18
                                                                           54 X0D19
                                                                                 53 VDDIO
                                                                                       52 VDD
                                                                                             51 X0D20
                                                                                                  50 X0D21
                                                                                                        49 X0D22

        X0D10 1          GND                                                                                      48 X0D23
        X0D09 2                                                                                                   47 X0D24
        X0D08 3                                                                                                   46 X0D25
                                                                                                                  45 X0D26
           VDD 4                                                                                                  44 X0D27
        X0D07 5                                                                                                   43 VDD
        VDDIO 6                                                                                                   42 X0D36
        X0D06 7                                                                                                   41 X0D37
        RST_N 8                                                                                                   40 VDDIO
                                                                                                                  39 X0D38
            CLK 9                                                                                                 38 X0D39
        X0D05 10                                                                                                  37 VDD
        X0D04 11                                                                                                  36 X0D32
        X0D03 12                                                                                                  35 X0D33
                                                                                                                  34 X0D34
           VDD 13                                                                                                 33 X0D35
        X0D02 14
        X0D01 15
        X0D00 16

                   DEBUG_N 17
                        VDDIO 18

                              PLL_AGND 19
                                    PLL_AVDD 20

                                         VDD 21
                                               MODE[0] 22
                                                     MODE[1] 23
                                                          MODE[2] 24
                                                                MODE[3] 25

                                                                      TRST_N 26
                                                                           TMS 27
                                                                                 VDD 28
                                                                                       TCK 29
                                                                                            TDI 30
                                                                                                  TDO 31

                                                                                                        VDDIO 32

X1135,
XS1-L01A-LQ64 Datasheet                                                                                            4

3 Signal Description

Module  Signal           Function                                                        Type   Active Properties
Power
PLL              PU=Pull Up, PD=Pull Down, ST=Schmitt Trigger Input, OT=Output Tristate, S=Switchable
JTAG
        GND              RS=Required for SPI boot (5.6), RU=Required for USB-enabled devices (10)
I/O                      Digital ground                                                  GND    --

        VDD              Digital tile power                                              PWR    --

        VDDIO            Digital I/O power                                               PWR    --

        PLL_AGND         Analog ground for PLL                                           PWR    --

        PLL_AVDD         Analog PLL power                                                GND    --

        RST_N            Global reset input                                              Input  Low  PU, ST

        CLK              PLL reference clock                                             Input  --   PD, ST

        MODE[3:0]        Boot mode select                                                Input  --   PU, ST

        TDI              Test data input                                                 Input  --   PU, ST

        TDO              Test data output                                                Output --   PD, OT

        TMS              Test mode select                                                Input  --   PU, ST

        TRST_N           Test reset input                                                Input  Low  PU, ST

        TCK              Test clock                                                      Input  --   PU, ST

        DEBUG_N          Multi-chip debug                                                I/O    Low

        X0D00                                   P1A0                                     I/O    --   PDS, RS
        X0D01                                                                                        PDS, RS
        X0D02            XXXXLLLLAAAA45352512obobobbo/5b P1B0  P4A0 P8A0 P16A0   P32A20  I/O    --   PDS, RU
        X0D03                                                  P4A1 P8A1 P16A1   P32A21  I/O    --   PDS, RU
        X0D04                                                  P4B0 P8A2 P16A2   P32A22  I/O    --   PDS, RU
                                                                                         I/O    --
        X0D05                                                                                        PDS, RU
                         XLA02bo/5b                            P4B1 P8A3 P16A3 P32A23    I/O    --
        X0D06                                                                                        PDS, RU
                         XLA02bi /5b                           P4B2 P8A4 P16A4 P32A24    I/O    --
        X0D07                                                                                        PDS, RU
                         XLA12bi /5b                           P4B3 P8A5 P16A5 P32A25    I/O    --
        X0D08                                                                                        PDS, RU
        X0D09            XXXLLLAAA253545ibibib           P4A2 P8A6 P16A6         P32A26  I/O    --   PDS, RU
        X0D10                                                                    P32A27              PDS, RS
        X0D11                                            P4A3 P8A7 P16A7                 I/O    --   PDS, RS
        X0D12                                   P1C0                                     I/O    --   PDS, RU
        X0D13                                   P1D0                                     I/O    --   PDS, RU
        X0D14                                                                                        PDS, RU
        X0D15                                   P1E0                                     I/O    --   PDS, RU
        X0D16                                                                                        PDS, RU
                         XXXXLLLLBBBB45352512obobobbo/5b P1F0  P4C0 P8B0  P16A8 P32A28   I/O    --
        X0D17                                                  P4C1 P8B1  P16A9 P32A29   I/O    --   PDS, RU
                                                               P4D0 P8B2  P16A10         I/O    --
        X0D18                                                                            I/O    --   PDS, RU

        X0D19            XLB02bo/5b                            P4D1 P8B3 P16A11          I/O    --   PDS, RU

        X0D20            XLB02bi /5b                           P4D2 P8B4 P16A12          I/O    --   PDS, RU
        X0D21                                                                                        PDS, RU
        X0D22            XLB12bi /5b                           P4D3 P8B5 P16A13          I/O    --   PDS, RU
        X0D23                                                                                        PDS, RU
        X0D24            XXXLLLBBB253545ibibib           P4C2 P8B6 P16A14 P32A30         I/O    --   PDS
        X0D25                                                                                        PDS
        X0D26                                            P4C3 P8B7 P16A15 P32A31         I/O    --   PDS, RU
        X0D27                                   P1G0                                     I/O    --   PDS, RU
        X0D32                                   P1H0                                     I/O    --   PDS, RU
        X0D33                                                                                        PDS, RU
        X0D34                                   P1I0                                     I/O    --   PDS
        X0D35                                                                                        PDS
        X0D36                                   P1J0                                     I/O    --   PDS
        X0D37                                                                                        PDS, RU
        X0D38                                                  P4E0 P8C0 P16B0           I/O    --   PDS, RU
        X0D39                                                                                        PDS, RU
                                                               P4E1 P8C1 P16B1           I/O    --

                                                               P4E2 P8C6 P16B6           I/O    --

                                                               P4E3 P8C7 P16B7           I/O    --

                                                P1K0                                     I/O    --

                                                P1L0                                     I/O    --

                                                P1M0           P8D0 P16B8                I/O    --

                                                P1N0           P8D1 P16B9                I/O    --

                                                P1O0           P8D2 P16B10               I/O    --

                                                P1P0           P8D3 P16B11               I/O    --

X1135,
XS1-L01A-LQ64 Datasheet                                                                                                                            5

4 Block Diagram

             X0D00      XLA   1A                4A Port 4B 4A  Port 8A                      Core 0
             X0D01            1B                                                           Core 1
             X0D02                                                     Port 16A  Port 32A  Core 2
             X0D03            1C                                                           Core 3
             X0D04    XLB   1D                4C Port 4D 4C  Port 8B                      Core 4                   32 Channel Ends
             X0D05          1E                                                            Core 5                             Switch
             X0D06                                                                         Core 6                                       Switch
             X0D07            1F                                                           Core 7
             X0D08                             Port 4E
             X0D09            1G                       Port 8C                                        64KB SRAM
             X0D10          1H                                                                             JTAG
             X0D11           1I                                        Port 16B
             X0D12           1J                                                                         Boot ROM
             X0D13                                            Port 8D                              Security Register
             X0D14                
             X0D15                                                                                     8KB OTP
             X0D16                
             X0D17                
             X0D18          1K
             X0D19          1L
             X0D20          1M
             X0D21          1N
             X0D22          1O
             X0D23           1P
             X0D24                 6 Clock Blocks
             X0D25
             X0D26                     10 Timers
             X0D27                      4 Locks
             X0D32
             X0D33                7 Synchronizers
             X0D34
             X0D35                          PLL
             X0D36
             X0D37
             X0D38
             X0D39

                  TDI
                 TDO
                 TCK
                 TMS
            TRST_N
         DEBUG_N

        PLL_AVDD
        PLL_AGND

                 CLK
              RST_N
        MODE[3:0]

        VDD

        VDDIO

        GND              X0

X1135,
XS1-L01A-LQ64 Datasheet                                               6

5 Product Overview

                 The XMOS XS1-L01A-LQ64 is a powerful device that provides a simple design
                 process and highly-flexible solution to many applications. The device consists
                 of a single xCORE Tile, which comprises a flexible multicore microcontroller
                 with tightly integrated I/O and on-chip memory. The processor runs mutiple
                 tasks simultaneously using logical cores, each of which is guaranteed a slice of
                 processing power and can execute computational code, control software and I/O
                 interfaces. Logical cores use channels to exchange data within a tile or across tiles.
                 Multiple devices can be deployed and connected using an integrated switching
                 network, enabling more resources to be added to a design. The I/O pins are
                 driven using intelligent ports that can serialize data, interpret strobe signals and
                 wait for scheduled times or events, making the device ideal for real-time control
                 applications.

                 The device can be configured using a set of software components that are rapidly
                 customized and composed. XMOS provides source code libraries for many standard
                 components. The device can be programmed using high-level languages such as
                 C/C++ and XMOS-originated extensions to C, called XC, that simplify the control
                 over concurrency, I/O and time.

                 The XMOS toolchain includes compilers, a simulator, debugger and static timing
                 analyzer. The combination of real-time software, a compiler and timing analyzer
                 enables the programmer to close timings on components of the design without a
                 detailed understanding of the hardware characteristics.

                 5.1 Logical cores, Synchronizers and Locks

                 The xCORE Tile has up to eight active logical cores, which issue instructions down
                 a shared four-stage pipeline. Instructions from the active cores are issued round-
                 robin. If up to four logical cores are active, each core is allocated a quarter of the
                 processing cycles. If more than four logical cores are active, each core is allocated
                 at least 1/n cycles (for n cores). Figure 1 shows the guaranteed core performance
                 depending on the number of cores used.

                 Speed Grade     Minimum MIPS per core (for n cores)

     Figure 1:   400 MHz      1  2  3  4  5  678
                 500 MHz
           Core               100 100 100 100 80 67 57 50
performance
                              125 125 125 125 100 83 71 63

                 There is no way that the performance of a logical core can be reduced below these
                 predicted levels. Because cores may be delayed on I/O, however, their unused
                 processing cycles can be taken by other cores. This means that for more than
                 four logical cores, the performance of each core is often higher than the predicted
                 minimum.

X1135,
XS1-L01A-LQ64 Datasheet                                                        7

        5.2 Channel Ends, Links and Switch

        Logical cores communicate using point-to-point connections formed between two
        channel ends. Between tiles, channel communications are implemented over
        xConnect Links and routed through switches. The links operate in either 2bit/di-
        rection or 5bit/direction mode, depending on the amount of bandwidth required.
        Circuit switched, streaming and packet switched data can both be supported effi-
        ciently. Streams provide the fastest possible data rates between xCORE Tiles (up to
        250 MBit/s), but each stream requires a single link to be reserved between switches
        on two tiles. All packet communications can be multiplexed onto a single link. A
        total of four 5bit links are available between both cores.

        Information on the supported routing topologies that can be used to connect
        multiple devices together can be found in the XS1-L Link Performance and Design
        Guide, X2999.

        5.3 Ports and Clock Blocks

        Ports provide an interface between the logical cores and I/O pins. All pins of a port
        provide either output or input. Signals in different directions cannot be mapped
        onto the same port.

        The operation of each port is synchronized to a clock block. A clock block can be
        connected to an external clock input, or it can be run from the divided reference
        clock. A clock block can also output its signal to a pin. On reset, each port is
        connected to clock block 0, which runs from the xCORE Tile reference clock.

        The ports and links are multiplexed, allowing the pins to be configured for use by
        ports of different widths or links. If an xConnect Link is enabled, the pins of the
        underlying ports are disabled. If a port is enabled, it overrules ports with higher
        widths that share the same pins. The pins on the wider port that are not shared
        remain available for use when the narrower port is enabled. Ports always operate
        at their specified width, even if they share pins with another port.

        5.4 Timers

        Timers are 32-bit counters that are relative to the xCORE Tile reference clock. A
        timer is defined to tick every 10 ns. This value is derived from the reference clock,
        which is configured to tick at 100 MHz by default.

        5.5 PLL

        The PLL creates a high-speed clock that is used for the switch, tile, and reference
        clock. The PLL multiplication value is selected through the two MODE pins, and
        can be changed by software to speed up the tile or use less power. The MODE pins
        are set as shown in Figure 2:

        Figure 2 also lists the values of OD, F and R, which are the registers that define
        the ratio of the tile frequency to the oscillator frequency:

                         Fcor e  =  Fosc    F  +  1       1           1
                                                2           +        OD +
                                                         R     1            1

X1135,
XS1-L01A-LQ64 Datasheet                                                                                            8

                    Oscillator  MODE                        Tile                  PLL Ratio          PLL settings

                   Frequency    10                     Frequency                       30.75         OD  FR
                    5-13 MHz    00                 130-399.75 MHz                           20
      Figure 2:                 11                 260-400.00 MHz                                    1 122 0
                  13-20 MHz     10                 167-400.00 MHz                        8.33
PLL multiplier    20-48 MHz     01                 196-400.00 MHz                             4      2 119 0
    values and   48-100 MHz
   MODE pins                                                                                         2 49 0

                                                                                                     2 23 0

                 OD, F and R must be chosen so that 0  R  63, 0  F  4095, 0  OD  7, and
                 2b6y0wMriHtinzgtoFotshcedFig+2i1tal nRo+1d1eP1LL.3cGoHnfizg. uTrhaetiOonDr,eFg,isatnedr. R values can be modified

                 The MODE pins must be held at a static value until the third rising edge of the
                 system clock following the deassertion of the system reset.

                 For 500 MHz parts, once booted, the PLL must be reprogrammed to provide this
                 tile frequency. The XMOS tools perform this operation by default.

                 Further details on configuring the clock can be found in the XS1-L Clock Frequency
                 Control document, X1433.

                 5.6 Boot ROM

                 The xCORE Tile boot procedure is illustrated in Figure 3. In normal usage,
                 MODE[3:2] controls the boot source according to the table in Figure 4. If bit
                 5 of the security register (see 5.7.1) is set, the device boots from OTP.

                                                                                 Start

                 Boot ROM                          Primary boot

                                Security Register                             No
                                                   Bit [5] set
                                         OTP
                                                   Yes
Figure 3:
        Boot                                       Copy OTP contents              Boot according to
                                                     to base of SRAM              boot source pins
procedure
                                                   Execute program

X1135,
XS1-L01A-LQ64 Datasheet                                                                                         9

                 MODE[3] MODE[2] Boot Source

                 0       0  None: Device waits to be booted via JTAG

                 0       1  Reserved

                 1       0  xConnect Link B

                            SPI       Signal Description
                            PinA

                 1       1  X0D00 MISO Master In Slave Out (Data)

    Figure 4:               X0D01 SS          Slave Select

Boot source                 X0D10 SCLK Clock
           pins
                            X0D11 MOSI Master Out Slave In (Data)

                 A The pins used for SPI boot are hardcoded in the boot ROM and cannot be changed. An SPI boot
                     program can be burned into OTP and used at any time.

                 5.7 OTP

                 The xCORE Tile integrates 8 KB one-time programmable (OTP) memory along with
                 a security register that configures system wide security features. The OTP holds
                 data in 2k rows x 32-bit configuration which can be used to implement secure
                 bootloaders and store encryption keys. Data for the security register is loaded
                 from the OTP on power up. All additional data in OTP is copied from the OTP to
                 SRAM and executed first on the processor.

                 5.7.1 Security Register

                 The security register enables the following security features:

                  Secure Boot: The xCORE Tile is forced to boot from address 0 of the OTP,
                    allowing the xCORE Tile boot ROM to be bypassed (see 5.6). This feature can
                    be used to implement a secure bootloader which loads an encrypted image from
                    external flash, decrypts and CRC checks it with the processor, and discontinues
                    the boot process if the decryption or CRC check fails. XMOS provides a default
                    secure bootloader that can be written to the OTP along with secret decryption
                    keys.

                  Disable JTAG: The JTAG interface is disabled, making it impossible for the tile
                    state or memory content to be accessed via the JTAG interface.

                  Disable Link access: Other tiles are forbidden access to the processor state via
                    the system switch.
                    Disabling both JTAG and Link access transforms an xCORE Tile into a "secure
                    island" with other tiles free for non-secure user application code.

                  Disable Global Debug access: Disables access to the DEBUG_N pin.

X1135,
XS1-L01A-LQ64 Datasheet                               10

             OTP Master and Sector Lock: Further access to the OTP is prevented by setting
                the master lock. Locks can also be applied to each of the four OTP sectors
                individually.

             These security features provide a strong level of protection and are sufficient for
             providing strong IP security.

             5.8 SRAM

             The xCORE Tile integrates a single 64 KB SRAM bank for both instructions and
             data. All internal memory is 32 bits wide, and instructions are either 16-bit or
             32-bit. Byte (8-bit), half-word (16-bit) or word (32-bit) accesses are supported and
             are executed within one tile clock cycle. There is no dedicated external memory
             interface, although data memory can be expanded through appropriate use of the
             ports.

             5.9 JTAG

             The JTAG module can be used for loading programs, boundary scan testing, in-
             circuit source-level debugging and programming the OTP memory.

                              BS TAP   CHIP TAP

             TDI         TDI  TDO TDI  TDO       TDO

  Figure 5:         TCK
                    TMS
JTAG chain     TRST_N
  structure  DEBUG_N

             The JTAG chain structure is illustrated in Figure 5. Directly after reset, two TAP
             controllers are present in the JTAG chain: the boundary scan TAP and the chip TAP.
             The boundary scan TAP is a standard 1149.1 compliant TAP that can be used for
             boundary scan of the I/O pins. The chip TAP provides access into the xCORE Tile,
             switch and OTP for loading code and debugging.

             The TRST_N pin must be asserted low during and after power up for 100 ns. If JTAG
             is not required, the TRST_N pin can be tied to ground to hold the JTAG module in
             reset.

             The DEBUG_N pin is used to synchronize the debugging of multiple xCORE Tiles.
             This pin can operate in both output and input mode. In output mode and when
             configured to do so, DEBUG_N is driven low by the device when the processor hits
             a debug break point. Prior to this point the pin will be tri-stated. In input mode
             and when configured to do so, driving this pin low will put the xCORE Tile into
             debug mode. Software can set the behavior of the xCORE Tile based on this pin.

X1135,
XS1-L01A-LQ64 Datasheet                                                                               11

               This pin should have an external pull up of 4K7-47K  or left not connected in
               single core applications.

               The JTAG device identification register can be read by using the IDCODE instruction.
               Its contents are specified in Figure 6.

    Figure 6:  Bit31                     Device Identification Register                               Bit0

      IDCODE   Version                   Part Number                        Manufacturer Identity     1
return value
               00000000000000000010011000110011

                      0  0            0               0  2               6                 3       3

               The JTAG usercode register can be read by using the USERCODE instruction. Its
               contents are specified in Figure 7. The OTP User ID field is read from bits [22:31]
               of the security register (all zero on unprogrammed devices).

    Figure 7:  Bit31                                  Usercode Register                               Bit0

  USERCODE               OTP User ID     Unused                          Silicon Revision
return value
               00000000000000101000000000000000

                      0  0            0               2  8               0                 0       0

               5.10 Power Supplies

               The device has the following types of power supply pins:

                VDD pins for the xCORE Tile tile
                VDDIO pins for the I/O lines
                PLL_AVDD pins for the PLL
               Several pins of each type are provided to minimize the effect of inductance within
               the package, all of which must be connected. The power supplies must be brought
               up monotonically and input voltages must not exceed specification at any time.

               The VDD supply must ramp from 0 V to its final value within 10 ms to ensure
               correct startup.

               The VDDIO supply must ramp to its final value before VDD reaches 0.4 V.

               The PLL_AVDD supply should be separated from the other noisier supplies on
               the board. The PLL requires a very clean power supply, and a low pass filter (for
               example, a 4.7  resistor and 100 nF multi-layer ceramic capacitor) is recommended
               on this pin.

               The following ground pins are provided:

                PLL_AGND for PLL_AVDD
                GND for all other supplies
               All ground pins must be connected directly to the board ground.

X1135,
XS1-L01A-LQ64 Datasheet  12

        The VDD and VDDIO supplies should be decoupled close to the chip by several
        100 nF low inductance multi-layer ceramic capacitors between the supplies and
        GND (for example, 4x100nF 0402 low inductance MLCCs per supply rail). The
        ground side of the decoupling capacitors should have as short a path back to the
        GND pins as possible. A bulk decoupling capacitor of at least 10 uF should be
        placed on each of these supplies.

        RST_N is an active-low asynchronous-assertion global reset signal. Following a
        reset, the PLL re-establishes lock after which the device boots up according to the
        boot mode (see 5.6). RST_N and must be asserted low during and after power up
        for 100 ns.

X1135,
XS1-L01A-LQ64 Datasheet                                                                 13

6 DC and Switching Characteristics

                   6.1 Operating Conditions

                   Symbol    Parameter                 MIN    TYP   MAX    UNITS  Notes
                   VDD                                 0.95   1.00  1.05   V
                   VDDIO     Tile DC supply voltage    3.00   3.30  3.60   V
                   PLL_AVDD                            0.95   1.00  1.05   V
                   Cl        I/O supply voltage                            pF
                                                                       25
                   Ta        PLL analog supply
                                                       0            70 C
                   Tj        xCORE Tile I/O load
                   Tstg      capacitance               -40          85 C

  Figure 8:                  Ambient operating                      125 C
                             temperature (Commercial)
Operating                                              -65          150 C
conditions                   Ambient operating
                             temperature (Industrial)

                             Junction temperature

                             Storage temperature

                   6.2 DC Characteristics

                   Symbol Parameter                    MIN TYP MAX UNITS Notes

                   V(IH)     Input high voltage        2.00         3.60 V        A

                   V(IL)     Input low voltage         -0.30        0.70 V        A

                   V(OH)     Output high voltage       2.70                V      B, C

      Figure 9:    V(OL)     Output low voltage                     0.60 V        B, C

DC character-      R(PU)     Pull-up resistance               35K                 D
           istics
                   R(PD)     Pull-down resistance             35K                 D

                   A All pins except power supply pins.

                   B Ports 1A, 1D, 1E, 1H, 1I, 1J, 1K and 1L are nominal 8 mA drivers, the remainder of the
                       general-purpose I/Os are 4 mA.

                   C Measured with 4 mA drivers sourcing 4 mA, 8 mA drivers sourcing 8 mA.

                   D Used to guarantee logic state for an I/O when high impedance. The internal pull-ups/pull-downs
                       should not be used to pull external circuitry.

                   6.3 ESD Stress Voltage

Figure 10:         Symbol    Parameter                  MIN   TYP   MAX    UNITS  Notes
                   HBM       Human body model          -2.00        2.00   KV
ESD stress         MM        Machine model             -200          200   V
    voltage

X1135,
XS1-L01A-LQ64 Datasheet                                                                                       14

               6.4 Reset Timing

               Symbol Parameters                          MIN TYP                  MAX  UNITS     Notes
                                                                                   150  s        A
   Figure 11:  T(RST) Reset pulse width                   5                             s
Reset timing
               T(INIT) Initialization time

               A Shows the time taken to start booting after RST_N has gone high.

               6.5 Power Consumption

               Symbol    Parameter                        MIN TYP MAX UNITS                    Notes

               I(DDCQ) Quiescent VDD current                 14                    mA          A, B, C

               PD        Tile power dissipation              450                   W/MIPS A, D, E, F

               IDD       Active VDD current (Speed Grade     160 330 mA                        A, G
                         4)

Figure 12:              Active VDD current (Speed Grade     200 330 mA                        A, H
                         5)
xCORE Tile
    currents   I(ADDPLL) PLL_AVDD current                         7                mA          I

               A Use for budgetary purposes only.
               B Assumes typical tile and I/O voltages with no switching activity.
               C Includes PLL current.
               D Assumes typical tile and I/O voltages with nominal switching activity.
               E Assumes 1 MHz = 1 MIPS.
               F PD(TYP) value is the usage power consumption under typical operating conditions.
               G Measurement conditions: VDD = 1.0 V, VDDIO = 3.3 V, 25 C, 400 MHz, average device resource

                   usage.
               H Measurement conditions: VDD = 1.0 V, VDDIO = 3.3 V, 25 C, 500 MHz, average device resource

                   usage.
               I PLL_AVDD = 1.0 V

               The tile power consumption of the device is highly application dependent and
               should be used for budgetary purposes only.

               More detailed power analysis can be found in the XS1-L Power Consumption
               document, X2999.

X1135,
XS1-L01A-LQ64 Datasheet                                                                                  15

                  6.6 Clock

                  Symbol Parameter                           MIN                  TYP  MAX  UNITS    Notes
                                                                                  20   100  MHz
                  f       Frequency                          4.22                           V/ns     A
                                                                                       2    %        B
                  SR      Slew rate                          0.10                      400  MHz      B

                  TJ(LT)  Long term jitter (pk-pk)                                     500  MHz

                  f(MAX)  Processor clock frequency (Speed
                          Grade 4)
Figure 13:
       Clock              Processor clock frequency (Speed
                          Grade 5)

                  A Percentage of CLK period.
                  B Assumes typical tile and I/O voltages with nominal activity.

                  Further details can be found in the XS1-L Clock Frequency Control document,
                  X1433.

                  6.7 xCORE Tile I/O AC Characteristics

                  Symbol        Parameter                                         MIN TYP MAX UNITS  Notes
                  T(XOVALID)
                  T(XOINVALID)  Input data valid window                           8         ns
                  T(XIFMAX)     Output data invalid window
  Figure 14:                    Rate at which data can be sampled                 9         ns
                                with respect to an external clock
I/O AC char-                                                                               60 MHz
  acteristics

                  The input valid window parameter relates to the capability of the device to capture
                  data input to the chip with respect to an external clock source. It is calculated as the
                  sum of the input setup time and input hold time with respect to the external clock
                  as measured at the pins. The output invalid window specifies the time for which
                  an output is invalid with respect to the external clock. Note that these parameters
                  are specified as a window rather than absolute numbers since the device provides
                  functionality to delay the incoming clock with respect to the incoming data.

                  Information on interfacing to high-speed synchronous interfaces can be found in
                  the XS1 Port I/O Timing document, X5821.

                  6.8 xConnect Link Performance

                  Symbol     Parameter                       MIN TYP MAX UNITS Notes

                  B(2blinkP) 2b link bandwidth (packetized)                            87   MBit/s A, B

   Figure 15:     B(5blinkP) 5b link bandwidth (packetized)                            217 MBit/s A, B

            Link  B(2blinkS) 2b link bandwidth (streaming)                             100 MBit/s B
performance
                  B(5blinkS) 5b link bandwidth (streaming)                             250 MBit/s B

                  A Assumes 32-byte packet in 3-byte header mode. Actual performance depends on size of the header
                      and payload.

                  B 7.5 ns symbol time.

X1135,
XS1-L01A-LQ64 Datasheet                                                                   16

              The asynchronous nature of links means that the relative phasing of CLK clocks is
              not important in a multi-clock system, providing each meets the required stability
              criteria.

              6.9 JTAG Timing

              Symbol Parameter                        MIN                TYP  MAX  UNITS  Notes
                                                                              18   MHz
              f(TCK_D) TCK frequency (debug)                                  10   MHz    A
                                                                                   ns     A
              f(TCK_B) TCK frequency (boundary scan)                          15   ns     B
                                                                                   ns
              T(SETUP) TDO to TCK setup time          5

  Figure 16:  T(HOLD) TDO to TCK hold time            5
JTAG timing
              T(DELAY) TCK to output delay

              A Timing applies to TMS and TDI inputs.
              B Timing applies to TDO output from negative edge of TCK.

              All JTAG operations are synchronous to TCK apart from the global asynchronous
              reset TRST_N.

X1135,
XS1-L01A-LQ64 Datasheet  17

7 Package Information

X1135,
XS1-L01A-LQ64 Datasheet                                                              18

                7.1 Part Marking

   Figure 17:   MCYYWWFN QS            Manufacturing date code
                 LLLLLL.LL             Qualification/Speed grade (optional)
Part marking
       scheme                          Lot code

8 Ordering Information

                Product Code           Marking   Qualification               Speed Grade
                XS1L01ALQ64C4                                             400 MHz
                XS1L01ALQ64C5       MCYYWWL1  Commercial                  500 MHz
                XS1L01ALQ64I4                                             400 MHz
    Figure 18:  XS1L01ALQ64I5       MCYYWWL1 C5 Commercial                500 MHz
                XS1L01ALQ64-C5-THS*
     Orderable                         MCYYWWL1 I4 Industrial                  500 MHz
part numbers
                                       MCYYWWL1 I5 Industrial

                                       MCYYWWL1 TH5 Commercial

                * MOQ and signed license agreement with XMOS required for access to
                Thesycon USB Audio Class 2.0 Production Driver (XS1-L1 Windows).

9 Development Tools

                XMOS provides a comprehensive suite of development tools. Source files, timing
                scripts and a board design file are input to the compiler toolchain which produces
                a binary executable. This executable file can be simulated, loaded onto the device
                and debugged over JTAG, programmed into flash memory on the board or written
                to OTP memory on the device. The tools can also encrypt the flash image and write
                the decrpytion key securely to OTP memory.

                The tools can be driven from either a graphical development environment or the
                command line and are supported on Windows, Linux and MacOS X. The tools are
                available at no cost from xmos.com/downloads. Information on using the tools is
                provided in a separate user guide, X1013.

X1135,
XS1-L01A-LQ64 Datasheet                                                    19

10 Addendum: XMOS USB Interface

              XMOS provides a low-level USB interface for connecting the device to a USB
              transceiver using the UTMI+ Low Pin Interface (ULPI). The ULPI signals must be
              connected to the pins named in Figure 19. Note also that some ports on the same
              tile are used internally and are not available for use when the USB driver is active
              (they are available otherwise).

              Pin    Signal       Pin    Signal        Pin    Signal
              XnD02               XnD12  ULPI_STP      XnD26
              XnD03  Unavailable  XnD13  ULPI_NXT      XnD27  Unavailable
              XnD04  when USB     XnD14  ULPI_DATA[0]  XnD28  when USB
              XnD05  active       XnD15  ULPI_DATA[1]  XnD29  active
              XnD06               XnD16  ULPI_DATA[2]  XnD30
              XnD07               XnD17  ULPI_DATA[3]  XnD31
              XnD08               XnD18  ULPI_DATA[4]  XnD32
              XnD09               XnD19  ULPI_DATA[5]  XnD33
                                  XnD20  ULPI_DATA[6]
  Figure 19:                      XnD21  ULPI_DATA[7]  XnD37  Unavailable
                                  XnD22  ULPI_DIR      XnD38  when USB
ULPI signals                      XnD23  ULPI_CLK      XnD39  active
provided by                                            XnD40
                                                       XnD41
   the XMOS                                            XnD42
  USB driver                                           XnD43

11 Device Errata

                     This section describes minor operational differences from the data sheet and
                     recommended workarounds. As device and documentation issues become known,
                     this section will be updated the document revised.

                     To guarantee a logic low is seen on the pins RST_N, DEBUG_N, MODE[3:0], TRST_N,
                     TMS, TCK and TDI, the driving circuit should present an impedance of less than
                     100  to ground. Usually this is not a problem for CMOS drivers driving single
                     inputs. If one or more of these inputs are placed in parallel, however, additional
                     logic buffers may be required to guarantee correct operation.

                     For static inputs tied high or low, the relevant input pin should be tied directly to
                     GND or VDDIO.

X1135,
XS1-L01A-LQ64 Datasheet                                                                  20

12 Associated Design Documentation

Document Title                     Information                          Document Number
XS1-L Hardware Design Checklist                                         X6277
Device Package User Guide          Board design checklist               X4979
                                   Land pattern, solder paste, ground
Estimating Power Consumption For   recommendations                      X4271
XS1-L Devices                      Power consumption
Programming XC on XMOS Devices
                                   Timers, ports, clocks, cores and     X9577
XMOS Tools User Guide              channels                             X1013

                                   Compilers, assembler and
                                   linker/mapper

                                   Timing analyzer and debugger

                                   Flash and OTP programming utilities

Example schematic diagrams detailing minimal system configurations are available from
   http://www.xmos.com/support/silicon.

13 Related Documentation

Document Title                     Information                          Document Number
The XMOS XS1 Architecture          ISA manual                           X7879
XS1 Port I/O Timing                Port timings                         X5821
XS1-L System Specification         Link, switch and system information  X2725
XS1-L Link Performance and Design  Link timings                         X2999
Guidelines
XS1-L Clock Frequency Control      Advanced clock control               X1433
XS1-L Active Power Conservation    Low-power mode during idle           X5512

X1135,
XS1-L01A-LQ64 Datasheet                                                                  21

14 Revision History

The page numbers in this section refer to this document.

Rev. X1135I10/12
      1. Renamed XCore to xCORE Tile, and Thread to Core.
      2. Instruction description updated - page 2.
      3. Updated PL section - page 7.

Rev. X1135H05/12-B
      1. Block diagram updated: pins listed sequentially, 4-bit ports updated - page 5.

Rev. X1135G05/12

      1. Input voltage use for 1-bit ports updated footnote on page 13.
      2. Pull up/down information updated for JTAG/MODE pins on page 4.
      3. Updated use of TRST_N on page 10.
      4. Clarified tables of pins used by USB Interface on page 18.
      5. OTP section updated and moved before SRAM on page 10.

Rev. X1135F03/12
      1. Removed "Volatile" from Memory description on page 2.

Rev. X1135E05/11
      1. Changed XMOS Link references to XLA format in Signal Description on page 4.

Rev. X1135D01/11
      1. Replaced "Port Pin Table" with "Signal Description" on page 4.
      2. Updated "ULPI" on page 18 with set of disabled signals.
      3. Removed "Device Configuration".
      4. Added "Associated Design Documentation" on page 20.
      5. Renamed DEBUG to DEBUG_N.
      6. Updated Figure 12 on page 14 by adding max value for IDD.
      7. Removed Preliminary designation for all characterization data.

Rev. X1135C05/10
      1. Added "USB ULPI Mode" on page 18.

Rev. X1135B02/10
      1. Added "JTAG" on page 10.
      2. Added "Power Supply Sequencing".
      3. Updated "Power Consumption" on page 14.

X1135,
XS1-L01A-LQ64 Datasheet                            22

Rev. X1135A01/10

      1. Added "Package Marking" on page 18.
      2. Added C5, I4 and I5 parts.
      3. Updated "Miscellaneous Control Signals".
      4. Added "SPI Interface' on page 9.
      5. Updated the document title.
      6. Added "Precedence" on page 7.
      7. Revised format.

Copyright 2012, All Rights Reserved.

Xmos Ltd. is the owner or licensee of this design, code, or Information (collectively, the "Information") and
is providing it to you "AS IS" with no warranty of any kind, express or implied and shall have no liability in
relation to its use. Xmos Ltd. makes no representation that the Information, or any particular implementation
thereof, is or will be free from any claims of infringement and again, shall have no liability in relation to any
such claims.

X1135,
This datasheet has been downloaded from:
            datasheet.eeworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved