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XRT4500CV

器件型号:XRT4500CV
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厂商名称:EXAR [Exar Corporation]
厂商官网:http://www.exar.com/
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XRT4500CV器件文档内容

                                                                            XRT4500

SEPTEMBER 2002                                              MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                   REV. 1.0.7

GENERAL DESCRIPTION                                                           FEATURES
                                                                               Pin Programmable Multiprotocol Serial Interface
The XRT4500 is a fully integrated multiprotocol serial                         V.35, V.36, EIA-530 A, RS232 (V.28), V.10, V.11, X.21
interface. It supports all of the popular serial commu-
nication interface standards such as ITU-T V.35, ITU-                           and RS449 Communication Interface Standards
T V.36, EIA530A, RS232 (ITU-T V.28), ITU-T X.21                               V.28, V.10, V.11 and V.35 Electrical Interfaces are
and RS449. It can easily be interfaced with most
common types of Serial Communications Controllers                               `CTR2' Compliant
(SCCs). This device contains eight receivers and                               Contains On-Chip Source and Load Termination
eight transmitters, in groups of six or seven. It is a
complete solution containing all of the required                                Resistors
source and load termination resistors in one 80-pin                            Contains Eight Receivers and Eight Transmitters
TQFP package. The XRT4500 operates at higher
speeds (20MHz for V.35 and 256kbps for V.28).                                   with Switchable DTE and DCE Modes
                                                                               Glitch Filters on the Control Signals (Selectable)
The XRT4500 can be configured to operate in one of                            +5V Single Power Supply with internal DC-DC
the seven interface standards in either DTE, or DCE
modes of operation and power down mode. It fully                                Converter
supports echoed clock as well as clock and data in-                            Full Support of Loopbacks, Data & Clock Inversion,
version. Loopbacks are supported in DTE and DCE
modes of operation. This feature eliminates the need                            and Echoed Clock in DTE and DCE Modes
for external circuitry for loopback implementation.                            Full Support of Most Popular Types of HDLC Control-

Control signals such as RI, RL, DCD, DTR, DSR are                               lers (Single, Double, and Triple Clocks supported)
protected against glitches by internal filters. These fil-                     High-speed V.28 Driver: 256KHz
ters can be turned off. The XRT4500 provides an in-                            Internal Oscillator for Standalone DTE Loopback
ternal oscillator (clock signal) which can be used to
conduct standalone diagnostics of DTE equipment.                                Testing
                                                                               Control Signals Can Be Registered and Non-regis-
BLOCK DIAGRAM
                                                                                tered
Electrical Interfaces     High Speed Transceiver            Signals            Control Signals Can Be Tri-stated for Bus-based
V.10, V.11, V.35, V.28
                          RX1  TX1                          TXD, RXD            Designs
V.10, V.11, V.35, V.28                                     High Speed Data    "Cable Safe" Operation Supported
                          RX2  TX2                          and Clock          ESD Protection Over 1KV Range
V.10, V.11, V.35, V.28                                                       TTL Level Digital Inputs
                          RX3  TX3                          TXC, RXC          TTL/CMOS Digital Outputs
                                                            High Speed Data
                                                            and Clock         APPLICATIONS
                                                                               Data Service Units (DSU)
                                                            SCTE Signals:      Channel Service Units (CSU)
                                                            DCE Transmitter,   Routers
                                                            DTE Receiver       Bridges
                                                                               Access Equipment
                          Handshaking/Control Transceivers

V.10, V.11, ---- , V.28   RX4  TX4                          RTS, CTS

V.10, V.11, ---- , V.28   RX5  TX5                          DTR, DSR
V.10, V.11, ---- , V.28
                          RX6  TX6                          DCD Signals:
                                                            DCE Transmitter,
                                                            DTE Receiver

                          Diagnostic Transceivers

V.10, ---- , ---- , V.28  RX7  TX7                          LL, RL, RI (TM)

V.10, ---- , ---- , V.28  RX8  TX8                          LL, RL, RI (TM)

                          Mode and Configuration
                                     Control

                            Switching Regulator
                              DC-DC Converter

Exar Corporation 48720 Kato Road, Fremont CA, 94538 (510) 668-7000 FAX (510) 668-7017 www.exar.com
                                                                                                                                   XRT4500

BLOCK DIAGRAM                                                                     MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                                REV. 1.0.7

                                                   1N5819             4 7H               0.5                  2 . 2 F
                                                                                  42
                            -6V     7 26 41 56                    52               Isense      43              21 +      22

  47F -                            VSS VSS Vsense VSS_T123 SR_OUT                                    GND_REG        CPP CPM
Low ESR +
                                                                        -6V                                     +12V            16 + VPP
               VDD 47                                        Switching Regulator                          Charge Pump
      VDD_REG 51                                                                                                                         1 0 F
                                                                                                      Mode Select
                                                                                                                                      -

                                                                                                                                31 DEC/DTE
                                                                                                                                                                                           MUX ControlM0 4
Mode ControlM1 5                    Decoder                                                           Echo Clock                34 EC
     M2 6                            Latch
LATCH 44
                                                                      XRT4500                         2 or 3 Clock Select 50 2CK/3CK

                                                                                                      Loopback                  18 LP

CLKFS 45                            500 KHz                  MODE & CONFIGURATION                     Invert Clock              54 CLK INV
                                    CLOCK                          CONTROL LOGIC                      Invert Data               55 DT INV

                                    32 - 64 KHz                                                                                 53 OSCEN

SLEW_CNTL 39                        SLEW RATE                                                         Register                  24 REG
          R slew                     CONTROL                                                          Mode Control              49

                                                                                                      Register Mode                  REG_CLK
                                                                                                      Clock Input

E_232H 46                           High Speed RS232 Enable                                                                     58 VDD_T123
                                                                                                                                60 TX1D
VDD 2                               RX1,2,3                  Digital MUX 1                                           TX1,2,3
RX1A 78
                                                                                                               T                63 TX1A
                   T                RX1                                                        TX1                    TX1,2,3   61 CM_TX1

RX1B 79                                                                                                        T                62 TX1B 0.1
                                                                                                                         TX1,2  57 GND
RX1D 1
                                                                                                               T                67 TX2D
                                                                                                                RX4,5,6,7,8
RX2A 77                                                                                                                         64 TX2A
                                                                                                                                66 CM_TX2
                                 T  RX2                                                        TX2

RX2B 76                                                                                                                         65 TX2B 0.1

RX2D 74                                                                                                                         59        GND_T12

                                           RX3                                                 TX3                              68 TX3D

RX3D 73                             RX1,2,3                                                                                     70 TR3A
                                    RX4,5,6,7                                                                                   69 CM_TR3
GND 3                                                                                                                          71 TR3B 0.1
VDD 20                                     RX4                                                                                 72 GND
RX4A 37
                                            RX5              Digital MUX 2                                                       8 TX4D
                                                                                                                                11 TX4A

                                                   Filter                                      TX4                              10 TX4B

RX4B           38                                                                                                               15 TX5D
RX4D           40                                                                                                               12 TX5A

RX5A 36

                                                   Filter                                      TX5

RX5B 35                                                                                                                          13 TX5B
RX5D 33                                                                                                        TX4,5,6,7,8 9 VDD

                                    RX6            Filter                                        TX6                            29 TR6A
                                                                                  MUX
RX67D 32                                                     MUX                                                                30 TR6B
                                RX7                Filter                                        TX7                            28 TX76D

                                                                                                                                27 TR7

EN_OUT 48                                                                                                                       17 TX8D

     RX8I 25                                RX8    Filter                                      TX8                              19 TX8O
                                    Glitch Filter
     RX8D 23                                                                                                   TX4,5,6,7,8 14 GND
EN_FLTR 75
                                                                                                      V.11 (RX1,2,3) Termination 80
                                                                                                                                                  EN_TERM

                                                                                  2
XRT4500                                                                                                                                                                        
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

     PIN OUT OF THE DEVICE

                               EN_TERM  RX1B  RX1A  RX2A  RX2B  EN_FLTR  RX2D  RX3D   GND   TR3B  TR3A     CM_TR3  TX3D  TX2D  CM_TX2  TX2B  TX2A  TX1A  TX1B       CM_TX1

                               80       79    78    77    76    75       74    73     72    71    70       69      68    67    66      65    64    63    62         61

RX1D                       1                                                                                                                                                60  TX1D

VDD                        2                                                                                                                                                59  GND

GND                        3                                                                                                                                                58  VDD

M0                         4                                                                                                                                                57  GND

M1                         5                                                                                                                                                56  VSS

M2                         6                                                                                                                                                55  DTINV

BIAS                       7                                                                                                                                                54  CKINV

TX4D                       8                                                                                                                                                53  OSCEN

VDD                        9                                                XRT4500                                                                                         52  SR_OUT
                                                                         80 Lead TQFP
TX4B                       10                                                                                                                                               51  VDD

TX4A                       11                                                                                                                                               50  2CK/3CK

TX5A                       12                                                                                                                                               49  REG_CLK

TX5B                       13                                                                                                                                               48  EN_OUT

GND                        14                                                                                                                                               47  VDD

TX5D                       15                                                                                                                                               46  E-232

VPP                        16                                                                                                                                               45  CLKFS

TX8D                       17                                                                                                                                               44  LATCH

LP                         18                                                                                                                                               43  GND

TX8O                       19                                                                                                                                               42  I_SENSE

VDD                        20                                                                                                                                               41  V_SENSE

                               21       22    23    24    25    26       27    28     29    30    31       32      33    34    35      36    37    38    39         40

                               CPP      CPM   RX8D  REG   RX8I  VSS      TR7   TX76D  TR6A  TR6B  DCE/DTE  RX67D   RX5D  EC    RX5B    RX5A  RX4A  RX4B  SLEW_CNTL  RX4D

ORDERING INFORMATION                                                             PACKAGE                                                                                        OPERATING TEMPERATURE RANGE
              PART NUMBER                                                      80 Pin TQFP                                                                                                   0C to +70C
               XRT4500CV

                                                                                      3
                                                                                    XRT4500
                      MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                           REV. 1.0.7

    TABLE OF CONTENTS

GENERAL DESCRIPTION................................................................................................. 1

     Block Diagram........................................................................................................................................... 1

  FEATURES...................................................................................................................................... 1
  APPLICATIONS ................................................................................................................................ 1

     Block Diagram........................................................................................................................................... 2
     Pin Out of the Device ................................................................................................................................ 3
     Ordering Information ................................................................................................................................. 3

TABLE OF CONTENTS ............................................................................................................ I
PIN DESCRIPTIONS .......................................................................................................... 4

  ELECTRICAL CHARACTERISTICS .................................................................................................... 26

     TA = 25C, VDD = 5V, VSS = -6V, VPP = 12V, Maximum Operating Frequency Unless Otherwise Specified
     28
     Power Supply Consumption.................................................................................................................... 29

        FIGURE 1. SUPPLY CURRENT VERSUS TEMPERATURE AND SUPPLY VOLTAGE, WITHOUT LOAD OR SIGNAL IN EIA-530 (V.11)
                    MODE......................................................................................................................................................... 29

        FIGURE 2. SUPPLY CURRENT VERSUS TEMPERATURE AND SUPPLY VOLTAGE, WITH LOAD IN EIA-530 (V.11) MODE ... 30
        FIGURE 3. RS422 DRIVER TEST CIRCUIT ................................................................................................................. 33
        FIGURE 4. RS422 DRIVER/RECEIVER AC TEST CIRCUIT........................................................................................... 33
        FIGURE 5. V.35 DRIVER/RECEIVER AC TEST CIRCUIT (TX1/RX1, TX2/RX2 ONLY) .................................................. 34
        FIGURE 6. V.10/V.28 DRIVER TEST CIRCUIT ............................................................................................................ 34
        FIGURE 7. V.10 (RS-423) V.28 (RS-232) RECEIVER TEST CIRCUIT ......................................................................... 34
        FIGURE 8. V.11, V.35 DRIVER PROPAGATION DELAYS.............................................................................................. 34
        FIGURE 9. V.11, V.35 RECEIVER PROPAGATION DELAYS.......................................................................................... 34
        FIGURE 10. V.10 (RS-423) V.28 (RS-232) DRIVER PROPAGATION DELAYS ............................................................. 35
        FIGURE 11. V.10, V.28 RECEIVER PROPAGATION DELAYS........................................................................................ 35
        TABLE 1: RECEIVER SPECIFICATIONS ....................................................................................................................... 35
        TABLE 2: TRANSMITTER SPECIFICATION.................................................................................................................... 36
1.0 SYSTEM DESCRIPTION ..................................................................................................................... 37
      1.1 THE DIFFERENCE BETWEEN AN ELECTRICAL INTERFACE AND A COMMUNICATIONS INTERFACE 37
        TABLE 3: DTE MODE - CONTROL PROGRAMMING FOR DRIVER AND RECEIVER MODE SELECTION .............................. 38
        TABLE 4: DCE MODE - CONTROL PROGRAMMING FOR DRIVER AND RECEIVER MODE SELECTION.............................. 38
      1.2 THE SYSTEM ARCHITECTURE .................................................................................................................... 39

             1.2.1 THE "HIGH -SPEED TRANSCEIVER" BLOCK ......................................................................................................... 40

        FIGURE 12. HIGH-SPEED TRANSCEIVER BLOCK ........................................................................................................ 40

             1.2.2 THE "HANDSHAKING/CONTROL SIGNAL TRANSCEIVER" BLOCK .................................................................... 41

        FIGURE 13. HANDSHAKING/CONTROL TRANSCEIVER BLOCK ...................................................................................... 41

             1.2.3 THE "DIAGNOSTIC OPERATION INDICATOR TRANSCEIVER" BLOCK............................................................... 42

        FIGURE 14. DIAGNOSTIC OPERATION INDICATOR TRANSCEIVER BLOCK ..................................................................... 42
      1.3 THE CONTROL BLOCK ................................................................................................................................. 43

        FIGURE 15. DIAGRAM OF THE XRT4500 CONTROL BLOCK........................................................................................ 43

             1.3.1 M[2:0] - THE (COMMUNICATION INTERFACE) MODE CONTROL SELECT PINS. ............................................... 44

        TABLE 5: THE RELATIONSHIP BETWEEN THE SETTINGS FOR THE M[2:0] BIT-FIELDS AND THE CORRESPONDING COMMUNICA-
                    TION INTERFACE THAT IS SUPPORTED.......................................................................................................... 44

             1.3.2 DCE/DTE - THE DCE/DTE MODE SELECT PIN ........................................................................................................ 45

        FIGURE 16. A SIMPLE ILLUSTRATION OF THE DCE/DTE INTERFACE .......................................................................... 45

             1.3.3 THE LP - LOOP-BACK ENABLE/DISABLE SELECT PIN ........................................................................................ 46

        FIGURE 17. ILLUSTRATION OF BOTH THE DTE AND DCE MODE XRT4500 OPERATING, WHEN THE LOOP-BACK MODE IS DIS-
                    ABLED........................................................................................................................................................ 46

        FIGURE 18. ILLUSTRATION OF THE BEHAVIOR THE DTE MODE XRT4500, WHEN IT IS CONFIGURED TO OPERATE IN THE LOOP-
                    BACK MODE............................................................................................................................................... 47

        FIGURE 19. ILLUSTRATION OF THE BEHAVIOR OF THE DCE MODE XRT4500, WHEN IT IS CONFIGURED TO OPERATE IN THE
                    LOOP-BACK MODE...................................................................................................................................... 48

             1.3.4 THE EC* (ECHO CLOCK MODE - ENABLE/DISABLE SELECT INPUT PIN) .......................................................... 49

        FIGURE 20. ILLUSTRATION OF A TYPICAL "3-CLOCK DCE/DTE" INTERFACE ............................................................... 49
        FIGURE 21. ILLUSTRATION OF THE WAVE-FORMS OF THE SIGNALS THAT ARE TRANSPORTED ACROSS A "3-CLOCK DTE/DCE"

                    INTERFACE................................................................................................................................................. 50

    I
XRT4500                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

        FIGURE 22. ILLUSTRATION OF A "2-CLOCK DTE/DCE" INTERFACE ............................................................................ 51
        FIGURE 23. THE BEHAVIOR OF THE TXC AND TXD SIGNALS AT THE DCE AND DTE SCCS, (DATA RATE = 1.0MBPS, "DCE-

                    TO-DTE" PROPAGATION DELAY = 160NS, "DTE-TO-DCE" PROPAGATION DELAY = 160NS)............................ 52
        FIGURE 24. THE BEHAVIOR OF THE TXC AND TXD SIGNALS AT THE DCE AND DTE SCCS (DATA RATE = 1.544MBPS, DCE-

                    TO-DTE PROPAGATION DELAY = 160NS, DTE-TO-DCE PROPAGATION DELAY = 160NS) ............................. 52
        FIGURE 25. ILLUSTRATION OF THE "ECHO-CLOCK" FEATURE WITHIN THE XRT4500 ................................................... 53
        FIGURE 26. ILLUSTRATION OF THE WAVE-FORMS, ACROSS A DCE/DTE INTERFACE, WHEN THE ECHO-CLOCK FEATURE

                    (WITHIN THE XRT4500) IS USED AS DEPICTED IN FIGURE 25........................................................................ 54

             1.3.5 THE "2CK/3CK" (2-CLOCK/3-CLOCK MODE - ENABLE/DISABLE SELECT INPUT PIN) ..................................... 54

        FIGURE 27. ILLUSTRATION OF THE DCE/DTE INTERFACE, WITH THE DCE MODE XRT4500 OPERATING IN THE "2-CLOCK"
                    MODE ........................................................................................................................................................ 55

             1.3.6 THE "CLOCK INVERSION" (CK_INV) FEATURE ..................................................................................................... 55

        FIGURE 28. ILLUSTRATION OF THE DCE MODE XRT4500 BEING CONFIGURED TO INVERT THE TXC SIGNAL................ 56
        FIGURE 29. ILLUSTRATION OF THE DTE MODE XRT4500 BEING CONFIGURED TO INVERT THE TXC SIGNAL ................ 56
        FIGURE 30. ILLUSTRATION OF THE DCE MODE XRT4500, WHICH IS OPERATING IN THE "2-CLOCK" MODE, AND INVERTING

                    THE "TXC" SIGNAL ..................................................................................................................................... 57

             1.3.7 THE LATCH MODE OF OPERATION ........................................................................................................................ 58
             1.3.8 THE REGISTERED MODE OF OPERATION ............................................................................................................. 58

        FIGURE 31. AN ILLUSTRATION OF THE EFFECTIVE INTERFACE BETWEEN THE XRT4500 AND THE SCC/MICROPROCESSOR
                    WHEN THE "REGISTERED" MODE IS ENABLED ............................................................................................... 58

        FIGURE 32. AN ILLUSTRATION OF THE NECESSARY GLUE LOGIC REQUIRED TO DESIGN A FEATURE SIMILAR TO THAT OFFERED
                    BY THE "REGISTERED" MODE, WHEN USING A DIFFERENT MULTI-PROTOCOL SERIAL NETWORK INTERFACE IC 59

             1.3.9 THE INTERNAL OSCILLATOR .................................................................................................................................. 59

        FIGURE 33. ILLUSTRATION OF THE INTERNAL OSCILLATORS WITHIN THE XRT4500..................................................... 60

             1.3.10 GLITCH FILTERS...................................................................................................................................................... 60
             1.3.11 DATA INVERSION .................................................................................................................................................... 60
             1.3.12 DATA INTERLUDE ................................................................................................................................................... 60

2.0 RECEIVER AND TRANSMITTER SPECIFICATIONS .........................................................................60
3.0 V.10\V.28 OUTPUT PULSE RISE AND FALL TIME CONTROL .........................................................60

        FIGURE 34. V.10 RISE/FALL TIME AS A FUNCTION OF RSLEW ................................................................................. 61
        FIGURE 35. V.28 SLEW RATE OVER 3 V OUTPUT RANGE WITH 3 KW IN PARALLEL WITH 2500 PF LOAD AS A FUNCTION

                    OF RSLEW................................................................................................................................................ 61
4.0 THE HIGH-SPEED RS232 MODE ........................................................................................................61
5.0 INTERNAL CABLE TERMINATIONS ..................................................................................................62
6.0 OPERATIONAL SCENARIOS ..............................................................................................................62
7.0 APPLICATIONS INFORMATION .........................................................................................................62

        FIGURE 36. RECEIVER TERMINATION ........................................................................................................................ 63
        TABLE 6: RECEIVER SWITCHES ................................................................................................................................ 63
        FIGURE 37. TRANSMITTER TERMINATION .................................................................................................................. 64
        TABLE 7: TRANSMITTER SWITCHES........................................................................................................................... 64
        FIGURE 38. TYPICAL V.10 OR V.28 INTERFACE (R1 = 10 KW IN V.10 AND 5 KW IN V.28) ........................................ 64
        FIGURE 39. TYPICAL V.11 INTERFACE (TERMINATION RESISTOR, R1, IS OPTIONAL.).................................................. 64
        FIGURE 40. TYPICAL V.35 INTERFACE ...................................................................................................................... 65
        TABLE 8: MUX1 CONNECTION TABLE....................................................................................................................... 65
        TABLE 9: MUX2 CONNECTION TABLE (RX4-RX7, TX4-TX7), OUTPUT VERSUS INPUT .............................................. 67
        FIGURE 41. SCENARIO A, MUX2, (DCE/DTE = 0, LP = 0)....................................................................................... 68
        FIGURE 42. SCENARIO B, MUX2, (DCE/DTE = 0, LP = 1), LOOP BACK NOT ENABLED ............................................. 69
        FIGURE 43. SCENARIO C, MUX2, (DCE/DTE = 1, LP = 0)....................................................................................... 70
        FIGURE 44. SCENARIO D, MUX2, (DCE/DTE = 1, LP = 1), LOOP BACK NOT ENABLED ............................................. 71
        FIGURE 45. SERIAL INTERFACE SIGNALS AND CONNECTOR PIN-OUT ......................................................................... 72
        FIGURE 46. SERIAL INTERFACE CONNECTOR DRAWINGS........................................................................................... 73
        FIGURE 47. EIA-530 CONNECTION DIAGRAM FOR XRT4500 .................................................................................... 74
        FIGURE 48. RS-232 CONNECTION DIAGRAM FOR XRT4500 ..................................................................................... 75
     Scenarios 1 & 2 Normal: `3-clock' DCE/DTE Interface Operation ...........................................................76
     Input Pin Settings ....................................................................................................................................76
     Scenario 3 &2 DTE Loop-Back Mode......................................................................................................77
     Input Pin Settings ....................................................................................................................................77
     Scenario 4 ...............................................................................................................................................78
     Comments: DCE Loop-Back Mode .........................................................................................................78

II
                                                                  XRT4500
    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                    REV. 1.0.7

  Input Pin Settings .................................................................................................................................... 78
  Scenario 5 & 2......................................................................................................................................... 79
  Comments: TXC Clock Inversion in DTE Mode ...................................................................................... 79
  Input Pin Settings .................................................................................................................................... 79
  Scenario 6 ............................................................................................................................................... 80
  Comments: TXC Clock Inversion in DCE Mode...................................................................................... 80
  Input Pin Settings .................................................................................................................................... 80
  Scenario 7 & 2......................................................................................................................................... 81
  Input Pin Settings .................................................................................................................................... 81
  Scenario 8 ............................................................................................................................................... 82
  Input Pin Settings .................................................................................................................................... 82
  Scenario 9 & 10....................................................................................................................................... 83
  Comments: 2 Clock Mode Operation Within the `DCE Mode'. This feature is Useful For Applications .. 83
  That Interface to a Device Which Does Not Supply `SCTE' Clock Signal............................................... 83
  Input Pin Settings .................................................................................................................................... 83
  Scenario 12 ............................................................................................................................................. 84
  Input Pin Settings .................................................................................................................................... 84
  Scenario 13 & 10..................................................................................................................................... 85
  Input Pin Settings .................................................................................................................................... 85
  Scenario 14 ............................................................................................................................................. 86
  Comments: TXC Clock Inversion and 2 Clock Mode Operation Within The DCE Mode. This Scenario Can
  be Used to Resolve the 2 Clock Propagation Delay Timing Violation Issue. .......................................... 86
  Input Pin Settings .................................................................................................................................... 86
  Scenario 16 ............................................................................................................................................. 87
  Input Pin Settings .................................................................................................................................... 87
  Scenario 17 & 18..................................................................................................................................... 88
  Comments: X:21 Mode Operation........................................................................................................... 88
  Input Pin Settings (1 clock mode) ........................................................................................................... 88
  Scenario 20 ............................................................................................................................................. 89
  Input Pin Settings (1 clock mode) ........................................................................................................... 89
  Scenario 21 ............................................................................................................................................. 90
  Input Pin Settings (1 clock mode) ........................................................................................................... 90
  Scenario 22 ............................................................................................................................................. 91
  Input Pin Settings (1 clock mode) ........................................................................................................... 91
  Scenario 23 ............................................................................................................................................. 92
  Input Pin Settings (1 clock mode) ........................................................................................................... 92
  Scenario 48 ............................................................................................................................................. 93
  Input Pin Settings (1 clock mode) ........................................................................................................... 93

REVISIONS ................................................................................................................................... 96

    III
XRT4500                                       
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS

PIN  Signal   DTE   DCE TYPE FUNCTION
             MODE  MODE
#

1    RX1D    D_RXD D_TXD O Receiver 1 Digital Output Digital Data Output to terminal

                   equipment

                   This output pin is the digital (TTL/CMOS level) representation of

                   the line signal that has been received via the RX1A (pin 78) and

                   RX1B (pin 79) input pins.

                   The exact role that this pin plays depends upon whether the
                   XRT4500 is operating in the DCE or DTE Mode.

                   DCE Mode TXD Digital Output Signal
                   This output pin functions as the TXD Digital Output signal (which
                   should be input to the Terminal Equipment).

2    VDD                  DTE Mode RXD Digital Output Signal
                          This output pin functions as the RXD Digital Output signal (which
3    GND                  should be input to the Terminal Equipment).

4    M0                   Analog VDD for Receiver 1, 2, 3

                   I Analog GND for Receiver 1, 2, 3 and Transmitter 3

                   I Mode Control Mode Select Input 0
                          This input pin, along with M1 and M2 are used to configure the
                          XRT4500 to operate in the desired "Communication Interface"
                          Mode. Table 3 and Table 4 present the relationship between
                          the states of the M2, M1 and M0 input pins and the correspond-
                          ing communication interface modes selected.

                   This input pin (along with M1 and M2) is internally latched into
                   the XRT4500, upon the rising edge of the "LATCH" signal. At this
                   point, changes in this input pin will not effect the "internally
                   latched" state of this pin.

5    M1                   This input pin contains an Internal 20K pull-up to VDD.

                   I Mode Control Mode Select Input 1
                          This input pin, along with M0 and M2 are used to configure the
                          XRT4500 to operate in the desired "Communication Interface"
                          Mode. Table 3 and Table 4 present the relationship between the
                          states of the M2, M1 and M0 input pins and the corresponding
                          communication interface modes selected.

                   This input pin (along with M0 and M2) is internally latched into the
                   XRT4500 device, upon the rising edge of the "LATCH" signal. At
                   this point, changes in this input pin will not effect the "internally
                   latched" state of this pin.

                   This input pin contains an Internal 20K pull-up to VDD.

                   4
                                                                           XRT4500

PIN DESCRIPTIONS (CONT.)  MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                        REV. 1.0.7

PIN  Signal  DTE DCE TYPE FUNCTION

#            MODE MODE

6    M2                   I Mode Control Mode Select Input 2
                                 This input pin, along with M0 and M1 are used to configure the
                                 XRT4500 to operate in the desired "Communication Interface"
                                 Mode. Table 3 and Table 4 present the relationship between
                                 the states of the M2, M1 and M0 input pins and the correspond-
                                 ing communication interface modes selected.

                          This input pin (along with M0 and M1) is internally latched into
                          the XRT4500 device, upon the rising edge of the "LATCH" sig-
                          nal. At this point, changes in this input pin will not effect the
                          "internally latched" state of this pin.

                          This input pin contains an Internal 20K pull-up to VDD.

7    VSS                  -6V Power: This supply voltage is internally generated by the
                          Switching Regulator Circuit within the XRT4500. The -6V is used
                          by TX 4, 5, 6, 7, 8.

8    TX4D    D_RTS D_CTS  I Transmitter 4 Digital Data Input from Terminal Equipment

                          The XRT4500 accepts binary TTL Level data stream, via this

                          input pin, converts it into either a V.10, V.11 or V.28 format and

                          outputs it via the TX4A and TX4B output pins.

                          The exact role that this pin plays depends upon whether the
                          XRT4500 is operating in the DCE or DTE Mode.

                          DCE Mode CTS (Clear to Send) Input
                          If the XRT4500 is operating in the DCE Mode, then this input pin
                          should be tied to the CTS Output pin of the Terminal Equipment.

                          DTE Mode RTS (Request to Send) Input
                          If the XRT4500 is operating in the DTE Mode, then this input pin
                          should be tied to the RTS output pin of the Terminal Equipment.

9    VDD                  Analog VDD For Transmitters 4, 5, 6, 7 and 8

10   TX4B    RTSB CTSB    O Transmitter 4 Positive Data Differential Output to Line

                          The XRT4500 accepts a TTL binary data stream from the Termi-

                          nal Equipment via the TX4D (pin 8) input pin. The XRT4500 will

                          convert this data into either the V.10, V.11 or V.28 modes, and

                          will output it via this pin and TX4A (pin 11).

                          The exact role that this pin plays depends upon whether the
                          XRT4500 is operating in the DTE or DCE mode.

                          DTE Mode Positive Polarity portion of RTS Line Signal.

                          DCE Mode Positive Polarity portion of CTS Line Signal.

                          Note: This output pin is not used if the XRT4500 has been con-
                          figured to operate in either the V.28/EIA-232 or V.10 Modes.

                          5
XRT4500                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE   DCE  TYPE FUNCTION
             MODE  MODE
#            RTSA          O Transmitter 4 Negative Data Differential Output to Line
                   CTSA             The XRT4500 accepts a TTL binary data stream from the Terminal
11   TX4A    DTRA                   Equipment via the TX4D (pin 8) input pin. The XRT4500 will convert
                                    this data into either the V.10, V.11 or V.28 modes, and will output it
             DTRB                   via this pin and TX4B (pin 10). The exact function of this output pin
                                    depends upon whether the XRT4500 device is operating in the
                                    DTE or DCE mode.

                         DTE Mode Negative Polarity portion of the RTS Line Signal.

                         DCE Mode Negative Polarity portion of the CTS Line Signal.

12   TX5A          DSRA          Note: If the XRT4500 has been configured to operate in either
                                 the V.28/EIA-232 or V.10 Modes, then all of the data will be out-
                                 put (to the line) in a single-rail manner via this output pin.

                         O Transmitter 5 Negative Data Differential Output to Line
                                 The XRT4500 accepts a TTL binary data stream via the TX5D (pin
                                 15) input pin. The XRT4500 will convert this data into either the
                                 V.10, V.11 or V.28 modes, and will output it via this pin and TX5B
                                 (pin 13). The exact function of this output pin depends upon
                                 whether the XRT4500 device is operating in the DTE or DCE mode.

                         DTE Mode Negative Polarity portion of the DTR Line Signal.
                         Transmitter 5 accepts a TTL level binary data stream (as the
                         Data Terminal Read DTR) from the terminal equipment.

                         DCE Mode Negative Polarity portion of the DSR Line Signal.

13   TX5B          DSRB          Note: If the XRT4500 has been configured to operate in either
                                 the V.28/EIA-232 or V.10 Modes, then all of the data will be out-
                                 put (to the line) in a single-rail manner via this output pin.

                         O Transmitter 5 Positive Data Differential Output to Line
                                 The XRT4500 accepts a TTL binary data stream via the TX5D (pin
                                 15) input pin. The XRT4500 will convert this data into either the
                                 V.10, V.11 or V.28 modes, and will output it via this pin and TX5A
                                 (pin 12). The exact function of this output pin depends upon
                                 whether the XRT4500 device is operating in the DTE or DCE mode.

14   GND                 DTE Mode Positive Polarity portion of DTR Line signal.

                         DCE Mode Positive Polarity portion of DSR Line signal.

                         Note: This output pin is not used if the XRT4500 has been con-
                         figured to operate in either the V.28/EIA-232 or V.10 Modes.
                         Analog GND For Transmitters 4, 5, 6, 7, and 8.

                         6
                                                                           XRT4500

PIN DESCRIPTIONS (CONT.)  MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                        REV. 1.0.7

PIN  Signal   DTE          DCE TYPE FUNCTION
             MODE         MODE
#

15   TX5D    D_DTR D_DSR  I Transmitter 5 Digital Data Input from Terminal Equipment

                          This input pin accepts a TTL level binary data stream, from the

                          local terminal equipment, and outputs it, in either a V.10, V.11 or

                          V.28 manner, via the TX5A (pin 12) and TX5B (pin 13) output

                          pins. The exact role that this input pin plays depends upon

                          whether the XRT4500 is operating in the DTE or DCE Modes.

                          DTE Mode Data Terminal Ready (DTR) Input Pin
                          If the XRT4500 is operating in the DTE mode, then this input pin
                          should be tied to the DTR output pin of the terminal equipment.

                          DCE Mode Data Set Ready (DSR) Input Pin
                          If the XRT4500 is operating in the DCE mode, then this input pin
                          should be tied to the DSR output pin of the terminal equipment.

16   VPP                         Note: If the XRT4500 has been configured to operate in the
                                 "Registered" Mode, then data applied to this input pin will be
17   TX8D    D_RL D_RI           latched (into the XRT4500) upon the rising edge of the
                                 REG_CLK input signal.

                                 +12V Power: This supply voltage is internally generated by the
                                 Charge Pump Circuit within the XRT4500 device. If +12V is
                                 available, then the external components can be eliminated.

                          I Transmitter 8 Digital Data Input from Terminal Equipment
                                 This input accepts a TTL level binary data stream, from the local
                                 terminal equipment, and outputs it, in either a V.10 or V.28 man-
                                 ner via the TX8O (pin 19) output pin.

                          DCE Mode Ring Indicator (or Test Mode) Input Pin
                          If the XRT4500 has been configured to operate in the
                          DCE Mode This input pin should be connected to either the
                          "RI" (Ring Indicator) or the "TM" (Test Mode) indicator output pin
                          of the Terminal Equipment.

                          DTE Mode Remote Loop-back Indicator Input Pin
                          If the XRT4500 has been configured to operate in the
                          DTE Mode This input pin should be connected to the "RL"
                          (Remote Loop-back) indicator output pin of the Terminal Equip-
                          ment.

                          Note: If the XRT4500 has been configured to operate in the
                          "Registered" Mode, then data applied to this input pin will be
                          latched (into the XRT4500) upon the rising edge of the
                          REG_CLK input signal.

                          7
XRT4500                                                      
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE          DCE  TYPE FUNCTION
             MODE         MODE
#                                  I Loopback Command Input Pin Active Low:
              RLA                          This active-low input pin permits the user to configure the
18   LP                                    XRT4500 into a "Loop-Back" Mode. The exact loop-back will
                                           depend upon whether the XRT4500 is operating in the DTE or
                                           DCE Modes.

                                Setting this input pin to "LOW" enables the Loop-back Operation.
                                Setting this input pin to "HIGH" disables the Loop-back Operation.

                                This input pin contains an Internal 20K pull-up to VDD.

19   TX8O                 RIA   O Transmitter 8 Single Ended Data Output to Line

                                The XRT4500 accepts a TTL level binary data stream, from the

                                local terminal equipment via the "TX8D" input pin (pin 17), and

                                outputs it, in either a V.10 or V.28 manner via this output pin. The

                                exact role that this output pin plays depends upon whether the

                                XRT4500 is operating in the DTE or DCE Modes.

                                If the XRT4500 is configured to operate in the DCE Mode:
                                This output pin will typically drive the state of either the "RI"
                                (Ring Indicator) or "TM" (Test Mode) signals to the Remote
                                Terminal Equipment.

20   VDD                        If the XRT4500 is configured to operate in the DTE Mode:
                                This output pin will typically drive the state of the "RL" (Remote
21   CPP                        Loop-back) signal to the Remote Terminal Equipment.

22   CPM                        Analog VDD For Receivers 4, 5, 6, 7 and 8.

                                Charge Pump Capacitor Pin: A 2.2F tantalum capacitor must
                                be connected between pin 21 and pin 22.

                                Charge Pump Capacitor Pin: A 2.2F tantalum capacitor must
                                be connected between pin 21 and pin 22.

NOTE: Signal names beginning with D_ are digital signals.     NOTE: Signal names ending with B and A are the positive
                                                              and negative polarities of differential signals respectively.

                                                           8
                                                                                 XRT4500

                                MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                              REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE          DCE  TYPE FUNCTION
             MODE         MODE
#                                 O Receiver 8 Digital Data Output to Terminal Equipment
              D_RI        D_RL             The XRT4500 receives a line signal (in either the V.10 or V.28
23   RX8D                                  manner) via the RX8I input pin (Pin 25). The XRT4500 then con-
                                           verts this data into a digital format (e.g., a CMOS level binary
                                           data stream) and outputs it via this pin. The exact functionality of
                                           this output pin depends upon whether the XRT4500 is operating
                                           in the DCE or DTE Modes.

                                DCE Mode Remote Loop-back Indicator Output
                                If the XRT4500 has been configured to operate in the DCE
                                Mode This output pin should be connected to the "RL" (Remote
                                Loop-back) indicator input pin (of the Terminal Equipment).

                                DTE Mode Ring Indicator (or Test Mode Indicator) Output
                                If the XRT4500 has been configured to operate in the DTE
                                Mode This output pin should be connected to either the "RI"
                                (Ring Indicator) or "TM" (Test Mode) input pin of the Terminal
                                Equipment.

24   REG                               Notes: This output pin is tri-stated if the EN_OUT* input pin (pin
                                       48) is "HIGH". If the XRT4500 has been configured to operate in
                                       the "Registered" Mode, then data will be outputted via this pin,
                                       upon the rising edge of the REG_CLK clock signal.

                                I Register Mode Control Select Input Pin:
                                       This input pin permits the user to configure the XRT4500 to
                                       operate in either the "Registered" Mode or in the "non-Regis-
                                       tered" Mode. If the XRT4500 has been configured to operate in
                                       the "Registered" Mode, then the following will happen.

                                 Data at the "TX5D" and "TX8D" input pins (Pins 15 & 17) will
                                   be latched into the XRT4500 circuitry upon the rising edge of
                                   the clock signal applied at the "REG_CLK" input pin.

                                 Data will be output via the "RX5D" and "RX8D" pins, upon the
                                   rising edge of the clock signal applied at the "REG_CLK" input
                                   pin.

                                If the XRT4500 has been configured to operate in the "Non-Reg-
                                istered" Mode, then the "REG_CLK" clock signal will have no
                                effect on the processing of signals via the "TX5D", "TX8D",
                                "RX5D" and "RX8D" pins.

                                Setting the "REG" input to "HIGH" configures the XRT4500 to
                                operate in the "Registered" Mode.

                                Setting the "REG" input to "LOW" configures the XRT4500 to
                                operate in the "Non-Registered" Mode.

                                This pin contains an internal 20K pull-down to ground.

                                9
XRT4500                                                   
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE    DCE   TYPE FUNCTION
             MODE   MODE
#                             I Receiver 8 Line Input Pin:
               RIA   RLA              This input pin accepts either a V.10 or V.28 type signal from the
25   RX8I                             line. Receiver 8 will then convert this signal into a "CMOS" level
                                      (digital) signal and output this signal to the Terminal Equipment
                                      via the RX8D output pin (Pin 23). The exact function of this out-
                                      put pin depends upon whether the XRT4500 device is operating
                                      in the DTE or DCE mode.

                           DTE Mode The RI line signal

                           DCE Mode The RL line signal

                           Notes:

                                 1. For some DTE applications, this input pin would accept
                                     the "RI" (Ring Indicator) line signal (in either the V.10 or
                                     V.28 format) form the DCE Terminal Equipment.

26   VSS                                  2. For some DCE applications, this input pin would accept the
                                              "RL" (Remote Loop-back") line signal (in either the V.10 or
27   TR7     LLA      LLA                     the V.28 format) from the DTE Terminal Equipment.
             D_LL   D_DCD
28   TX76D                          -6V Power: This supply voltage is internally generated by the
                                    Switching Regulator Circuit within the XRT4500. The -6V is used
                                    by receivers 4, 5, 6, 7 and 8. If a -6V supply is available, then the
                                    external components can be eliminated.

                           I/0 Transceiver # 7 I/O Pins
                                    The exact function of this pin depends upon whether the
                                    XRT4500 is operating in the DCE or DTE Modes.

                                    DTE Mode Transmitter 7 Single Ended Data Output to Line
                                    Transceiver 7 accepts a CMOS level signal via the "TX76D" input
                                    pin (pin 28). This digital data is converted into either a V.10 or
                                    V.28 electrical signal; which is then output (via this pin), on the
                                    line to the Remote Terminal Equipment.

                                    DCE Mode Receiver 7 Single Ended Data Input from Line
                                    This input pin accepts the line signal, from the Remote Terminal
                                    Equipment, in a "single-ended" manner. This line signal is con-
                                    verted into a CMOS level signal and is output (to the local Termi-
                                    nal Equipment) via the "RX67D" output pin (Pin 32).

                            I Digital Input Refer to Mode Control Tables, Table 3 & Table 4 .

                           10
                                                                                 XRT4500

PIN DESCRIPTIONS (CONT.)        MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                              REV. 1.0.7

PIN  Signal   DTE          DCE  TYPE FUNCTION
             MODE         MODE
#            DCDA                I/O Transceiver # 6 Line Signal I/O Pin:
                          DCDA             The exact function of this pin depends upon whether the
29   TR6A    DCDB                          XRT4500 has been configured to operate in the DCE or DTE
                                           Mode.

                                DTE Mode: Negative Polarity Input of DCD (Data Carrier
                                Detect) Signal:
                                This input pin (along with TR6B, pin 30) accepts the line signal,
                                from the remote terminal equipment, in either a Single-Ended or
                                Differential manner. This line signal is converted to CMOS level
                                signals and is outputted (to the local terminal equipment) via the
                                RX67D output pin (Pin 32).

30   TR6B                 DCDB           DCE Mode: Negative Polarity Output Signal (of DCD-Data
                                         Carrier Detect) to the Line:
                                         Transceiver 6 accepts TTL level binary data stream, via the
                                         "TX67D" (pin 28) input pin. This output pin, along with "TR6B"
                                         (pin 30) will output this data to the Remote Terminal Equipment).
                                         via an Analog Line Signal.

                                I/O Transceiver #6 Line Signal I/O Pin
                                         The exact function of this pin, depends upon whether the
                                         XRT4500 has been configured to operate in the DCE or DTE
                                         Mode.

                                DTE Mode: Receiver 6 Positive Polarity Input of DCD (Data
                                Carrier Detect) Signal:
                                This input pin (along with TR6A, pin 29) accepts the line signal,
                                from the remote terminal equipment, in a Differential manner.
                                This line is converted to CMOS signal levels and is output (to the
                                local terminal equipment) via the RX67D output pin (Pin 32).

                                DCE Mode: Transmitter 6 Positive Polarity Output of DCD
                                (Data Carrier Data Signal) Pin:
                                Transceiver 6 accepts a TTL level binary data stream, via the
                                TX67D (pin 28) input pin. This output pin (along with TR6A, pin
                                29) will output this data (to the remote terminal equipment) via
                                an Analog line signal.

                                NOTE: This I/O pin is not used if the XRT4500 has been config-
                                ured to operate in the V.28/EIA-232 Communications Interface
                                Mode.

                                11
XRT4500                                                         
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal    DTE   DCE  TYPE FUNCTION
              MODE  MODE
#                            I DCE/DTE Mode Select:
               LOW  HIGH             This input pin permits the user to configure the XRT4500 to
31   DCE/DTE                         operate in either the DCE Mode or in the DTE Mode.

                          Logic 0: DTE Mode Operation
                          When the XRT4500 is configured to operate in the "DTE" Mode,
                          then "Transceiver # 3" will be configured to function as a
                          Receiver.

                          Logic 1: DCE Mode Operation
                          When the XRT4500 is configured to operate in the "DCE" Mode,
                          then "Transceiver # 3" will be configured to function as a Trans-
                          mitter. This input pin contains an internal 20K pull-up to VDD.

32   RX67D    D_DCD D_LL  O Transceiver 6/7 Digital Output Pin:

                          The exact function of this pin depends upon whether the

                          XRT4500 has been configured to operate in the DCE or DTE

                          Mode.

                          DTE Mode Data Carrier Detect (DCD) Output Pin

                          When the XRT4500 is operating in the DTE Mode, this trans-
                          ceiver functions as a "line receiver". This line receiver accepts
                          either a V.10, V.28 or V.11 line signal via the TR6A and TR6B
                          pins (pins 29 and 30) and converts this line signal into a CMOS
                          level binary data stream. This binary data stream is output via
                          this pin. For DTE applications, this output pin should be con-
                          nected to the "DCD" input pin of the "Terminal Equipment".

                          DCE Mode Local Loop-back (LL) Indicator Output Pin

                          When the XRT4500 is operating in the DCE Mode, this trans-
                          ceiver functions as a "line receiver". This line receiver accepts
                          either a V.10, or V.28 line signal via the TR7 input pin (pin 27)
                          and converts this line signal into a CMOS level binary data
                          stream. This binary data stream is output via this pin. For DCE
                          applications, this input pin should be connected to the "LL" input
                          pin of the "Terminal Equipment".

NOTE: Signal names beginning with D_ are digital signals.      NOTE: Signal names ending with B and A are the positive
                                                               and negative polarities of differential signals respectively.

                                                           12
                                                                           XRT4500

                          MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                        REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE          DCE TYPE FUNCTION
             MODE         MODE
#

33   RX5D    D_DSR D_DTR O Receiver 5 Digital Data Output to Terminal Equipment

                          The XRT4500 accepts a line signal (in either the V.10, V.11 or

                          V.28 manner) via the RX5A and RX5B input pins (Pins 35 & 36).

                          The XRT4500 then converts this data into digital format (e.g., a

                          CMOS level binary data stream) and outputs it to the Terminal

                          Equipment via this pin.

                          The exact role that this pin plays depends upon whether the
                          XRT4500 device is operating in the DCE or DTE modes.

                          DTE Mode Data Set Ready (DSR) Output Pin
                          For DTE applications, this output pin should be connected to the
                          "DSR" input of the Terminal Equipment.

                          DCE Mode Data Terminal Ready (DTR) Output Pin
                          For DCE applications, this output pin should be connected to the
                          "DTR" input pin of the Terminal Equipment.

34   EC                          Note:
                                    1. This output pin is tri-stated if the EN_OUT input pin (pin 48)
                                        is "HIGH".
                                    2. If the XRT4500 has been configured to operate in the
                                        "Registered" Mode, then data will be outputted via this pin
                                        upon the rising edge of the "REG_CLK" clock signal.

                          I Echo Clock Mode Select Input Pin
                                 This input pin permits the user to enable or disable the "Echo-
                                 Clock" Mode feature within the XRT4500 device. If the user con-
                                 figures the XRT4500 to operate in the "Echo-Clock" Mode, then
                                 the RX3D output pin (Pin 73) will be internally looped into the
                                 "TX2D" input pin (Pin 67).

                          Setting this input pin "LOW" enables the "Echo-Clock" Mode.
                          Setting this input pin "HIGH" disables the "Echo-Clock" Mode.

                          Note: The "Echo-Clock" Mode feature is only available if the
                          XRT4500 is operating in the DTE Mode.

                          This input pin contains an internal 20K pull-up to VDD.

NOTE: Signal names beginning with D_ are digital signals.      NOTE: Signal names ending with B and A are the positive
                                                               and negative polarities of differential signals respectively.

                                                           13
XRT4500                                                        
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE   DCE  TYPE FUNCTION
             MODE  MODE
#            DSRB           I Receiver 5 Positive Data Differential Input from Line
                   DTRB             The XRT4500 will accept either a V.10, V.11 or V.28 type signal via
35   RX5B    DSRA                   this input pin, along with RX5A (Pin 36) and will generate a result-
                                    ing CMOS level binary data stream, via the RX5D (Pin 33) output
             CTSA                   pin. The exact function of this input pin depends upon whether the
                                    XRT4500 device is operating in the DTE or DCE mode.
             CTSB
                         DTE Mode Positive polarity portion of the DSR line signal.

                         DCE Mode Positive polarity portion of the DTR line signal.

36   RX5A          DTRA         Note: This output pin is not used if the XRT4500 has been con-
                                figured to operate in either the V.28/EIA-232 or V.10 Modes.

                         I Receiver 5 Negative Data Differential Input from Line
                                The XRT4500 will accept either a V.10, V.11 or V.28 type signal
                                via this input pin, along with RX5B (pin 35) and will generate a
                                resulting CMOS level binary data stream, via the RX5D (Pin 33)
                                output pin. The exact function of this input pin depends upon
                                whether the XRT4500 device is operating in the DTE or DCE
                                mode.

                         DTE Mode Negative polarity portion of the DSR line signal.

                         DCE Mode Negative polarity portion of the DTR line signal.

37   RX4A          RTSA         Note: If the XRT4500 has been configured to operate in either
                   RTSB         the V.28/EIA-232 or V.10 Modes, then all of the data will be out-
38   RX4B                       put (to the line) in a single-rail manner via this output pin.

                         I Receiver 4 Negative Data Differential Input from Line
                                The XRT4500 will accept either a V.10, V.11 or V.28 type signal
                                via this input pin, along with RX4B (pin 38) and will generate a
                                resulting CMOS level binary data stream, via the RX4D output
                                pin (Pin 40). The exact function of this input pin depends upon
                                whether the XRT4500 device is operating in the DTE or DCE
                                mode.
                                Note: If the XRT4500 has been configured to operate in either
                                the V.28/EIA-232 or V.10 Modes, then all of the data will be out-
                                put (to the line) in a single-rail manner via this output pin.

                         I Receiver 4 Positive Data Differential Input from Line
                                The XRT4500 will accept either a V.10, V.11 or V.28 type signal
                                via this input pin, along with RX4A (pin 37) and will generate a
                                resulting CMOS level binary data stream, via the RX4D output
                                pin (Pin 40). The exact function of this input pin depends upon
                                whether the XRT4500 device is operating in the DTE or DCE
                                mode.

                                NOTE: This output pin is not used if the XRT4500 has been con-
                                figured to operate in either the V.28/EIA-232 or V.10 Modes.

NOTE: Signal names beginning with D_ are digital signals.      NOTE: Signal names ending with B and A are the positive
                                                               and negative polarities of differential signals respectively.

                                                           14
                                                                           XRT4500

PIN DESCRIPTIONS (CONT.)  MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                        REV. 1.0.7

PIN Signal      DTE        DCE TYPE FUNCTION
#             MODE       MODE

39 SLEW_CNTL                              O V.28/V.10 Slew-Rate Control Pin This pin permits the user to
                                                   specify the slew rate of the V.10 or V.28 output driver. The user
                                                   accompanies this by connecting a resistor (of a specific value)
                                                   between this pin and ground.

                          Figure 34 presents a plot which depicts the relationship
                          between the `Rise/Fall Time' of a V.10 output signal (from the
                          XRT4500) and the value of this resistor.

                          Figure 35 presents a plot which depicts the relationship
                          between the slew-rate (expressed in terms of V/s) of a V.28 out-
                          put signal (from the XRT4500) and the value of this resistor.

40  RX4D       D_CTS D_RTS O Receiver 4 Digital Data Output to Terminal Equipment

                          This output pin is the digital (CMOS level) representation of the

                          line signal that is applied to the RX4A (pin 37) and RX4B (pin 38)

                          input pins.

                          The exact role that this pin plays depends upon whether the
                          XRT4500 is operating in the DCE or DTE Mode.

                          DCE Mode CTS (Clear to Send) Output Signal
                          For DCE Mode applications, this output pin should be connected
                          to the "CTS" input pin of the Terminal Equipment.

41  Vsense                       DTE Mode RTS (Request to Send) Output Signal
                                 For DTE Mode applications, this output pin should be connected
42  Isense                       to the "RTS" input pin of the Terminal Equipment.

43 GND_REG                I Switching Regulator Voltage sense input

44  LATCH                 I Switching Regulator Current sense input

                                 Switching Regulator Ground

                          I Mode Control Input Latch Enable Logic 0:
                                 This input pin permits the user to latch the states of the Mode
                                 Control Input pins (4, 5, and 6) (M0, M1, and M2) into the
                                 XRT4500 circuitry. This feature frees up the signals (driving the
                                 Mode Control Input pins) for other purposes.

45  CLKFS                         Driving this input, from "low" to "high" latches the contents of the
                                  Mode Control pins of the XRT4500 (into the XRT4500 circuitry).
                                  For the duration that the LATCH input pin is "high", the user can
                                  change the state of the signals controller the M0, M1 and M2
                                  input pins, without effecting the operation of the XRT4500.

                          O Internally Generated 500kHz Clock This clock signal is inter-
                                  nally used to drive both the switching regulator and the digital
                                  `Glitch' filters. The user is advised to leave this pin floating.

NOTE: Signal names beginning with D_ are digital signals.      NOTE: Signal names ending with B and A are the positive
                                                               and negative polarities of differential signals respectively.

                                                           15
XRT4500                                                            
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE   DCE  TYPE FUNCTION
             MODE  MODE
#                           I High Speed RS-232 Enable Logic 0 enables high speed RS-
                                    232 mode (drives 3K in parallel with 1000pF at 256 KHz).
46   E_232H                         Internal 20K pull-up to VDD.

                         This input pin permits the user to either enable or disable the
                         `High-Speed RS-232 Driver' feature. The non high speed mode
                         provides a 120 Kbps clock rate.

47   VDD                 Note: This pin setting applies to all `RS-232/V.28 Drivers' within
                         the XRT4500.

                         Analog VDD for the Internal Switching Regulator

48   EN_OUT              I Output Enable Pin for Receiver 5 and 8
                                This active-low output pin permits the user to tri-state the
                                "RX5D" and "RX8D" output pins (Pins 23 & 33).

                         Setting this input pin "low" causes the XRT4500 to tri-state the
                         "RX5D" and "RX8D" output pins. Conversely, setting this input
                         pin "high" enables the "RX5D" and the "RX8D" output drivers for
                         signal transmission to the local Terminal Equipment.

49 REG_CLK                      This input pin contains an internal 20k pull-down resistor to
                                ground.

                         I Register Mode Clock Input Signal:
                                If the XRT4500 has been configured to operate in the "Regis-
                                tered" Mode, then a rising clock edge at this input causes the
                                XRT4500 to do the following.

                         Data at the TX5D and TX8D input pins (Pins 15 & 17) will be
                            latched into the XRT4500 circuitry.

                         Data will be outputted via the RX5D and RX8D pins (Pins 23
                            & 33).

                         This input pin has no function when the XRT4500 is operating in
                         the "Non-Registered" Mode. The user configures the XRT4500
                         to operate in the "Registered" Mode, by pulling the "REG" input
                         pin to VDD.

                         This input pin contains an internal 20k pull-up to VDD.

NOTE: Signal names beginning with D_ are digital signals.

NOTE: Signal names ending with B and A are the positive
and negative polarities of differential signals respectively.

                                                               16
                                                                                 XRT4500

PIN DESCRIPTIONS (CONT.)        MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                              REV. 1.0.7

PIN  Signal    DTE         DCE  TYPE FUNCTION
              MODE        MODE
#                                  I 2 or 3 Clock Select Input Pin
                                           This input pin permits the XRT4500 to operate in either the "2
50   2CK/3CK                               Clock" or "3 Clock" Mode. If the XRT4500 is configured to oper-
                                           ate in the `2-Clock' mode, then the XRT4500 will synthesize the
                                           `RX2D' Clock signal, from the clock signal applied at the `TX3D'
                                           input pin. Conversely, if the XRT4500 is configured to operate in
                                           the `3 Clock' Mode, then the XRT4500 will synthesize the `RX2D'
                                           Clock signal from the live signal received via `RX2A' and `RX2B'
                                           input pin. Setting this input pin "high" configures the XRT4500 to
                                           operate in the "2 Clock" Mode. Conversely, setting this input pin
                                           "low" configures the XRT4500 to operate in the "3 Clock" Mode.

                                Note:
                                      1. This input pin is ignored if the XRT4500 is configured to
                                          support the X.21 Communications Interface.

                                Logic Don't Care: 1 Clock When in the X.21 Mode (M2, M1, M0 = 011)
                                Logic 0: 3 Clocks When Mode  X.21 (M2, M1, M0  011)
                                Logic 1: 2 Clocks When Mode  X.21 (M2, M1, M0  011)

51 VDD_REG                              NOTE:
                                              2. This input pin is ignored if the XRT4500 is configured to
52   SR_OUT                                        operate in the DTE Mode.

                                        This input pin contains an internal 20k pull-up to VDD.

                                        Analog VDD Charge pump and switching regulator output
                                        drivers

                                O Switching Regulator Inductor driver output

NOTE: Signal names beginning with D_ are digital signals.      NOTE: Signal names ending with B and A are the positive
                                                               and negative polarities of differential signals respectively.

                                                           17
XRT4500                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN Signal    DTE   DCE  TYPE FUNCTION
#           MODE  MODE
                            I Test Oscillator Enable Active Low;
53 OSCEN                            This active-low input pin permits the user to enable or disable the
                                    "Internal Oscillator" within the XRT4500. If the user enables this fea-
                                    ture then the XRT4500 will begin generating a clock signal via both
                                    the RX2D and RX3D output pins. The frequency of this clock signal
                                    ranges between 32kHz and 64kHz.

                         This clock signal can be used to support "Stand-Alone DTE Diag-
                         nostic" Testing.

                         Setting this input to "0" enables the "Internal Oscillator".
                         Setting this input to "1" disables the "Internal Oscillator".

                         Note: The "Internal Oscillator" is only available if the XRT4500 is
                         operating in the DTE Mode.

                         If LP = "0" The Clock Signal (32 - 64kHz) is available on Rx3D.
                         If LP = "0" and EC = "0" the clock signal is available on RX2D.

54 CLKINV                       NOTE: This input pin contains an internal 20k pull-up to VDD.

                         I Invert Clock Input Pin This `Active -Low' input pin permits the
                                user to either enable or disable the `Clock/Inversion' feature. The
                                exact manifestation of the `Clock Inversion' feature depends upon
                                whether the XRT4500 is operating in the `DCE' or `DTE' Mode.

                                If the XRT4500 is operating in the DTE Mode, then the RX3D output
                                signal (which is receiving the TXC signal) will be inverted before it is
                                outputted to the terminal equipment.

                                If the XRT4500 is operating in the DCE Mode, then the TX3D input
                                signal (which is transmitting the TXC signal) will be inverted before it
                                converted into the analog format and is output to the line.

                                Setting this input pin `Low' enables the `Clock Inversion' feature.
                                Conversely, setting this input pin `High' disables this feature.

55 DTINV                        NOTE: This input pin contains an internal 20k pull-up to VDD.

56 VSS_T123              I Invert Data Active Low; Logic 0: Data Inverted.
                                Logic 1: Data not Inverted. Internal 20K pull-up VDD.
57  GND
                                -6V Power Supply Signal: This supply voltage is internally gener-
58 VDD_T123                     ated by the Switching Regulator Circuit within the XRT4500.

59 GND_T12                      Digital Ground: for transmitters 1, 2, and 3

                                Analog VDD: for transmitters 1, 2, and 3

                                Analog Ground: Transmitters 1 and 2

                         18
                                                                                  XRT4500

PIN DESCRIPTIONS (CONT.)         MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                               REV. 1.0.7

PIN  Signal   DTE          DCE TYPE FUNCTION
             MODE         MODE
#
             D_TXD
60   TX1D                 D_RXD  I Transmitter 1 Digital Data Input from Terminal Equipment.
                                        The exact role that this input pin plays depends upon whether
                                        the XRT4500 is operating in the DTE or DCE Modes.

                                 DTE Mode TXD (Transmit Data) Input:
                                 The DTE Terminal Equipment is expected to apply the TXD
                                 (Transmit Data) to this input pin.

                                 The XRT4500 will convert this binary data stream into either the
                                 V.35, V.11, or V.28 format and will output this data via the TX1A
                                 and TX1B output pin.

                                 DCE Mode RXD (Receive Data) Input:
                                 The DCE Terminal Equipment is expected to apply the RXD
                                 (Receive Data) to this input pin.

61   CM_TX1                              The XRT4500 will convert this binary data stream into either the
                                         V.35, V.11 or V.28 format and will output this data via the TX1A
62   TX1B    TXDB RXDB                   and TX1B output pins.

                                 O AC GND- Transmitter 1 Output Termination center tap in V.35
                                         Mode. Connect a 0.1F capacitor to ground.

                                 O Transmitter 1 Positive Data Differential Output to line.
                                         The exact function of this output pin depends upon whether the
                                         XRT4500 is operating in the DCE or DTE Modes.

                                 DTE Mode: Transmit Data (TXD) Positive Polarity Output
                                 Line Signal
                                 Transmitter 1 accepts a TTL Level binary data stream (as the
                                 "Transmit Data" TXD) from the DTE Terminal Equipment.
                                 Transmitter 1 converts this digital data into any of the following
                                 electrical formats: V.10, V.11, V.28 and V.35, prior to transmis-
                                 sion to the line.

                                 If this data is being converted into either the V.11 or V.35 format,
                                 then this pin outputs the positive-polarity portion of the "TXD"
                                 data to the line. If this data is being converted into either the V.10
                                 or V.28 formats, then this pin is inactive.

                                 DCE Mode: Receive Data (RXD) Positive Polarity Output
                                 Line Signal
                                 Transmitter 1 accepts a CMOS (or TTL) level signal binary data
                                 stream (as the "Receive Data" RXD) from the DCE Terminal
                                 Equipment. Transmitter 1 converts this digital data into any of the
                                 following electrical formats: V.10, V.11, V.28 and V.35 prior to
                                 transmission to the line.

                                 If this data is being converted into either the V.11 or V.35 format,
                                 then this pin outputs the positive polarity portion of the "RXD"
                                 data to the line. If this data is being converted into either the V.10
                                 or V.28 formats, then this pin is inactive.

                                 19
XRT4500                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE   DCE  TYPE FUNCTION
             MODE  MODE
#                          O Transmitter 1 Negative Data Differential Output to Line
             TXDA  RXDA             The exact function of this output pin depends upon whether the
63   TX1A                           XRT4500 is operating in the DCE or DTE Modes.

                         DTE Mode: Transmit Data (TXD) Negative Polarity Output
                         Signal
                         Transmitter 1 accepts a TTL level binary data stream (as the
                         "Transmit Data" TXD) from the DTE Terminal Equipment. Trans-
                         mitter 1 converts this digital data into any of the following electrical
                         formats: V.10, V.11, V.28 and V.35 prior to transmission to the line.

                         If this data is being converted into either the V.11 or V.35 format,
                         then this pin outputs the negative-polarity portion of the "TXD"
                         data to the line. If this data is being converted into either the V.10
                         or V.28 formats, then this pin outputs this data to the line in a sin-
                         gle-ended manner.

                         DCE Mode: Receive Data (RXD) Negative Polarity Output
                         Line Signal
                         Transmitter 1 accepts a TTL level binary data stream (as the
                         "Receive Data" RXD) from the DCE Terminal Equipment.
                         Transmitter 1 converts this digital data into any of the following
                         electrical formats: V.10, V.11, V.28 and V.35 prior to transmission
                         to the line.

                         If this data is being converted into either the V.11 or V.35 format,
                         then this pin outputs the negative-polarity portion of the "RXD"
                         data to the line. If this data is being converted into either the V.10
                         or V.28 formats, then this pin outputs this data to the line in a sin-
                         gle-ended manner.

                         20
                                                                           XRT4500

                          MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                        REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal   DTE          DCE TYPE FUNCTION
             MODE         MODE
#

64   TX2A    SCTEA RXCA   O Transmitter 2 Negative Data Differential Output to Line

                          The exact function of this output pin depends upon whether the

                          XRT4500 is operating in the DCE or DTE Mode.

                          DTE Mode Transmit Clock Echo (SCTE) Negative Polarity
                          Output Signal
                          Transmitter 2 accepts a TTL level binary data system (as the
                          `Transmit Clock Echo' SCTE) from the DTE terminal equip-
                          ment. Transmitter 2 converts this digital data into any of the fol-
                          lowing electrical formats: V.10, V.11, V.28 or V.35 prior to
                          transmission to the line.

                          If this data is being converted into the V.11 or V.35 electrical format
                          then this pin outputs the `Negative Polarity' portion of the `SCTE'
                          data to the line. If this data is being converted into the V.10 or V.28
                          electrical format, tthen this pin outputs this data to the line in a
                          single-ended manner.

                          DCE Mode Receive Clock (RXC) Signal Negative Polarity
                          Output Line Signal
                          Transmitter 2 accepts a TTL level binary data system (as the
                          `Receive Clock - RXC) from the DCE terminal equipment. Trans-
                          mitter 2 converts this digital data into any of the following electrical
                          formats: V.10, V.11, V.28 or V.35 prior to transmission to the line.

                          If this data is being converted into the V.11 or V.35 electrical for-
                          mat then this pin outputs the `Negative Polarity' portion of the
                          `RXC' data to the line. If this data is being converted into the V.10
                          or V.28 electrical format, then this pin outputs this data to the line
                          in a single-ended manner.

                          21
XRT4500                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN  Signal   DTE   DCE TYPE FUNCTION
             MODE  MODE
#

65   TX2B    SCTEB RXCB  O Transmitter 2 Positive Data Differential Output to line.

                         The exact function of this output pin depends upon whether the

                         XRT4500 is operating in the DCE or DTE Mode.

                         DTE Mode Transmit Clock Echo (SCTE) Positive Polarity
                         Output Signal
                         Transmitter 2 accepts a TTL level binary data system (as the
                         `Transmit Clock Echo' SCTE) from the DTE terminal equip-
                         ment. Transmitter 2 converts this digital data into any of the fol-
                         lowing electrical formats: V10, V.11, V.28 or V.35 prior to
                         transmission to the line.

                         If this data is being converted into the V.11 or V.35 electrical format
                         then this pin outputs the `Positive Polarity' portion of the `SCTE'
                         data to the line. If this data is being converted into the V.10 or V.28
                         electrical format, then this output pin is in-active.

                         DCE Mode Receive Clock (RXC) Signal Positive Polarity
                         Output Line Signal
                         Transmitter 2 accepts a TTL level binary data system (as the
                         `Receive Clock - RXC) from the DCE terminal equipment. Trans-
                         mitter 2 converts this digital data into any of the following electrical
                         formats: V.10, V.11, V.28 or V.35 prior to transmission to the line.

66   CM_TX2                      If this data is being converted into the V.11 or V.35 electrical for-
                                 mat then this pin outputs the `Positive Polarity' portion of the
                                 `RXC' data to the line. If this data is being converted into the V.10
                                 or V.28 electrical format, then this output pin is in-active.

                         O Transmitter 2 Output Termination Center Tap in V.35 Mode
                                 This pin should be by-passed to ground with an external 0.1F
                                 capacitor.

                         22
                                                                            XRT4500

PIN DESCRIPTIONS (CONT.)   MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                         REV. 1.0.7

PIN  Signal   DTE          DCE TYPE FUNCTION
             MODE         MODE
#

67   TX2D    D_SCTE D_RXC  I Transmitter 2 Digital Data Input from Terminal Equipment

                           The exact role that this input pin plays, depends upon whether

                           the XRT4500 is operating in the DTE or DCE Mode.

                           DTE Mode: SCTE (Transmit Clock Echo) Input
                           The Serial Communications Controller (at the DTE Terminal) is
                           expected to derive the SCTE (Transmit Clock Echo) clock signal,
                           from the TXC signal, and input it (into the XRT4500) via this
                           input pin. The XRT4500 will convert this binary data stream into
                           either the V.35, V.11 or V.28 format and will output this data via
                           the TX2A and TX2B output pins.

                           DCE Mode: RXC (Receive Clock) Input
                           The Serial Communications Controller (at the DCE Terminal) is
                           expected to apply the RXC clock signal to this input pin. The
                           XRT4500 will convert this binary data stream into either the V.35,
                           V.11 or V.28 format and will output this data via the TX2A and
                           TX2B output pins.

68   TX3D    D_X D_TXC            Note: If the XRT4500 has been configured to operate in both the
                                  DTE and the "Echoed Clock" Mode, then the XRT4500 will
                                  ignore this input pin and will instead use the clock signal which is
                                  output via the "D_TXC" output pin (e.g., RX3D or pin 73).

                           I Transmitter 3 Digital Data Input from Terminal Equipment
                                  The exact role that this pin plays depends upon whether the
                                  XRT4500 is operating in the DCE or DTE Modes.

                           DTE Mode: This input pin is not used

                           DCE Mode: TXC Transmit Clock Signal
                           This input pin functions as the "TXC" (Transmit Clock) input signal
                           from the DCE Terminal. The XRT4500 will convert this "digital"
                           clock data into either the V.35, V.11 or V.28 format and will output
                           this data via the TR3A and TR3B output pins.

69   CM_TR3                O DTE Mode: AC GND Transmitter 3 Output Termination center
                                   tap in V.35 Mode. Connect a 0.1F capacitor to ground.
                                   DCE Mode: AC GND Receiver 3 Input Termination center tap
                                   in V.35 Mode. Connect a 0.1F capacitor to ground.

70   TR3A    TXCA TXCA I/O DTE Mode: Receiver 3 Negative Data Differential Input from

                           Line

                           DCE Mode: Transmitter 3 Negative Data Differential Output

                           to Line.

71   TR3B    TXCB TXCB I/O DCE Mode: Transmitter 3 Positive Data Differential Output to Line.

                           DTE Mode: Receiver 3 Positive Data Differential Input from Line.

                           23
XRT4500                                                            
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

PIN DESCRIPTIONS (CONT.)

PIN  Signal    DTE    DCE  TYPE FUNCTION
              MODE   MODE
#                                     Analog GND: Receivers 4, 5, 6, 7 and 8
              D_TXC   D_X
72   GND                     O Receiver 3 Digital Output to Terminal Equipment:
                                      This output pin is the digital (CMOS level) representation of the
73   RX3D                             line signal that is received via the TR3A (pin 70) and TR3B (pin
                                      71) input pins.

                           The exact role that this pin plays depends upon whether the
                           XRT4500 is operating in the DCE or DTE Mode.

                           DTE Mode: TXC Transmit Clock Signal
                           This output pin functions as the "TXC" (Transmit Clock) output
                           signal to the Terminal Equipment. The DTE Terminal Equipment
                           will typically use this signal to synthesize the SCTE clock signal.

                           DCE Mode: This output pin is NOT used.

                           Note: If the "Internal Oscillator" (within the XRT4500) is enabled,
                           then this pin will output a 32kHz to 64kHz clock signal. This clock
                           signal can be used for "Stand-Alone DTE Diagnostic" Testing.

74   RX2D     R_RXC D_SCTE O Receiver 2 Digital Data Output to Equipment

                           This output pin is the digital (CMOS level) representation of the

                           line signal that is received via the RX2A (pin 77) and RX2B (pin

                           76) input pins.

                           The exact role that this pin plays depends upon whether the
                           XRT4500 is operating in the DCE or DTE Modes.

                           DCE Mode: SCTE Transmit Clock Echo Signal:
                           This output pin functions as the SCTE (Transmit Clock Echo)
                           output signal to the Terminal Equipment. The DCE Terminal
                           Equipment will typically use this clock signal to sample the "TXD"
                           (Transmit Data).

                           DTE Mode: RXC Receive Clock Signal:
                           This output pin functions as the "RXC" (Receive Clock) output
                           signal to the Terminal Equipment. The DTE Terminal Equipment
                           will typically use this signal to sample the "RXD" (Receive Data).

                           Note: If the "Internal Oscillator" (within the XRT4500) is enabled,
                           then this pin will output a 32kHz 64kHz clock signal. This clock
                           signal can be used for "Stand-Alone DTE Diagnostic" testing.

75   EN_FLTR               I Enable Glitch Filter on Receiver 4, 5, 6, 7, 8 inputs. Internal
                                  20k pull-down

76   RX2B     RXCB SCTEB   I Receiver 2 Positive Data Differential Input from Line

77   RX2A     RXCA RXCB    I Receiver 2 Negative Data Differential Input from Line

                           24
                                                                               XRT4500

                              MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                            REV. 1.0.7

PIN DESCRIPTIONS

PIN  Signal        DTE   DCE  TYPE FUNCTION
                  MODE  MODE
#                                I Receiver 1 Negative Data Differential Input from Line
                  RXDA  TXDA
78   RX1A                        I Receiver 1 Positive Data Differential Input from Line
                  RXDB  TXDB             The exact function of this input pin depends upon whether the
79   RX1B                                XRT4500 is operating in the DCE or DTE Mode. This input pin,
                                         along with "RX1A" (pin 78) will accept a line signal in either the
                                         V.35, V.11, V.28/EIA-232 or V.10 electrical format. Receiver 1 will
                                         then convert this line signal into a CMOS level binary data
                                         stream, and will output this data (to the Terminal Equipment) via
                                         the "RX1D" output pin (pin 1).

80 EN_TERM                           DCE Mode Receive Data (RXD) Negative Polarity Input
                                     Line Signal

                              I Enable Input Termination for Receiver 1, 2, 3, in V.11 Mode.
                                     Internal 20k pull-down to ground.

                              25
XRT4500                                                                                    
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

ELECTRICAL CHARACTERISTICS

Supply Voltage             MIN        TYP        MAX               UNITS  TEST CONDITIONS
Vpp +12V Supply
Vss                        11         12         13                   V Full Load on V.28

                           -5.7       -6.0       -6.3                 V Full Load on V.28

IDD in DCE Mode- Ta=25C, VDD=5V, Data and Clock at maximum operating frequencies unless other-
wise specified

PARAMETER             MIN        TYP        MAX                UNITS      TEST CONDITIONS

V.10                  145        160        190                    mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=0, M2=0                                                             Typical Load at 10 kHz
                      160        180        215                              Typical Load at 50 kHz

                      180        200        240

EIA-530-A (V.11)      125        140        170                    mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=0, M2=0                                                             Typical Load at 1 MHz
                      205        230        275                              Typical Load at 4 MHz
                                                                             Typical Load at 10 MHz
                      230        255        305

                      275        305        365

EIA-530, RS449, V.36  120        135        160                    mA No Load or Signal, Tx Digital Inputs tied High
                                                                             Typical Load at 1 MHz
M0=0, M1=1, M2=0      195        215        260                              Typical Load at 4 MHz
                                                                             Typical Load at 10 MHz
                      225        250        300

                      270        300        360

X.21                  115        130        155                    mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=1, M2=0                                                             Typical Load at 1 MHz
                      195        215        260                              Typical Load at 4 MHz
                                                                             Typical Load at 10 MHz
                      215        240        290

                      260        290        350

V.35                  215        240        290                    mA No Load or Signal, TX Digital Inputs tied High
M0=0, M1=0, M2=1                                                             Typical Load at 1 MHz
                      255        285        340                              Typical Load at 4 MHz
                                                                             Typical Load at 10 MHz
                      265        295        355

                      290        320        385

RESERVED              120        135        160                    mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=0, M2=1                                                             Typical Load at 1 MHz
                      200        225        270                              Typical Load at 4 MHz
                                                                             Typical Load at 10 MHz
                      225        250        300

                      270        300        360

RS-232 (V.28)         115        130        155                    mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=1, M2=1                                                             Typical Load at 10 kHz
                      215        240        290                              Typical Load at 100 kHz

                      225        250        300

POWER DOWN            80         90         110                    mA Reduced Power Mode

M0=1, M1=1, M2=1

NOTES:                                                                    950mW in V.35 and 800mW in the V.28 mode. In
                                                                          the "Reduced Power Mode" the XRT4500 chip dis-
      1. Absolute Maximum Ratings are those beyond                        sipation is 310mW.
          which the safety of a device may be impaired.
                                                                      4. "Typical Load" is the corresponding receiver in
      2. All currents into device pins are positive; all cur-             another XRT4500 operating in the DTE mode.
          rents out of device are negative. All voltages are
          referenced to device ground unless otherwise                5. A 50% duty cycle square wave, at the specified fre-
          specified.                                                      quency in the table, is applied to all Clock and Data
                                                                          lines of the High Speed Transmitters).
      3. The efficiency of the switching regulator and the
          charge pump is approximately 70%. The actual                6. A 10 KHz 50% duty cycle square wave is applied to
          power dissipation of the XRT4500 at 5V, with maxi-              all Handshake Lines (Low Speed Transmitters).
          mum loading, is 660mW in V.10, 700mW in V.11,

                                                               26
                                                                                                     XRT4500

                                                    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                  REV. 1.0.7

7. Input termination is enabled on High Speed V.11
    Receivers.

IDD in DTE Mode - Ta=25C, VDD=5V, Data and Clock at maximum operating frequencies unless other-
wise specified

PARAMETER             MIN  TYP  MAX                                UNITS  TEST CONDITIONS

V.10                  145  160  190                                mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=0, M2=0
                      160  180  215                                       Typical Load at 10 kHz

                      170  190  230                                       Typical Load at 50 kHz

EIA-530-A (V.11)      130  145  175                                mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=0, M2=0
                      190  210  250                                       Typical Load at 1 MHz

                      210  235  280                                       Typical Load at 4 MHz

                      250  280  335                                       Typical Load at 10 MHz

EIA-530, RS449, V.36  125  140  170                                mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=1, M2=0
                      180  200  240                                       Typical Load at 1 MHz

                      205  230  275                                       Typical Load at 4 MHz

                      245  275  330                                       Typical Load at 10 MHz

X.21                  120  130  155                                mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=1, M2=0
                      170  190  230                                       Typical Load at 1 MHz

                      190  210  250                                       Typical Load at 4 MHz

                      230  255  305                                       Typical Load at 10 MHz

V.35                  180  200  240                                mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=0, M2=1
                      220  245  295                                       Typical Load at 1 MHz

                      235  260  310                                       Typical Load at 4 MHz

                      255  285  340                                       Typical Load at 10 MHz

RESERVED              125  140  170                                mA No Load or Signal, Tx Digital Inputs tied High
M0=1, M1=0, M2=1
                      185  205  245                                       Typical Load at 1 MHz

                      205  230  275                                       Typical Load at 4 MHz

                      245  275  330                                       Typical Load at 10 MHz

RS-232 (V.28)         115  130  155                                mA No Load or Signal, Tx Digital Inputs tied High
M0=0, M1=1, M2=1
                      200  220  265                                       Typical Load at 10 kHz

                      205  230  275                                       Typical Load at 100 kHz

POWER DOWN            80   90   110                                mA Reduced Power Mode
M0=1, M1=1, M2=1

NOTES:                                                                 the "Reduced Power Mode" the XRT4500 chip dis-
                                                                       sipation is 310mW.
      1. Absolute Maximum Ratings are those beyond
          which the safety of a device may be impaired.            4. "Typical Load" is the corresponding receiver in
                                                                       another XRT4500 operating in the DCE mode.
      2. All currents into device pins are positive; all cur-
          rents out of device are negative. All voltages are       5. A 50% duty cycle square wave, at the specified fre-
          referenced to device ground unless otherwise                 quency in the table, is applied to all Clock and Data
          specified.                                                   lines of the High Speed Transmitters).

      3. The efficiency of the switching regulator and the         6. A 10 KHz 50% duty cycle square wave is applied to
          charge pump is approximately 70%. The actual                 all Handshake Lines (Low Speed Transmitters).
          power dissipation of the XRT4500 at 5V, with maxi-
          mum loading, is 660mW in V.10, 700mW in V.11,            7. Input termination is enabled on High Speed V.11
          950mW in V.35 and 800mW in the V.28 mode. In                 Receivers.

                                                               27
XRT4500                                                                              
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

TA = 25C, VDD = 5V, VSS = -6V, VPP = 12V, MAXIMUM OPERATING FREQUENCY UNLESS OTHERWISE SPECIFIED

SYMBOL PARAMETER             MIN       TYP     MAX UNITS            MODE  INTERFACE/CONDITIONS

SUPPLY CURRENTS                                                   M0 M1 M2 TEST CONDITIONS

IDD  VDD Supply Current                27        32       mA       0 0 0 V.10, No Load, No Signal

     (DCE Mode, All Digital            75        90       mA       0 0 0 V.10, Full Load, w/ Signal

     Pins = GND or VDD)

                                       27        32       mA       1 0 0 EIA-530A, No Load,

                                                                          (V.11)

                                       230 270            mA       1 0 0 EIA-530A, Full Load,

                                                                          (V.11)

                                       65        75       mA       0 0 1 V.35, No Load on V.28

                                                                          Drivers

                                       68        80       mA       0 0 1 V.35, Full Load on V.28

                                                                          Drivers

                                       20        25       mA       0 1 1 RS232, No Load

                                       26        32       mA       0 1 1 RS232, Full Load

                                       16        20       mA       1 1 1 Reduced Power Mode

ELECTRICAL CHARACTERISTICS (CONTIUED)       MIN      TYP      MAX   UNIT CONDITIONS
SYMBOL PARAMETER
LOGIC INPUTS                               2                       V TTL Compatible

    VIH Logic Input High Voltage                              0.8   V TTL Compatible
     VIL Logic Input Low Voltage
     IIN Logic Input Current                                  250  A With 20k internal pull-up/down
                                                                             resistor to ground
LOGIC OUTPUTS
    VOH Output High Voltage                 3        4.5            V IO = -4mA, TTL/CMOS
                                                                            Compatible
    VOL Output Low Voltage
                                                     0.3      0.8   V IO = 4mA, TTL/CMOS
    IOSR Output Short-Circuit Current                                       Compatible

    IOZR Three-State Output Current         -60               60    mA 0V  VO  VDD, TTL

                                                                          Compatible

                                            0        1             A M0 = Ml = M2 = VDD 0V  VO
                                                                             VDD, TTL Compatible

                                                 28
                                                                                                    XRT4500

                                                   MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                 REV. 1.0.7

POWER SUPPLY CONSUMPTION                               The table below shows the typical currents the +5V,
                                                       +12V and -6V supplies require for each of the interface
When external power supplies are available, the        modes.
switching regulator and charge pumps may be dis-
abled to save on component cost and current con-
sumption from the +5V supply.

        IDD  IPP       ISS                                 MODE      INTERFACE/CONDITIONS

SUPPLY  +5V  +12V      -6V               UNIT      M2      M1    M0

        27   17        40                mA        0       0     0 V.10, No Load, No Signal

        75   17        -160              mA        0       0     0 V.10, Full Load with Signal

        27   15        -35               mA        0       0     1 EIA-530A, No Load (V.11)

        230  15        -130              mA        0       0     1 EIA-530A, Full Load (V.11)

        27   15        -35               mA        0       1     0 EIA-530 (V.36) No Load

        27   15        -35               mA        0       1     1 X.21

        65   15        -70               mA        1       0     0 V.35, No Load on V.28 drivers

        68   45        -120              mA        1       0     0 V.35, Full Load on V.28 drivers

        27   15        -35               mA        1       0     1 Reserved

        20   30        -45               mA        1       1     0 RS-232, No Load

        26   65        -55               mA        1       1     0 RS-232, Full Load

The following two charts show how the IDD current      gle 5V supply is used in the EIA-530 (V.11) mode.

varies with temperature and voltage when only a sin- This mode has the highest current consumption.

        FIGURE 1. SUPPLY CURRENT VERSUS TEMPERATURE AND SUPPLY VOLTAGE, WITHOUT LOAD OR
        SIGNAL IN EIA-530 (V.11) MODE

                       Supply Current, No Signal, No Load, All CH

             IDD (mA)  154                                           4.75V
                       152                                           5.00V
                       150                                           5.25V
                       148
                       146                     25 50 70 85
                       144
                       142
                       140

                                 - 20 0

                                         Temperature ( C)

                                                   29
XRT4500                                                                              
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

               FIGURE 2. SUPPLY CURRENT VERSUS TEMPERATURE AND SUPPLY VOLTAGE, WITH LOAD IN EIA-
               530 (V.11) MODE

                                 S upply Curre nt, S igna l, Full Loa d

                         360

               IDD (mA)  350                                                   4.75V
                         340                                                   5.00V
                                                                               5.25V
                         330
                         320

                         310

                              - 20  0           25       50   70   85

                                            Tem perature (C)

ELECTRICAL CHARACTERISTICS (CONTIUED)

SYMBOL         PARAMETER                            MIN       TYP  MAX   UNIT         CONDITIONS

V.11 DRIVER

VOD Differential Output Voltage                                    +5.5  V Open Circuit

VOD Differential Output Voltage                     2                         RL = 50 (Figure 3)

VOD Change in Magnitude of Differential                            0.25  V RL = 50 (Figure 3)
            Output Voltage

VOC     Common Mode Output Voltage                                 3.0   V RL = 50 (Figure 3)
VOC
        Change in Magnitude of Common                              0.2   V RL = 50 (Figure 3)
        Mode Output Voltage

ISS Short-Circuit Current                                          150 mA VO = GND
IOZ Output Leakage Current
                                                              1   100  A -0.25V  VO  0.25V, Power

                                                                               Off or Driver Disabled

tr, tf Rise or Fall Time (Transition Time)          4         10   25    ns (Figures 4, 8 )

TPLH Input to Output                                30        70   100   ns (Figures 4, 8 )

TPHL Input to Output                                30        65   100   ns (Figures 4, 8 )

t       Inp. to Out. Difference, |TPLH - TPHL|      0         5    15    ns (Figures 4, 8 )

TSKEW Output to Output Skew                                   5          ns (Figures 4, 8 )

V.11 RECEIVER

        Maximum Transmission Rate                   20                   MHz

VTH Input Threshold Voltage                         -0.2           0.2   V -7V  VCM  7V

VTH Input Hysteresis                                          35   60    mV -7V  VCM  7V

                                                          30
                                                                                                       XRT4500

                                                      MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                    REV. 1.0.7

ELECTRICAL CHARACTERISTICS (CONTIUED)

SYMBOL             PARAMETER                       MIN        TYP       MAX   UNIT             CONDITIONS

V.11 RECEIVER

IIN Input Current (A, B)                                      2        2.5       mA -10V  VA,B  10V

RIN Input Impedance                                   9       10        11         k -10V  VA,B  10V

tr,     RiseTime                                              10                   ns (Figures 4, 9 )

tf      Fall Time                                             5         10         ns (Figures 4, 9 )

TPLH Input to Output                                30        70        100        ns (Figures 4, 9 )

TPHL Input to Output                                30        70        100        ns (Figures 4, 9 )

t       Inp. to Out. Difference, |TPLH - TPHL|        0       10        20         ns (Figures 4, 9 )

ELECTRICAL CHARACTERISTICS (CONTINUED)

SYMBOL PARAMETER                                MIN      TYP       MAX        UNIT CONDITIONS

V.35 Driver

        Maximum Transmission Rate               20                            MHz
                                                                                V
VOD Differential Output Voltage                 0.44 0.55 0.66                  With Load, (Figure 9)

IOH Transmitter Output High Current             -12 -11 -10                   mA VA, B = 0V
                                                                              mA VA, B = 0V
IOL Transmitter Output Low Current              10       11        12         A -0.25  VA,B  0.25V
                                                                              ns (Figures 5, 8 )
IOZ Transmitter Output Leakage Current                   1 100

tr, tf Rise or Fall Time                                 5

TPLH Input to Output                            30       60 100               ns (Figures 5, 8 )

TPHL Input to Output                            25       55        80         ns (Figures 5, 8 )

t       Inp. to Out. Difference, |TPLH - TPHL|  0        5         20         ns (Figures 5, 8 )

TSKEW Output to Output Skew                              5                    ns (Figures 5, 8 )

V.35 Receiver

VTH     Differential Input Threshold Volt.      -0.2               0.2         V -2V = (VA + VB)/2 = 2V (Figure 5)
VTH     Input Hysteresis                                                      mV -2V = (VA + VB)/2 = 2V (Figure 5)
        Input Current (A, B)                             35        60         mA -10V = VA, B = 10V
IIN    Input Impedance (A, B)                                                  -10V = VA, B = 10V
RIN    Rise Time                                        60                  ns (Figure 5, 9 )
  tr    Fall Time                                                             ns (Figure 5, 9 )
        Input to Output                         135 150 165                   ns (Figure 5, 9 )
  tf    Input to Output                                                       ns (Figure 5, 9 )
TPLH                                                     10
TPHL
                                                         5

                                                         75 100

                                                         75 100

                                                         31
XRT4500                                                                          
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

ELECTRICAL CHARACTERISTICS- TA = 25C, VDD = 5V + 5%

SYMBOL         PARAMETER           MIN     TYP        MAX   UNIT  CONDITIONS

V.10 DRIVER

        Maximum Transmission Rate  120                      Kbps

VO Output Voltage                  4.0               6.0    V Open Circuit, RL = 3.9k

VO Output Voltage                  3.6                       V RL = 450 (Figure 6)

ISS Short-Circuit Current                             100   mA VO = GND

IOZ Input Leakage Current                  0.1 100         A -0.25  VO  0.25V, Power Off or
                                                                      Driver Disabled
tr, tf Rise or Fall Time           0       1.5
                                                             s (Figures 6, 10 ), RL = 450, CL =
TPLH Input to output               1.5     3          6               100pF, RSLEW_CNTL = 10k

TPHL Input to output               0.5     1          2      s (Figures 6, 10 ), RL = 450, CL = 100pF
                                                                      RSLEW_CNTL = 10k

                                                             s (Figures 6, 10 ), RL = 450, CL = 100pF
                                                                      RSLEW_CNTL = 10k

V.10 RECEIVER

VTH Receiver Input Threshold Voltage -0.2             0.2    V
                                                            mV
AVTH Receiver Input Hysteresis             35         60    mA -10  VA  10V
                                                            k -10  VA  10V
IIN Receiver Input Current         -2.5 2.0 2.5           ns (Figures 7, 11 )
                                                            ns (Figures 7, 11 )
RIN Receiver Input Impedance       9       11         12    ns (Figures 7, 11 )

tr, tf Rise or Fall Time                   10

TPLH Input to Output                       200

TPHL Input to Output                       250

V.28 Driver

        Maximum Transmission Rate  120                      Kbps

VO Output Voltage                  5 5.5 6.5               V Open Circuit
                                                                      RL = 3k (Figure 6)
ISS Short-Circuit Current                           100
IOZ Input Leakage Current                  1 100           mA VO = GND
                                                             A -0.25  VCM  0.25V, Power Off or
SR     Slew Rate                  2       5          30
TPLH    Input to output                                               Driver Disabled
TPHL    Input to output                    2          6     V/s (Figures 6, 10 ), RL = 3k, CL = 2500pF
                                                             s (Figures 6, 10 ), RL = 3k, CL = 2500pF
                                           2          6      s (Figures 6, 10 ), RL = 3k, CL = 2500pF

                                           32
                                                                                                         XRT4500

                                                        MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                      REV. 1.0.7

ELECTRICAL CHARACTERISTICS (CONTINUED)

SYMBOL PARAMETER                        MIN   TYP            MAX  UNIT CONDITIONS

V.28 RECEIVER                                                     Kbps
                                                                    V
         Maximum Transmission Rate      256                         V
                                                                    V
VTHL     Input Low Threshold Voltage                    1.4 0.8    k -15  VA  15V
VTLH     Input High Threshold Voltage                              ns (Figures 7, 11 )
AVTH     Receiver Input Hysteresis      2.0 1.4                    ns (Figures 7, 11 )
RIN     Receiver Input Impedance                                  ns (Figures 7, 11 )
tr, tf  Rise or Fall Time              0.1 0.4 1.0
TPLH     Input to Output
TPHL     Input to Output                3               5    7

                                                        10

                                                        400

                                                        450

The following tests circuits and timing diagrams are
referenced in the preceding Electrical Characteristics
Tables.

         FIGURE 3. RS422 DRIVER TEST CIRCUIT

               TXB

               VOD  RL=50
                    RL=50 VOC

               TXA

               FIGURE 4. RS422 DRIVER/RECEIVER AC TEST CIRCUIT

                                                        33
XRT4500                                                                                               
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 5. V.35 DRIVER/RECEIVER AC TEST CIRCUIT (TX1/RX1, TX2/RX2 ONLY)

FIGURE 6. V.10/V.28 DRIVER TEST CIRCUIT         FIGURE 7. V.10 (RS-423) V.28 (RS-232) RECEIVER
                                                TEST CIRCUIT

FIGURE 8. V.11, V.35 DRIVER PROPAGATION DELAYS

FIGURE 9. V.11, V.35 RECEIVER PROPAGATION DELAYS

                                                                     V1 = 0V for V.35, 2.5V for V.11

                                                                        34
                                                                                          XRT4500

                                         MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                       REV. 1.0.7

FIGURE 10. V.10 (RS-423) V.28 (RS-232) DRIVER PROPAGATION DELAYS

FIGURE 11. V.10, V.28 RECEIVER PROPAGATION DELAYS

                                                                    V1 = 1.8V for V.28, 0.1V for V.10
                                                                    V2 = 1.0V for V.28. -0.1V for V.10

                           TABLE 1: RECEIVER SPECIFICATIONS

       SINGLE-ENDED OR           V.35          V.11                                                           V.10              RS232
          DIFFERENTIAL     DIFFERENTIAL  DIFFERENTIAL                                                   SINGLE-ENDED       SINGLE-ENDED

       Max Signal Level    660 mV                          6V                                        6V                      15 V
        Min Signal Level                                                                                                          3V
   Common-Mode Voltage      260 mV       300 mV                                                       300 mV                   N/A
Max Signal Peak Operation                                                                                                         15 V
Max Signal Peak no Damage  2V                               7V                                        Note 1                   25 V
         Rin Differential                                                                                                          N/A
      Rin Common-Mode       2.66 V                           10 V                                     10 V                     N/A
    DC Rin Each Input to                                                                                              3K  < DC Rin < 7 K
                            10 V                            12 V                                     12 V
              Ground                                                                                                            256KHz
       Clock Frequency     100 10%                          Note 2                                       N/A
                           150 15%                            N/A                                        N/A
                                                                                                        > 8K
                             > 175                           > 8K

                           20 MHz                            20MHz                                      120KHz

NOTES:                                                               2. 100 to 150 Ohms terminated.

      1. 7 V on Receivers 1-6, not applicable for Receiv-
          ers 7-8

                                                             35
XRT4500                                                               
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

                        TABLE 2: TRANSMITTER SPECIFICATION

   SINGLE-ENDED OR            V.35          V.11            V. 10              RS-232
      DIFFERENTIAL      DIFFERENTIAL  DIFFERENTIAL    SINGLE-ENDED        SINGLE-ENDED

   Max Signal Level      660 mV       |V0| < 6 V     4 < |V0| < 6 V            6V
                        RL = 100      RL = 3900       RL = 3900       3000 < RL < 7000
    Min Signal Level
                         440 mV      2V < |VT| >0.5  |VT| > 0.9 V0             5V
     Offset Voltage     RL = 100      V0 R L = 100     RL = 450       3000 < RL < 7000
    Rout Differential
Rout Common-Mode       N/A           |Vos| < 3V            N/A                  N/A
    Rout Power Off
Output Slew Rate/Tr,Tf  100 10%     100                   N/A                  N/A
   Clock Frequency                                                               N/A
                        150 15%     N/A                   N/A                > 300
                                                                             < 30 V/ms
                        N/A           N/A                   N/A               256 KHz

                        20 ns         20 ns                 1ms

                        20 MHz        20 MHz          120 KHz

                                      36
                                                     XRT4500

    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                  REV. 1.0.7

1.0 SYSTEM DESCRIPTION                                        signals must comply with the "ITU-T V.35 Electrical
The XRT4500 Multi-protocol Serial Network Interface            Interface" requirements.
IC is a flexible transceiver chip that is capable of sup-
porting the following "Communication Interfaces".               RXD - Receive Data (CCITT Circuit 104)

ITU-T V.35                                                    TXD - Transmit Data (CCITT Circuit 103)

ITU-T V.28/EIA-232                                           RXC - Receive Clock (CCITT Circuit 115)

EIA-449                                                       TXC - Transmit Clock (CCITT Circuit 114)

ITU-T V.36                                                    SCTE (or TXCE) - Transmit Clock Echo

ITU-T X.21                                                   Also, the ITU-T V.35 Communications Interface speci-
                                                               fication states that each of the following signals must
EIA-530                                                      comply with the "ITU-T V.28 Electrical Interface" re-
                                                               quirements.
EIA-530A
                                                                RTS - Request to Send (CCITT Circuit 105)
The XRT4500 uses the following "electrical interfac-
es" in order to realize each of these "Communication            CTS - Clear to Send (CCITT Circuit 106)
Interfaces".
                                                                DTR - Data Terminal Ready
ITU-T V.11/EIA-422
                                                                DSR - Data Set Ready (CCITT Circuit 107)
ITU-T V.10/EIA-423
                                                                DCD - Data Carrier Detect (CCITT Circuit 109)
ITU-T V.35
                                                                RL - Remote Loop-back Indicator*
ITU-T V.28/EIA-232
                                                                LL - Local Loop-back Indicator*
1.1 THE DIFFERENCE BETWEEN AN ELECTRI-
        CAL INTERFACE AND A COMMUNICATIONS                      TM - Test Mode Indicator*
        INTERFACE
                                                               NOTE: *Option Signals, per the "ITU-T V.35 Electrical Interface"
It is important to describe the difference between an          Finally, the "ITU-T V.35 Communications Interface"
Electrical Interface specification and a Communica-            recommends the use of the ISO-2593 34 pin Connec-
tions Interface specification. An Electrical Interface         tor. (See Figure 46 connector drawings on page 73).
specification defines the electrical characteristics of a
transmitter or receiver. These characteristics include         The XRT4500 contains a sufficient number of receiv-
voltage, current, impedance levels, rise/fall times and        ers, transmitters and transceivers to transport all of
other similar parameters. Examples of electrical inter-        the signals required for each of the above-mentioned
faces are ITU-T V.10 (EIA-423), ITU-T V.11 (EIA-               Communication Interface standards. By configuring
422), V.35 and V.28 (EIA-232).                                 the XRT4500 to operate in a particular "Communica-
                                                               tion Interface" Mode, each of the Transmitters and
In contrast, a Communications Interface specification          Receivers will automatically be configured to support
describes a "Physical Layer" interface in its entirety.        the appropriate "Electrical Interface" requirements.
This description includes the names and functions of
all of the involved signals. The Communications Inter-         Table 3 and Table 4 present the relationship between
face specification identifies which electrical interface       the Communication Interface Mode that the
is to be used to realize each of these signals as well         XRT4500 has been configured to operate in and the
as the connector type. Examples of communication               corresponding Electrical Interface Mode that a giv-
interface types include ITU-T V.35, ITU-T V.28 (EIA-           en Transmitter or Receiver will be automatically con-
232), EIA-449, EIA-530A, ITU-T X.21, and ITU-T                 figured in.
V.36.
                                                               Table 3 presents this information for the XRT4500
For example, the "ITU-T V.35 Communications Inter-             configured to operate in the DTE Mode. Table 4 pre-
face" specification requires that each of the following        sents this information when the XRT4500 has been
                                                               configured to operate in the DCE Mode.

                                                           37
XRT4500                                                            
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

        TABLE 3: DTE MODE - CONTROL PROGRAMMING FOR DRIVER AND RECEIVER MODE SELECTION

INTERFACE  CONTROL          DRIVER/RECEIVER PAIR AND CORRESPONDING SIGNAL NAME - DTE MODE
STANDARD     INPUTS
                     TX1 RX1 TX2 RX2 TX3 RX3 TX4 RX4 TX5 RX5 TX6 RX6 TX7 RX7 TX8 RX8
           M2 M1 M0  TXD RXD SCTE RXC - TXC RTS CTS DTR DSR - DCD LL - RL RI/TM

V.10       0 0 0 V.10 V.10 V.10 V.10 Off V.10 V.10 V.10 V.10 V.10 Off V.10 V.10 Off V.10 V.10

EIA-530-A  0 0 1 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.10 V.10 Off V.11 V.10 Off V.10 V.10
   (V.11)

EIA-530,   0 1 0 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 V.11 Off V.11 V.10 Off V.10 V.10
RS449,

  V.36

X.21       0 1 1 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 V.11 Off Off Off Off Off Off

V.35       1 0 0 V.35 V.35 V.35 V.35 Off V.35 V.28 V.28 V.28 V.28 Off V.28 V.28 Off V.28 V.28

RESERVED 1 0 1 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 V.11 Off V.11 V.10 Off V.10 V.10

RS232      1 1 0 V.28 V.28 V.28 V.28 Off V.28 V.28 V.28 V.28 V.28 Off V.28 V.28 Off V.28 V.28
(V.28)

POWER      1 1 1 Off Off Off Off Off Off Off Off Off Off Off Off Off Off Off Off
DOWN

        TABLE 4: DCE MODE - CONTROL PROGRAMMING FOR DRIVER AND RECEIVER MODE SELECTION

           CONTROL   DRIVER/RECEIVER PAIR AND CORRESPONDING SIGNAL NAME - DCE MODE
             INPUTS
INTERFACE            TX1 RX1 TX2 RX2 TX3 RX3 TX4 RX4 TX5 RX5 TX6 RX6 TX7 RX7 TX8 RX8
STANDARD   M2 M1 M0

                     RXD TXD RXC SCTE TXC - CTS RTS DSR DTR DCD -  - LL RI/TM RL

V.10       0 0 0 V.10 V.10 V.10 V.10 V.10 Off V.10 V.10 V.10 V.10 V.10 Off Off V.10 V.10 V.10

EIA-530-A  0 0 1 V.11 V.11 V.11 V.11 V.11 Off V.11 V.11 V.10 V.10 V.11 Off Off V.10 V.10 V.10
   (V.11)

EIA-530,   0 1 0 V.11 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 V.11 Off Off V.10 V.10 V.10
RS449,

  V.36

X.21       0 1 1 V.11 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 Off Off Off Off Off Off

V.35       1 0 0 V.35 V.35 V.35 V.35 V.35 Off V.28 V.28 V.28 V.28 V.28 Off Off V.28 V.28 V.28

RESERVED 1 0 1 V.11 V.11 V.11 V.11 V.11 Off V.11 V.11 V.11 V.11 V.11 Off Off V.10 V.10 V.10

RS232      1 1 0 V.28 V.28 V.28 V.28 V.28 Off V.28 V.28 V.28 V.28 V.28 Off Off V.28 V.28 V.28

POWER      1 1 1 Off Off Off Off Off Off Off Off Off Off Off Off Off Off Off Off
DOWN

                     38
                                                     XRT4500

    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                  REV. 1.0.7

1.2 THE SYSTEM ARCHITECTURE                                     Configure the XRT4500 into the "Latch" Mode.
The XRT4500 contains the following functional
blocks.                                                          Configure the XRT4500 into the "Register" Mode.

The High-Speed Transceiver Block                               Configure the XRT4500 into either the "2-Clock" or
                                                                   the "3-Clock" Mode.
The Handshaking/Control Transceiver Block
                                                                  Enable the "Internal Oscillator", in order to support
The Diagnostic Operation Indicator Transceiver                   "Stand-Alone DTE Diagnostic Operation.
  Block
                                                                  Invert the TXC Clock signal (for DCE Application) or
The Control Block                                                the RXC Clock signal (for DTE Applications).

Block Diagrams are located on page 1 and 2. The                   Invert the TXD signal (for DTE Applications) or the
figures illustrate how the eight receivers and transmitters        RXD signal (for DCE Applications).
in the XRT4500 are grouped into the "High-Speed
Transceiver" Block, the "Handshaking/Control Trans-               Enable the X.21 mode.
ceiver" Block and the "Diagnostic Operation Indicator
Transceiver" Block.                                              A more detailed discussion of the "Control" Block can
                                                                 be found in Section 1.2.4.
The "Control" block permits the user to implement the
following configuration options in the XRT4500.                  Figure 12, Figure 13, Figure 14, and Figure 15 are a
                                                                 set of functional block diagrams that give more de-
Select which Communication Interface Mode the                  tailed information about the four functional blocks
  XRT4500 will operate in. (RS-252, V.36, etc.)                  shown in the top-level diagram. Figure 12 presents
                                                                 detailed information on the "High-Speed Transceiver"
Configure the XRT4500 into either the DTE or the               block. Figure 13 presents detailed information about
  DCE Mode.                                                      the "Handshaking/Control Transceiver" block.
                                                                 Figure 14 presents detailed information about the "Di-
Configure the XRT4500 to operate in a "Loop-back"              agnostic Operation Indicator Transceiver" Block. Fi-
  Mode.                                                          nally, Figure 15 presents some detailed information
                                                                 about the "Control" Block.
Enable the "Echo-Clock" Mode.

                                                             39
XRT4500                                                   
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

1.2.1 The "High -Speed Transceiver" Block                 the center of the internal termination. This pin should
                                                           be bypassed to ground with an external 0.1F capac-
The "High-Speed Transceiver" block supports the            itor in order to provide the best possible driver output
transmission and reception of high speed data and          stage balance.
clock signals for the selected "Communication Inter-
face". This block contains receivers RX1 and RX2,          In a system application, the TX1-RX1 pair and TX2-RX2
transmitters TX1 and TX2, and bi-directional trans-        pair handle the TXD-RXD (Transmit Data - Receive
ceiver TR3 which is composed of TX3 and RX3. Each          Data) and the TXC-RXC (Transmit Clock - Receive
of these devices may be configured to support the          Clock) high speed interface signals respectively. Trans-
"Electrical Interface" requirements per ITU-T V.35,        ceiver TR3 is dedicated to the SCTE (Transmit Clock
ITU-T V.11 (EIA-422), ITU-T V.10 (EIA-423), or ITU-T       Echo) signal for both DCE and DTE modes of operation.
V.28 (EIA-232). In the "ITU-T V.35" Mode, each trans-      Transceiver TR3 functions as a receiver for the DTE
mitter has a common mode pin that is connected to          mode and as a transmitter during the DCE mode.

FIGURE 12. HIGH-SPEED TRANSCEIVER BLOCK

                                                       40
                                                     XRT4500

    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                  REV. 1.0.7

1.2.2 The "Handshaking/Control Signal Trans-               ments per ITU-T V.11 (EIA-422), ITU-T V.10 (EIA-
ceiver" Block                                               423), or ITU-T V.28 (EIA-232). The RX4-TX4 pair is
                                                            dedicated for the "RTS" (Request to Send) and "CTS"
The "Handshaking/Control Signal Transceiver" Block          (Clear-to-Send) signals while RX5-TX5 are intended
contains receivers RX4 and RX5, transmitters TX4            to support the "DTR" (Data Terminal Ready) and the
and TX5, and a transceiver TR6 which is composed            "DSR" (Data Set Ready) signals. Transceiver TR6
of TX6 and RX6. Each of these devices may be con-           supports the "DCD" (Data Carrier Detect) signal.
figured to support the "Electrical Interface" require-

FIGURE 13. HANDSHAKING/CONTROL TRANSCEIVER BLOCK

                                                        41
XRT4500                                                      
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

1.2.3 The "Diagnostic Operation Indicator                These devices may be configured to support the
Transceiver" Block                                        "Electrical Interface" requirements, per ITU-T V.10
                                                          (EIA-423) or ITU-T V.28 (EIA-232). These devices
The "Diagnostic Operation Indicator Transceiver"          were specifically designed to support the Local Lock
block contains transceiver TR7, which is composed of      (LL), Remote Loopback (RL) and RI (or TM) signals.
TX7 and RX7, receiver RX8 and transmitter TX8.

FIGURE 14. DIAGNOSTIC OPERATION INDICATOR TRANSCEIVER BLOCK

                                                      42
                                                     XRT4500

    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                  REV. 1.0.7

1.3 THE CONTROL BLOCK                                                       To optionally configure the XRT4500 to operate in
The purpose of the Control Block is to permit the user                        the "Latch" Mode.
to configure the XRT4500 into a wide variety of oper-
ating modes. In particular, the Control Block permits                        To optionally configure the XRT4500 to operate in
the user to implement the following configuration se-                         the "Register" Mode.
lections for the XRT4500.
                                                                            To configure the XRT4500 to operate in either the
To select which Communication Interface Mode the                              "2 Clock" or the "3-Clock" Mode.
XRT4500 will operate in.
                                                                            To enable or disable the Internal Oscillator (for DTE
To configure the XRT4500 to operate in either the                           Stand-Alone Diagnostic operation).
  DTE or the DCE Mode.
                                                                            To invert the TXC clock signal (for DCE applica-
To optionally configure the XRT4500 to operate in a                         tions) or the RXC clock signal (for DTE applica-
  Loop-back Mode.                                                             tions).

To enable or disable the "Echo-Clock" Mode.                               To invert the TXD data (for DCE applications) or the
                                                                              RXD data (for DTE applications).

FIGURE 15. DIAGRAM OF THE XRT4500 CONTROL BLOCK

The input pins shown in Figure 15, the Control Block,
are described in detail, below.

                                                                        43
XRT4500                                                            
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

1.3.1 M[2:0] - The (Communication Interface)             ITU-T V.36
Mode Control Select Pins.
As mentioned earlier, the XRT4500 is capable of sup-       ITU-T X.21
porting each of the following "Communication Inter-
face" standards.                                           EIA-530

ITU-T V.35                                              EIA-530(A)

ITU-T V.28 (EIA-232)                                    The XRT4500 can be configured to operate in either
                                                          one of these "Communication Interface" standards, by
EIA-449                                                 setting the "M[2:0]" bit-fields to the appropriate val-
                                                          ues, as listed in Table 5.

TABLE 5: THE RELATIONSHIP BETWEEN THE SETTINGS FOR THE M[2:0] BIT-FIELDS AND THE CORRESPONDING
                                      COMMUNICATION INTERFACE THAT IS SUPPORTED

COMMUNICATION INTERFACE M2 M1 M0                          COMMENTS

RS423 (V.10)     0 0 0 All Transmitters and Receivers are functioning in the V.10 Mode.
                                   NOTE: This is not a standard Communication Interface.

EIA-530A (V.11)  001

EIA-530 (V.36)   010

RS449            010

X.21             011

V.35             100

Reserved         101

RS232 (V.28)     110

Power Down Mode  1 1 1 All Transmitters and Receivers are shut-off. Transmitter outputs are tri-stated
                                    and all internal loads are disconnected. The charge pump and DC-DC con-
                                    nect continues to operate.

NOTE: The M[2:0] input pins are internally pulled "high". As ured into the "POWER-DOWN" Mode, if the M[2:0] input
a consequence, the XRT4500 will automatically be config- pins are left "floating".

                                                      44
                                                                  XRT4500

                 MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                               REV. 1.0.7

1.3.2 DCE/DTE - The DCE/DTE Mode Select Pin                "low" configures the XRT4500 to operate in the "DTE"
                                                            Mode. A brief description of DCE Mode and DTE
The XRT4500 is capable of supporting either the             Mode operations are listed below.
"DCE" or "DTE" Modes of operation. Setting this in-
put pin "high" configures the XRT4500 to operate in
the "DCE" Mode. Conversely, setting this input pin

FIGURE 16. A SIMPLE ILLUSTRATION OF THE DCE/DTE INTERFACE

     DTE              TXD                                        DCE
EQUIPMENT                                                   EQUIPMENT
                     RXD
        XRT4500                                                   XRT4500
                     TXC

                     RXC

                     TXCE
                      DTR

                     DSR

                     DCD
                     CTS

                      RTS

                       LL

                       RL

                 RI (or TM)

Figure 16 presents a very simple illustration of a DCE      Further, the DCE Terminal is responsible for receiving/
Terminal being interfaced to a DTE Terminal. From           terminating all of the following signals.
this figure, one can make the following observations
about the DCE and DTE Terminals.                            TXD - Transmit Data (High Speed Signal)
                                                             TXCE (or SCTE) - Transmit Clock Echo (High
The DCE Terminal
                                                              Speed Signal)
The DCE Terminal is responsible for sourcing/gener-          DTR - Data Terminal Ready
ating all of the following signals.                         RTS - Request to Send
                                                             LL - Local Loop-back Indicator
RXD - Receive Data (High Speed Signal)                     RL - Remote Loop-back Indicator
RXC - Receive Clock (High Speed Signal)                   Because of this, whenever the XRT4500 is configured
TXC - Transmit Clock (High Speed Signal)                  to operate in the "DCE" Mode, then the following con-
DSR - Data Set Ready                                      figuration conditions are "TRUE".
DCD - Data Carrier Detect
CTS - Clear to Send                                        Three "high-speed" Transmitters are enabled, and
RI (Ring Indicator) or                                     Two "high-speed" Receivers are enabled.
TM (Test Mode).                                           Four "low-speed" Transmitters are enabled, and
                                                             Four "low-speed" Receivers are enabled.

                                                        45
XRT4500                                                                     
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

The DTE Terminal                                           Two "high-speed" Transmitters are enabled, and

The DTE Terminal is responsible for sourcing/gener-         Three "high-speed" Receivers are enabled.
ating all of the following signals.
                                                            Four "low-speed" Transmitters are enabled, and
TXD - Transmit Data
TXCE (or SCTE) - Transmit Clock Echo                      Four "low-speed" Receivers are enabled.
DTR - Data Terminal Ready
RTS - Request to Send                                    Other Comments about DCE and DTE Equipment
LL - Local Loop-back Indicator
RL - Remote Loop-back Indicator                          Whenever DCE and DTE Equipment are interfaced to
Further, the DTE Terminal is responsible for receiv-       each other, the DCE Equipment is typically the
ing/terminating all of the following signals.              source of all timing signals. The DTE Equipment will
                                                           typically function as a "Clock Slave".
RXD - Receive Data
TXC - Transmit Clock                                      1.3.3 The LP - Loop-Back Enable/Disable
RXC - Receive Clock                                      Select Pin
DSR - Data Set Ready                                     As mentioned earlier, the XRT4500 can be configured
DCD - Data Carrier Detect                                to operate in the loop-back mode. Setting the "LP" in-
CTS - Clear-to-Send                                      put pin "high" disables the loop-back mode (within the
RI (Ring Indicator)                                      XRT4500). Conversely, setting this input "low" config-
TM (Test Mode Indicator).                                ures the XRT4500 to operate in the "TXD/RXD" loop-
Because of this, whenever the XRT4500 is configured        back mode.
to operate in the "DTE" Mode, then the following con-
figuration conditions are "TRUE".                          A detailed description of the "TXD/RXD" loop-back
                                                           Mode is presented below.

                                                           Behavior of DTE/DCE Mode Devices, when the
                                                           Loop-Back Mode is Disabled

                                                           Figure 17 presents an illustration of a DTE and DCE
                                                           Terminal interfaced to each other when no XRT4500
                                                           Loop-Back Mode has een configured.

FIGURE 17. ILLUSTRATION OF BOTH THE DTE AND DCE MODE XRT4500 OPERATING, WHEN THE LOOP-BACK
MODE IS DISABLED

SCC (L)            DTE (#1)*                                   DTE (#2)            SCC (R)

          TXD                     63  TXD                  78                TXD_IN
         SCTE                                                                SCTE_IN
               60                                              RX1       1
                             TX1
                                  62                       79

                                  64  SCTE                 77

               67                                              RX2       74
                            TX2
                                  65                       76

                                  70  TXC                  70            68
                                                                                           TXC
TXC_IN         73  RX3                                         TX3
RXC_IN
RXD_IN                            71                       71

                                  77  RXC                  64

               74  RX2                                         TX2       67
                                                                                           RXC
                                  76                       65

                                  78  RXD                  63

               1   RX1                                         TX1       60

                                  79                       62                RXD

                   XRT4500                                     XRT4500 * Indicates scenario # from Table 8

                                                       46
                                                                                                            XRT4500

                                                           MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                         REV. 1.0.7

Figure 27 indicates that the DTE Serial Communica-               signal" is then converted back into the digital format by
tions Controller (SCC) sources the "TXD" signal. This            the "DTE Mode" XRT4500. The XRT4500 then outputs
digital signal is then converted into an "Analog Line"           this signal to the "DTE SCC". This is considered to the
signal (as dictated by the "M[2:0]" settings) by the             be the "Normal" (Non-loop-back/Diagnostic) Mode of
"DTE Mode" XRT4500. This line signal is then trans-              operation.
mitted over the DTE/DCE Interface and is received by
the DCE Terminal. This Analog Line signal is then                NOTE: Figure 27 only depicts the "High-Speed" DCE/DTE
converted back into the digital format by the "DCE               Interface signals. The "Low-Speed" control/handshaking
Mode" XRT4500. This digital signal is ultimately re-             signals are not affected by the loop-back mode.
ceived and terminated by the DCE SCC (Serial Com-
munications Controller). Likewise, this figure indicates         Behavior of the DTE Mode XRT4500, when the
that the RXD signal is sourced by the DCE SCC. This              Loop-Back Mode is Enabled.
digital signal is then converted into an "Analog Line"
signal by the "DCE Mode" XRT4500. This line signal is            Figure 18 presents an illustration of a DTE and a
then transported over the DCE/DTE Interface and is re-           DCE Terminal interfaced to each other. In this case,
ceived by the "DTE Mode" XRT4500. This "Analog Line              the XRT4500 (associated with the DTE Terminal) has
                                                                 been configured to operate in the "Loop-back" Mode

FIGURE 18. ILLUSTRATION OF THE BEHAVIOR THE DTE MODE XRT4500, WHEN IT IS CONFIGURED TO OPERATE IN
THE LOOP-BACK MODE

    Digital/Terminal            Analog/Line
    Loop-back Path            Loop-back Path

    SCC (L)                     DTE (#3)                             DCE (#2)           SCC (R)
                TXD                                                                TXD_IN
                                         MUX 1         63  TXD   78                SCTE_IN
                                                                                   TXC
                        60                                           RX1       1   RXC
                                                  TX1                              RXD
                                                       62        79

                                                       64  SCTE  77

                       67     TX2                                    RX2       74
    SCTE                                        65
                                                                 76

                                             70            TXC   70            68
                              RX3                          RXC
                          73                               RXD   71  TX3
    TXC_IN                                   71

                                                       71        64

    RXC_IN              74                                                     67

                              RX2                      77        65  TX2

                                            78                   63
                              RX1
    RXD_IN           1                                               TX1       60
                                            79
                                                                 62

                              XRT4500                                XRT4500

NOTE: Figure 18 only depicts the "High-Speed" signals.           Terminal Equipment). The signals (from the DTE
The "Low-Speed" control/handshaking signals are not              SCC) are never converted into the Analog format,
affected by the loop-back mode.                                  and are not outputted to the line.
If the Loop-back Mode is configured within the
XRT4500, while it is operating in the DTE Mode, then             The TXD signal (originating from the DTE SCC),
the following two (2) loop-back paths will exist.                along with the SCTE (Transmit Echo Clock) will be not
                                                                 be outputted to the DCE Terminal. Instead, this signal
A Digital/Terminal-Side Loop-back                              will be loop-back into the "DTE SCC. The "TXD" sig-
                                                                 nal will ultimately be outputted to the DTE SCC via
An Analog/Line-Side Loop-back                                  the "RXD" output pin of the "DTE Mode" XRT4500.
                                                                 The SCTE signal will ultimately output the DTE SCC
Each of these Loop-back paths are described below.               via the "RXC" output pin of the XRT4500.

1. The Digital/Terminal Side Loop-back path:                     NOTE: Since the DTE SCC requires the TXC signal (in
                                                                 order to synthesize the SCTE signal), this loop-back still
This loop-back path is referred to as a "Digital/Termi-          permits the TXC signal to pass through to the DTE SCC.
nal Side" Loop-back, because all signals originate
from and are terminated by the DTE SCC (e.g., the

                                                           47
XRT4500                                                                                                                       
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

2. The Analog/Line-Side Loop-back path:                       signal will be looped-back out to the "DCE Terminal"
                                                              via the "TXD" signal path.
This loop-back path is referred to as an "Analog/Line-
Side" Loop-back, because all signals originate from and       NOTE: In this loop-back mode, the RXC signal (e.g., the
are ultimately terminated by the DCE Terminal. These          companion clock signal to RXD) is also received by the
signals originate from the DCE Terminal; and are out-         DTE Terminal and looped-back out to the DCE Terminal. In
putted to the line, to the DTE Terminal. However, these       this case, the "RXC" (Receive Clock) signal will be routed to
signals (from the DCE Terminal) are never converted in-       the DCE Terminal through the "SCTE" signal path The DCE
to the Digital format (by the DTE Mode XRT4500).              SCC can still use the RXC (via the SCTE signal path), in
These signal are kept in the "Analog" format, and are         order to sample the RXD signal (which is available via the
looped-back (over the line) to the DCE Terminal.              "TXD" signal path).

The RXD signal (originating from the DCE Terminal)            Behavior of the DCE Mode XRT4500, when the
will be transmitted over the line to the DTE Terminal.        Loop-Back Mode is Enabled.
However, this signal will not be converted into the dig-
ital format by the "DTE Mode" XRT4500. Instead, this          Figure 19 presents an illustration of a DTE and a
                                                              DCE Terminal interfaced to each other. In this case,
                                                              the XRT4500 (associated with the DCE Terminal) has
                                                              been configured to operate in the "Loop-back" Mode.

FIGURE 19. ILLUSTRATION OF THE BEHAVIOR OF THE DCE MODE XRT4500, WHEN IT IS CONFIGURED TO OPERATE
IN THE LOOP-BACK MODE

SCC (L)          DTE (#1)                                       Analog/Line                         Digital/Terminal
                                                              Loop-back Path                        Loop-back Path
        TXD
       SCTE                                                    DCE (#4)                                              SCC (R)
     TXC_IN
     RXC_IN  60                    63 TXD 78                                              MUX 1
     RXD_IN                TX1                                    RX1
                                                                                                 1   TXD_IN

                                   62                     79

                                   64 SCTE 77

             67                                               RX2                                74
                           TX2
                                   65                     76                                         SCTE_IN

                                   70 TXC 70

             73  RX3                                          TX3                                68
                                                              TX2                                                TXC
                                   71                     71  TX1
                                                                                                 67
                                   77 RXC 64                            XRT4500                                  RXC

             74  RX2                                                                             60
                                                                                                                 RXD
                                   76                     65

                                   78 RXD 63

             1                     79                     62
                              RX1

                   XRT4500

NOTE: Figure 19 only depicts the "High-Speed" DCE/DTE         (e.g., the Terminal Equipment). The signals (originat-
Interface signals. The "Low-Speed" control/handshaking        ing at the DCE SCC) are not converted into the Ana-
signals are not affected by the loop-back mode.               log format, and are not output to the line.
If the Loop-back Mode is configured within the
XRT4500, while it is operating in the DCE Mode, then          The "RXD" signal (originating from the DCE SCC)
the following two (2) loop-back paths exists.                 along with the "RXC" (Receive Clock) signal will not
                                                              be converted into the Analog format, nor output to the
A Digital/Terminal-Side Loop-back                           DTE Terminal (over the line). Instead, this signal will
                                                              remain in the "Digital-format" and will be looped-back
An Analog/Line-Side Loop-back                               into the DCE SCC. The "RXD" signal will ultimately be
                                                              output to the DCE SCC via the "TXD" output of the
Each of these Loop-back paths are described below.            "DCE Mode" XRT4500.

1. The Digital/Terminal Side Loop-back:                       NOTE: The "RXC" signal (e.g., the companion clock signal to
                                                              "RXD") will also be loop-back into the "DCE SCC". This signal
Again, this loop-back path is referred to as a "Digital/      will be output (by the XRT4500) via the "SCTE" output pin.
Terminal Side" Loop-back, because all of the signals
originate from, and are terminated by the DCE SCC

                                                          48
                                                                                         XRT4500

                                        MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                      REV. 1.0.7

2. The Analog/Line-Side Loop-back:                               Data Communications equipment. These SCCs can
                                                                 be realized in an ASIC solution or they can be a stan-
This loop-back path is referred to as an "Analog/Line-           dard product. An example of a standard product SCC,
Side" loop-back, because all signals originate from              would be the Am85C30 from AMD.
and are terminated by the DTE Terminal (over the
line). These signals originate from the DTE Terminal,            One variation that exists among these SCCs are in
and are output, over the line, to the DTE Terminal.              the number of "Clock Signals" that these chips use
However, these signal (originating from the DTE Ter-             and process, in order to support Data Communica-
minal) are never converted into the Digital format (by           tions over a DTE/DCE Interface. For example, some
the DCE Mode XRT4500). These signals are kept in                 SCCs process 3 clock signals in order to support the
the "Analog" format, and are looped-back (over the               transmission/reception of data over a DTE/DCE Inter-
line) to the DTE Terminal.                                       face. Other SCCs process only 2 or 1 clock signals.

The "TXD" signal (originating from the DTE Terminal)             Examples of a "3-Clock" and a "2-Clock" DTE/DCE
will be transmitted over the line to the DCE Terminal.           Interface are presented below.
However, this signal will not be converted into the dig-
ital format by the "DCE Mode" XRT4500. Instead, this             The "3-Clock" DCE/DTE Interface
signal will be loop-back to the DTE Terminal, via the
"RXD" signal path.                                               Many of the Data Communication Standards (e.g.,
                                                                 ITU-T V.35, EIA-530(A), etc.) define three clock sig-
NOTE: In this loop-back mode, the "SCTE" signal (e.g., the       nals that are to be transported over the DTE/DCE In-
companion clock signal to "TXD") is also received by the         terface. These tree clock signals are listed below.
DCE Terminal and is looped-back to the DTE Terminal. In
this case, the SCTE signal will be routed through the "RXC"       TXC - Transmit Clock
path. The DTE SCC can use this signal to sample the TXD
(now RXD signal).                                                 RXC - Receive Clock

1.3.4 The EC* (Echo Clock Mode - Enable/                         SCTE (or TXCE) - Transmit Clock Echo
Disable Select Input pin)
                                                                 Figure 20 presents an illustration of a DTE and DCE
A wide variety of Serial Communications Controller               exchanging data over a "3-Clock DTE/DCE" Interface.
(SCCs) are deployed in either "DTE" or "DCE" type of

FIGURE 20. ILLUSTRATION OF A TYPICAL "3-CLOCK DCE/DTE" INTERFACE

SCC (L)             DTE (#1)                                         DCE (#2)        SCC (R)

           TXD  60            63        TXD                      78                TXD_IN

                    TX1                                              RX1       1

                              62                                 79

                67            64        SCTE                     77

SCTE                TX2                                              RX2       74  SCTE_IN
                                    65
                                                                 76

                              70        TXC                      70            68
                                        RXC
TXC_IN          73  RX3       71        RXD                      71  TX3           TXC
RXC_IN          2                                                                  RXC
RXD_IN                                                                             RXD
                              77                                 64            67

                74  RX2                                              TX2

                              76                                 65

                              78                                 63

                1   RX1                                              TX1       60

                              79                                 62

                    XRT4500                                          XRT4500

                                                             49
XRT4500                                                      
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

The important things to note about Figure 20 are as           6. Because the DTE provides the SCTE clock signals
follows.                                                      and since the falling edge of this clock signal will oc-
                                                              cur at the middle of the bit-period (for the signal on
1. The DCE Terminal is the ultimate source of all             the TXD line); the "3-Clock DTE/DCE Interface" is
clock signals.                                                largely immune to the affects of propagation delay
                                                              (via the DCE SCC to DTE SCC" link and the "DTE
2. The DCE Serial Communications Controller (SCC)             SCC to DCE SCC" link), and will operate properly
will transmit the TXC clock signal to the DTE node.           over a very wide range of data rates.

3. The DTE SCC will update the state on the TXD               Figure 21 presents an illustration of the wave-forms of
line, upon the rising edge of the "incoming" TXC clock        the signals that are transported across a "3-Clock
signal when `Clock Invert' is not activated.                  DTE/DCE" Interface. Further, this figure indicates that
                                                              a "3-Clock DTE/DCE" Interface provides the DCE
4. The DTE SCC will generate the rising edge of the           SCC with a TXD to TXC set-up time of "one-half" of
SCTE clock signal, upon receipt of the rising edge of         the bit-period (0.5 * tb). Hence, a "3-Clock DTE/DCE"
the "incoming" TXC clock signal when clock invert is          Interface can support very wide range of data rates,
not activated.                                                and still insure that the DCE SCC will be provided a
                                                              sufficient "TXD to TXC" set-up time.
5. The DCE SCC will use the falling edge of the
SCTE clock signal in order to sample the "incoming"
TXD signal.

FIGURE 21. ILLUSTRATION OF THE WAVE-FORMS OF THE SIGNALS THAT ARE TRANSPORTED ACROSS A "3-CLOCK
DTE/DCE" INTERFACE

TXC (at DCE)
TXC (at DTE)
SCTE (at DTE)
SCTE (at DCE)
TXD (at DTE)
TXD (at DCE)

               0.5*tb

The "2-Clock" DTE/DCE Interface                               Communications Equipment Manufacturers design
                                                              their DCE or DTE equipment to only support the
Although the Data Communications standards rec-               transmission of two clocks over the DTE/DCE Inter-
ommends the use of these three clock signals; in              face; these two clocks signals are typically the "TXC"
practice, some Data Communications Equipment                  (Transmit Clock) and the "RXC" (Receive Clock) sig-
manufacturers will build equipment that only supports         nals. Figure 22 presents an illustration of a DTE and
the transmission of "2-Clock" signals. The reason for         DCE exchanging data over a "2-Clock DCE/DTE" In-
this can be due to cost, or due to the fact that the Da-      terface.
ta Communications Equipment manufacturer is using
an SCC that only handles 2-clock signals. When Data           NOTE: In the "2-Clock DTE/DCE" Interface, the DTE Termi-
                                                              nal does not supply the SCTE clock signal back to the DCE.

                                                          50
                                                                                                         XRT4500

                                                        MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                      REV. 1.0.7

FIGURE 22. ILLUSTRATION OF A "2-CLOCK DTE/DCE" INTERFACE

     SCC (L)               DTE                                         DCE                                 SCC (R)

2                      60           63                  TXD        78                                 TXD_IN
                                                                                                      SCTE_IN
                  TXD      TX1                                         RX1      1                     TXC
                                                                                                      RXC
                                    62                             79                                 RXD

                                                    64             77
                       67
SCTE                                                                   RX2      74
                                    TX2
                                                    65             76

                                    70                  TXC        70           68
                                                        RXC
TXC_IN                 73  RX3                          RXD            TX3
RXC_IN
RXD_IN                              71                             71

                                    77                             64
                                                                                                  67
                       74
                           RX2                                         TX2
                                    76                             65

                                    78                             63

                       1   RX1                                         TX1      60

                                    79                             62

                           XRT4500                                     XRT4500

Since the DTE SCC will not provide the DCE SCC                     2. The DCE SCC will use the falling edge of the (lo-
with the SCTE signal, the DCE SCC will have to use                 cally generated) TXC clock signal in order to sample
a different clock signal in order to sample the "incom-            the "incoming" TXD signal.
ing" data on the TXD line. A common approach, in
this case, is to simply "hard-wire" the "TXC" output               Unlike the "3-Clock DTE/DCE" Interface, the "2-Clock
signal to the "SCTE" input pin of the DCE SCC) and                 DTE/DCE" Interface is sensitive to the "round-trip"
to use the falling edge of the TXC clock signal in order           propagation delay between the DCE and the DTE
to sample the "incoming" data on the TXD line, as il-              Terminals (due to the cable, components comprising
lustrated above in Figure 1.8.                                     the DCE and DTE Terminals, etc.) An example of this
                                                                   sensitivity is presented below.
NOTE: There are numerous bad things about designing
DCE Equipment, per the illustration in Figure 1.9. In addi-        Case 1 - "2-Clock DTE/DCE" Operation at
tion to the reasons presented below, since the DCE SCC is          1.0Mbps
now "hard-wired" to use the "TXC" as the means to sample
the "incoming" "TXD" signal, this approach is not flexible if      Consider the case where the DCE and DTE are ex-
the user is interfacing to a DTE that happens to support "3-       changing data at a rate of 1.0Mbps. Further, let's con-
Clock" signal. In this case, the user is advised to consider       sider that the total propagation delay from the DCE to
using the "2-Clock" Mode feature (which is also offered by         the DTE is 160 ns. Likewise, let's consider that the to-
the XRT4500) and is discussed in Section 1.2.5.                    tal propagation delay from the DTE to the DCE is also
                                                                   160ns. Given these conditions, Figure 23 plots out
Important things to note about Figure 1.9.                         the clock and signal wave-forms for the TXC and TXD
                                                                   at both the DCE and DTE SCCs.
1. The DTE SCC will not supply the SCTE signal to
the DCE SCC.

                                                               51
XRT4500                                                     
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 23. THE BEHAVIOR OF THE TXC AND TXD SIGNALS AT THE DCE AND DTE SCCS, (DATA RATE =
1.0MBPS, "DCE-TO-DTE" PROPAGATION DELAY = 160NS, "DTE-TO-DCE" PROPAGATION DELAY = 160NS)

TXC (at DCE)                    1us
TXC (at DTE)  500ns
TXD (at DTE)
TXD (at DCE)                 180ns

Figure 23 indicates that the TXC (Transmit Clock) sig-      DCE" propagation delays are each 160ns, then the
nal will originate at the DCE SCC terminal. However,        DCE SCC will be provided with 180ns of set-up time,
because of the "DCE-to-DTE" propagation delay, the          (in the TXD line) prior to sampling the data. For most
TXC signal will arrive at the DTE SCC 160ns later.          digital IC's, this amount of set-up time is sufficient
Per the various "Communication Interface Standards"         long and should not result in any bit errors.
(e.g., EIA-530A, etc.), the DTE must update the data
on the "TXD" line upon detection of the rising edge of      Case 2 - "2 Clock DCE/DTE" Operation at 1.544
the "incoming" TXC clock signal. Hence, Figure 1.10         Mbps
illustrates the DTE SCC toggling the TXD line coinci-
dent with the rising edge of TXC. Finally, because of       Now let's consider the case where the DCE and DTE
the "DTE to DCE" propagation delay, the TXD signal          Terminals are now exchanging data at a rate of
will arrive at the DCE SCC 160 ns later.                    1.544Mbps (e.g., the DS1 rate). Further, let's consid-
                                                            er that the "DCE-to-DTE" and "DTE-to-DCE" propa-
Recall that the DCE SCC is using the TXC clock sig-         gation delays are each 160ns (as in the prior case).
nal to sample the data on the "incoming" TXD line.          Given these conditions, Figure 24 illustrates the re-
The scenario depicted in Figure 1.10 indicates that if      sulting clock and signal wave-forms for the TXC and
the Data Rate (between the DCE and DTE) is                  TXD at both the DCE and DTE SCCs.
1.0Mbps; and that if the "DCE to DTE" and "DTE to

FIGURE 24. THE BEHAVIOR OF THE TXC AND TXD SIGNALS AT THE DCE AND DTE SCCS (DATA RATE =
1.544MBPS, DCE-TO-DTE PROPAGATION DELAY = 160NS, DTE-TO-DCE PROPAGATION DELAY = 160NS)

                      648ns

              324 ns

TXC (at DCE)
TXC (at DTE)
TXD (at DTE)
TXD (at DCE)

                      4ns

The scenario depicted in Figure 24 indicates that if        "DTE-to-DCE" propagation delays are each 160ns,
the Data Rate (between the DCE and the DTE) is              then the DCE SCC will be provided with 4ns of set-up
1.544Mbps and that if the "DCE-to-DTE" and the              time (in the TXD line) prior to sample the data. For

                                                        52
                                                                                          XRT4500

                                         MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                       REV. 1.0.7

some digital Is, this amount of set-up time is marginal        face" is a much more robust and reliable medium to
and is likely to result in bit-errors. Throughout the re-      transport data, than is the "2-Clock DTE/DCE" Inter-
mainder of this document, this phenomenon will be              face.
referred to as the "2-Clock/Propagation Delay" phe-
nomenon.                                                       Using the "Echo-Clock" Feature within the
                                                               XRT4500
Cases 1 and 2 indicate that if a wide range of data
rates are to be supported by some Data Communica-              The "Echo-Clock" features within the XRT4500 helps
tion Equipment over a "2-Clock DTE/DCE" Interface'             to mitigate the "2-Clock/Propagation Delay" phenom-
and if the propagation delays are sufficiently large (in       enon by forcing the DTE Mode XRT4500 to supply an
the "DCE-to-DTE" and "DTE-to-DCE" link); then there            additional clock signal (over the DTE/DCE Interface),
are some data rates that will be handled in an "error-         over and above that provided by the DTE SCC.
free" manner; and other data rates which are prone to          Figure 25 presents an illustration of the "Echo Clock"
errors. Consequently, the "3-Clock DTE/DCE Inter-              feature (within the DTE Mode XRT4500) being used.

FIGURE 25. ILLUSTRATION OF THE "ECHO-CLOCK" FEATURE WITHIN THE XRT4500

SCC (L)                DTE                                         DCE               SCC (R)

              TXD  60                63  TXD                   78               TXD_IN

                       TX1                                         RX1      1

                                     62                        79

                   67                64  SCTE                  77
                                TX2
SCTE                                                               RX2      74  SCTE_IN

                                     65                        76

                                     70  TXC                   70           68
                                         RXC
TXC_IN             73  RX3               RXD                       TX3          TXC
RXC_IN                                                                          RXC
RXD_IN                               71                        71               RXD

                                     77                        64           67

                   74  RX2                                         TX2

                                     76                        65

                                     78                        63

                   1   RX1                                         TX1      60

                                     79                        62

                       XRT4500                                     XRT4500

In the example, presented in Figure 25, the DTE SCC            2. The DTE SCC will update the state of the TXD line
does not supply the SCTE signal to the DTE/DCE In-             on the rising edge of the "incoming" TXC clock signal.
terface (just as in the two previous examples). How-
ever, in this case, the XRT4500 (on the DTE side) has          3. The "DTE" XRT4500 will "internally" route the
been configured to operate in the "Echo-Clock" Mode.           "RX3D" output signal to the TX2D output signal. As a
While the XRT4500 is operating in this mode, it will           consequence, the incoming TXC clock signal will be
simply take the "incoming" Transmit Clock signal               "echoed" back out to the SCTE input pin of the DCE
(TXC) and will "echo" it back to the SCTE input pin of         SCC.
the DCE SCC. If we were to closely analyzer the
clock signals that are transported across the "DTE/            4. If we neglect the "Clock-to-Output" delay of the
DCE" Interface, in order to determine the resulting            DTE SCC, the DCE SCC will receive the falling edge
"TXC to TXD set-up time", we would observe the fol-            of the SCTE clock signal, very close to the middle of
lowing.                                                        the bit-period of each bit on the TXD line.

1. The DCE SCC sources the TXC clock signal to the             This phenomenon is also illustrated below in
DTE node.                                                      Figure 26.

                                                           53
XRT4500                                                     
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 26. ILLUSTRATION OF THE WAVE-FORMS, ACROSS A DCE/DTE INTERFACE, WHEN THE ECHO-CLOCK FEATURE
(WITHIN THE XRT4500) IS USED AS DEPICTED IN FIGURE 25

TXC (at DCE)
TXC (at DTE)
SCTE (at DTE)
SCTE (at DCE)
TXD (at DTE)
TXD (at DCE)

               0.5*tb

By using the "Echo-Clock" feature, within the               tion Delay" phenomenon. The "Echo-Clock" Mode is
XRT4500, the "Overall System" (comprised of the             an approach that can be used to attack this phenom-
DTE and DCE Terminals) is nearly as immune to the           enon, if the XRT4500 is designed into a DTE Equip-
"2-Clock/Propagation Delay" phenomenon, as is the           ment. However, if a system manufacturer, of DCE
"3-Clock DTE/DCE Interface"; even though the DTE            Equipment, encounters this problem, one is not able
SCC only processes two clock signals.                       to configure a way out of this phenomenon by en-
                                                            abling the "Echo-Clock" Mode. Fortunately, the
Hence, in short, the purpose of the Echo-Clock Mode         XRT4500 does offer the "DCE Equipment" design a
is to provide the "Overall-System" with the SCTE            couple of another options which can be used to miti-
clock signal, when it is not being supplied by the DTE      gate the "2-Clock/Propagation Delay" phenomenon.
SCC. The impact of being able to accomplish this is a       These two features are:
more robust, reliable system performance.
                                                             The "2-Clock/3-Clock Mode" Feature
Configuring the Echo-Clock Mode
                                                             The "Clock Inversion" Feature
The user can configure the "Echo-Clock" Mode, with-
in the XRT4500, by pulling the "EC" input pin (pin 34)      This section discusses the "2-Clock/3-Clock" Feature.
"low". Conversely, the user can disable the "Echo-
Clock" Mode by pulling the "EC" input pin "high".           As mentioned above, if the DTE/DCE Interface only
                                                            consists of two clock signals, (e.g., missing the SCTE
When the "EC" input pin is pulled "low", then the           signal), then there will be some data rates at which
XRT4500 will internally use the "TXC" digital signal        the DCE SCC will not be provided with sufficient set-
(which is output, from the DTE Mode XRT4500, via            up time, when sampling the TXD signal.
the RX3D output pin) as the source for the "SCTE" (or
the TX2D) signal.                                           Figure 27 presents an illustration of two XRT4500 be-
                                                            ing implemented in a "DTE/DCE" Interface. In this fig-
NOTE: The "Echo-Clock" Mode is only available if the        ure, the "DCE Mode" XRT4500 has been configured
XRT4500 is operating the DTE Mode.                          to operate in the "2-Clock" Mode. When the XRT4500
                                                            is configured to operate in the "2-Clock" Mode, then it
1.3.5 The "2CK/3CK" (2-Clock/3-Clock Mode -                will internally use the "TXC" signal as a means to syn-
Enable/Disable Select Input pin)                            thesize the "SCTE" clock signal (as depicted below).

Section 1.3.4 discusses the "Echo-Clock" Mode, and
how it can be used to combat the "2-Clock/Propaga-

                                                        54
                                                                                       XRT4500

                                      MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                    REV. 1.0.7

FIGURE 27. ILLUSTRATION OF THE DCE/DTE INTERFACE, WITH THE DCE MODE XRT4500 OPERATING IN THE "2-
CLOCK" MODE

SCC (L)                 DTE                                          DCE                                 SCC (R)

          TXD  60                 63  TXD                        78                                TXD_IN
         SCTE                TX1                                                                   SCTE_IN
      TXC_IN                                                         RX1  1                        TXC
      RXC_IN   67                                                                                  RXC
      RXD_IN                 TX2  62                             79                                RXD

                                  64                             77

                                  65                             76                            74
                                                                     RX2

                                  70  TXC                        70                         68
                                                                     TX3
                  73  RX3
                                                                                           67
                                  71                             71  TX2

                                  77  RXC                        64                        60
                                                                     TX1
               74     RX2
                                                                     XRT4500
                                  76                             65

                                  78  RXD                        63

               1      RX1

                                  79                             62

                      XRT4500

In this case, the "2-Clock" Mode offers a considerable           DTE that only supports two (2) clock signals. Once
amount of design flexibility. This approach permits the          the user has configured the XRT4500 to operate in
"DCE Equipment" System Design Engineer to design                 the "2-Clock" Mode, then the user can "solve" the "2-
and layout a board that can be automatically config-             Clock/Propagation Delay" phenomenon by invoking
ured to support either the "3-Clock" Mode (if all three          the "Clock Inversion" feature, as described below in
clock signals are present, over the DTE/DCE Inter-               Section 1.2.6.
face). Further, this approach also permits the System
Design Engineer to configure the XRT4500 into the                Configuring the "2-Clock" Mode.
"2-Clock" Mode (if the SCTE clock signal is not
present). This feature is a nice alternative to "hard-           The user can configure the XRT4500 to operate in
wiring" the "TXC" output (of the DCE SCC) to the                 the "2-Clock" Mode by setting the "2CK/3CK" input
"SCTE" input.                                                    pin "high". Conversely, the user can disable the "2-
                                                                 Clock" Mode (otherwise known as operating the
NOTE: The "2-Clock" Mode feature, by itself, does not solve      XRT4500 in the "3-Clock" Mode) by setting the "2CK/
the "2-Clock/Propagation Delay" phenomenon. However,             3CK" input pin "low".
the "2-Clock" Mode, within the XRT4500, permits the user
to do the following.                                              1.3.6 The "Clock Inversion" (CK_INV) feature

a. To configure the XRT4500 to automatically operate             The XRT4500 can be configured to invert the "TXC"
in the "3-Clock" Mode, whenever it is interfaced to a            signal by setting the "CK_IN" input pin (pin 54) "low".
DTE that supports all three (3) clock signals, or                Setting the "CK_INV" input to "high" removes the in-
                                                                 vert from the "TXC" signal path. An illustration of the
b. To configure the XRT4500 to automatically operate             "DCE Mode" XRT4500, configured to invert the "TXC"
in the "2-Clock" Mode, whenever it is interfaced to a            signal is illustrated in Figure 28.

                                                             55
XRT4500                                                                                                           
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 28. ILLUSTRATION OF THE DCE MODE XRT4500 BEING CONFIGURED TO INVERT THE TXC SIGNAL

SCC (L)                                       DTE        63          TXD   78        DCE                                          SCC (R)

            TXD                      60                  62                79  RX1                                1
           SCTE                                    TX1                         RX2                                            TXD_IN
         TXC_IN                                          64          SCTE  77
         RXC_IN                      67                                           TX3                             74
         RXD_IN                                     TX2  65                76     TX2                                        SCTE_IN
                                                                                   TX1
                                                         70          TXC   70                                     68
                                                                                  XRT4500                                     TXC
                                     73        RX3
                                                                                                                  67
                                                         71                71                                                 RXC

                                                         77          RXC   64                                     60
                                                                                                                             RXD_OUT
                                  74           RX2

                                                         76                65

                                                         78          RXD   63

                                  1            RX1

                                                         79                62

                                              XRT4500

The "Clock Inversion" feature is also available if the                     presents an illustration of a DTE Mode XRT4500,
XRT4500 is operating in the "DTE" Mode. Figure 29                          when it is configured to invert the TXC clock signal.

FIGURE 29. ILLUSTRATION OF THE DTE MODE XRT4500 BEING CONFIGURED TO INVERT THE TXC SIGNAL

SCC (L)                                  DTE                                   DCE                                     SCC (R)

                              60                         63          TXD   78                                     TXD_IN
          TXD                                                                                                     SCTE_IN
                                              TX1                              RX1         1                      TXC
                              67                                 62                                               RXC
         SCTE                                                              79                                     RXD

                                                         64          SCTE  77

                                              TX2                                                             74
                                                                65                         RX2
                                                                           76

                                                              70     TXC   70
                                               RX3                   RXC
                       73                                            RXD       TX3         68
TXC_IN                                                        71
                                                                           71

                                                         77                64

RXC_IN           74                            RX2                             TX2         67

                                                         76                65

                                                             78            63
                                               RX1
RXD_IN           1                                                                  TX1    60
                                                             79
                                                                           62

                                      XRT4500                                  XRT4500

The Benefits of the "Clock Inversion" Feature                              ture was also presented as a possible solution to the
                                                                           "2-Clock/Propagation Delay" phenomenon. However,
In Section 1.3.4 of this document, a lengthy discussion,                   the "Echo-Clock" feature has a drawback. If a "DCE
regarding the "2-Clock/Propagation Delay" phenomenon                       Equipment" manufacturer were to interface his/her
is presented. In this Section, the "Echo-Clock" Fea-                       equipment to a DTE Terminal that does not support

                                                                     56
                                                                                            XRT4500

                                           MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                         REV. 1.0.7

the SCTE clock signal; it is highly unlikely that the            Clock/Propagation Delay" phenomenon. By doing the
"DCE Equipment" manufacturer will be able to (over               following things.
the DTE/DCE Interface) invoke the "Echo-Clock"
mode and resolve the "2-Clock/Propagation Delay"                 a. Configuring the DCE Mode XRT4500 to operate in
phenomenon.                                                      the "2-Clock" Mode, and

NOTE: This is especially the case if the DTE Equipment is        b. Inverting the TXC signal, within the DCE Mode
not using the XRT4500 as the Multi-protocol Transceiver IC.      XRT4500, the user can largely resolve the "2-Clock/
                                                                 Propagation Delay" phenomenon.
As a consequence, the "DCE Equipment" manufac-
turer would have to resort to undesirable things, such           Figure 30 presents an illustration of the DCE Mode
as using the (locally generated) TXC signal as the               XRT4500, being configured to (1) operate in the "2-
sampling clock for the "TXD" signal.                             Clock" Mode, and (2) to invert the "TXC" signal.

However, the XRT4500 does offer the DCE Equip-
ment manufacturer an elegant solution to the "2-

FIGURE 30. ILLUSTRATION OF THE DCE MODE XRT4500, WHICH IS OPERATING IN THE "2-CLOCK" MODE, AND
INVERTING THE "TXC" SIGNAL

SCC (L)                       DTE      63  TXD                   78        DCE                SCC (R)

           TXD     60                  62                        79  RX1        1
         SCTE                     TX1                                RX2                    TXD_IN
                                       64  SCTE                  77
                   67                                                           74
                                  TX2  65                        76                         SCTE_IN

                                       70  TXC                   70

TXC_IN             73  RX3                                           TX3        68
RXC_IN                                                               TX2                   TXC
RXD_IN                                 71                        71  TX1
                                                                                67
                                       77  RXC                   64  XRT4500               RXC

                74     RX2                                                      60
                                                                                           RXD_OUT
                                       76                        65

                                       78  RXD                   63

                1      RX1

                                       79                        62

                       XRT4500

By taking advantage of both the "2-Clock" Mode and               In summary, the "2-Clock" Mode (within the
the ability to invert the "TXC" clock signal, the "DCE           XRT4500) provides the user with the following op-
Equipment" manufacture can mitigate the "2-Clock/                tions.
Propagation Delay" phenomenon by simply inverting
the "TXC" whenever the DTE/DCE Interface and sys-                The DCE Equipment (which uses the XRT4500) can
tem configuration settings begin to violate the "TXD to          easily be configured to interface to DTE Equipment
TXC" set-up time requirement of the DCE SCC de-                  that supports the SCTE clock signal, as well as DTE
vice. By inverting the TXC signal, the phase relation-           Equipment that does not support the SCTE clock sig-
ship, between the "TXD and the TXC signal will shift             nal. If the DCE Equipment is being interfaced to a
by 180 degrees. At this point, the sampling edge of              DTE which supports the SCTE clock signal, then the
the TXC signal will be near the middle of the "TXD"              DCE Equipment should configure the XRT4500 to op-
bit-period, and the system will not be violating the             erate in the "3-Clock" Mode. Conversely, if the DCE
"TXD to TXC" set-up time requirements of the DCE                 Equipment is being interfaced to a DTE which does
SCC device.                                                      not support the SCTE clock signal, then the DCE
                                                                 Equipment should configure the XRT4500 to operate
                                                                 in the "2-Clock" Mode. This step will automatically
                                                                 configure the XRT4500 to route the "TXC" clock sig-

                                                             57
XRT4500                                                                 
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

nal to the "SCTE_IN" input pin of the DCE SCC.                   The user disables the "LATCH" feature by driving the
There is no need to design in extra glue logic to multi-         "LATCH" input pin, from "high" to "low". Once the
plex the "SCTE" output pin of the XRT4500 with the               "LATCH" input pin is "low", then the behavior of the
TXC output pin of the DCE SCC.                                   XRT4500 will be dictated by the state of the "M[2:0]"
                                                                 input pins.
Additionally, if the DCE Equipment is being interfaced
to a DTE Terminal which does not support the SCTE                 1.3.8 The Registered Mode of Operation
signal, (e.g., the XRT4500 is now operating in the "2-
Clock" Mode), and if the "DCE/DTE Interface" config-             The XRT4500 includes a feature which is known as
uration settings are such that the "TXD-to-TXC" set-             "Registered Mode" operation. The user can enable
up time requirements of the DCE SCC are being vio-               the "Registered" Mode by setting the "REG" input pin
lated, then the user can eliminate this problem by in-           "HIGH". Conversely, the user can disable the "Regis-
voking the "Clock Invert" feature of the XRT4500.                tered" Mode by setting the "REG" input pin "LOW".

1.3.7 The Latch Mode of Operation                               If the user enables the "Registered" Mode, then the
                                                                 following things will happen.
The Latch Mode of operation permits the user to latch
the state of the "Mode Control" input pins (M[2:0]) into         a. The XRT4500 will be configured to sample and
the XRT4500 internal circuitry. This feature frees up            latch the contents of the "TX5D" and "TX8D" input
of the signals, driving the M[2:0] input pins (pins 6, 5,        pins, upon the rising edge of the "REG_CLK" input
and 4) for other purposes.                                       signal.

Because of this feature, it is permissible to control the        b. The XRT4500 will be configured to output data (to
state of the "M[2:0]" input pins via certain signals             the SCC) via the "RX5D" and "RX8D" output pins, up-
within a bi-directional data bus (which is controlled by         on the rising edge of the "REG_CLK" signal.
a microprocessor or microcontroller).
                                                                 This feature is useful in application, which use a SCC
The user invokes this feature by driving the "LATCH"             or a Microcontroller (that requires an external clock
input pin (pin 44) from "low" to "high". During this             signal to sample the "DSR" and the "RI" (or "TM") sig-
"low" to "high" transition, the contents of the "M[2:0]"         nals. Further, this feature also configures the
input pins will be "locked" (or latched) into internal cir-      XRT4500 to sample the state of the "DTR" and the
cuitry within the XRT4500. At this point (as long as             "RL" signal upon the rising edge of an external clock
the "LATCH" input pin remains "high") the user's sys-            signal.
tem can do other things with the signal which are also
driving the "M[2:0]" without affecting the behavior the          If the user invokes this feature, then the relationship
XRT4500.                                                         between the XRT4500 and the SCC/Microprocessor
                                                                 is as depicted below in Figure 31.

FIGURE 31. AN ILLUSTRATION OF THE EFFECTIVE INTERFACE BETWEEN THE XRT4500 AND THE SCC/MICROPRO-
CESSOR WHEN THE "REGISTERED" MODE IS ENABLED

XRT4500            DTR_Signal                                    C/P
                   DSR_Signal
            TX5D    RL_Signal
           RX5D      RI_Signal
            TX8D
           RX8D   External Clock
      REG_CLK

                                                             58
                                                                                                     XRT4500

                                                    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                  REV. 1.0.7

A system design similar to that presented below in         lationship between another Multi-protocol Transceiver

Figure 32, will accomplish the exact same function/re- IC and the SCC/Microprocessor.

FIGURE 32. AN ILLUSTRATION OF THE NECESSARY GLUE LOGIC REQUIRED TO DESIGN A FEATURE SIMILAR TO THAT
OFFERED BY THE "REGISTERED" MODE, WHEN USING A DIFFERENT MULTI-PROTOCOL SERIAL NETWORK INTERFACE IC

        DTE Mode                       D-Flip-Flops                             C/P

          Serial      DTR_Signal                                         Clock
        Network                          Q
    Interface Device                           CLK

                      DSR_Signal
                                                  Q

                                               CLK
                        RL_Signal

                                         Q
                                               CLK

                      RI_Signal
                                                   Q

                                                CLK

                                                           Clock Source

1.3.9 The Internal Oscillator                             the "Internal Oscillator" feature by pulling the
                                                           "OSC_EN" input pin "high".
The XRT4500 includes an "Internal Oscillator" that
can be used to support "DTE Stand-Alone Testing/           If the user enables this feature, then the XRT4500 will
Diagnostics" operations.                                   synthesize a clock signal (of frequencies ranging from
                                                           32kHz to 64kHz). Further, this clock signal will be out-
The user can enable the "Internal Oscillator" feature      put via the "RX2D" and the "RX3D" output pins. Fig-
(within the XRT4500) by pulling the "OSC_EN" input         ure 1.20 presents an illustration of the XRT4500
pin (pin 53) "low". Conversely, the user can disable       (while interfaced to the DTE SCC) when the Internal
                                                           Oscillator is enabled.

                                                       59
XRT4500                                                                                       
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 33. ILLUSTRATION OF THE INTERNAL OSCILLATORS WITHIN THE XRT4500

SCC (L)                                                             DTE       TXD

            TXD                                                 TX1

SCTE                                                                                     SCTE

                                                                TX2

TXC_IN           73                                             OOSSCC R X 3  TXC
RXC_IN                                                                        RXC
RXD_IN           74                                             OOSSCC R X 2  RXD

                                                                    RX1

                                                                XRT4500

If the user enables the Internal Oscillator, within the             the DTINV* input to logic 0 enables an inverter at the
XRT4500, then the XRT4500 will output between a                     output of RX1 and input of TX1.
32kHz and a 64kHz clock signal via the RX2D and
RX3D signals. When the XRT4500 is interfaced to the                  1.3.12 Data Interlude
DTE SCC, this translates into the XRT4500 generating
the timing signals for "TXC" and the "RXC" input signals.           Similar to TXC, there is a provision in the XRT4500 to
As a consequence, the DTE SCC is provided with all of               invert the TXD and RXD signals. Once the Setting the
the requisite timing signals that it would normally have, if        DTINV* input to logic 0 enables an inverter at the out-
it were interfaced to a DCE Terminal. This feature per-             put of RX1 and input of TX1.
mits the user to implement a wide variety of diagnostic
programs for DTE Equipment stand-alone testing.                      2.0 RECEIVER AND TRANSMITTER
                                                                            SPECIFICATIONS
NOTE: The Internal Oscillator feature is only available if the
XRT4500 has been configured to operate in the DTE Mode.             Table 3 and Table 4, which are for the XRT4500 re-
                                                                    ceiver and transmitter sections respectively, summa-
1.3.10 Glitch Filters                                              rize the electrical requirements for V.35, V.11, V.10,
                                                                    and RS232 interfaces. These tables provide virtually
Occasional extraneous glitches on control/handshake                 all of the electrical information necessary to describe
signal inputs such as CTS, RTS, DTR and DSR can                     these 4 interfaces in a concise form.
have damaging effects on the integrity of a connection.
The XRT4500 is equipped with lowpass filters on the                  3.0 V.10\V.28 OUTPUT PULSE RISE AND FALL
input of each of the receivers for the control and                          TIME CONTROL
handshake signals. These filters eliminate glitches
which are narrower than 10s. The user may disable                  SLEW_CNTL (pin 47) is an analog output that con-
these filters by setting EN_FLTR to logic 0.                        trols transmitter pulse rise and fall time for the V.10
                                                                    and V.28 modes. Connecting a resistor, RSLEW, hav-
1.3.11 Data Inversion                                              ing a value between 0 and 200 k from this pin to
                                                                    ground controls the rise/fall times for V.10 and the
Similar to TXC, there is a provision in the XRT4500 to              slew rate for V.28 as shown in Figure 34 and
invert the TXD and RXD signals. Once the Setting                    Figure 35 respectively.

                                                                60
                                                                                                             XRT4500

                                                            MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                          REV. 1.0.7

FIGURE 34. V.10 RISE/FALL TIME AS A FUNCTION OF RSLEW

                                             1 103

    V.10 Rise/Fall Time (us)  100

                              10

                              110K                             100K    1 Meg
                                                            R (Ohms)

FIGURE 35. V.28 SLEW RATE OVER 3 V OUTPUT RANGE WITH 3 K IN PARALLEL WITH 2500 PF LOAD AS A
FUNCTION OF RSLEW

                                                      10

    V.
    28
    Sle 1
    w
    Ra
    te
    (V/
    us)

            0.1

                                                   0.0110K       100K  1 Meg
                                                            R (Ohms)
4.0 THE HIGH-SPEED RS232 MODE
                                                             61
XRT4500                                                        
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

When E_232H (pin 55) is set to logic 0 in RS232 mode,          and transmitter output terminations respectively. Ad-
the transmitters are configured to operate in a special        ditionally, Tables 4 and 5 provide a summary of re-
high-speed RS232 mode that can drive loads of 3000             ceiver and transmitter specifications respectively for
in parallel with 1000pF at speeds up to 256 KHz.               the different electrical modes of operation.

5.0 INTERNAL CABLE TERMINATIONS                               V.10 (RS423) Interface

XRT4500 has fully integrated receiver and transmitter          Figure 28 shows a typical V.10 (RS423) interface.
cable terminations for high speed signals (RXD, TXD,           This configuration uses an unbalanced cable to con-
RXC, TXC, SCTE). Therefore, no external resistors              nect the transmitter TXA output to the receiver RXA
and/or switches are necessary to implement the prop-           input. The "B" outputs and inputs that are present on
er line termination. The schematic diagrams given in           the differential transmitters and receivers contained in
Figures 26 and 27 show the effective receiver and              the XRT4500 are not used. The system ground pro-
transmitter terminations respectively for each mode of         vides the signal return path. The receiver input resis-
operation. When a specific electrical interface is se-         tance is 10 k nominal and no other cable termina-
lected by M0, M1 and M2, the termination required for          tion is normally used for the V.10 mode.
that interface is also automatically chosen. The
XRT4500 eliminates double termination problems                 V.11 (RS422) Interface
and makes point to midpoint operation possible in the
V.11 mode by providing the option for disabling the in-        Figure 29 shows a typical V.11 (RS422) interface. This
ternal input termination on high speed receivers.              configuration uses a balanced cable to connect the
                                                               transmitter TXA and TXB outputs to the receiver RXA
6.0 OPERATIONAL SCENARIOS                                     and RXB inputs respectively. The XRT4500 includes
                                                               provisions for adding a 125  terminating resistor for
Visualizing features such as clock/data inversion,             the V.11 mode. Although this resistor is optional in the
echoed clock, and loopbacks, in DTE and DCE                    V.11 specification, it is necessary to prevent reflections
modes makes configuring the XRT4500 a non-trivial              that would corrupt signals on high-speed clock and data
task. A series of 48 system level application diagrams         lines. The differential receiver input resistance without
located at the end of the data sheet called "Scenari-          the optional termination is 20 k nominal.
os" assist users in understanding the benefits of
these different features. The internal XRT4500 con-            V.28 (RS232) Interface
nections required for a particular scenario are made
through MUX1 and MUX2 that are shown on the                    Figure 28 shows a typical V.28 (RS232) interface.
block diagrams given in Figures 2 and 3 respectively.          This configuration uses an unbalanced cable to con-
Table 8 contains the signal routing information versus         nect the transmitter TXA output to the receiver RXA
control input logic level for MUX1 and Table 9 con-            input. The "B" outputs and inputs that are present on
tains similar information for MUX2.                            the differential transmitters and receivers contained in
                                                               the XRT4500 are not used. The system ground pro-
7.0 APPLICATIONS INFORMATION                                  vides the signal return path. The receiver "B" input is
                                                               internally connected to a 1.4 V reference source to
Traditional interfaces either require different transmit-      provide a 1.4 V threshold. The receiver input resis-
ters and receivers for each electrical standard, or use        tance is 5 k nominal and no other cable termination
complicated termination switching methods to change            is normally used for the V.28 mode.
modes of operation. Mechanical switching schemes,
which are expensive and inconvenient, include relays,          V.35 Interface
and custom cables with the terminations located in
the connectors. Electrical switching circuits using            Figure 30 shows a typical V.35 interface. This configu-
FETs are difficult to implement because the FET                ration uses a balanced cable to connect the transmit-
must remain off when the signal voltage exceeds the            ter TXA and TXB outputs to the receiver RXA and
supply voltage and when the interface power is off.            RXB inputs respectively. The XRT4500 internal termi-
                                                               nations meets the following V.35 requirements. The
The XRT4500 uses innovative, patented circuit de-              receiver differential input resistance is 100   10
sign techniques to solve the termination switching             and the shorted-terminal resistance (RXA and RXB
problem. It includes internal circuitry that may be con-       connected together) to ground is 150   15 . The
trolled by software to provide the correct terminations        transmitter differential output resistance is 100   10
for V.10 (RS423), V.11 (RS422), V.28 (RS232), and               and the shorted-terminal resistance (TXA and TXB
V.35 electrical interfaces. The schematic diagrams             connected together) to ground is 150   15.
given in Figures 26 and 27 conceptually show the
switching options for the high-speed receiver input            The junction of the 3 resistors (CMTX) on the transmit
                                                               termination is brought out to pins 61 and 66 for TX1

                                                           62
                                                                                                 XRT4500

                                                MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                              REV. 1.0.7

and TX2 respectively. Figure 30 shows how capacitor         rectly to ground. If it was not present, the flow of this
C having a value of 100 to 1000 pF bypasses this            current through the 125  resistor to ground would
point to ground to reduce common mode noise. This           cause common mode voltage spikes at the TXA and
capacitor shorts current caused by differential driver      TXB outputs.
rise and fall time or propagation delay miss-match di-

FIGURE 36. RECEIVER TERMINATION

    RXxA
                                                                                              R9
                                                                                              4K

    RXxB

                   R1                   R2                   R10                                          Rx
                   20
                                        20                   4K

                       R3       S3

                       85                                    R11 R12

                   S1               S2                  R8   6K 6K

                                                        10K

                   R4                   R4    S4

                   30                   30

                           R6
                           125

                   TABLE 6: RECEIVER SWITCHES

                                            SWITCHES

        MODE           S1               S2                   S3                                     S4
                                                                                                  Open
         V.35          Closed           Closed               Open                                  Open
V.11 Terminated                                                                                   Open
V.11 Unterminated      Open             Open                 Closed                                Open
                                                                                                  Closed
         V.10          Open             Open                 Open
         V.28
                       Open             Open                 Open

                       Open             Open                 Open

                                                        63
XRT4500                                                                        
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 37. TRANSMITTER TERMINATION

                                              TX           TXxB
                                                           TXxA

                                          S1       S2

                                        R1             R2

                                        50             50

                                              R3
                                              125

TABLE 7: TRANSMITTER SWITCHES

                        SWITCHES

MODE

                S1                S2

V.35            Closed            Closed

V.11/V.10/V.28  Open              Open

FIGURE 38. TYPICAL V.10 OR V.28 INTERFACE (R1 = 10 K IN V.10 AND 5 K IN V.28)

FIGURE 39. TYPICAL V.11 INTERFACE (TERMINATION RESISTOR, R1, IS OPTIONAL.)

                                              64
                                                                                                      XRT4500

FIGURE 40. TYPICAL V.35 INTERFACE                    MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                   REV. 1.0.7

                                            0.1uf

NOTE: All Resistors shown above are internal to the
XRT4500

                                            TABLE 8: MUX1 CONNECTION TABLE

    LOGIC LEVEL APPLIED TO CONTROL INPUT                       SIGNAL SOURCE FOR OUTPUT NAME/PIN NUMBER

                        NAME/PIN NUMBER

SCENARIO             EC 2CK/ LP CK DT EN_O
NUMBER DCE/
                        3CK     INV INV SC           RX1D      TX1B-TX1A  RX2D       TX2B-TX2A  RX3D          TR3B-TR3A
                DTE                                     1         62, 63    74          65, 64    73              71, 70

    31 34 50 18 54 55 53

1   0                1  0    1  1        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  TX2D       TR3B-TR3A                                      X

2   1                1  0    1  1        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  TX2D       X             TX3D

3   0                1  0    0  1        1  1        TX1D      RX1B-RX1A  TX2D       RX2B-RX2A TR3B-TR3A                                       X

4   1                1  0    0  1        1  1        TX1D      RX1B-RX1A  TX2D       RX2B-RX2A  X             TX3D

5   0                1  0    1  0        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  TX2D       (TR3B-TR3A)*                                   X

6   1                1  0    1  0        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  TX2D       X             (TX3D)*

7   0                1  0    0  0        1  1        TX1D      RX1B-RX1A  TX2D       RX2B-RX2A (TR3B-TR3A)*                                    X

8   1                1  0    0  0        1  1        TX1D      RX1B-RX1A  TX2D       RX2B-RX2A  X             (TX3D)*

9   0                1  1    1  1        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  X          TR3B-TR3A                                      X

10  1                1  1    1  1        1  1 RX1B-RX1A        TX1D       TX3D       TX2D       X             TX3D

11  0                1  1    0  1        1  1        TX1D      RX1B-RX1A  TX2D       X          TR3B-TR3A                                      X

12  1                1  1    0  1        1  1        TX1D      RX1B-RX1A  TX2D       TX3D       X             TX3D

13  0                1  1    1  0        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  X          (TR3B-TR3A)*                                   X

14  1                1  1    1  0        1  1 RX1B-RX1A        TX1D       TX3D       TX2D       X             (TX3D)*

15  0                1  1    0  0        1  1        TX1D      RX1B-RX1A  TX2D       X          (TR3B-TR3A)*                                   X

16  1                1  1    0  0        1  1        TX1D      RX1B-RX1A  TX2D       TX3D       X             (TX3D)*

17  0                1  X    1  1        1  1 RX1B-RX1A        TX1D       RX2B-RX2A  X          RX2B-RX2A                                      X

18  1                1  X    1  1        1  1 RX1B-RX1A        TX1D       TX2D       TX2D       X                                              X

19  0                1  X    0  1        1  1        TX1D      RX1B-RX1A  TX2D       X          TR3B-TR3A                                      X

20  1                1  X    0  1        1  1        TX1D      RX1B-RX1A  TX2D       RX2B-RX2A  X                                              X

                                                           65
XRT4500                                                                                            
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

                                   TABLE 8: MUX1 CONNECTION TABLE (CONTINUED)

    LOGIC LEVEL APPLIED TO CONTROL INPUT                        SIGNAL SOURCE FOR OUTPUT NAME/PIN NUMBER

                        NAME/PIN NUMBER

SCENARIO             EC 2CK/ LP CK DT EN_O
NUMBER DCE/
                        3CK     INV INV SC     RX1D             TX1B-TX1A  RX2D         TX2B-TX2A  RX3D          TR3B-TR3A
                DTE                               1                62, 63    74            65, 64    73              71, 70

    31 34 50 18 54 55 53

21  0                1  X    1  0        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    X          (RX2B-RX2A)*         X

22  1                1  X    1  0        1  1 RX1B-RX1A         TX1D       (TX2D)*      TX2D       X                    X

23  0                1  X    0  0        1  1  TX1D             RX1B-RX1A  TX2D         X          (RX2B-RX2A)*         X

24  1                1  X    0  0        1  1  TX1D             NOTE 1     TX2D         TX2D       X                    X

25  0                0  0    1  1        1  1 RX1B-RX1A         TX1D       RX2B-RX2A TR3B-TR3A TR3B-TR3A                X

26  1                0  0    1  1        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    TX3D       X             TX3D

27  0                0  0    0  1        1  1  TX1D             RX1B-RX1A TR3B-TR3A RX2B-RX2A TR3B-TR3A                 X

28  1                0  0    0  1        1  1  TX1D             RX1B-RX1A  TX3D         RX2B-RX2A  X             TX3D

29  0                0  0    1  0        1  1 RX1B-RX1A         TX1D       RX2B-RX2A (TR3B-TR3A)* (TR3B-TR3A)*          X

30  1                0  0    1  0        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    TX3D       X             (TX3D)*

31  0                0  0    0  0        1  1  TX1D             RX1B-RX1A (TR3B-TR3A)* RX2B-RX2A (TR3B-TR3A)*           X

32  1                0  0    0  0        1  1  TX1D             RX1B-RX1A  TX3D         RX2B-RX2A  X             (TX3D)*

33  0                0  1    1  1        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    X          TR3B-TR3A            X

34  1                0  1    1  1        1  1 RX1B-RX1A         TX1D       TX3D         TX3D       X             TX3D

35  0                0  1    0  1        1  1  TX1D             RX1B-RX1A TR3B-TR3A     X          TR3B-TR3A            X

36  1                0  1    0  1        1  1  TX1D             RX1B-RX1A  TX3D         TX3D       X             TX3D

37  0                0  1    1  0        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    X          (TR3B-TR3A)*         X

38  1                0  1    1  0        1  1 RX1B-RX1A         TX1D       TX3D         TX3D       X             (TX3D)*

39  0                0  1    0  0        1  1  TX1D             RX1B-RX1A (TR3B-TR3A)*  X          (TR3B-TR3A)*         X

40  1                0  1    0  0        1  1  TX1D             RX1B-RX1A  TX3D         TX3D       X             (TX3D)*

41  0                0  X    1  1        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    X          RX2B-RX2A            X

42  1                0  X    1  1        1  1 RX1B-RX1A         TX1D       TX3D         TX3D       X                    X

43  0                0  X    0  1        1  1  TX1D             RX1B-RX1A RX2B-RX2A     X          RX2B-RX2A            X

44  1                0  X    0  1        1  1  TX1D             RX1B-RX1A  TX3D         TX3D       X                    X

45  0                0  X    1  0        1  1 RX1B-RX1A         TX1D       RX2B-RX2A    X          (RX2B-RX2A)*         X

46  1                0  X    1  0        1  1 RX1B-RX1A         TX1D       (TX3D)*      TX3D       X                    X

47  0                0  X    0  0        1  1  TX1D             RX1B-RX1A RX2B-RX2A     X          RX2B-RX2A            X

48  1                0  X    0  0        1  1  TX1D             NOTE 1     TX3D         TX3D       X                    X

    X                X  X    X  X        0  1  INVERT           INVERT UNCHANGED UNCHANGED UNCHANGED UNCHANGED

    0                1  X    0XX            0 UNCHANGED UNCHANGED UNCHANGED UNCHANGED 32-64 kHz UNCHANGED

    0                0  X    0XX            0 UNCHANGED UNCHANGED 32-64 kHz UNCHANGED 32-64 kHz UNCHANGED

NOTES:                                                          2. Signal names ending with A or B are analog inputs
                                                                    or outputs. Signal names ending with D are digital
      1. Table entries are inputs to MUX1. Column headings
          are outputs.

                                                            66
                                                                                          XRT4500

                                         MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                       REV. 1.0.7

   inputs or outputs. * indicates signal complement. X .
   is don't care.

            TABLE 9: MUX2 CONNECTION TABLE (RX4-RX7, TX4-TX7), OUTPUT VERSUS INPUT

          CONTROL INPUT/                 SIGNAL SOURCE FOR OUTPUT NAME/PIN NUMBER
            PIN NUMBER

SCENARIO  DCE/  LP        RX4D   TX4B-   RX5D                         TX5B-   RX67D TR6B-TR6A   TR7
          DTE               40   TX4A                                 TX5A                       27
NUMBER                                                                                        TX76D
                          TX4D                                                                 TX76D
          31    18               10, 11  33                           13, 12  32     30, 29       X
                                                                                                  X
A         0     0                RX4B-   TX5D                         TR6B-   TX5D   X

                                 RX4A                                 TR6A

B         0     1         RX4B-  TX4D    RX5B-                        TX5D    TR6B-  X

                          RX4A           RX5A                                 TR6A

C         1     0         TX4D   RX4B-   TX76D                        RX5B-   TR7 RX5B-RX5A
                                 RX4A                                 RX5A

D         1     1         RX4B-  TX4D    RX5B-                        TX5D    TR7    TX76D

                          RX4A           RX5A

NOTES:                                                                Which signals are to be used when operating the
      1. Table entries are inputs to MUX2.                              XRT4500 in the "differential" or "single-ended"
      2. Column headings are outputs.                                   modes.
      3. Signal names ending with A or B are analog inputs or
          outputs. Signal names ending with D are digital inputs       How does one configure the "DCE Mode" and "DTE
          or outputs.                                                   Mode" XRT4500 to operate in these scenarios.
      4. X = Don't Care (not used)
      5. Shaded blocks = Normal (No Loop-Back)                        NOTES:

Operating Modes for the XRT4500                                             1. The "line" signals are drawn with both a "solid" line
                                                                                and a "dashed" line. Both lines are used to transmit
The XRT4500 Multi protocol Serial Interface device                              and receive "differential" mode signals. However,
can be configured to operate in a wide variety of                               the "solid" line identifies the signal that should be
modes or "scenarios". This document illustrates some                            used, when operating the Transmitter in the "Sin-
of these "scenarios" and provides the reader with the                           gle-Ended" mode.
following information associated with each of these
scenarios.                                                                  2. Each scenario includes a table that indicates how
                                                                                to configure the XRT4500 into each of these
Which pins (on the "DCE Mode" XRT4500 and                                     modes, by specifying the appropriate logic states
  "DTE Mode" XRT4500) are used to propagate vari-                               for EC, 2CK/3CK, LP, CKINV, DTINV, and EN_OSC.
  ous data or clock signals.
                                                                            3. In all, 48 scenarios have been defined for the
                                                                                XRT4500 device. Currently, this document only lists
                                                                                a subset of these scenarios. Further versions of the
                                                                                XRT4500 data sheet will include this information for
                                                                                all 48 scenarios.

                                                                  67
XRT4500                                                               
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 41. SCENARIO A, MUX2, (DCE/DTE = 0, LP = 0)

                                                     SCENARIO A
                                           MUX2 (DCE/DTE = 0, LP = 0)

GND 3         RX1,2,3                          Digital MUX 2                                                   8 TX4D
VDD 20        RX4,5,6,7                                                                                       11 TX4A
RX4A 37                               Filter                  TX4
                      RX4            Filter                                                                   10 TX4B
RX4B  38
RX4D  40              RX5            Filter                                                                   15 TX5D
                                     Filter                                                                   12 TX5A
RX5A 36                                                       TX5
                                                                                                              13 TX5B
RX5B 35                                                                                    TX4,5,6,7,8 9 VDD
RX5D 33

              RX6                                                                                             29 TR6A
                                                              TX6
RX67D 32
                                RX7                                                                           30 TR6B
                                                                                                              28 TX76D

                                                              TX7      27 TR7

EN_OUT 48                                                              17 TX8D

     RX8I 25          RX8            Filter                   TX8      19 TX8O
              Glitch Filter
     RX8D 23                                                           TX4,5,6,7,8 14 GND
EN_FLTR 75
                                                                       V.11 (RX1,2,3) Termination 80
                                                                                                                   EN_TERM

                                             68
                                                                                              XRT4500

                                             MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                           REV. 1.0.7

FIGURE 42. SCENARIO B, MUX2, (DCE/DTE = 0, LP = 1), LOOP BACK NOT ENABLED

                                               SCENARIO B

                                     MUX2 (DCE/DTE = 0, LP = 1)
                                        Loop Back not enabled

GND 3         RX1,2,3                        Digital MUX 2                                     8 TX4D
VDD 20        RX4,5,6,7                                                                       11 TX4A
RX4A 37                                                                                       10 TX4B
                      RX4                                                                     15 TX5D
                                     Filter                 TX4                               12 TX5A
                      RX5                                                                     13 TX5B
RX4B  38                                                                   TX4,5,6,7,8 9 VDD
RX4D  40
                                                                                              29 TR6A
RX5A 36                                                                                       30 TR6B
                                                                                              28 TX76D
                                     Filter                 TX5
                                                                                              27 TR7
RX5B 35
RX5D 33

              RX6                    Filter                 TX6

RX67D 32                             Filter                 TX7
                                RX7

EN_OUT 48                                                                                    17 TX8D

     RX8I 25          RX8            Filter                 TX8                              19 TX8O
              Glitch Filter
     RX8D 23                                                               TX4,5,6,7,8 14 GND
EN_FLTR 75
                                                                 V.11 (RX1,2,3) Termination  80
                                                                                                 EN_TERM

                                             69
XRT4500                                                                 
MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

FIGURE 43. SCENARIO C, MUX2, (DCE/DTE = 1, LP = 0)

                                                      SCENARIO C
                                            MUX2 (DCE/DTE = 1, LP = 0)

GND 3         RX1,2,3                          Digital MUX 2                                                   8 TX4D
VDD 20        RX4,5,6,7                                                                                       11 TX4A
RX4A 37                               Filter                  TX4
                      RX4            Filter                                                                   10 TX4B
      38
RX4B  40              RX5            Filter                                          15 TX5D
RX4D                                 Filter                                          12 TX5A

RX5A 36

                                                              TX5                    13
                                                                                      9
RX5B 35                                                                 TX4,5,6,7,8      TX5B
RX5D 33                                                                                  VDD

              RX6                                                                                             29 TR6A
                                                              TX6
RX67D 32
                                RX7                                                                           30 TR6B
                                                                                                              28 TX76D

                                                              TX7                    27 TR7

EN_OUT 48                                                                            17 TX8D

     RX8I 25          RX8            Filter                   TX8                    19 TX8O
              Glitch Filter
     RX8D 23                                                            TX4,5,6,7,8 14 GND
EN_FLTR 75
                                                                        V.11 (RX1,2,3) Termination 80
                                                                                                                      EN_TERM

                                             70
                                                                                              XRT4500

                                             MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                           REV. 1.0.7

FIGURE 44. SCENARIO D, MUX2, (DCE/DTE = 1, LP = 1), LOOP BACK NOT ENABLED

                                                       SCENARIO D

                                            MUX 2 (DCE/DTE = 1, LP = 1)
                                                Loop Back not enabled

GND 3         RX1,2,3                          Digital MUX 2                                                   8 TX4D
VDD 20        RX4,5,6,7                                                                                       11 TX4A
RX4A 37                               Filter                  TX4
                      RX4            Filter                                                                   10 TX4B
RX4B  38                                                                                                      15 TX5D
RX4D  40              RX5            Filter                                                                   12 TX5A
                                     Filter                   TX5
RX5A 36                                                                                                       13 TX5B
                                                                                           TX4,5,6,7,8 9 VDD
RX5B 35
RX5D 33                                                                                                       29 TR6A
                                                              TX6
              RX6
                                                                                                              30 TR6B
           32                                                                                                 28 TX76D
RX67D
                                                              TX7          27 TR7
                                RX7

EN_OUT 48                                                                  17 TX8D

     RX8I 25          RX8            Filter                   TX8          19 TX8O
              Glitch Filter
     RX8D 23                                                               TX4,5,6,7,8 14 GND
EN_FLTR 75
                                                                   V.11 (RX1,2,3) Termination 80
                                                                                                               EN_TERM

                                             71
                                                  Serial Interface Signals and Connector pin-out                                                                                                             XRT4500
                                                                            XRT4500                                                                                                                      MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                          Standard                    RS-232        EIA-574        RS-530           RS-449               V.35                X.21          XRT4500 XRT4500                              REV. 1.0.7

             Related standards      Abrev.  Source        V.24       TIA-574     RS422, RS423     RS422, RS423     V.10, V.11, V.28         V.11, X.26            DTE            DCE       FIGURE 45. SERIAL INTERFACE SIGNALS AND CONNECTOR PIN-OUT
                        Connector    TXD       ---       DB-25         DB-9           DB-25            DB-37              34-pin               15-pin      Pin #, Circuit  Pin #, Circuit
                                                    Pin #, Circuit     Pin #
    Signal Name                               DTE                        3        Pin #, Circuit   Pin #, Circuit     Pin, CCITT#         Pin #, Circuit   --, ---         --, ---
    Shield                                          1, ---               2                                          A, ---            1, ---               63, TX1A        78, RX1A
    Transmitted Data                                2, BA                7     1, ---              1, ---           P, 103            2, Circuit T (A)     62, TX1B        79, RX1B
                                                                         8     2, BA (A)           4, SD (A)        S, 103            9, Circuit T (B)     78, RX1A        63, TX1A
    Received Data                   RXD     DCE     3, BB                6    14, BA (B)          22, SD (B)        R, 104            4, Circuit R (A)     79, RX1B        62, TX1B
                                                                         4     3, BB (A)           6, RD (A)        T, 104           11, Circuit R (B)     11, TX4A        37, RX4A
    Request to Send                 RTS     DTE     4, CA                5    16, BB (B)          24, RD (B)        C, 105            3, Circuit C (A)     10, TX4B        38, RX4B
                                    CTS     DCE     5, CB                1     4, CA (A)           7, RS (A)                         10, Circuit C (B)     37, RX4A        11, TX4A
    (Control for X.21)              DSR     DCE     6, CC                     19, CA (B)          25, RS (B)        D, 106            5, Circuit I (A)     38, RX4B        10, TX4B
                                                                         9     5, CB (A)           9, CS (A)                         12, Circuit I (B)     36, RX5A        12, TX5A
    Clear to Send                                                             13, CB (B)          27, CS (B)        E, 107                                 35, RX5B        13, TX5B
                                                                               6, CC (A)          11, DM (A)                          8, Circuit G         12, TX5A        36, RX5A
    (Indication for X.21)                                                     22, CC (B)          29, DM (B)        H, 108 *                               13, TX5B        35, RX5B
                                                                              20, CD (A)          12, TR (A)                          7, Circuit B (A) **  3, 14, 59, 72   3, 14, 59, 72
    DCE Ready                                                                 23, CD (B)          30, TR (B)        B, 102           14, Circuit B (B) **  29, TR6A        29, TR6A
                                                                               7, AB              19, SG            F, 109                                 30, TR6B        30, TR6B
    DTE Ready                       DTR     DTE 20, CD                         8, CF (A)          13, RR (A)                          6, Circuit S (A)     70, TR3A        70, TR3A
                                                                              10, CF (B)          31, RR (B)         Y, 114          13, Circuit S (B)     71, TR3B        71, TR3B
72  Signal Ground ***               DCD      ---     7, AB                    15, DB (A)           5, ST (A)       AA, 114                                 77, RX2A        64, TX2A
    Received Line                           DCE      8, CF                    12, DB (B)          23, ST (B)                          7, Circuit X (A) **  76, RX2B        65, TX2B
    Signal Detector                  TXC                                      17, DD (A)           8, RT (A)         V, 115          14, Circuit X (B) **  27, TR7         27, TR7
    Transmitter Signal                      DCE     15, DB                     9, DD (B)          26, RT (B)         X, 115                                19, TX8O        25, RX8I
    Element Timing                  RXC                                       18, LL              10, LL             L, 141 *
    Received Signal                         DCE     17, DD                    21, RL              14, RL             N, 140 *                              64, TX2A         --, ---
    Element Timing                    LL                                       --, ----            --, ---          J , 125 *                              65, TX2B        77, RX2A
    Local Loop-back                   RL    DTE     18, LL                    24, DA (A)          17, TT (A)         U, 113 *                              25, RX8I        76, RX2B
    Remote Loop-back                  CI    DTE     21, RL                    11, DA (B)          35, TT (B)         W, 113 *                                              19, TX8O
    Ring Indicator                  SCTE    DCE     22, CE                    25, TM              18, TM           NN, 142 *
    Transmit Signal                         DTE     24, DA
    Element Timing                   TM
    Test Mode                               DCE     25, TM

        Load Resistance                                                           RL=100          RL=120              RL=100           RL=120
       Signal Amplitude                                                                                                0.55 Vpp      V.11: 10Mbps
    Speed per standard                               5 to 15 V               RS422: 10MBp
                                                    20 to 150kbps             RS423: 100Kbps                         Std: 48kpbs
        XRT4500 Speed                                                                                              Max: 10Mbps
                                                       256 kbps                                                    V.10: 120 kbps
          Mode selection                                                                                           V.11: 20 Mbps

        * Optional Signal                                                                                                                                                                  
       ** Only one of the two X.21 signals (circuit B or X) can be implemented and be active at one
    time
     *** Connect the signal ground to the PCB ground plane of the XRT4500.
    (Pins 3, 14, 59 and 72 are the analog grounds for the receivers and transmitters on the XRT4500)
                                                                                            XRT4500

                                           MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                         REV. 1.0.7

FIGURE 46. SERIAL INTERFACE CONNECTOR DRAWINGS

                             Serial Interface Connector Drawings

                                        1       5      10                 15           19

       1                 8

          9              15             20         25             30  33               37

     X.21 Connector (ISO 4903)                         RS-449 Connector (ISO 4902)
DTE Connector - DB-15 Pin Male                  DTE Connector Face - DB-37 Pin Male
DCE Connector - DB-15 Pin Female                DCE Connector Face - DB-37 Pin Female

             FIGURE 46A                                FIGURE 46B

1            7               13             NN JJ DD Z V R L F B

   14           20           25                LL FF BB X T N J D

RS-232 & EIA-530- Connector (ISO 2110)      MM HH CC Y U P K E A
      DTE Connector - DB-25 Pin Male
                                               KK EE AA W S M H C
    DCE Connector - DB-25 Pin Female
                                                   V.35/ISO 2593 Connector
             FIGURE 46C                       DTE Connector Face - 34 Pin Male
                                            DCE Connector Face - 34 Pin Female

                                                             FIGURE 46D

                                            73
                                  EIA-530 Connection Diagram for XRT4500                                                      XRT4500
                                                                                                                          MULTIPROTOCOL SERIAL NETWORK INTERFACE IC
    DB25                          DTE Mode          DB25                               DCE Mode
    DTE MODE                                        DCE MODE                                                             REV. 1.0.7
    P4                                XRT4500       P8                                    XRT4500
                                                                                                            FIGURE 47. EIA-530 CONNECTION DIAGRAM FOR XRT4500
74              1   TXD B   TX1B  62                                1    TXD B   RX1B  79
                14  TXD A   TX1A  63                                 14  TXD A   RX1A  78
                2   TXC A   TR3A  70                                2    TXC A   TR3A  70
                15  RXD A   RX1A  78                                 15  RXD A   TX1A  63
                3   RXD B   RX1B  79                                3    RXD B   TX1B  62
                16  RTS A   TX4A  11                                 16  RTS A   RX4A  37
                4   RXC A   RX2A  77                                4    RXC A   TX2A  64
                17  CTS A   RX4A  37                                 17  CTS A   TX4A  11
                5   LL A    TR7   27                                5    LL A    TR7   27
                18  DSR A   RX5A  36                                 18  DSR A   TX5A  12
                6   RTS B   TX4B  10                                6    RTS B   RX4B  38
                19                                                   19
                7   DTR A   TX5A  12                                7    DTR A   RX5A  36
                20  DCD A   TR6A  29                                 20  DCD A   TR6A  29
                8   RL A    TX8O  19                                8    RL A    RX8I  25
                21  RXC B   RX2B  76                                 21  RXC B   TX2B  65
                9   DSR B   RX5B  35                                9    DSR B   TX5B  13
                22  DCD B   TR6B  30                                 22  DCD B   TR6B  30
                10  DTR B   TX5B  13                                 10  DTR B   RX5B  35
                23  SCTE B  TX2B  65                                 23  SCTE B  RX2B  76
                11  SCTE A  TX2A  64                                 11  SCTE A  RX2A  77
                24  TXC B   TR3B  71                                 24  TXC B   TR3B  71
                12  RI      RX8I  25                                 12  RI      TX8O  19
                25  CTS B   RX4B  38                                 25  CTS B   TX4B  10
                13                                                   13
                                     3, 14, 59, 77                                           3, 14, 59, 77
        Shield                                              Shield

                                                                                                            
                                    RS-232 Connection Diagram for XRT4500                                   FIGURE 48. RS-232 CONNECTION DIAGRAM FOR XRT4500  

75  DB25              TXD A   TX1A  DTE Mode          DB25                 TXD A  RX1A   DCE Mode                                                                   XRT4500
    DTE MODE          TXC A   TR3A                    DCE MODE             TXC A  TR3A
    P4                RXD A   RX1A       XRT4500      P8                   RXD A  TX1A        XRT4500                                                            MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                  1   RTS A   TX4A  63                         1           RTS A  RX4A  78                                                                    REV. 1.0.7
                      RXC A   RX2A  70                                     RXC A  TX2A  70
                  2   CTS A   RX4A  78                         2           CTS A  TX4A  63
                  15  LL A    TR7                              15          LL A   TR7
                  3   DSR A   RX5A  11                         3           DSR A  TX5A  37
                                    77                                                  64
                  4   DTR A   TX5A  37                         4           DTR A  RX5A  11
                  17  DCD A   TR6A  27                         17          DCD A  TR6A  27
                  5   RL A    TX8O  36                         5           RL A   RX8I  12
                  18                                           18
                  6                 12                         6           DSR B        36
                                    29                                                  29
                  7                 19                         7                        25
                  20                                           20
                  8                                            8
                  21                                           21

        24            SCTE B  TX2A  64                25                   RI     TX8O  19
        25            SCTE A  RX8I  25                                                       3, 14, 59, 77

    Shield            RI               3, 14, 59, 77

                                                      Shield
XRT4500                                                                                                

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                HDLC (R)

REV. 1.0.7                                                                                             RXD
                                                                                                       RXC
SCENARIOS 1 & 2 NORMAL: `3-CLOCK' DCE/DTE INTERFACE OPERATION                                          TXC
                                                                                                       SCTE
     HDLC (L)                       DTE (#1)                                 DCE (#2)                  TXD

                   TXD                                        63  TXD   78
                 SCTE      60
                   TXC                                                       RX1       1
                   RXC                    TX1
                  RXD                                         62        79

                                           64                     SCTE  77

                           67                                                          74

                                  TX2      65                           76   RX2

                                           70                     TXC   70

                           73     RX3                                                       68
                                                  71                         TX3
                                                                        71
                                                                                            67
                                           77                     RXC   64   TX2

                           74     RX2                                                       60
                                                                             TX1
                                           76                           65

                                           78                     RXD   63

                        1

                                  RX1                                   62
                                                 79

                                  XRT4500                                    XRT4500

INPUT PIN SETTINGS

                        DTE (#1)                                                          DCE (#2)

PIN  NAME               STATE          DESCRIPTION                      PIN  NAME               STATE  DESCRIPTION
#                                                                       #

31   DCE/DTE               0               DTE                          31 DCE/DTE              1      DCE

34   EC                    1               No Echo                      34   EC                 1      No Echo

50   2CK/3CK               0               3 clock                      50 2CK/3CK              0      3 clock

18   LP                    1           No Loopback                      18   LP                 1      No Loopback

54   CKINV                 1               No Invert                    54   CKINV              1      No Invert

55   DTINV                 1               No Invert                    55   DTINV              1      No Invert

53   OSCEN                 1      No Internal OSC                       53   OSCEN              1      No Internal OSC

NOTE:
      1. When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.
      2. (See Table 8. MUX Connection Table)

                                                                  76
                                                                                                                  XRT4500

                                                                 MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                  REV. 1.0.7

SCENARIO 3 &2 DTE LOOP-BACK MODE

     HDLC (L)                        DTE (#3)                                   DCE (#2)                                 HDLC (R)
                               MUX 1
                   TXD                                  63       TXD   78                                                RXD
                        60
                                                   TX1                          RX1       1                              RXC

                                                        62             79

                                                        64       SCTE       77

                        67                                                                74

     SCTE                          TX2                  65                  76  RX2

                                                   70            TXC       70             68
                                   RX3                           RXC
                        73                                       RXD       71   TX3                                      TXC
     TXC                                          71                                                                     SCTE
                                                                                                                         TXD
                                                        77                 64
                                                                                                              67
                        74         RX2                  76
     RXC                                                                                      TX2
                                                                           65

                                                  78                   63
                                   RX1
     RXD                1                                                       TX1       60
                                                  79
                                                                           62

                                   XRT4500                                      XRT4500

INPUT PIN SETTINGS

                        DTE (#3)                                                          DCE (#2)

PIN  NAME                   STATE  DESCRIPTION                         PIN      NAME                              STATE  DESCRIPTION
#                                                                      #

31 DCE/DTE                  0                           DTE            31 DCE/DTE                                 1            DCE

34   EC                     1                           No Echo        34       EC                                1      No Echo

50 2CK/3CK                  0                           3 clock        50 2CK/3CK                                 0            3 clock

18   LP                     0           Loopback                       18       LP                                1      No Loopback

54   CKINV                  1           No Invert                      54       CKINV                             1      No Invert

55   DTINV                  1           No Invert                      55       DTINV                             1      No Invert

53   OSCEN                  1      No Internal OSC                     53       OSCEN                             1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                 77
XRT4500                                                                                                                          

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

SCENARIO 4

               HDLC (L)                          DTE (#1)                         DCE (#4)                                       HDLC (R)
                                                                                               MUX 1
                                  TXD     60                    63 TXD 78                                                        RXD
                                 SCTE                   TX1                                                                   1
                                  TXC                           62       79       RX1
                                  RXC
                                  RXD     67                    64 SCTE 77
                                                        TX2
INPUT PIN SETTINGS                                                                RX2         74

                                                                65       76                                                      RXC

                                                                70 TXC 70

                                          73                    71       71       TX3         68
                                                           RX3                    TX2                          TXC
                                                                                  TX1
                                                                72 RXC 64                     67
                                                                                    XRT4500                    SCTE
                                       74        RX2
                                                                                              60
                                                                76       65                                   TXD

                                                                78 RXD 63

                                       1                        79       62
                                                          RX1

                                              XRT4500

                                                 COMMENTS: DCE LOOP-BACK MODE

                                       DTE (#1)                                               DCE (#4)

PIN  NAME                              STATE     DESCRIPTION                 PIN       NAME   STATE                              DESCRIPTION
#                                                                            #

31 DCE/DTE                             0                        DTE          31 DCE/DTE       1                                       DCE

34   EC                                1                     No Echo         34        EC     1                                       No Echo

50 2CK/3CK                             0                        3 Clock      50 2CK/3CK       0                                       3 clock

18   LP                                1         No Loopback                 18        LP     0                                  Loopback

54   CKINV                             1                     No Invert       54        CKINV  1                                       No Invert

55   DTINV                             1                     No Invert       55        DTINV  1                                       No Invert

53   OSCEN                             1         No Internal OSC             53        OSCEN  1                                  No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                         78
                                                                                                                                             XRT4500

SCENARIO 5 & 2                                                                              MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

               HDLC (L)                                                                                                                                                      REV. 1.0.7

                                   TXD             DTE (#5)                                               DCE (#2)             HDLC (R)
                                 SCTE
                                        60                             63                   TXD       78                       RXD
                                   TXC                            TX1                                                          RXC
                                   RXC                                                                    RX1       1          TXC
                                  RXD   67                                                                                     SCTE
                                                                  TX2  62                             79                       TXD

                                                                       64                   SCTE      77

                                                                                                          RX2       74

                                                                       65                         76

                                                                                      70    TXC       70
                                        73                                                  RXC
                                                                                            RXD           TX3       68
                                                                      RX3
                                                                                      71              71

                                                                       72                         64

                                        74              RX2                                                         67

                                                                       76                         65      TX2

                                                                                        78        63
                                        1
                                                                                                          TX1       60
                                                                        RX1
                                                                                        79        62

                                               XRT4500                                                    XRT4500

                                               COMMENTS: TXC CLOCK INVERSION IN DTE MODE

INPUT PIN SETTINGS

                                        DTE (#5)                                                                    DCE (#2)

PIN  NAME                                   STATE  DESCRIPTION                                    PIN     NAME          STATE  DESCRIPTION
#                                                                                                 #

31 DCE/DTE                                  0                          DTE                        31 DCE/DTE            1      DCE

34   EC                                     1                          No Echo                    34      EC            1      No Echo

50 2CK/3CK                                  0                          3 clock                    50 2CK/3CK            0      3 clock

18   LP                                     1      No Loopback                                    18      LP            1      No Loopback

54   CKINV                                  0                          Invert                     54      CKINV         1      No Invert

55   DTINV                                  1                          No Invert                  55      DTINV         1      No Invert

53   OSCEN                                  1      No Internal OSC                                53      OSCEN         1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                                            79
XRT4500                                                                                       

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                          HDLC (R)

REV. 1.0.7                                                                                1
                                                                                                      RXD
SCENARIO 6
                                                                                          74
     HDLC (L)                     DTE (#1)                                   DCE (#6)                 RXC

                   TXD     60                  63         TXD   78      RX1               68
                                          TX1                           RX2                           TXC
                                               62               79
                                                                           TX3            67
                           67                  64         SCTE  77         TX2                        SCTE
                                          TX2                               TX1
     SCTE                                      65               76                        60
                                                                              XRT4500                 TXD
                                               70         TXC       70

     TXC                   73     RX3
     RXC                                          71
     RXD                                                        71

                                               72         RXC   64

                           74     RX2

                                               76               65

                                               78         RXD   63

                        1         RX1

                                               79               62

                                  XRT4500

                           COMMENTS: TXC CLOCK INVERSION IN DCE MODE

INPUT PIN SETTINGS

                        DTE (#1)                                               DCE (#6)

PIN  NAME               STATE     DESCRIPTION                   PIN     NAME           STATE  DESCRIPTION
#                                                               #

31 DCE/DTE              0                      DTE              31 DCE/DTE             1      DCE

34   EC                 1                      No Echo          34      EC             1      No Echo

50 2CK/3CK              0                      3 clock          50 2CK/3CK             0      3 clock

18   LP                 1         No Loopback                   18      LP             1      No Loopback

54   CKINV              1                      No Invert        54      CKINV          0      Invert

55   DTINV              1                      No Invert        55      DTINV          1      No Invert

53   OSCEN              1         No Internal OSC               53      OSCEN          1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                          80
                                                                                                                      XRT4500

SCENARIO 7 & 2                                                       MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                      REV. 1.0.7

     HDLC (L)                                    DTE (#7)                               DCE (#2)                                     HDLC (R)

                                      60         MUX 1               63 TXD 78                                                     RXD
                   TXD                                                                                                             RXC
                                                          TX1                           RX1       1                                TXC
                                      67                                                                                           SCTE
                 SCTE                                                62            79                                              TXD

                                                                     64 SCTE 77
                                                                                                                        74
                                                          TX2                                       RX2
                                                                           65      76

     TXC                                                             70 TXC 70

                    73                                     RX3                                          68
                                                                                        TX3
                                                                     71            71
                                                                                                        67
                                                                     72 RXC 64          TX2

                        74                                RX2                                           60
     RXC                                                                                TX1
                                                                     76            65

                                                                     78 RXD 63

     RXD            1                                     RX1

                                                                     79            62

                                                 XRT4500                                XRT4500

INPUT PIN SETTINGS

                    DTE (#7)                                                                      DCE (#2)

PIN  NAME                                 STATE         DESCRIPTION                PIN  NAME                                STATE  DESCRIPTION
#                                                                                  #

31 DCE/DTE                                0               DTE                      31 DCE/DTE                               1      DCE

34   EC                                   1             No Echo                    34   EC                                  1      No Echo

50 2CK/3CK                                0               3 clock                  50 2CK/3CK                               0      3 clock

18   LP                                   0             Loopback                   18   LP                                  1      No Loopback

54   CKINV                                0               Invert                   54   CKINV                               1      No Invert

55   DTINV                                1             No Invert                  55   DTINV                               1      No Invert

53   OSCEN                                1      No Internal OSC                   53   OSCEN                               1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                               81
XRT4500                                                                                          

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

SCENARIO 8

     HDLC (L)                     DCE (#1)                                 DCE (#8)                  HDLC (R)

                   TXD                           63 TXD 78                      MUX 1     1
                 SCTE                                                                                    RXD
                           60                    62       79       RX1
                                          TX1

                                                 64 SCTE 77

                           76                                      RX2                 74
                                         TX2
                                                 65       76                                     RXC

                                                 70 TXC 70

     TXC                   73                    71       71       TX3                 68
     RXC                                    RX3                    TX2                                  TXC
     RXD                                                           TX1
                                                 72 RXC 64                             67
                                                                     XRT4500                            SCTE
                           74     RX2
                                                                                       60
                                                 76       65                                           TXD

                                                 78 RXD 63

                           1                     79       62
                                            RX1

                                XRT4500

INPUT PIN SETTINGS

                        DTE (#1)                                                       DCE (#8)

PIN  NAME               STATE     DESCRIPTION                 PIN       NAME           STATE     DESCRIPTION
#                                                             #

31 DCE/DTE              0                        DTE          31 DCE/DTE               1                      DCE

34   EC                 1                      No Echo        34        EC             1              No Echo

50 2CK/3CK              0                        3 clock      50 2CK/3CK               0                      3 clock

18   LP                 1         No Loopback                 18        LP             0         Loopback

54   CKINV              1                      No Invert      54        CKINV          0                      Invert

55   DTINV              1                      No Invert      55        DTINV          1         No Invert

53   OSCEN              1         No Internal OSC             53        OSCEN          1         No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                          82
                                                                                                                   XRT4500

SCENARIO 9 & 10                                                   MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                   REV. 1.0.7

     HDLC (L)                      DTE (#9)                                    DCE (#10)                       HDLC (R)

                   TXD                                        63  TXD  78                                      RXD
                 SCTE      60                                                                                  RXC
                                                                               RX1        1
                                          TX1
                                                              62       79

                                                             64        77                                  74
                           67                                          76      RX2

                                          TX2
                                                              65

                                                             70   TXC      70             68
                           73                                     RXC                                         TXC
     TXC                                                          RXD      71  TX3
     RXC                                     RX3                                          67
     RXD                                                      71                                              SCTE

                                           72                          64                 60
                                                                                                              TXD
                           74     RX2                                          TX2

                                           76                          65

                                           78                          63

                           1      RX1                                          TX1

                                           79                          62

                                  XRT4500                                      XRT4500

COMMENTS: 2 CLOCK MODE OPERATION WITHIN THE `DCE MODE'. THIS FEATURE IS USEFUL FOR APPLICATIONS
                   THAT INTERFACE TO A DEVICE WHICH DOES NOT SUPPLY `SCTE' CLOCK SIGNAL

INPUT PIN SETTINGS

                        DTE (#9)                                                          DCE (#10)

PIN  NAME               STATE     DESCRIPTION                          PIN     NAME       STATE                DESCRIPTION
#                                                                      #

31 DCE/DTE              0                  DTE                         31 DCE/DTE         1                         DCE

34   EC                 1         No Echo                              34      EC         1                    No Echo

50 2CK/3CK              X         Don't Care                           50 2CK/3CK         1                         2 clock

18   LP                 1         No Loopback                          18      LP         1                    No Loopback

54   CKINV              1         No Invert                            54      CKINV      1                    No Invert

55   DTINV              1         No Invert                            55      DTINV      1                    No Invert

53   OSCEN              1         No Internal OSC                      53      OSCEN      1                    No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                  83
XRT4500                                                                                               

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                      HDLC (R)

REV. 1.0.7                                                                                        1
                                                                                                                 RXD
SCENARIO 12
                                                                                                75
     HDLC (L)                        DTE (#9)                                 DCE (#12)                         RXC
                                                                                      MUX 1
                      TXD     60                         63 TXD 78                              68
                     SCTE                    TX1                         RX1                                     TXC
                                                         62  79
                                                                         RX2                    67
                                                    64       77                                                  SCTE
                                                                          TX3
                              67                                                                60
                                                                          TX2                                   TXD
                                     TX2                     76           TX1
                                                        65
                                                                            XRT4500
                                                         70 TXC 70

     TXC                      73                         71  71
     RXC                                       RX3
     RXD
                                                         72 RXC 64

                              74     RX2

                                                         76  65

                                                         78 RXD 63

                              1                          79  62
                                               RX1

                                   XRT4500

INPUT PIN SETTINGS

                           DTE (#9)                                             DCE (#12)

PIN  NAME                  STATE     DESCRIPTION                    PIN  NAME                STATE  DESCRIPTION
#                                                                   #

31 DCE/DTE                 0                        DTE             31 DCE/DTE               1      DCE

34   EC                    1                      No Echo           34   EC                  1      No Echo

50 2CK/3CK                 0                      3 clock           50 2CK/3CK               1      2 clock

18   LP                    1         No Loopback                    18   LP                  0      Loopback

54   CKINV                 1                      No Invert         54   CKINV               1      No Invert

55   DTINV                 1                      No Invert         55   DTINV               1      No Invert

53   OSCEN                 1         No Internal OSC                53   OSCEN               1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                             84
                                                                                                                                                XRT4500

SCENARIO 13 & 10                                                                               MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

               HDLC (L)                                                                                                                                                         REV. 1.0.7

                                                       60     DTE (#13)                                      DCE (#10)                           HDLC (R)
                                   TXD
                                                                                           63  TXD  78                                         RXD
                                                       67              TX1                                                                     RXC
                                  SCTE                                                                       RX1        1                      TXC
                                                                                           62                                                  SCTE
                                                       73                                           79                                         TXD
                                   TXC                                                    64
                                                                       TX2                          77                                     74
                                                       74                                           76       RX2
                                   RXC                                                     65

                                                       1               70                      TXC       70
                                  RXD
                                                              RX3                                            TX3        68
INPUT PIN SETTINGS                                                            71
                                                                                                    71

                                                                       72                      RXC  64

                                                              RX2                                            TX2        67

                                                                       76                           65

                                                                       78                      RXD  63

                                                              RX1                                            TX1        60
                                                                             79
                                                                                                    62

                                                              XRT4500                                        XRT4500

            DTE (#13)                                                                                                   DCE (#10)

PIN  NAME   STATE                                             DESCRIPTION                           PIN      NAME       STATE                  DESCRIPTION
#                                                                                                   #

31 DCE/DTE                                                 0       DTE                              31 DCE/DTE          1                      DCE

34   EC                                                    1  No Echo                               34       EC         1                      No Echo

50 2CK/3CK                                                 1  2 clock                               50 2CK/3CK          1                      2 clock

18   LP                                                    1  No Loopback                           18       LP         1                      No Loopback

54   CKINV                                                 0       Invert                           54       CKINV      1                      No Invert

55   DTINV                                                 1  No Invert                             55       DTINV      1                      No Invert

53   OSCEN                                                 1  No Internal OSC                       53       OSCEN      1                      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                                               85
XRT4500                                                                                            

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                HDLC (R)

REV. 1.0.7                                                                                     1
                                                                                                          RXD
SCENARIO 14
                                                                                              74
     HDLC (L)                  DTE (#13)                                           DCE (#14)              RXC

                   TXD                         63                 TXD  78      RX1            68
                                                                                                          TXC
                           60                  62                      79
                                          TX1                                                 67
                                                                                                          SCTE
     SCTE                                                    64        77
                           67                                                           RX2   60
                                                                                                          TXD
                                          TX2                          76
                                                             65

                                               70                 TXC      70

     TXC                   73                                          71      TX3
     RXC                                     RX3
     RXD                                                      71

                                               72                 RXC  64

                           74  RX2                                             TX2

                                               76                      65

                                               78                 RXD  63

                           1   RX1                                             TX1

                                               79                      62

                               XRT4500                                         XRT4500

COMMENTS: TXC CLOCK INVERSION AND 2 CLOCK MODE OPERATION WITHIN THE DCE MODE. THIS SCENARIO CAN
                    BE USED TO RESOLVE THE 2 CLOCK PROPAGATION DELAY TIMING VIOLATION ISSUE.

INPUT PIN SETTINGS

                        DTE                                                                  DCE

PIN  NAME               STATE  DESCRIPTION                             PIN     NAME          STATE    DESCRIPTION
#                                                                      #
                                                                                                1          DCE
31 DCE/DTE              0                      DTE                     31 DCE/DTE               1        No Echo
                                                                                                1         2 clock
34   EC                 1                      No Echo                 34      EC               1     No Loopback
                                                                                                0
50 2CK/3CK              1                      2 clock                 50 2CK/3CK               1          Invert
                                                                                                1        No Invert
18   LP                 1      No Loopback                             18      LP                   No Internal OSC

54   CKINV              1                      No Invert               54      CKINV

55   DTINV              1                      No Invert               55      DTINV

53   OSCEN              1      No Internal OSC                         53      OSCEN

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

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                                                                                                                          XRT4500

SCENARIO 16                                                               MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                           REV. 1.0.7

               HDLC (L)                           DTE (#9)                               DCE (#16)                     HDLC (R)
                                                                                                 MUX 1
                                   TXD     60                    63 TXD 78                               1
                                  SCTE                   TX1                           RX1                               RXD
                                   TXC                           62       79
                                   RXC                                                 RX2              74
                                  RXD                            64       77                                            RXC
                                                                                         TX3
INPUT PIN SETTINGS                         67                                                           68
                                                                                        TX2                              TXC
                                                  TX2                     76            TX1
                                                                     65                                 67
                                                                                            XRT4500                      SCTE
                                                                 70 TXC 70
                                                                                                        60
                                           73                    71       71                                            TXD
                                                            RX3

                                                                 72 RXC 64

                                           74     RX2

                                                                 76       65

                                                                 78 RXD 63

                                           1                     79       62
                                                            RX1

                                                XRT4500

                                        DTE (#9)                                                        DCE (#16)

PIN  NAME                               STATE     DESCRIPTION                     PIN  NAME             STATE      DESCRIPTION
#                                                                                 #

31 DCE/DTE                              0                        DTE              31 DCE/DTE            1          DCE

34   EC                                 1                     No Echo             34   EC               1          No Echo

50 2CK/3CK                              1                        2 clock          50 2CK/3CK            1          2 clock

18   LP                                 1         No Loopback                     18   LP               0          Loopback

54   CKINV                              1                     No Invert           54   CKINV            0          Invert

55   DTINV                              1                     No Invert           55   DTINV            1          No Invert

53   OSCEN                              1         No Internal OSC                 53   OSCEN            1          No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                              87
XRT4500                                                                                                                     

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                                     HDLC (R)

REV. 1.0.7                                                                                                                  RXD
                                                                                                                            RXC
SCENARIO 17 & 18                                                                                                            TXC
                                                                                                                            SCTE
    HDLC (L)                          DTE (#17)                                   DCE (#18)                                 TXD

                      TXD                         64                 TXD  78
                    SCTE
                              60                                                  RX1        1
                                             TX1
                                                  62                      79

                                                                64        77
                              67                                                                                        74

                                             TX2                                           RX2
                                                                65        76

                                                                70            70
                              73
     TXC                                                                          TX3        68
     RXC                                        RX3
     RXD                                                         71           71

                                                  72                 RXC  64

                              74                                                             67

                                      RX2         76                      65      TX2

                                                  78                 RXD  63

                              1       RX1                                                                 60
                                                                                  TX1
                                                  79                      62

                                      XRT4500                                     XRT4500

                                      COMMENTS: X:21 MODE OPERATION

INPUT PIN SETTINGS (1 CLOCK MODE)

                           DTE (#17)                                                         DCE (#18)

PIN  NAME                  STATE      DESCRIPTION                         PIN     NAME       STATE                          DESCRIPTION
#                                                                         #

31 DCE/DTE                 0                      DTE                     31 DCE/DTE         1                              DCE

34   EC                    1                      No Echo                 34      EC         1                              No Echo

50 2CK/3CK                 X          Don't care                          50 2CK/3CK         X                              Don't care

18   LP                    1          No Loopback                         18      LP         1                              No Loopback

54   CKINV                 1                      No Invert               54      CKINV      1                              No Invert

55   DTINV                 1                      No Invert               55      DTINV      1                              No Invert

53   OSCEN                 1          No Internal OSC                     53      OSCEN      1                              No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                     88
                                                                                                                          XRT4500

SCENARIO 20                                                              MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

               HDLC (L)                                                                                                                                   REV. 1.0.7

                                  TXD             DTE (#17)                            DCE (#20)             HDLC (R)
                                 SCTE
                                                             63 TXD 78                 MUX 1
                                  TXC
                                  RXC  60                                         RX1             1          RXD
                                  RXD                 TX1
                                                             62          79

                                                             64          77

                                          67                                                      74

                                                  TX2                    76       RX2                        RXC
                                                                     65

                                                             70          70

                                          73      RX3                             TX3             68
                                                                                  TX2                              TXC
                                                             71          71       TX1
                                                                                                  67
                                                             72 RXC 64                XRT4500                      SCTE

                                       74         RX2                                             60
                                                                                                                  TXD
                                                             76          65

                                                             78 RXD 63

                                          1       RX1

                                                             79          62

                                                  XRT4500

INPUT PIN SETTINGS (1 CLOCK MODE)

                                       DTE (#17)                                                  DCE (#20)

PIN  NAME                              STATE      DESCRIPTION                PIN       NAME       STATE      DESCRIPTION
#                                                                            #

31 DCE/DTE                             0                   DTE               31 DCE/DTE           1                      DCE

34   EC                                1                   No Echo           34        EC         1               No Echo

50 2CK/3CK                             X                   Don't care        50 2CK/3CK           X          Don't care

18   LP                                1          No Loopback                18        LP         0               Loopback

54   CKINV                             1                   No Invert         54        CKINV      1               No Invert

55   DTINV                             1                   No Invert         55        DTINV      1               No Invert

53   OSCEN                             1          No Internal OSC            53        OSCEN      1          No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                         89
XRT4500                                                                                                                 

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                              HDLC (R)

REV. 1.0.7                                                                                                             RXD
                                                                                                                       RXC
SCENARIO 21                                                                                                            TXC
                                                                                                                       SCTE
     HDLC (L)                                    DTE (#21)           63 TXD 78         DCE (#18)                       TXD

                                      60                        TX1  62          79                                 1
                   TXD                                         TX2                    RX1
                                                                     64          77
                                      67                                                                           74
                 SCTE                                                65          76   RX2

                                                                     70          70            68

                        73                                RX3                    61   TX3
     TXC                                                                 71

                                                                     72 RXC 64                 67

                        74                                RX2                    65   TX2
     RXC                                                                 76

                                                                     78 RXD 63                 60

     RXD    1                                             RX1                         TX1

                                                                     79          62

                                                 XRT4500                              XRT4500

INPUT PIN SETTINGS (1 CLOCK MODE)

            DTE (#21)                                                                          DCE (#18)

PIN  NAME                                 STATE  DESCRIPTION                     PIN  NAME     STATE                   DESCRIPTION
#                                                                                #

31 DCE/DTE                                0      DTE                             31 DCE/DTE    1                       DCE

34   EC                                   1      No Echo                         34   EC       1                       No Echo

50 2CK/3CK                                X      Don't care                      50 2CK/3CK    X                       Don't care

18   LP                                   1      No Loopback                     18   LP       1                       No Loopback

54   CKINV                                0      Invert                          54   CKINV    1                       No Invert

55   DTINV                                1      No Invert                       55   DTINV    1                       No Invert

53   OSCEN                                1      No Internal OSC                 53   OSCEN    1                       No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                             90
                                                                                                                                 XRT4500

SCENARIO 22                                                                     MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                                                                 REV. 1.0.7

     HDLC (L)                                     DTE (#17)                                            DCE (#22)         HDLC (R)

                                       60                                   63  TXD                    RX1           1   RXD
                   TXD                                  TX1
                                                                                                   78  RX2           74  RXC
                                       67                                   62                    79
                 SCTE
                                                                            64                     77
                                                         TX2                                       76

                                                                            65

                                                           70                        70                              68

                         73                       RX3                                71                TX3               TXC
     TXC                                                          71

                         74                                72                   RXC  64
     RXC
                                                                                                                     67
                         1
     RXD                                          RX2      76                        65                TX2               SCTE

                                                                    RXD              63

                                                           78                                                        60

                                                  RX1                                62                TX1               TXD
                                                                 79

                                                  XRT4500                                              XRT4500

INPUT PIN SETTINGS (1 CLOCK MODE)

             DTE (#17)                                                                                        DCE (#22)

PIN  NAME                                  STATE  DESCRIPTION                        PIN               NAME       STATE  DESCRIPTION
#                                                                                    #

31 DCE/DTE                                 0               DTE                       31 DCE/DTE                   1            DCE

34   EC                                    1               No Echo                   34                EC         1           No Echo

50 2CK/3CK                                 X      Don't care                         50 2CK/3CK                   X      Don't care

18   LP                                    1      No Loopback                        18                LP         1      No Loopback

54   CKINV                                 1               No Invert                 54                CKINV      0            Invert

55   DTINV                                 1               No Invert                 55                DTINV      1           No Invert

53   OSCEN                                 1      No Internal OSC                    53                OSCEN      1      No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                                91
XRT4500                                                                                                                       

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC                                                                                    HDLC (R)

REV. 1.0.7                                                                                                                   RXD
                                                                                                                             RXC
SCENARIO 23                                                                                                                  TXC
                                                                                                                             SCTE
     HDLC (L)                                              DTE #23)                         DCE (#18)                        TXD
                                                 MUX 1
                                      60                                       63 TXD 78
                   TXD                                                    TX1
                                                                                            RX1        1
                                      67                                  TX2
                 SCTE                                                          62      79

                                                                               64      77

                                                                               65      76                                74
                                                                                            RX2

                                                                               70      70              68

                        73                                RX3                          61   TX3
     TXC                                                                 71

                                                                               72 RXC 64               67

                        74                                RX2                          65   TX2
     RXC                                                                 76

                                                                               78 RXD 63               60

     RXD    1                                             RX1                               TX1

                                                                               79      62

                                                 XRT4500                                    XRT4500

INPUT PIN SETTINGS (1 CLOCK MODE)

            DTE (#23)                                                                                DCE (#18)

PIN  NAME                                 STATE  DESCRIPTION                           PIN  NAME       STATE                 DESCRIPTION
#                                                                                      #

31 DCE/DTE                                0      DTE                                   31 DCE/DTE      1                     DCE

34   EC                                   1      No Echo                               34   EC         1                     No Echo

50 2CK/3CK                                X      Don't care                            50 2CK/3CK      X                     Don't care

18   LP                                   0      Loopback                              18   LP         1                     No Loopback

54   CKINV                                0      Invert                                54   CKINV      1                     No Invert

55   DTINV                                1      No Invert                             55   DTINV      1                     No Invert

53   OSCEN                                1      No Internal OSC                       53   OSCEN      1                     No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                                   92
                                                                                                                                             XRT4500

SCENARIO 48                                                                                 MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

               HDLC (L)                                                                                                                                                      REV. 1.0.7

                                                      60         DTE (#17)                  63 TXD 78     DCE #48)                        HDLC (R)
                                   TXD
                                                                                       TX1  62      79                                 1  RXD
                                                      67                               TX2               RX1                              RXC
                                 SCTE                                                       64      77
                                                                                                                                      74
                                                                                            65      76   RX2

                                                                                            70      70                 68

                        73                                                RX3                       61   TX3                              TXC
     TXC                                                                                 71                                               SCTE
                                                                                                                                          TXD
                                                                                            72 RXC 64                             67
                                                                                                         TX2
                        74                                                RX2
     RXC
                                                                                            76      65

                                                                                            78 RXD 63                  60

     RXD    1                                                             RX1                            TX1      CLK
                                                                                                                  Q
                                                                                            79      62
                                                                                                                  D

                                                                 XRT4500                                 XRT4500

INPUT PIN SETTINGS (1 CLOCK MODE)

            DTE (#17)                                                                                                DCE (#48)

PIN  NAME                                                 STATE  DESCRIPTION                        PIN  NAME          STATE              DESCRIPTION
#                                                                                                   #

31 DCE/DTE                                                0      DTE                                31 DCE/DTE         1                        DCE

34   EC                                                   1      No Echo                            34   EC            0                  Echo Mode

50 2CK/3CK                                                X      Don't care                         50 2CK/3CK         X                  Don't care

18   LP                                                   1      No Loopback                        18   LP            0                  Loopback

54   CKINV                                                1      No Invert                          54   CKINV         0                        Invert

55   DTINV                                                1      No Invert                          55   DTINV         1                  No Invert

53   OSCEN                                                1      No Internal OSC                    53   OSCEN         1                  No Internal OSC

NOTE: When M0=1, M2=1, M2=0 the XRT4500 is in the 1 clock (X.21) mode and the 2CK/3CK input pin is ignored.

                                                                                                93
XRT4500                                             

MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

REV. 1.0.7

External Components used by the XRT4500

Function                Description                 Notes
VSS by-pass Capacitor   25-47F, 12V, SMT Tantalum  -6V switching Regulator filter.
                                                    Low ESR. (0.20 max at 100kHz)
Schottky Diode          1N5819 40V, 1A.             Sprague Type
Inductor                47 or 68 H SMT inductor    SPR595D476X9025R2T-X
                                                    Must be Schottky type
Current Sense Resistor  0.5, 0.5W, 5%               JW Miller PM105-470K or PM105-
Charge Pump Capacitor   2.2 F, 25V, SMT Tantalum   680k.
VPP by-pass Capacitor   10 F, 25V, SMT Tantalum    Coilcraft D03316P-473
VDD by-pass Capacitor   22 F, 16V, Electrolytic
                                                    +12V Charge Pump
General by-pass         0.1 F, 50V                 +12V Charge Pump
Capacitors                                          +5V decoupling. (In addition to
                                                    various 0.1F, 50V capacitors)
                                                    Panasonic X7R Dielectric, 1206
                                                    size.
                                                    Digikey PCC104BCT-ND

                        94
                                                                                        XRT4500

                                       MULTIPROTOCOL SERIAL NETWORK INTERFACE IC

                                                                                                                        REV. 1.0.7

                   80 LEAD THIN QUAD FLAT PACK

                             (14 x 14 x 1.4 mm TQFP)

                                               REV. 3.00

                                           D

                                           D1

                           60                         41

                   61                                            40

                                                                     D1 D

                   80                                            21

                                                      2

                           1                          0

                       A2              B

                               e

    A                                                          C

    Seating Plane  A1                                                

                                                          L

    Note: The control dimension is the millimeter column

                               INCHES          MILLIMETERS

    SYMBOL MIN                    MAX          MIN        MAX

    A                  0.055      0.063        1.40       1.60

    A1                 0.002      0.006        0.05       0.15

    A2                 0.053      0.057        1.35       1.45

    B                  0.009      0.015        0.22       0.38

    C                  0.004      0.008        0.09       0.20

    D                  0.622      0.638        15.80      16.20

    D1                 0.547      0.555        13.90      14.10

    e                      0.0256 BSC              0.65 BSC

    L                  0.018      0.030        0.45       0.75

                       0              7      0            7

                                           95
         

XRT4500  MULTIPROTOCOL SERIAL NETWORK INTERFACE IC
                                                                      REV. 1.0.7

REVISIONS
Rev. 1.0.3 -- Updated electrical characteristics, made minor text edits.

Rev. 1.0.4 -- Corrected page formatting problems.

Rev. 1.0.5 -- Corrected table anchor format problem page 46 (caused text to hide), replaced TR3 with TR6
page 41.

Rev. 1.0.6 -- Figure 2: Supply current vs. Temp, edited IDD values.

Rev. 1.0.7 -- Table 1, Receiver specs V.35-- Min Signal level = 250mV, Max Signal Peak = 10V, DC Rin =
175. Table 6, Switch S4 V.28 changed from Open to Closed.

                                                                 NOTICE

EXAR Corporation reserves the right to make changes to the products contained in this publication in order
to improve design, performance or reliability. EXAR Corporation assumes no responsibility for the use of
any circuits described herein, conveys no license under any patent or other right, and makes no represen-
tation that the circuits are free of patent infringement. Charts and schedules contained here in are only for
illustration purposes and may vary depending upon a user's specific application. While the information in
this publication has been carefully checked; no responsibility, however, is assumed for inaccuracies.
EXAR Corporation does not recommend the use of any of its products in life support applications where
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tem or to significantly affect its safety or effectiveness. Products are not authorized for use in such applica-
tions unless EXAR Corporation receives, in writing, assurances to its satisfaction that: (a) the risk of injury
or damage has been minimized; (b) the user assumes all such risks; (c) potential liability of EXAR Corpo-
ration is adequately protected under the circumstances.
Copyright 2002 EXAR Corporation

Datasheet September 2002.
Reproduction, in part or whole, without the prior written consent of EXAR Corporation is prohibited.

                                                                        96
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