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XRD98L23

器件型号:XRD98L23
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Exar [Exar Corporation]
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XRD98L23器件文档内容

                                                                        XRD98L23

                                                    8-Bit, High-speed Linear CIS/CCD Sensor

                                                           Signal Processor with Serial Control

FEATURES                                                                                                            November 2002-2

8-Bit Resolution, No Missing Codes                    APPLICATIONS
One-channel 10MSPS Pixel Rate
Dual-channel 5MSPS Pixel Rate                           Check Scanners
Three-channel 3 MSPS Pixel Rate                         General Purpose CIS or CCD Imaging
6-bit Programmable Gain Amplifier                      Low Cost Data Acquisition
8-bit Programmable Offset Adjustment                   Simple and Direct Interface to Canon 600 DPI
CIS or CCD Compatibility
Internal Clamp for CIS or CCD AC Coupled                    Sensors

      Configurations

3.3V Operation & I/O Compatibility
Serial Load Control Registers
Low Power CMOS: 75mW-typ
Low Cost 20-Lead Packages
USB Compliant

GENERAL DESCRIPTION                                      CIS signal is level shifted to VRB in order to use the full
                                                         range of the ADC. In the CIS configuration the input can
The XRD98L23 is a complete linear CIS or CCD sensor      also be AC coupled similar to the CCD configuration.
signal processor on a single monolithic chip. The        This enables CIS signals with large black levels to be
XRD98L23 includes a high speed 8-bit resolution ADC,     internally clamped to a DC reference equal to the black
a 6-bit Programmable Gain Amplifier with gain adjust-    level. The DC reference is internally subtracted from
ment of 1 to 10, and a typical 8-bit programmable input  the input signal.
referred offset calibration range of 480mV.
                                                         The CIS configuration can also be used in other
In the CCD configuration the input signal is AC coupled  applications that do not require CDS function, such as
with an external capacitor. An internal clamp sets the   low cost data acquisition.
black level. In the CIS configuration, the clamp switch
can be disabled and the CIS output signal is DC
coupled from the CIS sensor to the XRD98L23. The

ORDERING INFORMATION                                Temperature Range   Part Number
                                                         0C to +70C  XRD98L23ACD
                                      Package Type       0C to +70C  XRD98L23ACU
                                      20-Lead SOIC
                                     20-Lead SSOP

        Rev. 1.00
EXAR Corporation, 48720 Kato Road, Fremont, CA 94538 (510) 668-7000 FAX (510) 668-7017 www.exar.com
           XRD98L23

                          CIS REF Circuit                                       VBG

                                                                                                                    AVDD

                          CIS REF Circuit                                                                                 Power
                                                                                                                          Down

     RED   CLAMP  Triple                                    +                                                                                   DVDD
     GRN          S/H                                                                                                                           VREF+
      BLU                                                     BUFFER                                     VRT                                    DB7:0
                     &                                      _
VDCEXT             3-1                                                                                                                          DGND
                                                                                                                                                AVDD
                  MUX                                                                                                                           AGND

                                                                                                                                    8  DATA  8  SYNCH
                                                                                                                    RL 8-BIT            I/O     CLAMP
                                                                                         PGA                                                    ADCCLK
                                                                                                                         ADC
                          DC Reference                                                                                                 PORT
                                                 VDCREF
                                       CLP
                                    DC/AC        INT/EXT_V DCREF                                               VRB
                                                                                              6 G<5:0>
                                                                                                                          Power
                                                                                          6-BIT GAIN                      Down
                                                                                         REGISTERS
                                                                                         RGB

                                                      AGND                                   8-BIT DAC              AGND

                                                                                CIS/CCD        8 O<7:0>                            TIMING
                                                                                         8-BIT OFFSET                                   &
                                            VRT  CIS                                      REGISTERS
                                            CCD                                          RGB                                CONTROL LOGIC

                          Figure 1. Functional Block Diagram

           Rev. 1.00
                                                                             2
                                                                           XRD98L23

       PIN CONFIGURATION

                                  DVDD 1    XRD98L23ACD  20 AVDD
                                     DB0 2               19 RED
                                     DB1 3               18 GRN
                                     DB2 4               17 BLU
                                     DB3 5               16 VDCEXT
                                     DB4 6               15 VREF+
                                                         14 AGND
                            DB5/SCLK 7                   13 SYNCH
                          DB6/SDATA 8                    12 CLAMP
                                                         11 ADCCLK
                                DB7/LD 9
                                  DGND 10

PIN DESCRIPTION                                      20-Lead SOIC

Pin #     Symbol          Description
  1        DVDD           Digital VDD (for Output Drivers)
  2         DB0           Data Output Bit 0
  3         DB1           Data Output Bit 1
  4         DB2           Data Output Bit 2
  5         DB3           Data Output Bit 3
  6         DB4           Data Output Bit 4
  7     DB5/SCLK          Data Output Bit 5 & Data Input SCLK
  8    DB6/SDATA          Data Output Bit 6 & Data Input SDATA
  9       DB7/LD          Data Output Bit 7 & LD
10       DGND            Digital Ground (for Output Drivers)
11      ADCCLK           A/D Converter Clock
12       CLAMP           Clamp and Video Sample Clock
13       SYNCH           Start of New Line and Serial Data Input Control
14        AGND           Analog Ground
15       VREF+           A/D Positive Reference for Decoupling Cap
16      VDCEXT           External DC Reference
17         BLU           Blue Input
18         GRN           Green Input
19         RED           Red Input
20        AVDD           Analog Power Supply

       Rev. 1.00                                              3
XRD98L23

ELECTRICAL CHARACTERISTICS
Test Conditions: AVDD=DVDD=3.3V, ADCCLK=10MHz, 50% Duty Cycle, TA=25C unless otherwise specified.

Symbol Parameter                                      Min.                Typ. Max. Unit Conditions

Power Supplies                                        3.0
                                                      3.0
AVDD                Analog Power Supply                                   3.3       3.6    V
                                                        8
DV                  Digital I/O Power Supply           12                 3.3       3.6    V DV < AV
       DD                                                                                         DD    DD
                                                      2.1
IDD                 Supply Current (total)           0.18                 25        60     mA VDD=3.0V

IDDPD               Power Down Power Supply Current   300                           50     A VDD=3.0V

ADC Specifications                                      6
                                                     0.950
RES                 Resolution                                                              Bits
                                                      9.5                                  MSPS
F                  Maximum Sampling Rate             -60                 0.5              LSB
      s             Differential Non-Linearity          8                                   LSB
                                                     -180
DNL                                                  +200                                     V
                                                     -350                                     V
INL                 Integral Non-Linearity           +100                 1.0                V

MON                 Monotonicity                                          Yes

VRT                Top Reference Voltage                                 2.2       2.6
VRB
DVREF               Bottom Reference Voltage                              AVDD/10
                                                                          0.67AVDD
  RL                Differential Reference Voltage

                    (V - V )
                    RT  RB

                    Ladder Resistance                                     600       780   

PGA & Offset DAC Specifications

PGARES              PGA Resolution                                         1.0      1.35   Bits
                    Minimum Gain                                          10.0      10.50  V/V
PGAGMIN             Maximum Gain                                          0.14             V/V
PGAG                Gain Adjustment Step Size                                       +300   V/V
                    Black Level Input Adjust Range                        -120             mV DC Configuration
               MAX  Offset DAC Resolution                                 +360       -80   Bits
                    Minimum Offset Adjustment                             -240      +400   mV Mode 111, D5=0 (Note 1)
PGAGD              Maximum Offset Adjustment                             +240      -100   mV Mode 111, D5=0
                    Minimum Offset Adjustment                             1.88      +350   mV Mode 111, D5=1 (Note 1)
  VBLACK            Maximum Offset Adjustment                                              mV Mode 111, D5=1
DACRES              Offset Adjustment Step Size                                            mV

OFFMIN
OFFMAX
OFFMIN
OFFMAX
  OFF

Note 1: The additional 60 mV of adjustment with respect to the black level input range is needed to compensate
              for any additional offset introduced by the XRD98L23 Buffer/PGA internally.

     Rev. 1.00
                                                                       4
                                                                                          XRD98L23

ELECTRICAL CHARACTERISTICS (CONT'D)

Test Conditions: AV =DV =3.3V, ADCCLK=10MHz, 50% Duty Cycle, T =25C unless otherwise specified.
          DD           DD                                                          A

Symbol    Parameter                       Min.                              Typ.   Max. Unit Conditions

Buffer Specifications

  IIL     Input Leakage Current                                                    100    nA
CIN      Input Capacitance
          AC Input Voltage Range                             10                           pF
VINPP                                          0
                                                                                   AVDD-1.4 V    CIS AC; INT VDCREF
                                               0                                                 Config Reg
          AC Input Voltage Range                                                   DVREF  V      => XXX010XX
                                              -0.1                                               Gain=1 (Note 1)
VIN       DC Input Voltage Range                                                   AV -1.4 V     CCD AC; INT VDCREF
                                          V -0.1                                          DD     Config Reg
                                             DCEXT                                               => XXX011XX
          DC Input Voltage Range                                                   V+ V          Gain=1 (Note 1)
                                                                                      DCEXT      CIS DC; INT V
                                                                                    DV
                                                                                            REF                                    DCREF

                                                                                                 Config Reg
                                                                                                 => XXX000XX
                                                                                                 Gain=1 (Note 2)
                                                                                                 CIS DC; EXT V

                                                                                                                                    DCREF

                                                                                                 Config Reg
                                                                                                 => XXX100XX
                                                                                                 Gain=1 (Note 3)
                                                                                                 VDCEXT+DVREF < AVDD

V         External DC Reference           0.3                                      AV /2 V CIS DC; EXT V
   DCEXT                                                                           DD                         DCREF

                                                                                                 Config Reg

                                                                                                 => XXX100XX

VINBW     Input Bandwidth (Small Signal)                                    10            MHz
VINCT     Channel to Channel Crosstalk
                                                                            -60           dB

Internal Clamp Specifications

VCLAMP    Clamp Voltage                                                     AGND   50     mV CIS (AC) Config

                                          2.1                               V  RT         V CCD (AC) Config

RINT      Clamp Switch On Resistance                                        180    250   

ROFF      Clamp Switch Off Resistance     12                                              M

Note 1: VINPP is the signal swing before the external capacitor tied to the MUX inputs.
Note 2: The -0.1V minimum is specified in order to accommodate black level signals lower than the external DC

            reference (clamp) voltage.

Note 3: The VDCEXT-0.1V minimum is specified in order to accommodate black level signals lower than the external DC
            reference voltage.

       Rev. 1.00
                                                                         5
XRD98L23

ELECTRICAL CHARACTERISTICS (CONT'D)
Test Conditions: AVDD=DVDD=3.3V, ADCCLK=10MHz, 50% Duty Cycle, TA=25C unless otherwise specified.

Symbol         Parameter                   Min.     Typ.                      Max.  Unit   Conditions
                                                    0.5                      +2.0         Note 1
System Specifications (MUX + Buffer + PGA + ADC)    6.0                      +5.0  LSB     No missing codes
                                                    1.5                             LSB
SYSDNL         System DNL                  -1.0     0.5                               %    Gain=1
                                                     50                             mVrms  Gain=10
SYS            System Linearity                      50                             mVrms
          LIN
                                                     30
SYS      GE    System Gain Error           -5.0      80
                                                      8
IRN            Input Referred Noise                   6

               Input Referred Noise                   5
                                                      5
System Timing Specifications                         10

tcklw          ADCCLK Low Pulse Width                                               ns
                                                                                    ns
tckhw          ADCCLK High Pulse Width                                              ns
                                                                                    ns
tckpd          ADCCLK Period               100
                                                                                              SYNCH must rise equal to
tsypw          SYNCH Pulse Width           30                                                 or after ADCCLK, See Figure 18
                                                                                    ns Note 2
trars          Rising ADCCLK to rising     0

               SYNCH

tclpw          CLAMP Pulse Width           30

Write Timing Specifications

tsclkw         SCLK Pulse Width            40                                       ns
                                                                                    ns
tdz            LD Low to SCLK High         20                                       ns
                                                                                    ns
tds            Input Data Set-up Time      20                                       ns

tdh            Input Data Hold Time        0

tdl            SCLK High to LD High        50

ADC Digital Output Specifications

tap            Aperture Delay                                                       ns

tdv            Output Data Valid                                              50    ns

tsa            SYNCH to ADCCLK (3ch)       20                                       ns 3ch Pixel Md

tsa2           SYNCH to ADCCLK (2ch)       20                                       ns 2ch Pixel Md

tlat           Latency                                                              cycles Config 00, 11

tlat           Latency                                                              pixels Config 01, 10

Digital Input Specifications

V  IH          Input High Voltage          AV -1.5                                  V
                                           DD

VIL            Input Low Voltage                                              0.6   V

IIH            High Voltage Input Current                                           A

IIL            Low Voltage Input Current                                            A

C  IN          Input Capacitance                                                    pF

Note 1:        System performance is specified for typical digital system timing specifications.
Note 2:
               The actual minimum `tclpw' is dependent on the external capacitor value, the CIS output impedance.
               During `clamp' operation, sufficient time needs to be allowed for the external capacitor to charge up to the
               correct operating level. Refer to the description in Theory of Operation, CIS Config.

         Rev. 1.00
                                                                           6
                                                                                           XRD98L23

ELECTRICAL CHARACTERISTICS (CONT'D)
Test Conditions: AVDD=DVDD=3.3V, ADCCLK=10MHz, 50% Duty Cycle, TA=25C unless otherwise specified.

Symbol  Parameter                      Min. Typ. Max. Unit                                 Conditions

Digital Output Specifications

V       Output High Voltage            80                                        (%) DVDD  I = 1mA
    OH  Output Low Voltage
        Output High-Z Leakage Current  -10                                                  L
V       Output Capacitance                         10
    OL  Slew Rate (10% to 90% DVDD)                                          20  (%) DVDD  I = -1mA
                                        2
IOz                                                                                        L
COUT
SR                                                                           10  A

                                                                                 pF

                                                                             15  ns        CL = 10pF, DVDD = 3.3V

        Rev. 1.00
                                                                          7
  XRD98L23

THEORY OF OPERATION
CIS Configuration (Contact Image Sensor)
The XRD98L23 has two configurations for CIS applications. Each configuration is set by the control registers
accessed through the serial port.
Mode 1. DC Coupled
If the CIS does not have leading or trailing black pixels as shown in Figure 2, then DC couple the CIS output to the
XRD98L23 input.

Optically Shielded                                                   Valid Pixels
        Pixels

                    Figure 2. Typical Output CIS Mode

Adjust the offset of the CIS (-60 mV to 300 mV) by setting the internal registers of the XRD98L23 to set the black
pixel value when the LEDs of the CIS are off. When the LEDs are on, use the XRD98L23 Programmable Gain to
maximize the ADCs dynamic range. Figure 3 shows a typical application for a CIS with an offset of -60mV to 300mV.

Rev. 1.00
                                                                  8
        XRD98L23                                                            XRD98L23

C RED                                                                VDD
                                                                                      VRT
I       M
                                                                             R
S  N/C  U                                                                    L
   N/C
   N/C                                                                                  VRB
        X

   Figure 3. Application with Offset in the Range (-60mv to 300mv)

The input is added to VRB before the signal passes                   offset range of the XRD98L23 (see Offset Control DAC,
through the ADC. If the CIS output is zero, then the                 Pg. 27) set the internal mode registers to external
output of the ADC will be zero code. This enables the                reference. An external reference voltage equal to the
CIS to be referenced to the bottom ladder reference                  value of the CIS offset voltage can be applied to
voltage to use the full range of the ADC.                            VDCEXT (Figure 4) in order to meet the dynamic range
                                                                     of the XRD98L23. Figure 4 is a diagram of the
Some CIS sensors have an output with an offset voltage               XRD98L23 in the external reference mode for CIS, DC
of greater than 300mV. If the CIS output is beyond the               coupled applications.

Rev. 1.00
                                                                  9
XRD98L23

                       XRD98L23

           C RED                                                      VDD
           I                                                                           VRT
           S N/C       M
                       U                                                     RL
                  N/C                                                                  VRB

                       X

           VDCEXT

       DC
REFERENCE

Figure 4. Application with Offset Greater Than (-60mv to 300mv)

The DC reference voltage applied to VDCEXT does not                   cannot be used as an input from the CIS. Any signal
have to be accurate. The internal offset DAC voltage is               applied to VDCEXT will be subtracted from the output
still used in this mode for fine adjustment. VDCEXT                   signal of the multiplexer.

Rev. 1.00
                                                                  10
                                                                                                   XRD98L23

VCC (5V - 15V)

                                       19           DB7/LD 9
                                            RED                             8
           AVDD            N/C                      DB6/SDATA               7
                           N/C         18             DB5/SCLK              6
C                                           GRN               DB4           5
I                        0.1uF                                DB3           4
S                                      17                     DB2           3
                                            BLU               DB1           2
                                                              DB0

      4K                               16
                                            VDCEXT
      1K         0.1uF                              ADCCLK 11                                      DIGITAL
                                       15             CLAMP 12                                      ASIC
                                            VREF+    SYNCH 13
                                                                                                        DGND
                 AVDD                                                       DVDD (3V)

                 0.01uF                20           DVDD                    1
                                            AVDD
                                0.1uF                                          0.1uF
                                       14           DGND 10                                0.01uF
                                            AGND

AGND                                   XRD98L23

      Figure 5. Typical Application Circuitry CIS DC Coupled Non-Inverted Mode with
                                      VDC External Offset Compensation

      Rev. 1.00
                                                                        11
XRD98L23

                        CIS Mode Timing -- DC Coupled
                                 (CLAMP disabled)

             Pixel N-1    Pixel N                        Pixel N+1

                          tap                                         tap

        CIS       tckpd
ADCCLK       tckhw tcklw
DB [7:0]
                                   tdv tdv
                                          N-8 N/A N-7 N/A N-6 N/A N-5 N/A

             Figure 6. Timing Diagram for Figure 5

             ADCCLK       Events
                          ADC Sample & PGA Start Tracking next Pixel
                          Data Out
                          Invalid Data Out
                  HI      ADC Track PGA Output
                 LO       ADC Hold/Convert

                                 Table 1.

Mode 2. AC Coupled                                                    one side of the external capacitor to be set to ground.
                                                                      It then is level shifted to correspond to the bottom ladder
If the CIS signal has a black reference for the video                 reference voltage of the ADC (Figure 7).
signal, an external capacitor CEXT is used. When
CLAMP (clamp) pin is set high an internal switch allows

Rev. 1.00
                                                                  12
                                                                                             XRD98L23

                         XRD98L23                                                            VDD

C  REXT CEXT             M                                                                                 VRT
I                   RED  U                                                                         R
                                                                                                    L
S  N/C
   N/C                                                                                                      VRB
                         X
   N/C

   CLAMP

                                                                                       RINT

   Figure 7. CIS AC Coupled Application

This value corresponds to the black reference of the                                   Therefore, Tc =1/RINTCEXT
image sensor. When the CLAMP pin is set back to low,
the ADC samples the video signal with respect to the                                   If the input to the external capacitor has a source
black reference. The typical value for the external                                    impedance (REXT), then:
capacitor is 100pF. This value should be adjusted
according to the time constant (Tc) needed in a particu-                               Tc=1/(RINT+REXT)CEXT
lar application. The CLAMP pin has an internal 180 ohm
(from electrical tabels) impedance (RINT) which is in
series with the external capacitor (C ).

                                                                                  EXT

Rev. 1.00
                                                                  13
XRD98L23

VCC (5V - 15V)

                                  19 RED     DB7/LD 9
                                  18 GRN                              8
C              100PF             17 BLU     DB6/SDATA                7
  I                          N/C               DB5/SCLK               6
S                           N/C                        DB4           5
                             N/C                        DB3           4
AGND                                                    DB2           3
                       AVDD                             DB1           2
                                                       DB0

                                  16 VDCEXT  ADCCLK 11                                                                                      DIGITAL
                                  15 VREF+    CLAMP 12                                                                                       ASIC
                                              SYNCH 13
                                  20 AVDD                                                                                                        DGND
                                  14 AGND                       DVDD (3V)

                                                DVDD 1
                                                DGND 10
                0.1uF
                                  0.01uF
                                              0.1uF

                                                                                                                         0.1uF
                                                                                                                                    0.01uF

                                          XRD98L23

                Figure 8. Typical Application Circuitry CIS AC Coupled Non-Inverted

Rev. 1.00
                                                                  14
                                                                           XRD98L23

                              CIS Mode Timing -- AC Coupled
                                       (CLAMP enabled)

                   Pixel N-1    Pixel N  Pixel N+1

                                tap          tap

       CIS              tckpd
                   tckhw tcklw
ADCCLK
DB [7.0]                                 tdv tdv
CLAMP                                          N-8 N/A N-7 N/A N-6 N/A N-5 N/A

            tclpw

                   Figure 9. Timing Diagram for Figure 8

                   ADCCLK       Events
                                ADC Sample & PGA Start Track of next Pixel
                                Data Out
                        HI      Invalid Data Out
                       LO       ADC Track PGA Output
                                ADC Hold/Convert
                    CLAMP
                        HI               Table 2.

                       LO       Events

                                PGA Tracks V & C is Charged to
                                             CLAMP  EXT

                                VBLACK - VCLAMP, which is equal to VBLACK

                                PGA Tracks VINPP

                                         Table 3.

Rev. 1.00

                                         15
     XRD98L23

Internal CIS Reference Circuit (DB 4 = 1)                                        for this mode of operation). Below is a typical applica-
                                                                                 tion circuit using the XRD98L23 and the Canon CVA-
The XRD98L23 has an internal register reserved for                               60216K CIS sensor.
interfacing to the Canon CIS model number CVA-
60216K. When this register is selected, the VDCEXT
(Pin 16) becomes an output voltage of 1.24 volts. This
voltage can be directly connected to the VREF (Pin 5)
of the Canon sensor. This reduces the amount of
components needed for biasing the Canon CIS sensor
(the external diodes and resistors typically used in this
application have been included inside the XRD98L23

                                                                                                                    VCC (5V)                                                                                                                                                   CANON CIS
                                                                                                  DVDD (3V - 5V)

           0.01u                                                                                                                                                                                                                                                               SENSOR
              F
                                                                                                                                                                                                                                                                            1 VOU
                      0.1u
                          F                                                                                                                                                                                                                                                          T
                                                                                                                                                                                                                                                                            2 MOD
                                                                                                0.1u
                                                                                                    F                                                                                                                                                                                E
                                                                                                                                                                                                                                                                            3 AGN
                                                                                                           0.01u
                                                                                                               F                                                                                                                                                                     D
                                                                                                                                                                                                                     10K                                                    4
                                                                                                                                                                                                                              47u
                                                                                                                                                                                                                                  F                                               VCC
                                                                                                                                                                                                                                        10K
                                                                                                                                                                                                                                                          10K               5
                                                                                                                                                                                                                                                                                  VREF

             19 RED          DDBB67//LD     9                                                                                                                                                                                                                               6 SP
                                            8
             18 GRN
                             DSBD5A/STCALK  7                                                                                                                                                                                                                               7 CLK
             17 BLU                         6
             16 VDCEX        DB4
      N/C                    DB3            5                                                                                                                                                                                                                               8  LED
      N/C                 T  DB2            4
                             DB1            3                                                                                                                                                                                                                                  COM
       0.1u  15 VREF+        DB0            2
         F                                                                                                                                                                                                                                                                  9 LED BLU
             20 AVD
     AVD                D                                                                                                                                                                                                                                                   10 LED GRN
       D
             14 AGN                                             DIGITAL                                                                                                                                                                                                     11 LED RED
                        D                                         ASIC
                             ADCCL 11                                                  NPN                                                                                                                                                                                  12
                                 K                                    DGND       DGND                                                                                                                                                                                               FGND

                               CLAM 12                                                                                                                                                                                                                         47u
                                  P                                                                                                                                                                                                                             F

                              SYNC 13                                                       NPN
                                 H
                                                                                                                                                                                                                                                                      AGN
                                                    DVDD (3V )                                                                                                                                                                                                          D

                                                1                                           DGND
                                DVDD
                                                                                                  NPN                                                                                                                                                          0.01u
                               DGND 10                                                                                                                                                                                                                           F

                                                                                                  DGND                                                                                                                                                         100u
                                                                                                                                                                                                                                                                 F

AGN          XRD98L23                                                                                                                                                                                                                                                 DGND
  D

                                                                                                                                                                                                                                                                            CVA-60216K

             Figure 10. Typical Application Circuitry Internal CIS Reference Circuit Mode
                                     CANON CIS Sensor, Model #CVA=60216K

           Rev. 1.00
                                                                             16
                                                                                                                             XRD98L23

CIS Line-By-Line Rotating Gain and Offset                             through line-by-line so that the gain and offset do not
(Configuration DB1 = 1, DB0 = 1)                                      have to be loaded in between lines. Below is the typical
                                                                      application circuit and timing for this configuration.
Line-by-line rotating gain and offset minimizes the
amount of write cycles per scan. Pre-loaded values of
gain and offset can be loaded for each color before the
first line is scanned. Each gain and offset is cycled

VCC (5V - 15V)          19 RED                                 DB7/LD       9
                                                         DB6/SDATA          8
       C                18 GRN                                              7
        I                                                  DB5/SCLK         6
       S                                                           DB4      5
                                                                   DB3      4
       AGND                                                        DB2      3
                                                                   DB1      2
                                                                   DB0
                        17 BLU
                N/C     16                               ADCCLK 11                                                           DIGITAL
                                                          CLAMP 12                                                            ASIC
                                VDCEXT                    SYNCH 13
                                                                                                                                  DGND
                 0.1uF  15 VREF+                                               DVDD (3V)
                AVDD
                        20 AVDD
                        14 AGND                                       DVDD  1
                0.01uF
                           0.1uF
                                                                                                          0.1uF
                                                                                                                     0.01uF
                                                                      DGND 10

                                XRD98L23

                Figure 11. Typical Application Circuitry Internal CIS Rotating Gain
                                              and Offset Line-By-Line

Rev. 1.00
                                                                  17
XRD98L23

CCD Configuration (Charge Coupled Device)                                       When CLAMP (clamp) pin is set high an internal switch
                                                                                allows one side of the external capacitor to be set to
Mode 1. AC Coupled                                                              VRT (Figure 13). This value corresponds to the black
                                                                                reference of the CCD. When the CLAMP pin is set back
In the CCD configuration of operation, an external                              to low, the ADC samples the video signal with respect
capacitor needs to be chosen according to the equa-                             to the black reference. The difference between the
tions below. The typical value for the external capacitor                       black reference and the video signal is the actual pixel
is 100pF. This value should be adjusted according to                            value of the video content. Since this value is refer-
the time constant (Tc) needed in a particular applica-                          enced to the top ladder reference voltage of the ADC a
tion. The CLAMP pin has an internal 180 ohm imped-                              zero input signal would yield a full scale output code.
ance (R ) which is in series with the external capacitor                        Therefore, the output of the conversion is inverted
                                                                                (internally) to correspond to zero scale output code.
                 INT

(CEXT).
Therefore, Tc =1/RINTCEXT

If the input to the external capacitor has a load imped-
ance (REXT), then

Tc=1/(RINT+REXT)CEXT

                                      CIS Rotating Gain and Offset
                                             Line-By-Line (Md 11)

CIS       Red Pixel Line Scan                              Grn Pixel Line Scan    Blu Pixel Line Scan

ADCCLK    tsypw                                            Grn Gain/Offset Cycle     Blu Gain/Offset Cycle
                                                                                  Tri-State (SYNCH = LO)
SYNCH        tsa
   GAIN/       Red Gain/Offset Cycle

OFFSET

LD        Reset Internal Mux Color to Red Channel (LD = 110YYYYYY11)

          Note: Y = Previous State

                                    Figure 12. Timing Diagram for Figure 11

          Rev. 1.00
                                                                            18
                        XRD98L23                                               XRD98L23

                                  CLAMP                               VDD
                                                                                       VRT
AREA
                                                                             RL
or    RED                                                                               VRB

LINEAR                  M
                   N/C
CCD
                 N/C    U

      N/C               X

                           Figure 13. CCD AC Coupled Application

Area or Linear CCD Applications                                       pixel values have been sampled, the gain and offset are
                                                                      adjusted at the beginning of the next line. For example,
Figure 13, is a block diagram for applications with Area              if there is a line-to-line variation between the black
or Linear CCDs (The timing for Area CCDs and B/W                      reference pixels, the offset is adjusted. The gain is
CCDs is the same). For Area or Linear CCD applica-                    always adjusted for the highest color intensity.
tions, a global offset is loaded into the serial port at the
beginning of a line. The gain is set to adjust for the
highest color intensity of the CCD output. Once the

Rev. 1.00
                                                                  19
XRD98L23

VCC (5V - 15V)

                                  19                 DB7/LD                      9
                                          RED  DB6/SDATA
                100PF                                                            8
                                  18 GRN         DB5/SCLK                        7
C                           N/C                         DB4                     6
C                                                       DB3                     5
D                                                       DB2                     4
                                                         DB1                     3
AGND                                                                             2
                                                                            DB0
                             N/C  17
                                          BLU

                             N/C  16 VDCEXT              ADCCLK                  11                                                                DIGITAL
                                                                                                                                                      ASIC
                                                         CLAMP                   12
                                                                                                                                                          DGND
                                  15 VREF+               SYNCH                   13

                       AVDD                                                          DVDD (3V)

                                  20 AVDD                DVDD                    1
                                  14 AGND
      0.1uF
                         0.01uF
                                                0.1uF
                                                                                                                               0.1uF
                                                                                                                                           0.01uF
                                                         DGND                    10

                                               XRD98L23

                             Figure 14. Typical Application Circuitry for a Single
                                 Channel B/W CCD AC Coupled Inverted Mode

      Rev. 1.00
                                                                        20
                                                                                           XRD98L23

            AREA, LINEAR or B/W CCD -- AC Coupled
                            (CLAMP Enabled)

                   Pixel N-1                               Pixel N         Pixel N+1

     CCD           tckpd                                                   tap
Channel N
                                                                                      tap
  ADCCLK
                   tckhw tcklw
   CLAMP
DB [7:0]    tclpw

                                                                      tdv       tdv

                                                                           N-8 N/A N-7 N/A N-6  N.A

            Figure 15. Timing Diagram for Figure 14

Triple Channel CCD Application                                        The gain and offset is automatically rotated to adjust for
                                                                      each channel input. The data is available on the output
Figure 16, is a block diagram for pixel-by-pixel applica-             bus on the falling edge of ADCCLK.
tions with triple channel CCDs. During the optically
shielded section of a pixel, CLAMP must go high to
store the black reference on each capacitor to the input.

Rev. 1.00
                                                                  21
XRD98L23

             XRD98L23

                       CLAMP                                          VDD
                                                                                         VRT
RED/GRN/BLU
                                                                              RL
C                                                                                         VRB

C            M

D            U

   N/C       X

                Figure 16. CCD AC Coupled Application

Rev. 1.00
                                                                  22
                                                                                                                                                XRD98L23

VCC (5V - 15V)  100PF       19 RED              DB7/LD                      9
                            18 GRN        DB6/SDATA                         8
        C                   17 BLU                                          7
        C                   16 VDCEXT       DB5/SCLK                        6
        D
                                                                      DB4   5
       AGND                                                           DB3   4

                100PF                                                 DB2   3
                                                                      DB1   2
                                                                      DB0

                100PF

                       N/C                ADCCLK 11                                                                                             DIGITAL
                                                                                                                                                 ASIC
                            15 VREF+         CLAM 12
                                                P                                                                                                       DGND

                                           SYNCH 13

                AVDD                                                             DVDD (3V)
                                                                             1
                            20 AVDD                                   DVDD
                            14                                        DGND  10

                                    AGND
                0.1uF
                                   0.01uF
                                               0.1uF
                                                                                                                             0.1uF
                                                                                                                                        0.01uF

                            XRD98L23

                       Figure 17. Typical Application Circuitry Triple Channel CCD
                                              AC Coupled Inverted Mode

Rev. 1.00
                                                                  23
XRD98L23

RED                          PIXEL-BY-PIXEL 3 CHANNEL CCD -- AC Coupled
                                                  (CLAMP Enabled)
        N Pixel
                                               N+1 Pixel

GRN     N Pixel   tclp=10ns            N+1 Pixel                            tclp=10ns
BLU    N Pixel                        N+1 Pixel

ADCCLK  TRACK          CONVERT         TRACK      CONVERT                   TRACK      CONVERT                  TRACK          tap
CLAMP   RED (N)         RED (N)        GRN (N)     GRN (N)                  BLU (N)      BLU (N)               RED (N+1)
                                                                                                                          CONVERT
           trars                                                                                                          RED (N+1)

                                       CLAMP                                                        Simultaneous
                                                                                                        Sample

                  tdv            tdv              tdv                                          tdv                           tdv
                                                                                       N/A                        N/A
DATA                        RED (N-6)  N/A             GRN (N-6)                                    BLU (N-6)

                       tsa

        tsypw

SYNCH

                                 Figure 18. Timing Diagram for Figure 17

                  ADCCLK         Events
                     3rd         Simultaneous RED/GRN/BLU Sample Every 3rd CLK.

                     All         Convert RED, S/H GRN, S/H BLU.
                                 Data Out
                       HI
                      LO         Non-valid Data Out

                   CLAMP         ADC Track PGA Output
                       HI        ADC Hold/Convert
                      LO         Events
                                 Internal Clamp Enabled
                   SYNCH         Internal RED/GRN/BLU Tracking Enabled
                       HI        Events
                      LO         Reset Internal Mux to Red, Output Bus is Tri-stated
                                 Increment Mux Color on Falling Edge of ADCCLK

                                                       Table 4.

      Rev. 1.00
                                                                        24
                                                                                                  XRD98L23

RED                                       PIXEL-BY-PIXEL 2-CHANNEL CCD

        N Pixel                         N+1 Pixel
                                        N+1 Pixel
GRN

        N Pixel

ADCCLK  TRACK           CONVERT      TRACK     CONVERT                        TRACK     CONVERT               TRACK          tap
         RED (N)          RED (N)  GRN (N)      GRN (N)                       RED (NH)  RED (NH)            GRN (N+1)
                                                                                                                        CONVERT
            trars                                                                                                      GRN (N+1)

                                        CLAMP                                                     Simultaneous
                                                                                                      Sample

                   tdv             tdv            tdv                                        tdv                            tdv
                                        N/A                                          N/A                        N/A
DATA                    RED(N_6)                       GRN(N-6)                                   RED(N-5)

                        tsa2

        tsypw                                                                 tsypw

SYNCH

                                   Figure 19. Timing Diagram for 2-channel

        Rev. 1.00
                                                                          25
XRD98L23

                                        VRT

                                        S1, S2 and S3 close when

                              S1 S2 S3  CLAMP is high and open
                                        when CLAMP is low
From CCD RED                                                      S6
     Channel
                      C EXTR                                                                                                  8-Bit ADC

   From CCD                                            S4         S7     VRT - VPIX                              S9 closes at rising edge and opens
GRN Channel                                   T/H                                                               at falling edge of ADCCLK
                                                                                     -
                      C EXTG                           S5                                                                  S9
                                               T/H
From CCD BLU                                                                             PGA
     Channel
                      C EXTB                                                         +

                                                                                                                     T/H

                                                                  S8     VRT VCDS = PGAG * [VRT - (VRT - VPIX)]

                                                                                         = PGAG * VPIX

                              XRD98L23

                                                                                                VBLK

CCD                                                                                                              VPIX
Waveform                                                                                                         VBLK - VPIX

CLAMP

          S8 Opens, S4,                        S6 opens, S7              S7 opens, S8                 S8 Opens, S4,                      S4 and S5 open
          S5 and S6                            closes at this            closes at this               S5 and S6                          at this falling
          close at this                        rising edge               rising edge                  close at this                      edge
          rising edge                                                                                 rising edge
                                               Convert                   Convert                                                         Convert
ADCCLK                                  Track    RED              Track    GRN           Track         Convert       Track                 RED
                                        RED                       GRN                    BLU              BLU        RED

                                               Figure 20. CDS Timing (Triple Channel)
                                                             Mode: 110 00001110

Rev. 1.00
                                                                  26
                                                                                               XRD98L23

Mode 2. DC Coupled                                                                     PGA GAIN TRANSFER CURVE
                                                                                                    GAIN 1 - 10
Typical CCDs have outputs with black references.
Therefore, DC Coupled is not recommended for CCD                            10
applications.                                                                9

Offset Control DAC                                                          8
                                                                            7
The offset DAC is controlled by 8-bits. The offset range
is 480 mV ranging from -120 mV to +300 mV (when DB5                   GAIN  6
is set to 0) and -240 mV to +240 mV (when DB5 is set                        5
to 1). Therefore, the resolution of the 8-bit offset DAC
is 1.88 mV. However, the XRD98L23 has +/- 60 mV                             4
reserved for internal offsets. Therefore, the effective                     3
range for adjusting for CIS offsets or black reference is
300 mV. The offset adjustment is used primarily to                          2
correct for the difference between the black level of the
image sensor and the bottom ladder reference voltage                        1
(VRB) of the ADC. By adjusting the black level to
correspond to VRB, the entire range of the ADC can be                           0  10  20      30    40          50  60
used.
                                                                                               CODE
If the offset of the CIS output is greater than 300 mV an
external reference can be applied to VDCEXT. The                      Figure 21. Transfer Curve for the 6-Bit PGA
external reference can be used to adjust for large
offsets only when the internal mode is configured                     After the signal is level shifted to correspond with the
through the serial port.                                              bottom ladder reference voltage, the system can be
                                                                      calibrated such that a white video pixel can represent
Since the offset DAC adjustment is done before the                    the top ladder reference voltage to the ADC. This allows
gain stage, it is gain-dependent. For example, if the                 for a full scale conversion maximizing the resolution of
gain needs to be changed between lines (red to blue,                  the ADC.
etc.), the offset is calibrated before the signal passes
through the PGA.                                                      Analog to Digital Converter

PGA (Programmable Gain Amplifier) DAC                                 The ADC is an 8-bit, 10 MSPS analog-to-digital con-
                                                                      verter for high speed and high accuracy. The ADC uses
The gain of the input waveform is controlled by a 6-Bit               a subranging architecture to maintain low power con-
PGA. The PGA is used along with the offset DAC for                    sumption at high conversion rates. The output of the
the purpose of using the entire range of the ADC. The                 ADC is on 8-bit databus. ADCCLK samples the input
PGA has a linear gain from 1 to 10. Figure 20, is a plot              on its falling edge. After the input is sampled, the data
of the transfer curve for the PGA gain.                               is latched to the output drivers. On the rising edge of
                                                                      the ADCCLK, invalid data is latched to the output
                                                                      drivers. There is an 8 clock cycle latency (Config 00,
                                                                      11) or 6 pixel count latency (Config 01, 10) for the
                                                                      analog-to-digital converter.

                                                                      The VRT and VRB reference voltages for the ADC are

                                                                      generated internally, unless the external VRT is se-

                                                                      lected. In the external V mode, the V voltage is set
                                                                                           RT            RT

                                                                      through the VREF+ pin. This allows the user to select

                                                                      the dynamic range of the ADC.

Rev. 1.00
                                                                  27
XRD98L23

Serial Load Control Registers                                         The first three MSBs choose which internal register will
                                                                      be selected. The remaining 8 LSBs contain the data
The serial load registers are controlled by a three wire              needed for programming the internal register for a
serial interface through the bi-directional parallel port to          particular configuration.
reduce the pin count of this device. When SYNCH is set
to high, the output bus is tri-stated and the serial                  Power-Up State of the Internal Registers
interface is activated. DB7/LD, DB5/SCLK and DB6/
SDATA are the three input signals that control this                   The control register settings upon initial power-up are
process. The DB7/LD signal is set low to initiate the                 for CIS, DC Coupled configuration (VRT is set to internal,
loading of the internal registers.                                    Input DC Reference=AGND and the input to the ADC is
                                                                      selected through the RED channel). Gain is unity and
There are internal registers that are accessed via an 11-             Offset is set to zero. The test modes are disabled in the
bit data string. Data is shifted in on the rising edge of             power-up state.
SCLK and loaded to the registers on the rising edge of
LD. The data on pin DB6/SDATA is latched automati-
cally after eleven DB5/SCLKs have been counted. If
eleven clocks are not present on DB5/SCLK before the
DB7/LD signal returns high, no data will be loaded into
the internal registers. If more than 11 clocks are
present on DB5/SCLK, the additional clocks will be
ignored. The data corresponding to the first eleven
DB5/SCLKs will be loaded only.

     SYNCH             tsclkw                                                                tdl
      DB7/LD  tdz                                                     D2 D1 D0
  DB5/SCLK
DB6/SDATA               tds tdh
                  S2 S1 S0 D7

                          Figure 22. Write Timing

Rev. 1.00
                                                                  28
                                                                                                        XRD98L23

Control Registers

Function

(Register

S2/S1/S0)   D7          D6            D5           D4                             D3       D2           D1     D0                Power-up

                                                                                                                                 State

                                                                                                                                 (Note 1)

Red Gain    G5          G4            G3           G2                             G1       G0           X      X                 000000XX

(000)       (MSB)                                                                          (LSB)

Red Offset  O7          O6            O5           O4                             O3       O2           O1     O0                01000000

(001)       (MSB)                                                                                              (LSB)

Grn Gain    G5          G4            G3           G2                             G1       G0           X      X                 000000XX

(010)       (MSB)                                                                          (LSB)

Grn Offset

(011)       O7          O6            O5           O4                             O3       O2           O1     O0                01000000

            (MSB)                                                                                              (LSB)

Blu Gain

(100)       G5          G4            G3           G2                             G1       G0           X      X                 000000XX

            (MSB)                                                                          (LSB)

Blu Offset     O7       O6            O5           O4                                  O3          O2   O1     O0                01000000
(101)        (MSB)                                                                DC/AC                                          00000000
                                                                                            SIGNAL             (LSB)
Mode        POWER                                                                 0: DC    POLARITY
(110)       DOWN        DIGITAL       VRT             INPUT DC                    1: AC                       SIGNAL
                                                    REFERENCE                                           CONFIGURATION
                        RESET
                                                       (V )
            0: NORMAL   0: NO RESET 0: INTERNAL                 DCREF                        0: Non-     00: Single-Channel
                                                                                            Inverted    RED input/gain/offset
                  1:        1:RESET   1: EXTERNAL  0: INTERNAL
              POWER      (REGISTERS                (VDCREF=AGND)                              (CIS)      01: Single-Channel
               DOWN     ARE RESET TO               1: EXTERNAL                             1: Inverted         RED input
                          POWER-UP                 (V =V )                                 (CCD/CIS)
                                                                                                            RED/GRN/BLU
                            STATES)                     DCREF DCEXT                                        gain/offset cycle
                                                                                                        pixel-by-pixel or dual
                                                                                                          channel RED/GRN

                                                                                                          10: Triple-Channel
                                                                                                             RED/GRN/BLU

                                                                                                        input/gain/offset cycle
                                                                                                              pixel-by-pixel

                                                                                                          11: Triple-Channel
                                                                                                             RED/GRN/BLU

                                                                                                        input/gain/offset cycle
                                                                                                               line-by-line

Mode          OUTPUT      OUTPUT        OFFSET     INTERNAL CIS                   TEST4    TEST3        TEST2  TEST1             00000000
&Test            BUS     DISABLE           DAC      REFERENCE
(111)
             CONTROL    0:OUTPUTS        RANGE         CIRCUIT
                         ENABLED
              Must be                 0:-120mV to  0:NORMAL                       0: TEST4 0: TEST3 0: TEST2 0:NORMAL
            Programmed                  +360mV                                    DISABLED DISABLED DISABLED

            to 1        1:OUTPUTS     1:-280mV to  1:REFERENCE 1: OUTPUT 1: OUTPUT 1: INPUT 1: TEST1

                        DISABLED      +240mV       CIRCUIT                        OF BUFFER OF PGA      OF ADC ENABLED

                                                   ENABLED                        TIED TO TIED TO TIED TO

                                                                                  BLU      VDCEXT       GRN

Note :    These are the control register settings upon initial power-up. The previous register settings are retained
          following a logic power-down initiated by the power down bit except the signal configuration. When
          de-selecting the power down bit (D7 = 0, Normal), the signal configuration (D5 and D0) has to be
          reprogrammed.

            Rev. 1.00
                                                                              29
XRD98L23

       Rev. 1.00
                                                                          30
                                                                                        XRD98L23

20 LEAD SHRINK SMALL OUTLINE PACKAGE
                      (5.3 mm SSOP)

                                      Rev. 2.00

                                         D

                                  20               11

                                    1                            EH

Seating                                            10
Plane
                                                                               C                    A
                                      e                   A2
                                                                                                      
                                                   B  A1
                                                                                        L

                                                 INCHES               MILLIMETERS

SYMBOL                                      MIN       MAX             MIN         MAX
     A
    A1                                      0.067     0.079           1.70        2.00
    A2
     B                                      0.002     0.006           0.05        0.15
     C
     D                                      0.065     0.073           1.65        1.85
     E
     e                                      0.009     0.015           0.22        0.38
     H
     L                                      0.004     0.010           0.09        0.25

                                            0.272     0.296           6.90        7.50

                                            0.197     0.221           5.00        5.60

                                            0.0256 BSC                0.65 BSC

                                            0.292     0.323           7.40        8.20

                                            0.022     0.037           0.55        0.95

                                            0           8           0          8

Note: The control dimension is the inch column

Rev. 1.00
                                                                  31
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purposes and may vary depending upon a user's specific application. While the information in this publication
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Copyright 2000 EXAR Corporation
Datasheet November 2002
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            Rev. 1.00
                                                                               32
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