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XR16C2852IJ-F

器件型号:XR16C2852IJ-F
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Exar [Exar Corporation]
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供应商 器件名称 价格 最低购买 库存  
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器件描述

2 CHANNEL(S), 3.125M bps, SERIAL COMM CONTROLLER, PQCC44

2 通道, 3.125M bps, 串行通信控制器, PQCC44

参数
XR16C2852IJ-F功能数量 1
XR16C2852IJ-F端子数量 44
XR16C2852IJ-F最大工作温度 85 Cel
XR16C2852IJ-F最小工作温度 -40 Cel
XR16C2852IJ-F最大供电/工作电压 5.5 V
XR16C2852IJ-F最小供电/工作电压 4.5 V
XR16C2852IJ-F额定供电电压 5 V
XR16C2852IJ-F最大数据传输率 3.125M
XR16C2852IJ-F外部数据总线宽度 8
XR16C2852IJ-F输入输出总线数量 2
XR16C2852IJ-F加工封装描述 GREEN, PLASTIC, LCC-44
XR16C2852IJ-F状态 ACTIVE
XR16C2852IJ-F工艺 CMOS
XR16C2852IJ-F包装形状 SQUARE
XR16C2852IJ-F包装尺寸 CHIP CARRIER
XR16C2852IJ-F表面贴装 Yes
XR16C2852IJ-F端子形式 J BEND
XR16C2852IJ-F端子间距 1.27 mm
XR16C2852IJ-F端子涂层 NOT SPECIFIED
XR16C2852IJ-F端子位置 QUAD
XR16C2852IJ-F包装材料 PLASTIC/EPOXY
XR16C2852IJ-F温度等级 INDUSTRIAL
XR16C2852IJ-F地址总线宽度 3
XR16C2852IJ-F最大FCLK时钟频率 50 MHz
XR16C2852IJ-F通信协议 ASYNC, BIT
XR16C2852IJ-F数据编码解码方法 NRZ
XR16C2852IJ-F低功耗模式 Yes
XR16C2852IJ-F微处理器类型 SERIAL COMM CONTROLLER

XR16C2852IJ-F器件文档内容

xr                                                 XR16C2852

                                   2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS

FEBRUARY 2005                                                                                     REV. 2.1.1

GENERAL DESCRIPTION                                       FEATURES

The XR16C28521 (2852) is a dual universal                 Added feature in devices with a top mark date code of
asynchronous receiver and transmitter (UART). The         "F2 YYWW" and newer:
device operates at 2.97V to 5.5V and is pin-to-pin
compatible to Exar's ST16C2552 and XR16L2752.                   5V tolerant inputs
The 2852 register set is compatible to the                      0 ns address hold time (TAH)
ST16C2552 and the XR16L2752 enhanced features.
It supports the Exar's enhanced features of 128 bytes      Pin-to-pin compatible to Exar's ST16C2552 and
of TX and RX FIFOs, programmable FIFO trigger
level and FIFO level counters, automatic hardware           XR16L2752
(RTS/CTS) and software flow control, automatic RS-
485 half duplex direction control output and a             Improved version of PC16C552
complete modem interface. Onboard registers                Two independent UART channels
provide the user with operational status and data
error flags. An internal loopback capability allows             Register set compatible to 16C550
system diagnotics. Independent programmable baud                Up to 3 Mbps at 5V, and 2 Mbps at 3.3V
rate generators are provided in each channel to                 Transmit and Receive FIFOs of 128 bytes
select data rates up to 3.125 Mbps at 5V. The 2852 is           Programmable TX and RX FIFO Trigger Levels
available in the 44-pin PLCC package.                           Transmit and Receive FIFO Level Counters
                                                                Automatic Hardware (RTS/CTS) Flow Control
NOTE: 1 Covered by U.S. Patent #5,649,122 and #5,949,787        Selectable Auto RTS Flow Control Hysteresis
                                                                Automatic Software (Xon/Xoff) Flow Control
APPLICATIONS                                                    Automatic RS-485 Half-duplex Direction

Portable Appliances                                             Control Output
Telecommunication Network Routers                             Wireless Infrared (IrDA 1.0) Encoder/Decoder
Ethernet Network Routers                                      Automatic sleep mode
Cellular Data Devices
Factory Automation and Process Controls                  Alternate Function Register
                                                          Device Identification and Revision
                                                          Crystal oscillator or external clock input
                                                          2.97 to 5.5 volt operation
                                                          Industrial and commercial temperature ranges

FIGURE 1. XR16C2852 BLOCK DIAGRAM

          A2:A0                                           UART Channel A       2.97V to 5.5V VCC
         D7:D0                                                                 GND
                                   UART                   128 Byte TX FIFO
           IOR#                    Regs                   TX & RX IR           TXA (or TXIRA)
          IOW#
                                   BRG                                  ENDEC  RXA (or RXIRA)
            CS#                                           128 Byte RX FIFO
        CHSEL                                                                  TXB (or TXIRB)
                     8-bit Data                             UART Channel B     RXB (or RXIRB)
           INTA          Bus                              (same as Channel A)  XTAL1
           INTB                                                                XTAL2
    TXRDYA#          Interface                                                 CTS#A/B, RI#A/B,
    TXRDYB#                                                                    CD#A/B, DSR#A/B
                                                          Crystal Osc/Buffer   DTR#A/B, RTS#A/B
          MFA#                                            Modem Control Logic

            (OP2A#,
BAUDOUTA#, or

        RXRDYA#)

          MFB#

            (OP2B#,
BAUDOUTB#, or

        RXRDYB#)

          Reset

Exar Corporation 48720 Kato Road, Fremont CA, 94538 (510) 668-7000 FAX (510) 668-7017 www.exar.com
XR16C2852                                                                                                           xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                                 REV. 2.1.1
FIGURE 2. PIN OUT ASSIGNMENT

                      6 D4
                             5 D3
                                    4 D2
                                           3 D1
                                                   2 D0
                                                          1 TXRDYA#
                                                                 44 VCC
                                                                         43 RIA#
                                                                                42 CDA#
                                                                                       41 DSRA#
                                                                                              40 CTSA#

      D5 7                     XR16C2852                                                                39 RXA
      D6 8                     44-pin PLCC                                                              38 TXA
      D7 9                                                                                              37 DTRA#
      A0 10                                                                                             36 RTSA#
XTAL1 11                                                                                                35 MFA#
   GND 12                                                                                               34 INTA
XTAL2 13                                                                                                33 VCC
      A1 14                                                                                             32 TXRDYB#
      A2 15                                                                                             31 RIB#
CHSEL 16                                                                                                30 CDB#
   INTB 17                                                                                              29 DSRB#

                      CS# 18
                             MFB# 19
                                    IOW# 20
                                           RESET 21
                                                   GND 22
                                                          RTSB# 23
                                                                 IOR# 24

                                                                         RXB 25
                                                                                TXB 26
                                                                                       DTRB# 27
                                                                                              CTSB# 28

ORDERING INFORMATION  PACKAGE  OPERATING TEMPERATURE RANGE                                              DEVICE STATUS
        PART NUMBER   44-PLCC               0C to +70C                                                     Active
       XR16C2852CJ    44-PLCC             -40C to +85C                                                     Active
        XR16C2852IJ

                                             2
xr                                                                                                        XR16C2852
                                                   2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

PIN DESCRIPTIONS

Pin Description

NAME     44-PLCC     TYPE                                       DESCRIPTION
           PIN #

DATA BUS INTERFACE

A2               15  I Address data lines [2:0]. These 3 address lines select one of the internal registers in

A1               14        UART channel A/B during a data bus transaction.

A0               10

D7               9   I/O Data bus lines [7:0] (bidirectional).

D6               8

D5               7

D4               6

D3               5

D2               4

D1               3

D0               2

IOR#             24  I Input/Output Read Strobe (active low). The falling edge instigates an internal read

                           cycle and retrieves the data byte from an internal register pointed to by the address

                           lines [A2:A0]. The data byte is placed on the data bus to allow the host processor to

                           read it on the rising edge.

IOW#             20  I Input/Output Write Strobe (active low). The falling edge instigates an internal write

                           cycle and the rising edge transfers the data byte on the data bus to an internal regis-

                           ter pointed by the address lines.

CS#              18  I UART chip select (active low). This function selects channel A or B in accordance

                           with the logical state of the CHSEL pin. This allows data to be transferred between the

                           user CPU and the 2852.

CHSEL            16  I Channel Select - UART channel A or B is selected by the logical state of this pin when
                            the CS# pin is LOW. A LOW on the CHSEL selects the UART channel B while a HIGH
                            selects UART channel A. Normally, CHSEL could just be an address line from the
                            user CPU such as A4. Bit-0 of the Alternate Function Register (AFR) can temporarily
                            override CHSEL function, allowing the user to write to both channel register simulta-
                            neously with one write cycle when CS# is LOW. It is especially useful during the ini-
                            tialization routine.

INTA             34  O UART channel A Interrupt output (active high). A logic high indicates channel A is

                           requesting for service. For more details, see Figures 20- 25.

INTB             17  O UART channel B Interrupt output (active high). A logic high indicates channel B is

                           requesting for service. For more details, see Figures 20- 25.

TXRDYA#          1   O UART channel A Transmitter Ready (active low). The output provides the TX
                           FIFO/THR status for transmit channel A. See Table 2 on page 9. If this output is
                            not used, leave it unconnected.

TXRDYB#          32  O UART channel B Transmitter Ready (active low). The output provides the TX FIFO/
                            THR status for transmit channel B. See Table 2 on page 9. If this output is not
                             used, leave it unconnected.

MODEM OR SERIAL I/O INTERFACE

TXA              38  O UART channel A Transmit Data or infrared encoder data. Standard transmit and

                           receive interface is enabled when MCR[6] = 0. In this mode, the TX signal will be

                           HIGH during reset or idle (no data). Infrared IrDA transmit and receive interface is

                           enabled when MCR[6] = 1. In the Infrared mode, the inactive state (no data) for the

                           Infrared encoder/decoder interface is a logic 0. If this output is not used, leave it

                           unconnected.

                                         3
XR16C2852                                                                                       xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                             REV. 2.1.1

Pin Description

NAME  44-PLCC       TYPE                       DESCRIPTION
RXA     PIN #
           39        I UART channel A Receive Data or infrared receive data. Normal receive data input
RTSA#                        must idleHIGH. The infrared receiver pulses typically idles LOW but can be inverted
           36                by software control prior going in to the decoder, see MCR[6] and FCTR[2]. If this pin
CTSA#                        is not used, tie it to VCC or pull it high via a 100k ohm resistor.
DTRA#      40
DSRA#                O UART channel A Request-to-Send (active low) or general purpose output. This output
CDA#      37                must be asserted (LOW) prior to using auto RTS flow control, see EFR[6], MCR[1],
           41                FCTR[1:0], EMSR[5:4] and IER[6]. For auto RS485 half-duplex direction control, see
RIA#      42                FCTR[3]. If this output is not used, leave it unconnected.
MFA#      43
           35        I UART channel A Clear-to-Send (active low) or general purpose input. It can be used
                             for auto CTS flow control, see EFR[7], and IER[7]. This input should be connected to
                             VCC when not used.

                     O UART channel A Data-Terminal-Ready (active low) or general purpose output. If this
                             output is not used, leave it unconnected.

                     I UART channel A Data-Set-Ready (active low) or general purpose input. This input
                             should be connected to VCC when not used.

                     I UART channel A Carrier-Detect (active low) or general purpose input. This input
                             should be connected to VCC when not used.

                     I UART channel A Ring-Indicator (active low) or general purpose input. This input
                             should be connected to VCC when not used.

                     O Multi-Function Output Channel A. This output pin can function as the OP2A#, BAUD-
                             OUTA#, or RXRDYA# pin. One of these output signal functions can be selected by
                             the user programmable bits 1-2 of the Alternate Function Register (AFR). These sig-
                             nal functions are described as follows:

                           1) OP2A# - When OP2A# (active low) is selected, the MF# pin is LOW when MCR bit-
                           3 is set to a logic 1 (see MCR bit-3). MCR bit-3 defaults to a logic 0 condition after a
                           reset or power-up.

                           2) BAUDOUTA# - When BAUDOUTA# function is selected, the 16X Baud rate clock
                           output is available at this pin.

                           3) RXRDYA# - RXRDYA# (active low) is intended for monitoring DMA data transfers.
                           See Table 2 on page 9 for more details.

                           If this output is not used, leave it unconnected.

TXB              26  O UART channel B Transmit Data or infrared encoder data. Standard transmit and
RXB
                           receive interface is enabled when MCR[6] = 0. In this mode, the TX signal will be

                           HIGH during reset or idle (no data). Infrared IrDA transmit and receive interface is

                           enabled when MCR[6] = 1. In the Infrared mode, the inactive state (no data) for the

                           Infrared encoder/decoder interface is LOW. If this output is not used, leave it uncon-

                           nected.

                 25  I UART channel B Receive Data or infrared receive data. Normal receive data input

                           must idle HIGH. The infrared receiver pulses typically idles LOW but can be inverted

                           by software control prior going in to the decoder, see MCR[6] and FCTR[2]. If this pin

                           is not used, tie it to VCC or pull it high via a 100k ohm resistor.

                                             4
xr                                                                                XR16C2852
                           2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

Pin Description

NAME  44-PLCC       TYPE     DESCRIPTION
RTSB#    PIN #
                     O UART channel B Request-to-Send (active low) or general purpose output. This port
           23                must be asserted prior to using auto RTS flow control, see EFR[6], MCR[1],
                             FCTR[1:0], EMSR[5:4] and IER[6]. For auto RS485 half-duplex direction control, see
CTSB#            28          FCTR[3]. If this output is not used, leave it unconnected.

DTRB#            27  I UART channel B Clear-to-Send (active low) or general purpose input. It can be used
                             for auto CTS flow control, see EFR[7], and IER[7]. This input should be connected to
DSRB#            29          VCC when not used.

CDB#             30  O UART channel B Data-Terminal-Ready (active low) or general purpose output. If this
                             output is not used, leave it unconnected.
RIB#             31
                     I UART channel B Data-Set-Ready (active low) or general purpose input. This input
MFB#             19          should be connected to VCC when not used.

                     I UART channel B Carrier-Detect (active low) or general purpose input. This input
                             should be connected to VCC when not used.

                     I UART channel B Ring-Indicator (active low) or general purpose input. This input
                             should be connected to VCC when not used.

                     O Multi-Function Output Channel B. This output pin can function as the OP2B#, BAUD-
                             OUTB#, or RXRDYB# pin. One of these output signal functions can be selected by
                             the user programmable bits 1-2 of the Alternate Function Register (AFR). These sig-
                             nal functions are described as follows:

                           1) OP2B# - When OP2B# (active low) is selected, the MF# pin is LOW when MCR bit-
                           3 is set to a logic 1 (see MCR bit-3). MCR bit-3 defaults to a logic 0 condition after a
                           reset or power-up.

                           2) BAUDOUTB# - When BAUDOUTB# function is selected, the 16X Baud rate clock
                           output is available at this pin.

                           3) RXRDYB# - RXRDYB# (active low) is intended for monitoring DMA data transfers.
                           See Table 2 on page 9 for more details.

ANCILLARY SIGNALS             If this output is not used, leave it unconnected.

XTAL1            11    I Crystal or external clock input.
                      O Crystal or buffered clock output.
XTAL2            13    I Reset (active high) - A longer than 40 ns HIGH pulse on this pin will reset the internal

RESET            21           registers and all outputs. The UART transmitter output will be held HIGH, the receiver
                              input will be ignored and outputs are reset during reset period (see Table 16 on
VCC    44, 33                 page 38).
GND    22, 12        Pwr 2.97V to 5.5V power supply. All inputs are 5V tolerant for devices with top mark date
                              code of "F2 YYWW" and newer.
                     Pwr Power supply common, ground.

NOTE: Pin type: I=Input, O=Output, I/O= Input/output, OD=Output Open Drain.

                           5
XR16C2852                                       xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                             REV. 2.1.1

1.0 PRODUCT DESCRIPTION

The XR16C2852 (2852) integrates the functions of 2 enhanced 16C550 Universal Asynchrounous Receiver
and Transmitter (UART). Each UART is independently controlled having its own set of device configuration
registers. The configuration registers set is 16550 UART compatible for control, status and data transfer.
Additionally, each UART channel has 128-bytes of transmit and receive FIFOs, automatic RTS/CTS hardware
flow control with hysteresis control, automatic Xon/Xoff and special character software flow control,
programmable transmit and receive FIFO trigger levels, FIFO level counters, infrared encoder and decoder
(IrDA ver 1.0), programmable baud rate generator with a prescaler of divide by 1 or 4, and data rate up to
3.125 Mbps. The XR16C2852 is a 5V and 3.3V device. The 2852 is fabricated with an advanced CMOS
process.

Enhanced Features

The 2852 DUART provides a solution that supports 128 bytes of transmit and receive FIFO memory, instead of
64 bytes provided in the XR16L2752 and 16 bytes in the ST16C2552. The 2852 is designed to work with high
performance data communication systems, that require fast data processing time. Increased performance is
realized in the 2852 by the larger transmit and receive FIFOs, FIFO trigger level control, FIFO level counters
and automatic flow control mechanism. This allows the external processor to handle more networking tasks
within a given time. For example, the ST16C2552 with a 16 byte FIFO, unloads 16 bytes of receive data in 1.53
ms (This example uses a character length of 11 bits, including start/stop bits at 115.2Kbps). This means the
external CPU will have to service the receive FIFO at 1.53 ms intervals. However with the 128 byte FIFO in the
2852, the data buffer will not require unloading/loading for 12.2 ms. This increases the service interval giving
the external CPU additional time for other applications and reducing the overall UART interrupt servicing time.
In addition, the programmable FIFO level trigger interrupt and automatic hardware/software flow control is
uniquely provided for maximum data throughput performance especially when operating in a multi-channel
system. The combination of the above greatly reduces the CPU's bandwidth requirement, increases
performance, and reduces power consumption.

The 2852 supports a half-duplex output direction control signaling pin, RTS# A/B, to enable and disable the
external RS-485 transceiver operation. It automatically switches the logic state of the output pin to the receive
state after the last stop-bit of the last character has been shifted out of the transmitter. After receiving, the logic
state of the output pin switches back to the transmit state when a data byte is loaded in the transmitter. The
auto RS-485 direction control pin is not activated after reset. To activate the direction control function, user has
to set FCTR Bit-3 to "1". This pin is normally high for receive state, low for transmit state.

Data Rate

The 2852 is capable of operation up to 3.125 Mbps at 5V with 16X internal sampling clock rate. The device
can operate with an external 24 MHz crystal on pins XTAL1 and XTAL2, or external clock source of up to 50
MHz on XTAL1 pin. With a typical crystal of 14.7456 MHz and through a software option, the user can set the
prescaler bit for data rates of up to 921.6 Kbps.

The rich feature set of the 2852 is available through the internal registers. Automatic hardware/software flow
control, selectable transmit and receive FIFO trigger levels, selectable TX and RX baud rates, infrared
encoder/decoder interface, modem interface controls, and a sleep mode are all standard features.

Following a power on reset or an external reset, the 2852 is software compatible with previous generation of
UARTs, 16C2552 and 16L2752.

                                             6
xr                                                                                    XR16C2852
                               2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

2.0 FUNCTIONAL DESCRIPTIONS

2.1 CPU Interface

The CPU interface is 8 data bits wide with 3 address lines and control signals to execute data bus read and
write transactions. The 2852 data interface supports the Intel compatible types of CPUs and it is compatible to
the industry standard 16C550 UART. No clock (oscillator nor external clock) is required to operate a data bus
transaction. Each bus cycle is asynchronous using CHSEL, CS#, IOR# and IOW# signals. Both UART
channels share the same data bus for host operations. The data bus interconnections are shown in Figure 3.

            FIGURE 3. XR16C2852 DATA BUS INTERCONNECTIONS

                           D0     D0                    VCC       VCC
                           D1     D1                                  Serial Interface of
                           D2     D2                    TXA            RS-232, RS-485
                           D3     D3
                           D4     D4                    RXA           Serial Interface of
                           D5     D5                                   RS-232, RS-485
                           D6     D6                    DTRA#
                           D7     D7
                                               UART     RTSA#
                           A0      A0        Channel A
                           A1      A1                   CTSA#
                           A2
                                   A2                   DSRA#
                        IOR#
                       IOW#       IOR#                  CDA#

               UART_CS#           IOW#                      RIA#
            UART_CHSEL                                  (OP2A#)

               UART_INTA                     (BAUDOUTA#)
               UART_INTB
                                  CS#          UART        TXB
                  TXRDYA#         CHSEL      Channel B     RXB
                (RXRDYA#)                               DTRB#
                                  INTA                  RTSB#
                  TXRDYB#         INTB                  CTSB#
                (RXRDYB#)
                                  TXRDYA#             DSRB#
                                  (RXRDYA#)            CDB#
                                  TXRDYB#                RIB#
                                  (RXRDYB#)
                                                     (OP2B#)
                                             (BAUDOUTB#)

            UART_RESET            RESET                 GND

                                                                  2750int

            Pins in parentheses become available through the MF# pin. MF# A/B becomes RXRDY# A/B when AFR[2:1] = '10'. MF# A/B becomes OP2# A/B
            when AFR[2:1] = '00'. MF# A/B becomes BAUDOUT# A/B when AFR[1:0] = '01'.

.

2.2 Device Reset

The RESET input resets the internal registers and the serial interface outputs in both channels to their default
state (see Table 16 on page 38). An active high pulse of longer than 40 ns duration will be required to activate
the reset function in the device.

2.3 Device Identification and Revision

The XR16C2852 provides a Device Identification code and a Device Revision code to distinguish the part from
other devices and revisions. To read the identification code from the part, it is required to set the baud rate
generator registers DLL and DLM both to 0x00. Now reading the content of the DLM will provide 0x12 for the
XR16C2852 and reading the content of DLL will provide the revision of the part; for example, a reading of 0x01
means revision A.

2.4 Channel A and B Selection

The UART provides the user with the capability to bi-directionally transfer information between an external
CPU and an external serial communication device. A logic 0 on chip select pin (CS#) allows the user to select
the UART and then using the channel select (CHSEL) pin, the user can select channel A or B to configure,
send transmit data and/or unload receive data to/from the UART. Individual channel select functions are shown
in Table 1.

                               7
XR16C2852                                                           xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                 REV. 2.1.1

     TABLE 1: CHANNEL A AND B SELECT

CS#  CHSEL                                      FUNCTION

1    X                                          UART de-selected

0    1                                          Channel A selected

0    0                                          Channel B selected

2.5 Channel A and B Internal Registers

Each UART channel in the 2852 has a set of enhanced registers for control, monitoring and data loading and
unloading. The configuration register set is compatible to those already available in the standard single
16C550 and dual ST16C2550. These registers function as data holding registers (THR/RHR), interrupt status
and control registers (ISR/IER), a FIFO control register (FCR), receive line status and control registers (LSR/
LCR), modem status and control registers (MSR/MCR), programmable data rate (clock) divisor registers (DLL/
DLM), and a user accessible scratchpad register (SPR).

Beyond the general 16C2550 features and capabilities, the 2852 offers enhanced feature registers (AFR,
EMSR, FLVL, EFR, Xon/Xoff 1, Xon/Xoff 2, FCTR, TRG, FC) that provide automatic RTS and CTS hardware
flow control, Xon/Xoff software flow control, automatic RS-485 half-duplex direction output enable/disable,
FIFO trigger level control, FIFO level counters, and simultaneous writes to both channels. All the register
functions are discussed in full detail later in "Section 3.0, UART INTERNAL REGISTERS" on page 21.

2.6 Simultaneous Write to Channel A and B

During a write mode cycle, the setting of Alternate Function Register (AFR) bit-0 to a logic 1 will override the
CHSEL selection and allows a simultaneous write to both UART channel sections. This functional capability
allow the registers in both UART channels to be modified concurrently, saving individual channel initialization
time. Caution should be considered, however, when using this capability. Any in-process serial data transfer
may be disrupted by changing an active channel's mode.

2.7 DMA Mode

The device does not support direct memory access. The DMA Mode (a legacy term) in this document doesn't
mean "direct memory access" but refers to data block transfer operation. The DMA mode affects the state of
the RXRDY# A/B (MF# A/B becomes RXRDY# A/B output when AFR[2:1] = `10') and TXRDY# A/B output
pins. The transmit and receive FIFO trigger levels provide additional flexibility to the user for block mode
operation. The LSR bits 5-6 provide an indication when the transmitter is empty or has an empty location(s) for
more data. The user can optionally operate the transmit and receive FIFO in the DMA mode (FCR bit-3=1).
When the transmit and receive FIFO are enabled and the DMA mode is disabled (FCR bit-3 = 0), the 2852 is
placed in single-character mode for data transmit or receive operation. When DMA mode is enabled (FCR bit-
3 = 1), the user takes advantage of block mode operation by loading or unloading the FIFO in a block
sequence determined by the programmed trigger level. In this mode, the 2852 sets the TXRDY# pin when the
transmit FIFO becomes full, and sets the RXRDY# pin when the receive FIFO becomes empty. The following
table shows their behavior. Also see Figures 20 through 25.

                                             8
xr                                                                                                   XR16C2852
                                              2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

            TABLE 2: TXRDY# AND RXRDY# OUTPUTS IN FIFO AND DMA MODE

PINS          FCR BIT-0=0                        FCR BIT-0=1 (FIFO ENABLED)
            (FIFO DISABLED)

                                                 FCR BIT-3 = 0        FCR BIT-3 = 1
                                            (DMA MODE DISABLED)  (DMA MODE ENABLED)

RXRDY# A/B   LOW = 1 byte    LOW = at least 1 byte in FIFO       HIGH to LOW transition when FIFO reaches the
            HIGH = no data   HIGH = FIFO empty                   trigger level, or timeout occurs.

                                                                 LOW to HIGH transition when FIFO empties.

TXRDY# A/B LOW = THR empty LOW = FIFO empty                      LOW = FIFO has at least 1 empty location

            HIGH = byte in THR HIGH = at least 1 byte in FIFO HIGH = FIFO is full

2.8 INTA and INTB Ouputs

The INTA and INTB interrupt output changes according to the operating mode and enahnced features setup.
Table 3 and 4 summarize the operating behavior for the transmitter and receiver. Also see Figures 20
through 25.

                 TABLE 3: INTA AND INTB PINS OPERATION FOR TRANSMITTER

            Auto RS485        FCR BIT-0 = 0                       FCR BIT-0 = 1
                Mode         (FIFO DISABLED)                     (FIFO ENABLED)

INTA/B Pin  NO          LOW = a byte in THR      LOW = FIFO above trigger level

                        HIGH = THR empty         HIGH = FIFO below trigger level or FIFO empty

INTA/B Pin  YES         LOW = a byte in THR      LOW = FIFO above trigger level

                        HIGH = transmitter empty HIGH = FIFO below trigger level or transmitter empty

                 TABLE 4: INTA AND INTB PIN OPERATION FOR RECEIVER

                             FCR BIT-0 = 0                                         FCR BIT-0 = 1
                           (FIFO DISABLED)                                        (FIFO ENABLED)

INTA/B Pin LOW = no data                    LOW = FIFO below trigger level
                  HIGH = 1 byte             HIGH = FIFO above trigger level

2.9 Crystal Oscillator or External Clock Input

The 2852 includes an on-chip oscillator (XTAL1 and XTAL2) to produce a clock for both UART sections in the
device. The CPU data bus does not require this clock for bus operation. The crystal oscillator provides a
system clock to the Baud Rate Generators (BRG) section found in each of the UART. XTAL1 is the input to the
oscillator or external clock buffer input with XTAL2 pin being the output. For programming details, see
"Programmable Baud Rate Generator."

                                              9
XR16C2852                                                                            xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                  REV. 2.1.1
                                           FIGURE 4. TYPICAL OSCILLATOR CONNECTIONS

XTAL1             XTAL2

                R2                   R1
          500  - 1                0-120

                                  (Optional)

                              Y1  1.8432 MHz
                                       to

                                  24 MHz

   C1                         C2
22-47 pF
          22-47 pF

The on-chip oscillator is designed to use an industry standard microprocessor crystal (parallel resonant,
fundamental frequency with 10-22 pF capacitance load, ESR of 20-120 ohms and 100ppm frequency
tolerance) connected externally between the XTAL1 and XTAL2 pins (see Figure 4). Alternatively, an external
clock can be connected to the XTAL1 pin to clock the internal baud rate generator for standard or custom rates.
Typical oscillator connections are shown in Figure 4. For further reading on oscillator circuit please see
application note DAN108 on EXAR's web site.

2.10 Programmable Baud Rate Generator

A single Baud Rate Generator (BRG) is provided for the transmitter and receiver, allowing independent TX/RX
channel control. The programmable Baud Rate Generator is capable of operating with a crystal frequency of
up to 24 MHz. However, with an external clock input on XTAL1 pin and a 2K ohms pull-up resistor on XTAL2
pin (as shown in Figure 5) it can extend its operation up to 50 MHz (3.125 Mbps serial data rate) at room
temperature and 5.0V.

FIGURE 5. EXTERNAL CLOCK CONNECTION FOR EXTENDED DATA RATE

          External Clock          XTAL1
                                  XTAL2
vcc

gnd

                         VCC
                      R1
                      2K

Each UART also has their own prescaler along with the BRG. The prescaler is controlled by a software bit in
the MCR register. The MCR register bit-7 sets the prescaler to divide the input crystal or external clock by 1 or
4. The clock output of the prescaler goes to the BRG. The BRG further divides this clock by a programmable

                                                                        10
xr                                                                                                      XR16C2852
                                                 2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

divisor between 1 and (216 -1) to obtain a 16X sampling rate clock of the serial data rate. The sampling rate
clock is used by the transmitter for data bit shifting and receiver for data sampling.

        FIGURE 6. BAUD RATE GENERATOR AND PRESCALER

             XTAL1         Crystal   Prescaler                 DLL and DLM         16X
             XTAL2          Osc/    Divide by 1                   Registers    Sampling
                           Buffer                                            Rate Clock to
                                     Prescaler   MCR Bit-7=0                  Transmitter
                                    Divide by 4     (default)

                                                               Baud Rate
                                                               Generator

                                                                   Logic

                                                 MCR Bit-7=1

Programming the Baud Rate Generator Registers DLM and DLL provides the capability of selecting the
operating data rate. Table 5 shows the standard data rates available with a 14.7456 MHz crystal or external
clock at 16X sampling rate clock rate. When using a non-standard data rate crystal or external clock, the
divisor value can be calculated for DLL/DLM with the following equation.

             divisor (decimal) = (XTAL1 clock frequency / prescaler) / (serial data rate x 16)

        TABLE 5: TYPICAL DATA RATES WITH A 14.7456 MHZ CRYSTAL OR EXTERNAL CLOCK

OUTPUT Data Rate OUTPUT Data Rate                                     DLM           DLL         DATA RATE
             MCR Bit-7=0 DIVISOR FOR 16x DIVISOR FOR 16x           PROGRAM      PROGRAM         ERROR (%)
MCR Bit-7=1                         Clock (Decimal) Clock (HEX)  VALUE (HEX)  VALUE (HEX)
                                                                                                      0
                    (DEFAULT)                                           09           00               0
                                                                        01           80               0
100                 400             2304         900                    00           C0               0
                                                                        00           60               0
600                 2400            384          180                    00           30               0
                                                                        00           18               0
1200                4800            192          C0                     00           0C               0
                                                                        00           06               0
2400                9600            96           60                     00           04               0
                                                                        00           02               0
4800                19.2k           48           30                     00           01

9600                38.4k           24           18

19.2k               76.8k           12           0C

38.4k               153.6k          6            06

57.6k               230.4k          4            04

115.2k              460.8k          2            02

230.4k              921.6k          1            01

2.11 Transmitter

The transmitter section comprises of an 8-bit Transmit Shift Register (TSR) and 128 bytes of FIFO which
includes a byte-wide Transmit Holding Register (THR). TSR shifts out every data bit with the 16X internal
clock. A bit time is 16 clock periods. The transmitter sends the start-bit followed by the number of data bits,
inserts the proper parity-bit if enabled, and adds the stop-bit(s). The status of the FIFO and TSR are reported in
the Line Status Register (LSR bit-5 and bit-6).

                                          11
XR16C2852                                                                       xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                             REV. 2.1.1

2.11.1 Transmit Holding Register (THR) - Write Only

The transmit holding register is an 8-bit register providing a data interface to the host processor. The host
writes transmit data byte to the THR to be converted into a serial data stream including start-bit, data bits,
parity-bit and stop-bit(s). The least-significant-bit (Bit-0) becomes first data bit to go out. The THR is the input
register to the transmit FIFO of 128 bytes when FIFO operation is enabled by FCR bit-0. Every time a write
operation is made to the THR, the FIFO data pointer is automatically bumped to the next sequential data
location.

2.11.2 Transmitter Operation in non-FIFO Mode

The host loads transmit data to THR one character at a time. The THR empty flag (LSR bit-5) is set when the
data byte is transferred to TSR. THR flag can generate a transmit empty interrupt (ISR bit-1) when it is enabled
by IER bit-1. The TSR flag (LSR bit-6) is set when TSR becomes completely empty.

FIGURE 7. TRANSMITTER OPERATION IN NON-FIFO MODE

       Data  Transmit
       Byte  Holding
             Register
              (THR)                               THR Interrupt (ISR bit-1)
                                                    Enabled by IER bit-1

16X          Transmit Shift Register (TSR)        M                          L
Clock
                                                  S                          S

                                                  B                          B

                                                                             TXNOFIFO1

2.11.3 Transmitter Operation in FIFO Mode

The host may fill the transmit FIFO with up to 128 bytes of transmit data. The THR empty flag (LSR bit-5) is set
whenever the FIFO is empty. The THR empty flag can generate a transmit empty interrupt (ISR bit-1) when the
amount of data in the FIFO falls below its programmed trigger level. The transmit empty interrupt is enabled by
IER bit-1. The TSR flag (LSR bit-6) is set when TSR/FIFO becomes empty.

                                             12
xr                                                                                                         XR16C2852
                                                    2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

FIGURE 8. TRANSMITTER OPERATION IN FIFO AND FLOW CONTROL MODE

                                          Transmit  Transmit                      THR Interrupt (ISR bit-1) falls
                                         Data Byte    FIFO                        below the programmed Trigger
                                                                                  Level and then when becomes
            Auto CTS Flow Control (CTS# pin)                                      empty. FIFO is Enabled by FCR
             Flow Control Characters                                              bit-0=1
            (Xoff1/2 and Xon1/2 Reg.
            Auto Software Flow Control

            16X Clock                               Transmit Data Shift Register
                                                                    (TSR)

                                                                                  T XF IF O 1

2.12 Receiver

The receiver section contains an 8-bit Receive Shift Register (RSR) and 128 bytes of FIFO which includes a
byte-wide Receive Holding Register (RHR). The RSR uses the 16X for timing. It verifies and validates every bit
on the incoming character in the middle of each data bit. On the falling edge of a start or false start bit, an
internal receiver counter starts counting at the 16X. After 8 clocks the start bit period should be at the center of
the start bit. At this time the start bit is sampled and if it is still a logic 0 it is validated. Evaluating the start bit in
this manner prevents the receiver from assembling a false character. The rest of the data bits and stop bits are
sampled and validated in this same manner to prevent false framing. If there were any error(s), they are
reported in the LSR register bits 2-4. Upon unloading the receive data byte from RHR, the receive FIFO pointer
is bumped and the error tags are immediately updated to reflect the status of the data byte in RHR register.
RHR can generate a receive data ready interrupt upon receiving a character or delay until it reaches the FIFO
trigger level. Furthermore, data delivery to the host is guaranteed by a receive data ready time-out interrupt
when data is not received for 4 word lengths as defined by LCR[1:0] plus 12 bits time. This is equivalent to 3.7-
4.6 character times. The RHR interrupt is enabled by IER bit-0.

2.12.1 Receive Holding Register (RHR) - Read-Only

The Receive Holding Register is an 8-bit register that holds a receive data byte from the Receive Shift
Register. It provides the receive data interface to the host processor. The RHR register is part of the receive
FIFO of 128 bytes by 11-bits wide, the 3 extra bits are for the 3 error tags to be reported in LSR register. When
the FIFO is enabled by FCR bit-0, the RHR contains the first data character received by the FIFO. After the
RHR is read, the next character byte is loaded into the RHR and the errors associated with the current data
byte are immediately updated in the LSR bits 2-4.

                                                    13
XR16C2852                                                                                            xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                                 REV. 2.1.1
FIGURE 9. RECEIVER OPERATION IN NON-FIFO MODE
                                                                                         Receive Data Characters
16X Clock

                                         Receive Data Shift Data Bit

                                                   Register (RSR)            Validation

Receive                                   Error             Receive Data     RHR Interrupt (ISR bit-2)
Data Byte                                Tags in           Holding Register
and Errors                               LSR bits                                                                      RXFIFO1
                                                                  (RHR)
                                            4:2

FIGURE 10. RECEIVER OPERATION IN FIFO AND AUTO RTS FLOW CONTROL MODE

        16X Clock                      Receive Data Shift   Data Bit                     Receive Data Characters
                                         Register (RSR)    Validation
   128 bytes by 11-bit
           wide FIFO    Error Tags              Receive          Example:
                           (128-sets)          Data FIFO          - RX FIFO trigger level selected at 16 bytes
Receive Data
Byte and Errors         Error Tags in            Receive                            (See Note Below)
                           LSR bits 4:2            Data
                                                           Data falls to 8 RTS# re-asserts when data falls below the flow
                                                                                control trigger level to restart remote transmitter.
                                                                                Enable by EFR bit-6=1, MCR bit-2.

                                                           FIFO Trigger=16 RHR Interrupt (ISR bit-2) programmed for
                                                                                  desired FIFO trigger level.
                                                                                  FIFO is Enabled by FCR bit-0=1

                                                           Data fills to 24 RTS# de-asserts when data fills above the flow
                                                                                control trigger level to suspend remote transmitter.
                                                                                Enable by EFR bit-6=1, MCR bit-2.

                                                                                                                                RXFIFO1

NOTE: Table-B selected as Trigger Table for Figure 10 (Table 10 on page 27).

                                                           14
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

2.13 Auto RTS (Hardware) Flow Control

Automatic RTS hardware flow control is used to prevent data overrun to the local receiver FIFO. The RTS#
output is used to request remote unit to suspend/resume data transmission. The auto RTS flow control
features is enabled to fit specific application requirement (see Figure 11):

Enable auto RTS flow control using EFR bit-6.
The auto RTS function must be started by asserting RTS output pin (MCR bit-1 to logic 1 after it is enabled).

With the Auto RTS function enabled, the RTS# output pin will not be de-asserted (logic 1) when the receive
FIFO reaches the programmed trigger level, but will be de-asserted when the FIFO reaches the next trigger
level (See Table 10). The RTS# output pin will be asserted again after the FIFO is unloaded to the next trigger
level below the programmed trigger level. However, even under these conditions, the 2852 will continue to
accept data until the receive FIFO is full if the remote UART transmitter continues to send data.

Enable RTS interrupt through IER bit-6 (after setting EFR bit-4). The UART issues an interrupt when the

  RTS# pin is de-asserted (LOW) during Auto RTS flow control mode: ISR bit-5 will be set to logic 1.

2.14 Auto RTS Hysteresis

The 2852 has a new feature that provides flow control trigger hysteresis while maintaining compatibility with
the XR16C850, ST16C650A and ST16C550 family of UARTs. With the Auto RTS function enabled, an
interrupt is generated when the receive FIFO reaches the programmed RX trigger level. The RTS# pin will not
be forced HIGH (RTS off) until the receive FIFO reaches the upper limit of the hysteresis level. The RTS# pin
will return LOW after the RX FIFO is unloaded to the lower limit of the hysteresis level. Under the above
described conditions, the 2852 will continue to accept data until the receive FIFO gets full. The Auto RTS
function is initiated when the RTS# output pin is asserted LOW (RTS On). Table 13 shows the complete
details for the Auto RTS# Hysteresis levels. Please note that this table is for programmable trigger levels only
(Table D). The hysteresis values for Tables A-C are the next higher and next lower trigger levels in the
corresponding table.

2.15 Auto CTS Flow Control

Automatic CTS flow control is used to prevent data overrun to the remote receiver FIFO. The CTS# input is
monitored to suspend/restart the local transmitter. The auto CTS flow control feature is selected to fit specific
application requirement (see Figure 11):

Enable auto CTS flow control using EFR bit-7.

With the Auto CTS function enabled, the UART will suspend transmission as soon as the stop bit of the
character in the Transmit Shift Register has been shifted out. Transmission is resumed after the CTS# input is
re-asserted (logic 0), indicating more data may be sent.

Enable CTS interrupt through IER bit-7 (after setting EFR bit-4). The UART issues an interrupt when the

  CTS# pin is de-asserted (logic 1) during Auto CTS flow control mode: ISR bit-5 will be set to 1.

            15
XR16C2852                                                                              xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                    REV. 2.1.1

FIGURE 11. AUTO RTS AND CTS FLOW CONTROL OPERATION

   Local UART                   RXA                   TXB              Remote UART
      UARTA                                                               UARTB

Receiver FIFO                                                            Transmitter
Trigger Reached

  Auto RTS                      RTSA#                 CTSB#               Auto CTS
Trigger Level                   TXA                    RXB                  Monitor

Transmitter                                                            Receiver FIFO
                                                                       Trigger Reached

Auto CTS                        CTSA#                 RTSB#              Auto RTS
Monitor                                                               Trigger Level

RTSA#      Assert RTS# to Begin                 OFF         10 ON
CTSB#            Transmission                8 OFF

   TXB      1
                          ON

                  2                       7

                                ON                           11        ON

                     3

            Data Starts                      6 Suspend Restart
                             4                                      9

RXA FIFO

            Receive    RX FIFO         5  RTS High    RTS Low                    RX FIFO
                     Trigger Level        Threshold   Threshold        12 Trigger Level
    INTA    Data
(RXA FIFO

Interrupt)

                                                                                      RTSCTS1

The local UART (UARTA) starts data transfer by asserting RTSA# (1). RTSA# is normally connected to CTSB# (2) of

remote UART (UARTB). CTSB# allows its transmitter to send data (3). TXB data arrives and fills UARTA receive FIFO
(4). When RXA data fills up to its receive FIFO trigger level, UARTA activates its RXA data ready interrupt (5) and con-
tinues to receive and put data into its FIFO. If interrupt service latency is long and data is not being unloaded, UARTA
monitors its receive data fill level to match the upper threshold of RTS delay and de-assert RTSA# (6). CTSB# follows
(7) and request UARTB transmitter to suspend data transfer. UARTB stops or finishes sending the data bits in its trans-
mit shift register (8). When receive FIFO data in UARTA is unloaded to match the lower threshold of RTS delay (9),
UARTA re-asserts RTSA# (10), CTSB# recognizes the change (11) and restarts its transmitter and data flow again until
next receive FIFO trigger (12). This same event applies to the reverse direction when UARTA sends data to UARTB
with RTSB# and CTSA# controlling the data flow.

                                             16
xr                                                                                          XR16C2852
                                     2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

2.16 Auto Xon/Xoff (Software) Flow Control

When software flow control is enabled (See Table 15), the 2852 compares one or two sequential receive data
characters with the programmed Xon or Xoff-1,2 character value(s). If receive character(s) (RX) match the
programmed values, the 2852 will halt transmission (TX) as soon as the current character has completed
transmission. When a match occurs, the Xoff (if enabled via IER bit-5) flag will be set and the interrupt output
pin will be activated. Following a suspension due to a match of the Xoff character, the 2852 will monitor the
receive data stream for a match to the Xon-1,2 character. If a match is found, the 2852 will resume operation
and clear the flags (ISR bit-4).

Reset initially sets the contents of the Xon/Xoff 8-bit flow control registers to a logic 0. Following reset the user
can write any Xon/Xoff value desired for software flow control. Different conditions can be set to detect Xon/
Xoff characters (See Table 15) and suspend/resume transmissions. When double 8-bit Xon/Xoff characters are
selected, the 2852 compares two consecutive receive characters with two software flow control 8-bit values
(Xon1, Xon2, Xoff1, Xoff2) and controls TX transmissions accordingly. Under the above described flow control
mechanisms, flow control characters are not placed (stacked) in the user accessible RX data buffer or FIFO.

In the event that the receive buffer is overfilling and flow control needs to be executed, the 2852 automatically
sends an Xoff message (when enabled) via the serial TX output to the remote modem. The 2852 sends the
Xoff-1,2 characters two character times (= time taken to send two characters at the programmed baud rate)
after the receive FIFO crosses the programmed trigger level (for all trigger tables A-D). To clear this condition,
the 2852 will transmit the programmed Xon-1,2 characters as soon as receive FIFO is less than one trigger
level below the programmed trigger level (for Trigger Tables A, B, and C) or when receive FIFO is less than the
trigger level minus the hysteresis value (for Trigger Table D). This hysteresis value is the same as the Auto
RTS Hysteresis value in Table 13. Table 6 below explains this when Trigger Table-B (See Table 10) is
selected.

            TABLE 6: AUTO XON/XOFF (SOFTWARE) FLOW CONTROL

RX TRIGGER LEVEL INT PIN ACTIVATION  XOFF CHARACTER(S) SENT    XON CHARACTER(S) SENT
                                      (CHARACTERS IN RX FIFO)  (CHARACTERS IN RX FIFO)

8           8                            8*                    0

16          16                           16*                   8

24          24                           24*                   16

28          28                           28*                   24

* After the trigger level is reached, an xoff character is sent after a short span of time (= time required to send 2
characters); for example, after 2.083ms has elapsed for 9600 baud and 10-bit word length setting.

2.17 Special Character Detect

A special character detect feature is provided to detect an 8-bit character when bit-5 is set in the Enhanced
Feature Register (EFR). When this character (Xoff2) is detected, it will be placed in the FIFO along with normal
incoming RX data.

The 2852 compares each incoming receive character with Xoff-2 data. If a match exists, the received data will
be transferred to FIFO and ISR bit-4 will be set to indicate detection of special character. Although the Internal
Register Table shows Xon, Xoff Registers with eight bits of character information, the actual number of bits is
dependent on the programmed word length. Line Control Register (LCR) bits 0-1 defines the number of
character bits, i.e., either 5 bits, 6 bits, 7 bits, or 8 bits. The word length selected by LCR bits 0-1 also
determines the number of bits that will be used for the special character comparison. Bit-0 in the Xon, Xoff
Registers corresponds with the LSB bit for the receive character.

2.18 Auto RS485 Half-duplex Control

The auto RS485 half-duplex direction control changes the behavior of the transmitter when enabled by FCTR
bit-3. It de-asserts RTS# output (HIGH) following the last stop bit of the last character that has been
transmitted. This helps in turning around the transceiver to receive the remote station's response. When the

                                     17
XR16C2852                                                                                               xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                     REV. 2.1.1

host is ready to transmit next polling data packet again, it only has to load data bytes to the transmit FIFO. The
transmitter automatically re-asserts RTS# output (LOW) prior sending the data.

2.19 Infrared Mode

The 2852 UART includes the infrared encoder and decoder compatible to the IrDA (Infrared Data Association)
version 1.0. The IrDA 1.0 standard that stipulates the infrared encoder sends out a 3/16 of a bit wide HIGH-
pulse for each "0" bit in the transmit data stream. This signal encoding reduces the on-time of the infrared LED,
hence reduces the power consumption. See Figure 12 below.

The infrared encoder and decoder are enabled by setting MCR register bit-6 to a `1'. When the infrared feature
is enabled, the transmit data output, TX, idles at logic zero level. Likewise, the RX input assumes an idle level
of logic zero from a reset and power up, see Figure 12.

Typically, the wireless infrared decoder receives the input pulse from the infrared sensing diode on the RX pin.
Each time it senses a light pulse, it returns a logic 1 to the data bit stream. However, this is not true with some
infrared modules on the market which indicate a logic 0 by a light pulse. So the 2852 has a provision to invert
the input polarity to accomodate this. In this case user can enable FCTR bit-2 to invert the input signal.

FIGURE 12. INFRARED TRANSMIT DATA ENCODING AND RECEIVE DATA DECODING

                                                Character
                                                 Data Bits
      TX Data 0 1 0 1 0 0 1 1 0 1
          Start
                                                                          Stop

Transmit                                                    1/2 Bit Time
IR Pulse
(TX Pin)                                                             IrEncoder-1

          Bit Time                           3/16 Bit Time

Receive   Bit Time
IR Pulse      1/16 Clock Delay
(RX pin)
           0 1 0 1 0 0 11 0 1
RX Data                           Data Bits
                                   Character

                                                                                            IRdecoder-
          Start
                                                                    Stop

                                             18
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

2.20 Sleep Mode with Auto Wake-Up

The 2852 supports low voltage system designs, hence, a sleep mode is included to reduce its power
consumption when the chip is not actively used.
All of these conditions must be satisfied for the 2852 to enter sleep mode:

      no interrupts pending for both channels of the 2852 (ISR bit-0 = 1)

      sleep mode of both channels are enabled (IER bit-4 = 1)
      modem inputs are not toggling (MSR bits 0-3 = 0)
      RX input pin of both channels are idling at a logic 1

The 2852 stops its crystal oscillator to conserve power in the sleep mode. User can check the XTAL2 pin for
no clock output as an indication that the device has entered the sleep mode.
The 2852 resumes normal operation by any of the following:

      a receive data start bit transition (HIGH to LOW)

      a data byte is loaded to the transmitter, THR or FIFO
      a change of logic state on any of the modem or general purpose serial inputs: CTS#, DSR#, CD#, RI#
If the 2852 is awakened by any one of the above conditions, it will return to the sleep mode automatically after
all interrupting conditions have been serviced and cleared. If the 2852 is awakened by the modem inputs, a
read to the MSR is required to reset the modem inputs. In any case, the sleep mode will not be entered while
an interrupt is pending from channel A or B. The 2852 will stay in the sleep mode of operation until it is disabled
by setting IER bit-4 to a logic 0.

If the address lines, data bus lines, IOW#, IOR#, CHSEL, CS#, and modem input lines remain steady when the
2852 is in sleep mode, the maximum current will be in the microamp range as specified in the DC Electrical
Characteristics on page 39. If the input lines are floating or are toggling while the 2852 is in sleep mode, the
current can be up to 100 times more. If any of those signals are toggling or floating, then an external buffer
would be required to keep the address, data and control lines steady to achieve the low current.

A word of caution: owing to the starting up delay of the crystal oscillator after waking up from sleep mode, the
first few receive characters may be lost. The number of characters lost during the restart also depends on your
operating data rate. More characters are lost when operating at higher data rate. Also, it is important to keep
RX A/B inputs idling HIGH or "marking" condition during sleep mode to avoid receiving a "break" condition
upon the restart. This may occur when the external interface transceivers (RS-232, RS-485 or another type)
are also put to sleep mode and cannot maintain the "marking" condition. To avoid this, the designer can use a
47k-100k ohm pull-up resistor on the RXA and RXB pins.

            19
XR16C2852                                                                                          xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                REV. 2.1.1

2.21 Internal Loopback

The 2852 UART provides an internal loopback capability for system diagnostic purposes. The internal
loopback mode is enabled by setting MCR register bit-4 to logic 1. All regular UART functions operate normally.
Figure 13 shows how the modem port signals are re-configured. Transmit data from the transmit shift register
output is internally routed to the receive shift register input allowing the system to receive the same data that it
was sending. The TX pin is held HIGH or mark condition while RTS# and DTR# are de-asserted, and CTS#,
DSR# CD# and RI# inputs are ignored. Caution: the RX input must be held HIGH during loopback test else
upon exiting the loopback test the UART may detect and report a false "break" signal.

FIGURE 13. INTERNAL LOOP BACK IN CHANNELS A AND B

                                                                               VCC

Transmit Shift Register                                                               TXA/TXB
       (THR/FIFO)
                                                                                      RXA/RXB
                                                                     MCR bit-4=1      RTSA#/RTSB#
                                                                                      CTSA#/CTSB
Internal Data Bus Lines and Control SignalsReceive Shift Register                     DTRA#/DTRB#
                              Modem / General Purpose Control Logic(RHR/FIFO)         DSRA#/DSRB#
                                                                                      RIA#/RIB#
                                                                               VCC    CDA#/CDB#

                                                                     RTS#

                                                                     CTS#
                                                                                 VCC

                                                                     DTR#

                                                                     DSR#  OP1#
                                                                     RI#   OP2#
                                                                     CD#

                                                                           20
xr                                                                                                            XR16C2852
                                                       2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

3.0 UART INTERNAL REGISTERS

Each of the UART channel in the 2852 has its own set of configuration registers selected by address lines A0,
A1 and A2 with CS# and CHSEL selecting the channel. The complete register set is shown in Table 7 and
Table 8.

            TABLE 7: UART CHANNEL A AND B UART INTERNAL REGISTERS

A2,A1,A0 ADDRESSES  REGISTER                                  READ/WRITE  COMMENTS

                    16C550 COMPATIBLE REGISTERS

0 00                RHR - Receive Holding Register            Read-only   LCR[7] = 0
                    THR - Transmit Holding Register           Write-only

0 00                DLL - Div Latch Low Byte                  Read/Write  LCR[7] = 1
0 01                DLM - Div Latch High Byte                 Read/Write  LCR  0xBF
0 10                AFR - Alternate Function Register         Read/Write

0 00                DREV - Device Revision Code               Read-only   DLL, DLM = 0x00
0 01                DVID - Device Identification Code         Read-only       LCR[7] = 1
                                                                             LCR  0xBF

0 01                IER - Interrupt Enable Register           Read/Write  LCR[7] = 0
0 10
                    ISR - Interrupt Status Register           Read-only
                    FCR - FIFO Control Register               Write-only

0 11                LCR - Line Control Register               Read/Write

1 00                MCR - Modem Control Register              Read/Write

1 01                LSR - Line Status Register                Read-only
                    Reserved                                  Write-only
                                                                          LCR[7] = 0

1 10                MSR - Modem Status Register               Read-only
                    Reserved                                  Write-only

1 11                SPR - Scratch Pad Register                Read/Write  LCR[7] = 0
                                                                          FCTR[6] = 0

1 11                FLVL - TX/RX FIFO Level Counter Register  Read-only   LCR[7] = 0
1 11                EMSR - Enhanced Mode Select Register      Write-only  FCTR[6] = 1

                    ENHANCED REGISTERS

0 00                TRG - TX/RX FIFO Trigger Level Register   Write-only
                    FC - TX/RX FIFO Level Counter Register    Read-only

0 01                FCTR - Feature Control Reg                Read/Write

0 10                EFR - Enhanced Function Reg               Read/Write  LCR = 0xBF
1 00                Xon-1 - Xoff Character 1                  Read/Write

1 01                Xon-2 - Xoff Character 2                  Read/Write

1 10                Xoff-1 - Xon Character 1                  Read/Write

1 11                Xoff-2 - Xon Character 2                  Read/Write

                                                     21
XR16C2852                                                                                xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                      REV. 2.1.1

.

   TABLE 8: INTERNAL REGISTERS DESCRIPTION. SHADED BITS ARE ENABLED WHEN EFR BIT-4=1

   ADDRESS REG READ/  BIT-7  BIT-6     BIT-5       BIT-4          BIT-3 BIT-2 BIT-1 BIT-0 COMMENT
    A2-A0 NAME WRITE

                             16C550 Compatible Registers

   0 0 0 RHR RD Bit-7 Bit-6 Bit-5 Bit-4                           Bit-3 Bit-2 Bit-1 Bit-0

   0 0 0 THR WR Bit-7 Bit-6 Bit-5 Bit-4                           Bit-3 Bit-2 Bit-1 Bit-0

   001  IER RD/WR 0/         0/        0/              0/         Modem RX Line TX       RX

                      CTS Int. RTS Int. Xoff Int.  Sleep          Stat. Int. Stat. Empty Data
                      Enable Enable Enable         Mode
                                                   Enable         Enable Int.     Int    Int.

                                                                           Enable Enable Enable

   0 1 0 ISR RD FIFOs FIFOs            0/              0/         INT      INT INT INT LCR[7] = 0

                      Enabled Enabled  INT             INT        Source Source Source Source

                                       Source Source              Bit-3 Bit-2 Bit-1 Bit-0

                                       Bit-5 Bit-4

   010  FCR  WR RXFIFO RXFIFO 0/                       0/         DMA      TX     RX FIFOs

                      Trigger Trigger                             Mode     FIFO FIFO Enable
                                                TXFIFO TXFIFO     Enable   Reset Reset
                                                 Trigger Trigger

   011  LCR RD/WR Divisor Set TX Set Par- Even                    Parity   Stop    Word Word
   100                                                            Enable   Bits   Length Length
                      Enable Break     ity         Parity
                                                                                   Bit-1 Bit-0

        MCR RD/WR       0/       0/        0/      Internal        OP2#     Rsvd RTS# DTR#
                                       XonAny      Lopback        Output
                      BRG    IR Mode                Enable        Control  (OP1#) Output Output
                      Pres-  ENable                                                    Control Control
                      caler

   1 0 1 LSR RD RX FIFO THR & THR                      RX RX Fram- RX             RX     RX LCR[7] = 0

                      Global TSR Empty Break ing Error Parity Over- Data

                      Error Empty                                          Error run Ready

                                                                                  Error

   110  MSR RD        CD#     RI#      DSR#        CTS#           Delta    Delta Delta Delta
   111                Input  Input     Input       Input          CD#       RI# DSR# CTS#
                                                                  Bit-3
        SPR RD/WR Bit-7      Bit-6     Bit-5       Bit-4                   Bit-2  Bit-1  Bit-0          LCR[7] = 0
                                                                  Rsvd
                                                                                                        FCTR bit-
                                                                  Bit-3                                     6=0

   1 1 1 EMSR WR Rsvd        Rsvd      Auto        Auto                    Rsvd   Rx/Tx  Rx/Tx
                             Bit-6     RTS         RTS                     Bit-2  FIFO   FIFO
                                       Hyst.       Hyst.                          Count  Count          LCR[7] = 0
                                       bit-3       bit-2
                                                                                  Bit-1  Bit-0          FCTR bit-
                                       Bit-5       Bit-4                                                    6=1

   1 1 1 FLVL RD Bit-7

                                                   22
xr                                                                                                       XR16C2852
                                                  2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

TABLE 8: INTERNAL REGISTERS DESCRIPTION. SHADED BITS ARE ENABLED WHEN EFR BIT-4=1

ADDRESS REG READ/  BIT-7         BIT-6   BIT-5    BIT-4       BIT-3 BIT-2 BIT-1 BIT-0 COMMENT
A2-A0 NAME WRITE

                                 Baud Rate Generator Divisor

000  DLL RD/WR Bit-7             Bit-6   Bit-5    Bit-4       Bit-3      Bit-2 Bit-1 Bit-0
001  DLM RD/WR Bit-7             Bit-6   Bit-5    Bit-4       Bit-3
010  AFR RD/WR Rsvd              Rsvd    Rsvd     Rsvd        Rsvd        Bit-2    Bit-1     Bit-0      LCR[7] = 1
                                                                                                        LCR  0xBF
                                 Bit-6   Bit-5    Bit-4       Bit-3      RXRDY#   Baudout#   Concur-
                                   0       0        1           0         Select    Select  rent Write

0 0 0 DREV RD      Bit-7                                                 Bit-2    Bit-1     Bit-0       LCR[7] = 1
0 0 1 DVID RD        0                                                     0        1         0         LCR  0xBF
                                                                                                         DLL=0x00
                                                                                                        DLM=0x00

                                         Enhanced Registers

0 0 0 TRG WR Bit-7 Bit-6 Bit-5 Bit-4                          Bit-3 Bit-2 Bit-1 Bit-0

000  FC     RD Bit-7 Bit-6 Bit-5 Bit-4                        Bit-3 Bit-2 Bit-1 Bit-0

001  FCTR RD/WR RX/TX SCPAD               Trig     Trig         Auto     RX IR    Auto      Auto
                              Mode Swap  Table    Table                  Input    RTS       RTS
                                         Bit-1    Bit-0        RS485      Inv.    Hyst      Hyst
                                                              Direction           Bit-1     Bit-0
                                                               Control

010  EFR    RD/WR Auto            Auto   Special   Enable     Soft-      Soft-    Soft-     Soft-
                          CTS     RTS     Char                ware       ware     ware      ware
                                 Enable  Select   IER [7:4],  Flow       Flow     Flow      Flow        LCR=0XBF
                         Enable                   ISR [5:4],  Cntl       Cntl     Cntl      Cntl
                                                  FCR[5:4],   Bit-3
                                                                         Bit-2    Bit-1     Bit-0
                                                  MCR[7:5]

1 0 0 XON1 RD/WR Bit-7 Bit-6 Bit-5 Bit-4                      Bit-3 Bit-2 Bit-1 Bit-0

1 0 1 XON2 RD/WR Bit-7 Bit-6 Bit-5 Bit-4                      Bit-3 Bit-2 Bit-1 Bit-0

1 1 0 XOFF1 RD/WR Bit-7 Bit-6 Bit-5 Bit-4                     Bit-3 Bit-2 Bit-1 Bit-0

1 1 1 XOFF2 RD/WR Bit-7 Bit-6 Bit-5 Bit-4                     Bit-3 Bit-2 Bit-1 Bit-0

4.0 INTERNAL REGISTER DESCRIPTIONS
4.1 Receive Holding Register (RHR) - Read- Only
See "Receiver" on page 13.
4.2 Transmit Holding Register (THR) - Write-Only
See "Transmitter" on page 11.
4.3 Interrupt Enable Register (IER) - Read/Write
The Interrupt Enable Register (IER) masks the interrupts from receive data ready, transmit empty, line status
and modem status registers. These interrupts are reported in the Interrupt Status Register (ISR).

                                                  23
XR16C2852                                        xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                              REV. 2.1.1

4.3.1 IER versus Receive FIFO Interrupt Mode Operation

When the receive FIFO (FCR BIT-0 = 1) and receive interrupts (IER BIT-0 = 1) are enabled, the RHR interrupts
(see ISR bits 2 and 3) status will reflect the following:

A. The receive data available interrupts are issued to the host when the FIFO has reached the programmed
     trigger level. It will be cleared when the FIFO drops below the programmed trigger level.

B. FIFO level will be reflected in the ISR register when the FIFO trigger level is reached. Both the ISR register
     status bit and the interrupt will be cleared when the FIFO drops below the trigger level.

C. The receive data ready bit (LSR BIT-0) is set as soon as a character is transferred from the shift register to
     the receive FIFO. It is reset when the FIFO is empty.

4.3.2 IER versus Receive/Transmit FIFO Polled Mode Operation

When FCR BIT-0 equals a logic 1 for FIFO enable; resetting IER bits 0-3 enables the XR16C2852 in the FIFO
polled mode of operation. Since the receiver and transmitter have separate bits in the LSR either or both can
be used in the polled mode by selecting respective transmit or receive control bit(s).

A. LSR BIT-0 indicates there is data in RHR or RX FIFO.

B. LSR BIT-1 indicates an overrun error has occurred and that data in the FIFO may not be valid.

C. LSR BIT 2-4 provides the type of receive data errors encountered for the data byte in RHR, if any.

D. LSR BIT-5 indicates THR is empty.

E. LSR BIT-6 indicates when both the transmit FIFO and TSR are empty.

F. LSR BIT-7 indicates a data error in at least one character in the RX FIFO.

IER[0]: RHR Interrupt Enable

The receive data ready interrupt will be issued when RHR has a data character in the non-FIFO mode or when
the receive FIFO has reached the programmed trigger level in the FIFO mode.

Logic 0 = Disable the receive data ready interrupt (default).
Logic 1 = Enable the receiver data ready interrupt.

IER[1]: THR Interrupt Enable

This bit enables the Transmit Ready interrupt which is issued whenever the THR becomes empty in the non-
FIFO mode or when data in the FIFO falls below the programmed trigger level in the FIFO mode. If the THR is
empty when this bit is enabled, an interrupt will be generated.

Logic 0 = Disable Transmit Ready interrupt (default).
Logic 1 = Enable Transmit Ready interrupt.

IER[2]: Receive Line Status Interrupt Enable

If any of the LSR register bits 1, 2, 3 or 4 is a logic 1, it will generate an interrupt to inform the host controller
about the error status of the current data byte in FIFO. LSR bits 1-4 generate an interrupt immediately when
the character has been received.

Logic 0 = Disable the receiver line status interrupt (default).
Logic 1 = Enable the receiver line status interrupt.

IER[3]: Modem Status Interrupt Enable

Logic 0 = Disable the modem status register interrupt (default).
Logic 1 = Enable the modem status register interrupt.

IER[4]: Sleep Mode Enable (requires EFR bit-4 = 1)

Logic 0 = Disable Sleep Mode (default).
Logic 1 = Enable Sleep Mode. See Sleep Mode section for further details.

                                             24
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

IER[5]: Xoff Interrupt Enable (requires EFR bit-4=1)

Logic 0 = Disable the software flow control, receive Xoff interrupt (default).
Logic 1 = Enable the software flow control, receive Xoff interrupt. See Software Flow Control section for

  details.

IER[6]: RTS# Output Interrupt Enable (requires EFR bit-4=1)

Logic 0 = Disable the RTS# interrupt (default).
Logic 1 = Enable the RTS# interrupt. The UART issues an interrupt when the RTS# pin makes a transition

  from LOW to HIGH.

IER[7]: CTS# Input Interrupt Enable (requires EFR bit-4=1)

Logic 0 = Disable the CTS# interrupt (default).
Logic 1 = Enable the CTS# interrupt. The UART issues an interrupt when CTS# pin makes a transition from

  LOW to HIGH.

4.4 Interrupt Status Register (ISR) - Read-Only

The UART provides multiple levels of prioritized interrupts to minimize external software interaction. The
Interrupt Status Register (ISR) provides the user with six interrupt status bits. Performing a read cycle on the
ISR will give the user the current highest pending interrupt level to be serviced, others are queued up to be
serviced next. No other interrupts are acknowledged until the pending interrupt is serviced. The Interrupt
Source Table, Table 9, shows the data values (bit 0-5) for the interrupt priority levels and the interrupt sources
associated with each of these interrupt levels.

4.4.1 Interrupt Generation:

LSR is by any of the LSR bits 1, 2, 3 and 4.
RXRDY is by RX trigger level.
RXRDY Time-out is by a 4-char plus 12 bits delay timer.
TXRDY is by TX trigger level or TX FIFO empty (or transmitter empty in auto RS-485 control).
MSR is by any of the MSR bits 0, 1, 2 and 3.
Receive Xoff/Special character is by detection of a Xoff or Special character.
CTS# is when its transmitter toggles the input pin (from low to high) during auto CTS flow control enabled by

  EFR bit-7.

RTS# is when its receiver toggles the output pin (from low to high) during auto RTS flow control enabled by

  EFR bit-6.

4.4.2 Interrupt Clearing:

LSR interrupt is cleared by a read to the LSR register (but flags and tags not cleared until character(s) that

  generated the interrupt(s) has been emptied or cleared from FIFO).

RXRDY interrupt is cleared by reading data until FIFO falls below the trigger level.
RXRDY Time-out interrupt is cleared by reading RHR.
TXRDY interrupt is cleared by a read to the ISR register or writing to THR.
MSR interrupt is cleared by a read to the MSR register.
Xoff interrupt is cleared by a read to ISR or when Xon character(s) is received.
Special character interrupt is cleared by a read to ISR or after the next character is received.
RTS# and CTS# flow control interrupts are cleared by a read to the MSR register.

            25
XR16C2852                                                                             xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                   REV. 2.1.1

]

                                        TABLE 9: INTERRUPT SOURCE AND PRIORITY LEVEL

PRIORITY        ISR REGISTER STATUS BITS                           SOURCE OF INTERRUPT

LEVEL BIT-5 BIT-4 BIT-3 BIT-2 BIT-1          BIT-0

1         0  0  0  1  1                          0 LSR (Receiver Line Status Register)

2         0  0  1  1  0                          0 RXRDY (Receive Data Time-out)

3         0  0  0  1  0                          0 RXRDY (Received Data Ready)

4         0  0  0  0  1                          0 TXRDY (Transmit Ready)

5         0  0  0  0  0                          0 MSR (Modem Status Register)

6         0  1  0  0  0                          0 RXRDY (Received Xoff or Special character)

7         1  0  0  0  0                          0 CTS#, RTS# change of state

-         0  0  0  0  0                          1 None (default)

ISR[0]: Interrupt Status

Logic 0 = An interrupt is pending and the ISR contents may be used as a pointer to the appropriate interrupt

  service routine.

Logic 1 = No interrupt pending (default condition).

ISR[5:1]: Interrupt Status

These bits indicate the source for a pending interrupt at interrupt priority levels (See Table 9). See "Section
4.4.1, Interrupt Generation:" on page 25 and "Section 4.4.2, Interrupt Clearing:" on page 25 for details.

ISR[7:6]: FIFO Enable Status

These bits are set to a logic 0 when the FIFOs are disabled. They are set to a logic 1 when the FIFOs are
enabled.

4.5 FIFO Control Register (FCR) - Write-Only

This register is used to enable the FIFOs, clear the FIFOs, set the transmit/receive FIFO trigger levels, and
select the DMA mode. The DMA, and FIFO modes are defined as follows:

FCR[0]: TX and RX FIFO Enable

Logic 0 = Disable the transmit and receive FIFO (default).
Logic 1 = Enable the transmit and receive FIFOs. This bit must be set to logic 1 when other FCR bits are

  written or they will not be programmed.

FCR[1]: RX FIFO Reset

This bit is only active when FCR bit-0 is a `1'.

Logic 0 = No receive FIFO reset (default)
Logic 1 = Reset the receive FIFO pointers and FIFO level counter logic (the receive shift register is not

  cleared or altered). This bit will return to a logic 0 after resetting the FIFO.

FCR[2]: TX FIFO Reset

This bit is only active when FCR bit-0 is a `1'.

Logic 0 = No transmit FIFO reset (default).
Logic 1 = Reset the transmit FIFO pointers and FIFO level counter logic (the transmit shift register is not

  cleared or altered). This bit will return to a logic 0 after resetting the FIFO.

                                             26
xr                                                                                               XR16C2852
                                          2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

FCR[3]: DMA Mode Select

Controls the behavior of the TXRDY# and RXRDY# pins. See DMA operation section for details.

Logic 0 = Normal Operation (default).
Logic 1 = DMA Mode.

FCR[5:4]: Transmit FIFO Trigger Select

(logic 0 = default, TX trigger level = 1)

These 2 bits set the trigger level for the transmit FIFO. The UART will issue a transmit interrupt when the
number of characters in the FIFO falls below the selected trigger level, or when it gets empty in case that the
FIFO did not get filled over the trigger level on last re-load. Table 10 below shows the selections. EFR bit-4
must be set to `1' before these bits can be accessed. Note that the receiver and the transmitter cannot use
different trigger tables. Whichever selection is made last applies to both the RX and TX side.

FCR[7:6]: Receive FIFO Trigger Select

(logic 0 = default, RX trigger level =1)

The FCTR Bits 5-4 are associated with these 2 bits. These 2 bits are used to set the trigger level for the receive
FIFO. The UART will issue a receive interrupt when the number of the characters in the FIFO crosses the
trigger level. Table 10 shows the complete selections. Note that the receiver and the transmitter cannot use
different trigger tables. Whichever selection is made last applies to both the RX and TX side.

         TABLE 10: TRANSMIT AND RECEIVE FIFO TRIGGER TABLE AND LEVEL SELECTION

TRIGGER  FCTR FCTR FCR      FCR    FCR    FCR    RECEIVE       TRANSMIT         COMPATIBILITY
TABLE   BIT-5 BIT-4 BIT-7  BIT-6  BIT-5                       TRIGGER
Table-A                                   BIT-4 TRIGGER LEVEL
Table-B                                                          LEVEL

Table-C  0  0                      0          0                1 (default) 16C550, 16C2550,

Table-D        0            0                    1 (default)                16C2552, 16C554,
                                                      4                     16C580
               0            1

               1            0                    8

               1            1                    14

         0  1                      0          0                16           16C650A

                                   0          1                8

                                   1          0                24

                                   1          1                30

               0            0                    8

               0            1                    16

               1            0                    24

               1            1                    28

         1  0                      0          0                8            16C654

                                   0          1                16

                                   1          0                32

                                   1          1                56

               0            0                    8

               0            1                    16

               1            0                    56

               1            1                    60

         1  1  X            X      X      X Programmable Programmable 16L2752, 16L2750,

                                                 via TRG       via TRG      16C2850, 16C850,
                                                 register.     register.    16C854, 16C864

                                                 FCTR[7] = 0. FCTR[7] = 1.

                                          27
XR16C2852                                                                                        xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                              REV. 2.1.1

4.6 Line Control Register (LCR) - Read/Write

The Line Control Register is used to specify the asynchronous data communication format. The word or
character length, the number of stop bits, and the parity are selected by writing the appropriate bits in this
register.

LCR[1:0]: TX and RX Word Length Select

These two bits specify the word length to be transmitted or received.

BIT-1  BIT-0                                     WORD LENGTH

0      0                                         5 (default)

0      1                                         6

1      0                                         7

1      1                                         8

LCR[2]: TX and RX Stop-bit Length Select
The length of stop bit is specified by this bit in conjunction with the programmed word length.

BIT-2  WORD                                      STOP BIT LENGTH
                                                   (BIT TIME(S))
       LENGTH

0      5,6,7,8                                   1 (default)

1      5                                         1-1/2

1      6,7,8                                     2

LCR[3]: TX and RX Parity Select

Parity or no parity can be selected via this bit. The parity bit is a simple way used in communications for data
integrity check. See Table 11 for parity selection summary below.

Logic 0 = No parity.
Logic 1 = A parity bit is generated during the transmission while the receiver checks for parity error of the

  data character received.

LCR[4]: TX and RX Parity Select

If the parity bit is enabled with LCR bit-3 set to a logic 1, LCR BIT-4 selects the even or odd parity format.

Logic 0 = ODD Parity is generated by forcing an odd number of logic 1's in the transmitted character. The

  receiver must be programmed to check the same format (default).

Logic 1 = EVEN Parity is generated by forcing an even number of logic 1's in the transmitted character. The

  receiver must be programmed to check the same format.

                                             28
xr                                                                                    XR16C2852
                               2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

LCR[5]: TX and RX Parity Select

If the parity bit is enabled, LCR BIT-5 selects the forced parity format.

LCR BIT-5 = logic 0, parity is not forced (default).
LCR BIT-5 = logic 1 and LCR BIT-4 = logic 0, parity bit is forced to a logical 1 for the transmit and receive

  data.

LCR BIT-5 = logic 1 and LCR BIT-4 = logic 1, parity bit is forced to a logical 0 for the transmit and receive

  data.

                  TABLE 11: PARITY SELECTION

LCR BIT-5 LCR BIT-4 LCR BIT-3           PARITY SELECTION
                                              No parity
            X  X  0                          Odd parity
                                             Even parity
            0  0  1
                                    Force parity to mark, "1"
            0  1  1                Forced parity to space, "0"

            1  0  1

            1  1  1

LCR[6]: Transmit Break Enable

When enabled, the Break control bit causes a break condition to be transmitted (the TX output is forced to a
"space', LOW, state). This condition remains, until disabled by setting LCR bit-6 to a logic 0.

Logic 0 = No TX break condition (default).
Logic 1 = Forces the transmitter output (TX) to a "space", LOW, for alerting the remote receiver of a line

  break condition.

LCR[7]: Baud Rate Divisors Enable

Baud rate generator divisor (DLL/DLM) enable.

Logic 0 = Data registers are selected (default).
Logic 1 = Divisor latch registers are selected.

4.7 Alternate Function Register (AFR) - Read/Write

This register is used to select specific modes of MF# operation and to allow both UART register sets to be
written concurrently.

AFR[0]: Concurrent Write Mode

When this bit is set, the CPU can write concurrently to the same register in both UARTs. This function is
intended to reduce the dual UART initialization time. It can be used by the CPU when both channels are
initialized to the same state. The external CPU can set or clear this bit by accessing either register set. When
this bit is set, the channel select pin still selects the channel to be accessed during read operations. The user
should ensure that LCR Bit-7 of both channels are in the same state before executing a concurrent write to the
registers at address 0, 1, or 2.

Logic 0 = No concurrent write (default).
Logic 1 = Register set A and B are written concurrently with a single external CPU I/O write operation.

                               29
XR16C2852                                                        xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                              REV. 2.1.1

AFR[2:1]: MF# Output Select

These bits select a signal function for output on the MF# A/B pins. These signal function are described as:
OP2#, BAUDOUT#, or RXRDY#. Only one signal function can be selected at a time.

BIT-2  BIT-1                                     MF# FUNCTION
  0      0                                       OP2# (default)
  0      1
  1      0                                        BAUDOUT#
  1      1                                          RXRDY#
                                                    Reserved

AFR[7:3]: Reserved

4.8 Modem Control Register (MCR) or General Purpose Outputs Control - Read/Write

The MCR register is used for controlling the serial/modem interface signals or general purpose inputs/outputs.

MCR[0]: DTR# Output

The DTR# pin is a modem control output. If the modem interface is not used, this output may be used as a
general purpose output.

Logic 0 = Force DTR# output HIGH (default).
Logic 1 = Force DTR# output LOW.

MCR[1]: RTS# Output

The RTS# pin is a modem control output and may be used for automatic hardware flow control enabled by
EFR bit-6. The RTS# output must be asserted before the auto RTS can take effect. If the modem interface is
not used, this output may be used as a general purpose output.

Logic 0 = Force RTS# output HIGH (default).
Logic 1 = Force RTS# output LOW. If auto RTS flow control is enabled, it will take effect after this bit has

  been set.

MCR[2]: Reserved

OP1# is not available as an output pin on the 2852. But it is available for use during Internal Loopback Mode.
In the Loopback Mode, this bit is used to write the state of the modem RI# interface signal.

MCR[3]: OP2# Output / INT Output Enable

OP2# is available as an output pin on the 2852 when AFR[2:1] = `00'. In the Loopback Mode, MCR[3] is used
to write the state of the modem CD# interface signal. Also see pin descriptions for MF# pins.

Logic 0 = Forces OP2# output HIGH (default).
Logic 1 = Forces OP2# output LOW.

MCR[4]: Internal Loopback Enable

Logic 0 = Disable loopback mode (default).
Logic 1 = Enable local loopback mode, see loopback section and Figure 13.

MCR[5]: Xon-Any Enable

Logic 0 = Disable Xon-Any function (for 16C550 compatibility, default).
Logic 1 = Enable Xon-Any function. In this mode, any RX character received will resume transmit operation.

  The RX character will be loaded into the RX FIFO , unless the RX character is an Xon or Xoff character and
  the 2852 is programmed to use the Xon/Xoff flow control.

                                             30
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

MCR[6]: Infrared Encoder/Decoder Enable

Logic 0 = Enable the standard modem receive and transmit input/output interface (default).
Logic 1 = Enable infrared IrDA receive and transmit inputs/outputs. The TX/RX output/input are routed to the

  infrared encoder/decoder. The data input and output levels conform to the IrDA infrared interface
  requirement. While in this mode, the infrared TX output will be LOW during idle data conditions.

MCR[7]: Clock Prescaler Select

Logic 0 = Divide by one. The input clock from the crystal or external clock is fed directly to the Programmable

  Baud Rate Generator without further modification, i.e., divide by one (default).

Logic 1 = Divide by four. The prescaler divides the input clock from the crystal or external clock by four and

  feeds it to the Programmable Baud Rate Generator, hence, data rates become one forth.

4.9 Line Status Register (LSR) - Read Only

This register provides the status of data transfers between the UART and the host.

LSR[0]: Receive Data Ready Indicator

Logic 0 = No data in receive holding register or FIFO (default).
Logic 1 = Data has been received and is saved in the receive holding register or FIFO.

LSR[1]: Receiver Overrun Flag

Logic 0 = No overrun error. (default)
Logic 1 = Overrun error. A data overrun error condition occurred in the receive shift register. This happens

  when additional data arrives while the FIFO is full. In this case the previous data in the receive shift register
  is overwritten. Note that under this condition the data byte in the receive shift register is not transferred into
  the FIFO, therefore the data in the FIFO is not corrupted by the error.

LSR[2]: Receive Data Parity Error Flag

Logic 0 = No parity error (default).
Logic 1 = Parity error. The receive character in RHR does not have correct parity information and is suspect.

  This error is associated with the character available for reading in RHR.

LSR[3]: Receive Data Framing Error Flag

Logic 0 = No framing error (default).
Logic 1 = Framing error. The receive character did not have a valid stop bit(s). This error is associated with

  the character available for reading in RHR.

LSR[4]: Receive Break Flag

Logic 0 = No break condition (default).
Logic 1 = The receiver received a break signal (RX was LOW for at least one character frame time). In the

  FIFO mode, only one break character is loaded into the FIFO. The break indication remains until the RX
  input returns to the idle condition, "mark" or HIGH.

LSR[5]: Transmit Holding Register Empty Flag

This bit is the Transmit Holding Register Empty indicator. The THR bit is set to a logic 1 when the last data byte
is transferred from the transmit holding register to the transmit shift register. The bit is reset to logic 0
concurrently with the data loading to the transmit holding register by the host. In the FIFO mode this bit is set
when the transmit FIFO is empty, it is cleared when the transmit FIFO contains at least 1 byte.

LSR[6]: THR and TSR Empty Flag

This bit is set to a logic 1 whenever the transmitter goes idle. It is set to logic 0 whenever either the THR or
TSR contains a data character. In the FIFO mode this bit is set to a logic 1 whenever the transmit FIFO and
transmit shift register are both empty.

            31
XR16C2852                                        xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                              REV. 2.1.1

LSR[7]: Receive FIFO Data Error Flag

Logic 0 = No FIFO error (default).
Logic 1 = A global indicator for the sum of all error bits in the RX FIFO. At least one parity error, framing error

  or break indication is in the FIFO data. This bit clears when there is no more error(s) in any of the bytes in the
  RX FIFO.

4.10 Modem Status Register (MSR) - Read Only

This register provides the current state of the modem interface input signals. Lower four bits of this register are
used to indicate the changed information. These bits are set to a logic 1 whenever a signal from the modem
changes state. These bits may be used as general purpose inputs when they are not used with modem
signals.

MSR[0]: Delta CTS# Input Flag

Logic 0 = No change on CTS# input (default).
Logic 1 = The CTS# input has changed state since the last time it was monitored. A modem status interrupt

  will be generated if MSR interrupt is enabled (IER bit-3).

MSR[1]: Delta DSR# Input Flag

Logic 0 = No change on DSR# input (default).
Logic 1 = The DSR# input has changed state since the last time it was monitored. A modem status interrupt

  will be generated if MSR interrupt is enabled (IER bit-3).

MSR[2]: Delta RI# Input Flag

Logic 0 = No change on RI# input (default).
Logic 1 = The RI# input has changed from a logic 0 to a logic 1, ending of the ringing signal. A modem status

  interrupt will be generated if MSR interrupt is enabled (IER bit-3).

MSR[3]: Delta CD# Input Flag

Logic 0 = No change on CD# input (default).
Logic 1 = Indicates that the CD# input has changed state since the last time it was monitored. A modem

  status interrupt will be generated if MSR interrupt is enabled (IER bit-3).

MSR[4]: CTS Input Status

CTS# pin may function as automatic hardware flow control signal input if it is enabled and selected by Auto
CTS (EFR bit-7). Auto CTS flow control allows starting and stopping of local data transmissions based on the
modem CTS# signal. A HIGH on the CTS# pin will stop UART transmitter as soon as the current character has
finished transmission, and a LOW will resume data transmission. Normally MSR bit-4 bit is the complement of
the CTS# input. However in the loopback mode, this bit is equivalent to the RTS# bit in the MCR register. The
CTS# input may be used as a general purpose input when the modem interface is not used.

MSR[5]: DSR Input Status

Normally this bit is the complement of the DSR# input. In the loopback mode, this bit is equivalent to the DTR#
bit in the MCR register. The DSR# input may be used as a general purpose input when the modem interface is
not used.

MSR[6]: RI Input Status

Normally this bit is the complement of the RI# input. In the loopback mode this bit is equivalent to bit-2 in the
MCR register. The RI# input may be used as a general purpose input when the modem interface is not used.

                                             32
xr                                                                       XR16C2852
                  2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

MSR[7]: CD Input Status
Normally this bit is the complement of the CD# input. In the loopback mode this bit is equivalent to bit-3 in the
MCR register. The CD# input may be used as a general purpose input when the modem interface is not used.
4.11 Scratch Pad Register (SPR) - Read/Write
This is a 8-bit general purpose register for the user to store temporary data. The content of this register is
preserved during sleep mode but becomes 0xFF (default) after a reset or a power off-on cycle.
4.12 Enhanced Mode Select Register (EMSR)
This register replaces SPR (during a Write) and is accessible only when FCTR[6] = 1.
EMSR[1:0]: Receive/Transmit FIFO Count (Write-Only)
When Scratchpad Swap (FCTR[6]) is asserted, EMSR bits 1-0 controls what mode the FIFO Level Counter is
operating in.

               TABLE 12: SCRATCHPAD SWAP SELECTION

            FCTR[6] EMSR[1] EMSR[0]  SCRATCHPAD IS

            0  X  X Scratchpad

            1  0  0 RX FIFO Counter Mode

            1  0  1 TX FIFO Counter Mode

            1  1  0 RX FIFO Counter Mode

            1  1  1 Alternate RX/TX FIFO

                                     Counter Mode

During Alternate RX/TX FIFO Counter Mode, the first value read after EMSR bits 1-0 have been asserted will
always be the RX FIFO Counter. The second value read will correspond with the TX FIFO Counter. The next
value will be the RX FIFO Counter again, then the TX FIFO Counter and so on and so forth.

EMSR[3:2]: Reserved

                  33
XR16C2852                                                              xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                    REV. 2.1.1

EMSR[5:4]: Extended RTS Hysteresis

   TABLE 13: EXTENDED RTS HYSTERESIS

EMSR                                EMSR   FCTR   FCTR        RTS#
BIT-5                               BIT-4  BIT-1  BIT-0   HYSTERESIS
                                                         (CHARACTERS)

0                                   0      0      0      0

0                                   0      0      1      4

0                                   0      1      0      6

0                                   0      1      1      8

0                                   1      0      0      8

0                                   1      0      1      16

0                                   1      1      0      24

0                                   1      1      1      32

1                                   0      0      0      40

1                                   0      0      1      44

1                                   0      1      0      48

1                                   0      1      1      52

1                                   1      0      0      12

1                                   1      0      1      20

1                                   1      1      0      28

1                                   1      1      1      36

EMSR[7:6]: Reserved
4.13 FIFO Level Register (FLVL) - Read-Only
The FIFO Level Register replaces the Scratchpad Register (during a Read) when FCTR[6] = 1. Note that this
is not identical to the FIFO Data Count Register which can be accessed when LCR = 0xBF.
FLVL[7:0]: FIFO Level Register
This register provides the FIFO counter level for the RX FIFO or the TX FIFO or both depending on EMSR[1:0].
See Table 12 for details.
4.14 Baud Rate Generator Registers (DLL and DLM) - Read/Write
The concatenation of the contents of DLM and DLL gives the 16-bit divisor value which is used to calculate the
baud rate:

Baud Rate = (Clock Frequency / 16) / Divisor

See MCR bit-7 and the baud rate table also.

                                             34
xr                                                                                         XR16C2852
                                    2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

4.15 Device Identification Register (DVID) - Read Only

This register contains the device ID (0x12 for XR16C2852). Prior to reading this register, DLL and DLM should
be set to 0x00.
4.16 Device Revision Register (DREV) - Read Only

This register contains the device revision information. For example, 0x01 means revision A. Prior to reading
this register, DLL and DLM should be set to 0x00.

4.17 Trigger Level / FIFO Data Count Register (TRG) - Write-Only
User Programmable Transmit/Receive Trigger Level Register.

TRG[7:0]: Trigger Level Register

These bits are used to program desired trigger levels when trigger Table-D is selected. FCTR bit-7 selects
between programming the RX Trigger Level (a logic 0) and the TX Trigger Level (a logic 1).
4.18 FIFO Data Count Register (FC) - Read-Only

This register is accessible when LCR = 0xBF. Note that this register is not identical to the FIFO Level Register
which is located in the general register set when FCTR bit-6 = 1.

FC[7:0]: FIFO Data Count Register
Transmit/Receive FIFO Count. Number of characters in Transmit (FCTR[7] = 1) or Receive FIFO (FCTR[7] =
0) can be read via this register.

4.19 Feature Control Register (FCTR) - Read/Write

This register controls the XR16C2852 new functions.
FCTR[1:0]: RTS Hysteresis

User selectable RTS# hysteresis levels for hardware flow control application. After reset, these bits are set to
"0" to select the next trigger level for hardware flow control. See Table 13 on page 34 for more details.

FCTR[2]: IrDa RX Inversion

Logic 0 = Select RX input as encoded IrDa data.
Logic 1 = Select RX input as active high encoded IrDa data.

FCTR[3]: Auto RS-485 Direction Control

Logic 0 = Standard ST16C550 mode. Transmitter generates an interrupt when transmit holding register

  becomes empty and transmit shift register is shifting data out.

Logic 1 = Enable Auto RS485 Direction Control function. The direction control signal, RTS# pin, changes its

  output logic state from low to high one bit time after the last stop bit of the last character is shifted out. Also,
  the Transmit interrupt generation is delayed until the transmitter shift register becomes empty. The RTS#
  output pin will automatically return to a logic low when a data byte is loaded into the TX FIFO.

FCTR[5:4]: Transmit/Receive Trigger Table Select
See Table 10 on page 27.

                        TABLE 14: TRIGGER TABLE SELECT

            FCTR BIT-5  FCTR BIT-4      TABLE

            0           0           Table-A (TX/RX)

            0           1           Table-B (TX/RX)

            1           0           Table-C (TX/RX)

            1           1           Table-D (TX/RX)

                                    35
XR16C2852                                                                       xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                             REV. 2.1.1

FCTR[6]: Scratchpad Swap

Logic 0 = Scratch Pad register is selected as general read and write register. ST16C550 compatible mode.
Logic 1 = FIFO Count register (Read-Only), Enhanced Mode Select Register (Write-Only). Number of

  characters in transmit or receive FIFO can be read via scratch pad register when this bit is set. Enhanced
  Mode Select Register is selected when it is written into.

FCTR[7]: Programmable Trigger Register Select

Logic 0 = Registers TRG and FC selected for RX.
Logic 1 = Registers TRG and FC selected for TX.

4.20 Enhanced Feature Register (EFR)

Enhanced features are enabled or disabled using this register. Bit 0-3 provide single or dual consecutive
character software flow control selection (see Table 15). When the Xon1 and Xon2 and Xoff1 and Xoff2 modes
are selected, the double 8-bit words are concatenated into two sequential characters. Caution: note that
whenever changing the TX or RX flow control bits, always reset all bits back to logic 0 (disable) before
programming a new setting.

EFR[3:0]: Software Flow Control Select

Single character and dual sequential characters software flow control is supported. Combinations of software
flow control can be selected by programming these bits.

                      TABLE 15: SOFTWARE FLOW CONTROL FUNCTIONS

EFR BIT-3  EFR BIT-2  EFR BIT-1  EFR BIT-0       TRANSMIT AND RECEIVE SOFTWARE FLOW CONTROL
CONT-3     CONT-2     CONT-1     CONT-0

0          0          0          0               No TX and RX flow control (default and reset)

0          0          X          X               No transmit flow control

1          0          X          X               Transmit Xon1, Xoff1

0          1          X          X               Transmit Xon2, Xoff2

1          1          X          X               Transmit Xon1 and Xon2, Xoff1 and Xoff2

X          X          0          0               No receive flow control

X          X          1          0               Receiver compares Xon1, Xoff1

X          X          0          1               Receiver compares Xon2, Xoff2

1          0          1          1               Transmit Xon1, Xoff1

                                                 Receiver compares Xon1 or Xon2, Xoff1 or Xoff2

0          1          1          1               Transmit Xon2, Xoff2

                                                 Receiver compares Xon1 or Xon2, Xoff1 or Xoff2

1          1          1          1               Transmit Xon1 and Xon2, Xoff1 and Xoff2,

                                                 Receiver compares Xon1 and Xon2, Xoff1 and Xoff2

0          0          1          1               No transmit flow control,

                                                 Receiver compares Xon1 and Xon2, Xoff1 and Xoff2

                                             36
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

EFR[4]: Enhanced Function Bits Enable

Enhanced function control bit. This bit enables IER bits 4-7, ISR bits 4-5, FCR bits 4-5, and MCR bits 5-7 to be
modified. After modifying any enhanced bits, EFR bit-4 can be set to a logic 0 to latch the new values. This
feature prevents legacy software from altering or overwriting the enhanced functions once set. Normally, it is
recommended to leave it enabled, logic 1.

Logic 0 = modification disable/latch enhanced features. IER bits 4-7, ISR bits 4-5, FCR bits 4-5, and MCR

  bits 5-7 are saved to retain the user settings. After a reset, the IER bits 4-7, ISR bits 4-5, FCR bits 4-5, and
  MCR bits 5-7are set to a logic 0 to be compatible with ST16C550 mode (default).

Logic 1 = Enables the above-mentioned register bits to be modified by the user.

EFR[5]: Special Character Detect Enable

Logic 0 = Special Character Detect Disabled (default).
Logic 1 = Special Character Detect Enabled. The UART compares each incoming receive character with

  data in Xoff-2 register. If a match exists, the receive data will be transferred to FIFO and ISR bit-4 will be set
  to indicate detection of the special character. Bit-0 corresponds with the LSB bit of the receive character. If
  flow control is set for comparing Xon1, Xoff1 (EFR [1:0]= `10') then flow control and special character work
  normally. However, if flow control is set for comparing Xon2, Xoff2 (EFR[1:0]= `01') then flow control works
  normally, but Xoff2 will not go to the FIFO, and will generate an Xoff interrupt and a special character
  interrupt, if enabled via IER bit-5.

EFR[6]: Auto RTS Flow Control Enable

RTS# output may be used for hardware flow control by setting EFR bit-6 to logic 1. When Auto RTS is
selected, an interrupt will be generated when the receive FIFO is filled to the programmed trigger level and
RTS de-asserts to a logic 1 at the next upper trigger level. RTS# will return to a logic 0 when FIFO data falls
below the next lower trigger level. The RTS# output must be asserted (logic 0) before the auto RTS can take
effect. RTS# pin will function as a general purpose output when hardware flow control is disabled.

Logic 0 = Automatic RTS flow control is disabled (default).
Logic 1 = Enable Automatic RTS flow control.

EFR[7]: Auto CTS Flow Control Enable

Automatic CTS Flow Control.

Logic 0 = Automatic CTS flow control is disabled (default).
Logic 1 = Enable Automatic CTS flow control. Data transmission stops when CTS# input de-asserts to logic

  1. Data transmission resumes when CTS# returns to a logic 0.

4.21 Software Flow Control Registers (XOFF1, XOFF2, XON1, XON2) - Read/Write

These registers are used as the programmable software flow control characters xoff1, xoff2, xon1, and xon2.
For more details, see Table 6 on page 17.

            37
XR16C2852                                                     xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                           REV. 2.1.1

TABLE 16: UART RESET CONDITIONS FOR CHANNEL A AND B

REGISTERS                                        RESET STATE

DLL          Bits 7-0 = 0xXX

DLM          Bits 7-0 = 0xXX

AFR          Bits 7-0 = 0x00

RHR          Bits 7-0 = 0xXX

THR          Bits 7-0 = 0xXX

IER          Bits 7-0 = 0x00

FCR          Bits 7-0 = 0x00
ISR          Bits 7-0 = 0x01

LCR          Bits 7-0 = 0x00

MCR          Bits 7-0 = 0x00

LSR          Bits 7-0 = 0x60

MSR          Bits 3-0 = Logic 0
             Bits 7-4 = Logic levels of the inputs inverted

SPR          Bits 7-0 = 0xFF

EMSR         Bits 7-0 = 0x80

FLVL         Bits 7-0 = 0x00

EFR          Bits 7-0 = 0x00

XON1         Bits 7-0 = 0x00

XON2         Bits 7-0 = 0x00

XOFF1        Bits 7-0 = 0x00

XOFF2        Bits 7-0 = 0x00

FC           Bits 7-0 = 0x00

I/O SIGNALS                                      RESET STATE

TX           HIGH

OP1#         HIGH

MF#          HIGH

RTS#         HIGH

DTR#         HIGH

TXRDY#       LOW

INT          LOW

                                             38
xr                                                                                                          XR16C2852
                                                     2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

ABSOLUTE MAXIMUM RATINGS                                                         7 Volts
                                                                          GND-0.3 V to 7 V
Power Supply Range
Voltage at Any Pin                                                          -40o to +85oC
Operating Temperature                                                      -65o to +150oC
Storage Temperature
Package Dissipation                                                             500 mW

TYPICAL PACKAGE THERMAL RESISTANCE DATA (MARGIN OF ERROR: 15%)

Thermal Resistance (44-PLCC)                                          theta-ja = 50oC/W, theta-jc = 21oC/W

ELECTRICAL CHARACTERISTICS

DC ELECTRICAL CHARACTERISTICS

UNLESS OTHERWISE NOTED: TA=0O TO 70OC (-40O TO +85OC FOR INDUSTRIAL GRADE PACKAGE), VCC IS 3.3V,
5.0V 10%

                                                              LIMITS           LIMITS

SYMBOL      PARAMETER                                         3.3V                    5.0V       UNITS CONDITIONS

                                                         MIN        MAX   MIN               MAX    V
                                                                                                   V
VILCK   Clock Input Low Level                            -0.3 0.6         -0.5 0.6
VIHCK                                                                                              V
        Clock Input High Level                           2.4 VCC          3.0 VCC
VIHCK   (top mark date code of "DC YYWW" and older)                                                V
        Clock Input High Level                           2.4        5.5   3.0               5.5    V
  VIL   (top mark date code of "F2 YYWW" and newer)
  VIH   Input Low Voltage                                -0.3 0.8 -0.5 0.8                         V
                                                         2.0 VCC 2.2 VCC
  VIH   Input High Voltage                                                                         V IOL = 6 mA
        (top mark date code of "DC YYWW" and older)      2.0        5.5   2.0               5.5             IOL = 4 mA
VOLCK   Input High Voltage
        (top mark date code of "F2 YYWW" and newer)                                         0.4    V IOH = -6 mA
        Clock Output (XTAL2) Low Voltage                            0.4                                     IOH = -1 mA

VOHCK Clock Output (XTAL2) High Voltage                                          2.4              uA
                                                         2.0                                      uA
                                                                                                   pF
VOL    Output Low Voltage                                                See Figure 14.          mA
VOH    Output High Voltage                                                                       uA See Test 1
  IIL   Input Low Leakage Current                                         See Figure 15.
  IIH   Input High Leakage Current
  CIN   Input Pin Capacitance                                       10                     10
  ICC   Power Supply Current
ISLEEP  Sleep Current                                               10                     10

                                                                      5                     5

                                                                    2.7                     4

                                                                      30                    50

Test 1: The following inputs should remain steady at VCC or GND state to minimize Sleep current: A0-A2, D0-D7, IOR#,
IOW#, CHSEL and CS#. Also, RXA and RXB inputs must idle at logic 1 state while asleep.

                                                     39
XR16C2852                                                                                                                       xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                                             REV. 2.1.1
..

FIGURE 14. XR16C2852 VOL SINK CURRENT CHART

                                                                 XR16C2852 Sink Current

          22

          20

          18

          16

          14

IOL (mA)  12                                                                                                                    VCC=5V
                                                                                                                                VCC=3.3V
          10

                    8

                    6

                    4

                    2

                    0

                    0.00     0.10        0.20        0.30  0.40  0.50         0.60  0.70                      0.80  0.90  1.00

                                                                 VOL (V)

FIGURE 15. XR16C2852 VOH SOURCE CURRENT CHART

                                                                              XR16C2852 Source Current

                    12

                    10

          IOH (mA)     8
                                                                                                                                                                                                         VCC=5V

                       6
                                                                                                                                                                                                         VCC=3.3V

                       4

                       2

                       0

                       1.00        1.50        2.00        2.50  3.00         3.50                      4.00        4.50  5.00

                                                                 VOH (V)

                                                                          40
xr                                                                                                          XR16C2852
                                                     2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

AC ELECTRICAL CHARACTERISTICS

TA=0O TO 70OC (-40O TO +85OC FOR INDUSTRIAL GRADE PACKAGE), VCC IS 2.97V TO 5.5V, 70 PF LOAD

WHERE APPLICABLE

                                                              LIMITS            LIMITS

SYMBOL                 PARAMETER                              3.3               5.0          UNIT  CONDITIONS

                                                         MIN          MAX  MIN          MAX

CLK Clock Pulse Duration                                 30                20                ns

OSC Oscillator Frequency                                              8                 24 MHz

OSC External Clock Frequency                                          33                50 MHz

TAS Address Setup Time                                   10                5                 ns

TAH Address Hold Time (AS# tied to GND)                  10                5                 ns

        (top mark date code of "DC YYWW" and older)

TAH Address Hold Time (AS# tied to GND)                  0                 0                 ns

        (top mark date code of "F2 YYWW" and newer)

TCS Chip Select Width                                    66                50                ns

TRD IOR# Strobe Width                                    35                25                ns

TDY Read Cycle Delay                                     40                30                ns

TRDV Data Access Time                                                 50                35   ns

TDD Data Disable Time                                    0            35   0            25   ns

TWR IOW# Strobe Width                                    40                25                ns

TDY Write Cycle Delay                                    40                30                ns

TDS Data Setup Time                                      10                5                 ns

TDH Data Hold Time                                       10                5                 ns

TWDO Delay From IOW# To Output                                        50                40   ns 100 pF load

TMOD Delay To Set Interrupt From MODEM Input                          40                35   ns 100 pF load

TRSI Delay To Reset Interrupt From IOR#                               40                35   ns 100 pF load

TSSI Delay From Stop To Set Interrupt                                 1                 1    Bclk

TRRI Delay From IOR# To Reset Interrupt                               45                40   ns 100 pF load

TSI Delay From Stop To Interrupt                                      45                40   ns

TINT Delay From Initial INT Reset To Transmit Start      8            24   8            24 Bclk

TWRI Delay From IOW# To Reset Interrupt                               45                40   ns

TSSR Delay From Stop To Set RXRDY#                                    1                 1    Bclk

TRR Delay From IOR# To Reset RXRDY#                                   45                40   ns

TWT Delay From IOW# To Set TXRDY#                                     45                40   ns

                                                     41
XR16C2852                                                                                                 xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                       REV. 2.1.1

AC ELECTRICAL CHARACTERISTICS

TA=0O TO 70OC (-40O TO +85OC FOR INDUSTRIAL GRADE PACKAGE), VCC IS 2.97V TO 5.5V, 70 PF LOAD

WHERE APPLICABLE

                                                               LIMITS                 LIMITS

SYMBOL                   PARAMETER                             3.3                    5.0          UNIT    CONDITIONS

                                                        MIN            MAX  MIN               MAX

TSRT    Delay From Center of Start To Reset TXRDY#                     8                      8    Bclk
TRST    Reset Pulse Width
        Baud Rate Divisor                               40                        40                   ns
  N     Baud Clock
Bclk                                                    1           216-1         1         216-1      -

                                                               16X of data rate                        Hz

FIGURE 16. CLOCK TIMING  CLK                    CLK

        EXTERNAL
           CLOCK

                                          OSC

FIGURE 17. MODEM INPUT/OUTPUT TIMING FOR CHANNELS A & B

IOW #                           Active    T W DO
                         Change of state      Change of state
RTS#
DTR#

CD#                                                 Change of state                   Change of state
CTS#
DSR#                                      TMOD                                        TMOD

INT                                                     Active                        Active               Active
                                                        Active                                               Active
IOR#                                                                        TRSI

RI#                                                                                   Active

                                                                                                             TMOD
                                                                                                       Change of state

                                                    42
xr                                                                                                                       XR16C2852
                                                                  2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

FIGURE 18. DATA BUS READ TIMING

A0-                         Valid                           TAH       TAS     Valid                                   TAH
A2                        Address                                           Address                                  TDD

                TAS              TCS                                          TCS

CS#                                                                              TRD

                                                                  TDY

                                                 TRD
IOR#

                     TRDV                                    TDD       TRDV

D0-D7                                                 Valid                                                    Valid
                                                      Data                                                     Data

                                                                                                                                                                                                                                                                                                         RDTm

FIGURE 19. DATA BUS WRITE TIMING

  A0-                                  Valid                                   Valid
  A2                                 Address                                 Address
CS#                 TAS
                                                             TAH       TAS                                            TAH
IOW#                                         TCS                                            TCS

D0-D7                                     TWR                     TDY
                                                                                                          TWR

                                 TDS                         TDH             TDS                                      TDH

                                                      Valid                     Valid                                     16Write
                                                      Data                       Data

                                                             43
XR16C2852                                                                                           xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                 REV. 2.1.1

FIGURE 20. RECEIVE READY & INTERRUPT TIMING [NON-FIFO MODE] FOR CHANNELS A & B

RX                  Start               Stop
                     Bit                 Bit
                           D0:D7                        D0:D7                          D0:D7

                                              TSSR                   TSSR                           TSSR

                                              1 Byte                 1 Byte                         1 Byte

INT                                         in RHR                   in RHR                         in RHR

                                              TSSR                   TSSR                           TSSR

RXRDY#                                          Active                   Active                         Active
                                                Data                     Data                            Data
                                               Ready                    Ready                           Ready

                                            TRR                      TRR                            TRR

IOR#
(Reading data
out of RHR)

                                                                                                    RXNFM

FIGURE 21. TRANSMIT READY & INTERRUPT TIMING [NON-FIFO MODE] FOR CHANNELS A & B

TX                  Start  D0:D7        Stop              D0:D7                         D0:D7
(Unloading)          Bit                 Bit            ISR is read                    ISR is read

           IER[1]          ISR is read
           enabled

INT*

        TWRI                          TWRI                                       TWRI
                           TSRT
                                                        TSRT                                  TSRT

TXRDY#

                    TWT                       TWT                                      TWT

IOW#                                                                                                                  TXNonFIFO
(Loading data
into THR)

*INT is cleared when the ISR is read or when data is loaded into the THR.

                                                        44
xr                                                                                                                         XR16C2852
                                                                    2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

FIGURE 22. RECEIVE READY & INTERRUPT TIMING [FIFO MODE, DMA DISABLED] FOR CHANNELS A & B

            Start
             Bit

RX                 S D0:D7 S D0:D7 T         D0:D7 S D0:D7 T S D0:D7 T S D0:D7 T S D0:D7 T

                   Stop                                TSSI                  RX FIFO drops
                    Bit                                                         below RX
                                              RX FIFO fills up to RX
INT                                          Trigger Level or RX Data         Trigger Level

                                    TSSR                Timeout                                 FIFO
                                                                                             Empties

RXRDY#                                                                 TRRI  TRR

               First Byte is
               Received in

                 RX FIFO

IOR#
(Reading data out
of RX FIFO)

                                                                                            RXINTDMA#

FIGURE 23. RECEIVE READY & INTERRUPT TIMING [FIFO MODE, DMA ENABLED] FOR CHANNELS A & B

            Start             Stop
             Bit               Bit

RX                 S D0:D7 S D0:D7 T         D0:D7 S D0:D7 T S D0:D7 T S D0:D7 T S D0:D7 T
INT
RXRDY#                                                  TSSI                 RX FIFO drops
                                                                                below RX

                                                                             Trigger Level

                               RX FIFO fills up to RX         TSSR             FIFO
                              Trigger Level or RX Data                       Empties

                                    Timeout

                                                                       TRRI  TRR

IOR#
(Reading data out
of RX FIFO)

                                                                                            RXFIFODMA

                                                              45
XR16C2852                                                                                                                                             xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                                                                                                                                   REV. 2.1.1

FIGURE 24. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE DISABLED] FOR CHANNELS A & B

               TX FIFO  Start      Stop                                                                                                                Last Data Byte
                 Empty   Bit        Bit                                                                                                                  Transmitted

  TX                    S D0:D7 T            S D0:D7 T S D0:D7 T T S D0:D7 T S D0:D7 T                                                                S D0:D7 T
(Unloading)
                                                                                                                                                                  TSRT
              IER[1]    ISR is read                                                  TSI                                                 ISR is read
             enabled                                                                                                                                          TX FIFO
                                                                                                                                                                Empty
INT*

                                   TX FIFO fills up   TWRI                                   TX FIFO drops
                                    to trigger level                                       below trigger level

TXRDY#       Data in
             TX FIFO

                              TWT

  IOW#                                                                                                                                                          TXDMA#
(Loading data

  into FIFO)

*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.

FIGURE 25. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE ENABLED] FOR CHANNELS A & B

             Start      Stop                                                                                                                               Last Data Byte
              Bit        Bit                                                                                                                                 Transmitted

  TX                    S D0:D7 T S D0:D7 T           D0:D7 S D0:D7 T                      S D0:D7 T S D0:D7 T                                            S D0:D7 T
(Unloading)
                                                                                                                                                      ISR Read
              IER[1]    ISR Read                                                                                                         TSI
             enabled                                                                 TSRT

INT*                               TX FIFO fills up       TWRI                                                                             TX FIFO drops
TXRDY#                              to trigger level                                                                                     below trigger level
                                                      TX FIFO
                                                         Full                                                                                      At least 1
                                                                                                                                                empty location

                                                                                                                                                    in FIFO

                                                                                                                                    TWT                         TXDMA

  IOW#
(Loading data

  into FIFO)

*INT cleared when the ISR is read or when TX FIFO fills up to trigger level.

                                                      46
xr                                                                                               XR16C2852
                                          2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

PACKAGE DIMENSIONS (44 PIN PLCC)

                          44 LEAD PLASTIC LEADED CHIP CARRIER
                                                     (PLCC)

                                                               Rev. 1.00

                          D                                                        C

                                                                                                Seating Plane

                          D1                   45 x H2                  45 x H1               A2

                          2 1 44

                                                                                                    B1

            D D1                                                     D3                             B D2
                          D3
                                                                                                        e
                                                                                                R

                                                                                        A1
                                                                                   A

            Note: The control dimension is the millimeter column

                                  INCHES                                 MILLIMETERS

                  SYMBOL  MIN     MAX                                    MIN          MAX
                       A  0.165   0.180                                  4.19         4.57
                      A1
                      A2  0.090   0.120                                  2.29         3.05
                       B
                      B1  0.020           ---                            0.51              ---
                       C
                       D  0.013   0.021                                  0.33         0.53
                      D1
                      D2  0.026   0.032                                  0.66         0.81
                      D3
                       e  0.008   0.013                                  0.19         0.32
                      H1  0.685   0.695                                  17.40        17.65
                      H2
                       R  0.650   0.656                                  16.51        16.66

                          0.590   0.630                                  14.99        16.00

                              0.500 typ.                                       12.70 typ.

                              0.050 BSC                                        1.27 BSC

                          0.042   0.056                                  1.07         1.42

                          0.042   0.048                                  1.07         1.22

                          0.025   0.045                                  0.64         1.14

                                          47
XR16C2852                                        xr
2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
                                                              REV. 2.1.1
Revision History

         Date     Revision                                                  Description
July 1999      Rev 1.0.0
April 2002     Rev 2.0.0    Initial datasheet.
May 2004       Rev 2.1.0
                            Changed to standard style format. Internal Registers are described in the order they
February 2005  Rev 2.1.1    are listed in the Internal Register Table. Clarified timing diagrams. Corrected Auto
                            RTS Hysteresis table. Renamed Rclk (Receive Clock) to Bclk (Baud Clock) and tim-
                            ing symbols. Added TAH, TCS and OSC.

                            Changed to single column format. Added device status to ordering information.
                            Clarified sleep mode conditions. Clarified pin descriptions- changed from using logic
                            1 and logic 0 to HIGH (VCC) and LOW (GND) for input and output pin descriptions.
                            Added VOL sink current and VOH source current charts (Figure 14 and Figure 15).
                            Devices with top mark date code of "F2 YYWW" and newer have 5V tolerant inputs
                            (except for XTAL1) and have 0 ns address hold time (TAH). DREV register was
                            updated to 0x06.

                            Corrected datasheet to show that all inputs are 5V tolerant (including XTAL1) in
                            devices with top mark date code of "F2 YYWW" and newer.

                                             48
xr                                                                 XR16C2852
            2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS
REV. 2.1.1

                                                                    NOTICE

EXAR Corporation reserves the right to make changes to the products contained in this publication in order to
improve design, performance or reliability. EXAR Corporation assumes no responsibility for the use of any
circuits described herein, conveys no license under any patent or other right, and makes no representation that
the circuits are free of patent infringement. Charts and schedules contained here in are only for illustration
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EXAR Corporation does not recommend the use of any of its products in life support applications where the
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to significantly affect its safety or effectiveness. Products are not authorized for use in such applications unless
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been minimized; (b) the user assumes all such risks; (c) potential liability of EXAR Corporation is adequately
protected under the circumstances.
Copyright 2005 EXAR Corporation
Datasheet February 2005.
Send your UART technical inquiry with technical details to hotline: uarttechsupport@exar.com.
Reproduction, in part or whole, without the prior written consent of EXAR Corporation is prohibited.

                                                                        49
XR16C2852                                           xr

REV. 2.1.1                         2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS

            TABLE OF CONTENTS

GENERAL DESCRIPTION .................................................................................................1

   APPLICATIONS ................................................................................................................................................1
   FEATURES .....................................................................................................................................................1

         FIGURE 1. XR16C2852 BLOCK DIAGRAM......................................................................................................................................... 1
         FIGURE 2. PIN OUT ASSIGNMENT ..................................................................................................................................................... 2

   ORDERING INFORMATION.................................................................................................................................2

PIN DESCRIPTIONS .........................................................................................................3

1.0 PRODUCT DESCRIPTION .....................................................................................................................6
2.0 FUNCTIONAL DESCRIPTIONS .............................................................................................................7

      2.1 CPU INTERFACE .............................................................................................................................................. 7

         FIGURE 3. XR16C2852 DATA BUS INTERCONNECTIONS ................................................................................................................. 7

      2.2 DEVICE RESET ................................................................................................................................................ 7
      2.3 DEVICE IDENTIFICATION AND REVISION ..................................................................................................... 7
      2.4 CHANNEL A AND B SELECTION .................................................................................................................... 7

         TABLE 1: CHANNEL A AND B SELECT ............................................................................................................................................... 8

      2.5 CHANNEL A AND B INTERNAL REGISTERS ................................................................................................ 8
      2.6 SIMULTANEOUS WRITE TO CHANNEL A AND B ......................................................................................... 8
      2.7 DMA MODE ....................................................................................................................................................... 8

         TABLE 2: TXRDY# AND RXRDY# OUTPUTS IN FIFO AND DMA MODE............................................................................................. 9

      2.8 INTA AND INTB OUPUTS ................................................................................................................................ 9

         TABLE 3: INTA AND INTB PINS OPERATION FOR TRANSMITTER ........................................................................................................ 9
         TABLE 4: INTA AND INTB PIN OPERATION FOR RECEIVER ............................................................................................................... 9

      2.9 CRYSTAL OSCILLATOR OR EXTERNAL CLOCK INPUT ............................................................................. 9

         FIGURE 4. TYPICAL OSCILLATOR CONNECTIONS............................................................................................................................... 10

      2.10 PROGRAMMABLE BAUD RATE GENERATOR ......................................................................................... 10

         FIGURE 5. EXTERNAL CLOCK CONNECTION FOR EXTENDED DATA RATE .......................................................................................... 10
         FIGURE 6. BAUD RATE GENERATOR AND PRESCALER ..................................................................................................................... 11
         TABLE 5: TYPICAL DATA RATES WITH A 14.7456 MHZ CRYSTAL OR EXTERNAL CLOCK ...................................................................... 11

      2.11 TRANSMITTER ............................................................................................................................................. 11

             2.11.1 TRANSMIT HOLDING REGISTER (THR) - WRITE ONLY ....................................................................................... 12
             2.11.2 TRANSMITTER OPERATION IN NON-FIFO MODE ................................................................................................ 12
         FIGURE 7. TRANSMITTER OPERATION IN NON-FIFO MODE .............................................................................................................. 12
             2.11.3 TRANSMITTER OPERATION IN FIFO MODE ......................................................................................................... 12
         FIGURE 8. TRANSMITTER OPERATION IN FIFO AND FLOW CONTROL MODE ..................................................................................... 13

      2.12 RECEIVER .................................................................................................................................................... 13

             2.12.1 RECEIVE HOLDING REGISTER (RHR) - READ-ONLY .......................................................................................... 13
         FIGURE 9. RECEIVER OPERATION IN NON-FIFO MODE .................................................................................................................... 14
         FIGURE 10. RECEIVER OPERATION IN FIFO AND AUTO RTS FLOW CONTROL MODE ....................................................................... 14

      2.13 AUTO RTS (HARDWARE) FLOW CONTROL ............................................................................................. 15
      2.14 AUTO RTS HYSTERESIS ............................................................................................................................ 15
      2.15 AUTO CTS FLOW CONTROL ...................................................................................................................... 15

         FIGURE 11. AUTO RTS AND CTS FLOW CONTROL OPERATION....................................................................................................... 16

      2.16 AUTO XON/XOFF (SOFTWARE) FLOW CONTROL ................................................................................... 17

         TABLE 6: AUTO XON/XOFF (SOFTWARE) FLOW CONTROL ............................................................................................................... 17

      2.17 SPECIAL CHARACTER DETECT ............................................................................................................... 17
      2.18 AUTO RS485 HALF-DUPLEX CONTROL .................................................................................................. 17
      2.19 INFRARED MODE ........................................................................................................................................ 18

         FIGURE 12. INFRARED TRANSMIT DATA ENCODING AND RECEIVE DATA DECODING .......................................................................... 18

      2.20 SLEEP MODE WITH AUTO WAKE-UP ....................................................................................................... 19
      2.21 INTERNAL LOOPBACK .............................................................................................................................. 20

         FIGURE 13. INTERNAL LOOP BACK IN CHANNELS A AND B .............................................................................................................. 20

3.0 UART INTERNAL REGISTERS ...........................................................................................................21

         TABLE 7: UART CHANNEL A AND B UART INTERNAL REGISTERS...................................................................................... 21
         TABLE 8: INTERNAL REGISTERS DESCRIPTION. SHADED BITS ARE ENABLED WHEN EFR BIT-4=1....................................... 22

4.0 INTERNAL REGISTER DESCRIPTIONS .............................................................................................23
      4.1 RECEIVE HOLDING REGISTER (RHR) - READ- ONLY ............................................................................... 23
      4.2 TRANSMIT HOLDING REGISTER (THR) - WRITE-ONLY ............................................................................ 23
      4.3 INTERRUPT ENABLE REGISTER (IER) - READ/WRITE .............................................................................. 23

             4.3.1 IER VERSUS RECEIVE FIFO INTERRUPT MODE OPERATION ............................................................................. 24

            I
xr                                               XR16C2852

2.97V TO 5.5V DUAL UART WITH 128-BYTE FIFOS           REV. 2.1.1

             4.3.2 IER VERSUS RECEIVE/TRANSMIT FIFO POLLED MODE OPERATION................................................................ 24

      4.4 INTERRUPT STATUS REGISTER (ISR) - READ-ONLY ............................................................................... 25

             4.4.1 INTERRUPT GENERATION: ...................................................................................................................................... 25
             4.4.2 INTERRUPT CLEARING: ........................................................................................................................................... 25
         TABLE 9: INTERRUPT SOURCE AND PRIORITY LEVEL ....................................................................................................................... 26

      4.5 FIFO CONTROL REGISTER (FCR) - WRITE-ONLY ..................................................................................... 26

         TABLE 10: TRANSMIT AND RECEIVE FIFO TRIGGER TABLE AND LEVEL SELECTION .......................................................................... 27

      4.6 LINE CONTROL REGISTER (LCR) - READ/WRITE ..................................................................................... 28

         TABLE 11: PARITY SELECTION ........................................................................................................................................................ 29

      4.7 ALTERNATE FUNCTION REGISTER (AFR) - READ/WRITE ....................................................................... 29
      4.8 MODEM CONTROL REGISTER (MCR) OR GENERAL PURPOSE OUTPUTS CONTROL - READ/WRITE 30
      4.9 LINE STATUS REGISTER (LSR) - READ ONLY ........................................................................................... 31
      4.10 MODEM STATUS REGISTER (MSR) - READ ONLY .................................................................................. 32
      4.11 SCRATCH PAD REGISTER (SPR) - READ/WRITE .................................................................................... 33
      4.12 ENHANCED MODE SELECT REGISTER (EMSR) ...................................................................................... 33

         TABLE 12: SCRATCHPAD SWAP SELECTION .................................................................................................................................... 33
         TABLE 13: EXTENDED RTS HYSTERESIS ........................................................................................................................................ 34

      4.13 FIFO LEVEL REGISTER (FLVL) - READ-ONLY ......................................................................................... 34
      4.14 BAUD RATE GENERATOR REGISTERS (DLL AND DLM) - READ/WRITE .............................................. 34
      4.15 DEVICE IDENTIFICATION REGISTER (DVID) - READ ONLY .................................................................... 35
      4.16 DEVICE REVISION REGISTER (DREV) - READ ONLY .............................................................................. 35
      4.17 TRIGGER LEVEL / FIFO DATA COUNT REGISTER (TRG) - WRITE-ONLY ............................................. 35
      4.18 FIFO DATA COUNT REGISTER (FC) - READ-ONLY ................................................................................. 35
      4.19 FEATURE CONTROL REGISTER (FCTR) - READ/WRITE ....................................................................... 35

         TABLE 14: TRIGGER TABLE SELECT ............................................................................................................................................... 35

      4.20 ENHANCED FEATURE REGISTER (EFR) .................................................................................................. 36

         TABLE 15: SOFTWARE FLOW CONTROL FUNCTIONS ........................................................................................................................ 36

      4.21 SOFTWARE FLOW CONTROL REGISTERS (XOFF1, XOFF2, XON1, XON2) - READ/WRITE ................ 37

         TABLE 16: UART RESET CONDITIONS FOR CHANNEL A AND B............................................................................................ 38

ABSOLUTE MAXIMUM RATINGS .................................................................................. 39
TYPICAL PACKAGE THERMAL RESISTANCE DATA (MARGIN OF ERROR: 15%) 39
ELECTRICAL CHARACTERISTICS................................................................................ 39

   DC ELECTRICAL CHARACTERISTICS.............................................................................................................. 39

         FIGURE 14. XR16C2852 VOL SINK CURRENT CHART ................................................................................................................... 40
         FIGURE 15. XR16C2852 VOH SOURCE CURRENT CHART ............................................................................................................. 40

   AC ELECTRICAL CHARACTERISTICS.............................................................................................................. 41
   TA=0O TO 70OC (-40O TO +85OC FOR INDUSTRIAL GRADE PACKAGE), VCC IS 2.97V TO 5.5V, 70 PF LOAD WHERE
   APPLICABLE ................................................................................................................................................. 41

         FIGURE 16. CLOCK TIMING............................................................................................................................................................. 42
         FIGURE 17. MODEM INPUT/OUTPUT TIMING FOR CHANNELS A & B ................................................................................................. 42
         FIGURE 18. DATA BUS READ TIMING .............................................................................................................................................. 43
         FIGURE 19. DATA BUS WRITE TIMING ............................................................................................................................................ 43
         FIGURE 21. TRANSMIT READY & INTERRUPT TIMING [NON-FIFO MODE] FOR CHANNELS A & B ....................................................... 44
         FIGURE 20. RECEIVE READY & INTERRUPT TIMING [NON-FIFO MODE] FOR CHANNELS A & B ......................................................... 44
         FIGURE 22. RECEIVE READY & INTERRUPT TIMING [FIFO MODE, DMA DISABLED] FOR CHANNELS A & B........................................ 45
         FIGURE 23. RECEIVE READY & INTERRUPT TIMING [FIFO MODE, DMA ENABLED] FOR CHANNELS A & B......................................... 45
         FIGURE 24. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE DISABLED] FOR CHANNELS A & B ........................... 46
         FIGURE 25. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE ENABLED] FOR CHANNELS A & B ............................ 46

PACKAGE DIMENSIONS (44 PIN PLCC) ....................................................................... 47
TABLE OF CONTENTS ............................................................................................................ I

                                             II
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