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XCV300E-6HQ240I

器件型号:XCV300E-6HQ240I
器件类别:半导体    可编程逻辑器件   
厂商名称:XILINX
厂商官网:https://www.xilinx.com/
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器件描述

FPGA, 6144 CLBS, 331776 GATES, 357 MHz, PQFP240

参数
XCV300E-6HQ240I功能数量 1
XCV300E-6HQ240I端子数量 240
XCV300E-6HQ240I最大工作温度 85 Cel
XCV300E-6HQ240I最小工作温度 0.0 Cel
XCV300E-6HQ240I最大供电/工作电压 1.89 V
XCV300E-6HQ240I最小供电/工作电压 1.71 V
XCV300E-6HQ240I额定供电电压 1.8 V
XCV300E-6HQ240I加工封装描述 HQFP-240
XCV300E-6HQ240I状态 ACTIVE
XCV300E-6HQ240I工艺 CMOS
XCV300E-6HQ240I包装形状 SQUARE
XCV300E-6HQ240I包装尺寸 FLATPACK, FINE PITCH
XCV300E-6HQ240I表面贴装 Yes
XCV300E-6HQ240I端子形式 GULL WING
XCV300E-6HQ240I端子间距 0.5000 mm
XCV300E-6HQ240I端子涂层 锡 铅
XCV300E-6HQ240I端子位置
XCV300E-6HQ240I包装材料 塑料/环氧树脂
XCV300E-6HQ240I温度等级 其他
XCV300E-6HQ240I组织 6144 CLBS, 331776 门
XCV300E-6HQ240I最大FCLK时钟频率 357 MHz
XCV300E-6HQ240I可配置逻辑模块数量 6144
XCV300E-6HQ240I可编程逻辑类型 FIELD PROGRAMMABLE GATE 阵列
XCV300E-6HQ240I等效门电路数量 331776
XCV300E-6HQ240I一个CLB模块最大延时 0.4700 ns

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XCV300E-6HQ240I器件文档内容

                                   0

R                                                              VirtexTM-E 1.8 V

                                                               Field Programmable Gate Arrays

DS022-1 (v2.2) November 9, 2001    0                        0  Preliminary Product Specification

Features                                                       High-Performance Built-In Clock Management Circuitry
                                                                    - Eight fully digital Delay-Locked Loops (DLLs)
Fast, High-Density 1.8 V FPGA Family                              - Digitally-Synthesized 50% duty cycle for Double
     - Densities from 58 k to 4 M system gates                           Data Rate (DDR) Applications
     - 130 MHz internal performance (four LUT levels)               - Clock Multiply and Divide
     - Designed for low-power operation                             - Zero-delay conversion of high-speed LVPECL/LVDS
     - PCI compliant 3.3 V, 32/64-bit, 33/ 66-MHz                        clocks to any I/O standard

Highly Flexible SelectI/O+TM Technology                      Flexible Architecture Balances Speed and Density
     - Supports 20 high-performance interface standards             - Dedicated carry logic for high-speed arithmetic
     - Up to 804 singled-ended I/Os or 344 differential I/O         - Dedicated multiplier support
          pairs for an aggregate bandwidth of > 100 Gb/s            - Cascade chain for wide-input function
                                                                    - Abundant registers/latches with clock enable, and
Differential Signalling Support                                        dual synchronous/asynchronous set and reset
     - LVDS (622 Mb/s), BLVDS (Bus LVDS), LVPECL                    - Internal 3-state bussing
     - Differential I/O signals can be input, output, or I/O        - IEEE 1149.1 boundary-scan logic
     - Compatible with standard differential devices                - Die-temperature sensor diode
     - LVPECL and LVDS clock inputs for 300+ MHz
          clocks                                                Supported by Xilinx FoundationTM and Alliance SeriesTM
                                                                    Development Systems
Proprietary High-Performance SelectLinkTM                         - Further compile time reduction of 50%
     Technology                                                     - Internet Team Design (ITD) tool ideal for
     - Double Data Rate (DDR) to Virtex-E link                           million-plus gate density designs
     - Web-based HDL generation methodology                         - Wide selection of PC and workstation platforms

Sophisticated SelectRAM+TM Memory Hierarchy                   SRAM-Based In-System Configuration
     - 1 Mb of internal configurable distributed RAM                - Unlimited re-programmability
     - Up to 832 Kb of synchronous internal block RAM
     - True Dual-PortTM BlockRAM capability                     Advanced Packaging Options
     - Memory bandwidth up to 1.66 Tb/s (equivalent                 - 0.8 mm Chip-scale
          bandwidth of over 100 RAMBUS channels)                    - 1.0 mm BGA
     - Designed for high-performance Interfaces to                  - 1.27 mm BGA
          External Memories                                         - HQ/PQ
     - 200 MHz ZBT* SRAMs
     - 200 Mb/s DDR SDRAMs                                     m 0.18 m 6-Layer Metal Process
     - Supported by free Synthesizable reference design
                                                                100% Factory Tested

* ZBT is a trademark of Integrated Device Technology, Inc.

2001 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://www.xilinx.com/legal.htm.
        All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.

DS022-1 (v2.2) November 9, 2001    www.xilinx.com                                Module 1 of 4
Preliminary Product Specification  1-800-255-7778                                                1
VirtexTM-E 1.8 V Field Programmable Gate Arrays                                                                   R

Table 1: Virtex-E Field-Programmable Gate Array Family Members

Device         System   Logic    CLB                            Logic Differential  User  BlockRAM   Distributed
                Gates   Gates    Array                          Cells I/O Pairs      I/O      Bits    RAM Bits
                                                                                    176
XCV50E         71,693   20,736   16 x 24 1,728                   83                 196     65,536      24,576
                                                                                    284     81,920      38,400
XCV100E        128,236  32,400   20 x 30 2,700                   83                 316     114,688     75,264
                                                                                    404     131,072     98,304
XCV200E        306,393  63,504   28 x 42 5,292                   119                512     163,840    153,600
                                                                                    660     294,912    221,184
XCV300E        411,955  82,944   32 x 48 6,912                   137                724     393,216    393,216
                                                                                    804     589,824    497,664
XCV400E        569,952  129,600  40 x 60 10,800                  183                804     655,360    614,400
                                                                                    804     753,664    812,544
XCV600E        985,882  186,624  48 x 72 15,552                  247                        851,968   1,038,336

XCV1000E 1,569,178      331,776  64 x 96 27,648                  281

XCV1600E 2,188,742 419,904 72 x 108 34,992                       344

XCV2000E 2,541,952 518,400 80 x 120 43,200                       344

XCV2600E 3,263,755 685,584 92 x 138 57,132                       344

XCV3200E 4,074,387 876,096 104 x 156 73,008                      344

Virtex-E Compared to Virtex Devices                             The Virtex-E family is not bitstream-compatible with the Vir-
                                                                tex family, but Virtex designs can be compiled into equiva-
The Virtex-E family offers up to 43,200 logic cells in devices  lent Virtex-E devices.
up to 30% faster than the Virtex family.
                                                                The same device in the same package for the Virtex-E and
I/O performance is increased to 622 Mb/s using Source           Virtex families are pin-compatible with some minor excep-
Synchronous data transmission architectures and synchro-        tions. See the data sheet pinout section for details.
nous system performance up to 240 MHz using sin-
gled-ended SelectI/O technology. Additional I/O standards       General Description
are supported, notably LVPECL, LVDS, and BLVDS, which
use two pins per signal. Almost all signal pins can be used     The Virtex-E FPGA family delivers high-performance,
for these new standards.                                        high-capacity programmable logic solutions. Dramatic
                                                                increases in silicon efficiency result from optimizing the new
Virtex-E devices have up to 640 Kb of faster (250 MHz)          architecture for place-and-route efficiency and exploiting an
block SelectRAM, but the individual RAMs are the same
size and structure as in the Virtex family. They also have      m aggressive 6-layer metal 0.18 m CMOS process. These
eight DLLs instead of the four in Virtex devices. Each indi-
vidual DLL is slightly improved with easier clock mirroring     advances make Virtex-E FPGAs powerful and flexible alter-
and 4x frequency multiplication.                                natives to mask-programmed gate arrays. The Virtex-E fam-
                                                                ily includes the nine members in Table 1.
VCCINT, the supply voltage for the internal logic and mem-
ory, is 1.8 V, instead of 2.5 V for Virtex devices. Advanced    Building on experience gained from Virtex FPGAs, the
                                                                Virtex-E family is an evolutionary step forward in program-
m processing and 0.18 m design rules have resulted in           mable logic design. Combining a wide variety of program-
                                                                mable system features, a rich hierarchy of fast, flexible
smaller dice, faster speed, and lower power consumption.        interconnect resources, and advanced process technology,
                                                                the Virtex-E family delivers a high-speed and high-capacity
I/O pins are 3 V tolerant, and can be 5 V tolerant with an      programmable logic solution that enhances design flexibility
                                                                while reducing time-to-market.
W external 100 resistor. PCI 5 V is not supported. With the
                                                                Virtex-E Architecture
addition of appropriate external resistors, any pin can toler-
ate any voltage desired.                                        Virtex-E devices feature a flexible, regular architecture that
                                                                comprises an array of configurable logic blocks (CLBs) sur-
Banking rules are different. With Virtex devices, all input     rounded by programmable input/output blocks (IOBs), all
buffers are powered by VCCINT. With Virtex-E devices, the       interconnected by a rich hierarchy of fast, versatile routing
LVTTL, LVCMOS2, and PCI input buffers are powered by
the I/O supply voltage VCCO.

Module 1 of 4                                    www.xilinx.com                       DS022-1 (v2.2) November 9, 2001
2                                                1-800-255-7778                     Preliminary Product Specification
        R                                                          VirtexTM-E 1.8 V Field Programmable Gate Arrays

resources. The abundance of routing resources permits the     Table 2: Performance for Common Circuit Functions
Virtex-E family to accommodate even the largest and most
complex designs.                                                     Function            Bits     Virtex-E (-7)

Virtex-E FPGAs are SRAM-based, and are customized by          Register-to-Register
loading configuration data into internal memory cells. Con-
figuration data can be read from an external SPROM (mas-      Adder                      16       4.3 ns
ter serial mode), or can be written into the FPGA
(SelectMAPTM, slave serial, and JTAG modes).                                             64       6.3 ns

The standard Xilinx Foundation SeriesTM and Alliance          Pipelined Multiplier        8x8     4.4 ns
SeriesTM Development systems deliver complete design                                     16 x 16  5.1 ns
support for Virtex-E, covering every aspect from behavioral
and schematic entry, through simulation, automatic design     Address Decoder            16       3.8 ns
translation and implementation, to the creation and down-                                         5.5 ns
loading of a configuration bit stream.                                                   64

Higher Performance                                            16:1 Multiplexer                    4.6 ns

Virtex-E devices provide better performance than previous     Parity Tree                9        3.5 ns
generations of FPGAs. Designs can achieve synchronous
system clock rates up to 240 MHz including I/O or 622 Mb/s                               18       4.3 ns
using Source Synchronous data transmission architech-
tures. Virtex-E I/Os comply fully with 3.3 V PCI specifica-                              36       5.9 ns
tions, and interfaces can be implemented that operate at
33 MHz or 66 MHz.                                             Chip-to-Chip

While performance is design-dependent, many designs           HSTL Class IV
operate internally at speeds in excess of 133 MHz and can
achieve over 311 MHz. Table 2 shows performance data for      LVTTL,16mA, fast slew
representative circuits, using worst-case timing parameters.
                                                              LVDS

                                                              LVPECL

Virtex-E Device/Package Combinations and Maximum I/O

Table 3: Virtex-E Family Maximum User I/O by Device/Package (Excluding Dedicated Clock Pins)

           XCV  XCV                XCV   XCV   XCV            XCV XCV XCV XCV XCV                          XCV
           50E  100E               200E  300E  400E           600E 1000E 1600E 2000E 2600E                3200E

CS144 94        94                 94                                                                      804

PQ240 158       158                158   158   158

HQ240                                                         158     158

BG352           196                260   260

BG432                                    316   316            316

BG560                                          404            404     404           404      404

FG256 176       176                176   176

FG456                              284   312

FG676                                          404            444

FG680                                                         512     512           512      512

FG860                                                                 660           660      660

FG900                                                         512     660           700

FG1156                                                                660           724      804  804

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VirtexTM-E 1.8 V Field Programmable Gate Arrays                                                                    R

Virtex-E Ordering Information

               Example: XCV300E-6PQ240C

               Device Type                       Temperature Range
                                                 C = Commercial (Tj = 0 C to +85 C)
               Speed Grade                       I = Industrial (Tj = -40 C to +100 C)
                  (-6, -7, -8)
                                                 Number of Pins

                                                 Package Type
                                                 BG = Ball Grid Array
                                                 FG = Fine Pitch Ball Grid Array
                                                 HQ = High Heat Dissipation

                                                                   DS022_043_072000

                                Figure 1: Ordering Information

Revision History

The following table shows the revision history for this document.

Date          Version                                                         Revision
12/7/99           1.0
1/10/00           1.1   Initial Xilinx release.
1/28/00           1.2
                        Re-released with spd.txt v. 1.18, FG860/900/1156 package information, and additional DLL,
2/29/00           1.3   Select RAM and SelectI/O information.
5/23/00           1.4
7/10/00           1.5   Added Delay Measurement Methodology table, updated SelectI/O section, Figures 30, 54,
                        & 55, text explaining Table 5, TBYP values, buffered Hex Line info, p. 8, I/O Timing
8/1/00            1.6   Measurement notes, notes for Tables 15, 16, and corrected F1156 pinout table footnote
9/20/00           1.7   references.

                        Updated pinout tables, VCC page 20, and corrected Figure 20.

                        Correction to table on p. 22.

                         Numerous minor edits.
                         Data sheet upgraded to Preliminary.
                         Preview -8 numbers added to Virtex-E Electrical Characteristics tables.
                         Reformatted entire document to follow new style guidelines.
                         Changed speed grade values in tables on pages 35-37.
                         Min values added to Virtex-E Electrical Characteristics tables.
                         XCV2600E and XCV3200E numbers added to Virtex-E Electrical Characteristics

                             tables (Module 3).
                         Corrected user I/O count for XCV100E device in Table 1 (Module 1).
                         Changed several pins to "No Connect in the XCV100E" and removed duplicate VCCINT

                             pins in Table ~ (Module 4).
                         Changed pin J10 to "No connect in XCV600E" in Table 74 (Module 4).
                         Changed pin J30 to "VREF option only in the XCV600E" in Table 74 (Module 4).
                         Corrected pair 18 in Table 75 (Module 4) to be "AO in the XCV1000E, XCV1600E".

Module 1 of 4                                    www.xilinx.com      DS022-1 (v2.2) November 9, 2001
4                                                1-800-255-7778    Preliminary Product Specification
          R                                              VirtexTM-E 1.8 V Field Programmable Gate Arrays

  Date       Version                                                         Revision
11/20/00        1.8
                      Upgraded speed grade -8 numbers in Virtex-E Electrical Characteristics tables to
2/12/01         1.9        Preliminary.

4/2/01         2.0    Updated minimums in Table 13 and added notes to Table 14.
10/25/01        2.1    Added to note 2 to Absolute Maximum Ratings.
11/09/01        2.2    Changed speed grade -8 numbers for TSHCKO32, TREG, TBCCS, and TICKOF.
                      Changed all minimum hold times to 0.4 under Global Clock Setup and Hold for

                           LVTTL Standard, with DLL.
                      Revised maximum TDLLPW in -6 speed grade for DLL Timing Parameters.
                      Changed GCLK0 to BA22 for FG860 package in Table 46.

                      Revised footnote for Table 14.
                      Added numbers to Virtex-E Electrical Characteristics tables for XCV1000E and

                           XCV2000E devices.
                      Updated Table 27 and Table 78 to include values for XCV400E and XCV600E devices.
                      Revised Table 62 to include pinout information for the XCV400E and XCV600E devices

                           in the BG560 package.
                      Updated footnotes 1 and 2 for Table 76 to include XCV2600E and XCV3200E devices.

                      Updated numerous values in Virtex-E Switching Characteristics tables.
                      Converted data sheet to modularized format. See the Virtex-E Data Sheet section.

                      Updated the Virtex-E Device/Package Combinations and Maximum I/O table to
                           show XCV3200E in the FG1156 package.

                      Minor edits.

Virtex-E Data Sheet                                       DS022-3, Virtex-E 1.8V FPGAs:
                                                               DC and Switching Characteristics (Module 3)
The Virtex-E Data Sheet contains the following modules:
                                                          DS022-4, Virtex-E 1.8V FPGAs:
DS022-1, Virtex-E 1.8V FPGAs:                                Pinout Tables (Module 4)
      Introduction and Ordering Information (Module 1)

DS022-2, Virtex-E 1.8V FPGAs:
      Functional Description (Module 2)

DS022-1 (v2.2) November 9, 2001    www.xilinx.com        Module 1 of 4
Preliminary Product Specification  1-800-255-7778                        5
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