FPGA, 1536 CLBS, 322970 GATES, 250 MHz, PQFP240


XCV300-4FG256C功能数量 1
XCV300-4FG256C端子数量 240
XCV300-4FG256C最大供电/工作电压 2.62 V
XCV300-4FG256C最小供电/工作电压 2.38 V
XCV300-4FG256C额定供电电压 2.5 V
XCV300-4FG256C加工封装描述 塑料, 方型扁平式封装-240
XCV300-4FG256C工艺 CMOS
XCV300-4FG256C包装形状 SQUARE
XCV300-4FG256C表面贴装 Yes
XCV300-4FG256C端子形式 GULL WING
XCV300-4FG256C端子间距 0.5000 mm
XCV300-4FG256C端子涂层 锡 铅
XCV300-4FG256C包装材料 塑料/环氧树脂
XCV300-4FG256C组织 1536 CLBS, 322970 门
XCV300-4FG256C最大FCLK时钟频率 250 MHz
XCV300-4FG256C可配置逻辑模块数量 1536
XCV300-4FG256C等效门电路数量 322970
XCV300-4FG256C一个CLB模块最大延时 0.8000 ns




                               R                            VirtexTM 2.5 V

                                                            Field Programmable Gate Arrays

DS003-1 (v2.5 ) April 2, 2001            0 3 Product Specification

Features                                                    Supported by FPGA FoundationTM and Alliance
                                                                 Development Systems
Fast, high-density Field-Programmable Gate Arrays              - Complete support for Unified Libraries, Relationally
     - Densities from 50k to 1M system gates                          Placed Macros, and Design Manager
     - System performance up to 200 MHz                          - Wide selection of PC and workstation platforms
     - 66-MHz PCI Compliant
     - Hot-swappable for Compact PCI                         SRAM-based in-system configuration
                                                                 - Unlimited re-programmability
Multi-standard SelectIOTM interfaces                           - Four programming modes
     - 16 high-performance interface standards
     - Connects directly to ZBTRAM devices                   0.22 mm 5-layer metal process

Built-in clock-management circuitry                        100% factory tested
     - Four dedicated delay-locked loops (DLLs) for
          advanced clock control                            Description
     - Four primary low-skew global clock distribution
          nets, plus 24 secondary local clock nets          The Virtex FPGA family delivers high-performance,
                                                            high-capacity programmable logic solutions. Dramatic
Hierarchical memory system                                increases in silicon efficiency result from optimizing the new
     - LUTs configurable as 16-bit RAM, 32-bit RAM,         architecture for place-and-route efficiency and exploiting an
          16-bit dual-ported RAM, or 16-bit Shift Register
     - Configurable synchronous dual-ported 4k-bit          aggressive 5-layer-metal 0.22 mm CMOS process. These
     - Fast interfaces to external high-performance RAMs    advances make Virtex FPGAs powerful and flexible alterna-
                                                            tives to mask-programmed gate arrays. The Virtex family
Flexible architecture that balances speed and density     comprises the nine members shown in Table 1.
     - Dedicated carry logic for high-speed arithmetic
     - Dedicated multiplier support                         Building on experience gained from previous generations of
     - Cascade chain for wide-input functions               FPGAs, the Virtex family represents a revolutionary step
     - Abundant registers/latches with clock enable, and    forward in programmable logic design. Combining a wide
          dual synchronous/asynchronous set and reset       variety of programmable system features, a rich hierarchy of
     - Internal 3-state bussing                             fast, flexible interconnect resources, and advanced process
     - IEEE 1149.1 boundary-scan logic                      technology, the Virtex family delivers a high-speed and
     - Die-temperature sensor diode                         high-capacity programmable logic solution that enhances
                                                            design flexibility while reducing time-to-market.

Table 1: Virtex Field-Programmable Gate Array Family Members

Device                                                                        Maximum  Block RAM         Maximum
         System Gates CLB Array Logic Cells Available I/O                                   Bits   SelectRAM+TM Bits
XCV50    57,906                   16x24  1,728                180                          40,960            24,576
                                                                                           49,152            38,400
XCV100   108,904                  20x30  2,700                180                          57,344            55,296
                                                                                           65,536            75,264
XCV150   164,674                  24x36  3,888                260                          81,920            98,304
                                                                                           98,304           153,600
XCV200   236,666                  28x42  5,292                284                                           221,184
                                                                                          114,688           301,056
XCV300   322,970                  32x48  6,912                316                         131,072           393,216

XCV400   468,252                  40x60  10,800               404

XCV600   661,111                  48x72  15,552               512

XCV800   888,439                  56x84  21,168               512

XCV1000  1,124,022                64x96  27,648               512

2001 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at
        All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.

DS003-1 (v2.5 ) April 2, 2001                                              Module 1 of 4
Product Specification                    1-800-255-7778                                                            1
VirtexTM 2.5 V Field Programmable Gate Arrays                                                                     R

Virtex Architecture                                            Xilinx thoroughly benchmarked the Virtex family. While per-
                                                               formance is design-dependent, many designs operated
Virtex devices feature a flexible, regular architecture that   internally at speeds in excess of 100 MHz and can achieve
comprises an array of configurable logic blocks (CLBs) sur-    200 MHz. Table 2 shows performance data for representa-
rounded by programmable input/output blocks (IOBs), all        tive circuits, using worst-case timing parameters.
interconnected by a rich hierarchy of fast, versatile routing
resources. The abundance of routing resources permits the      Table 2: Performance for Common Circuit Functions
Virtex family to accommodate even the largest and most
complex designs.                                               Function               Bits     Virtex -6

Virtex FPGAs are SRAM-based, and are customized by             Register-to-Register
loading configuration data into internal memory cells. In
some modes, the FPGA reads its own configuration data          Adder                  16       5.0 ns
from an external PROM (master serial mode). Otherwise,
the configuration data is written into the FPGA (Select-                              64       7.2 ns
MAPTM, slave serial, and JTAG modes).
                                                               Pipelined Multiplier    8x8     5.1 ns
The standard Xilinx FoundationTM and Alliance SeriesTM                                16 x 16  6.0 ns
Development systems deliver complete design support for
Virtex, covering every aspect from behavioral and sche-        Address Decoder        16       4.4 ns
matic entry, through simulation, automatic design transla-                                     6.4 ns
tion and implementation, to the creation, downloading, and                            64
readback of a configuration bit stream.
                                                               16:1 Multiplexer                5.4 ns
Higher Performance
                                                               Parity Tree            9        4.1 ns
Virtex devices provide better performance than previous
generations of FPGA. Designs can achieve synchronous                                  18       5.0 ns
system clock rates up to 200 MHz including I/O. Virtex
inputs and outputs comply fully with PCI specifications, and                          36       6.9 ns
interfaces can be implemented that operate at 33 MHz or 66
MHz. Additionally, Virtex supports the hot-swapping            Chip-to-Chip
requirements of Compact PCI.
                                                               HSTL Class IV                   200 MHz

                                                               LVTTL,16mA, fast slew           180 MHz

Module 1 of 4                                                       DS003-1 (v2.5 ) April 2, 2001
2                                              1-800-255-7778                                       Product Specification
       R                                                 VirtexTM 2.5 V Field Programmable Gate Arrays

Virtex Device/Package Combinations and Maximum I/O

Table 3: Virtex Family Maximum User I/O by Device/Package (Excluding Dedicated Clock Pins)

Package XCV50 XCV100 XCV150 XCV200 XCV300 XCV400 XCV600 XCV800                                   XCV1000

CS144     94                   94                                                                   404
TQ144     98                   98

PQ240     166                  166  166  166  166

HQ240                                                         166          166              166

BG256     180                  180  180  180

BG352                               260  260  260

BG432                                         316             316          316              316

BG560                                                         404          404              404

FG256     176                  176  176  176

FG456                               260  284  312

FG676                                                         404          444              444

FG680                                                                      512              512

Virtex Ordering Information

          Example: XCV300 -6 PQ 240 C

          Device Type                         Temperature Range
          Speed Grade
                                              C = Commercial (TJ = 0C to +85C)
                                              I = Industrial (TJ = 40C to +100C)

          -4                                  Number of Pins

          -6                                  Package Type

                                              BG = Ball Grid Array
                                              FG = Fine-pitch Ball Grid Array
                                              PQ = Plastic Quad Flat Pack
                                              HQ = High Heat Dissipation QFP
                                              TQ = Thin Quad Flat Pack
                                              CS = Chip-scale Package

                                    Figure 1: Virtex Ordering Information

DS003-1 (v2.5 ) April 2, 2001                                            Module 1 of 4
Product Specification                    1-800-255-7778                                                          3
VirtexTM 2.5 V Field Programmable Gate Arrays                                                              R

Revision History

Date           Version                                                         Revision
11/98             1.0
01/99             1.2   Initial Xilinx release.
02/99             1.3
05/99             1.4   Updated package drawings and specs.
05/99             1.5
07/99             1.6   Update of package drawings, updated specifications.

09/99             1.7   Addition of package drawings and specifications.

01/00             1.8   Replaced FG 676 & FG680 package drawings.

01/00             1.9   Changed Boundary Scan Information and changed Figure 11, Boundary Scan Bit
                        Sequence. Updated IOB Input & Output delays. Added Capacitance info for different I/O
03/00             2.0   Standards. Added 5 V tolerant information. Added DLL Parameters and waveforms and
05/00             2.1   new Pin-to-pin Input and Output Parameter tables for Global Clock Input to Output and
05/00             2.2   Setup and Hold. Changed Configuration Information including Figures 12, 14, 17 & 19.
09/00             2.3   Added device-dependent listings for quiescent currents ICCINTQ and ICCOQ. Updated
                        IOB Input and Output Delays based on default standard of LVTTL, 12 mA, Fast Slew Rate.
10/00             2.4   Added IOB Input Switching Characteristics Standard Adjustments.

04/01             2.5   Speed grade update to preliminary status, Power-on specification and Clock-to-Out
                        Minimums additions, "0" hold time listing explanation, quiescent current listing update, and
                        Figure 6 ADDRA input label correction. Added TIJITCC parameter, changed TOJIT to

                        Update to speed.txt file 1.96. Corrections for CRs 111036,111137, 112697, 115479,
                        117153, 117154, and 117612. Modified notes for Recommended Operating Conditions
                        (voltage and temperature). Changed Bank information for VCCO in CS144 package on p.43.

                        Updated DLL Jitter Parameter table and waveforms, added Delay Measurement
                        Methodology table for different I/O standards, changed buffered Hex line info and
                        Input/Output Timing measurement notes.

                        New TBCKO values; corrected FG680 package connection drawing; new note about status
                        of CCLK pin after configuration.

                        Modified "Pins not listed ..." statement. Speed grade update to Final status.

                        Modified Table 18.

                         Added XCV400 values to table under Minimum Clock-to-Out for Virtex Devices.
                         Corrected Units column in table under IOB Input Switching Characteristics.
                         Added values to table under CLB SelectRAM Switching Characteristics.
                         Corrected Pinout information for devices in the BG256, BG432, and BG560 packages in

                             Table 18.
                         Corrected BG256 Pin Function Diagram.
                         Revised minimums for Global Clock Set-Up and Hold for LVTTL Standard, with DLL.
                         Converted file to modularized format. See Virtex Data Sheet section.

Virtex Data Sheet                                        DS003-3, Virtex 2.5V FPGAs:
                                                              DC and Switching Characteristics (Module 3)
The Virtex Data Sheet contains the following modules:
                                                         DS003-4, Virtex 2.5V FPGAs:
DS003-1, Virtex 2.5V FPGAs:                                 Pinout Tables (Module 4)
      Introduction and Ordering Information (Module 1)

DS003-2, Virtex 2.5V FPGAs:
      Functional Description (Module 2)

Module 1 of 4                          DS003-1 (v2.5 ) April 2, 2001
4                                              1-800-255-7778          Product Specification
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