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XCS40XL-5BG100I

器件型号:XCS40XL-5BG100I
器件类别:可编程逻辑器件   
厂商名称:XILINX
厂商官网:https://www.xilinx.com/
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器件描述

FPGA, 784 CLBS, 13000 GATES, 250 MHz, PQFP208

参数

XCS40XL-5BG100I功能数量 1
XCS40XL-5BG100I端子数量 208
XCS40XL-5BG100I最大工作温度 85 Cel
XCS40XL-5BG100I最小工作温度 0.0 Cel
XCS40XL-5BG100I最大供电/工作电压 3.6 V
XCS40XL-5BG100I最小供电/工作电压 3 V
XCS40XL-5BG100I额定供电电压 3.3 V
XCS40XL-5BG100I加工封装描述 塑料, 方型扁平式封装-208
XCS40XL-5BG100I状态 DISCONTINUED
XCS40XL-5BG100I工艺 CMOS
XCS40XL-5BG100I包装形状 SQUARE
XCS40XL-5BG100I包装尺寸 FLATPACK, FINE PITCH
XCS40XL-5BG100I表面贴装 Yes
XCS40XL-5BG100I端子形式 GULL WING
XCS40XL-5BG100I端子间距 0.5000 mm
XCS40XL-5BG100I端子涂层 锡 铅
XCS40XL-5BG100I端子位置
XCS40XL-5BG100I包装材料 塑料/环氧树脂
XCS40XL-5BG100I温度等级 其他
XCS40XL-5BG100I组织 784 CLBS, 13000 门
XCS40XL-5BG100I最大FCLK时钟频率 250 MHz
XCS40XL-5BG100I可配置逻辑模块数量 784
XCS40XL-5BG100I可编程逻辑类型 FIELD PROGRAMMABLE GATE 阵列
XCS40XL-5BG100I等效门电路数量 13000
XCS40XL-5BG100I一个CLB模块最大延时 1 ns

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XCS40XL-5BG100I器件文档内容

                                          0

                       R                                     Spartan and Spartan-XL Families

                                                             Field Programmable Gate Arrays

DS060 (v1.6) September 19, 2001           0 0 Product Specification

Introduction                                                 System level features
                                                                  - Available in both 5V and 3.3V versions
The SpartanTM and the Spartan-XL families are a high-vol-         - On-chip SelectRAMTM memory
ume production FPGA solution that delivers all the key            - Fully PCI compliant
requirements for ASIC replacement up to 40,000 gates.             - Full readback capability for program verification
These requirements include high performance, on-chip                    and internal node observability
RAM, core solutions and prices that, in high volume,              - Dedicated high-speed carry logic
approach and in many cases are equivalent to mask pro-            - Internal 3-state bus capability
grammed ASIC devices.                                             - Eight global low-skew clock or signal networks
                                                                  - IEEE 1149.1-compatible Boundary Scan logic
The Spartan series is the result of more than 14 years of         - Low cost plastic packages available in all densities
FPGA design experience and feedback from thousands of             - Footprint compatibility in common packages
customers. By streamlining the Spartan series feature set,
leveraging advanced process technologies and focusing on      Fully supported by powerful Xilinx development system
total cost management, the Spartan series delivers the key        - Foundation Series: Integrated, shrink-wrap
features required by ASIC and other high-volume logic                   software
users while avoiding the initial cost, long development           - Alliance Series: Dozens of PC and workstation
cycles and inherent risk of conventional ASICs. The Spar-               third party development systems supported
tan and Spartan-XL families in the Spartan series have ten        - Fully automatic mapping, placement and routing
members, as shown in Table 1.

Spartan and Spartan-XL Features                              Additional Spartan-XL Features

Note: The Spartan series devices described in this data       3.3V supply for low power with 5V tolerant I/Os
sheet include the 5V Spartan family and the 3.3V             Power down input
Spartan-XL family. See the separate data sheet for the 2.5V   Higher performance
Spartan-II family.                                           Faster carry logic
                                                             More flexible high-speed clock network
First ASIC replacement FPGA for high-volume                Latch capability in Configurable Logic Blocks
     production with on-chip RAM                              Input fast capture latch
                                                             Optional mux or 2-input function generator on outputs
Density up to 1862 logic cells or 40,000 system gates       12 mA or 24 mA output drive
Streamlined feature set based on XC4000 architecture       5V and 3.3V PCI compliant
System performance beyond 80 MHz                            Enhanced Boundary Scan
Broad set of AllianceCORETM and LogiCORETM                  Express Mode configuration
                                                             Chip scale packaging
     predefined solutions available
Unlimited reprogrammability
Low cost

Table 1: Spartan and Spartan-XL Field Programmable Gate Arrays

                                     Max     Typical                             Max.  Total
                       Logic System       Gate Range
                                                              CLB        Total No. of Avail. Distributed
                                                             Matrix
Device                 Cells Gates (Logic and RAM)(1)                    CLBs Flip-flops User I/O RAM Bits

XCS05 and XCS05XL 238 5,000               2,000-5,000        10 x 10 100  360    77    3,200

XCS10 and XCS10XL 466 10,000              3,000-10,000       14 x 14 196  616    112   6,272

XCS20 and XCS20XL 950 20,000              7,000-20,000       20 x 20 400  1,120  160   12,800

XCS30 and XCS30XL 1368 30,000             10,000-30,000 24 x 24 576       1,536  192   18,432

XCS40 and XCS40XL 1862 40,000             13,000-40,000 28 x 28 784       2,016  224   25,088

Notes:
1. Max values of Typical Gate Range include 20-30% of CLBs used as RAM.

2001 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at http://www.xilinx.com/legal.htm.
        All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.

DS060 (v1.6) September 19, 2001           www.xilinx.com                                                                                                           1

Product Specification                        1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                     R

General Overview                                              memory cells determine the logic functions and intercon-
                                                              nections implemented in the FPGA. The FPGA can either
Spartan series FPGAs are implemented with a regular, flex-    actively read its configuration data from an external serial
ible, programmable architecture of Configurable Logic         PROM (Master Serial mode), or the configuration data can
Blocks (CLBs), interconnected by a powerful hierarchy of      be written into the FPGA from an external device (Slave
versatile routing resources (routing channels), and sur-      Serial mode).
rounded by a perimeter of programmable Input/Output
Blocks (IOBs), as seen in Figure 1. They have generous        Spartan series FPGAs can be used where hardware must
routing resources to accommodate the most complex inter-      be adapted to different user applications. FPGAs are ideal
connect patterns.                                             for shortening design and development cycles, and also
                                                              offer a cost-effective solution for production rates well
The devices are customized by loading configuration data      beyond 50,000 systems per month.
into internal static memory cells. Re-programming is possi-
ble an unlimited number of times. The values stored in these

     B-  IOB  IOB            IOB  IOB                         IOB  IOB  IOB  IOB  OSC
   SCAN

   IOB                       CLB                              CLB                             IOB
                        CLB                                             CLB
                             CLB                              CLB
   IOB                                                                                        IOB
                                  Routing Channels
   IOB                                                                                        IOB
                        CLB  CLB                              CLB       CLB

   IOB                       CLB                              CLB                             IOB

   IOB                                                                                        IOB
                        CLB                                             CLB

   IOB                                                                                        IOB

   IOB                                                                                        IOB
                        CLB                                             CLB

   IOB                                                                                        IOB

   RDBK  IOB  IOB            IOB  IOB                         IOB  IOB  IOB  IOB   START
                                                                                     -UP
                           VersaRing Routing Channels
                                                                                  DS060_01_081100
         Figure 1: Basic FPGA Block Diagram

2                            www.xilinx.com                                       DS060 (v1.6) September 19, 2001

                             1-800-255-7778                                                        Product Specification
R                                Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan series devices achieve high-performance, low-cost       The functionality of each circuit block is customized during
operation through the use of an advanced architecture and       configuration by programming internal static memory cells.
semiconductor technology. Spartan and Spartan-XL                The values stored in these memory cells determine the
devices provide system clock rates exceeding 80 MHz and         logic functions and interconnections implemented in the
internal performance in excess of 150 MHz. In contrast to       FPGA.
other FPGA devices, the Spartan series offers the most
cost-effective solution while maintaining leading-edge per-     Configurable Logic Blocks (CLBs)
formance. In addition to the conventional benefit of high vol-
ume programmable logic solutions, Spartan series FPGAs          The CLBs are used to implement most of the logic in an
also offer on-chip edge-triggered single-port and dual-port     FPGA. The principal CLB elements are shown in the simpli-
RAM, clock enables on all flip-flops, fast carry logic, and     fied block diagram in Figure 2. There are three look-up
many other features.                                            tables (LUT) which are used as logic function generators,
                                                                two flip-flops and two groups of signal steering multiplexers.
The Spartan/XL families leverage the highly successful          There are also some more advanced features provided by
XC4000 architecture with many of that family's features and     the CLB which will be covered in the Advanced Features
benefits. Technology advancements have been derived             Description, page 13.
from the XC4000XLA process developments.
                                                                Function Generators
Logic Functional Description
                                                                Two 16 x 1 memory look-up tables (F-LUT and G-LUT) are
The Spartan series uses a standard FPGA structure as            used to implement 4-input function generators, each offer-
shown in Figure 1, page 2. The FPGA consists of an array        ing unrestricted logic implementation of any Boolean func-
of configurable logic blocks (CLBs) placed in a matrix of       tion of up to four independent input signals (F1 to F4 or G1
routing channels. The input and output of signals is            to G4). Using memory look-up tables the propagation delay
achieved through a set of input/output blocks (IOBs) forming    is independent of the function implemented.
a ring around the CLBs and routing channels.
                                                                A third 3-input function generator (H-LUT) can implement
CLBs provide the functional elements for implementing         any Boolean function of its three inputs. Two of these inputs
     the user's logic.                                          are controlled by programmable multiplexers (see box "A" of
                                                                Figure 2). These inputs can come from the F-LUT or G-LUT
IOBs provide the interface between the package pins           outputs or from CLB inputs. The third input always comes
     and internal signal lines.                                 from a CLB input. The CLB can, therefore, implement cer-
                                                                tain functions of up to nine inputs, like parity checking. The
Routing channels provide paths to interconnect the            three LUTs in the CLB can also be combined to do any arbi-
     inputs and outputs of the CLBs and IOBs.                   trarily defined Boolean function of five inputs.

DS060 (v1.6) September 19, 2001  www.xilinx.com                 3

Product Specification            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                                                                                                    R

        G-LUT                   B

   G4   G4             H-LUT                                                SR

            Logic    G Logic                                            D       Q  YQ
                        Function
   G3   G3 Function
                     H1 of H
            of G         F-G-H1                                         CK

   G2   G2 G1-G4     F

                                                                        EC

   G1   G1

   SR                                                                              Y

   H1

   DIN

   F4   F4                                                                  SR

            Logic         A                                             D       Q  XQ

   F3   F3 Function  Multiplexer Controlled
                     by Configuration Program
            of G                                                        CK

   F2   F2 F1-F4

                                                                        EC

   F1   F1

        F-LUT                                                                      X

   K

   EC

                                                                                                                                                                                                                DS060_02_0506 01

    Figure 2: Spartan/XL Simplified CLB Logic Diagram (some features not shown)

A CLB can implement any of the following functions:                     Flip-Flops

Any function of up to four variables, plus any second                 Each CLB contains two flip-flops that can be used to regis-
     function of up to four unrelated variables, plus any third         ter (store) the function generator outputs. The flip-flops and
     function of up to three unrelated variables                        function generators can also be used independently (see
                                                                        Figure 2). The CLB input DIN can be used as a direct input
      Note: When three separate functions are generated, one of         to either of the two flip-flops. H1 can also drive either
      the function outputs must be captured in a flip-flop internal to  flip-flop via the H-LUT with a slight additional delay.
      the CLB. Only two unregistered function generator outputs
      are available from the CLB.                                       The two flip-flops have common clock (CK), clock enable
                                                                        (EC) and set/reset (SR) inputs. Internally both flip-flops are
Any single function of five variables                                 also controlled by a global initialization signal (GSR) which
Any function of four variables together with some                     is described in detail in Global Signals: GSR and GTS,
                                                                        page 20.
     functions of six variables
Some functions of up to nine variables.                               Latches (Spartan-XL only)

Implementing wide functions in a single block reduces both              The Spartan-XL CLB storage elements can also be config-
the number of blocks required and the delay in the signal               ured as latches. The two latches have common clock (K)
path, achieving both increased capacity and speed.                      and clock enable (EC) inputs. Functionality of the storage
                                                                        element is described in Table 2.
The versatility of the CLB function generators significantly
improves system speed. In addition, the design-software
tools can deal with each function generator independently.
This flexibility improves cell usage.

4                    www.xilinx.com                                     DS060 (v1.6) September 19, 2001

                     1-800-255-7778                                                Product Specification
            R                                         Spartan and Spartan-XL Families Field Programmable Gate Arrays

.                                                                                                                     Clock Input

Table 2: CLB Storage Element Functionality                                                                            Each flip-flop can be triggered on either the rising or falling
                                                                                                                      clock edge. The CLB clock line is shared by both flip-flops.
      Mode         CK EC SR                    D      Q                                                               However, the clock is individually invertible for each flip-flop
                                                                                                                      (see CK path in Figure 3). Any inverter placed on the clock
Power-Up or            X         X      X      X      SR                                                              line in the design is automatically absorbed into the CLB.
GSR
                                                                                                                      Clock Enable
Flip-Flop              X         X      1      X      SR
Operation                                                                                                             The clock enable line (EC) is active High. The EC line is
                                 1*     0*     D      D                                                               shared by both flip-flops in a CLB. If either one is left discon-
                                                                                                                      nected, the clock enable for that flip-flop defaults to the
                       0         X      0*     X      Q                                                               active state. EC is not invertible within the CLB. The clock
                                                                                                                      enable is synchronous to the clock and must satisfy the
Latch                  1         1*     0*     X      Q                                                               setup and hold timing specified for the device.

Operation              0         1*     0*     D      D                                                               Set/Reset
(Spartan-XL)
                                                                                                                      The set/reset line (SR) is an asynchronous active High con-
Both                   X         0      0*     X      Q                                                               trol of the flip-flop. SR can be configured as either set or
                                                                                                                      reset at each flip-flop. This configuration option determines
Legend:                                                                                                               the state in which each flip-flop becomes operational after
                                                                                                                      configuration. It also determines the effect of a GSR pulse
       X           Don't care                                                                                         during normal operation, and the effect of a pulse on the SR
                                                                                                                      line of the CLB. The SR line is shared by both flip-flops. If
                   Rising edge (clock not inverted).                                                                  SR is not specified for a flip-flop the set/reset for that flip-flop
                                                                                                                      defaults to the inactive state. SR is not invertible within the
       SR          Set or Reset value. Reset is default.                                                              CLB.

       0*          Input is Low or unconnected (default                                                               CLB Signal Flow Control

                   value)                                                                                             In addition to the H-LUT input control multiplexers (shown in
                                                                                                                      box "A" of Figure 2, page 4) there are signal flow control
       1*          Input is High or unconnected (default                                                              multiplexers (shown in box "B" of Figure 2) which select the
                                                                                                                      signals which drive the flip-flop inputs and the combinatorial
                   value)                                                                                             CLB outputs (X and Y).

               SR                                                                                                     Each flip-flop input is driven from a 4:1 multiplexer which
                                                                                                                      selects among the three LUT outputs and DIN as the data
               GND                      SD                                                                            source.
                            GSR
                                     D      Q     Q                                                                   Each combinatorial output is driven from a 2:1 multiplexer
          D                                                                                                           which selects between two of the LUT outputs. The X output
                                                                                                                      can be driven from the F-LUT or H-LUT, the Y output from
           CK                                                                                                         G-LUT or H-LUT.

                                                                 RD                                                   Control Signals
           EC
                                                                                                                      There are four signal control multiplexers on the input of the
                                   Vcc                                                                                CLB. These multiplexers allow the internal CLB control sig-
                                                                                                                      nals (H1, DIN, SR, and EC in Figure 2 and Figure 4) to be
                                                    Multiplexer Controlled                                            driven from any of the four general control inputs (C1-C4 in
                                                    by Configuration Program                                          Figure 4) into the CLB. Any of these inputs can drive any of
                                                                                                                      the four internal control signals.
                                                                                                     DS060_03_041901

Figure 3: CLB Flip-Flop Functional Block Diagram

DS060 (v1.6) September 19, 2001                       www.xilinx.com                                                  5

Product Specification                                 1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                                                             R

                             DIN                                                                                      GSR

                                                                        H1                                                    SD

   C1                                                                                         D                            D      Q                  Q

   C2                                                                                       CK                                RD
                                                                        SR
                                                                                            EC
   C3                                                                                                            Vcc

   C4

                                                                        EC

                                                                                                                           Multiplexer Controlled
                                                                                                                           by Configuration Program

   Multiplexer Controlled                                                                                                                                                 DS060_05_041901
   by Configuration Program
                                                                            Figure 5: IOB Flip-Flop/Latch Functional Block
                             DS060_04_081100                                                           Diagram

   Figure 4: CLB Control Signal Interface

The four internal control signals are:                                      IOB Input Signal Path

EC: Enable Clock                                                          The input signal to the IOB can be configured to either go
SR: Asynchronous Set/Reset or H function generator                        directly to the routing channels (via I1 and I2 in Figure 6) or
                                                                            to the input register. The input register can be programmed
     Input 0                                                                as either an edge-triggered flip-flop or a level-sensitive
DIN: Direct In or H function generator Input 2                            latch. The functionality of this register is shown in Table 3,
H1: H function generator Input 1.                                         and a simplified block diagram of the register can be seen in
                                                                            Figure 5.
Input/Output Blocks (IOBs)
                                                                            Table 3: Input Register Functionality
User-configurable input/output blocks (IOBs) provide the
interface between external package pins and the internal                                    Mode                      CK   EC        D                  Q
logic. Each IOB controls one package pin and can be con-
figured for input, output, or bidirectional signals. Figure 6               Power-Up or                               X    X         X                  SR
shows a simplified functional block diagram of the Spar-                    GSR
tan/XL IOB.
                                                                            Flip-Flop                                      1*        D                  D

                                                                                                                      0    X         X                  Q

                                                                            Latch                                     1    1*        X                  Q

                                                                                                                      0    1*        D                  D

                                                                            Both                                      X    0         X                  Q

                                                                                            Legend:

                                                                                            X        Don't care.

                                                                                                     Rising edge (clock not inverted).

                                                                                            SR       Set or Reset value. Reset is default.

                                                                                            0*       Input is Low or unconnected (default

                                                                                                     value)

                                                                                            1*       Input is High or unconnected (default

                                                                                                     value)

6                                                                           www.xilinx.com                                 DS060 (v1.6) September 19, 2001

                                                                            1-800-255-7778                                     Product Specification
R                                                                 Spartan and Spartan-XL Families Field Programmable Gate Arrays

The register choice is made by placing the appropriate             The 5V Spartan input buffers can be globally configured for
library symbol. For example, IFD is the basic input flip-flop      either TTL (1.2V) or CMOS (VCC/2) thresholds, using an
(rising edge triggered), and ILD is the basic input latch          option in the bitstream generation software. The Spartan
(transparent-High). Variations with inverted clocks are also       output levels are also configurable; the two global adjust-
available. The clock signal inverter is also shown in Figure 5     ments of input threshold and output level are independent.
on the CK line.                                                    The inputs of Spartan devices can be driven by the outputs
                                                                   of any 3.3V device, if the Spartan inputs are in TTL mode.
The Spartan IOB data input path has a one-tap delay ele-           Input and output thresholds are TTL on all configuration
ment: either the delay is inserted (default), or it is not. The    pins until the configuration has been loaded into the device
Spartan-XL IOB data input path has a two-tap delay ele-            and specifies how they are to be used. Spartan-XL inputs
ment, with choices of a full delay, a partial delay, or no delay.  are TTL compatible and 3.3V CMOS compatible.
The added delay guarantees a zero hold time with respect
to clocks routed through the global clock buffers. (See Glo-       Supported sources for Spartan/XL device inputs are shown
bal Nets and Buffers, page 12 for a description of the glo-        in Table 4.
bal clock buffers in the Spartan/XL families.) For a shorter
input register setup time, with positive hold-time, attach a       Spartan-XL I/Os are fully 5V tolerant even though the VCC is
NODELAY attribute or property to the flip-flop.The output of       3.3V. This allows 5V signals to directly connect to the Spar-
the input register goes to the routing channels (via I1 and I2     tan-XL inputs without damage, as shown in Table 4. In addi-
in Figure 6). The I1 and I2 signals that exit the IOB can each     tion, the 3.3V VCC can be applied before or after 5V signals
carry either the direct or registered input signal.                are applied to the I/Os. This makes the Spartan-XL devices
                                                                   immune to power supply sequencing problems.

                                                             GTS
   T

O                                D   Q

                                                                   OUTPUT DRIVER

                                 CK                                Programmable Slew Rate

OK                                                                 Programmable TTL/CMOS Drive

                                 EC                                       (Spartan only)

                                                                                                          Package

I1                                                                                                        Pad

                                                                                            INPUT BUFFER

I2                                                                 Delay

                                 D   Q                                                      Programmable

IK                               CK                                                          Pull-Up/
                                                                                            Pull-Down

EC                               EC                               Multiplexer Controlled    Network

                                                                  by Configuration Program

                                                                                                          DS060_06_041901

                                 Figure 6: Simplified Spartan/XL IOB Block Diagram

DS060 (v1.6) September 19, 2001                                   www.xilinx.com                                           7

Product Specification                                             1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                             R

Table 4: Supported Sources for Spartan/XL Inputs                 Spartan-XL VCC Clamping

                              Spartan     Spartan-XL             Spartan-XL FPGAs have an optional clamping diode con-
                               Inputs        Inputs              nected from each I/O to VCC. When enabled they clamp
                                                                 ringing transients back to the 3.3V supply rail. This clamping
   Source                     5V, 5V,      3.3V                  action is required in 3.3V PCI applications. VCC clamping is
                              TTL CMOS    CMOS                   a global option affecting all I/O pins.

   Any device, VCC = 3.3V,     Unreli-                           Spartan-XL devices are fully 5V TTL I/O compatible if VCC
                                                                 clamping is not enabled. With VCC clamping enabled, the
   CMOS outputs                 able                             Spartan-XL devices will begin to clamp input voltages to
                                                                 one diode voltage drop above VCC. If enabled, TTL I/O com-
   Spartan family, VCC = 5V,    Data                             patibility is maintained but full 5V I/O tolerance is sacrificed.
                                                                 The user may select either 5V tolerance (default) or 3.3V
   TTL outputs                                                   PCI compatibility. In both cases negative voltage is clamped
                                                                 to one diode voltage drop below ground.
   Any device, VCC = 5V,                  
                                                                 Spartan-XL devices are compatible with TTL, LVTTL, PCI
   TTL outputs (VOH  3.7V)                                       3V, PCI 5V and LVCMOS signalling. The various standards
                                                                 are illustrated in Table 5.
   Any device, VCC = 5V,                   (default

   CMOS outputs                           mode)

Table 5: I/O Standards Supported by Spartan-XL FPGAs

   Signaling      VCC            Output   VIH MAX                VIH MIN       VIL MAX         VOH MIN      VOL MAX
   Standard   Clamping            Drive      5.5                   2.0            0.8             2.4          0.4
                                                                                  0.8             2.4          0.4
       TTL    Not allowed       12/24 mA                                          0.8             2.4          0.4

   LVTTL         OK             12/24 mA  3.6                    2.0         30% of VCC      90% of VCC   10% of VCC
                                                                             30% of VCC      90% of VCC   10% of VCC
   PCI5V      Not allowed       24 mA     5.5                    2.0

       PCI3V  Required            12 mA   3.6                    50% of VCC
   LVCMOS 3V      OK            12/24 mA
                                          3.6                    50% of VCC

Additional Fast Capture Input Latch (Spartan-XL only)            Table 6: Output Flip-Flop Functionality

The Spartan-XL IOB has an additional optional latch on the                            Clock
input. This latch is clocked by the clock used for the output
flip-flop rather than the input clock. Therefore, two different  Mode Clock Enable T                      D         Q
clocks can be used to clock the two input storage elements.
This additional latch allows the fast capture of input data,     Power-Up X              X   0*           X         SR
which is then synchronized to the internal clock by the IOB       or GSR
flip-flop or latch.
                                                                 Flip-Flop   X           0   0*           X         Q
To place the Fast Capture latch in a design, use one of the
special library symbols, ILFFX or ILFLX. ILFFX is a trans-                               1*  0*           D         D
parent-Low Fast Capture latch followed by an active High
input flip-flop. ILFLX is a transparent Low Fast Capture latch               X           X   1            X         Z
followed by a transparent High input latch. Any of the clock
inputs can be inverted before driving the library element,                   0           X   0*           X         Q
and the inverter is absorbed into the IOB.
                                                                 Legend:
IOB Output Signal Path
                                                                 X           Don't care
Output signals can be optionally inverted within the IOB,
and can pass directly to the output buffer or be stored in an                Rising edge (clock not inverted).
edge-triggered flip-flop and then to the output buffer. The
functionality of this flip-flop is shown in Table 6.             SR          Set or Reset value. Reset is default.

                                                                 0*          Input is Low or unconnected (default value)

                                                                 1*          Input is High or unconnected (default value)

                                                                 Z           3-state

8                                           www.xilinx.com                                   DS060 (v1.6) September 19, 2001

                                            1-800-255-7778                                       Product Specification
R                                                          Spartan and Spartan-XL Families Field Programmable Gate Arrays

Output Multiplexer/2-Input Function Generator                                                                             By default, a 5V Spartan device output buffer pull-up struc-
(Spartan-XL only)                                                                                                         ture is configured as a TTL-like totem-pole. The High driver
                                                                                                                          is an n-channel pull-up transistor, pulling to a voltage one
The output path in the Spartan-XL IOB contains an addi-                                                                   transistor threshold below VCC. Alternatively, the outputs
tional multiplexer not available in the Spartan IOB. The mul-                                                             can be globally configured as CMOS drivers, with additional
tiplexer can also be configured as a 2-input function                                                                     p-channel pull-up transistors pulling to VCC. This option,
generator, implementing a pass gate, AND gate, OR gate,                                                                   applied using the bitstream generation software, applies to
or XOR gate, with 0, 1, or 2 inverted inputs.                                                                             all outputs on the device. It is not individually programma-
                                                                                                                          ble.
When configured as a multiplexer, this feature allows two
output signals to time-share the same output pad, effec-                                                                  All Spartan-XL device outputs are configured as CMOS
tively doubling the number of device outputs without requir-                                                              drivers, therefore driving rail-to-rail. The Spartan-XL outputs
ing a larger, more expensive package. The select input is                                                                 are individually programmable for 12 mA or 24 mA output
the pin used for the output flip-flop clock, OK.                                                                          drive.

When the multiplexer is configured as a 2-input function                                                                  Any 5V Spartan device with its outputs configured in TTL
generator, logic can be implemented within the IOB itself.                                                                mode can drive the inputs of any typical 3.3V device. Sup-
Combined with a Global buffer, this arrangement allows                                                                    ported destinations for Spartan/XL device outputs are
very high-speed gating of a single signal. For example, a                                                                 shown in Table 7.
wide decoder can be implemented in CLBs, and its output
gated with a Read or Write Strobe driven by a global buffer.                                                              Three-State Register (Spartan-XL Only)

The user can specify that the IOB function generator be                                                                   Spartan-XL devices incorporate an optional register control-
used by placing special library symbols beginning with the                                                                ling the three-state enable in the IOBs. The use of the
letter "O." For example, a 2-input AND gate in the IOB func-                                                              three-state control register can significantly improve output
tion generator is called OAND2. Use the symbol input pin                                                                  enable and disable time.
labeled "F" for the signal on the critical path. This signal is
placed on the OK pin -- the IOB input with the shortest                                                                   Output Slew Rate
delay to the function generator. Two examples are shown in
Figure 7.                                                                                                                 The slew rate of each output buffer is, by default, reduced,
                                                                                                                          to minimize power bus transients when switching non-criti-
   F                                    OMUX2                                                                             cal signals. For critical signals, attach a FAST attribute or
   OAND2                         D0                                                                                       property to the output buffer or flip-flop.

                                                        O                                                                 Spartan/XL devices have a feature called "Soft Start-up,"
                                 D1                                                                                       designed to reduce ground bounce when all outputs are
                                                                                                                          turned on simultaneously at the end of configuration.
                                 S0                                                                                       When the configuration process is finished and the device
                                                                                                                          starts up, the first activation of the outputs is automatically
                                                                                                         DS060_07_081100  slew-rate limited. Immediately following the initial activation
                                                                                                                          of the I/O, the slew rate of the individual outputs is deter-
Figure 7: AND and MUX Symbols in Spartan-XL IOB                                                                           mined by the individual configuration option for each IOB.

Output Buffer                                                                                                             Pull-up and Pull-down Network

An active High 3-state signal can be used to place the out-                                                               Programmable pull-up and pull-down resistors are used for
put buffer in a high-impedance state, implementing 3-state                                                                tying unused pins to VCC or Ground to minimize power con-
outputs or bidirectional I/O. Under configuration control, the                                                            sumption and reduce noise sensitivity. The configurable
output (O) and output 3-state (T) signals can be inverted.                                                                pull-up resistor is a p-channel transistor that pulls to VCC.
The polarity of these signals is independently configured for                                                             The configurable pull-down resistor is an n-channel transis-
each IOB (see Figure 6, page 7). An output can be config-                                                                 tor that pulls to Ground. The value of these resistors is typi-
ured as open-drain (open-collector) by tying the 3-state pin                                                              cally 20 K - 100 K (See "Spartan DC Characteristics
(T) to the output signal, and the input pin (I) to Ground.

DS060 (v1.6) September 19, 2001                            www.xilinx.com                                                 9

Product Specification                                      1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays         R

Over Operating Conditions" on page 43.). This high value         falling-edge or rising-edge triggered flip-flops. The clock
makes them unsuitable as wired-AND pull-up resistors.            inputs for each IOB are independent.

Table 7: Supported Destinations for Spartan/XL                   Common Clock Enables
Outputs
                                                                 The input and output flip-flops in each IOB have a common
                      Spartan-XL    Spartan                      clock enable input (see EC signal in Figure 5), which
                        Outputs     Outputs                      through configuration, can be activated individually for the
                                                                 input or output flip-flop, or both. This clock enable operates
     Destination                             5V,         5V,     exactly like the EC signal on the Spartan/XL CLB. It cannot
                      3.3V, CMOS TTL                   CMOS      be inverted within the IOB.
Any device,
VCC = 3.3V,                                            Some(1)   Routing Channel Description
CMOS-threshold
inputs                                                           All internal routing channels are composed of metal seg-
                                                                 ments with programmable switching points and switching
Any device,                                                      matrices to implement the desired routing. A structured,
                                                                 hierarchical matrix of routing channels is provided to
VCC = 5V,                                                        achieve efficient automated routing.
TTL-threshold inputs
                                                                 This section describes the routing channels available in
Any device,           Unreliable                                 Spartan/XL devices. Figure 8 shows a general block dia-
                                                                 gram of the CLB routing channels. The implementation soft-
VCC = 5V,               Data                                     ware automatically assigns the appropriate resources
CMOS-threshold                                                   based on the density and timing requirements of the design.
                                                                 The following description of the routing channels is for infor-
inputs                                                           mation only and is simplified with some minor details omit-
                                                                 ted. For an exact interconnect description the designer
Notes:                                                           should open a design in the FPGA Editor and review the
1. Only if destination device has 5V tolerant inputs.            actual connections in this tool.

After configuration, voltage levels of unused pads, bonded       The routing channels will be discussed as follows;
or unbonded, must be valid logic levels, to reduce noise
sensitivity and avoid excess current. Therefore, by default,      CLB routing channels which run along each row and
unused pads are configured with the internal pull-up resistor         column of the CLB array.
active. Alternatively, they can be individually configured with
the pull-down resistor, or as a driven output, or to be driven    IOB routing channels which form a ring (called a
by an external source. To activate the internal pull-up, attach       VersaRing) around the outside of the CLB array. It
the PULLUP library component to the net attached to the               connects the I/O with the CLB routing channels.
pad. To activate the internal pull-down, attach the PULL-
DOWN library component to the net attached to the pad.            Global routing consists of dedicated networks primarily
                                                                      designed to distribute clocks throughout the device with
Set/Reset                                                             minimum delay and skew. Global routing can also be
                                                                      used for other high-fanout signals.
As with the CLB registers, the GSR signal can be used to
set or clear the input and output registers, depending on the    CLB Routing Channels
value of the INIT attribute or property. The two flip-flops can
be individually configured to set or clear on reset and after    The routing channels around the CLB are derived from
configuration. Other than the global GSR net, no user-con-       three types of interconnects; single-length, double-length,
trolled set/reset signal is available to the I/O flip-flops      and longlines. At the intersection of each vertical and hori-
(Figure 5). The choice of set or reset applies to both the ini-  zontal routing channel is a signal steering matrix called a
tial state of the flip-flop and the response to the GSR pulse.   Programmable Switch Matrix (PSM). Figure 8 shows the
                                                                 basic routing channel configuration showing single-length
Independent Clocks                                               lines, double-length lines and longlines as well as the CLBs
                                                                 and PSMs. The CLB to routing channel interface is shown
Separate clock signals are provided for the input (IK) and       as well as how the PSMs interface at the channel intersec-
output (OK) flip-flops. The clock can be independently           tions.
inverted for each flip-flop within the IOB, generating either

10                                                     www.xilinx.com  DS060 (v1.6) September 19, 2001

                                                       1-800-255-7778  Product Specification
         R                                                             Spartan and Spartan-XL Families Field Programmable Gate Arrays

                                                            PSM                        PSM                               PSM        8 Singles
                                                            PSM        CLB
                                                                                                                                    2 Doubles
                                                                                       PSM                                          3 Longs

                                                                                                         CLB

                                                                                                                                    3 Longs
                                                                                                                                    2 Doubles

                                                                                                                         PSM

                                                            2 Doubles  3 Longs 8 Singles 3 Longs                         2 Doubles

                                                                                                                                                                                                   DS060_09_041901

                       Figure 8: Spartan/XL CLB Routing Channels and Interface Block Diagram

CLB Interface                                                                                            Programmable Switch Matrices

A block diagram of the CLB interface signals is shown in                                                 The horizontal and vertical single- and double-length lines
Figure 9. The input signals to the CLB are distributed evenly                                            intersect at a box called a programmable switch matrix
on all four sides providing maximum routing flexibility. In                                              (PSM). Each PSM consists of programmable pass transis-
general, the entire architecture is symmetrical and regular.                                             tors used to establish connections between the lines (see
It is well suited to established placement and routing algo-                                             Figure 10).
rithms. Inputs, outputs, and function generators can freely
swap positions within a CLB to avoid routing congestion                                                  For example, a single-length signal entering on the right
during the placement and routing operation. The exceptions                                               side of the switch matrix can be routed to a single-length
are the clock (K) input and CIN/COUT signals. The K input                                                line on the top, left, or bottom sides, or any combination
is routed to dedicated global vertical lines as well as four                                             thereof, if multiple branches are required. Similarly, a dou-
single-length lines and is on the left side of the CLB. The                                              ble-length signal can be routed to a double-length line on
CIN/COUT signals are routed through dedicated intercon-                                                  any or all of the other three edges of the programmable
nects which do not interfere with the general routing struc-                                             switch matrix.
ture. The output signals from the CLB are available to drive
both vertical and horizontal channels.                                                                   Single-Length Lines

   CIN      XQ                                                                                       Y   Single-length lines provide the greatest interconnect flexibil-
COUT                   F2                                                                            G3  ity and offer fast routing between adjacent blocks. There are
                                                                                                         eight vertical and eight horizontal single-length lines associ-
    G1                       F4                                                                      C3  ated with each CLB. These lines connect the switching
                                   C2                                                                    matrices that are located in every row and column of CLBs.
    C1                                                      CLB                                          Single-length lines are connected by way of the program-
      K                                  C4                                                              mable switch matrices, as shown in Figure 10. Routing con-
                                              G2                                                     F3  nectivity is shown in Figure 8.
     F1
      X                                             G4                            Rev 1.1                Single-length lines incur a delay whenever they go through
                                                          YQ                                             a PSM. Therefore, they are not suitable for routing signals
                                                                                                         for long distances. They are normally used to conduct sig-
                                                                                                         nals within a localized area and to provide the branching for
                                                                                                         nets with fanout greater than one.

                                                                                   DS060_08_081100

Figure 9: CLB Interconnect Signals

DS060 (v1.6) September 19, 2001                                                                          www.xilinx.com                                                                                             11

Product Specification                                                                                    1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                            R

                                                                   Six Pass Transistors Per
                                                              Switch Matrix Interconnect Point

                                                                                                                         DS060_10_081100

    Figure 10: Programmable Switch Matrix

Double-Length Lines                                               I/O Routing

The double-length lines consist of a grid of metal segments,      Spartan/XL devices have additional routing around the IOB
each twice as long as the single-length lines: they run past      ring. This routing is called a VersaRing. The VersaRing facil-
two CLBs before entering a PSM. Double-length lines are           itates pin-swapping and redesign without affecting board
grouped in pairs with the PSMs staggered, so that each line       layout. Included are eight double-length lines, and four lon-
goes through a PSM at every other row or column of CLBs           glines.
(see Figure 8).
                                                                  Global Nets and Buffers
There are four vertical and four horizontal double-length
lines associated with each CLB. These lines provide faster        The Spartan/XL devices have dedicated global networks.
signal routing over intermediate distances, while retaining       These networks are designed to distribute clocks and other
routing flexibility.                                              high fanout control signals throughout the devices with min-
                                                                  imal skew.
Longlines
                                                                  Four vertical longlines in each CLB column are driven exclu-
Longlines form a grid of metal interconnect segments that         sively by special global buffers. These longlines are in addi-
run the entire length or width of the array. Longlines are        tion to the vertical longlines used for standard interconnect.
intended for high fan-out, time-critical signal nets, or nets     In the 5V Spartan devices, the four global lines can be
that are distributed over long distances.                         driven by either of two types of global buffers; Primary Glo-
                                                                  bal buffers (BUFGP) or Secondary Global buffers (BUFGS).
Each Spartan/XL device longline has a programmable split-         Each of these lines can be accessed by one particular Pri-
ter switch at its center. This switch can separate the line into  mary Global buffer, or by any of the Secondary Global buff-
two independent routing channels, each running half the           ers, as shown in Figure 11. In the 3V Spartan-XL devices,
width or height of the array.                                     the four global lines can be driven by any of the eight Global
                                                                  Low-Skew Buffers (BUFGLS). The clock pins of every CLB
Routing connectivity of the longlines is shown in Figure 8.       and IOB can also be sourced from local interconnect.
The longlines also interface to some 3-state buffers which is
described later in 3-State Long Line Drivers, page 19.

12  www.xilinx.com                                                DS060 (v1.6) September 19, 2001

    1-800-255-7778                                                                                                                        Product Specification
       R                                                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

                                                             IOB          IOB                     IOB                   IOB

                      BUFGS                 locals                                                                                                                    BUFGP
          SGCK1                                              locals                                                                                                            PGCK4
                                                                                                                           locals
                                                                                                                                             locals

PGCK1                                                                                                                                                                                  SGCK4

BUFGP                                                                       4                               4                                                                                        BUFGS
                                     4                                                                                                                                   4
                                                                  locals                                        locals
                                                                                        CLB  CLB

IOB                                         Any BUFGS             X4                                  X4                                             Any BUFGS                                               IOB
                                                                  locals                          locals
                     locals                 One BUFGP                                                                                                One BUFGP                       locals
                                        X4  per Global Line                                                                                          per Global Line  X4

                     locals                                                                                                                                                          locals

IOB                                                                                                                                                                                                          IOB

                                                                               CLB           CLB

BUFGS                                                                                                                                                                                  BUFGP

SGCK2     PGCK2                             locals                                                                                                                              SGCK3  PGCK3
                    BUFGP                                    locals                                                                                                   BUFGS
                                                                                                                           locals
                                                                                                                                             locals

                                                             IOB          IOB                     IOB                   IOB                                                            ds060_11_080400

                                            Figure 11: 5V Spartan Family Global Net Distribution

The four Primary Global buffers offer the shortest delay and                                 Advanced Features Description
negligible skew. Four Secondary Global buffers have
slightly longer delay and slightly more skew due to poten-                                   Distributed RAM
tially heavier loading, but offer greater flexibility when used
to drive non-clock CLB inputs. The eight Global Low-Skew                                     Optional modes for each CLB allow the function generators
buffers in the Spartan-XL devices combine short delay, neg-                                  (F-LUT and G-LUT) to be used as Random Access Memory
ligible skew, and flexibility.                                                               (RAM).

The Primary Global buffers must be driven by the semi-ded-                                   Read and write operations are significantly faster for this
icated pads (PGCK1-4). The Secondary Global buffers can                                      on-chip RAM than for off-chip implementations. This speed
be sourced by either semi-dedicated pads (SGCK1-4) or                                        advantage is due to the relatively short signal propagation
internal nets. Each corner of the device has one Primary                                     delays within the FPGA.
buffer and one Secondary buffer. The Spartan-XL family
has eight global low-skew buffers, two in each corner. All                                   Memory Configuration Overview
can be sourced by either semi-dedicated pads (GCK1-8) or
internal nets.                                                                               There are two available memory configuration modes: sin-
                                                                                             gle-port RAM and dual-port RAM. For both these modes,
Using the library symbol called BUFG results in the software                                 write operations are synchronous (edge-triggered), while
choosing the appropriate clock buffer, based on the timing                                   read operations are asynchronous. In the single-port mode,
requirements of the design. A global buffer should be spec-                                  a single CLB can be configured as either a 16 x 1, (16 x 1)
ified for all timing-sensitive global signal distribution. To use                            x 2, or 32 x 1 RAM array. In the dual-port mode, a single
a global buffer, place a BUFGP (primary buffer), BUFGS                                       CLB can be configured only as one 16 x 1 RAM array. The
(secondary buffer), BUFGLS (Spartan-XL global low-skew                                       different CLB memory configurations are summarized in
buffer), or BUFG (any buffer type) element in a schematic or                                 Table 8. Any of these possibilities can be individually pro-
in HDL code.                                                                                 grammed into a Spartan/XL CLB.

                                                                                             Table 8: CLB Memory Configurations

                                                                                                  Mode                                               16 x 1           (16 x 1) x 2     32 x 1
                                                                                                                                                                                         
                                                                                             Single-Port                                                                                 -

                                                                                             Dual-Port                                                                -

DS060 (v1.6) September 19, 2001                                                www.xilinx.com                                                                                                                     13

Product Specification                                                          1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                                   R

The 16 x 1 single-port configuration contains a RAM           Table 9: Single-Port RAM Signals
     array with 16 locations, each one-bit wide. One 4-bit
     address decoder determines the RAM location for write      RAM Signal               Function           CLB Signal
     and read operations. There is one input for writing data                                                DIN or H1
     and one output for reading data, all at the selected       D0 or D1                 Data In          F[4:1] or G[4:1]
     address.
                                                                          A[3:0]         Address                  H1
The (16 x 1) x 2 single-port configuration combines two                                                         SR
     16 x 1 single-port configurations (each according to the   A4 (32 x 1 only)         Address                   K
     preceding description). There is one data input, one                                                 FOUT or GOUT
     data output and one address decoder for each array.                  WE             Write Enable
     These arrays can be addressed independently.
                                                                          WCLK           Clock
The 32 x 1 single-port configuration contains a RAM
     array with 32 locations, each one-bit wide. There is one             SPO            Single Port Out
     data input, one data output, and one 5-bit address                                     (Data Out)
     decoder.
                                                                                         n
The dual-port mode 16 x 1 configuration contains a
     RAM array with 16 locations, each one-bit wide. There                            n  INPUT REGISTER16 x 1
     are two 4-bit address decoders, one for each port. One     A[n-1:0]                              WRITE ROW32 x 1
     port consists of an input for writing and an output for                                              SELECTRAM ARRAY
     reading, all at a selected address. The other port                                                                                              READ ROW
     consists of one output for reading from an                       WE                                                                                 SELECT
     independently selected address.                            D0 or D1                   WRITE          READ                                                   SPO
                                                                                         CONTROL          OUT
The appropriate choice of RAM configuration mode for a
given design should be based on timing and resource             WCLK                                            DS060_12_043010
requirements, desired functionality, and the simplicity of the
design process. Selection criteria include the following:       Notes:
Whereas the 32 x 1 single-port, the (16 x 1) x 2 single-port,
and the 16 x 1 dual-port configurations each use one entire     1. The (16 x 1) x 2 configuration combines two 16 x 1 single-port
CLB, the 16 x 1 single-port configuration uses only one half          RAMs, each with its own independent address bus and data
of a CLB. Due to its simultaneous read/write capability, the          input. The same WE and WCLK signals are connected to both
dual-port RAM can transfer twice as much data as the sin-             RAMs.
gle-port RAM, which permits only one data operation at any
given time.                                                     2. n = 4 for the 16 x 1 and (16 x 1) x 2 configurations. n = 5 for the
                                                                      32 x 1 configuration.
CLB memory configuration options are selected by using
the appropriate library symbol in the design entry.             Figure 12: Logic Diagram for the Single-Port RAM

Single-Port Mode                                                Writing data to the single-port RAM is essentially the same
                                                                as writing to a data register. It is an edge-triggered (syn-
There are three CLB memory configurations for the sin-          chronous) operation performed by applying an address to
gle-port RAM: 16 x 1, (16 x 1) x 2, and 32 x 1, the functional  the A inputs and data to the D input during the active edge
organization of which is shown in Figure 12.                    of WCLK while WE is High.

The single-port RAM signals and the CLB signals (Figure 2,      The timing relationships are shown in Figure 13. The High
page 4) from which they are originally derived are shown in     logic level on WE enables the input data register for writing.
Table 9.                                                        The active edge of WCLK latches the address, input data,
                                                                and WE signals. Then, an internal write pulse is generated
                                                                that loads the data into the memory cell.

14  www.xilinx.com                                                                       DS060 (v1.6) September 19, 2001

    1-800-255-7778                                                                                     Product Specification
             R                                                   Spartan and Spartan-XL Families Field Programmable Gate Arrays

WCLK (K)                       TWSS                  TWPS                                                                                                    inverted with respect to the sense of the flip-flop clock
         WE                                   TWHS                                                                                                            inputs. Consequently, within the same CLB, data at the
                                                                                                                                                              RAMs SPO line can be stored in a flip-flop with either the
  DATA IN                       TDSS          TDHS                                                                                                            same or the inverse clock polarity used to write data to the
ADDRESS                                                                                                                                                       RAM.
                                TASS          TAHS
                                                                                                                                                              The WE input is active High and cannot be inverted within
                       TILO                                   TILO                                                                                            the CLB.

                                         TWOS                                                                                                                 Allowing for settling time, the data on the SPO output
                                                                                                                                                              reflects the contents of the RAM location currently
DATA OUT                                 OLD                  NEW                                                                                             addressed. When the address changes, following the asyn-
                                                                                                                                                              chronous delay TILO, the data stored at the new address
                                                                                                                                  DS060_13_080400             location will appear on SPO. If the data at a particular RAM
                                                                                                                                                              address is overwritten, after the delay TWOS, the new data
   Figure 13: Data Write and Access Timing for RAM                                                                                                            will appear on SPO.

WCLK can be configured as active on either the rising edge                                                                                                    Dual-Port Mode
(default) or the falling edge. While the WCLK input to the
RAM accepts the same signal as the clock input to the asso-                                                                                                   In dual-port mode, the function generators (F-LUT and
ciated CLB's flip-flops, the sense of this WCLK input can be                                                                                                  G-LUT) are used to create a 16 x 1 dual-port memory. Of
                                                                                                                                                              the two data ports available, one permits read and write
                                                                                                                                                              operations at the address specified by A[3:0] while the sec-
                                                                                                                                                              ond provides only for read operations at the address speci-
                                                                                                                                                              fied independently by DPRA[3:0]. As a result, simultaneous
                                                                                                                                                              read/write operations at different addresses (or even at the
                                                                                                                                                              same address) are supported.

                                                                                                                                                              The functional organization of the 16 x 1 dual-port RAM is
                                                                                                                                                              shown in Figure 14. The dual-port RAM signals and the

                                                                                                                                                   4

                       A[3:0]         4                       4                                                                                    WRITE ROW           16 x 1        READ ROW
                                                                                                                                                      SELECT           RAM              SELECT
                                              INPUT REGISTER
                          WE                                                                                                                                    WRITE          READ             SPO
                             D                                                                                                                                CONTROL          OUT

                       WCLK

                                                                                                                                                   WRITE ROW           16 x 1        READ ROW   4
                                                                                                                                                      SELECT           RAM              SELECT      DPRA[3:0]

                                                                                                                                                                WRITE          READ             DPO
                                                                                                                                                              CONTROL          OUT

                                                                                                                                                                                                DS060_14_043001

                                         Figure 14: Logic Diagram for the Dual-Port RAM

DS060 (v1.6) September 19, 2001                                     www.xilinx.com                                                                                                                               15

Product Specification                                               1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                                                               R

CLB signals from which they are originally derived are             attached to the RAM or ROM symbol, as described in the
shown in Table 10.                                                 schematic library guide. If not defined, all RAM contents are
                                                                   initialized to zeros, by default.
Table 10: Dual-Port RAM Signals
                                                                   RAM initialization occurs only during device configuration.
RAM Signal     Function               CLB Signal                   The RAM content is not affected by GSR.
                                           DIN
    D          Data In                    F[4:1]                   More Information on Using RAM Inside CLBs

    A[3:0]     Read Address for          G[4:1]                    Three application notes are available from Xilinx that dis-
                  Single-Port.              SR                     cuss synchronous (edge-triggered) RAM: "Xilinx Edge-Trig-
                                             K                     gered and Dual-Port RAM Capability," "Implementing FIFOs
               Write Address for          FOUT                     in Xilinx RAM," and "Synchronous and Asynchronous FIFO
                Single-Port and           GOUT                     Designs." All three application notes apply to both the Spar-
                                                                   tan and the Spartan-XL families.
                   Dual-Port.
                                                                   Fast Carry Logic
    DPRA[3:0]  Read Address for
                    Dual-Port                                      Each CLB F-LUT and G-LUT contains dedicated arithmetic
                                                                   logic for the fast generation of carry and borrow signals.
    WE         Write Enable                                        This extra output is passed on to the function generator in
                                                                   the adjacent CLB. The carry chain is independent of normal
    WCLK       Clock                                               routing resources. (See Figure 15.)

    SPO            Single Port Out                                 Dedicated fast carry logic greatly increases the efficiency
               (addressed by A[3:0])                               and performance of adders, subtractors, accumulators,
                                                                   comparators and counters. It also opens the door to many
    DPO        Dual Port Out                                       new applications involving arithmetic operation, where the
               (addressed by                                       previous generations of FPGAs were not fast enough or too
                                                                   inefficient. High-speed address offset calculations in micro-
                DPRA[3:0])                                         processor or graphics systems, and high-speed addition in
                                                                   digital signal processing are two typical applications.
The RAM16X1D primitive used to instantiate the dual-port
RAM consists of an upper and a lower 16 x 1 memory array.          The two 4-input function generators can be configured as a
The address port labeled A[3:0] supplies both the read and         2-bit adder with built-in hidden carry that can be expanded
write addresses for the lower memory array, which behaves          to any length. This dedicated carry circuitry is so fast and
the same as the 16 x 1 single-port RAM array described             efficient that conventional speed-up methods like carry gen-
previously. Single Port Out (SPO) serves as the data output        erate/propagate are meaningless even at the 16-bit level,
for the lower memory. Therefore, SPO reflects the data at          and of marginal benefit at the 32-bit level. This fast carry
address A[3:0].                                                    logic is one of the more significant features of the Spartan

The other address port, labeled DPRA[3:0] for Dual Port            CLB  CLB  CLB  CLB
Read Address, supplies the read address for the upper
memory. The write address for this memory, however,                CLB  CLB  CLB  CLB
comes from the address A[3:0]. Dual Port Out (DPO) serves
as the data output for the upper memory. Therefore, DPO            CLB  CLB  CLB  CLB
reflects the data at address DPRA[3:0].
                                                                   CLB  CLB  CLB  CLB
By using A[3:0] for the write address and DPRA[3:0] for the
read address, and reading only the DPO output, a FIFO that                                                                                                                  DS060_15_081100
can read and write simultaneously is easily generated. The
simultaneous read/write capability possible with the               Figure 15: Available Spartan/XL Carry Propagation
dual-port RAM can provide twice the effective data through-                                        Paths
put of a single-port RAM alternating read and write opera-
tions.

The timing relationships for the dual-port RAM mode are
shown in Figure 13.

Note that write operations to RAM are synchronous
(edge-triggered); however, data access is asynchronous.

Initializing RAM at FPGA Configuration

Both RAM and ROM implementations in the Spartan/XL
families are initialized during device configuration. The initial
contents are defined via an INIT attribute or property

16                                    www.xilinx.com                         DS060 (v1.6) September 19, 2001

                                      1-800-255-7778                              Product Specification
R                                Spartan and Spartan-XL Families Field Programmable Gate Arrays

and Spartan-XL families, speeding up arithmetic and count-   control inputs with the function generators. The carry out-
ing functions.                                               puts connect to the function generators, where they are
                                                             combined with the operands to form the sums.
The carry chain in 5V Spartan devices can run either up or
down. At the top and bottom of the columns where there are   Figure 17, page 19 shows the details of the Spartan/XL
no CLBs above and below, the carry is propagated to the      carry logic. This diagram shows the contents of the box
right. The default is always to propagate up the column, as  labeled "CARRY LOGIC" in Figure 16.
shown in the figures. The carry chain in Spartan-XL devices
can only run up the column, providing even higher speed.     The fast carry logic can be accessed by placing special
                                                             library symbols, or by using Xilinx Relationally Placed Mac-
Figure 16, page 18 shows a Spartan/XL CLB with dedi-         ros (RPMs) that already include these symbols.
cated fast carry logic. The carry logic shares operand and

DS060 (v1.6) September 19, 2001  www.xilinx.com              17

Product Specification            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                            R

    CARRY  COUT                                                                               DIN                Y
    LOGIC                                                                                           G
                                                                                                    H
                                            G
                                       CARRY

    G4

    G3                                                G                                          DIN
    G2
                                                                                                 H          S/R
    G1
                                               COUT0                                             G          DQ   YQ

    H1                                                                                           F

                                            F                                                               EC
                                        CARRY
                                                                      H
     F4
                                                                                                 DIN
     F3
     F2                                                                                          H          S/R
     F1
                                                                                                 G          DQ   XQ

                                                                                                 F

                                                                                                            EC

                                                      F

                                                                                                     H
                                                                                                                                         X

                                                                                                      F

           CIN                                                                                K        S/R      EC

                                                                                                                  DS060_16_080400

                                               Figure 16: Fast Carry Logic in Spartan/XL CLB

18                                                    www.xilinx.com                             DS060 (v1.6) September 19, 2001

                                                      1-800-255-7778                                   Product Specification
               R                           Spartan and Spartan-XL Families Field Programmable Gate Arrays

                                                                                                    COUT

                                                                                                 M
G1

                                                              1                                                               M

                                                                                                    01           G2

                                                              I0

G4

                                                                                                                          G3      TO
                                                                                                            COUT0                 FUNCTION
                                                                                                                                  GENERATORS
F2                                                                     M                                                 M
F1                                                                                                      01       F4
                                                                      1
F3                 M01                                        M0
            M      M
                                                                      3
                                                                      1                                                       M
                                                                      0

                                                              M                                             CIN

                                                                                                                                  DS060_17_080400

                                 Figure 17: Detail of Spartan/XL Dedicated Carry Logic

3-State Long Line Drivers                                     Three-State Buffer Example

A pair of 3-state buffers is associated with each CLB in the  Figure 18 shows how to use the 3-state buffers to imple-
array. These 3-state buffers (BUFT) can be used to drive      ment a multiplexer. The selection is accomplished by the
signals onto the nearest horizontal longlines above and       buffer 3-state signal.
below the CLB. They can therefore be used to implement
multiplexed or bidirectional buses on the horizontal lon-     Pay particular attention to the polarity of the T pin when
glines, saving logic resources.                               using these buffers in a design. Active High 3-state (T) is
                                                              identical to an active Low output enable, as shown in
There is a weak keeper at each end of these two horizontal    Table 11.
longlines. This circuit prevents undefined floating levels.
However, it is overridden by any driver.                      Table 11: Three-State Buffer Functionality

The buffer enable is an active High 3-state (i.e., an active                                        IN                 T          OUT
Low enable), as shown in Table 11.
                                                                                                    X                  1          Z

                                                                                                    IN                 0          IN

                  ~100 k             Z = (DA A) + (DB B) + (DC C) + (DN N)

                                 DA        DB                                                           DC                    DN

                                 A   BUFT  B                  BUFT                                      C        BUFT         N   BUFT

    "Weak Keeper"                                                                                                                         DS060_18_080400

                                 Figure 18: 3-state Buffers Implement a Multiplexer                                                                    19

DS060 (v1.6) September 19, 2001            www.xilinx.com
Product Specification                      1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                               R

On-Chip Oscillator                                               connected to GTS. A specific pin location can be assigned
                                                                 to this input using a LOC attribute or property, just as with
Spartan/XL devices include an internal oscillator. This oscil-   any other user-programmable pad. An inverter can option-
lator is used to clock the power-on time-out, for configura-     ally be inserted after the input buffer to invert the sense of
tion memory clearing, and as the source of CCLK in Master        the Global 3-state signal. Alternatively, GTS can be driven
configuration mode. The oscillator runs at a nominal 8 MHz       from any internal node.
frequency that varies with process, VCC, and temperature.
The output frequency falls between 4 MHz and 10 MHz.                        STARTUP

The oscillator output is optionally available after configura-   PAD        GSR          Q2
tion. Any two of four resynchronized taps of a built-in divider             GTS          Q3
are also available. These taps are at the fourth, ninth, four-        IBUF          Q1, Q4
teenth and nineteenth bits of the divider. Therefore, if the                 CLK  DONEIN
primary oscillator output is running at the nominal 8 MHz,
the user has access to an 8-MHz clock, plus any two of                                                                                                                                     DS060_19_080400
500 kHz, 16 kHz, 490 Hz and 15 Hz. These frequencies
can vary by as much as -50% or +25%.                               Figure 19: Schematic Symbols for Global Set/Reset

These signals can be accessed by placing the OSC4 library        Boundary Scan
element in a schematic or in HDL code. The oscillator is
automatically disabled after configuration if the OSC4 sym-      The "bed of nails" has been the traditional method of testing
bol is not used in the design.                                   electronic assemblies. This approach has become less
                                                                 appropriate, due to closer pin spacing and more sophisti-
Global Signals: GSR and GTS                                      cated assembly methods like surface-mount technology
                                                                 and multi-layer boards. The IEEE Boundary Scan Standard
Global Set/Reset                                                 1149.1 was developed to facilitate board-level testing of
                                                                 electronic assemblies. Design and test engineers can
A separate Global Set/Reset line, as shown in Figure 3,          embed a standard test logic structure in their device to
page 5 for the CLB and Figure 5, page 6 for the IOB, sets or     achieve high fault coverage for I/O and internal logic. This
clears each flip-flop during power-up, reconfiguration, or       structure is easily implemented with a four-pin interface on
when a dedicated Reset net is driven active. This global net     any boundary scan compatible device. IEEE 1149.1-com-
(GSR) does not compete with other routing resources; it          patible devices may be serial daisy-chained together, con-
uses a dedicated distribution network.                           nected in parallel, or a combination of the two.

Each flip-flop is configured as either globally set or reset in  The Spartan and Spartan-XL families implement IEEE
the same way that the local set/reset (SR) is specified.         1149.1-compatible BYPASS, PRELOAD/SAMPLE and
Therefore, if a flip-flop is set by SR, it is also set by GSR.   EXTEST boundary scan instructions. When the boundary
Similarly, if in reset mode, it is reset by both SR and GSR.     scan configuration option is selected, three normal user I/O
                                                                 pins become dedicated inputs for these functions. Another
GSR can be driven from any user-programmable pin as a            user output pin becomes the dedicated boundary scan out-
global reset input. To use this global net, place an input pad   put. The details of how to enable this circuitry are covered
and input buffer in the schematic or HDL code, driving the       later in this section.
GSR pin of the STARTUP symbol. (See Figure 19.) A spe-
cific pin location can be assigned to this input using a LOC     By exercising these input signals, the user can serially load
attribute or property, just as with any other user-program-      commands and data into these devices to control the driving
mable pad. An inverter can optionally be inserted after the      of their outputs and to examine their inputs. This method is
input buffer to invert the sense of the GSR signal. Alterna-     an improvement over bed-of-nails testing. It avoids the need
tively, GSR can be driven from any internal node.                to over-drive device outputs, and it reduces the user inter-
                                                                 face to four pins. An optional fifth pin, a reset for the control
Global 3-State                                                   logic, is described in the standard but is not implemented in
                                                                 the Spartan/XL devices.
A separate Global 3-state line (GTS) as shown in Figure 6,
page 7 forces all FPGA outputs to the high-impedance             The dedicated on-chip logic implementing the IEEE 1149.1
state, unless boundary scan is enabled and is executing an       functions includes a 16-state machine, an instruction regis-
EXTEST instruction. GTS does not compete with other rout-        ter and a number of data registers. The functional details
ing resources; it uses a dedicated distribution network.         can be found in the IEEE 1149.1 specification and are also
                                                                 discussed in the Xilinx application note: "Boundary Scan in
GTS can be driven from any user-programmable pin as a            FPGA Devices."
global 3-state input. To use this global net, place an input
pad and input buffer in the schematic or HDL code, driving
the GTS pin of the STARTUP symbol. This is similar to what
is shown in Figure 19 for GSR except the IBUF would be

20  www.xilinx.com                                                          DS060 (v1.6) September 19, 2001

    1-800-255-7778                                                          Product Specification
R                                Spartan and Spartan-XL Families Field Programmable Gate Arrays

Figure 20 is a diagram of the Spartan/XL boundary scan        The other standard data register is the single flip-flop
logic. It includes three bits of Data Register per IOB, the   BYPASS register. It synchronizes data being passed
IEEE 1149.1 Test Access Port controller, and the Instruction  through the FPGA to the next downstream boundary scan
Register with decodes.                                        device.

Spartan/XL devices can also be configured through the         The FPGA provides two additional data registers that can
boundary scan logic. See Configuration Through the            be specified using the BSCAN macro. The FPGA provides
Boundary Scan Pins, page 37.                                  two user pins (BSCAN.SEL1 and BSCAN.SEL2) which are
                                                              the decodes of two user instructions. For these instructions,
Data Registers                                                two corresponding pins (BSCAN.TDO1 and BSCAN.TDO2)
                                                              allow user scan data to be shifted out on TDO. The data
The primary data register is the boundary scan register. For  register clock (BSCAN.DRCK) is available for control of test
each IOB pin in the FPGA, bonded or not, it includes three    logic which the user may wish to implement with CLBs. The
bits for In, Out and 3-state Control. Non-IOB pins have       NAND of TCK and RUN-TEST-IDLE is also provided
appropriate partial bit population for In or Out only. PRO-   (BSCAN.IDLE).
GRAM, CCLK and DONE are not included in the boundary
scan register. Each EXTEST CAPTURE-DR state captures          Instruction Set
all In, Out, and 3-state pins.
                                                              The Spartan/XL boundary scan instruction set also includes
The data register also includes the following non-pin bits:   instructions to configure the device and read back the con-
TDO.T, and TDO.O, which are always bits 0 and 1 of the        figuration data. The instruction set is coded as shown in
data register, respectively, and BSCANT.UPD, which is         Table 12.
always the last bit of the data register. These three bound-
ary scan bits are special-purpose Xilinx test signals.

DS060 (v1.6) September 19, 2001  www.xilinx.com               21

Product Specification            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                   R

                                                        IOB.T   DATA IN                                   0

                                                                             1                     sd     1
                                                                             0
                                                                                D   Q          D       Q

                    IOB IOB IOB IOB IOB                                                        LE

               IOB                        IOB                            1                         sd
               IOB
               IOB                        IOB                                   D   Q          D       Q
               IOB
               IOB                        IOB                            0
               IOB
               IOB                        IOB                                                  LE

    TDI                                   IOB            IOB.I                                            1
                                                                                                          0
                                          IOB           IOB.Q
                                                        IOB.T            1                         sd
                                          IOB
                                                 M TDO                   0      D   Q          D       Q
                                                 U
                                                 X                                             LE
                                                                                                                          1
                                                                                                                          0

                                BYPASS                                                                    0
                              REGISTER
                                                                         1                         sd     1
                    INSTRUCTION REGISTER
                                                                                D   Q          D       Q
                                                                         0

                                                                                               LE

                                                                         1                         sd

                                                                         0      D   Q          D       Q

                                                                                               LE

                                                        IOB.I                                             1
                                                                                                          0
                                                                DATAOUT                UPDATE
                                                                                                              EXTEST
                                                          SHIFT/        CLOCK DATA                                              DS060_20_080400
                                                        CAPTURE          REGISTER

                                          Figure 20: Spartan/XL Boundary Scan Logic

22                                                      www.xilinx.com                            DS060 (v1.6) September 19, 2001

                                                        1-800-255-7778                                    Product Specification
R                                                          Spartan and Spartan-XL Families Field Programmable Gate Arrays

Table 12: Boundary Scan Instructions

  Instruction             Test    TDO                       I/O Data   Bit 0 ( TDO end)       TDO.T
I2 I1 I0               Selected  Source                      Source    Bit 1                  TDO.O
                                                                       Bit 2                  Top-edge IOBs (Right to Left)
                                                                DR
000                    EXTEST    DR                        Pin/Logic                          Left-edge IOBs (Top to Bottom)
                                                           User Logic
001                    SAMPLE/   DR
                                                           User Logic
               PRELOAD
                                                           Pin/Logic
010                    USER 1    BSCAN.                     Disabled
                                  TDO1
                                                                 -                            MODE.I

011                    USER 2    BSCAN.                          -
                                  TDO2
                                                                                              Bottom-edge IOBs (Left to Right)
1 0 0 READBACK Readback                                                                       Right-edge IOBs (Bottom to Top)
                                                     Data                                     BSCANT.UPD

1 0 1 CONFIGURE                  DOUT                                      (TDI end)

110                    IDCODE    IDCODE

               (Spartan-XL Register                                                                                                                                                                    DS060_21_080400

                       only)                                                     Figure 21: Boundary Scan Bit Sequence

111                    BYPASS    Bypass                                BSDL (Boundary Scan Description Language) files for
                                 Register                              Spartan/XL devices are available on the Xilinx website in
                                                                       the File Download area. Note that the 5V Spartan devices
Bit Sequence                                                           and 3V Spartan-XL devices have different BSDL files.

The bit sequence within each IOB is: In, Out, 3-state. The             Including Boundary Scan in a Design
input-only pins contribute only the In bit to the boundary
scan I/O data register, while the output-only pins contributes         If boundary scan is only to be used during configuration, no
all three bits.                                                        special schematic elements need be included in the sche-
                                                                       matic or HDL code. In this case, the special boundary scan
The first two bits in the I/O data register are TDO.T and              pins TDI, TMS, TCK and TDO can be used for user func-
TDO.O, which can be used for the capture of internal sig-              tions after configuration.
nals. The final bit is BSCANT.UPD, which can be used to
drive an internal net. These locations are primarily used by           To indicate that boundary scan remain enabled after config-
Xilinx for internal testing.                                           uration, place the BSCAN library symbol and connect the
                                                                       TDI, TMS, TCK and TDO pad symbols to the appropriate
From a cavity-up view of the chip (as shown in the FPGA                pins, as shown in Figure 22.
Editor), starting in the upper right chip corner, the boundary
scan data-register bits are ordered as shown in Figure 21.                               Optional                 To User
The device-specific pinout tables for the Spartan/XL devices                                          IBUF         Logic
include the boundary scan locations for each IOB pin.

                                                                                              BSCAN

                                                                        TDI              TDI                TDO      TDO
                                                                       TMS
                                                                       TCK               TMS   DRCK               To User
                                                                                                                  Logic
                                                                                 From    TCK                IDLE
                                                                         User Logic
                                                                                         TDO1  SEL1

                                                                                         TDO2  SEL2

                                                                                                                                                                                       DS060_22_080400

                                                                       Figure 22: Boundary Scan Schematic Example

DS060 (v1.6) September 19, 2001                            www.xilinx.com                                                                                                                               23

Product Specification                                      1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays  R

Even if the boundary scan symbol is used in a schematic,        Configuration State: The configuration state is available to
the input pins TMS, TCK, and TDI can still be used as inputs    JTAG controllers.
to be routed to internal logic. Care must be taken not to
force the chip into an undesired boundary scan state by         Configuration Disable: The JTAG port can be prevented
inadvertently applying boundary scan input patterns to          from configuring the FPGA.
these pins. The simplest way to prevent this is to keep TMS
High, and then apply whatever signal is desired to TDI and      TCK Startup: TCK can now be used to clock the start-up
TCK.                                                            block in addition to other user clocks.

Avoiding Inadvertent Boundary Scan                              CCLK Holdoff: Changed the requirement for Boundary
                                                                Scan Configure or EXTEST to be issued prior to the release
If TMS or TCK is used as user I/O, care must be taken to        of INIT pin and CCLK cycling.
ensure that at least one of these pins is held constant during
configuration. In some applications, a situation may occur      Reissue Configure: The Boundary Scan Configure can be
where TMS or TCK is driven during configuration. This may       reissued to recover from an unfinished attempt to configure
cause the device to go into boundary scan mode and dis-         the device.
rupt the configuration process.
                                                                Bypass FF: Bypass FF and IOB is modified to provide
To prevent activation of boundary scan during configuration,    DRCLOCK only during BYPASS for the bypass flip-flop, and
do either of the following:                                     during EXTEST or SAMPLE/PRELOAD for the IOB register.

TMS: Tie High to put the Test Access Port controller          Power-Down (Spartan-XL Only)
     in a benign RESET state.
                                                                All Spartan/XL devices use a combination of efficient seg-
TCK: Tie High or Low--do not toggle this clock input.         mented routing and advanced process technology to pro-
                                                                vide low power consumption under all conditions. The 3.3V
For more information regarding boundary scan, refer to the      Spartan-XL family adds a dedicated active Low power-down
Xilinx Application Note, "Boundary Scan in FPGA Devices. "      pin (PWRDWN) to reduce supply current to 100 A typical.
                                                                The PWRDWN pin takes advantage of one of the unused
Boundary Scan Enhancements (Spartan-XL Only)                    No Connect locations on the 5V Spartan device. The user
                                                                must de-select the "5V Tolerant I/Os" option in the Configu-
Spartan-XL devices have improved boundary scan func-            ration Options to achieve the specified Power Down current.
tionality and performance in the following areas:               The PWRDWN pin has a default internal pull-up resistor,
                                                                allowing it to be left unconnected if unused.
IDCODE: The IDCODE register is supported. By using the
IDCODE, the device connected to the JTAG port can be            VCC must continue to be supplied during Power-down, and
determined. The use of the IDCODE enables selective con-        configuration data is maintained. When the PWRDWN pin is
figuration dependent on the FPGA found.                         pulled Low, the input and output buffers are disabled. The
                                                                inputs are internally forced to a logic Low level, including the
The IDCODE register has the following binary format:            MODE pins, DONE, CCLK, and TDO, and all internal
                                                                pull-up resistors are turned off. The PROGRAM pin is not
    vvvv:ffff:fffa:aaaa:aaaa:cccc:cccc:ccc1                     affected by Power Down. The GSR net is asserted during
where                                                           Power Down, initializing all the flip-flops to their start-up
                                                                state.
    c = the company code (49h for Xilinx)
                                                                PWRDWN has a minimum pulse width of 50 ns (Figure 23).
    a = the array dimension in CLBs (ranges from 0Ah for        On entering the Power-down state, the inputs will be dis-
    XCS05XL to 1Ch for XCS40XL)                                 abled and the flip-flops set/reset, and then the outputs are
                                                                disabled about 10 ns later. The user may prefer to assert the
    f = the family code (02h for Spartan-XL family)             GTS or GSR signals before PWRDWN to affect the order of
                                                                events. When the PWRDWN signal is returned High, the
     v = the die version number (currently 0h)                  inputs will be enabled first, followed immediately by the
Table 13: IDCODEs Assigned to Spartan-XL FPGAs                  release of the GSR signal initializing the flip-flops. About 10
                                                                ns later, the outputs will be enabled. Allow 50 ns after the
      FPGA    IDCODE                                            release of PWRDWN before using the device.
    XCS05XL  0040A093h
    XCS10XL  0040E093h
    XCS20XL  00414093h
    XCS30XL  00418093h
    XCS40XL  0041C093h

24                      www.xilinx.com                          DS060 (v1.6) September 19, 2001

                        1-800-255-7778                          Product Specification
R                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

   PWRDWN                        50 ns                             TPWDW                            50 ns
       Outputs                                                              Power Down Mode

                                        Description                Symbol                     Min
                                        Power Down Time             TPWD                     50 ns
                                        Power Down Pulse Width     TPWDW                     50 ns

                                                                                                    DS060_23_041901

                                        Figure 23: PWRDWN Pulse Timing

Power-down retains the configuration, but loses all data           configuration bit defines the state of a static memory cell
stored in the device flip-flops. All inputs are interpreted as     that controls either a function look-up table bit, a multiplexer
Low, but the internal combinatorial logic is fully functional.     input, or an interconnect pass transistor. The Xilinx develop-
Make sure that the combination of all inputs Low and all           ment system translates the design into a netlist file. It auto-
flip-flops set or reset in your design will not generate internal  matically partitions, places and routes the logic and
oscillations, or create permanent bus contention by activat-       generates the configuration data in PROM format.
ing internal bus drivers with conflicting data onto the same
long line.                                                         Configuration Mode Control

During configuration, the PWRDWN pin must be High. If the          5V Spartan devices have two configuration modes.
Power Down state is entered before or during configuration,
the device will restart configuration once the PWRDWN sig-          MODE = 1 sets Slave Serial mode
nal is removed. Note that the configuration pins are affected       MODE = 0 sets Master Serial mode
by Power Down and may not reflect their normal function. If
there is an external pull-up resistor on the DONE pin, it will     3V Spartan-XL devices have three configuration modes.
be High during Power Down even if the device is not yet
configured. Similarly, if PWRDWN is asserted before config-         M1/M0 = 11 sets Slave Serial mode
uration is completed, the INIT pin will not indicate status         M1/M0 = 10 sets Master Serial mode
information.                                                       M1/M0 = 0X sets Express mode

Note that the PWRDWN pin is not part of the Boundary               In addition to these modes, the device can be configured
Scan chain. Therefore, the Spartan-XL family has a sepa-           through the Boundary Scan logic (See "Configuration
rate set of BSDL files than the 5V Spartan family. Boundary        Through the Boundary Scan Pins" on page 37.).
scan logic is not usable during Power Down.
                                                                   The Mode pins are sampled prior to starting configuration to
Configuration and Test                                             determine the configuration mode. After configuration,
                                                                   these pin are unused. The Mode pins have a weak pull-up
Configuration is the process of loading design-specific pro-       resistor turned on during configuration. With the Mode pins
gramming data into one or more FPGAs to define the func-           High, Slave Serial mode is selected, which is the most pop-
tional operation of the internal blocks and their                  ular configuration mode. Therefore, for the most common
interconnections. This is somewhat like loading the com-           configuration mode, the Mode pins can be left unconnected.
mand registers of a programmable peripheral chip.                  If the Master Serial mode is desired, the MODE/M0 pin
Spartan/XL devices use several hundred bits of configura-          should be connected directly to GND, or through a
tion data per CLB and its associated interconnects. Each           pull-down resistor of 1 K or less.

DS060 (v1.6) September 19, 2001         www.xilinx.com                                                               25

Product Specification                   1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                R

During configuration, some of the I/O pins are used tempo-       Table 15: Pin Functions During Configuration
rarily for the configuration process. All pins used during con-  (Spartan-XL family only)
figuration are shown in Table 14 and Table 15.
                                                                 CONFIGURATION MODE

Table 14: Pin Functions During Configuration                     Slave    Master   Express                   User
(Spartan family only)                                            Serial   Serial     [0:X]                Operation
                                                                 [1:1]     [1:0]
    Configuration Mode (MODE Pin)

    Slave Serial  Master Serial       User                       M1 (High) (I) M1 (High) (I) M1(Low) (I)       M1
        (High)         (Low)       Operation
                                                                 M0 (High) (I) M0 (Low) (I) M0 (I)             M0

    MODE (I)      MODE (I)         MODE                          HDC (High) HDC (High) HDC (High)              I/O

    HDC (High)    HDC (High)       I/O                           LDC (Low) LDC (Low) LDC (Low)                 I/O

    LDC (Low)     LDC (Low)        I/O                           INIT     INIT     INIT                        I/O

    INIT          INIT             I/O                           DONE     DONE     DONE                   DONE

    DONE          DONE             DONE                          PROGRAM PROGRAM PROGRAM PROGRAM

    PROGRAM (I)   PROGRAM (I)      PROGRAM                       (I)      (I)      (I)

    CCLK (I)      CCLK (O)         CCLK (I)                      CCLK (I) CCLK (O) CCLK (I) CCLK (I)

    DIN (I)       DIN (I)          I/O                                             DATA 7 (I)                  I/O

    DOUT          DOUT             SGCK4-I/O                                       DATA 6 (I)                  I/O

    TDI           TDI              TDI-I/O                                         DATA 5 (I)                  I/O

    TCK           TCK              TCK-I/O                                         DATA 4 (I)                  I/O

    TMS           TMS              TMS-I/O                                         DATA 3 (I)                  I/O

    TDO           TDO              TDO-(O)                                         DATA 2 (I)                  I/O

                                   ALL OTHERS                                      DATA 1 (I)                  I/O

Notes:                                                           DIN (I)  DIN (I)  DATA 0 (I)                  I/O

1. A shaded table cell represents the internal pull-up used      DOUT     DOUT     DOUT                   GCK6-I/O
      before and during configuration.
                                                                 TDI      TDI      TDI                    TDI-I/O
2. (I) represents an input; (O) represents an output.
3. INIT is an open-drain output during configuration.            TCK      TCK      TCK                    TCK-I/O

                                                                 TMS      TMS      TMS                    TMS-I/O

                                                                 TDO      TDO      TDO                    TDO-(O)

                                                                                   CS1                         I/O

                                                                                                             ALL
                                                                                                          OTHERS

                                                                 Notes:

                                                                 1. A shaded table cell represents the internal pull-up used
                                                                       before and during configuration.

                                                                 2. (I) represents an input; (O) represents an output.
                                                                 3. INIT is an open-drain output during configuration.

26                                            www.xilinx.com                       DS060 (v1.6) September 19, 2001

                                              1-800-255-7778                       Product Specification
R                                              Spartan and Spartan-XL Families Field Programmable Gate Arrays

Master Serial Mode                                              falling CCLK edge, and the next FPGA in the daisy chain
                                                                accepts data on the subsequent rising CCLK edge. See the
The Master serial mode uses an internal oscillator to gener-    timing diagram in Figure 24.
ate a Configuration Clock (CCLK) for driving potential slave
devices and the Xilinx serial-configuration PROM                In the bitstream generation software, the user can specify
(SPROM). The CCLK speed is selectable as either 1 MHz           Fast Configuration Rate, which, starting several bits into the
(default) or 8 MHz. Configuration always starts at the default  first frame, increases the CCLK frequency by a factor of
slow frequency, then can switch to the higher frequency dur-    eight. For actual timing values please refer to the specifica-
ing the first frame. Frequency tolerance is 50% to +25%.       tion section. Be sure that the serial PROM and slaves are
                                                                fast enough to support this data rate. Devices such as
In Master Serial mode, the CCLK output of the device drives     XC3000A and XC3100A do not support the Fast Configura-
a Xilinx SPROM that feeds the FPGA DIN input. Each rising       tion Rate option.
edge of the CCLK output increments the Serial PROM inter-
nal address counter. The next data bit is put on the SPROM      The SPROM CE input can be driven from either LDC or
data output, connected to the FPGA DIN pin. The FPGA            DONE. Using LDC avoids potential contention on the DIN
accepts this data on the subsequent rising CCLK edge.           pin, if this pin is configured as user I/O, but LDC is then
                                                                restricted to be a permanently High user output after config-
When used in a daisy-chain configuration the Master Serial      uration. Using DONE can also avoid contention on DIN, pro-
FPGA is placed as the first device in the chain and is          vided the Early DONE option is invoked.
referred to as the lead FPGA. The lead FPGA presents the
preamble data, and all data that overflows the lead device,     Figure 25 shows a full master/slave system. The leftmost
on its DOUT pin. There is an internal pipeline delay of 1.5     device is in Master Serial mode, all other devices in the
CCLK periods, which means that DOUT changes on the              chain are in Slave Serial mode.

             CCLK                     TDSCK         TCKDS                      n+2
          (Output)                          n                 n+1

   Serial Data In

   Serial DOUT                   n3           n2                        n1       n
         (Output)
                                                                                                DS060_24_080400

                                 Symbol                      Description       Min Units
                                 TDSCK         DIN setup
                                 TCKDS         DIN hold                        20   ns

                       CCLK                                                    0    ns

                       Notes:
                       1. At power-up, VCC must rise from 2.0V to VCC min in less than 25 ms, otherwise

                             delay configuration by pulling PROGRAM Low until VCC is valid.
                       2. Master Serial mode timing is based on testing in slave mode.

                       Figure 24: Master Serial Mode Programming Switching Characteristics

Slave Serial Mode                                               The lead FPGA then presents the preamble data--and all
                                                                data that overflows the lead device--on its DOUT pin. There
In Slave Serial mode, the FPGA receives serial configura-       is an internal delay of 0.5 CCLK periods, which means that
tion data on the rising edge of CCLK and, after loading its     DOUT changes on the falling CCLK edge, and the next
configuration, passes additional data out, resynchronized       FPGA in the daisy chain accepts data on the subsequent
on the next falling edge of CCLK.                               rising CCLK edge.

In this mode, an external signal drives the CCLK input of the   Figure 25 shows a full master/slave system. A Spartan/XL
FPGA (most often from a Master Serial device). The serial       device in Slave Serial mode should be connected as shown
configuration bitstream must be available at the DIN input of   in the third device from the left.
the lead FPGA a short setup time before each rising CCLK
edge.

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Product Specification                          1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                           R

Slave Serial is the default mode if the Mode pins are left     and is captured by each FPGA when it recognizes the 0010
unconnected, as they have weak pull-up resistors during        preamble. Following the length-count data, each FPGA out-
configuration.                                                 puts a High on DOUT until it has received its required num-
                                                               ber of data frames.
Multiple slave devices with identical configurations can be
wired with parallel DIN inputs. In this way, multiple devices  After an FPGA has received its configuration data, it passes
can be configured simultaneously.                              on any additional frame start bits and configuration data on
                                                               DOUT. When the total number of configuration clocks
Serial Daisy Chain                                             applied after memory initialization equals the value of the
                                                               24-bit length count, the FPGAs begin the start-up sequence
Multiple devices with different configurations can be con-     and become operational together. FPGA I/O are normally
nected together in a "daisy chain," and a single combined      released two CCLK cycles after the last configuration bit is
bitstream used to configure the chain of slave devices.        received.

To configure a daisy chain of devices, wire the CCLK pins of   The daisy-chained bitstream is not simply a concatenation
all devices in parallel, as shown in Figure 25. Connect the    of the individual bitstreams. The PROM File Formatter must
DOUT of each device to the DIN of the next. The lead or        be used to combine the bitstreams for a daisy-chained con-
master FPGA and following slaves each passes resynchro-        figuration.
nized configuration data coming from a single source. The
header data, including the length count, is passed through

                                                                                           Note:
                                                                                           M2, M1, M0 can be shorted
                                                                                           to VCC if not used as I/O

                                                                                   VCC     3.3K   3.3K
                                                                                     3.3K

         MODE                                                  N/C  MODE                    M0 M1
                                                                    DIN                    M2
               DOUT                                                          DOUT          DIN          DOUT

         Spartan        VCC                                         CCLK                   CCLK
                                       Xilinx SPROM +5V
         Master                                                     Spartan                      FPGA
          Serial               3.3K                                  Slave                       Slave

               CCLK     CLK       VPP

                  DIN   DATA

         PROGRAM LDC    CE    CEO                                   PROGRAM                RESET

         DONE     INIT  RESET/OE                                    DONE     INIT          D/P          INIT

                        (Low Reset Option Used)

PROGRAM

                                                                                                        DS060_25_061301

                        Figure 25: Master/Slave Serial Mode Circuit Diagram

28                            www.xilinx.com                                       DS060 (v1.6) September 19, 2001

                              1-800-255-7778                                                     Product Specification
          R                                   Spartan and Spartan-XL Families Field Programmable Gate Arrays

     DIN                         Bit n                           Bit n + 1

   CCLK                TDCC             TCCD                                      TCCL

  DOUT                                           TCCH                       TCCO
(Output)                                      Bit n 1
                                                                                                            Bit n

                                                                                                                        DS060_26_080400

                       Symbol                 Description        Min Max Units

                       TDCC             DIN setup                20         -           ns

                       TCCD             DIN hold                 0          -           ns

                       TCCO             DIN to DOUT              -          30          ns
                       TCCH             High time
                                 CCLK                            40         -           ns

                       TCCL             Low time                 40         -           ns

                       FCC              Frequency                -          10 MHz

                       Notes:

                       1. Configuration must be delayed until the INIT pins of all daisy-chained FPGAs are
                             High.

                       Figure 26: Slave Serial Mode Programming Switching Characteristics

Express Mode (Spartan-XL only)                                   are in Express mode. A single combined bitstream is used
                                                                 to configure the chain of Express mode devices. CCLK pins
Express mode is similar to Slave Serial mode, except that        are tied together and D0-D7 pins are tied together for all
data is processed one byte per CCLK cycle instead of one         devices along the chain. A status signal is passed from
bit per CCLK cycle. An external source is used to drive          DOUT to CS1 of successive devices along the chain. Frame
CCLK, while byte-wide data is loaded directly into the con-      data is accepted only when CS1 is High and the device's
figuration data shift registers (Figure 27). A CCLK fre-         configuration memory is not already full. The lead device in
quency of 1 MHz is equivalent to a 8 MHz serial rate,            the chain has its CS1 input tied High (or floating, since there
because eight bits of configuration data are loaded per          is an internal pull-up). The status pin DOUT is pulled Low
CCLK cycle. Express mode does not support CRC error              after the header is received by all devices, and remains Low
checking, but does support constant-field error checking. A      until the device's configuration memory is full. DOUT is then
length count is not used in Express mode.                        pulled High to signal the next device in the chain to accept
                                                                 the configuration data on the D0-D7 bus.
Express mode must be specified as an option to the devel-
opment system. The Express mode bitstream is not com-            The DONE pins of all devices in the chain should be tied
patible with the other configuration modes (see Table 16,        together, with one or more active internal pull-ups. If a large
page 32.) Express mode is selected by a <0X> on the Mode         number of devices are included in the chain, deactivate
pins (M1, M0).                                                   some of the internal pull-ups, since the Low-driving DONE
                                                                 pin of the last device in the chain must sink the current from
The first byte of parallel configuration data must be available  all pull-ups in the chain. The DONE pull-up is activated by
at the D inputs of the FPGA a short setup time before the        default. It can be deactivated using a development system
second rising CCLK edge. Subsequent data bytes are               option.
clocked in on each consecutive rising CCLK edge
(Figure 28).                                                     The requirement that all DONE pins in a daisy chain be
                                                                 wired together applies only to Express mode, and only if all
Pseudo Daisy Chain                                               devices in the chain are to become active simultaneously.
                                                                 All Spartan-XL devices in Express mode are synchronized
Multiple devices with different configurations can be config-    to the DONE pin. User I/Os for each device become active
ured in a pseudo daisy chain provided that all of the devices

DS060 (v1.6) September 19, 2001               www.xilinx.com                                                                             29

Product Specification                         1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                        R

after the DONE pin for that device goes High. (The exact           DONE pin of a device is left unconnected, the device
timing is determined by development system options.)               becomes active as soon as that device has been config-
Since the DONE pin is open-drain and does not drive a High         ured. Because only Spartan-XL, XC4000XLA/XV, and
value, tying the DONE pins of all devices together prevents        XC5200 devices support Express mode, only these devices
all devices in the chain from going High until the last device     can be used to form an Express mode daisy chain.
in the chain has completed its configuration cycle. If the

                             VCC

                                                                8

                                  M0       M1                      M0            M1  To Additional
                                                                                     Optional
                                  CS1      DOUT                    CS1      DOUT     Daisy-Chained
                                  D0-D7                                              Devices

                    8                                              8 D0-D7
DATA BUS

                       VCC                                         Optional

                                  Spartan-XL                       Daisy-Chained

                       3.3K                                        Spartan-XL

PROGRAM                           PROGRAM                          PROGRAM
          INIT
                                  INIT     DONE                    INIT     DONE

                                  CCLK                             CCLK

    CCLK                                                                             To Additional
                                                                                     Optional
                                                                                     Daisy-Chained
                                                                                     Devices

                                                                                                     DS060_27_080400

                                        Figure 27: Express Mode Circuit Diagram

30                                               www.xilinx.com                      DS060 (v1.6) September 19, 2001

                                                 1-800-255-7778                      Product Specification
R                                            Spartan and Spartan-XL Families Field Programmable Gate Arrays

CCLK                   TIC
   INIT
                                       TDC                    TCD
D0-D7
                                       BYTE  BYTE                     BYTE
                                          0     1                         6

DOUT

                                             Header Received                          FPGA Filled

                                                                                                     DS060_28_080400

                       Symbol                Description      Min Max Units

                        TIC            INIT (High) setup time 5              -   s
                       TDC
                       TCD             D0-D7 setup time       20             -   ns
                       TCCH
                       TCCL      CCLK  D0-D7 hold time        0              -   ns
                       FCC
                                       CCLK High time         45             -   ns

                                       CCLK Low time          45             -   ns

                                       CCLK Frequency         -              10  MHz

         Notes:

         1. If not driven by the preceding DOUT, CS1 must remain High until the
              device is fully configured.

                       Figure 28: Express Mode Programming Switching Characteristics

Setting CCLK Frequency                                        Table 16. Bit-serial data is read from left to right. Express
                                                              mode data is shown with D0 at the left and D7 at the right.
In Master mode, CCLK can be generated in either of two
frequencies. In the default slow mode, the frequency ranges   The configuration data stream begins with a string of eight
from 0.5 MHz to 1.25 MHz for Spartan/XL devices. In fast      ones, a preamble code, followed by a 24-bit length count
CCLK mode, the frequency ranges from 4 MHz to 10 MHz          and a separator field of ones (or 24 fill bits, in Spartan-XL
for Spartan/XL devices. The frequency is changed to fast by   Express mode). This header is followed by the actual con-
an option when running the bitstream generation software.     figuration data in frames. The length and number of frames
                                                              depends on the device type (see Table 17). Each frame
Data Stream Format                                            begins with a start field and ends with an error check. In
                                                              serial modes, a postamble code is required to signal the end
The data stream ("bitstream") format is identical for both    of data for a single device. In all cases, additional start-up
serial configuration modes, but different for the Spartan-XL  bytes of data are required to provide four clocks for the star-
Express mode. In Express mode, the device becomes             tup sequence at the end of configuration. Long daisy chains
active when DONE goes High, therefore no length count is      require additional startup bytes to shift the last data through
required. Additionally, CRC error checking is not supported   the chain. All start-up bytes are "don't cares".
in Express mode. The data stream format is shown in

DS060 (v1.6) September 19, 2001              www.xilinx.com                                                           31

Product Specification                        1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays      R

Table 16: Spartan/XL Data Stream Formats            A selection of CRC or non-CRC error checking is allowed by
                                                    the bitstream generation software. The Spartan-XL Express
    Data Type      Serial Modes    Express Mode     mode only supports non-CRC error checking. The
                        (D0...)         (D0-D7)     non-CRC error checking tests for a designated
                                                    end-of-frame field for each frame. For CRC error checking,
                                 (Spartan-XL only)  the software calculates a running CRC and inserts a unique
                                                    four-bit partial check at the end of each frame. The 11-bit
Fill Byte          11111111b            FFFFh       CRC check of the last frame of an FPGA includes the last
                                                    seven data bits.
Preamble Code      0010b            11110010b
                                                    Detection of an error results in the suspension of data load-
Length Count COUNT[23:0] COUNT[23:0](1)             ing before DONE goes High, and the pulling down of the
                                                    INIT pin. In Master serial mode, CCLK continues to operate
Fill Bits          1111b                -           externally. The user must detect INIT and initialize a new
                                                    configuration by pulsing the PROGRAM pin Low or cycling
Field Check        -                11010010b       VCC.

Code                                                Cyclic Redundancy Check (CRC) for Configura-
                                                    tion and Readback
Start Field        0b               11111110b(2)
                                                    The Cyclic Redundancy Check is a method of error detec-
Data Frame         DATA[n1:0]      DATA[n1:0]     tion in data transmission applications. Generally, the trans-
                                                    mitting system performs a calculation on the serial
CRC or Constant xxxx (CRC)          11010010b       bitstream. The result of this calculation is tagged onto the
                                                    data stream as additional check bits. The receiving system
Field Check        or 0110b                         performs an identical calculation on the bitstream and com-
                                                    pares the result with the received checksum.
Extend Write       -                FFD2FFFFFFh
                                                    Each data frame of the configuration bitstream has four
Cycle                                               error bits at the end, as shown in Table 16. If a frame data
                                                    error is detected during the loading of the FPGA, the config-
Postamble          01111111b            -           uration process with a potentially corrupted bitstream is ter-
                                                    minated. The FPGA pulls the INIT pin Low and goes into a
Start-Up Bytes(3)  FFh           FFFFFFFFFFFFFFh    Wait state.

Legend:

Unshaded           Once per bitstream

Light              Once per data frame

Dark               Once per device

Notes:
1. Not used by configuration logic.
2. 11111111b for XCS40XL only.
3. Development system may add more start-up bytes.

32                                                  www.xilinx.com  DS060 (v1.6) September 19, 2001

                                                    1-800-255-7778  Product Specification
        R                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

Table 17: Spartan/XL Program Data

Device                    XCS05            XCS10                   XCS20           XCS30           XCS40

Max System                5,000            10,000                  20,000          30,000          40,000
Gates

CLBs                         100            196                     400             576             784
(Row x Col.)              (10 x 10)      (14 x 14)               (20 x 20)       (24 x 24)       (28 x 28)

IOBs                      80               112                     160             192             224

Part Number XCS05 XCS05XL XCS10 XCS10XL XCS20 XCS20XL XCS30 XCS30XL XCS40 XCS40XL

Supply Voltage 5V             3.3V    5V        3.3V          5V        3.3V  5V        3.3V  5V        3.3V

Bits per Frame 126               127  166       167           226       227   266       267   306       307

Frames        428                429  572       573           788       789   932       933   1,076 1,077

Program Data 53,936 54,491 94,960 95,699 178,096 179,111 247,920 249,119 329,264 330,647

PROM Size     53,984 54,544 95,008 95,752 178,144 179,160 247,968 249,168 329,312 330,696
(bits)

Serial PROM 17S05 17S05XL 17S10 17S10XL 17S20 17S20XL 17S30 17S30XL 17S40 17S40XL

Express Mode           -  79,072      -    128,488            -     221,056   -    298,696    -    387,856

PROM Size

(bits)

Notes:

1. Bits per Frame = (10 x number of rows) + 7 for the top + 13 for the bottom + 1 + 1 start bit + 4 error check bits (+1 for Spartan-XL
      device)
      Number of Frames = (36 x number of columns) + 26 for the left edge + 41 for the right edge + 1 (+ 1 for Spartan-XL device)
      Program Data = (Bits per Frame x Number of Frames) + 8 postamble bits
      PROM Size = Program Data + 40 (header) + 8, rounded up to the nearest byte

2. The user can add more "1" bits as leading dummy bits in the header, or, if CRC = off, as trailing dummy bits at the end of any frame,
      following the four error check bits. However, the Length Count value must be adjusted for all such extra "one" bits, even for extra
      leading ones at the beginning of the header.

3. Express mode adds 57 (XCS05XL, XCS10XL), or 53 (XCS20XL, XCS30XL, XCS40XL) bits per frame, + additional start-up bits.

During Readback, 11 bits of the 16-bit checksum are added     data is independent of the current device state. CLB outputs
to the end of the Readback data stream. The checksum is       should not be included (Readback Capture option not
computed using the CRC-16 CCITT polynomial, as shown          used), and if RAM is present, the RAM content must be
in Figure 29. The checksum consists of the 11 most signifi-   unchanged.
cant bits of the 16-bit code. A change in the checksum indi-
cates a change in the Readback bitstream. A comparison to     Statistically, one error out of 2048 might go undetected.
a previous checksum is meaningful only if the readback

DS060 (v1.6) September 19, 2001                     www.xilinx.com                                            33

Product Specification                               1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                              R

    01  X2                                                          X15
                     2 3 4 5 6 7 8 9 10 11 12 13 14                                           X16

                                                                                 15

                                                                           SERIAL DATA IN

                         Polynomial: X16 + X15 + X2 + 1

        1 1 1 1 1 0 15 14 13 12 11 10 9 8 7 6 5

        LAST DATA FRAME  START BIT  CRC CHECKSUM

                                     Readback Data Stream                                  DS060_29_080400
                         Figure 29: Circuit for Generating CRC-16

Configuration Sequence                                              Low. During this time delay, or as long as the PROGRAM
                                                                    input is asserted, the configuration logic is held in a Config-
There are four major steps in the Spartan/XL power-up con-          uration Memory Clear state. The configuration-memory
figuration sequence.                                                frames are consecutively initialized, using the internal oscil-
                                                                    lator.
Configuration Memory Clear
Initialization                                                    At the end of each complete pass through the frame
Configuration                                                     addressing, the power-on time-out delay circuitry and the
Start-up                                                          level of the PROGRAM pin are tested. If neither is asserted,
                                                                    the logic initiates one additional clearing of the configuration
The full process is illustrated in Figure 30.                       frames and then tests the INIT input.

Configuration Memory Clear                                          Initialization

When power is first applied or is reapplied to an FPGA, an          During initialization and configuration, user pins HDC, LDC,
internal circuit forces initialization of the configuration logic.  INIT and DONE provide status outputs for the system inter-
When VCC reaches an operational level, and the circuit              face. The outputs LDC, INIT and DONE are held Low and
passes the write and read test of a sample pair of configu-         HDC is held High starting at the initial application of power.
ration bits, a time delay is started. This time delay is nomi-
nally 16 ms. The delay is four times as long when in Master         The open drain INIT pin is released after the final initializa-
Serial Mode to allow ample time for all slaves to reach a sta-      tion pass through the frame addresses. There is a deliber-
ble VCC. When all INIT pins are tied together, as recom-            ate delay before a Master-mode device recognizes an
mended, the longest delay takes precedence. Therefore,              inactive INIT. Two internal clocks after the INIT pin is recog-
devices with different time delays can easily be mixed and          nized as High, the device samples the MODE pin to deter-
matched in a daisy chain.                                           mine the configuration mode. The appropriate interface
                                                                    lines become active and the configuration preamble and
This delay is applied only on power-up. It is not applied           data can be loaded.
when reconfiguring an FPGA by pulsing the PROGRAM pin

34                                  www.xilinx.com                  DS060 (v1.6) September 19, 2001

                                    1-800-255-7778                                         Product Specification
R                                                                  Spartan and Spartan-XL Families Field Programmable Gate Arrays

Boundary Scan                VCC           No                                                      Configuration
  Instructions
   Available:                Valid                                                                 The 0010 preamble code indicates that the following 24 bits
                                                                                                   represent the length count for serial modes. The length
                             Yes                                                                   count is the total number of configuration clocks needed to
                                                                                                   load the complete configuration data. (Four additional con-
                        Test MODE, Generate    PROGRAM                                             figuration clocks are required to complete the configuration
                         One Time-Out Pulse       = Low                                            process, as discussed below.) After the preamble and the
                                                                                                   length count have been passed through to any device in the
                             of 16 or 64 ms            Yes                                         daisy chain, its DOUT is held High to prevent frame start
                                                                                                   bits from reaching any daisy-chained devices. In Spar-
                           Keep Clearing                                                           tan-XL Express mode, the length count bits are ignored,
                           Configuration                                                           and DOUT is held Low, to disable the next device in the
                                                                                                   pseudo daisy chain.
                               Memory
                                                                                                   A specific configuration bit, early in the first frame of a mas-
EXTEST*                                                                                            ter device, controls the configuration-clock rate and can
                                                                                                   increase it by a factor of eight. Therefore, if a fast configura-
SAMPLE/PRELOAD Completely Clear                ~1.3 s per Frame                                   tion clock is selected by the bitstream, the slower clock rate
                                                                                                   is used until this configuration bit is detected.
BYPASS                  Configuration Memory
                                                                                                   Each frame has a start field followed by the frame-configu-
CONFIGURE*              Once More                                                                  ration data bits and a frame error field. If a frame data error
                                                                                                   is detected, the FPGA halts loading, and signals the error by
(* if PROGRAM = High)                                                                              pulling the open-drain INIT pin Low. After all configuration
                                                                                                   frames have been loaded into an FPGA using a serial
                           INIT            No                                                      mode, DOUT again follows the input data so that the
                         High? if                                                                  remaining data is passed on to the next device. In
                         Master              Master Delays Before                                  Spartan-XL Express mode, when the first device is fully pro-
                                             Sampling Mode Line                                    grammed, DOUT goes High to enable the next device in the
                        Yes                                                                        chain.

                        Sample                                     LDC Output = L, HDC Output = H  Delaying Configuration After Power-Up
                      Mode Line
                                                                                                   There are two methods of delaying configuration after
   Master CCLK                                                                                     power-up: put a logic Low on the PROGRAM input, or pull
    Goes Active                                                                                    the bidirectional INIT pin Low, using an open-collector
                                                                                                   (open-drain) driver. (See Figure 30.)
                      Load One
                    Configuration                                                                  A Low on the PROGRAM input is the more radical
                     Data Frame                                                                    approach, and is recommended when the power-supply rise
                                                                                                   time is excessive or poorly defined. As long as PROGRAM
                         Frame Yes             Pull INIT Low                                       is Low, the FPGA keeps clearing its configuration memory.
                          Error                  and Stop                                          When PROGRAM goes High, the configuration memory is
                                                                                                   cleared one more time, followed by the beginning of config-
                        No                                                                         uration, provided the INIT input is not externally held Low.
                                                                                                   Note that a Low on the PROGRAM input automatically
SAMPLE/PRELOAD          Config-            No                                                      forces a Low on the INIT output. The Spartan/XL PRO-
       BYPASS                                                                                      GRAM pin has a permanent weak pull-up. Avoid holding
                        uration                                                                    PROGRAM Low for more than 500 s.

                        memory                                                                     Using an open-collector or open-drain driver to hold INIT
                                                                                                   Low before the beginning of configuration causes the FPGA
                             Full                                                                  to wait after completing the configuration memory clear
                                                                                                   operation. When INIT is no longer held Low externally, the
                        Yes                                                                        device determines its configuration mode by capturing the
                                                                                                   state of the Mode pins, and is ready to start the configura-
                              Pass                                                                 tion process. A master device waits up to an additional
                         Configuration                                                             300 s to make sure that any slaves in the optional daisy
                        Data to DOUT                                                               chain have seen that INIT is High.

                             CCLK          No
                        Count Equals

                        Length

                        Count

                        Yes

               EXTEST           Start-Up                           I/O Active
SAMPLE PRELOAD                 Sequence
                        F
               BYPASS         Operational
                USER 1
                USER 2  If Boundary Scan
         CONFIGURE      is Selected
          READBACK
                                               DS060_30_080400

Figure 30: Power-up Configuration Sequence

DS060 (v1.6) September 19, 2001                                    www.xilinx.com                  35

Product Specification                                              1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays  R

For more details on Configuration, refer to the Xilinx Appli-   options in the bitstream generation software. Heavy lines in
cation Note "FPGA Configuration Guidelines" (XAPP090).          Figure 31 show the default timing. The thin lines indicate all
                                                                other possible timing options. The start-up logic must be
Start-Up                                                        clocked until the "F" (Finished) state is reached.

Start-up is the transition from the configuration process to    The default option, and the most practical one, is for DONE
the intended user operation. This transition involves a         to go High first, disconnecting the configuration data source
change from one clock source to another, and a change           and avoiding any contention when the I/Os become active
from interfacing parallel or serial configuration data where    one clock later. GSR is then released another clock period
most outputs are 3-stated, to normal operation with I/O pins    later to make sure that user operation starts from stable
active in the user system. Start-up must make sure that the     internal conditions. This is the most common sequence,
user logic `wakes up' gracefully, that the outputs become       shown with heavy lines in Figure 31, but the designer can
active without causing contention with the configuration sig-   modify it to meet particular requirements.
nals, and that the internal flip-flops are released from the
Global Set/Reset (GSR) at the right time.                       Start-Up Clock

Start-Up Initiation                                             Normally, the start-up sequence is controlled by the internal
                                                                device oscillator (CCLK), which is asynchronous to the sys-
Two conditions have to be met in order for the start-up         tem clock. As a configuration option, they can be triggered
sequence to begin:                                              by an on-chip user net called UCLK. This user net can be
                                                                accessed by placing the STARTUP library symbol, and the
The chip's internal memory must be full, and                  start-up modes are known as UCLK_NOSYNC or
The configuration length count must be met, exactly.          UCLK_SYNC. This allows the device to wake up in synchro-
                                                                nism with the user system.
In all configuration modes except Express mode, Spar-
tan/XL devices read the expected length count from the bit-     DONE Pin
stream and store it in an internal register. The length count
varies according to the number of devices and the composi-      Note that DONE is an open-drain output and does not go
tion of the daisy chain. Each device also counts the number     High unless an internal pull-up is activated or an external
of CCLKs during configuration.                                  pull-up is attached. The internal pull-up is activated as the
                                                                default by the bitstream generation software.
In Express mode, there is no length count. The start-up
sequence for each device begins when the device has             The DONE pin can also be wire-ANDed with DONE pins of
received its quota of configuration data. Wiring the DONE       other FPGAs or with other external signals, and can then be
pins of several devices together delays start-up of all         used as input to the start-up control logic. This is called
devices until all are fully configured.                         "Start-up Timing Synchronous to Done In" and is selected
                                                                by either CCLK_SYNC or UCLK_SYNC. When DONE is not
Start-Up Events                                                 used as an input, the operation is called "Start-up Timing
                                                                Not Synchronous to DONE In," and is selected by either
The device can be programmed to control three start-up          CCLK_NOSYNC or UCLK_NOSYNC. Express mode con-
events.                                                         figuration always uses either CCLK_SYNC or UCLK_SYNC
                                                                timing, while the other configuration modes can use any of
The release of the open-drain DONE output                     the four timing sequences.
The termination of the Global Three-State and the
                                                                When the UCLK_SYNC option is enabled, the user can
     change of configuration-related pins to the user           externally hold the open-drain DONE output Low, and thus
     function, activating all IOBs.                             stall all further progress in the start-up sequence until
The termination of the Global Set/Reset initialization of     DONE is released and has gone High. This option can be
     all CLB and IOB storage elements.                          used to force synchronization of several FPGAs to a com-
                                                                mon user clock, or to guarantee that all devices are suc-
Figure 31 describes start-up timing in detail. The three        cessfully configured before any I/Os go active.
events -- DONE going High, the internal GSR being
de-activated, and the user I/O going active -- can all occur
in any arbitrary sequence. This relative timing is selected by

36  www.xilinx.com                                              DS060 (v1.6) September 19, 2001

    1-800-255-7778                                              Product Specification
R                                                            Spartan and Spartan-XL Families Field Programmable Gate Arrays

                                      Length Count Match                        CCLK Period

   CCLK

                                                                                                              F

                                 DONE

                                                 C1          C2        C3                                     C4

                                 I/O                                                                              F = Finished, no more
                                                                                                                  configuration clocks needed
   CCLK_NOSYNC                                               C2        C3                                     C4  Daisy-chain lead device
                                                                                                                  must have latest F
                                 GSR Active
                                                                                                                  Heavy lines describe
                                                             C2        C3                                     C4  default timing

                                       DONE IN

                                                                                                              F

                                 DONE

   CCLK_SYNC                              C1, C2 or C3       Di+1
                                 I/O

                                                         Di

                                 GSR Active
                                                            Di Di+1
                                                                                                           F

                                 DONE                              U2  U3           U4
                                                  C1

                                 I/O

   UCLK_NOSYNC                                                     U2  U3           U4

                                 GSR Active

                                                                   U2  U3           U4

                                                             DONE IN
                                                                                                      F

                                 DONE                              U2
                                                  C1

                                 I/O

   UCLK_SYNC                                                           Di Di+1      Di+2

                                     GSR Active                        Di Di+1      Di+2

                       Synchronization                                 UCLK Period
                             Uncertainty

                                                                                                                  DS060_39_082801

                                                      Figure 31: Start-up Timing

Configuration Through the Boundary Scan                                 Wait for INIT to go High.
Pins                                                                   Sequence the boundary scan Test Access Port to the

Spartan/XL devices can be configured through the bound-                     SHIFT-DR state.
ary scan pins. The basic procedure is as follows:                      Toggle TCK to clock data into TDI pin.

Power up the FPGA with INIT held Low (or drive the                   The user must account for all TCK clock cycles after INIT
     PROGRAM pin Low for more than 300 ns followed by a                goes High, as all of these cycles affect the Length Count
     High while holding INIT Low). Holding INIT Low allows             compare.
     enough time to issue the CONFIG command to the
     FPGA. The pin can be used as I/O after configuration if           For more detailed information, refer to the Xilinx application
     a resistor is used to hold INIT Low.                              note, "Boundary Scan in FPGA Devices." This application
                                                                       note applies to Spartan and Spartan-XL devices.
Issue the CONFIG command to the TMS input.

DS060 (v1.6) September 19, 2001                              www.xilinx.com                                                                    37

Product Specification                                        1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                     R

Readback                                                         of the first frame. The first two data bits of the first frame are
                                                                 always High.
The user can read back the content of configuration mem-
ory and the level of certain internal nodes without interfering  Each frame ends with four error check bits. They are read
with the normal operation of the device.                         back as High. The last seven bits of the last frame are also
                                                                 read back as High. An additional Start bit (Low) and an
Readback not only reports the downloaded configuration           11-bit Cyclic Redundancy Check (CRC) signature follow,
bits, but can also include the present state of the device,      before RDBK.RIP returns Low.
represented by the content of all flip-flops and latches in
CLBs and IOBs, as well as the content of function genera-        Readback Options
tors used as RAMs.
                                                                 Readback options are: Readback Capture, Readback
Although readback can be performed while the device is           Abort, and Clock Select. They are set with the bitstream
operating, for best results and to freeze a known capture        generation software.
state, it is recommended that the clock inputs be stopped
until readback is complete.                                      Readback Capture

Readback of Spartan-XL Express mode bitstreams results           When the Readback Capture option is selected, the data
in data that does not resemble the original bitstream,           stream includes sampled values of CLB and IOB signals.
because the bitstream format differs from other modes.           The rising edge of RDBK.TRIG latches the inverted values
                                                                 of the four CLB outputs, the IOB output flip-flops and the
Spartan/XL Readback does not use any dedicated pins, but         input signals I1 and I2. Note that while the bits describing
uses four internal nets (RDBK.TRIG, RDBK.DATA,                   configuration (interconnect, function generators, and RAM
RDBK.RIP and RDBK.CLK) that can be routed to any IOB.            content) are not inverted, the CLB and IOB output signals
To access the internal Readback signals, instantiate the         are inverted. RDBK.TRIG is located in the lower-left corner
READBACK library symbol and attach the appropriate pad           of the device.
symbols, as shown in Figure 32.
                                                                 When the Readback Capture option is not selected, the val-
After Readback has been initiated by a Low-to-High transi-       ues of the capture bits reflect the configuration data origi-
tion on RDBK.TRIG, the RDBK.RIP (Read In Progress) out-          nally written to those memory locations. If the RAM
put goes High on the next rising edge of RDBK.CLK.               capability of the CLBs is used, RAM data are available in
Subsequent rising edges of this clock shift out Readback         Readback, since they directly overwrite the F and G func-
data on the RDBK.DATA net.                                       tion-table configuration of the CLB.

Readback data does not include the preamble, but starts
with five dummy bits (all High) followed by the Start bit (Low)

    If Unconnected,
    Default is CCLK

                     CLK                                                   DATA         READ_DATA
                                                                                 OBUF
    READ_TRIGGER     TRIG                                        READBACK  RIP

                     IBUF                                                        DS060_31_080400

    Figure 32: Readback Schematic Example

38                   www.xilinx.com                                              DS060 (v1.6) September 19, 2001

                     1-800-255-7778                                                                Product Specification
R                                Spartan and Spartan-XL Families Field Programmable Gate Arrays

Readback Abort                                                    met. For example, if a processor is controlling Readback, an
                                                                  interrupt may force it to stop in the middle of a readback.
When the Readback Abort option is selected, a High-to-Low         This necessitates stopping the clock, and thus violating the
transition on RDBK.TRIG terminates the Readback opera-            specification.
tion and prepares the logic to accept another trigger.
                                                                  The specification is mandatory only on clocking data at the
After an aborted Readback, additional clocks (up to one           end of a frame prior to the next start bit. The transfer mech-
Readback clock per configuration frame) may be required to        anism will load the data to a shift register during the last six
re-initialize the control logic. The status of Readback is indi-  clock cycles of the frame, prior to the start bit of the following
cated by the output control net RDBK.RIP. RDBK.RIP is             frame. This loading process is dynamic, and is the source of
High whenever a readback is in progress.                          the maximum High and Low time requirements.

Clock Select                                                      Therefore, the specification only applies to the six clock
                                                                  cycles prior to and including any start bit, including the
CCLK is the default clock. However, the user can insert           clocks before the first start bit in the Readback data stream.
another clock on RDBK.CLK. Readback control and data              At other times, the frame data is already in the register and
are clocked on rising edges of RDBK.CLK. If Readback              the register is not dynamic. Thus, it can be shifted out just
must be inhibited for security reasons, the Readback control      like a regular shift register.
nets are simply not connected. RDBK.CLK is located in the
lower right chip corner.                                          The user must precisely calculate the location of the Read-
                                                                  back data relative to the frame. The system must keep track
Violating the Maximum High and Low Time                           of the position within a data frame, and disable interrupts
Specification for the Readback Clock                              before frame boundaries. Frame lengths and data formats
                                                                  are listed in Table 16 and Table 17.
The Readback clock has a maximum High and Low time
specification. In some cases, this specification cannot be

DS060 (v1.6) September 19, 2001  www.xilinx.com                   39

Product Specification            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                          R

Readback Switching Charateristics Guidelines

The following guidelines reflect worst-case values over the
recommended operating conditions.

        Finished
    Internal Net

    rdbk.TRIG     TRTRC               TRCRT       TRTRC                               TRCRT
         rdclk.I  TRCL

                           TRCH

    rdbk.RIP

                           TRCRR

    rdbk.DATA              DUMMY           DUMMY         VALID    VALID
                            TRCRD

                                                                                                       DS060_32_080400

                           Figure 33: Spartan and Spartan-XL Readback Timing Diagram

Spartan and Spartan-XL Readback Switching Characteristics

    Symbol                                        Description                                Min  Max  Units

    TRTRC         rdbk.TRIG rdbk.TRIG setup to initiate and abort Readback                   200  -    ns

    TRCRT                  rdbk.TRIG hold to initiate and abort Readback                     50   -    ns

    TRCRD         rdclk.I  rdbk.DATA delay                                                   -    250  ns

    TRCRR                  rdbk.RIP delay                                                    -    250  ns

    TRCH                   High time                                                         250  500  ns

    TRCL                   Low time                                                          250  500  ns

Notes:
1. Timing parameters apply to all speed grades.
2. If rdbk.TRIG is High prior to Finished, Finished will trigger the first Readback.

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R                                               Spartan and Spartan-XL Families Field Programmable Gate Arrays

Configuration Switching Characteristics

          VCC                      TPOR                                                                  RE-PROGRAM
PROGRAM                                          TPI                                                                              >300 ns

          INIT                   CCLK Output or Input
                                                Mode Pins
                                                (Required)  TICCK                TCCLK                    <300 ns
                                                                                                          <300 ns
                                                             Min                DONE Response
                                                              40                                    I/O  DS060_33_080400
                                                              30
Master Mode                                                   40
                                                             640
Symbol                             Description               100                Max                               Units
TPOR           Power-on reset                                                  130                                 ms
   TPI          Program Latency                                                 200
TICCK          CCLK (output) delay                                             250                      s per CLB column
TCCLK          CCLK (output) period, slow                                      2000                                s
TCCLK          CCLK (output) period, fast                                      250                                 ns
                                                                                                                    ns

Slave Mode

Symbol                             Description              Min                 Max                      Units
TPOR           Power-on reset
   TPI          Program latency                                             10  33                       ms
TICCK          CCLK (input) delay (required)
TCCLK          CCLK (input) period (required)                              30  200                      s per CLB column

                                                                            4   -                        s

                                                                            80  -                        ns

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Spartan Detailed Specifications

Definition of Terms

In the following tables, some specifications may be designated as Advance or Preliminary. These terms are defined as
follows:
Advance: Initial estimates based on simulation and/or extrapolation from other speed grades, devices, or families. Values
are subject to change. Use as estimates, not for production.
Preliminary: Based on preliminary characterization. Further changes are not expected.
Unmarked: Specifications not identified as either Advance or Preliminary are to be considered Final.
Notwithstanding the definition of the above terms, all specifications are subject to change without notice.
Except for pin-to-pin input and output parameters, the AC parameter delay specifications included in this document are
derived from measuring internal test patterns. All specifications are representative of worst-case supply voltage and junction
temperature conditions. The parameters included are common to popular designs and typical applications.

Spartan Absolute Maximum Ratings(1)

Symbol                                  Description                          Value               Units

    VCC Supply voltage relative to GND                                       0.5 to +7.0        V
    VIN Input voltage relative to GND(2,3)
    VTS Voltage applied to 3-state output(2,3)                               0.5 to VCC +0.5    V

                                                                             0.5 to VCC +0.5    V

    TSTG Storage temperature (ambient)                                       65 to +150         C

    TJ   Junction temperature                        Plastic packages        +125                C

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress
      ratings only, and functional operation of the device at these or any other conditions beyond those listed under Operating Conditions
      is not implied. Exposure to Absolute Maximum Ratings conditions for extended periods of time may affect device reliability.

2. Maximum DC overshoot (above VCC) or undershoot (below GND) must be limited to either 0.5V or 10 mA, whichever is easier to
      achieve.

3. Maximum AC (during transitions) conditions are as follows; the device pins may undershoot to 2.0V or overshoot to +7.0V, provided
      this overshoot or undershoot lasts no more than 11 ns with a forcing current no greater than 100 mA.

4. For soldering guidelines, see the Package Infomation on the Xilinx website.

Spartan Recommended Operating Conditions

Symbol                                  Description                          Min           Max Units

    VCC Supply voltage relative to GND, TJ = 0C to +85C       Commercial   4.75          5.25      V

         Supply voltage relative to GND, TJ = 40C to +100C(1) Industrial  4.5           5.5       V

    VIH  High-level input voltage(2)                            TTL inputs   2.0           VCC       V

                                                                CMOS inputs  70%           100%  VCC
                                                                TTL inputs     0
    VIL  Low-level input voltage(2)                                                        0.8       V

                                                                CMOS inputs  0             20%   VCC

    TIN  Input signal transition time                                        -             250      ns

Notes:

1. At junction temperatures above those listed as Recommended Operating Conditions, all delay parameters increase by 0.35% per C.
2. Input and output measurement thresholds are: 1.5V for TTL and 2.5V for CMOS.

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Spartan DC Characteristics Over Operating Conditions

Symbol                                      Description                                     Min        Max Units

VOH        High-level output voltage @ IOH = 4.0 mA, VCC min TTL outputs                   2.4             -   V

           High-level output voltage @ IOH = 1.0 mA, VCC min CMOS outputs                  VCC 0.5       -   V

VOL        Low-level output voltage @ IOL = 12.0 mA, VCC min(1) TTL outputs                 -              0.4  V

                                                                   CMOS outputs             -              0.4  V

VDR        Data retention supply voltage (below which configuration data may be lost)       3.0             -   V

ICCO       Quiescent FPGA supply current(2)                        Commercial               -              3.0  mA

                                                                   Industrial               -              6.0  mA

IL         Input or output leakage current                                                  10        +10      A

CIN        Input capacitance (sample tested)                                                -              10   pF

IRPU       Pad pull-up (when selected) @ VIN = 0V (sample tested)                           0.02       0.25     mA

IRPD       Pad pull-down (when selected) @ VIN = 5V (sample tested)                         0.02            -   mA

Notes:

1. With 50% of the outputs simultaneously sinking 12 mA, up to a maximum of 64 pins.

2. With no output current loads, no active input pull-up resistors, all package pins at VCC or GND, and the FPGA configured with a Tie
      option.

Spartan Global Buffer Switching Characteristic Guidelines

Testing of the switching parameters is modeled after testing   driven from the same global clock, the delay is longer. For
methods specified by MIL-M-38510/605. All devices are          more specific, more precise, and worst-case guaranteed
100% functionally tested. Internal timing parameters are       data, reflecting the actual routing structure, use the values
derived from measuring internal test patterns. Listed below    provided by the static timing analyzer (TRCE in the Xilinx
are representative values where one global clock input         Development System) and back-annotated to the simulation
drives one vertical clock line in each accessible column, and  netlist. These path delays, provided as a guideline, have
where all accessible IOB and CLB flip-flops are clocked by     been extracted from the static timing analyzer report. All
the global clock net.                                          timing parameters assume worst-case operating conditions
                                                               (supply voltage and junction temperature).
When fewer vertical clock lines are connected, the clock dis-
tribution is faster; when multiple clock lines per column are

                                                                                       Speed Grade

                                                                                       -4              -3

Symbol                                Description                  Device             Max              Max      Units
  TPG      From pad through Primary buffer, to any clock K         XCS05                                          ns
                                                                   XCS10               2.0             4.0        ns
                                                                   XCS20                                          ns
                                                                   XCS30               2.4             4.3        ns
                                                                   XCS40                                          ns
                                                                   XCS05               2.8             5.4        ns
                                                                   XCS10                                          ns
                                                                   XCS20               3.2             5.8        ns
                                                                   XCS30                                          ns
                                                                   XCS40               3.5             6.4        ns

TSG        From pad through Secondary buffer, to any clock K                           2.5             4.4

                                                                                       2.9             4.7

                                                                                       3.3             5.8

                                                                                       3.6             6.2

                                                                                       3.9             6.7

DS060 (v1.6) September 19, 2001               www.xilinx.com                                                        43

Product Specification                         1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                               R

Spartan CLB Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below  tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,  apply to all Spartan devices and expressed in nanoseconds
and worst-case guaranteed data, use the values reported      unless otherwise noted.

                                                                       Speed Grade

                        Description                                -4               -3

Symbol                                                       Min       Max  Min         Max           Units

Clocks                                                                                                  ns
                                                                                                        ns
   TCH Clock High time                                       3.0       -    4.0         -
   TCL Clock Low time                                                                                   ns
Combinatorial Delays                                         3.0       -    4.0         -               ns
                                                                                                        ns
  TILO F/G inputs to X/Y outputs                             -         1.2  -           1.6
  TIHO F/G inputs via H to X/Y outputs                                                                  ns
THH1O C inputs via H1 via H to X/Y outputs                  -         2.0  -           2.7             ns
CLB Fast Carry Logic                                                                                    ns
                                                             -         1.7  -           2.2             ns
                                                                                                        ns
TOPCY Operand inputs (F1, F2, G1, G4) to COUT               -         1.7  -           2.1
TASCY Add/Subtract input (F3) to COUT                                                                  ns
TINCY Initialization inputs (F1, F3) to COUT                -         2.8  -           3.7
  TSUM CIN through function generators to X/Y outputs                                                   ns
  TBYP CIN to COUT, bypass function generators               -         1.2  -           1.4             ns
Sequential Delays                                                                                       ns
                                                             -         2.0  -           2.6             ns
                                                                                                        ns
                                                             -         0.5  -           0.6             ns

  TCKO Clock K to Flip-Flop outputs Q                        -         2.1  -           2.8             ns
Setup Time before Clock K
                                                                                                        ns
  TICK F/G inputs                                            1.8       -    2.4         -               ns
TIHCK F/G inputs via H
THH1CK C inputs via H1 through H                             2.9       -    3.9         -               ns
TDICK C inputs via DIN
TECCK C inputs via EC                                       2.3       -    3.3         -             MHz
  TRCK C inputs via S/R, going Low (inactive)
Hold Time after Clock K                                      1.3       -    2.0         -

                                                             2.0       -    2.6         -

                                                             2.5       -    4.0         -

          All Hold times, all devices                        0.0       -    0.0         -

Set/Reset Direct

TRPW Width (High)                                           3.0       -    4.0         -
  TRIO Delay from C inputs via S/R, going High to Q
Global Set/Reset                                             -         3.0  -           4.0

    TMRW  Minimum GSR pulse width                            11.5      -    13.5        -
    TMRQ  Delay from GSR input to any Q
    FTOG  Toggle Frequency (MHz)                             See page 50 for TRRI values per device.
          (for export control purposes)
                                                             -         166  -           125

44                                             www.xilinx.com               DS060 (v1.6) September 19, 2001

                                               1-800-255-7778                           Product Specification
        R                               Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines

Testing of switching parameters is modeled after testing            by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are               ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are            All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below         tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,         apply to all Spartan devices and are expressed in nanosec-
and worst-case guaranteed data, use the values reported             onds unless otherwise noted.

                                                                             Speed Grade

                                                                         -4               -3

Symbol                 Single Port RAM             Size(1)          Min      Max  Min         Max  Units

Write Operation                                                                                      ns
                                                                                                     ns
  TWCS Address write cycle time (clock K period)             16x2   8.0      -    11.6        -      ns
TWCTS                                                       32x1                                    ns
  TWPS Clock K pulse width (active edge)                     16x2   8.0      -    11.6        -      ns
TWPTS                                                       32x1                                    ns
  TASS Address setup time before clock K                     16x2   4.0      -    5.8         -      ns
  TASTS                                                      32x1                                    ns
  TAHS Address hold time after clock K                       16x2   4.0      -    5.8         -      ns
  TAHTS                                                      32x1                                    ns
  TDSS DIN setup time before clock K                         16x2   1.5      -    2.0         -      ns
TDSTS                                                       32x1                                    ns
  TDHS DIN hold time after clock K                           16x2   1.5      -    2.0         -      ns
TDHTS                                                       32x1                                    ns
  TWSS WE setup time before clock K                          16x2   0.0      -    0.0         -      ns
TWSTS                                                       32x1                                    ns
  TWHS WE hold time after clock K                            16x2   0.0      -    0.0         -      ns
TWHTS                                                       32x1                                    ns
  TWOS Data valid after clock K                              16x2   1.5      -    2.7         -
TWOTS                                                       32x1                                    ns
Read Operation                                                      1.5      -    1.7         -      ns
                                                                                                     ns
                                                                    0.0      -    0.0         -      ns
                                                                                                     ns
                                                                    0.0      -    0.0         -      ns

                                                                    1.5      -    1.6         -

                                                                    1.5      -    1.6         -

                                                                    0.0      -    0.0         -

                                                                    0.0      -    0.0         -

                                                                    -        6.5  -           7.9

                                                                    -        7.0  -           9.3

TRC Address read cycle time                                  16x2   2.6      -    2.6         -

TRCT                                                         32x1   3.8      -    3.8         -

TILO    Data valid after address change (no Write            16x2   -        1.2  -           1.6
TIHO    Enable)                                              32x1
                                                                    -        2.0  -           2.7

TICK Address setup time before clock K                       16x2   1.8      -    2.4         -

TIHCK                                                        32x1   2.9      -    3.9         -

Notes:

1. Timing for 16 x 1 RAM option is identical to 16 x 2 RAM timing.

DS060 (v1.6) September 19, 2001                   www.xilinx.com                                          45

Product Specification                             1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                                R

Spartan CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines (continued)

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below  tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,  apply to all Spartan devices and are expressed in nanosec-
and worst-case guaranteed data, use the values reported      onds unless otherwise noted.

Dual-Port RAM Synchronous (Edge-Triggered) Write Operation Characteristics

                                                                                 -4                                    -3

    Symbol               Dual Port RAM                                  Size(1) Min Max Min Max Units

Write Operation

    TWCDS    Address write cycle time (clock K period)                  16x1 8.0 - 11.6 -                                         ns

    TWPDS Clock K pulse width (active edge)                             16x1 4.0 - 5.8 -                                          ns

    TASDS    Address setup time before clock K                          16x1 1.5 - 2.1 -                                          ns

    TAHDS    Address hold time after clock K                            16x1  0                         -           0      -      ns

    TDSDS    DIN setup time before clock K                              16x1 1.5 - 1.6 -                                          ns

    TDHDS DIN hold time after clock K                                   16x1  0                         -           0      -      ns

    TWSDS WE setup time before clock K                                  16x1 1.5 - 1.6 -                                          ns

    TWHDS WE hold time after clock K                                    16x1  0                         -           0      -      ns

    TWODS Data valid after clock K                                      16x1  - 6.5 - 7.0 ns

Notes:
1. Read Operation timing for 16 x 1 dual-port RAM option is identical to 16 x 2 single-port RAM timing

Spartan CLB RAM Synchronous (Edge-Triggered) Write Timing

Single Port                                                  Dual Port

                                            TWPS                                                                       TWPDS

WCLK (K)                                                     WCLK (K)

                   TWSS                       TWHS                               TWSDS                                     TWHDS

    WE                                                              WE

                   TDSS                       TDHS                            TDSDS                                        TDHDS

    DATA IN                                                  DATA IN

                   TASS                       TAHS                            TASDS                                        TAHDS

ADDRESS                                                      ADDRESS

             TILO                                   TILO                TILO                                               TILO
                                                                                                                           NEW
DATA OUT                 TWOS                 NEW            DATA OUT                                   TWODS
                              OLD                                                                              OLD           DS060_34_011300

46                                                  www.xilinx.com               DS060 (v1.6) September 19, 2001

                                                    1-800-255-7778                                         Product Specification
        R                                     Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan Pin-to-Pin Output Parameter Guidelines

Testing of switching parameters is modeled after testing     clock loading. For more specific, more precise, and
methods specified by MIL-M-38510/605. All devices are        worst-case guaranteed data, reflecting the actual routing
100% functionally tested. Pin-to-pin timing parameters are   structure, use the values provided by the static timing ana-
derived from measuring external and internal test patterns   lyzer (TRCE in the Xilinx Development System) and
and are guaranteed over worst-case operating conditions      back-annotated to the simulation netlist. These path delays,
(supply voltage and junction temperature). Listed below are  provided as a guideline, have been extracted from the static
representative values for typical pin locations and normal   timing analyzer report.

Spartan Output Flip-Flop, Clock-to-Out

                                                                             Speed Grade

                                                                             -4    -3

Symbol                           Description                    Device       Max   Max Units

Global Primary Clock to TTL Output using OFF

TICKOF Fast                                                     XCS05        5.3   8.7                                       ns

                                                                XCS10        5.7   9.1                                       ns

                                                                XCS20        6.1   9.3                                       ns

                                                                XCS30        6.5   9.4                                       ns

                                                                XCS40        6.8   10.2                                      ns

TICKO Slew-rate limited                                         XCS05        9.0   11.5                                      ns

                                                                XCS10        9.4   12.0                                      ns

                                                                XCS20        9.8   12.2                                      ns

                                                                XCS30        10.2  12.8                                      ns

                                                                XCS40        10.5  12.8                                      ns

Global Secondary Clock to TTL Output using OFF

TICKSOF Fast                                                    XCS05        5.8   9.2                                       ns

                                                                XCS10        6.2   9.6                                       ns

                                                                XCS20        6.6   9.8                                       ns

                                                                XCS30        7.0   9.9                                       ns

                                                                XCS40        7.3   10.7                                      ns

TICKSO Slew-rate limited                                        XCS05        9.5   12.0                                      ns

                                                                XCS10        9.9   12.5                                      ns

                                                                XCS20        10.3  12.7                                      ns

                                                                XCS30        10.7  13.2                                      ns

                                                                XCS40        11.0  14.3                                      ns

Delay Adder for CMOS Outputs Option

TCMOSOF Fast                                                    All devices  0.8   1.0                                       ns

TCMOSO Slew-rate limited                                        All devices  1.5   2.0                                       ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column,and
      where all accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Output timing is measured at ~50% VCC threshold with 50 pF external capacitive load. For different loads, see Figure 33.
3. OFF = Output Flip-Flop

DS060 (v1.6) September 19, 2001                 www.xilinx.com                                                                       47

Product Specification                           1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                              R

Capacitive Load Factor

Figure 33 shows the relationship between I/O output delay                         3

and load capacitance. It allows a user to adjust the specified

output delay if the load capacitance is different than 50 pF.                     2

For example, if the actual load capacitance is 120 pF, add      Delta Delay (ns)

2.5 ns to the specified delay. If the load capacitance is 20                      1

pF, subtract 0.8 ns from the specified output delay.

Figure 33 is usable over the specified operating conditions

of voltage and temperature and is independent of the output                       0

slew rate control.

                                                                                  -1

                                                                                  -2     20 40 60 80 100 120 140
                                                                                      0

                                                                                         Capacitance (pF)

                                                                                                           DS060_35_080400

                                                                Figure 34: Delay Factor at Various Capacitive Loads

48                      www.xilinx.com                                                   DS060 (v1.6) September 19, 2001

                        1-800-255-7778                                                   Product Specification
        R                                     Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan Pin-to-Pin Input Parameter Guidelines               and are guaranteed over worst-case operating conditions
                                                            (supply voltage and junction temperature). Listed below are
Testing of switching parameters is modeled after testing    representative values for typical pin locations and normal
methods specified by MIL-M-38510/605. All devices are       clock loading.
100% functionally tested. Pin-to-pin timing parameters are
derived from measuring external and internal test patterns

Spartan Primary and Secondary Setup and Hold

                                                                      Speed Grade

                                                                      -4   -3

Symbol                           Description                  Device  Min  Min           Units

Input Setup/Hold Times Using Primary Clock and IFF

TPSUF/TPHF No Delay                                           XCS05 1.2 / 1.7 1.8 / 2.5                                          ns

                                                              XCS10 1.0 / 2.3 1.5 / 3.4                                          ns

                                                              XCS20 0.8 / 2.7 1.2 / 4.0                                          ns

                                                              XCS30 0.6 / 3.0 0.9 / 4.5                                          ns

                                                              XCS40 0.4 / 3.5 0.6 / 5.2                                          ns

TPSU/TPH With Delay                                           XCS05 4.3 / 0.0 6.0 / 0.0                                          ns

                                                              XCS10 4.3 / 0.0 6.0 / 0.0                                          ns

                                                              XCS20 4.3 / 0.0 6.0 / 0.0                                          ns

                                                              XCS30 4.3 / 0.0 6.0 / 0.0                                          ns

                                                              XCS40 5.3 / 0.0 6.8 / 0.0                                          ns

Input Setup/Hold Times Using Secondary Clock and IFF

TSSUF/TSHF No Delay                                           XCS05 0.9 / 2.2 1.5 / 3.0                                          ns

                                                              XCS10 0.7 / 2.8 1.2 / 3.9                                          ns

                                                              XCS20 0.5 / 3.2 0.9 / 4.5                                          ns

                                                              XCS30 0.3 / 3.5 0.6 / 5.0                                          ns

                                                              XCS40 0.1 / 4.0 0.3 / 5.7                                          ns

TSSU/TSH With Delay                                           XCS05 4.0 / 0.0 5.7 / 0.0                                          ns

                                                              XCS10 4.0 / 0.0 5.7 / 0.0                                          ns

                                                              XCS20 4.0 / 0.5 5.7 / 0.5                                          ns

                                                              XCS30 4.0 / 0.5 5.7 / 0.5                                          ns

                                                              XCS40 5.0 / 0.0 6.5 / 0.0                                          ns

Notes:

1. Setup time is measured with the fastest route and the lightest load. Hold time is measured using the furthest distance and a
      reference load of one clock pin per IOB/CLB.

2. IFF = Input Flip-flop or Latch

DS060 (v1.6) September 19, 2001               www.xilinx.com                                                                         49

Product Specification                         1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                               R

Spartan IOB Input Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     These path delays, provided as a guideline, have been
derived from measuring internal test patterns. Listed below  extracted from the static timing analyzer report. All timing
are representative values. For more specific, more precise,  parameters assume worst-case operating conditions (sup-
and worst-case guaranteed data, use the values reported      ply voltage and junction temperature).

                                                                                            Speed Grade

                                                                                        -4            -3

Symbol                       Description                               Device Min Max Min Max Units

Setup Times - TTL Inputs(1)

  TECIK Clock Enable (EC) to Clock (IK), no delay                      All devices 1.6      -    2.1      -  ns
  TPICK Pad to Clock (IK), no delay
Hold Times                                                             All devices 1.5      -    2.0      -  ns

    TIKEC   Clock Enable (EC) to Clock (IK), no delay                  All devices 0.0      -    0.9      -  ns
            All Other Hold Times
                                                                       All devices 0.0      -    0.0      -  ns

Propagation Delays - TTL Inputs(1)

  TPID Pad to I1, I2                                                   All devices -        1.5  -        2.0 ns
   TPLI Pad to I1, I2 via transparent input latch, no delay
  TIKRI Clock (IK) to I1, I2 (flip-flop)                               All devices -        2.8  -        3.6 ns
  TIKLI Clock (IK) to I1, I2 (latch enable, active Low)
Delay Adder for Input with Delay Option                                All devices -        2.7  -        2.8 ns

                                                                       All devices -        3.2  -        3.9 ns

    TDelay  TECIKD = TECIK + TDelay                                    XCS05 3.6            -    4.0      -  ns
            TPICKD = TPICK + TDelay
            TPDLI = TPLI + TDelay                                      XCS10 3.7            -    4.1      -  ns

                                                                       XCS20 3.8            -    4.2      -  ns

                                                                       XCS30 4.5            -    5.0      -  ns

                                                                       XCS40 5.5            -    5.5      -  ns

Global Set/Reset

    TMRW    Minimum GSR pulse width                                    All devices 11.5 - 13.5 -             ns
    TRRI    Delay from GSR input to any Q
                                                                       XCS05  -             9.0  - 11.3 ns

                                                                       XCS10  -             9.5  - 11.9 ns

                                                                       XCS20  - 10.0 - 12.5 ns

                                                                       XCS30  - 10.5 - 13.1 ns

                                                                       XCS40  - 11.0 - 13.8 ns

Notes:

1. Delay adder for CMOS Inputs option: for -3 speed grade, add 0.4 ns; for -4 speed grade, add 0.2 ns.

2. Input pad setup and hold times are specified with respect to the internal clock (IK). For setup and hold times with respect to the clock
      input, see the pin-to-pin parameters in the Pin-to-Pin Input Parameters table.

3. Voltage levels of unused pads, bonded or unbonded, must be valid logic levels. Each can be configured with the internal pull-up
      (default) or pull-down resistor, or configured as a driven output, or can be driven from an external source.

50                                                     www.xilinx.com                       DS060 (v1.6) September 19, 2001

                                                       1-800-255-7778                            Product Specification
        R                                        Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan IOB Output Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     ment System) and back-annotated to the simulation netlist.
methods specified by MIL-M-38510/605. All devices are        These path delays, provided as a guideline, have been
100% functionally tested. Internal timing parameters are     extracted from the static timing analyzer report. All timing
derived from measuring internal test patterns. Listed below  parameters assume worst-case operating conditions (sup-
are representative values. For more specific, more precise,  ply voltage and junction temperature). Values are
and worst-case guaranteed data, use the values reported      expressed in nanoseconds unless otherwise noted.
by the static timing analyzer (TRCE in the Xilinx Develop-

                                                                                   Speed Grade

                                                                               -4               -3

Symbol                           Description                 Device       Min Max Min Max Units

Clocks

TCH        Clock High                                        All devices 3.0       -     4.0        -     ns

TCL        Clock Low                                         All devices 3.0       -     4.0        -     ns

Propagation Delays - TTL Outputs(1,2)

TOKPOF Clock (OK) to Pad, fast                               All devices  -        3.3   -          4.5   ns

TOKPOS Clock (OK to Pad, slew-rate limited                   All devices  -        6.9   -          7.0   ns

TOPF       Output (O) to Pad, fast                           All devices  -        3.6   -          4.8   ns

TOPS       Output (O) to Pad, slew-rate limited              All devices  -        7.2   -          7.3   ns

TTSHZ      3-state to Pad High-Z (slew-rate independent)     All devices  -        3.0   -          3.8   ns

TTSONF 3-state to Pad active and valid, fast                 All devices  -        6.0   -          7.3   ns

TTSONS 3-state to Pad active and valid, slew-rate limited All devices     -        9.6   -          9.8   ns

Setup and Hold Times

TOOK       Output (O) to clock (OK) setup time               All devices 2.5       -     3.8        -     ns

TOKO       Output (O) to clock (OK) hold time                All devices 0.0       -     0.0        -     ns

TECOK Clock Enable (EC) to clock (OK) setup time             All devices 2.0       -     2.7        -     ns

TOKEC Clock Enable (EC) to clock (OK) hold time              All devices 0.0       -     0.5        -     ns

Global Set/Reset

TMRW       Minimum GSR pulse width                           All devices 11.5            13.5             ns
TRPO       Delay from GSR input to any Pad
                                                             XCS05        -        12.0  -          15.0  ns

                                                             XCS10        -        12.5  -          15.7  ns

                                                             XCS20        -        13.0  -          16.2  ns

                                                             XCS30        -        13.5  -          16.9  ns

                                                             XCS40        -        14.0  -          17.5  ns

Notes:
1. Delay adder for CMOS Outputs option (with fast slew rate option): for -3 speed grade, add 1.0 ns; for -4 speed grade, add 0.8 ns.
2. Delay adder for CMOS Outputs option (with slow slew rate option): for -3 speed grade, add 2.0 ns; for -4 speed grade, add 1.5 ns.
3. Output timing is measured at ~50% VCC threshold, with 50 pF external capacitive loads including test fixture. Slew-rate limited output

      rise/fall times are approximately two times longer than fast output rise/fall times.
4. Voltage levels of unused pads, bonded or unbonded, must be valid logic levels. Each can be configured with the internal pull-up

      (default) or pull-down resistor, or configured as a driven output, or can be driven from an external source.

DS060 (v1.6) September 19, 2001                  www.xilinx.com                                               51

Product Specification                            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                              R

Spartan-XL Detailed Specifications

Definition of Terms

In the following tables, some specifications may be designated as Advance or Preliminary. These terms are defined as
follows:

Advance: Initial estimates based on simulation and/or extrapolation from other speed grades, devices, or device families.
Values are subject to change. Use as estimates, not for production.
Preliminary: Based on preliminary characterization. Further changes are not expected.
Unmarked: Specifications not identified as either Advance or Preliminary are to be considered Final.

Notwithstanding the definition of the above terms, all specifications are subject to change without notice.

Except for pin-to-pin input and output parameters, the AC parameter delay specifications included in this document are
derived from measuring internal test patterns. All specifications are representative of worst-case supply voltage and junction
temperature conditions. The parameters included are common to popular designs and typical applications.

Spartan-XL Absolute Maximum Ratings(1)

    Symbol                                  Description                                          Value                  Units

    VCC     Supply voltage relative to GND                                                   0.5 to 4.0                V

    VIN     Input voltage relative to GND                5V Tolerant I/O Checked(2, 3)       0.5 to 5.5                V

                                                         Not 5V Tolerant I/Os(4, 5)          0.5 to VCC + 0.5          V

    VTS     Voltage applied to 3-state output            5V Tolerant I/O Checked(2, 3)       0.5 to 5.5                V

                                                         Not 5V Tolerant I/Os(4, 5)          0.5 to VCC + 0.5          V

    TSTG    Storage temperature (ambient)                                                    65 to +150                C

    TJ      Junction temperature                         Plastic packages                        +125                   C

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress
      ratings only, and functional operation of the device at these or any other conditions beyond those listed under Operating Conditions
      is not implied. Exposure to Absolute Maximum Ratings conditions for extended periods of time may affect device reliability.

2. With 5V Tolerant I/Os selected, the Maximum DC overshoot must be limited to either +5.5V or 10 mA and undershoot (below GND)
      must be limited to either 0.5V or 10 mA, whichever is easier to achieve.

3. With 5V Tolerant I/Os selected, the Maximum AC (during transitions) conditions are as follows; the device pins may undershoot to
      2.0V or overshoot to + 7.0V, provided this overshoot or undershoot lasts no more than 11 ns with a forcing current no greater than
      100 mA.

4. Without 5V Tolerant I/Os selected, the Maximum DC overshoot or undershoot must be limited to either 0.5V or 10 mA, whichever is
      easier to achieve.

5. Without 5V Tolerant I/Os selected, the Maximum AC conditions are as follows; the device pins may undershoot to 2.0V or overshoot
      to VCC + 2.0V, provided this overshoot or undershoot lasts no more than 11 ns with a forcing current no greater than 100 mA.

6. For soldering guidelines, see the Package Infomation on the Xilinx website.

Spartan-XL Recommended Operating Conditions

Symbol                                  Description                                     Min             Max             Units
                                                                                                                          V
    VCC Supply voltage relative to GND, TJ = 0C to +85C            Commercial         3.0             3.6               V
                                                                                                                          V
            Supply voltage relative to GND, TJ = 40C to +100C(1) Industrial          3.0             3.6               V
                                                                                                                          ns
    VIH High-level input voltage(2)                                                  50% of VCC         5.5

    VIL     Low-level input voltage(2)                                                  0        30% of VCC

    TIN Input signal transition time                                                    -               250

Notes:
1. At junction temperatures above those listed as Operating Conditions, all delay parameters increase by 0.35% per C.
2. Input and output measurement threshold is ~50% of VCC.

52                                                   www.xilinx.com                     DS060 (v1.6) September 19, 2001

                                                     1-800-255-7778                              Product Specification
        R                                      Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan-XL DC Characteristics Over Operating Conditions

Symbol                           Description                             Min                              Typ.        Max   Units
                                                                                                                        -     V
VOH        High-level output voltage @ IOH = 4.0 mA, VCC min (LVTTL)    2.4                              -             -     V
                                                                                                                              V
           High-level output voltage @ IOH = 500 A, (LVCMOS)           90% VCC                          -            0.4    V
                                                                                                                       0.4    V
VOL        Low-level output voltage @ IOL = 12.0 mA, VCC min (LVTTL)(1)  -                                -        10% VCC    V

           Low-level output voltage @ IOL = 24.0 mA, VCC min (LVTTL)(2)  -                                -             -

           Low-level output voltage @ IOL = 1500 A, (LVCMOS)            -                                -

VDR Data retention supply voltage (below which configuration data        2.5                              -

           may be lost)

ICCO       Quiescent FPGA supply current(3,4)              Commercial    -                                0.1        2.5    mA
                                                           Industrial
                                                                         -                                0.1        5      mA

ICCPD Power Down FPGA supply current(3,5)                  Commercial    -                                0.1        2.5    mA
                                                           Industrial
                                                                         -                                0.1        5      mA

IL         Input or output leakage current                               10                              -          10     A

CIN        Input capacitance (sample tested)                             -                                -          10     pF

IRPU Pad pull-up (when selected) @ VIN = 0V (sample tested)              0.02                             -          0.25   mA

IRPD Pad pull-down (when selected) @ VIN = 3.3V (sample tested)          0.02                             -          -      mA

Notes:
1. With up to 64 pins simultaneously sinking 12 mA (default mode).
2. With up to 64 pins simultaneously sinking 24 mA (with 24 mA option selected).
3. With 5V tolerance not selected, no internal oscillators, and the FPGA configured with the Tie option.
4. With no output current loads, no active input resistors, and all package pins at VCC or GND.
5. With PWRDWN active.

Supply Current Requirements During Power-On

Spartan-XL FPGAs require that a minimum supply current     A maximum limit for ICCPO is not specified. Be careful when
                                                           using foldback/crowbar supplies and fuses. It is possible to
ICCPO be provided to the VCC lines for a successful power
on. If more current is available, the FPGA can consume     control the magnitude of ICCPO by limiting the supply current
                                                           available to the FPGA. A current limit below the trip level will
more than ICCPO min., though this cannot adversely affect
reliability.                                               avoid inadvertently activating over-current protection cir-

                                                           cuits.

Symbol                           Description                                Min                                 Max         Units
                                                                                                                             mA
I CCPO     Total VCC supply current required during power-on                100                                 -            ms
TCCPO      VCC ramp time(2,3)
                                                                               -                                50

Notes:

1. The ICCPO requirement applies for a brief time (commonly only a few milliseconds) when VCC ramps from 0 to 3.3V.
2. The ramp time is measured from GND to VCC max on a fully loaded board.
3. VCC must not dip in the negative direction during power on.

DS060 (v1.6) September 19, 2001                www.xilinx.com                                                                      53

Product Specification                          1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                               R

Spartan-XL Global Buffer Switching Characteristic Guidelines

Testing of the switching parameters is modeled after testing   driven from the same global clock, the delay is longer. For
methods specified by MIL-M-38510/605. All devices are          more specific, more precise, and worst-case guaranteed
100% functionally tested. Internal timing parameters are       data, reflecting the actual routing structure, use the values
derived from measuring internal test patterns. Listed below    provided by the static timing analyzer (TRCE in the Xilinx
are representative values where one global clock input         Development System) and back-annotated to the simulation
drives one vertical clock line in each accessible column, and  netlist. These path delays, provided as a guideline, have
where all accessible IOB and CLB flip-flops are clocked by     been extracted from the static timing analyzer report. All
the global clock net.                                          timing parameters assume worst-case operating conditions
                                                               (supply voltage and junction temperature).
When fewer vertical clock lines are connected, the clock dis-
tribution is faster; when multiple clock lines per column are

                                                                         Speed Grade

                                                                         -5   -4

    Symbol                             Description               Device  Max  Max     Units
      TGLS  From pad through buffer, to any clock K             XCS05XL                 ns
                                                                XCS10XL  1.4  1.5       ns
                                                                XCS20XL                 ns
                                                                XCS30XL  1.7  1.8       ns
                                                                XCS40XL                 ns
                                                                         2.0  2.1

                                                                         2.3  2.5

                                                                         2.6  2.8

54          www.xilinx.com                                               DS060 (v1.6) September 19, 2001

            1-800-255-7778                                                    Product Specification
        R                                     Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan-XL CLB Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below  tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,  apply to all Spartan-XL devices and expressed in nanosec-
and worst-case guaranteed data, use the values reported      onds unless otherwise noted.

                                                                       Speed Grade

                                                                   -5               -4

Symbol                           Description                 Min       Max  Min         Max           Units

Clocks                                                                                                  ns
                                                                                                        ns
   TCH Clock High time                                       2.0       -    2.3         -
    TCL Clock Low time                                                                                  ns
Combinatorial Delays                                         2.0       -    2.3         -               ns
                                                                                                        ns
   TILO F/G inputs to X/Y outputs                            -         1.0  -           1.1             ns
   TIHO F/G inputs via H to X/Y outputs
   TITO F/G inputs via transparent latch to Q outputs        -         1.7  -           2.0             ns
  THH1O C inputs via H1 via H to X/Y outputs
Sequential Delays                                            -         1.5  -           1.8             ns
                                                                                                        ns
                                                             -         1.5  -           1.8
                                                                                                        ns
   TCKO Clock K to Flip-Flop or latch outputs Q              -         1.2  -           1.4
Setup Time before Clock K                                                                               ns
                                                                                                        ns
   TICK F/G inputs                                           0.6       -    0.7         -
  TIHCK F/G inputs via H                                                                                ns
Hold Time after Clock K                                      1.3       -    1.6         -
                                                                                                      MHz
           All Hold times, all devices                       0.0       -    0.0         -

Set/Reset Direct

  TRPW Width (High)                                          2.5       -    2.8         -
   TRIO Delay from C inputs via S/R, going High to Q
Global Set/Reset                                             -         2.3  -           2.7

TMRW       Minimum GSR Pulse Width                           10.5      -    11.5        -
TMRQ
FTOG       Delay from GSR input to any Q                     See page 60 for TRRI values per device.

           Toggle Frequency (MHz)                            -         250  -           217
           (for export control purposes)

DS060 (v1.6) September 19, 2001                  www.xilinx.com                                              55

Product Specification                            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                  R

Spartan-XL CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines

Testing of switching parameters is modeled after testing            by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are               ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are            All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below         tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,         apply to all Spartan-XL devices and are expressed in nano-
and worst-case guaranteed data, use the values reported             seconds unless otherwise noted.

                                                                                   Speed Grade

                                                                               -5               -4

Symbol           Single Port RAM                             Size(1)      Min      Max  Min         Max  Units

Write Operation                                                                                            ns
                                                                                                           ns
    TWCS   Address write cycle time (clock K period)                16x2  7.7      -    8.4         -      ns
    TWCTS  Clock K pulse width (active edge)                        32x1                                   ns
    TWPS   Address setup time before clock K                        16x2  7.7      -    8.4         -      ns
    TWPTS  DIN setup time before clock K                            32x1                                   ns
     TASS  WE setup time before clock K                             16x2  3.1      -    3.6         -      ns
    TASTS  All hold times after clock K                             32x1                                   ns
     TDSS                                                           16x2  3.1      -    3.6         -      ns
    TDSTS                                                           32x1                                   ns
    TWSS                                                            16x2  1.3      -    1.5         -      ns
    TWSTS                                                           32x1                                   ns
                                                                    16x2  1.5      -    1.7         -      ns

                                                                          1.5      -    1.7         -      ns
                                                                                                           ns
                                                                          1.8      -    2.1         -      ns
                                                                                                           ns
                                                                          1.4      -    1.6         -      ns
                                                                                                           ns
                                                                          1.3      -    1.5         -

                                                                          0.0      -    0.0         -

  TWOS Data valid after clock K                                     32x1  -        4.5  -           5.3
TWOTS                                                              16x2
Read Operation                                                            -        5.4  -           6.3

    TRC Address read cycle time                                     16x2  2.6      -    3.1         -

    TRCT                                                            32x1  3.8      -    5.5         -

    TILO   Data Valid after address change (no Write                16x2  -        1.0  -           1.1
    TIHO   Enable)                                                  32x1
                                                                          -        1.7  -           2.0

    TICK Address setup time before clock K                          16x2  0.6      -    0.7         -

    TIHCK                                                           32x1  1.3      -    1.6         -

Notes:

1. Timing for 16 x 1 RAM option is identical to 16 x 2 RAM timing.

56                                          www.xilinx.com                              DS060 (v1.6) September 19, 2001

                                                      1-800-255-7778                            Product Specification
             R                                   Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan-XL CLB RAM Synchronous (Edge-Triggered) Write Operation Guidelines (cont.)

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     All timing parameters assume worst-case operating condi-
derived from measuring internal test patterns. Listed below  tions (supply voltage and junction temperature). Values
are representative values. For more specific, more precise,  apply to all Spartan-XL devices and are expressed in nano-
and worst-case guaranteed data, use the values reported      seconds unless otherwise noted.

                                                                                 -5                              -4
                                                                                                           Min Max Units
Symbol                           Dual Port RAM                          Size Min Max

Write Operation(1)

TWCDS           Address write cycle time (clock K period)               16x1 7.7 -                                  8.4 -     ns
TWPDS           Clock K pulse width (active edge)
TASDS           Address setup time before clock K                       16x1 3.1 -                                  3.6 -     ns
TDSDS           DIN setup time before clock K
TWSDS           WE setup time before clock K                            16x1 1.3 -                                  1.5 -     ns
                All hold times after clock K
                                                                        16x1 1.7 -                                  2.0 -     ns

                                                                        16x1 1.4 -                                  1.6 -     ns

                                                                        16x1  0                         -           0  -      ns

TWODS Data valid after clock K                                          16x1  - 5.2                                 - 6.1 ns

Notes:
1. Read Operation timing for 16 x 1 dual-port RAM option is identical to 16 x 2 single-port RAM timing

Spartan-XL CLB RAM Synchronous (Edge-Triggered) Write Timing

Single Port                                                  Dual Port

                                           TWPS                                                                        TWPDS

WCLK (K)                                                     WCLK (K)

                       TWSS                TWHS                                  TWSDS                                 TWHDS

WE                                                               WE

                       TDSS                TDHS                               TDSDS                                    TDHDS

DATA IN                                                      DATA IN

                       TASS                TAHS                               TASDS                                    TAHDS

ADDRESS                                                      ADDRESS

                TILO                             TILO                   TILO                                           TILO
                                                                                                                       NEW
DATA OUT                         TWOS      NEW               DATA OUT                                   TWODS
                                      OLD                                                                      OLD       DS060_34_011300

DS060 (v1.6) September 19, 2001                  www.xilinx.com                                                                   57

Product Specification                            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                        R

Spartan-XL Pin-to-Pin Output Parameter Guidelines

Testing of switching parameters is modeled after testing    and are guaranteed over worst-case operating conditions
methods specified by MIL-M-38510/605. All devices are       (supply voltage and junction temperature). Listed below are
100% functionally tested. Pin-to-pin timing parameters are  representative values for typical pin locations and normal
derived from measuring external and internal test patterns  clock loading.

Spartan-XL Output Flip-Flop, Clock-to-Out

                                                                             Speed Grade

                                                                             -5   -4

Symbol                            Description                   Device       Max  Max     Units

Global Clock to Output using OFF

TICKOF Fast                                                     XCS05XL      4.6  5.2     ns

                                                                XCS10XL      4.9  5.5     ns

                                                                XCS20XL      5.2  5.8     ns

                                                                XCS30XL      5.5  6.2     ns

                                                                XCS40XL      5.8  6.5     ns

Slew Rate Adjustment

TSLOW For Output SLOW option add                                All Devices  1.5  1.7     ns

Notes:

1. Output delays are representative values where one global clock input drives one vertical clock line in each accessible column,and
      where all accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Output timing is measured at ~50% VCC threshold with 50 pF external capacitive load.
3. OFF = Output Flip Flop

58                                             www.xilinx.com                DS060 (v1.6) September 19, 2001

                                               1-800-255-7778                     Product Specification
        R                                     Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan-XL Pin-to-Pin Input Parameter Guidelines

Testing of switching parameters is modeled after testing        and are guaranteed over worst-case operating conditions
methods specified by MIL-M-38510/605. All devices are           (supply voltage and junction temperature). Listed below are
100% functionally tested. Pin-to-pin timing parameters are      representative values for typical pin locations and normal
derived from measuring external and internal test patterns      clock loading.

Spartan-XL Setup and Hold

                                                                                                 Speed Grade

                                                                                                 -5    -4

Symbol                           Description                                             Device  Max   Max         Units

Input Setup/Hold Times Using Global Clock and IFF

TSUF/THF No Delay                                                                     XCS05XL 1.1/2.0  1.6/2.6     ns

                                                                                      XCS10XL 1.0/2.2  1.5/2.8     ns

                                                                                      XCS20XL 0.9/2.4  1.4/3.0     ns

                                                                                      XCS30XL 0.8/2.6  1.3/3.2     ns

                                                                                      XCS40XL 0.7/2.8  1.2/3.4     ns

TSU/TH     Full Delay                                                                 XCS05XL 3.9/0.0  5.1/0.0     ns

                                                                                      XCS10XL 4.1/0.0  5.3/0.0     ns

                                                                                      XCS20XL 4.3/0.0  5.5/0.0     ns

                                                                                      XCS30XL 4.5/0.0  5.7/0.0     ns

                                                                                      XCS40XL 4.7/0.0  5.9/0.0     ns

Notes:
1. IFF = Input Flip-Flop or Latch

2. Setup time is measured with the fastest route and the lightest load. Hold time is measured using the furthest distance and a
      reference load of one clock pin per IOB/CLB.

Capacitive Load Factor

Figure 35 shows the relationship between I/O output delay

and load capacitance. It allows a user to adjust the specified                    3

output delay if the load capacitance is different than 50 pF.

For example, if the actual load capacitance is 120 pF, add                        2

2.5 ns to the specified delay. If the load capacitance is 20

pF, subtract 0.8 ns from the specified output delay.            Delta Delay (ns)

Figure 35 is usable over the specified operating conditions                       1

of voltage and temperature and is independent of the output

slew rate control.                                                                0

                                                                                  -1

                                                                                  -2     20 40 60 80 100 120 140
                                                                                      0

                                                                                                 Capacitance (pF)

                                                                                                                   DS060_35_080400

                                                                Figure 35: Delay Factor at Various Capacitive Loads

DS060 (v1.6) September 19, 2001               www.xilinx.com                                                                        59

Product Specification                              1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                               R

Spartan-XL IOB Input Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     by the static timing analyzer (TRCE in the Xilinx Develop-
methods specified by MIL-M-38510/605. All devices are        ment System) and back-annotated to the simulation netlist.
100% functionally tested. Internal timing parameters are     These path delays, provided as a guideline, have been
derived from measuring internal test patterns. Listed below  extracted from the static timing analyzer report. All timing
are representative values. For more specific, more precise,  parameters assume worst-case operating conditions (sup-
and worst-case guaranteed data, use the values reported      ply voltage and junction temperature).

                                                                                  Speed Grade

                                                                              -5            -4

Symbol                      Description                         Device Min Max Min Max Units

Setup Times

  TECIK Clock Enable (EC) to Clock (IK)                      All devices 0.0      -    0.0      -  ns
  TPICK Pad to Clock (IK), no delay
TPOCK Pad to Fast Capture Latch Enable (OK), no delay       All devices 1.0      -    1.2      -  ns
Hold Times
                                                             All devices 0.7      -    0.8      -  ns

            All Hold Times                                   All devices 0.0      -    0.0      -  ns

Propagation Delays

   TPID Pad to I1, I2                                        All devices -        0.9  -        1.1 ns
   TPLI Pad to I1, I2 via transparent input latch, no delay
  TIKRI Clock (IK) to I1, I2 (flip-flop)                     All devices -        2.1  -        2.5 ns
   TIKLI Clock (IK) to I1, I2 (latch enable, active Low)
Delay Adder for Input with Full Delay Option                 All devices -        1.0  -        1.1 ns

                                                             All devices -        1.1  -        1.2 ns

    TDelay  TPICKD = TPICK + TDelay                          XCS05XL 4.0          -    4.7      -  ns
            TPDLI = TPLI + TDelay
                                                             XCS10XL 4.8          -    5.6      -  ns

                                                             XCS20XL 5.0          -    5.9      -  ns

                                                             XCS30XL 5.5          -    6.5      -  ns

                                                             XCS40XL 6.5          -    7.6      -  ns

Global Set/Reset

    TMRW    Minimum GSR pulse width                          All devices 10.5 - 11.5 -             ns
    TRRI    Delay from GSR input to any Q
                                                             XCS05XL -            9.0  - 10.5 ns

                                                             XCS10XL -            9.5  - 11.0 ns

                                                             XCS20XL - 10.0 - 11.5 ns

                                                             XCS30XL - 11.0 - 12.5 ns

                                                             XCS40XL - 12.0 - 13.5 ns

Notes:

1. Input pad setup and hold times are specified with respect to the internal clock (IK). For setup and hold times with respect to the clock
      input, see the pin-to-pin parameters in the Pin-to-Pin Input Parameters table.

2. Voltage levels of unused pads, bonded or unbonded, must be valid logic levels. Each can be configured with the internal pull-up
      (default) or pull-down resistor, or configured as a driven output, or can be driven from an external source.

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                                           1-800-255-7778                              Product Specification
        R                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

Spartan-XL IOB Output Switching Characteristic Guidelines

Testing of switching parameters is modeled after testing     ment System) and back-annotated to the simulation netlist.
methods specified by MIL-M-38510/605. All devices are        These path delays, provided as a guideline, have been
100% functionally tested. Internal timing parameters are     extracted from the static timing analyzer report. All timing
derived from measuring internal test patterns. Listed below  parameters assume worst-case operating conditions (sup-
are representative values. For more specific, more precise,  ply voltage and junction temperature). Values are
and worst-case guaranteed data, use the values reported      expressed in nanoseconds unless otherwise noted.
by the static timing analyzer (TRCE in the Xilinx Develop-

                                                                                  Speed Grade

                                                                              -5               -4

Symbol                           Description                 Device       Min Max Min Max Units

Propagation Delays

TOKPOF Clock (OK) to Pad, fast                               All devices  -       3.2   -          3.7   ns

TOPF       Output (O) to Pad, fast                           All devices  -       2.5   -          2.9   ns

TTSHZ 3-state to Pad High-Z (slew-rate independent) All devices           -       2.8   -          3.3   ns

TTSONF 3-state to Pad active and valid, fast                 All devices  -       2.6   -          3.0   ns

TOFPF Output (O) to Pad via Output Mux, fast                 All devices  -       3.7   -          4.4   ns

TOKFPF Select (OK) to Pad via Output Mux, fast               All devices  -       3.3   -          3.9   ns

TSLOW For Output SLOW option add                             All devices  -       1.5   -          1.7   ns

Setup and Hold Times

TOOK       Output (O) to clock (OK) setup time               All devices 0.5      -     0.5        -     ns

TOKO       Output (O) to clock (OK) hold time                All devices 0.0      -     0.0        -     ns

TECOK Clock Enable (EC) to clock (OK) setup time             All devices 0.0      -     0.0        -     ns

TOKEC Clock Enable (EC) to clock (OK) hold time              All devices 0.1      -     0.2        -     ns

Global Set/Reset

TMRW       Minimum GSR pulse width                           All devices 10.5 - 11.5 -                   ns
TRPO       Delay from GSR input to any Pad
                                                             XCS05XL      -       11.9  -          14.0  ns

                                                             XCS10XL      -       12.4  -          14.5  ns

                                                             XCS20XL      -       12.9  -          15.0  ns

                                                             XCS30XL      -       13.9  -          16.0  ns

                                                             XCS40XL      -       14.9  -          17.0  ns

Notes:

1. Output timing is measured at ~50% VCC threshold, with 50 pF external capacitive loads including test fixture. Slew-rate limited output
      rise/fall times are approximately two times longer than fast output rise/fall times.

2. Voltage levels of unused pads, bonded or unbonded, must be valid logic levels. Each can be configured with the internal pull-up
      (default) or pull-down resistor, or configured as a driven output, or can be driven from an external source.

DS060 (v1.6) September 19, 2001                 www.xilinx.com                                               61

Product Specification                           1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                            R

Pin Descriptions                                                 Any user I/O can be configured to drive the Global
                                                                 Set/Reset net GSR or the global three-state net GTS. See
There are three types of pins in the Spartan/XL devices:         Global Signals: GSR and GTS, page 20 for more informa-
                                                                 tion.
Permanently dedicated pins
User I/O pins that can have special functions                  Device pins for Spartan/XL devices are described in
Unrestricted user-programmable I/O pins.                       Table 18.

Before and during configuration, all outputs not used for the
configuration process are 3-stated with the I/O pull-up resis-
tor network activated. After configuration, if an IOB is
unused it is configured as an input with the I/O pull-up resis-
tor network remaining activated.

Table 18: Pin Descriptions

    Pin Name      I/O   I/O After                                  Pin Description
               During   Config.
               Config.

Permanently Dedicated Pins

    VCC        X            X      Eight or more (depending on package) connections to the nominal +5V supply

                                   voltage (+3.3V for Spartan-XL devices). All must be connected, and each must be

                                   decoupled with a 0.01 0.1 F capacitor to Ground.

    GND        X            X      Eight or more (depending on package type) connections to Ground. All must be

                                   connected.

    CCLK       I or O       I      During configuration, Configuration Clock (CCLK) is an output in Master mode and

                                   is an input in Slave mode. After configuration, CCLK has a weak pull-up resistor

                                   and can be selected as the Readback Clock. There is no CCLK High or Low time

                                   restriction on Spartan/XL devices, except during Readback. See Violating the

                                   Maximum High and Low Time Specification for the Readback Clock, page 39

                                   for an explanation of this exception.

    DONE       I/O          O      DONE is a bidirectional signal with an optional internal pull-up resistor. As an

                                   open-drain output, it indicates the completion of the configuration process. As an

                                   input, a Low level on DONE can be configured to delay the global logic initialization

                                   and the enabling of outputs.

                                   The optional pull-up resistor is selected as an option in the program that creates
                                   the configuration bitstream. The resistor is included by default.

PROGRAM        I            I      PROGRAM is an active Low input that forces the FPGA to clear its configuration

                                   memory. It is used to initiate a configuration cycle. When PROGRAM goes High,

                                   the FPGA finishes the current clear cycle and executes another complete clear

                                   cycle, before it goes into a WAIT state and releases INIT.

                                   The PROGRAM pin has a permanent weak pull-up, so it need not be externally
                                   pulled up to VCC.

    MODE       I            X      The Mode input(s) are sampled after INIT goes High to determine the

    (Spartan)                      configuration mode to be used.

   M0, M1                          During configuration, these pins have a weak pull-up resistor. For the most popular
(Spartan-XL)                       configuration mode, Slave Serial, the mode pins can be left unconnected. For
                                   Master Serial mode, connect the Mode/M0 pin directly to system ground.

62                                             www.xilinx.com                       DS060 (v1.6) September 19, 2001

                                               1-800-255-7778                                  Product Specification
      R                                        Spartan and Spartan-XL Families Field Programmable Gate Arrays

Table 18: Pin Descriptions (Continued)

Pin Name      I/O         I/O After                              Pin Description
           During         Config.
           Config.

PWRDWN                 I         I   PWRDWN is an active Low input that forces the FPGA into the Power Down state

                                     and reduces power consumption. When PWRDWN is Low, the FPGA disables all

                                     I/O and initializes all flip-flops. All inputs are interpreted as Low independent of

                                     their actual level. VCC must be maintained, and the configuration data is

                                     maintained. PWRDWN halts configuration if asserted before or during

                                     configuration, and re-starts configuration when removed. When PWRDWN returns

                                     High, the FPGA becomes operational by first enabling the inputs and flip-flops and

                                     then enabling the outputs. PWRDWN has a default internal pull-up resistor.

User I/O Pins That Can Have Special Functions

TDO        O                     O   If boundary scan is used, this pin is the Test Data Output. If boundary scan is not

                                     used, this pin is a 3-state output without a register, after configuration is

                                     completed.

                                     To use this pin, place the library component TDO instead of the usual pad symbol.
                                     An output buffer must still be used.

TDI, TCK,              I         I/O If boundary scan is used, these pins are Test Data In, Test Clock, and Test Mode

TMS                              or I Select inputs respectively. They come directly from the pads, bypassing the IOBs.

                          (JTAG) These pins can also be used as inputs to the CLB logic after configuration is

                                     completed.

                                     If the BSCAN symbol is not placed in the design, all boundary scan functions are
                                     inhibited once configuration is completed, and these pins become
                                     user-programmable I/O. In this case, they must be called out by special library
                                     elements. To use these pins, place the library components TDI, TCK, and TMS
                                     instead of the usual pad symbols. Input or output buffers must still be used.

HDC        O                     I/O High During Configuration (HDC) is driven High until the I/O go active. It is

                                     available as a control output indicating that configuration is not yet completed.

                                     After configuration, HDC is a user-programmable I/O pin.

LDC        O                     I/O Low During Configuration (LDC) is driven Low until the I/O go active. It is available

                                     as a control output indicating that configuration is not yet completed. After

                                     configuration, LDC is a user-programmable I/O pin.

INIT       I/O                   I/O Before and during configuration, INIT is a bidirectional signal. A 1 k to 10 k

                                     external pull-up resistor is recommended.

                                     As an active Low open-drain output, INIT is held Low during the power stabilization
                                     and internal clearing of the configuration memory. As an active Low input, it can
                                     be used to hold the FPGA in the internal WAIT state before the start of
                                     configuration. Master mode devices stay in a WAIT state an additional 30 to
                                     300 s after INIT has gone High.

                                     During configuration, a Low on this output indicates that a configuration data error
                                     has occurred. After the I/O go active, INIT is a user-programmable I/O pin.

PGCK1 -    Weak           I or I/O   Four Primary Global inputs each drive a dedicated internal global net with short
PGCK4     Pull-up                   delay and minimal skew. If not used to drive a global buffer, any of these pins is a
(Spartan)                            user-programmable I/O.

                                     The PGCK1-PGCK4 pins drive the four Primary Global Buffers. Any input pad
                                     symbol connected directly to the input of a BUFGP symbol is automatically placed
                                     on one of these pins.

DS060 (v1.6) September 19, 2001                  www.xilinx.com                                                            63

Product Specification                            1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                           R

Table 18: Pin Descriptions (Continued)

    Pin Name      I/O    I/O After                              Pin Description
               During    Config.
               Config.

    SGCK1 -      Weak    I or I/O   Four Secondary Global inputs each drive a dedicated internal global net with short
     SGCK4      Pull-up             delay and minimal skew. These internal global nets can also be driven from
    (Spartan)   (except             internal logic. If not used to drive a global net, any of these pins is a
                SGCK4               user-programmable I/O pin.
               is DOUT)
                                    The SGCK1-SGCK4 pins provide the shortest path to the four Secondary Global
                                    Buffers. Any input pad symbol connected directly to the input of a BUFGS symbol
                                    is automatically placed on one of these pins.

   GCK1 -       Weak     I or I/O   Eight Global inputs each drive a dedicated internal global net with short delay and
    GCK8       Pull-up              minimal skew. These internal global nets can also be driven from internal logic. If
(Spartan-XL)   (except              not used to drive a global net, any of these pins is a user-programmable I/O pin.
               GCK6 is
               DOUT)                The GCK1-GCK8 pins provide the shortest path to the eight Global Low-Skew
                                    Buffers. Any input pad symbol connected directly to the input of a BUFGLS symbol
                                    is automatically placed on one of these pins.

    CS1        I         I/O During Express configuration, CS1 is used as a serial-enable signal for
                                    daisy-chaining.
(Spartan-XL)

    D0-D7      I         I/O During Express configuration, these eight input pins receive configuration data.
                                    After configuration, they are user-programmable I/O pins.
(Spartan-XL)

    DIN        I         I/O During Slave Serial or Master Serial configuration, DIN is the serial configuration

                                    data input receiving data on the rising edge of CCLK. After configuration, DIN is a

                                    user-programmable I/O pin.

    DOUT       O         I/O During Slave Serial or Master Serial configuration, DOUT is the serial

                                    configuration data output that can drive the DIN of daisy-chained slave FPGAs.

                                    DOUT data changes on the falling edge of CCLK, one-and-a-half CCLK periods

                                    after it was received at the DIN input.

                                    In Spartan-XL Express mode, DOUT is the status output that can drive the CS1 of
                                    daisy-chained FPGAs, to enable and disable downstream devices.

                                    After configuration, DOUT is a user-programmable I/O pin.

Unrestricted User-Programmable I/O Pins

    I/O        Weak      I/O These pins can be configured to be input and/or output after configuration is

               Pull-up              completed. Before configuration is completed, these pins have an internal

                                    high-value pull-up resistor network that defines the logic level as High.

64                                       www.xilinx.com                          DS060 (v1.6) September 19, 2001

                                         1-800-255-7778                                        Product Specification
R                                             Spartan and Spartan-XL Families Field Programmable Gate Arrays

Device-Specific Pinout Tables                               XCS05 and XCS05XL Device Pinouts

Device-specific tables include all packages for each Spar-             XCS05/XL     PC84  VQ100  Bndry
tan and Spartan-XL device. They follow the pad locations               Pad Name      P36   P28   Scan
around the die, and include boundary scan register loca-    I/O (HDC)                      P29   130(3)
tions.                                                      I/O                        -   P30   133(3)
                                                            I/O (LDC)                P37   P31   136(3)
XCS05 and XCS05XL Device Pinouts                            I/O                      P38   P32   139(3)
                                                            I/O                      P39   P33   142(3)
           XCS05/XL              PC84  VQ100  Bndry         I/O                            P34   145(3)
           Pad Name                P2    P89  Scan          I/O                        -   P35   148(3)
VCC                                P3    P90                I/O                        -   P36   151(3)
I/O                                P4    P91     -          I/O (INIT)               P40   P37   154(3)
I/O                                 -    P92    32          VCC                      P41   P38
I/O                                 -    P93    35          GND                      P42   P39      -
I/O                                P5    P94    38          I/O                      P43   P40
I/O                                P6    P95    41          I/O                      P44   P41      -
I/O                                P7    P96    44          I/O                      P45   P42   157(3)
I/O                                P8    P97    47          I/O                        -   P43   160(3)
I/O                                P9    P98    50          I/O                        -   P44   163(3)
I/O                               P10    P99    53          I/O                      P46   P45   166(3)
I/O, SGCK1(1), GCK8(2)            P11   P100    56          I/O                      P47   P46   169(3)
VCC                               P12    P1     59          I/O                      P48   P47   172(3)
GND                               P13    P2      -          I/O                      P49   P48   175(3)
I/O, PGCK1(1), GCK1(2)            P14    P3      -          I/O, SGCK3(1), GCK4(2)   P50   P49   178(3)
I/O                               P15    P4     62          GND                      P51   P50   181(3)
I/O, TDI                          P16    P5     65          DONE                     P52   P51   184(3)
I/O, TCK                          P17    P6     68          VCC                      P53   P52
I/O, TMS                          P18    P7     71          PROGRAM                  P54   P53      -
I/O                                 -    P8     74          I/O (D7(2))              P55   P54
I/O                               P19    P9     77          I/O, PGCK3(1), GCK5(2)   P56   P55      -
I/O                               P20    P10    83          I/O (D6(2))              P57   P56
I/O                               P21    P11    86          I/O                      P58   P57      -
GND                               P22    P12    89          I/O (D5(2))                -   P58
VCC                               P23    P13     -          I/O                      P59   P59      -
I/O                               P24    P14     -          I/O                      P60   P60   187(3)
I/O                                 -    P15    92          I/O                        -   P61   190(3)
I/O                               P25    P16    95          I/O (D4(2))                -   P62   193(3)
I/O                               P26    P17    98          I/O                      P61   P63   196(3)
I/O                               P27    P18   104          VCC                      P62   P64   199(3)
I/O                                 -    P19   107          GND                      P63   P65   202(3)
I/O                               P28    P20   110          I/O (D3(2))              P64   P66   205(3)
I/O                               P29    P21   113          I/O                      P65   P67   208(3)
I/O, SGCK2(1), GCK2(2)            P30    P22   116          I/O                      P66   P68   211(3)
Not Connected(1), M1(2)           P31    P23   119          I/O (D2(2))                -   P69   214(3)
GND                               P32    P24   122          I/O                      P67   P70
MODE(1), M0 (2)                   P33    P25     -          I/O (D1(2))              P68   P71      -
VCC                               P34    P26   125          I/O                      P69   P72
Not Connected(1),                                -          I/O (D0(2), DIN)         P70            -
PWRDWN(2)                                     126(1)                                 P71         217(3)
I/O, PGCK2(1), GCK3 (2)                                                                          220(3)
                                              127(3)                                             223(3)
                                                                                                 229(3)
                                                                                                 232(3)
                                                                                                 235(3)
                                                                                                 238(3)
                                                                                                 241(3)

                                 P35   P27

DS060 (v1.6) September 19, 2001               www.xilinx.com                                     65

Product Specification                         1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                         R

XCS05 and XCS05XL Device Pinouts                                 XCS10 and XCS10XL Device Pinouts

        XCS05/XL                           Bndry                  XCS10/XL                                                 Bndry
                                                                  Pad Name           VQ100 CS144(2) TQ144 Scan
           Pad Name          PC84 VQ100 Scan                     I/O,          PC84
I/O, SGCK4(1), GCK6(2)                                           PGCK1(1)       P13
(DOUT)                       P72    P73 244(3)                   GCK1(2)             P2   B1  P2   86
                                                                 I/O            P14
CCLK                         P73    P74    -                     I/O              -
                                                                 I/O              -
VCC                          P74    P75    -                     I/O, TDI            P3   C2  P3   89
                                                                 I/O, TCK       P15
O, TDO                       P75    P76    0                     GND            P16  -    C1  P4   92
                                                                 I/O
GND                          P76    P77    -                     I/O              -  -    D4  P5   95
                                                                 I/O, TMS         -
I/O                          P77    P78    2                     I/O              -  P4   D3  P6   98
                                                                 I/O            P17
I/O, PGCK4(1), GCK7(2)       P78    P79    5                     I/O            P18  P5   D2  P7 101
I/O (CS1(2))                                                     I/O              -
                             P79    P80    8                     I/O              -  -    D1  P8   -
                                                                 GND            P19
I/O                          P80    P81    11                    VCC            P20  -    E4  P9 104
                                                                 I/O            P21
I/O                          P81    P82    14                    I/O            P22  -    E3  P10 107
                                                                 I/O            P23
I/O                          P82    P83    17                    I/O            P24  P6   E2  P11 110
                                                                 I/O              -
I/O                          -      P84    20                    I/O              -  P7   E1  P12 113
                                                                 I/O            P25
I/O                          -      P85    23                    I/O            P26  -    F4  P13 116
                                                                 GND              -
I/O                          P83    P86    26                    I/O              -  P8   F3  P14 119
                                                                 I/O              -
I/O                          P84    P87    29                    I/O            P27  P9   F2  P15 122
                                                                 I/O              -
GND                          P1     P88    -                     I/O              -  P10  F1  P16 125
                                                                 I/O,             -
Notes:                                                           SGCK2(1)       P28  P11  G2  P17  -
                                                                 GCK2(2)        P29
1. 5V Spartan only                                               Not                 P12  G1  P18  -
                                                                 Connected(1)   P30
2. 3V Spartan-XL only                                            M1(2)               P13  G3  P19 128
                                                                 GND            P31
3. The "PWRDWN" on the XCS05XL is not part of the Boundary       MODE(1),       P32  P14  G4  P20 131
      Scan chain. For the XCS05XL, subtract 1 from all Boundary  M0(2)
      Scan numbers from GCK3 on (127 and higher).                VCC            P33  P15  H1  P21 134
                                                                 Not            P34
                                                                 Connected(1)        -    H2  P22 137

                                                                                     P16  H3  P23 140

XCS10 and XCS10XL Device Pinouts                                                     P17  H4  P24 143

  XCS10/XL                                 Bndry                                     -    J1  P25 146
Pad Name                                  Scan
VCC         PC84  VQ100 CS144(2)    TQ144                                            -    J2  P26 149
I/O          P2                      P128     -
I/O          P3         P89     D7   P129    44                                      -    J3  P27  -
I/O          P4                      P130    47
I/O            -        P90     A6   P131    50                                      P18  J4  P28 152
               -                     P132    53
                        P91     B6                                                   P19  K1  P29 155

                        P92     C6                                                   -    K2  P30 158

                        P93     D6                                                   -    K3  P31 161

I/O         P5 P94              A5 P133 56                                           P20  L1  P32 164

I/O         P6 P95              B5 P134 59                                           P21  L2  P33 167

I/O         -           -       C5 P135 62

I/O         -           -       D5 P136 65                                           P22  L3  P34 170

GND         -           -       A4 P137 -
I/O
I/O         P7 P96              B4 P138 68
I/O
I/O         P8 P97              C4  P139 71                                          P23  M1  P35  -
I/O
I/O,        -           -       A3 P140 74                                           P24  M2  P36 173
SGCK1(1)
GCK8(2)     -           -       B3 P141 77
VCC
GND         P9 P98              C3  P142 80                                          P25  N1  P37  -

            P10 P99             A2 P143 83                                           P26  N2  P38 174 (1)

                                                                 PWRDWN(2)

            P11 P100 B2 P144 -

            P12 P1              A1  P1     -

66                                         www.xilinx.com                               DS060 (v1.6) September 19, 2001

                                           1-800-255-7778                                 Product Specification
R                                          Spartan and Spartan-XL Families Field Programmable Gate Arrays

XCS10 and XCS10XL Device Pinouts                   XCS10 and XCS10XL Device Pinouts

  XCS10/XL                                 Bndry    XCS10/XL                                  Bndry
Pad Name                                           Pad Name                                  Scan
I/O,         PC84 VQ100 CS144(2) TQ144 Scan        GND           PC84  VQ100 CS144(2)  TQ144
PGCK2(1)                                           I/O              -                   P81       -
GCK3(2)      P35 P27             M3   P39 175(3)   I/O              -  -    J10         P82   277 (3)
I/O (HDC)                                          I/O (D5(2))      -                   P83   280 (3)
I/O                                                I/O                 -    J11         P84   283 (3)
I/O                                                I/O            P59                   P85   286 (3)
I/O                                   P40 178 (3)  I/O            P60  -    J12         P86   289 (3)
I/O (LDC)                                          I/O (D4(2))                          P87   292 (3)
GND          P36 P28             N3                I/O              -  P57  J13         P88   295 (3)
I/O                               K4               VCC              -                   P89   298 (3)
I/O          -         -          L4  P41 181 (3)  GND            P61  P58 H10          P90
I/O                              M4   P42 184 (3)  I/O (D3(2))    P62                   P91      -
I/O          -         -         N4                I/O            P63  P59 H11          P92
I/O                               K5               I/O            P64                   P93       -
I/O          -         P29        L5  P43 187 (3)  I/O            P65  P60 H12          P94   301 (3)
I/O                              M5                I/O (D2(2))    P66                   P95   304 (3)
I/O (INIT)   P37 P30             N5   P44 190 (3)  I/O              -  P61 H13          P96   307 (3)
VCC                               K6               I/O              -                   P97   310 (3)
GND          -         -          L6  P45  -       I/O            P67  P62 G12          P98   313 (3)
I/O                              M6                GND            P68                   P99   316 (3)
I/O          -         -         N6   P46 193 (3)  I/O (D1(2))      -  P63 G13          P100  319 (3)
I/O                              M7                I/O              -                   P101  322 (3)
I/O          -         -         N7   P47 196 (3)  I/O              -  P64 G11          P102
I/O                               L7               I/O            P69                   P103     -
I/O          P38 P31              K7  P48 199 (3)  I/O (D0(2),    P70  P65 G10          P104  325 (3)
I/O                              N8                DIN)             -                   P105  328 (3)
I/O          P39 P32             M8   P49 202 (3)  I/O,             -  P66 F13                331 (3)
GND                               L8  P50 205 (3)  SGCK4(1)       P71                         334 (3)
I/O          -         P33        K8               GCK6(2)             P67 F12                337 (3)
I/O                              N9                (DOUT)
I/O          -         P34       M9   P51 208 (3)  CCLK                -    F11
I/O                               L9               VCC
I/O          P40 P35              K9  P52 211 (3)  O, TDO              P68 F10
I/O,                             N10               GND
SGCK3(1)     P41 P36             M10  P53 214 (3)  I/O                 P69 E13
GCK4(2)                          L10               I/O,
GND          P42 P37             N11  P54  -       PGCK4(1)            -    E12
DONE                             M11               GCK7(2)
VCC          P43 P38             L11  P55  -       I/O                 -    E11
PROGRAM                                            I/O
I/O (D7(2))  P44 P39                  P56 217 (3)  I/O (CS1(2))        -    E10
I/O,                                               I/O
PGCK3(1)     P45 P40                  P57 220 (3)  GND                 P70 D13
GCK5(2)                                            I/O
I/O          -         P41            P58 223 (3)  I/O                 P71 D12
I/O                                                I/O
I/O (D6(2))  -         P42            P59 226 (3)  I/O                 -    D11
I/O                                                I/O
             P46 P43                  P60 229 (3)                      -    C13

             P47 P44                  P61 232 (3)                      P72 C12
                                      P62 235 (3)
             -         -

             -         -              P63 238 (3)                P72 P73    C11 P106 340 (3)

             -         -              P64  -

             P48 P45                  P65 241 (3)

             P49 P46                  P66 244 (3)

             -         -              P67 247 (3)                P73 P74 B13 P107 -
                                                                 P74 P75 B12 P108 -
             -         -              P68 250 (3)                P75 P76 A13 P109 0
                                                                 P76 P77 A12 P110 -
             P50 P47                  P69 253 (3)                P77 P78 B11 P111 2
                                                                 P78 P79 A11 P112 5
             P51 P48                  P70 256 (3)

             P52 P49             N12  P71  -
             P53 P50             M12
             P54 P51             N13  P72  -
             P55 P52             M13
             P56 P53             L12  P73  -                     -     -    D10 P113 8
             P57 P54             L13
                                      P74  -                     -     -    C10 P114 11

                                      P75 259 (3)                P79 P80 B10 P115 14

                                      P76 262 (3)                P80 P81 A10 P116 17

                                                                 -     -    C9 P118 -

                                                                 -     -    B9 P119 20

             -         -         K10  P77 265 (3)                -     -    A9 P120 23

             -         -         K11  P78 268 (3)                P81 P82    D8         P121 26

             P58 P55             K12  P79 271 (3)                P82 P83    C8         P122 29

             -         P56 K13        P80 274 (3)                -     P84  B8 P123 32

DS060 (v1.6) September 19, 2001            www.xilinx.com                                       67

Product Specification                      1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                          R

XCS10 and XCS10XL Device Pinouts                                 Additional XCS10/XL Package Pins             -
                                                                                                              -
  XCS10/XL  PC84  VQ100 CS144(2)  TQ144  Bndry                                         TQ144
  Pad Name     -                   P124  Scan
I/O               P85  A8          P125                                           Not Connected Pins
I/O          P83                   P126    35
I/O          P84  P86  B7          P127    38                     P117      -       -      -          -
GND          P1                            41                    5/5/97
                  P87  A7                   -
Notes:
                  P88  C7

1. 5V Spartan only                                                                     CS144

2. 3V Spartan-XL only                                                             Not Connected Pins

3. The "PWRDWN" on the XCS10XL is not part of the Boundary       D9         -       -      -          -
      Scan chain. For the XCS10XL, subtract 1 from all Boundary
      Scan numbers from GCK3 on (175 and higher).

                                                                 4/28/99

                                                                 XCS20 and XCS20XL Device Pinouts

XCS20 and XCS20XL Device Pinouts                                 XCS20/XL                                     Bndry
                                                                 Pad Name VQ100 CS144(2) TQ144 PQ208          Scan
XCS20/XL                                 Bndry                                                                 122
Pad Name VQ100 CS144(2) TQ144 PQ208      Scan                    I/O,          P2      B1     P2         P2
                                                                                                               125
VCC         P89   D7   P128 P183            -                    PGCK1(1),                                     128
                                           62                                                                  131
I/O         P90   A6   P129 P184           65                    GCK1(2)                                       134
                                           68                                                                  137
I/O         P91   B6   P130 P185           71                    I/O           P3      C2     P3         P3    140
                                           74                                                                  143
I/O         P92   C6   P131 P186           77                    I/O           -       C1     P4         P4    146
                                           80                                                                  149
I/O         P93   D6   P132 P187           83                    I/O           -       D4     P5         P5
                                            -                                                                    -
I/O         -     -    -          P188     86                    I/O, TDI      P4      D3     P6         P6    152
                                           89                                                                  155
I/O         -     -    -          P189      -                    I/O, TCK      P5      D2     P7         P7    158
                                           92                                                                  161
I/O         P94   A5   P133 P190           95                    I/O           -       -      -          P8
                                           98                                                                    -
I/O         P95   B5   P134 P191          101                    I/O           -       -      -          P9    164
VCC(2)                                    104                                                                  167
            -     -    -          P192    107                    I/O           -       -      -          P10   170
                                          110                                                                  173
I/O         -     C5   P135 P193          113                    I/O           -       -      -          P11   176
                                          116                                                                  179
I/O         -     D5   P136 P194          119                    GND           -       D1     P8         P13
                                                                                                                 -
GND         -     A4   P137 P195            -                    I/O           -       E4     P9         P14     -
                                            -                                                                  182
I/O         -     -    -          P196                           I/O           -       E3     P10        P15   185
                                                                                                               188
I/O         -     -    -          P197                           I/O, TMS      P6      E2     P11        P16   191

I/O         -     -    -          P198                           I/O           P7      E1     P12        P17
                                                                 VCC(2)
I/O         -     -    -          P199                                         -       -      -          P18

I/O         P96   B4   P138 P200                                 I/O           -       -      -          P19

I/O         P97   C4   P139 P201                                 I/O           -       -      -          P20

I/O         -     A3   P140 P204                                 I/O           -       F4     P13        P21

I/O         -     B3   P141 P205                                 I/O           P8      F3     P14        P22

I/O         P98   C3   P142 P206                                 I/O           P9      F2     P15        P23

I/O,        P99   A2   P143 P207                                 I/O           P10     F1     P16        P24

SGCK1(1),                                                        GND           P11     G2     P17        P25

GCK8(2)                                                          VCC           P12     G1     P18        P26

VCC         P100  B2   P144 P208                                 I/O           P13     G3     P19        P27

GND         P1    A1   P1         P1                             I/O           P14     G4     P20        P28

                                                                 I/O           P15     H1     P21        P29

                                                                 I/O           -       H2     P22        P30

68                                       www.xilinx.com                                   DS060 (v1.6) September 19, 2001

                                         1-800-255-7778                                          Product Specification
           R                               Spartan and Spartan-XL Families Field Programmable Gate Arrays

XCS20 and XCS20XL Device Pinouts                    XCS20 and XCS20XL Device Pinouts

XCS20/XL                                   Bndry      XCS20/XL   VQ100 CS144(2) TQ144  PQ208  Bndry
Pad Name VQ100 CS144(2) TQ144 PQ208        Scan      Pad Name                            P71  Scan
                                            194     VCC(2)
I/O           -        -         -    P31   197                  -    -    -                      -
                                                                                              289 (3)
I/O           -        -         -    P32     -     I/O          -    -    -           P72    292 (3)
VCC(2)                                      200                                               295 (3)
              -        -         -    P33   203     I/O          -    -    -           P73    298 (3)
                                            206                                               301 (3)
I/O           P16      H3        P23  P34   209     I/O          P33  L6   P50         P74    304 (3)

I/O           P17      H4        P24  P35     -     I/O          P34  M6   P51         P75        -
                                            212                                                   -
I/O           -        J1        P25  P36   215     I/O          P35  N6   P52         P76    307 (3)
                                            218                                               310 (3)
I/O           -        J2        P26  P37   221     I/O (INIT)   P36  M7   P53         P77    313 (3)
                                            224                                               316 (3)
GND           -        J3        P27  P38   227     VCC          P37  N7   P54         P78    319 (3)
                                            230                                               322 (3)
I/O           -        -         -    P40   233     GND          P38  L7   P55         P79        -
                                            236                                               325 (3)
I/O           -        -         -    P41   239     I/O          P39  K7   P56         P80    328 (3)
                                                                                              331 (3)
I/O           -        -         -    P42   242     I/O          P40  N8   P57         P81    334 (3)
                                                                                                  -
I/O           -        -         -    P43     -     I/O          P41  M8   P58         P82    337 (3)
                                            245                                               340 (3)
I/O           P18      J4        P28  P44           I/O          P42  L8   P59         P83    343 (3)
                                              -                                               346 (3)
I/O           P19      K1        P29  P45  246 (1)  I/O          -    -    -           P84    349 (3)
                                                                                              352 (3)
I/O           -        K2        P30  P46  247 (3)  I/O          -    -    -           P85    355 (3)
                                                    VCC(2)                                    358 (3)
I/O           -        K3        P31  P47  250 (3)               -    -    -           P86    361 (3)
                                           253 (3)                                            364 (3)
I/O           P20      L1        P32  P48  256 (3)  I/O          P43  K8   P60         P87
                                           259 (3)                                                -
I/O,          P21      L2        P33  P49  262 (3)  I/O          P44  N9   P61         P88        -
                                           265 (3)                                                -
SGCK2(1),                                  268 (3)  I/O          -    M9   P62         P89        -
                                           271 (3)                                            367 (3)
GCK2(2)                                    274 (3)  I/O          -    L9   P63         P90    370 (3)

Not           P22      L3        P34  P50     -     GND          -    K9   P64         P91    373 (3)
                                           277 (3)                                            376 (3)
Connected(1)                               280 (3)                                            379 (3)
                                           283 (3)                                            382 (3)
M1(2)                                      286 (3)  I/O          -    -    -           P93    385 (3)

GND           P23      M1        P35  P51           I/O          -    -    -           P94

MODE(1),      P24      M2        P36  P52           I/O          -    -    -           P95
M0(2)
                                                    I/O          -    -    -           P96

VCC           P25      N1        P37  P53           I/O          P45  N10  P65         P97

Not           P26      N2        P38  P54           I/O          P46  M10  P66         P98

Connected(1)                                        I/O          -    L10  P67         P99

PWRDWN(2)                                           I/O          -    N11  P68         P100

I/O,          P27      M3        P39  P55           I/O          P47  M11  P69         P101

PGCK2(1),                                           I/O,         P48  L11  P70         P102
                                                    SGCK3(1),
GCK3(2)                                             GCK4(2)

I/O (HDC)     P28      N3        P40  P56

I/O           -        K4        P41  P57           GND          P49  N12  P71         P103

I/O           -        L4        P42  P58           DONE         P50  M12  P72         P104

I/O           P29      M4        P43  P59           VCC          P51  N13  P73         P105

I/O (LDC)     P30      N4        P44  P60           PROGRAM      P52  M13  P74         P106
                                                                      L12
I/O           -        -         -    P61           I/O (D7(2))  P53       P75         P107

I/O           -        -         -    P62           I/O,         P54  L13  P76         P108
                                                    PGCK3(1),
I/O           -        -         -    P63           GCK5(2)

I/O           -        -         -    P64

GND           -        K5        P45  P66           I/O          -    K10  P77         P109

I/O           -        L5        P46  P67           I/O          -    K11  P78         P110
                                                    I/O (D6(2))
I/O           -        M5        P47  P68                        P55  K12  P79         P112

I/O           P31      N5        P48  P69           I/O          P56  K13  P80         P113

I/O           P32      K6        P49  P70           I/O          -    -    -           P114

DS060 (v1.6) September 19, 2001            www.xilinx.com                                     69

Product Specification                      1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                    R

XCS20 and XCS20XL Device Pinouts              XCS20 and XCS20XL Device Pinouts

XCS20/XL                             Bndry    XCS20/XL                                                   Bndry
Pad Name VQ100 CS144(2) TQ144 PQ208  Scan     Pad Name VQ100 CS144(2) TQ144 PQ208                        Scan
                                     388 (3)
I/O           -    -    -    P115    391 (3)  VCC               P75         B12      P108 P156              -
                                     394 (3)                                                                0
I/O           -    -    -    P116             O, TDO            P76         A13      P109 P157              -
                                        -     GND                                                           2
I/O           -    -    -    P117    397 (3)                    P77         A12      P110 P158              5
                                     400 (3)
GND           -    J10  P81  P118             I/O               P78         B11      P111 P159              8
                                        -                                                                  11
I/O           -    J11  P82  P119    403 (3)  I/O,              P79         A11      P112 P160             14
                                     406 (3)  PGCK4(1),                                                    17
I/O           -    J12  P83  P120    409 (3)  GCK7(2)                                                      20
VCC(2)                               412 (3)                                                               23
I/O (D5(2))   -    -    -    P121    415 (3)  I/O                        -  D10      P113 P161             26
                                     418 (3)                                                               29
              P57  J13  P84  P122    421 (3)  I/O                        -  C10      P114 P162              -
                                     424 (3)                                                               32
I/O           P58  H10  P85  P123             I/O (CS1(2))      P80         B10      P115 P163             35
                                        -                                                                   -
I/O           -    -    -    P124       -     I/O               P81         A10      P116 P164             38
                                     427 (3)                                                               41
I/O           -    -    -    P125    430 (3)  I/O                        -  D9       P117 P166             44
                                     433 (3)                                                               47
I/O           P59  H11  P86  P126    436 (3)  I/O                        -  -        -          P167       50
                                     439 (3)                                                               53
I/O           P60  H12  P87  P127    442 (3)  I/O                        -  -        -          P168       56
I/O (D4(2))                          445 (3)                                                               59
              P61  H13  P88  P128    448 (3)  I/O                        -  -        -          P169        -
                                        -
I/O           P62  G12  P89  P129    451 (3)  GND                        -  C9       P118 P170
                                     454 (3)
VCC           P63  G13  P90  P130       -     I/O                        -  B9       P119 P171
                                     457 (3)  I/O
GND           P64  G11  P91  P131    460 (3)  VCC(2)                     -  A9       P120 P172
I/O (D3(2))                          463 (3)
              P65  G10  P92  P132    466 (3)                             -  -        -          P173
                                     469 (3)
I/O           P66  F13  P93  P133    472 (3)  I/O               P82         D8       P121 P174
                                     475 (3)
I/O           P67  F12  P94  P134    478 (3)  I/O               P83         C8       P122 P175
                                     481 (3)
I/O           -    F11  P95  P135             I/O                        -  -        -          P176
                                     484 (3)
I/O           -    -    -    P136             I/O                        -  -        -          P177
                                        -
I/O           -    -    -    P137             I/O               P84         B8       P123 P178
I/O (D2(2))
              P68  F10  P96  P138             I/O               P85         A8       P124 P179

I/O           P69  E13  P97  P139             I/O               P86         B7       P125 P180
VCC(2)
              -    -    -    P140             I/O               P87         A7       P126 P181

I/O           -    E12  P98  P141             GND               P88         C7       P127 P182

I/O           -    E11  P99  P142             2/8/00

GND           -    E10  P100 P143

I/O           -    -    -    P145             Additional XCS20/XL Package Pins

I/O           -    -    -    P146

I/O           -    -    -    P147                                           PQ208

I/O           -    -    -    P148                                           Not Connected Pins
I/O (D1(2))
              P70  D13  P101 P149              P12              P18 (1)     P33 (1)    P39        P65    P71 (1)
                                              P86 (1)             P92        P111    P121(1)    P140(1)   P144
I/O           P71  D12  P102 P150              P165                         P192(1)   P202       P203
                                                                P173(1)                                      -
I/O           -    D11  P103 P151

I/O           -    C13  P104 P152             9/16/98

I/O           P72  C12  P105 P153             Notes:

(D0(2), DIN)                                  1. 5V Spartan only

I/O,          P73  C11  P106 P154             2. 3V Spartan-XL only
SGCK4(1),
GCK6(2)                                       3. The "PWRDWN" on the XCS20XL is not part of the
                                                    Boundary Scan chain. For the XCS20XL, subtract 1 from all
(DOUT)                                              Boundary Scan numbers from GCK3 on (247 and higher).

CCLK          P74  B13  P107 P155

70                                   www.xilinx.com                                  DS060 (v1.6) September 19, 2001

                                     1-800-255-7778                                             Product Specification
R                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

XCS30 and XCS30XL Device Pinouts

XCS30/XL                VQ100    TQ144  PQ208  PQ240    BG256   CS280(2)  Bndry
Pad Name                                 P183   P212    VCC(4)   VCC(4)   Scan
                                         P184   P213
VCC                     P89      P128    P185   P214      C10      D10       -
                                         P186   P215      D10      E10      74
I/O                     P90      P129    P187   P216       A9       A9      77
                                         P188   P217       B9       B9      80
I/O                     P91      P130    P189   P218      C9        C9      83
                                         P190   P220      D9        D9      86
I/O                     P92      P131    P191   P221       A8       A8      89
                                         P192   P222       B8       B8      92
I/O                     P93      P132           P223    VCC(4)   VCC(4)     95
                                            -   P224       A6       B7       -
I/O                     -        -          -   P225      C7        C7      98
                                         P193   P226       B6       D7     101
I/O                     -        -       P194   P227       A5       A6     104
                                         P195   P228    GND(4)   GND(4)    107
I/O                     P94      P133    P196   P229      C6        B6       -
                                         P197   P230       B5       C6     110
I/O                     P95      P134    P198   P231       A4       D6     113
                                         P199   P232      C5        E6     116
VCC                     -        -       P200   P233       B4       A5     119
                                         P201   P234       A3       C5     122
I/O                     -        -       P202   P235      D5        B4     125
                                         P203   P236      C4        C4     128
I/O                     -        -       P204   P237       B3       A3     131
                                         P205   P238       B2       A2     134
I/O                     -        P135    P206   P239       A2       B3     137
                                         P207   P240      C3        B2     140
I/O                     -        P136    P208           VCC(4)   VCC(4)    143
                                          P1     P1     GND(4)   GND(4)      -
GND                     -        P137     P2     P2        B1       C3       -
                                          P3     P3       C2        C2     146
I/O                     -        -        P4     P4       D2        B1     149
                                          P5     P5       D3        C1     152
I/O                     -        -        P6     P6        E4       D4     155
                                          P7     P7       C1        D3     158
I/O                     -        -        P8     P8       D1        E2     161
                                          P9     P9        E3       E4     164
I/O                     -        -        P10    P10       E2       E1     167
                                          P11    P11       E1       F5     170
I/O                     P96      P138     P12    P12       F3       F3     173
                                            -    P13       F2       F2     176
I/O                     P97      P139     P13    P14    GND(4)   GND(4)    179
                                          P14    P15      G3        F4       -
I/O                     -        -        P15    P16      G2        F1     182
                                                                           185
I/O                     -        -
                                                                                     71
I/O                     -        P140

I/O                     -        P141

I/O                     P98      P142
                                 P143
I/O, SGCK1(1), GCK8(2)  P99

VCC                     P100     P144

GND                     P1       P1

I/O, PGCK1(1), GCK1(2)  P2       P2

I/O                     P3       P3

I/O                     -        P4

I/O                     -        P5

I/O, TDI                P4       P6

I/O, TCK                P5       P7

I/O                     -        -

I/O                     -        -

I/O                     -        -

I/O                     -        -

I/O                     -        -

I/O                     -        -

GND                     -        P8

I/O                     -        P9

I/O                     -        P10

DS060 (v1.6) September 19, 2001         www.xilinx.com
Product Specification                   1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                  R

XCS30 and XCS30XL Device Pinouts (Continued)                                      Bndry
                                                                                  Scan
    XCS30/XL             VQ100  TQ144  PQ208  PQ240             BG256   CS280(2)   188
    Pad Name                                    P17               G1        G3     191
                                                P18               H3        G2
    I/O, TMS             P6     P11    P16      P19                                  -
                                                P20             VCC(4)   VCC(4)    194
    I/O                  P7     P12    P17      P21               H2        G4     197
                                                P23               H1        H1     200
    VCC                  -      -      P18      P24                J2       H4     203
                                                P25                J1       J1     206
    I/O                  -      -      -        P26                K2       J2     209
                                                P27                K3       J3     212
    I/O                  -      -      -        P28                K1       J4     215
                                                P29                L1       K1
    I/O                  -      -      P19      P30                                  -
                                                P31             GND(4)   GND(4)      -
    I/O                  -      -      P20      P32             VCC(4)   VCC(4)    218
                                                P33                                221
    I/O                  -      P13    P21      P34                L2       K3     224
                                                P35                L3       K4     227
    I/O                  P8     P14    P22      P36                L4       K5     230
                                                P38               M1        L1     233
    I/O                  P9     P15    P23      P39               M2        L2     236
                                                P40               M3        L3     239
    I/O                  P10    P16    P24      P41               N1        M2       -
                                                P42               N2        M3     242
    GND                  P11    P17    P25      P43             VCC(4)   VCC(4)    245
                                                P44                P1       N1     248
    VCC                  P12    P18    P26      P45                P2       N2     251
                                                P46               R1        N3       -
    I/O                  P13    P19    P27      P47                P3       N4     254
                                                P48             GND(4)   GND(4)    257
    I/O                  P14    P20    P28      P49                T1       P1     260
                                                P50               R3        P2     263
    I/O                  P15    P21    P29      P51                T2       P3     266
                                                P52               U1        P4     269
    I/O                  -      P22    P30      P53                T3       P5     272
                                                P54               U2        R1     275
    I/O                  -      -      P31      P55                V1       T1     278
                                                P56                T4       T2     281
    I/O                  -      -      P32      P57               U3        T3     284
                                                P58                V2       U1     287
    I/O                  -      -      -        P59               W1        V1     290
                                                P60                V3       U2       -
    I/O                  -      -      -        P61               W2        V2     293
                                                P62             GND(4)   GND(4)      -
    VCC                  -      -      P33                         Y1      W1     294 (1)
                                                                VCC(4)   VCC(4)
    I/O                  P16    P23    P34                        W3        V3

    I/O                  P17    P24    P35

    I/O                  -      P25    P36

    I/O                  -      P26    P37

    GND                  -      P27    P38

    I/O                  -      -      -

    I/O                  -      -      P39

    I/O                  -      -      P40

    I/O                  -      -      P41

    I/O                  -      -      P42

    I/O                  -      -      P43

    I/O                  P18    P28    P44

    I/O                  P19    P29    P45

    I/O                  -      P30    P46

    I/O                  -      P31    P47

    I/O                  P20    P32    P48

I/O, SGCK2(1), GCK2(2)   P21    P33    P49

Not Connected(1), M1(2)  P22    P34    P50

    GND                  P23    P35    P51

    MODE(1), M0(2)       P24    P36    P52

    VCC                  P25    P37    P53

    Not Connected (1),   P26    P38    P54

    PWRDWN(2)

72                                     www.xilinx.com                   DS060 (v1.6) September 19, 2001

                                       1-800-255-7778                   Product Specification
R                                       Spartan and Spartan-XL Families Field Programmable Gate Arrays

XCS30 and XCS30XL Device Pinouts (Continued)

        XCS30/XL        VQ100    TQ144  PQ208  PQ240    BG256   CS280(2)  Bndry
        Pad Name          P27     P39     P55    P63       Y2      W2     Scan
I/O, PGCK2(1), GCK3(2)                           P64      W4       W3     295 (3)
                                                 P65       V4       T4    298 (3)
I/O (HDC)               P28      P40    P56      P66      U5        U4    301 (3)
                                                 P67       Y3       V4    304 (3)
I/O                     -        P41    P57      P68       Y4      W4     307 (3)
                                                 P69       V5       T5    310 (3)
I/O                     -        P42    P58      P70      W5       W5     313 (3)
                                                 P71       Y5       R6    316 (3)
I/O                     P29      P43    P59      P72       V6       U6    319 (3)
                                                 P73      W6        V6    322 (3)
I/O (LDC)               P30      P44    P60      P74       Y6       T6    325 (3)
                                                 P75                      328 (3)
I/O                     -        -      P61      P76    GND(4)   GND(4)
                                                 P77      W7       W6        -
I/O                     -        -      P62      P78       Y7       U7    331 (3)
                                                 P79       V8       V7    334 (3)
I/O                     -        -      P63      P80      W8       W7     337 (3)
                                                 P81                      340 (3)
I/O                     -        -      P64      P82    VCC(4)   VCC(4)
                                                 P84       Y8      W8        -
I/O                     -        -      P65      P85      U9        U8    343 (3)
                                                 P86       Y9      W9     346 (3)
I/O                     -        -      -        P87     W10        V9    349 (3)
                                                 P88      V10       U9    352 (3)
GND                     -        P45    P66      P89      Y10       T9    355 (3)
                                                 P90      Y11      W10    358 (3)
I/O                     -        P46    P67      P91     W11       V10    361 (3)
                                                 P92                      364 (3)
I/O                     -        P47    P68      P93    VCC(4)   VCC(4)
                                                 P94    GND(4)   GND(4)      -
I/O                     P31      P48    P69      P95
                                                 P96      V11      T10       -
I/O                     P32      P49    P70      P97      U11      R10    367 (3)
                                                 P99      Y12      W11    370 (3)
VCC                     -        -      P71     P100     W12       V11    373 (3)
                                                P101      V12      U11    376 (3)
I/O                     -        -      P72     P102      U12      T11    379 (3)
                                                P103      V13      U12    382 (3)
I/O                     -        -      P73     P104      Y14      T12    385 (3)
                                                P105    VCC(4)   VCC(4)   388 (3)
I/O                     -        -      -       P106      Y15      V13
                                                P107      V14      U13       -
I/O                     -        -      -       P108     W15       T13    391 (3)
                                                P109      Y16      W14    394 (3)
I/O                     P33      P50    P74             GND(4)   GND(4)   397 (3)
                                                          V15      V14    400 (3)
I/O                     P34      P51    P75              W16       U14
                                                          Y17      T14       -
I/O                     P35      P52    P76                               403 (3)
                                                                          406 (3)
I/O (INIT)              P36      P53    P77                               409 (3)

VCC                     P37      P54    P78

GND                     P38      P55    P79

I/O                     P39      P56    P80

I/O                     P40      P57    P81

I/O                     P41      P58    P82

I/O                     P42      P59    P83

I/O                     -        -      P84

I/O                     -        -      P85

I/O                     -        -      -

I/O                     -        -      -

VCC                     -        -      P86

I/O                     P43      P60    P87

I/O                     P44      P61    P88

I/O                     -        P62    P89

I/O                     -        P63    P90

GND                     -        P64    P91

I/O                     -        -      -

I/O                     -        -      P92

I/O                     -        -      P93

DS060 (v1.6) September 19, 2001         www.xilinx.com                             73

Product Specification                   1-800-255-7778
Spartan and Spartan-XL Families Field Programmable Gate Arrays                                                                  R

XCS30 and XCS30XL Device Pinouts (Continued)                                      Bndry
                                                                                  Scan
    XCS30/XL            VQ100  TQ144  PQ208   PQ240             BG256   CS280(2)  412 (3)
    Pad Name                                   P110               V16      R14    415 (3)
                                               P111              W17       W15    418 (3)
    I/O                 -      -      P94      P112               Y18      U15    421 (3)
                                               P113               U16      V16    424 (3)
    I/O                 -      -      P95      P114               V17      U16    427 (3)
                                               P115              W18       W17    430 (3)
    I/O                 -      -      P96      P116               Y19      W18    433 (3)
                                               P117               V18      V17    436 (3)
    I/O                 P45    P65    P97      P118              W19       V18
                                               P119