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XC7Z007S-1CLG225I

器件型号:XC7Z007S-1CLG225I
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:XILINX
厂商官网:https://www.xilinx.com/
标准:
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器件描述

IC FPGA SOC 100I/O 225BGA

参数
产品属性属性值
架构:MCU,FPGA
核心处理器:单 ARM® Cortex®-A9 MPCore™,带 CoreSight™
闪存大小:-
RAM 容量:256KB
外设:DMA
连接性:CANbus,EBI/EMI,以太网,I²C,MMC/SD/SDIO,SPI,UART/USART,USB OTG
速度:667MHz
主要属性:Artix™-7 FPGA,23K 逻辑单元
工作温度:-40°C ~ 100°C(TJ)
封装/外壳:225-LFBGA,CSPBGA
供应商器件封装:225-CSPBGA(13x13)
I/O 数:54

XC7Z007S-1CLG225I器件文档内容

DS187 (v1.12) July 14, 2014                        Zynq-7000 All Programmable SoC
                                                           (Z-7010, Z-7015, and Z-7020):

                                               DC and AC Switching Characteristics

                                                                                                        Product Specification

Introduction                                                    All supply voltage and junction temperature specifications
                                                                are representative of worst-case conditions. The
The Zynq-7000 All Programmable SoCs are available in           parameters included are common to popular designs and
-3, -2, and -1 speed grades, with -3 having the highest         typical applications.
performance. Zynq-7000 device DC and AC characteristics
are specified in commercial, extended, industrial and           The available device/package combinations are outlined in:
expanded (Q-temp) temperature ranges. Except for the
operating temperature range or unless otherwise noted, all       Zynq-7000 All Programmable SoC Overview (DS190)
the DC and AC electrical parameters are the same for a          XA Zynq-7000 All Programmable SoC Overview (DS188)
particular speed grade (that is, the timing characteristics of   Defense-grade Zynq-7000Q All Programmable SoC
a -1 speed grade industrial device are the same as for a
-1 speed grade commercial device). However, only selected            Overview (DS196)
speed grades and/or devices are available in the
commercial, extended, industrial, or Q-temp temperature         This Zynq-7000 AP SoC data sheet, which covers the
ranges.                                                         specifications for the XC7Z010, XA7Z010, XC7Z015,
                                                                XC7Z020, XA7Z020, and XQ7Z020, complements the
                                                                Zynq-7000 AP SoC documentation suite available on the
                                                                Xilinx website at www.xilinx.com/zynq.

DC Characteristics

Table 1: Absolute Maximum Ratings(1)

Symbol                                         Description                                      Min    Max          Units

Processing System (PS)

VCCPINT           PS internal logic supply                                                      0.5   1.1          V
VCCPAUX           PS auxiliary supply voltage
VCCPLL            PS PLL supply                                                                 0.5   2.0          V
VCCO_DDR          PS DDR I/O supply voltage
VCCO_MIO(2)       PS MIO I/O supply voltage                                                     0.5   2.0          V
VPREF             PS input reference voltage
                  PS MIO I/O input voltage                                                      0.5   2.0          V
VPIN(2)(3)(4)(5)  PS DDR I/O input voltage
                                                                                                0.5   3.6          V

                                                                                                0.5   2.0          V

                                                                                                0.40 VCCO_MIO + 0.55 V
                                                                                                0.55 VCCO_DDR + 0.55 V

Programmable Logic (PL)

VCCINT            PL internal supply voltage                                                    0.5   1.1          V
VCCAUX            PL auxiliary supply voltage
VCCBRAM           PL supply voltage for the block RAM memories                                  0.5   2.0          V
VCCO              PL supply voltage for 3.3V HR I/O banks
VREF              Input reference voltage                                                       0.5   1.1          V
                  I/O input voltage for 3.3V HR I/O banks
VIN(3)(4)(5)      I/O input voltage (when VCCO = 3.3V) for VREF and differential I/O standards  0.5   3.6          V
                  except TMDS_33(6)
                                                                                                0.5   2.0          V

                                                                                                0.40  VCCO + 0.55  V

                                                                                                0.40  2.625        V

Copyright 20112014 Xilinx, Inc. Xilinx, the Xilinx logo, Zynq, Virtex, Artix, Kintex, Spartan, ISE, Vivado and other designated brands included herein are trademarks of Xilinx
in the United States and other countries. AMBA, AMBA Designer, ARM, Cortex-A9, CoreSight, Cortex, PrimeCell, ARM Powered, and ARM Connected Partner are trademarks
of ARM Ltd. All other trademarks are the property of their respective owners.

DS187 (v1.12) July 14, 2014                    www.xilinx.com                                   Send Feedback
Product Specification
                                                                                                                         1
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 1: Absolute Maximum Ratings(1) (Cont'd)

    Symbol                      Description                                                    Min   Max              Units

VCCBATT         Key memory battery backup supply                                               0.5  2.0              V

GTP Transceiver (XC7Z015 Only)

VMGTAVCC        Analog supply voltage for the GTP transmitter and receiver circuits            0.5  1.1              V

VMGTAVTT        Analog supply voltage for the GTP transmitter and receiver termination         0.5  1.32             V
                circuits

VMGTREFCLK      Reference clock absolute input voltage                                         0.5  1.32             V
VIN                                                                                            0.5
IDCIN-FLOAT     Receiver (RXP/RXN) and Transmitter (TXP/TXN) absolute input voltage                  1.26             V
                                                                                                
IDCIN-MGTAVTT   DC input current for receiver input pins DC coupled RX termination = floating       14               mA
                                                                                                
IDCIN-GND       DC input current for receiver input pins DC coupled RX                              12               mA
IDCOUT-FLOAT    termination = VMGTAVTT                                                           
IDCOUT-MGTAVTT  DC input current for receiver input pins DC coupled RX termination = GND             6.5              mA
XADC
                DC output current for transmitter pins DC coupled RX termination = floating          14               mA

                DC output current for transmitter pins DC coupled RX                                 12               mA
                termination = VMGTAVTT

VCCADC          XADC supply relative to GNDADC                                                 0.5  2.0              V
VREFP           XADC reference input relative to GNDADC
Temperature                                                                                    0.5  2.0              V

TSTG            Storage temperature (ambient)                                                  65   150              C
TSOL            Maximum soldering temperature for Pb/Sn component bodies(7)
Tj              Maximum soldering temperature for Pb-free component bodies(7)                       +220             C
                Maximum junction temperature(7)
                                                                                                    +260             C

                                                                                                    +125             C

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings might cause permanent damage to the device. These are stress ratings only,
      and functional operation of the device at these or any other conditions beyond those listed under Operating Conditions is not implied.
      Exposure to Absolute Maximum Ratings conditions for extended periods of time might affect device reliability.

2. Applies to both MIO supply banks VCCO_MIO0 and VCCO_MIO1.
3. The lower absolute voltage specification always applies.

4. For I/O operation, refer to the 7 Series FPGAs SelectIO Resources User Guide (UG471) or the Zynq-7000 All Programmable SoC Technical
      Reference Manual (UG585).

5. The maximum limit applies to DC signals. For maximum undershoot and overshoot AC specifications, see Table 4.

6. See Table 11 for TMDS_33 specifications.

7. For soldering guidelines and thermal considerations, see the Zynq-7000 All Programmable SoC Packaging and Pinout Specification
      (UG865).

Table 2: Recommended Operating Conditions(1)(2)

    Symbol                      Description                                             Min Typ      Max              Units

PS

VCCPINT         PS internal supply voltage                                              0.95 1.00    1.05             V
VCCPAUX         PS auxiliary supply voltage
VCCPLL          PS PLL supply                                                           1.71 1.80    1.89             V
VCCO_DDR        PS DDR I/O supply voltage
VCCO_MIO(3)     PS MIO I/O supply voltage for MIO banks                                 1.71 1.80    1.89             V

                                                                                        1.14        1.89             V

                                                                                        1.71        3.465            V

VPIN(4)         PS DDR and MIO I/O input voltage                                        0.20       VCCO_DDR + 0.20  V
                                                                                                     VCCO_MIO + 0.20

DS187 (v1.12) July 14, 2014                              www.xilinx.com                        Send Feedback
Product Specification
                                                                                                                          2
              Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 2: Recommended Operating Conditions(1)(2) (Cont'd)

    Symbol                      Description                                           Min    Typ        Max                        Units

PL            PL internal supply voltage                                              0.95   1.00       1.05                         V
VCCINT(5)     PL auxiliary supply voltage                                             1.71   1.80       1.89                         V
VCCAUX        PL block RAM supply voltage                                             0.95   1.00       1.05                         V
VCCBRAM(5)    PL supply voltage for 3.3V HR I/O banks                                 1.14             3.465                         V
VCCO(6)(7)    I/O input voltage                                                       0.20       VCCO + 0.20                       V
              I/O input voltage (when VCCO = 3.3V) for VREF and differential I/O                      2.625                         V
VIN(4)        standards except TMDS_33(8)                                             0.20             10                         mA
                                                                                                       1.89                         V
IIN(9)        Maximum current through any (PS or PL) pin in a powered or unpowered            
              bank when forward biasing the clamp diode                               1.0               1.03                         V
                                                                                             1.0        1.23                         V
VCCBATT(10)   Battery voltage                                                         0.97   1.2
                                                                                      1.17              1.89                         V
GTP Transceiver (XC7Z015 Only)                                                               1.80       1.30                         V
                                                                                             1.25
VMGTAVCC(11) Analog supply voltage for the GTP transmitter and receiver circuits                         85                          C
                                                                                                       100                          C
VMGTAVTT(11)  Analog supply voltage for the GTP transmitter and receiver termination                   100                          C
              circuits                                                                                 125                          C
                                                                                               
XADC

VCCADC        XADC supply relative to GNDADC                                          1.71
VREFP         Externally supplied reference voltage                                   1.20
Temperature

              Junction temperature operating range for commercial (C) temperature     0
              devices

              Junction temperature operating range for extended (E) temperature       0
              devices
Tj
              Junction temperature operating range for industrial (I) temperature
              devices                                                                 40

              Junction temperature operating range for expanded (Q) temperature       40
              devices

Notes:

1. All voltages are relative to ground. The PL and PS share a common ground.

2. For the design of the power distribution system consult the Zynq-7000 All Programmable SoC PCB Design Guide (UG933).

3. Applies to both MIO supply banks VCCO_MIO0 and VCCO_MIO1.
4. The lower absolute voltage specification always applies.

5. VCCINT and VCCBRAM should be connected to the same supply.
6. Configuration data is retained even if VCCO drops to 0V.
7. Includes VCCO of 1.2V, 1.5V, 1.8V, 2.5V, and 3.3V at 5%.
8. See Table 11 for TMDS_33 specifications.

9. A total of 200 mA per PS or PL bank should not be exceeded.

10. VCCBATT is required only when using bitstream encryption. If battery is not used, connect VCCBATT to either ground or VCCAUX.
11. Each voltage listed requires the filter circuit described in the 7 Series FPGAs GTP Transceiver User Guide (UG482).

DS187 (v1.12) July 14, 2014                          www.xilinx.com                          Send Feedback
Product Specification
                                                                                                                                   3
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 3: DC Characteristics Over Recommended Operating Conditions

   Symbol                                       Description                                Min Typ(1) Max Units

VDRINT       Data retention VCCINT voltage (below which configuration data might be lost)  0.75             V
VDRI         Data retention VCCAUX voltage (below which configuration data might be lost)
IREF         PS_DDR_VREF 0/1, PS_MIO_VREF, and VREF leakage current per pin                1.5              V
IL           Input or output leakage current per pin (sample-tested)
CIN(2)       PL die input capacitance at the pad                                                        15  A
CPIN(2)      PS die input capacitance at the pad
             Pad pull-up (when selected) @ VIN = 0V, VCCO = 3.3V                                        15  A
IRPU         Pad pull-up (when selected) @ VIN = 0V, VCCO = 2.5V
             Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.8V                                        8   pF
IRPD         Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.5V
ICCADC       Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.2V                                        8   pF
IBATT(3)     Pad pull-down (when selected) @ VIN = 3.3V
             Pad pull-down (when selected) @ VIN = 1.8V                                    90            330 A
             Analog supply current, analog circuits in powered up state
             Battery supply current                                                        68            250 A
             Thevenin equivalent resistance of programmable input termination to VCCO/2
             (UNTUNED_SPLIT_40)                                                            34            220 A

                                                                                           23            150 A

                                                                                           12            120 A

                                                                                           68            330 A

                                                                                           45            180 A

                                                                                                        25  mA

                                                                                                        150 nA

                                                                                           28    40       55  

RIN_TERM(4)  Thevenin equivalent resistance of programmable input termination to VCCO/2    35    50       65  
             (UNTUNED_SPLIT_50)

             Thevenin equivalent resistance of programmable input termination to VCCO/2    44    60       83  
             (UNTUNED_SPLIT_60)

n            Temperature diode ideality factor                                                  1.010       

r            Temperature diode series resistance                                                2           

Notes:

1. Typical values are specified at nominal voltage, 25C.
2. This measurement represents the die capacitance at the pad, not including the package.
3. Maximum value specified for worst case process at 25C.
4. Termination resistance to a VCCO/2 level.

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                                                                                                                  4
        Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 4: VIN Maximum Allowed AC Voltage Overshoot and Undershoot for PS I/O and PL 3.3V HR I/O Banks(1)(2)

AC Voltage Overshoot         % of UI @40C to 125C AC Voltage Undershoot         % of UI @40C to 125C

                                                                    0.40                   100

        VCCO + 0.55                           100                   0.45                   61.7

                                                                    0.50                   25.8

                                                                    0.55                   11.0

        VCCO + 0.60                           46.6                  0.60                   4.77
        VCCO + 0.65                                                                         2.10
        VCCO + 0.70                           21.2                  0.65                   0.94
        VCCO + 0.75                                                                         0.43
        VCCO + 0.80                           9.75                  0.70                   0.20
        VCCO + 0.85                                                                         0.09
        VCCO + 0.90                           4.55                  0.75                   0.04
        VCCO + 0.95                                                                         0.02
                                              2.15                  0.80

                                              1.02                  0.85

                                              0.49                  0.90

                                              0.24                  0.95

Notes:
1. A total of 200 mA per bank should not be exceeded.
2. The peak voltage of the overshoot or undershoot, and the duration above VCCO+ 0.20V or below GND 0.20V, must not exceed the values

      in this table.

2

Table 5: Typical Quiescent Supply Current

Symbol                       Description                  Device               Speed Grade        Units

                                                    XC7Z010                -3  -2           -1     mA
                                                    XC7Z015                                        mA
                                                    XC7Z020         122        122          122    mA
                                                    XA7Z010                                        mA
                                                    XA7Z020         122        122          122    mA
                                                    XQ7Z020                                        mA
ICCPINTQ PS quiescent VCCPINT supply current        XC7Z010         122        122          122    mA
                                                    XC7Z015                                        mA
                                                    XC7Z020         N/A        N/A          122    mA
                                                    XA7Z010                                        mA
                                                    XA7Z020         N/A        N/A          122    mA
                                                    XQ7Z020                                        mA
                                                    XC7Z010         N/A        122          122    mA
                                                    XC7Z015                                        mA
                                                    XC7Z020         13         13           13     mA
                                                    XA7Z010                                        mA
                                                    XA7Z020         13         13           13     mA
                                                    XQ7Z020                                        mA
ICCPAUXQ PS quiescent VCCPAUX supply current                        13         13           13

                                                                    N/A        N/A          13

                                                                    N/A        N/A          13

                                                                    N/A        13           13

                                                                           4   4            4

                                                                           4   4            4

ICCDDRQ PS quiescent VCCO_DDR supply current                               4   4            4

                                                                    N/A        N/A          4

                                                                    N/A        N/A          4

                                                                    N/A        4            4

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         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 5: Typical Quiescent Supply Current (Cont'd)

Symbol                       Description                  Device       Speed Grade      Units

                                                    XC7Z010       -3   -2           -1   mA
                                                    XC7Z015                              mA
                                                    XC7Z020       34   34           34   mA
                                                    XA7Z010                              mA
                                                    XA7Z020       77   77           77   mA
                                                    XQ7Z020                              mA
ICCINTQ  PL quiescent VCCINT supply current         XC7Z010       78   78           78   mA
                                                    XC7Z015                              mA
                                                    XC7Z020       N/A  N/A          34   mA
                                                    XA7Z010                              mA
                                                    XA7Z020       N/A  N/A          78   mA
                                                    XQ7Z020                              mA
                                                    XC7Z010       N/A  78           78   mA
                                                    XC7Z015                              mA
                                                    XC7Z020       18   18           18   mA
                                                    XA7Z010                              mA
                                                    XA7Z020       35   35           35   mA
                                                    XQ7Z020                              mA
ICCAUXQ PL quiescent VCCAUX supply current          XC7Z010       38   38           38   mA
                                                    XC7Z015                              mA
                                                    XC7Z020       N/A  N/A          18   mA
                                                    XA7Z010                              mA
                                                    XA7Z020       N/A  N/A          38   mA
                                                    XQ7Z020                              mA
                                                                  N/A  38           38

                                                                  3    3            3

                                                                  3    3            3

ICCOQ    PL quiescent VCCO supply current                         3    3            3

                                                                  N/A  N/A          3

                                                                  N/A  N/A          3

                                                                  N/A  3            3

                                                                  3    3            3

                                                                  4    4            4

ICCBRAMQ PL quiescent VCCBRAM supply current                      6    6            6

                                                                  N/A  N/A          3

                                                                  N/A  N/A          6

                                                                  N/A  6            6

Notes:

1. Typical values are specified at nominal voltage, 85C junction temperatures (Tj) with single-ended SelectIOTM resources.
2. Typical values are for blank configured devices with no output current loads, no active input pull-up resistors, all I/O pins are 3-state and

      floating.

3. The Xilinx Power Estimator (XPE) spreadsheet tool (download at http://www.xilinx.com/power) estimates operating current. When the
      required power-on current exceeds the estimated operating current, XPE can display the power-on current.

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PS Power-On/Off Power Supply Sequencing

The recommended power-on sequence is VCCPINT, VCCPAUX, and VCCPLL together, then the PS VCCO supplies (VCCO_MIO0,
VCCO_MIO1, and VCCO_DDR) to achieve minimum current draw and ensure that the I/Os are 3-stated at power-on. The
recommended power-off sequence is the reverse of the power-on sequence. If VCCPAUX, VCCPLL, and the PS VCCO supplies
(VCCO_MIO0, VCCO_MIO1, and VCCO_DDR) have the same recommended voltage levels, then they can be powered by the
same supply and ramped simultaneously. Xilinx recommends powering VCCPLL with the same supply as VCCPAUX, with an
optional ferrite bead filter.

For VCCO_MIO0 and VCCO_MIO1 voltages of 3.3V:

The voltage difference between VCCO_MIO0 /VCCO_MIO1 and VCCPAUX must not exceed 2.625V for longer than
     TVCCO2VCCAUX for each power-on/off cycle to maintain device reliability levels.

The TVCCO2VCCAUX time can be allocated in any percentage between the power-on and power-off ramps.

PL Power-On/Off Power Supply Sequencing

The recommended power-on sequence for the PL is VCCINT, VCCBRAM, VCCAUX, and VCCO to achieve minimum current draw
and ensure that the I/Os are 3-stated at power-on. The recommended power-off sequence is the reverse of the power-on
sequence. If VCCINT and VCCBRAM have the same recommended voltage levels then both can be powered by the same
supply and ramped simultaneously. If VCCAUX and VCCO have the same recommended voltage levels then both can be
powered by the same supply and ramped simultaneously.

For VCCO voltages of 3.3V in HR I/O banks and configuration bank 0:

The voltage difference between VCCO and VCCAUX must not exceed 2.625V for longer than TVCCO2VCCAUX for each
     power-on/off cycle to maintain device reliability levels.

The TVCCO2VCCAUX time can be allocated in any percentage between the power-on and power-off ramps.

GTP Transceivers (XC7Z015 Only)

The recommended power-on sequence to achieve minimum current draw for the GTP transceivers (XC7Z015 only) is
VCCINT, VMGTAVCC, VMGTAVTT OR VMGTAVCC, VCCINT, VMGTAVTT. Both VMGTAVCC and VCCINT can be ramped simultaneously.
The recommended power-off sequence is the reverse of the power-on sequence to achieve minimum current draw.

If these recommended sequences are not met, current drawn from VMGTAVTT can be higher than specifications during
power-up and power-down.

When VMGTAVTT is powered before VMGTAVCC and VMGTAVTT VMGTAVCC > 150 mV and VMGTAVCC < 0.7V, the
     VMGTAVTT current draw can increase by 460 mA per transceiver during VMGTAVCC ramp up. The duration of the current
     draw can be up to 0.3 x TMGTAVCC (ramp time from GND to 90% of VMGTAVCC). The reverse is true for power-down.

When VMGTAVTT is powered before VCCINT and VMGTAVTT VCCINT > 150 mV and VCCINT < 0.7V, the VMGTAVTT current
     draw can increase by 50 mA per transceiver during VCCINT ramp up. The duration of the current draw can be up to
     0.3 x TVCCINT (ramp time from GND to 90% of VCCINT). The reverse is true for power-down.

PS--PL Power Sequencing

The PS and PL power supplies are fully independent. PS power supplies (VCCPINT, VCCPAUX, VCCPLL, VCCO_DDR,
VCCO_MIO0, and VCCO_MIO1) can be powered before or after the PL power supplies (VCCINT, VCCBRAM, VCCAUX, VCCO,
VMGTAVCC, VMGTAVTT, and VCCADC). The PS and PL power regions are isolated to prevent damage.

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Product Specification
                                                            7
          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Power Supply Requirements

Table 6 shows the minimum current, in addition to ICCQ, that is required by Zynq-7000 devices for proper power-on and
configuration. If the current minimums shown in Table 5 and Table 6 are met, the device powers on after all four PL supplies

have passed through their power-on reset threshold voltages. The Zynq-7000 device must not be configured until after

VCCINT is applied. Once initialized and configured, use the Xilinx Power Estimator (XPE) spreadsheet tool (download at
www.xilinx.com/power) to estimate current drain on these supplies.

Table 6: Power-On Current for Zynq-7000 Devices

  Device  ICCPINTMIN ICCPAUXMIN       ICCDDRMIN          ICCINTMIN      ICCAUXMIN   ICCOMIN        ICCBRAMMIN Units
                                                        ICCINTQ +40    ICCAUXQ +60
XC7Z010   ICCPINTQ +70  ICCPAUXQ +40  ICCDDRQ + 100 mA                              ICCOQ + 90 mA  ICCBRAMQ +40    mA
XA7Z010                                     per bank                                    per bank

XC7Z015   ICCPINTQ +70  ICCPAUXQ +40  ICCDDRQ + 100 mA  ICCINTQ +130   ICCAUXQ +60  ICCOQ + 90 mA  ICCBRAMQ +40    mA
                                            per bank                                    per bank

XC7Z020   ICCPINTQ +70  ICCPAUXQ +40  ICCDDRQ + 100 mA  ICCINTQ +70    ICCAUXQ +60  ICCOQ + 90 mA  ICCBRAMQ +40    mA
XA7Z020                                     per bank                                    per bank
XQ7Z020

Table 7: Power Supply Ramp Time

Symbol                                Description                                   Conditions     Min             Max Units
                                                                                                                    50 ms
TVCCPINT      Ramp time from GND to 90% of VCCPINT                                                 0.2              50 ms
TVCCPAUX      Ramp time from GND to 90% of VCCPAUX                                                                  50 ms
TVCCO_DDR     Ramp time from GND to 90% of VCCO_DDR                                                0.2              50 ms
TVCCO_MIO     Ramp time from GND to 90% of VCCO_MIO                                                                 50 ms
TVCCINT       Ramp time from GND to 90% of VCCINT                                                  0.2              50 ms
TVCCO         Ramp time from GND to 90% of VCCO                                                                     50 ms
TVCCAUX       Ramp time from GND to 90% of VCCAUX                                                  0.2              50 ms
TVCCBRAM      Ramp time from GND to 90% of VCCBRAM                                                                 300
                                                                                                   0.2             500 ms
TVCCO2VCCAUX  Allowed time per power cycle for VCCO VCCAUX > 2.625V                                              800
              and VCCO_MIO VCCPAUX > 2.625V                                                      0.2              50 ms
TMGTAVCC                                                                                                            50 ms
TMGTAVTT      Ramp time from GND to 90% of VMGTAVCC                                                0.2
              Ramp time from GND to 90% of VMGTAVTT
                                                                                                   0.2

                                                                       Tj = 125C(1)               

                                                                       Tj = 100C(1)               

                                                                                    Tj = 85C(1)   

                                                                                                   0.2

                                                                                                   0.2

Notes:
1. Based on 240,000 power cycles with nominal VCCO of 3.3V or 36,500 power cycles with worst case VCCO of 3.465V.

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DC Input and Output Levels

Values for VIL and VIH are recommended input voltages. Values for IOL and IOH are guaranteed over the recommended
operating conditions at the VOL and VOH test points. Only selected standards are tested. These are chosen to ensure that
all standards meet their specifications. The selected standards are tested at a minimum VCCO with the respective VOL and
VOH voltage levels shown. Other standards are sample tested.

PS I/O Levels

Table 8: PS DC Input and Output Levels(1)

Bank      I/O   V, Min       VIL                 V, Min  VIH                       VOL               VOH          IOL IOH
      Standard                 V, Max                           V, Max            V, Max            V, Min        mA mA

MIO LVCMOS18    0.300 35% VCCO_MIO 65% VCCO_MIO VCCO_MIO + 0.300                 0.450   VCCO_MIO 0.450 8 8
MIO LVCMOS25
MIO LVCMOS33    0.300 0.700                     1.700   VCCO_MIO + 0.300         0.400   VCCO_MIO 0.400 8 8
MIO HSTL_I_18
DDR SSTL18_I    0.300 0.800                     2.000             3.450          0.400   VCCO_MIO 0.400 8 8
DDR SSTL15
DDR SSTL135     0.300 VPREF 0.100 VPREF + 0.100 VCCO_MIO + 0.300               0.400   VCCO_MIO 0.400 8 8
DDR HSUL_12
                0.300 VPREF 0.125 VPREF + 0.125 VCCO_DDR + 0.300 VCCO_DDR/2 0.470 VCCO_DDR/2 + 0.470 8 8

                0.300 VPREF 0.100 VPREF + 0.100 VCCO_DDR + 0.300 VCCO_DDR/2 0.175 VCCO_DDR/2 + 0.175 13.0 13.0

                0.300 VPREF 0.090 VPREF + 0.090 VCCO_DDR + 0.300 VCCO_DDR/2 0.150 VCCO_DDR/2 + 0.150 13.0 13.0

                0.300 VPREF 0.130 VPREF + 0.130 VCCO_DDR + 0.300 20% VCCO_DDR                  80% VCCO_DDR 0.1 0.1

Notes:
1. Tested according to relevant specifications.

Table 9: PS Complementary Differential DC Input and Output Levels

Bank I/O Standard            VICM(1)                    VID(2)            VOL(3)          VOH(4)            IOL   IOH
                                                                          V, Max          V, Min
                   V, Min V,Typ V, Max V,Min V, Max                                                 mA, Max mA, Min

DDR DIFF_HSUL_12   0.300     0.600     0.850     0.100            20% VCCO               80% VCCO  0.100         0.100
DDR DIFF_SSTL135   0.300     0.675     1.000     0.100                                                            13.0
DDR DIFF_SSTL15    0.300     0.750     1.125     0.100          (VCCO_DDR/2) 0.150 (VCCO_DDR/2) + 0.150 13.0  13.0
DDR DIFF_SSTL18_I  0.300     0.900     1.425     0.100                                                            8.00
                                                                (VCCO_DDR/2) 0.175 (VCCO_DDR/2) + 0.175 13.0

                                                                (VCCO_DDR/2) 0.470 (VCCO_DDR/2) + 0.470 8.00

Notes:

1. VICM is the input common mode voltage.
2. VID is the input differential voltage (QQ).
3. VOL is the single-ended low-output voltage.
4. VOH is the single-ended high-output voltage.

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PL I/O Levels

Table 10: SelectIO DC Input and Output Levels(1)(2)

I/O Standard                  VIL                        VIH                         VOL      VOH                    IOL       IOH
                                  V, Max                                            V, Max                                     mA
               V, Min                            V, Min         V, Max                        V, Min                 mA      8.00
                                                                                                                             8.00
HSTL_I         0.300         VREF 0.100       VREF + 0.100  VCCO + 0.300            0.400  VCCO 0.400            8.00   16.00
HSTL_I_18      0.300         VREF 0.100       VREF + 0.100  VCCO + 0.300            0.400  VCCO 0.400            8.00   16.00
HSTL_II        0.300         VREF 0.100       VREF + 0.100  VCCO + 0.300            0.400  VCCO 0.400           16.00   0.10
HSTL_II_18     0.300         VREF 0.100       VREF + 0.100  VCCO + 0.300            0.400  VCCO 0.400           16.00   Note 3
HSUL_12        0.300         VREF 0.130       VREF + 0.130  VCCO + 0.300         20% VCCO                          0.10   Note 4
LVCMOS12       0.300                                          VCCO + 0.300            0.400    80% VCCO             Note 3  Note 5
LVCMOS15       0.300          35% VCCO           65% VCCO     VCCO + 0.300         25% VCCO  VCCO 0.400           Note 4  Note 4
LVCMOS18       0.300          35% VCCO           65% VCCO     VCCO + 0.300            0.450                         Note 5  Note 4
LVCMOS25       0.300          35% VCCO           65% VCCO     VCCO + 0.300            0.400    75% VCCO             Note 4  Note 5
LVCMOS33       0.300                                                                  0.400  VCCO 0.450           Note 4  0.10
LVTTL          0.300               0.7               1.700         3.450              0.400  VCCO 0.400           Note 5  0.50
                                    0.8               2.000                                   VCCO 0.400                   13.00
                                    0.8               2.000         3.450                                                    8.90
                                                                                                   2.400                     13.00
                                                                                                                             8.90
MOBILE_DDR     0.300          20% VCCO           80% VCCO     VCCO + 0.300 10% VCCO          90% VCCO               0.10    8.00
PCI33_3        0.400          30% VCCO           50% VCCO                                                           1.50    13.40
SSTL135        0.300         VREF 0.090       VREF + 0.090  VCCO + 0.500 10% VCCO          90% VCCO               13.00
SSTL135_R      0.300         VREF 0.090       VREF + 0.090                                                        8.90
SSTL15         0.300         VREF 0.100       VREF + 0.100  VCCO + 0.300 VCCO/2 0.150 VCCO/2 + 0.150            13.00
SSTL15_R       0.300         VREF 0.100       VREF + 0.100                                                        8.90
SSTL18_I       0.300         VREF 0.125       VREF + 0.125  VCCO + 0.300 VCCO/2 0.150 VCCO/2 + 0.150            8.00
SSTL18_II      0.300         VREF 0.125       VREF + 0.125                                                        13.40
                                                               VCCO + 0.300 VCCO/2 0.175 VCCO/2 + 0.175

                                                               VCCO + 0.300 VCCO/2 0.175 VCCO/2 + 0.175

                                                               VCCO + 0.300 VCCO/2 0.470 VCCO/2 + 0.470

                                                               VCCO + 0.300 VCCO/2 0.600 VCCO/2 + 0.600

Notes:

1. Tested according to relevant specifications.
2. 3.3V and 2.5V standards are only supported in 3.3V I/O banks.
3. Supported drive strengths of 4, 8, or 12 mA in HR I/O banks.
4. Supported drive strengths of 4, 8, 12, or 16 mA in HR I/O banks.
5. Supported drive strengths of 4, 8, 12, 16, or 24 mA in HR I/O banks.
6. For detailed interface specific DC voltage levels, see the 7 Series FPGAs SelectIO Resources User Guide (UG471).

Table 11: Differential SelectIO DC Input and Output Levels

I/O Standard         VICM(1)                     VID(2)                             VOCM(3)                      VOD(4)
                                                                                     V, Typ           V, Min V, Typ V, Max
              V, Min V, Typ V, Max V, Min V, Typ V, Max         V, Min                        V, Max

BLVDS_25      0.300 1.200 1.425 0.100                                            1.250                           Note 5

MINI_LVDS_25 0.300   1.200    VCCAUX      0.200  0.400   0.600               1.000  1.200     1.400   0.300 0.450 0.600
                     0.900    VCCAUX      0.100  0.250   0.400               0.500  0.950     1.400   0.100 0.250 0.400
PPDS_25       0.200  0.900     1.500      0.100  0.350   0.600               1.000  1.200     1.400   0.100 0.350 0.600

RSDS_25       0.300

TMDS_33       2.700 2.965 3.230 0.150 0.675 1.200 VCCO0.405 VCCO0.300 VCCO0.190 0.400 0.600 0.800

Notes:

1. VICM is the input common mode voltage.
2. VID is the input differential voltage (QQ).
3. VOCM is the output common mode voltage.
4. VOD is the output differential voltage (QQ).
5. VOD for BLVDS will vary significantly depending on topology and loading.

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Product Specification
                                                                                                                             10
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 12: Complementary Differential SelectIO DC Input and Output Levels

I/O Standard                 VICM(1)             VID(2)  VOL(3)           VOH(4)                IOL        IOH
                                                         V, Max           V, Min            mA, Max     mA, Min
                V, Min V,Typ V, Max V,Min V, Max
                                                                                               8.00       8.00
DIFF_HSTL_I     0.300 0.750 1.125 0.100                 0.400           VCCO0.400            8.00       8.00
                                                                                              16.00      16.00
DIFF_HSTL_I_18 0.300 0.900 1.425 0.100                  0.400           VCCO0.400           16.00      16.00
                                                                                              0.100      0.100
DIFF_HSTL_II    0.300 0.750 1.125 0.100                 0.400           VCCO0.400           0.100      0.100
                                                                                               13.0       13.0
DIFF_HSTL_II_18 0.300 0.900 1.425 0.100                 0.400           VCCO0.400             8.9        8.9
                                                                                               13.0       13.0
DIFF_HSUL_12    0.300 0.600 0.850 0.100                 20% VCCO        80% VCCO               8.9        8.9
                                                                                               8.00       8.00
DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100                 10% VCCO        90% VCCO              13.4       13.4

DIFF_SSTL135    0.300 0.675 1.000 0.100 (VCCO/2) 0.150 (VCCO/2) + 0.150

DIFF_SSTL135_R 0.300 0.675 1.000 0.100 (VCCO/2) 0.150 (VCCO/2) + 0.150

DIFF_SSTL15     0.300 0.750 1.125 0.100 (VCCO/2) 0.175 (VCCO/2) + 0.175

DIFF_SSTL15_R   0.300 0.750 1.125 0.100 (VCCO/2) 0.175 (VCCO/2) + 0.175

DIFF_SSTL18_I   0.300 0.900 1.425 0.100 (VCCO/2) 0.470 (VCCO/2) + 0.470

DIFF_SSTL18_II  0.300 0.900 1.425 0.100 (VCCO/2) 0.600 (VCCO/2) + 0.600

Notes:

1. VICM is the input common mode voltage.
2. VID is the input differential voltage (QQ).
3. VOL is the single-ended low-output voltage.
4. VOH is the single-ended high-output voltage.

LVDS DC Specifications (LVDS_25)

Table 13: LVDS_25 DC Specifications(1)

Symbol          DC Parameter                             Conditions                  Min Typ Max Units

VCCO    Supply voltage                                                               2.375 2.5 2.625        V
VOH
VOL     Output High voltage for Q and Q          RT = 100  across Q and Q signals                  1.675  V
                                                 RT = 100  across Q and Q signals
VODIFF  Output Low voltage for Q and Q                                               0.700                V
                                                 RT = 100  across Q and Q signals
        Differential output voltage:                                                 247    350      600    mV
        (Q Q), Q = High
        (Q Q), Q = High

VOCM    Output common-mode voltage               RT = 100  across Q and Q signals    1.00 1.25 1.425        V
VIDIFF
        Differential input voltage:                                                  100    350      600    mV
        (Q Q), Q = High
        (Q Q), Q = High

VICM    Input common-mode voltage                                                    0.3    1.2 1.425       V

Notes:
1. Differential inputs for LVDS_25 can be placed in banks with VCCO levels that are different from the required level for outputs. Consult the

      7 Series FPGAs SelectIO Resources User Guide (UG471) for more information.

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         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

AC Switching Characteristics

All values represented in this data sheet are based on the speed specifications in the ISE Design Suite 14.7 and Vivado
Design Suite 2013.4 as outlined in Table 14.

Table 14: Zynq-7000 All Programmable SoC Speed Specification Version By Device

ISE 14.7  Vivado 2013.4                                     Device

1.08                         1.09  XC7Z010 and XC7Z020

N/A                          1.09  XC7Z015

1.06                         1.07  XA7Z010 and XA7Z020

1.06                         1.07  XQ7Z020

Switching characteristics are specified on a per-speed-grade basis and can be designated as Advance, Preliminary, or
Production. Each designation is defined as follows:

Advance Product Specification

These specifications are based on simulations only and are typically available soon after device design specifications are
frozen. Although speed grades with this designation are considered relatively stable and conservative, some
under-reporting might still occur.

Preliminary Product Specification

These specifications are based on complete ES (engineering sample) silicon characterization. Devices and speed grades
with this designation are intended to give a better indication of the expected performance of production silicon. The
probability of under-reporting delays is greatly reduced as compared to Advance data.

Production Product Specification

These specifications are released once enough production silicon of a particular device family member has been
characterized to provide full correlation between specifications and devices over numerous production lots. There is no
under-reporting of delays, and customers receive formal notification of any subsequent changes. Typically, the slowest
speed grades transition to Production before faster speed grades.

Testing of AC Switching Characteristics

Internal timing parameters are derived from measuring internal test patterns. All AC switching characteristics are
representative of worst-case supply voltage and junction temperature conditions.

For more specific, more precise, and worst-case guaranteed data, use the values reported by the static timing analyzer and
back-annotate to the simulation net list. Unless otherwise noted, values apply to all Zynq-7000 devices.

Speed Grade Designations

Since individual family members are produced at different times, the migration from one category to another depends
completely on the status of the fabrication process for each device. Table 15 correlates the current status of each Zynq-7000
device on a per speed grade basis.

Table 15: Zynq-7000 Device Speed Grade Designations

          Device                            Advance         Speed Grade Designations       Production
                                                                     Preliminary      -3E, -2E, -2I, -1C, -1I
                                                                                      -3E, -2E, -2I, -1C, -1I
XC7Z010                                                                               -3E, -2E, -2I, -1C, -1I
XC7Z015
XC7Z020                                                                                       -1I, -1Q
XA7Z010

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         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 15: Zynq-7000 Device Speed Grade Designations (Cont'd)

         Device                                       Advance                    Speed Grade Designations         Production
                                                                                          Preliminary                -1I, -1Q

XA7Z020                                                                                                           -2I, -1I, -1Q

XQ7Z020

Production Silicon and Software Status

In some cases, a particular family member (and speed grade) is released to production before a speed specification is
released with the correct label (Advance, Preliminary, Production). Any labeling discrepancies are corrected in subsequent
speed specification releases.

Table 16 lists the production released Zynq-7000 device, speed grade, and the minimum corresponding supported speed
specification version and software revisions. The software and speed specifications listed are the minimum releases
required for production. All subsequent releases of software and speed specifications are valid.

Table 16: Zynq-7000 Device Production Software and Speed Specification Release

Device                                                Speed Grade Designations

                      -3E                   -2E       -2I                        -1C       -1I                           -1Q

XC7Z010 ISE tools 14.5 v1.06 and                      ISE tools 14.4 and the 14.4 device pack v1.05                      N/A
                 Vivado tools 2013.1 v1.06

XC7Z015                                          Vivado tools 2013.4 v1.09                                               N/A

XC7Z020 ISE tools 14.5 v1.06 and                      ISE tools 14.4 and the 14.4 device pack v1.05                      N/A
                 Vivado tools 2013.1 v1.06

XA7Z010                                          N/A                                  ISE tools 14.5 v1.04 and ISE tools 14.6 v1.05 and
                                                                                      Vivado tools 2013.1 v1.04 Vivado tools 2013.2 v1.05

XA7Z020                                          N/A                                  ISE tools 14.5 v1.04 and ISE tools 14.6 v1.05 and
                                                                                      Vivado tools 2013.1 v1.04 Vivado tools 2013.2 v1.05

XQ7Z020                      N/A                      ISE tools 14.6 v1.05 and   N/A  ISE tools 14.6 v1.05 and ISE tools 14.7 v1.06 and
                                                      Vivado tools 2013.2 v1.05       Vivado tools 2013.2 v1.05 Vivado tools 2013.3 v1.06

PS Performance Characteristics

For further design requirement details, refer to the Zynq-7000 All Programmable SoC Technical Reference Manual (UG585).

Table 17: CPU Clock Domains Performance

          Symbol      Clock Ratio                     Description                                    Speed Grade                 Units

FCPU_6X4X_621_MAX(1)                                                                  -3             -2 -1C/-1I -1Q              MHz
FCPU_3X2X_621_MAX                                                                                                                MHz
FCPU_2X_621_MAX                             Maximum CPU clock frequency               866            766   667    667            MHz
FCPU_1X_621_MAX                             Maximum CPU_3X clock frequency                                                       MHz
FCPU_6X4X_421_MAX(1)         6:2:1          Maximum CPU_2X clock frequency            433            383   333    333            MHz
FCPU_3X2X_421_MAX            4:2:1          Maximum CPU_1X clock frequency                                                       MHz
FCPU_2X_421_MAX                             Maximum CPU clock frequency               288            255   222    222            MHz
FCPU_1X_421_MAX                             Maximum CPU_3X clock frequency                                                       MHz
                                            Maximum CPU_2X clock frequency            144            127   111    111
                                            Maximum CPU_1X clock frequency
                                                                                      710            600   533    533

                                                                                      355            300   267    267

                                                                                      355            300   267    267

                                                                                      178            150   133    133

Notes:
1. The maximum frequency during BootROM execution is 500 MHz across all speed specifications.

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             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 18: PS DDR Clock Domains Performance(1)

Symbol                                 Description                                               Speed Grade          Units

                                                                                      -3         -2 -1C/-1I     -1Q   Mb/s
                                                                                     1066                       1066  Mb/s
FDDR3_MAX      Maximum DDR3 interface performance                                    1066        1066 1066      1066  Mb/s
FDDR3L_MAX     Maximum DDR3L interface performance                                   800                        800   Mb/s
FDDR2_MAX      Maximum DDR2 interface performance                                    800         1066 1066      800   MHz
FLPDDR2_MAX    Maximum LPDDR2 interface performance                                  444                        355
FDDRCLK_2XMAX  Maximum DDR_2X clock frequency                                                    800       800

                                                                                                 800       800

                                                                                                 408       355

Notes:
1. All performance numbers apply to both internal and external VREF configurations.

Table 19: PS-PL Interface Performance

Symbol                                       Description                                              Min       Max Units

FEMIOGEMCLK    EMIO gigabit Ethernet controller maximum frequency                                              125   MHz
FEMIOSDCLK     EMIO SD controller maximum frequency
FEMIOSPICLK    EMIO SPI controller maximum frequency                                                           25    MHz
FEMIOJTAGCLK   EMIO JTAG controller maximum frequency
FEMIOTRACECLK  EMIO trace controller maximum frequency                                                         25    MHz
FFTMCLK        Fabric trace monitor maximum frequency
FEMIODMACLK    DMA maximum frequency                                                                           20    MHz
FAXI_MAX       Maximum AXI interface performance
                                                                                                               125   MHz

                                                                                                               125   MHz

                                                                                                               100   MHz

                                                                                                               250   MHz

PS Switching Characteristics

Clocks

Table 20: System Reference Clock Input Requirements

Symbol                                 Description                                   Min              Typ       Max Units

TJTPSCLK       PS_CLK RMS clock jitter tolerance                                                              0.5  %
TDCPSCLK       PS_CLK duty cycle
TRFPSCLK       PS_CLK rise and fall time                                                   40                  60    %
FPSCLK         PS_CLK frequency
                                                                                                     4              ns

                                                                                           30                  60    MHz

Table 21: PS PLL Switching Characteristics

Symbol                       Description                                                   Speed Grade                Units

                                                                     -3                    -2         -1C/-1I   -1Q     s
                                                                     60                                          60   MHz
TLOCK_PSPLL    PLL maximum lock time                                2000                   60         60        1600  MHz
FPSPLL_MAX     PLL maximum output frequency                         780                                         780
FPSPLL_MIN     PLL minimum output frequency                                                1800       1600

                                                                                           780        780

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                                                                                                                           14
              Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Resets

Table 22: PS Reset Requirements

      Symbol                             Description                 Min             Typ  Max            Units
TPSPOR        Required PS_POR_B assertion time(1)
TPSRST        Required PS_SRST_B assertion time                      100                               s

                                                                     3                         PS_CLK Clock Cycles

Notes:
1. PS_POR_B needs to be asserted low until PS supply voltages reach minimum levels.

PS Configuration

Table 23: Processor Configuration Access Port Switching Characteristics

Symbol                           Description                         Min             Typ  Max            Units
                                                                                                         MHz
FPCAPCK       Maximum processor configuration access port (PCAP)                        100
              frequency

DDR Memory Interfaces

Table 24: DDR3 Interface Switching Characteristics (1066 Mb/s)(1)

Symbol                                 Description                                        Min    Max Units

TDQVALID      Input data valid window                                                     450                  ps
TDQDS(2)      Output DQ to DQS skew
TDQDH(3)      Output DQS to DQ skew                                                       131                  ps

                                                                                          288                  ps

TDQSS         Output clock to DQS skew                                                    0.11  0.09           TCK
TCACK(4)      Command/address output setup time with respect to CLK                        532
TCKCA(5)      Command/address output hold time with respect to CLK                         637                 ps

                                                                                                               ps

Notes:

1. Recommended VCCO_DDR = 1.5V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses

      VIL(AC) to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

Table 25: DDR3 Interface Switching Characteristics (800 Mb/s)(1)

Symbol                                 Description                                         Min   Max            Units
                                                                                           500                   ps
TDQVALID      Input data valid window                                                      232                   ps
TDQDS(2)      Output DQ to DQS skew                                                        401                   ps
TDQDH(3)      Output DQS to DQ skew                                                       0.10                  TCK
                                                                                           722   0.06             ps
TDQSS         Output clock to DQS skew                                                            
TCACK(4)      Command/address output setup time with respect to CLK

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                                                                                                                    15
          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 25: DDR3 Interface Switching Characteristics (800 Mb/s)(1) (Cont'd)

Symbol                       Description                                   Min    Max Units

TCKCA(5)  Command/address output hold time with respect to CLK             882           ps

Notes:

1. Recommended VCCO_DDR = 1.5V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses

      VIL(AC) to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

Table 26: DDR3L Interface Switching Characteristics (1066Mb/s)(1)

Symbol                       Description                                   Min    Max Units

TDQVALID  Input data valid window                                           450          ps
TDQDS(2)  Output DQ to DQS skew                                             189
TDQDH(3)  Output DQS to DQ skew                                             267          ps
TDQSS     Output clock to DQS skew                                         0.13
TCACK(4)  Command/address output setup time with respect to CLK             410          ps
TCKCA(5)  Command/address output hold time with respect to CLK              629
                                                                                  0.04    TCK

                                                                                         ps

                                                                                         ps

Notes:

1. Recommended VCCO_DDR = 1.35V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses VIL(AC)

      to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

Table 27: DDR3L Interface Switching Characteristics (800 Mb/s)(1)

Symbol                       Description                                   Min    Max Units

TDQVALID  Input data valid window                                           500          ps
TDQDS(2)  Output DQ to DQS skew                                             321
TDQDH(3)  Output DQS to DQ skew                                             380          ps
TDQSS     Output clock to DQS skew                                         0.12
TCACK(4)  Command/address output setup time with respect to CLK             636          ps
TCKCA(5)  Command/address output hold time with respect to CLK              853
                                                                                  0.04    TCK

                                                                                         ps

                                                                                         ps

Notes:

1. Recommended VCCO_DDR = 1.35V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses

      VIL(AC) to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

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                                                                                              16
          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 28: LPDDR2 Interface Switching Characteristics (800 Mb/s)(1)

Symbol                             Description                      Min   Max Units

TDQVALID  Input data valid window                                   500           ps
TDQDS(2)  Output DQ to DQS skew
TDQDH(3)  Output DQS to DQ skew                                     196           ps

                                                                    328           ps

TDQSS     Output clock to DQS skew                                  0.90  1.06     TCK
TCACK(4)  Command/address output setup time with respect to CLK     202
TCKCA(5)  Command/address output hold time with respect to CLK      353           ps

                                                                                  ps

Notes:

1. Recommended VCCO_DDR = 1.2V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses VIL(AC)

      to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

Table 29: LPDDR2 Interface Switching Characteristics (400 Mb/s)(1)

Symbol                             Description                      Min   Max Units

TDQVALID  Input data valid window                                   500           ps
TDQDS(2)  Output DQ to DQS skew
TDQDH(3)  Output DQS to DQ skew                                     664           ps
TDQSS     Output clock to DQS skew
TCACK(4)  Command/address output setup time with respect to CLK     766           ps
TCKCA(5)  Command/address output hold time with respect to CLK
                                                                    0.90  1.06     TCK
                                                                    731
                                                                                  ps

                                                                    907           ps

Notes:

1. Recommended VCCO_DDR = 1.2V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses VIL(AC)

      to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

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                                                                                       17
          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 30: DDR2 Interface Switching Characteristics (800 Mb/s)(1)

Symbol                             Description                    Min    Max Units

TDQVALID  Input data valid window                                 500           ps
TDQDS(2)  Output DQ to DQS skew
TDQDH(3)  Output DQS to DQ skew                                   147           ps

                                                                  376           ps

TDQSS     Output clock to DQS skew                                0.07  0.08    TCK
TCACK(4)  Command/address output setup time with respect to CLK    732
TCKCA(5)  Command/address output hold time with respect to CLK     938          ps

                                                                                ps

Notes:

1. Recommended VCCO_DDR = 1.8V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses

      VIL(AC) to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

Table 31: DDR2 Interface Switching Characteristics (400 Mb/s)(1)

Symbol                             Description                    Min    Max Units

TDQVALID  Input data valid window                                  500          ps
TDQDS(2)  Output DQ to DQS skew                                    385
TDQDH(3)  Output DQS to DQ skew                                    662          ps
TDQSS     Output clock to DQS skew                                0.11
TCACK(4)  Command/address output setup time with respect to CLK   1760          ps
TCKCA(5)  Command/address output hold time with respect to CLK    1739
                                                                         0.06    TCK

                                                                                ps

                                                                                ps

Notes:

1. Recommended VCCO_DDR = 1.8V 5%.
2. Measurement is taken from either the rising edge of DQ that crosses VIH(AC) or the falling edge of DQ that crosses VIL(AC) to VREF of DQS.
3. Measurement is taken from either the rising edge of DQ that crosses VIL(DC) or the falling edge of DQ that crosses VIH(DC) to VREF of DQS.
4. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIH(AC) or the falling edge of CMD/ADDR that crosses

      VIL(AC) to VREF of CLK.
5. Measurement is taken from either the rising edge of CMD/ADDR that crosses VIL(DC) or the falling edge of CMD/ADDR that crosses

      VIH(DC) to VREF of CLK.

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                                                                                     18
                         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

X-Ref Target - Figure 1

                                 CLK  TCACK                   TCKCA                           NOP           NOP        NOP
                                 CLK               Write                NOP

                         Command                              TCKCA

                           Address    TCACK
                                                 Bank, Col n

                                                                                       TDQSS

                         DQS

                         DQS                                                                 TDQDH                     TDQDH
                           DQ
                                                                                       TDQDS                TDQDS

                                                                                                    D0  D1  D2     D3

                                                                                                                       DS187_01_012213

                                                              Figure 1: DDR Output Timing Diagram

X-Ref Target - Figure 2

                         CLK                                                 TDQVALID
                         CLK
                         DQS                              D0                 D1                     D2             D3

                         DQS                                                                                                      DS187_02_012213

                           DQ

                                                              Figure 2: DDR Input Timing Diagram

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                                                                                                                                                   19
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Static Memory Controller

Table 32: SMC Interface Delay Characteristics(1)(2)

Symbol                       Description                                    Min   Max Units

TNANDDOUT  NAND_IO output delay from last register to pad                   4.12  6.45                                           ns
TNANDALE   NAND_ALE output delay from last register to pad
TNANDCLE   NAND_CLE output delay from last register to pad                  5.08  6.33                                           ns
TNANDWE    NAND_WE_B output delay from last register to pad
TNANDRE    NAND_RE_B output delay from last register to pad                 4.87  6.40                                           ns
TNANDCE    NAND_CE_B output delay from last register to pad
TNANDDIN   NAND_IO setup time and input delay from pad to first register    4.69  5.89                                           ns
TNANDBUSY  NAND_BUSY setup time and input delay from pad to first register
TSRAMA     SRAM_A output delay from last register to pad                    5.12  6.44                                           ns
TSRAMDOUT  SRAM_DQ output delay from last register to pad
TSRAMCE    SRAM_CE output delay from last register to pad                   4.68  5.89                                           ns
TSRAMOE    SRAM_OE_B output delay from last register to pad
TSRAMBLS   SRAM_BLS_B output delay from last register to pad                1.48  3.09                                           ns
TSRAMWE    SRAM_WE_B output delay from last register to pad
TSRAMDIN   SRAM_DQ setup time and input delay from pad to first register    2.48  3.33                                           ns
TSRAMWAIT  SRAM_WAIT setup time and input delay from pad to first register
                                                                            3.94  5.73                                           ns

                                                                            4.66  6.45                                           ns

                                                                            4.57  5.95                                           ns

                                                                            4.79  6.13                                           ns

                                                                            5.25  6.74                                           ns

                                                                            5.12  6.48                                           ns

                                                                            1.93  3.05                                           ns

                                                                            2.26  3.15                                           ns

Notes:
1. All parameters do not include the package flight time and register controlled delays.
2. Refer to the ARM PrimeCell Static Memory Controller (PL350 series) Technical Reference Manual for more SMC timing details.

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                                                                                                                                     20
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Quad-SPI Interfaces

Table 33: Quad-SPI Interface Switching Characteristics

Symbol                       Description                   Load          Min                                                           Max            Units
                                                       Conditions
                                                                          44
Feedback Clock Enabled                                                 0.10(3)
                                                                        1.00
TDCQSPICLK1  Quad-SPI clock duty cycle                 All(1)(2)                                                                         56                %
                                                       15 pF(1)          2.00                                                           2.30               ns
TQSPICKO1    Data and slave select output delay        30 pF(2)          3.30                                                           3.80
                                                       15 pF(1)          1.30                                                                              ns
TQSPIDCK1    Input data setup time                     30 pF(2)          1.50                                                            
                                                       15 pF(1)                                                                                           ns
TQSPICKD1    Input data hold time                      30 pF(2)            1                                                                  FQSPI_REF_CLK cycle
TQSPISSCLK1  Slave select asserted to next clock edge  All(1)(2)           1                                                                  FQSPI_REF_CLK cycle
TQSPICLKSS1  Clock edge to slave select deasserted     All(1)(2)                                                                         
FQSPICLK1    Quad-SPI device clock frequency           15 pF(1)                                                                                        MHz
                                                       30 pF(2)                                                                        100(4)
                                                                          44                                                           70(4)
                                                                        0.10
Feedback Clock Disabled                                                 1.00

TDCQSPICLK2  Quad-SPI clock duty cycle                 All(1)(2)                                                                       56             %
TQSPICKO2    Data and slave select output delay        15 pF(1)
                                                       30 pF(2)                                                                        3.80           ns

                                                                                                                                       3.80           ns

TQSPIDCK2    Input data setup time(5)                  All(1)(2)       11 -F---Q-----S---P----I-_---R-1---E----F---_---C----L---K--                ns

TQSPICKD2    Input data hold time                      All(1)(2)       2-----------F----Q----S1---P----I-C----L---K----2-                           ns

TQSPISSCLK2  Slave select asserted to next clock edge  All(1)(2)       1                                                                      FQSPI_REF_CLK cycle

TQSPICLKSS2  Clock edge to slave select deasserted     All(1)(2)       1                                                                      FQSPI_REF_CLK cycle

FQSPICLK2    Quad-SPI device clock frequency           All(1)(2)                                                                      40             MHz

Feedback Clock Enabled or Disabled

FQSPI_REF_CLK Quad-SPI reference clock frequency       All(1)(2)                                                                      200            MHz

Notes:

1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads, feedback clock pin has no load. Quad-SPI single slave select
      4-bit I/O mode.

2. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 30 pF loads in 4-bit stacked I/O configuration, feedback clock pin has no
      load. Quad-SPI single slave select 4-bit I/O mode.

3. The TQSPICKO1 is an effective value. Use it to compute the available memory device input setup and hold timing budgets based on the given
      device clock-out duty-cycle limits.

4. Requires appropriate component selection/board design.
5. Use 0 ns as the input data setup time when the calculated TQSPIDCK2 value is negative.

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                                                                                                                                                             21
                         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

X-Ref Target - Figure 3

                         QSPI{1,0}_SS_B

                                                             TQSPISSCLK1                                           TQSPICLKSS1

                         QSPI_SCLK_OUT
                                    CPOL = 0

                                               TQSPISSCLK1                                             TQSPICLKSS1

                          QSPI_SCLK_OUT        TQSPICKO1                             TQSPIDCK1         TQSPICKD1
                                     CPOL = 1              OUT0                                             INn-1
                                                                          OUT1                  INn-2                        INn
                         QSPI{1,0}_IO_[3,0]
                                                                                                                                   ds187_03_022413

                                               Figure 3: Quad-SPI Interface (Feedback Clock Enabled) Timing Diagram

X-Ref Target - Figure 4

                           QSPI{1,0}_SS_B       TQSPISSCLK2                                                          TQSPICLKSS2
                                               TQSPISSCLK2                                                               TQSPICLKSS2
                         QSPI_SCLK_OUT
                                  (CPOL = 0)

                          QSPI_SCLK_OUT                                   TQSPICKO2       TQSPIDCK2           TQSPICKD2
                                   (CPOL = 1)                             OUT1                                          INn
                                                             OUT0                                      INn-1
                         QSPI{0,1}_IO_[3:0]

                                                                                                                             DS187_04_021113

                                               Figure 4: Quad-SPI Interface (Feedback Clock Disabled) Timing Diagram

DS187 (v1.12) July 14, 2014                                               www.xilinx.com                      Send Feedback
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                                                                                                                                                    22
                         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

ULPI Interfaces

Table 34: ULPI Interface Clock Receiving Mode Switching Characteristics(1)(2)

Symbol                                                       Description                  Min            Typ  Max Units

TULPIDCK                 Input setup to ULPI clock, all inputs                            3.00                        ns
TULPICKD                 Input hold to ULPI clock, all inputs
TULPICKO                 ULPI clock to output valid, all outputs                          1.00                        ns
FULPICLK                 ULPI device clock frequency
                                                                                          1.70               8.86      ns

                                                                                                        60            MHz

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads, 60 MHz device clock frequency.
2. All timing values assume an ideal external input clock. Actual design system timing budgets should account for additional external clock jitter.

X-Ref Target - Figure 5

                         USB{0,1}_ULPI_CLK

                         USB{0,1}_ULPI_DATA[7:0] (Input)     TULPIDCK     TULPICKD
                                                             TULPIDCK     TULPICKD
                                         USB{0,1}_ULPI_DIR,
                                         USB{0,1}_ULPI_NXT                      TULPICKO
                                                                                TULPICKO
                         USB{0,1}_ULPI_STP

                         USB{0,1}_ULPI_DATA[7:0] (Output)

                                                                                                              DS187_05_021013

                                                             Figure 5: ULPI Interface Timing Diagram

DS187 (v1.12) July 14, 2014                                               www.xilinx.com                 Send Feedback
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                                                                                                                               23
                         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

RGMII and MDIO Interfaces

Table 35: RGMII and MDIO Interface Switching Characteristics(1)(2)(3)

Symbol                                                Description                               Min  Typ  Max Units

TDCGETXCLK               Transmit clock duty cycle                                             45        55                                %
TGEMTXCKO                RGMII_TX_D[3:0], RGMII_TX_CTL output clock to out time              0.50
TGEMRXDCK                RGMII_RX_D[3:0], RGMII_RX_CTL input setup time                      0.80        0.50                              ns
TGEMRXCKD                RGMII_RX_D[3:0], RGMII_RX_CTL input hold time                       0.80
TMDIOCLK                 MDC output clock period                                              400                                         ns
TMDIOCKH                 MDC clock High time                                                  160
TMDIOCKL                 MDC clock Low time                                                   160                                         ns
TMDIODCK                 MDIO input data setup time
TMDIOCKD                 MDIO input data hold time                                             80                                         ns
TMDIOCKO                 MDIO data output delay                                                0
FGETXCLK                 RGMII_TX_CLK transmit clock frequency                                20                                         ns
FGERXCLK                 RGMII_RX_CLK receive clock frequency                                 
FENET_REF_CLK            Ethernet reference clock frequency                                                                              ns
                                                                                               
                                                                                                                                          ns

                                                                                                                                          ns

                                                                                                         170                               ns

                                                                                                     125                                   MHz

                                                                                                     125                                   MHz

                                                                                                     125                                   MHz

Notes:

1. Test conditions: LVCMOS25, fast slew rate, 8 mA drive strength, 15 pF loads. Values in this table are specified during 1000 Mb/s operation.
2. LVCMOS25 slow slew rate and LVCMOS33 are not supported.
3. All timing values assume an ideal external input clock. Actual design system timing budgets should account for additional external clock jitter.

X-Ref Target - Figure 6

                            RGMII_TX_CLK                           TGEMTXCKO

                         RGMII_TX_D[3:0]
                            RGMII_TX_CTL

                           RGMII_RX_CLK    TGEMRXDCK   TGEMRXCKD
                                                      TMDIOCKH
                         RGMII_RX_D[3:0]
                           RGMII_RX_CTL                TMDIOCKD
                                                        TMDIOCKO
                                                                                   TMDIOCLK          TMDIOCKL

                               MDIO_CLK    TMDIODCK                                                                        DS187_06_021013
                         MDIO_IO (Input)

                         MDIO_IO (Output)

                                                      Figure 6: RGMII Interface Timing Diagram

DS187 (v1.12) July 14, 2014                                        www.xilinx.com                    Send Feedback
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                                                                                                                                                 24
                         Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

SD/SDIO Interfaces

Table 36: SD/SDIO Interface High Speed Mode Switching Characteristics(1)

Symbol                                           Description                                Min              Typ  Max    Units
                                                                                                                          %
TDCSDHSCLK               SD device clock duty cycle                                                         50            ns
TSDHSCKO                 Clock to output delay, all outputs                                                       12.00    ns
TSDHSDCK                 Input setup time, all inputs                                       2.00                         ns
TSDHSCKD                 Input hold time, all inputs                                                               
FSD_REF_CLK              SD reference clock frequency                                       3.00                        MHz
FSDHSCLK                 High speed mode SD device clock frequency                                                 125   MHz
                                                                                            1.05                   50

                                                                                                           

                                                                                            0               

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

X-Ref Target - Figure 7

                         SD{0,1}_CLK

                             SD{0,1}_DATA[3:0],                                   TSDHSDCK           TSDHSCKD
                          SD{0,1}_CMD (input)
                                                 TSDHSCKO
                             SD{0,1}_DATA[3:0],
                         SD{0,1}_CMD (output)

                                                                                                                  DS187_07_021013

                                                 Figure 7: SD/SDIO Interface High Speed Mode Timing Diagram

Table 37: SD/SDIO Interface Switching Characteristics(1)

Symbol                                           Description                                Min              Typ  Max    Units
                                                                                                                          %
TDCSDSCLK                SD device clock duty cycle                                                         50            ns
TSDSCKO                  Clock to output delay, all outputs                                                       12.00    ns
TSDSDCK                  Input setup time, all inputs                                       2.00                         ns
TSDSCKD                  Input hold time, all inputs                                                               
FSD_REF_CLK              SD reference clock frequency                                       4.00                        MHz
FSDIDCLK                 Clock frequency in identification mode                                                    125    KHz
FSDSCLK                  Standard mode SD device clock frequency                            3.00                  400   MHz
                                                                                                                    25
                                                                                                           

                                                                                                           

                                                                                            0               

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

X-Ref Target - Figure 8

                         SD{0,1}_CLK

                             SD{0,1}_DATA[3:0],                          TSDSDCK            TSDSCKD
                          SD{0,1}_CMD (input)                 TSDSCKO

                             SD{0,1}_DATA[3:0],
                         SD{0,1}_CMD (output)

                                                                                                                  DS191_108_030113

                                                 Figure 8: SD/SDIO Interface Standard Mode Timing Diagram

DS187 (v1.12) July 14, 2014                                   www.xilinx.com                         Send Feedback
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                                                                                                                                    25
            Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

I2C Interfaces

Table 38: I2C Fast Mode Interface Switching Characteristics(1)

Symbol                                 Description                               Min     Typ  Max       Units
                                                                                                         %
TDCI2CFCLK  I2C{0,1}SCL duty cycle                                                      50               ns
TI2CFCKO    I2C{0,1}SDAO clock to out delay                                                   900         ns
TI2CFDCK    I2C{0,1}SDAI setup time                                                           
FI2CFCLK    I2C{0,1}SCL clock frequency                                                                 KHz
                                                                                 100         400

                                                                                       

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

X-Ref Target - Figure 9      TI2CFDCK

           I2C{0,1}SCL                       TI2CFCKO
          I2C{0,1}SDAI

        I2C{0,1}SDAO

                                                                                              DS187_08_021013

                                       Figure 9: I2C Fast Mode Interface Timing Diagram

Table 39: I2C Standard Mode Interface Switching Characteristics(1)

Symbol                                 Description                               Min     Typ  Max       Units
                                                                                                         %
TDCI2CSCLK  I2C{0,1}SCL duty cycle                                                      50               ns
TI2CSCKO    I2C{0,1}SDAO clock to out delay                                                   3450        ns
TI2CSDCK    I2C{0,1}SDAI setup time                                                                  KHz
FI2CSCLK    I2C{0,1}SCL clock frequency
                                                                                 250         100

                                                                                       

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

X-Ref Target - Figure 10  TI2CSDCK

           I2C{0,1}SCL                       TI2CSCKO
          I2C{0,1}SDAI

        I2C{0,1}SDAO

                                                                                              DS187_09_021013

                             Figure 10: I2C Standard Mode Interface Timing Diagram

DS187 (v1.12) July 14, 2014                         www.xilinx.com                       Send Feedback
Product Specification
                                                                                                               26
                          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

SPI Interfaces

Table 40: SPI Master Mode Interface Switching Characteristics(1)

Symbol                                               Description                                            Min          Typ                    Max            Units

TDCMSPICLK                SPI master mode clock duty cycle                                                              50                                   %
TMSPIDCK                  Input setup time for SPI{0,1}_MISO                                                2.00
TMSPICKD                  Input hold time for SPI{0,1}_MISO                                                 8.20                                             ns
TMSPICKO                  Output delay for SPI{0,1}_MOSI and SPI{0,1}_SS                                    3.10
TMSPISSCLK                Slave select asserted to first active clock edge                                                                                   ns
TMSPICLKSS                Last active clock edge to slave select deasserted                                   1
FMSPICLK                  SPI master mode device clock frequency                                             0.5                               3.90           ns
FSPI_REF_CLK              SPI reference clock frequency                                                      
                                                                                                                                                        FSPI_REF_CLK cycles

                                                                                                                                                         FSPI_REF_CLK cycles

                                                                                                                                               50.00          MHz

                                                                                                                                         200.00               MHz

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

X-Ref Target - Figure 11

                          SPI{0,1}_SS

                                                                 TMSPISSCLK

                          SPI{0,1}_CLK (CPOL=0)

                                                                                                                                                TMSPICLKSS

                          SPI{0,1}_CLK (CPOL=1)                                     Dn          Dn1        TMSPICKO                Dn3               D0
                                      SPI{0,1}_MOSI                                                              Dn2

                                                                                        TMSPICKD

                          SPI{0,1}_MISO              TMSPIDCK                                   Dn1        Dn2
                                                                                Dn

                                                     Figure 11: SPI Master (CPHA = 0) Interface Timing Diagram                                                        DS187_10_021013

X-Ref Target - Figure 12                                                                                                                                       TMSPICLKSS
                                                                                                                                                                D0
                          SPI{0,1}_SS                                                                                                                      D0

                          SPI{0,1}_CLK (CPOL=0)                                                                                                                       DS187_11_021013

                                                     TMSPISSCLK

                          SPI{0,1}_CLK (CPOL=1)

                          SPI{0,1}_MOSI                                                     Dn        Dn1             TMSPICKO           Dn3
                                                                                                                           Dn2

                                                                                                TMSPICKD

                                                     TMSPIDCK

                          SPI{0,1}_MISO                                                 Dn            Dn1         Dn2                   Dn3

                                                     Figure 12: SPI Master (CPHA = 1) Interface Timing Diagram

DS187 (v1.12) July 14, 2014                                                                 www.xilinx.com                                      Send Feedback
Product Specification
                                                                                                                                                                                       27
                          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 41: SPI Slave Mode Interface Switching Characteristics(1)(2)

Symbol                                               Description                                 Min                      Max                 Units

TSSPIDCK                  Input setup time for SPI{0,1}_MOSI and SPI{0,1}_SS                     1                                           FSPI_REF_CLK cycles

TSSPICKD                  Input hold time for SPI{0,1}_MOSI and SPI{0,1}_SS                      1                                           FSPI_REF_CLK cycles

TSSPICKO                  Output delay for SPI{0,1}_MISO                                         0                        2.6                 FSPI_REF_CLK cycles

TSSPISSCLK                Slave select asserted to first active clock edge                                  1                                FSPI_REF_CLK cycles

TSSPICLKSS                Last active clock edge to slave select deasserted                                 1                                FSPI_REF_CLK cycles

FSSPICLK                  SPI slave mode device clock frequency                                                          25                  MHz

FSPI_REF_CLK SPI reference clock frequency                                                                               200                 MHz

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.
2. All timing values assume an ideal external input clock. Actual design system timing budgets should account for additional external clock jitter.

X-Ref Target - Figure 13

                          SPI{0,1}_SS

                                                                 TSSPISSCLK

                          SPI{0,1}_CLK (CPOL=0)

                                                                                                                                              TSSPICLKSS

                          SPI{0,1}_CLK (CPOL=1)

                                                     TSSPIDCK            TSSPICKD

                          SPI{0,1}_MOSI                          Dn              Dn1            Dn2          Dn3                  D0
                          SPI{0,1}_MISO                                                                             Dn3                  D0
                                                                     Dn            Dn1           TSSPICKO
                                                                                                      Dn2

                                                                                                                                              DS187_12_021013

                                                     Figure 13: SPI Slave (CPHA = 0) Interface Timing Diagram

X-Ref Target - Figure 14

                          SPI{0,1}_SS

                          SPI{0,1}_CLK (CPOL=0)      TSSPISSCLK                                                                                   TSSPICLKSS
                          SPI{0,1}_CLK (CPOL=1)
                                                                                 TSSPICKD                                                     D0
                                      SPI{0,1}_MOSI                                                                                                D0
                                      SPI{0,1}_MISO  TSSPIDCK
                                                                                                                                                         DS187_13_021013
                                                                         Dn              Dn1    Dn2                     Dn3
                                                                                                                               Dn3
                                                                             Dn            Dn1   TSSPICKO
                                                                                                      Dn2

                                                     Figure 14: SPI Slave (CPHA = 1) Interface Timing Diagram

DS187 (v1.12) July 14, 2014                                                  www.xilinx.com                               Send Feedback
Product Specification
                                                                                                                                                                          28
                          Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

CAN Interfaces

Table 42: CAN Interface Switching Characteristics(1)

Symbol                                              Description                             Min  Max Units

TPWCANRX                  Minimum receive pulse width                                       1             s
TPWCANTX                  Minimum transmit pulse width
                          Internally sourced CAN reference clock frequency                  1             s
FCAN_REF_CLK              Externally sourced CAN reference clock frequency
                                                                                                100       MHz

                                                                                                40        MHz

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

PJTAG Interfaces

Table 43: PJTAG Interface(1)(2)

Symbol                                              Description                             Min  Max Units

TPJTAGDCK                 PJTAG input setup time                                            2.4           ns
TPJTAGCKD                 PJTAG input hold time
TPJTAGCKO                 PJTAG clock to out delay                                          2.0           ns
TPJTAGCLK                 PJTAG clock frequency
                                                                                                12.5      ns

                                                                                                20        MHz

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.
2. All timing values assume an ideal external input clock. Actual design system timing budgets should account for additional external clock jitter.

X-Ref Target - Figure 15

                          PJTAGCLK

                                                    TPJTAGDCK  TPJTAGCKD

PJTAGTMS, PJTAGTDI                                                               TPJTAGCKO
               PJTAGTDO

                                                                                                           DS187_14_021013

                                    Figure 15: PJTAG Interface Timing Diagram

UART Interfaces

Table 44: UART Interface Switching Characteristics(1)

Symbol                                              Description                             Min  Max       Units
                                                                                                   1       Mb/s
BAUDTXMAX Maximum transmit baud rate                                                              1       Mb/s
                                                                                                           MHz
BAUDRXMAX Maximum receive baud rate                                                             100

FUART_REF_CLK UART reference clock frequency                                                

Notes:
1. Test conditions: LVCMOS33, slow slew rate, 8 mA drive strength, 15 pF loads.

DS187 (v1.12) July 14, 2014                                    www.xilinx.com               Send Feedback
Product Specification
                                                                                                                            29
                                  Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

GPIO Interfaces

Table 45: GPIO Banks Switching Characteristics(1)

                          Symbol                          Description                                              Min      Max              Units
                                                                                                              10 x 1/cpu1x                    s
TPWGPIOH                          Input high pulse width                                                      10 x 1/cpu1x                    s
TPWGPIOL                          Input low pulse width

Notes:
1. Pulse width requirement for interrupt.

X-Ref Target - Figure 16

                                                          TPWGPIOH                                  TPWGPIOL

                          GPIO

                                                                                                                            DS187_15_021013

                                                          Figure 16: GPIO Interface Timing Diagram

Trace Interface

Table 46: Trace Interface Switching Characteristics(1)

Symbol                                                    Description                                         Min           Max Units

TTCECKO                           Trace clock to output delay, all outputs                                    1.4          1.5              ns
TDCTCECLK                         Trace clock duty cycle
FTCECLK                           Trace clock frequency                                                       40            60               %

                                                                                                                           80               MHz

Notes:
1. Test conditions: LVCMOS25, fast slew rate, 8 mA drive strength, 15 pF loads.

Triple Timer Counter Interface

Table 47: Triple Timer Counter interface Switching Characteristics(1)

Symbol                                                    Description                                         Min           Max              Units

TPWTTCOCLK                        Triple timer counter output clock pulse width                      2 x 1/cpu1x                             ns
FTTCOCLK                          Triple timer counter output clock frequency                                              cpu1x/4          MHz
TTTCICLKH                         Triple timer counter input clock high pulse width                                                           ns
TTTCICLKL                         Triple timer counter input clock low pulse width                  1.5 x 1/cpu1x                            ns
FTTCICLK                          Triple timer counter input clock frequency                        1.5 x 1/cpu1x                           MHz
                                                                                                                            cpu1x/3
                                                                                                            

Notes:
1. All timing values assume an ideal external input clock. Actual design system timing budgets should account for additional external clock jitter.

Watchdog Timer

Table 48: Watchdog Timer Switching Characteristics

Symbol                                                    Description                                         Min           Max Units

FWDTCLK                           Watchdog timer input clock frequency                                                     10               MHz

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        Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

PL Performance Characteristics

This section provides the performance characteristics of some common functions and designs implemented in the PL. The
numbers reported here are worst-case values; they have all been fully characterized. These values are subject to the same
guidelines as the AC Switching Characteristics, page 12.

Table 49: PL Networking Applications Interface Performances            Speed Grade                                         Units

                                           Description        -3       -2    -1C/-1I  -1Q

SDR LVDS transmitter (using OSERDES; DATA_WIDTH = 4 to 8)    680      680   600      600                                  Mb/s
DDR LVDS transmitter (using OSERDES; DATA_WIDTH = 4 to 14)
SDR LVDS receiver (SFI-4.1)(1)                               1250     1250  950      950                                  Mb/s
DDR LVDS receiver (SPI-4.2)(1)
                                                              680      680   600      600                                  Mb/s

                                                              1250     1250  950      950                                  Mb/s

Notes:

1. LVDS receivers are typically bounded with certain applications where specific dynamic phase-alignment (DPA) algorithms dominate
      deterministic performance.

Table 50: Maximum Physical Interface (PHY) Rate for Memory Interfaces IP available with the Memory Interface
Generator(1)(2)

                             Memory Standard                           Speed Grade                                         Units

                                                              -3       -2    -1C/-1I  -1Q

4:1 Memory Controllers                                        1066(3)  800   800      667                                  Mb/s
DDR3

DDR3L                                                         800      800   667      N/A                                  Mb/s

DDR2                                                          800      800   667      533                                  Mb/s

LPDDR2                                                        667      667   533      400                                  Mb/s

2:1 Memory Controllers

DDR3                                                          800      700   620      620                                  Mb/s

DDR3L                                                         800      700   620      N/A                                  Mb/s

DDR2                                                          800      700   620      533                                  Mb/s

Notes:

1. VREF tracking is required. For more information, see the 7 Series FPGAs Memory Interface Solutions User Guide (UG586).
2. When using the internal VREF, the maximum data rate is 800 Mb/s (400 MHz).
3. The maximum PHY rate is 800 Mb/s in bank 13 of the XC7Z015, XC7Z020, XA7Z020, and XQ7Z020 devices.

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             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

PL Switching Characteristics

IOB Pad Input/Output/3-State

Table 51 summarizes the values of standard-specific data input delay adjustments, output delays terminating at pads (based
on standard), and 3-state delays.

TIOPI is described as the delay from IOB pad through the input buffer to the I-pin of an IOB pad. The delay varies
     depending on the capability of the SelectIO input buffer.

TIOOP is described as the delay from the O pin to the IOB pad through the output buffer of an IOB pad. The delay varies
     depending on the capability of the SelectIO output buffer.

TIOTP is described as the delay from the T pin to the IOB pad through the output buffer of an IOB pad, when 3-state is
     disabled. The delay varies depending on the SelectIO capability of the output buffer. In HR I/O banks, the IN_TERM
     termination turn-on time is always faster than TIOTP when the INTERMDISABLE pin is used.

Table 51: 3.3V IOB High Range (HR) Switching Characteristics

I/O Standard                           TIOPI             TIOOP              TIOTP      Units
                                 Speed Grade        Speed Grade        Speed Grade

                             -3  -2 -1C/-1I -1Q -3  -2 -1C/-1I -1Q -3  -2 -1C/-1I -1Q

LVTTL_S4          1.26 1.34 1.41 1.53 3.80 3.93 4.18 4.18 3.82 3.96 4.20 4.20 ns

LVTTL_S8          1.26 1.34 1.41 1.53 3.54 3.66 3.92 3.92 3.56 3.69 3.93 3.93 ns

LVTTL_S12         1.26 1.34 1.41 1.53 3.52 3.65 3.90 3.90 3.54 3.68 3.91 3.91 ns

LVTTL_S16         1.26 1.34 1.41 1.53 3.07 3.19 3.45 3.45 3.09 3.22 3.46 3.46 ns

LVTTL_S24         1.26 1.34 1.41 1.53 3.29 3.41 3.67 3.67 3.31 3.44 3.68 3.68 ns

LVTTL_F4          1.26 1.34 1.41 1.53 3.26 3.38 3.64 3.64 3.28 3.41 3.65 3.65 ns

LVTTL_F8          1.26 1.34 1.41 1.53 2.74 2.87 3.12 3.12 2.76 2.90 3.13 3.13 ns

LVTTL_F12         1.26 1.34 1.41 1.53 2.73 2.85 3.10 3.10 2.74 2.88 3.12 3.12 ns

LVTTL_F16         1.26 1.34 1.41 1.53 2.56 2.68 2.93 2.93 2.57 2.71 2.95 2.95 ns

LVTTL_F24         1.26 1.34 1.41 1.53 2.52 2.65 2.90 3.23 2.54 2.68 2.91 3.24 ns

LVDS_25           0.73 0.81 0.88 0.89 1.29 1.41 1.67 1.67 1.31 1.44 1.68 1.68 ns

MINI_LVDS_25      0.73 0.81 0.88 0.89 1.27 1.40 1.65 1.65 1.29 1.43 1.66 1.66 ns

BLVDS_25          0.73 0.81 0.88 0.88 1.84 1.96 2.21 2.76 1.85 1.99 2.23 2.77 ns

RSDS_25           0.73 0.81 0.88 0.89 1.27 1.40 1.65 1.65 1.29 1.43 1.66 1.66 ns
(point to point)

PPDS_25           0.73 0.81 0.88 0.89 1.29 1.41 1.67 1.67 1.31 1.44 1.68 1.68 ns

TMDS_33           0.73 0.81 0.88 0.92 1.41 1.54 1.79 1.79 1.43 1.57 1.80 1.80 ns

PCI33_3           1.24 1.32 1.39 1.52 3.10 3.22 3.48 3.48 3.12 3.25 3.49 3.49 ns

HSUL_12_S         0.67 0.75 0.82 0.88 1.81 1.93 2.18 2.18 1.82 1.96 2.20 2.20 ns

HSUL_12_F         0.67 0.75 0.82 0.88 1.29 1.41 1.67 1.67 1.31 1.44 1.68 1.68 ns

DIFF_HSUL_12_S    0.68 0.76 0.83 0.86 1.81 1.93 2.18 2.18 1.82 1.96 2.20 2.20 ns

DIFF_HSUL_12_F    0.68 0.76 0.83 0.86 1.29 1.41 1.67 1.67 1.31 1.44 1.68 1.68 ns

MOBILE_DDR_S      0.76 0.84 0.91 0.91 1.68 1.80 2.06 2.06 1.70 1.83 2.07 2.07 ns

MOBILE_DDR_F      0.76 0.84 0.91 0.91 1.38 1.51 1.76 1.76 1.40 1.54 1.77 1.77 ns

DIFF_MOBILE_DDR_S 0.70 0.78 0.85 0.85 1.70 1.82 2.07 2.07 1.71 1.85 2.09 2.09 ns

DIFF_MOBILE_DDR_F 0.70 0.78 0.85 0.85 1.45 1.57 1.82 1.82 1.46 1.60 1.84 1.84 ns

HSTL_I_S          0.67 0.75 0.82 0.86 1.62 1.74 1.99 1.99 1.63 1.77 2.01 2.01 ns

HSTL_II_S         0.65 0.73 0.80 0.86 1.41 1.54 1.79 1.79 1.43 1.57 1.80 1.81 ns

HSTL_I_18_S       0.67 0.75 0.82 0.88 1.29 1.41 1.67 1.67 1.31 1.44 1.68 1.68 ns

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             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 51: 3.3V IOB High Range (HR) Switching Characteristics (Cont'd)

I/O Standard                           TIOPI             TIOOP                  TIOTP      Units
                                 Speed Grade        Speed Grade            Speed Grade

                             -3  -2 -1C/-1I -1Q -3  -2 -1C/-1I -1Q     -3  -2 -1C/-1I -1Q

HSTL_II_18_S       0.66 0.75 0.81 0.88 1.41 1.54 1.79 1.79             1.43 1.57 1.80 1.80 ns
DIFF_HSTL_I_S      0.68 0.76 0.83 0.86 1.59 1.71 1.96 1.96
DIFF_HSTL_II_S     0.68 0.76 0.83 0.86 1.51 1.63 1.88 1.88             1.60 1.74 1.98 1.98 ns
DIFF_HSTL_I_18_S   0.71 0.79 0.86 0.86 1.38 1.51 1.76 1.76
DIFF_HSTL_II_18_S  0.70 0.78 0.85 0.88 1.46 1.58 1.84 1.84             1.52 1.66 1.90 1.90 ns
HSTL_I_F           0.67 0.75 0.82 0.86 1.10 1.22 1.48 1.49
HSTL_II_F          0.65 0.73 0.80 0.86 1.12 1.24 1.49 1.49             1.40 1.54 1.77 1.77 ns

                                                                       1.48 1.61 1.85 1.85 ns

                                                                       1.12 1.25 1.49 1.51 ns

                                                                       1.13 1.27 1.51 1.51 ns

HSTL_I_18_F        0.67 0.75 0.82 0.88 1.13 1.26 1.51 1.54             1.15 1.29 1.52 1.56 ns

HSTL_II_18_F       0.66 0.75 0.81 0.88 1.12 1.24 1.49 1.51             1.13 1.27 1.51 1.52 ns

DIFF_HSTL_I_F      0.68 0.76 0.83 0.86 1.18 1.30 1.56 1.56             1.20 1.33 1.57 1.57 ns

DIFF_HSTL_II_F     0.68 0.76 0.83 0.86 1.21 1.33 1.59 1.59             1.23 1.36 1.60 1.60 ns
DIFF_HSTL_I_18_F   0.71 0.79 0.86 0.86 1.21 1.33 1.59 1.59
DIFF_HSTL_II_18_F  0.70 0.78 0.85 0.88 1.21 1.33 1.59 1.59             1.23 1.36 1.60 1.60 ns
LVCMOS33_S4        1.26 1.34 1.41 1.52 3.80 3.93 4.18 4.18
LVCMOS33_S8        1.26 1.34 1.41 1.52 3.52 3.65 3.90 3.90             1.23 1.36 1.60 1.60 ns
LVCMOS33_S12       1.26 1.34 1.41 1.52 3.09 3.21 3.46 3.46
LVCMOS33_S16       1.26 1.34 1.41 1.52 3.40 3.52 3.77 3.78             3.82 3.96 4.20 4.20 ns
LVCMOS33_F4        1.26 1.34 1.41 1.52 3.26 3.38 3.64 3.64
LVCMOS33_F8        1.26 1.34 1.41 1.52 2.74 2.87 3.12 3.12             3.54 3.68 3.91 3.91 ns

                                                                       3.10 3.24 3.48 3.48 ns

                                                                       3.42 3.55 3.79 3.79 ns

                                                                       3.28 3.41 3.65 3.65 ns

                                                                       2.76 2.90 3.13 3.13 ns

LVCMOS33_F12       1.26 1.34 1.41 1.52 2.56 2.68 2.93 2.93             2.57 2.71 2.95 2.95 ns
LVCMOS33_F16       1.26 1.34 1.41 1.52 2.56 2.68 2.93 3.06
                                                                       2.57 2.71 2.95 3.07 ns

LVCMOS25_S4        1.12 1.20 1.27 1.38 3.13 3.26 3.51 3.51             3.15 3.29 3.52 3.52 ns

LVCMOS25_S8        1.12 1.20 1.27 1.38 2.88 3.01 3.26 3.26             2.90 3.04 3.27 3.27 ns
LVCMOS25_S12       1.12 1.20 1.27 1.38 2.48 2.60 2.85 2.85
LVCMOS25_S16       1.12 1.20 1.27 1.38 2.82 2.94 3.20 3.20             2.49 2.63 2.87 2.87 ns
LVCMOS25_F4        1.12 1.20 1.27 1.38 2.74 2.87 3.12 3.12
LVCMOS25_F8        1.12 1.20 1.27 1.38 2.18 2.30 2.56 2.56             2.84 2.97 3.21 3.21 ns
LVCMOS25_F12       1.12 1.20 1.27 1.38 2.16 2.29 2.54 2.54
LVCMOS25_F16       1.12 1.20 1.27 1.38 2.01 2.13 2.39 2.63             2.76 2.90 3.13 3.13 ns
LVCMOS18_S4        0.74 0.83 0.89 0.97 1.62 1.74 1.99 1.99
LVCMOS18_S8        0.74 0.83 0.89 0.97 2.18 2.30 2.56 2.56             2.20 2.33 2.57 2.57 ns
LVCMOS18_S12       0.74 0.83 0.89 0.97 2.18 2.30 2.56 2.56
LVCMOS18_S16       0.74 0.83 0.89 0.97 1.52 1.65 1.90 1.90             2.18 2.32 2.55 2.56 ns

                                                                       2.03 2.16 2.40 2.65 ns

                                                                       1.63 1.77 2.01 2.01 ns

                                                                       2.20 2.33 2.57 2.57 ns

                                                                       2.20 2.33 2.57 2.57 ns

                                                                       1.54 1.68 1.91 1.91 ns

LVCMOS18_S24       0.74 0.83 0.89 0.97 1.60 1.72 1.98 2.40             1.62 1.75 1.99 2.41 ns

LVCMOS18_F4        0.74 0.83 0.89 0.97 1.45 1.57 1.82 1.82             1.46 1.60 1.84 1.84 ns

LVCMOS18_F8        0.74 0.83 0.89 0.97 1.68 1.80 2.06 2.06             1.70 1.83 2.07 2.07 ns
LVCMOS18_F12       0.74 0.83 0.89 0.97 1.68 1.80 2.06 2.06
LVCMOS18_F16       0.74 0.83 0.89 0.97 1.40 1.52 1.77 1.78             1.70 1.83 2.07 2.07 ns
LVCMOS18_F24       0.74 0.83 0.89 0.97 1.34 1.46 1.71 2.28
LVCMOS15_S4        0.77 0.86 0.93 0.96 2.05 2.18 2.43 2.43             1.42 1.55 1.79 1.79 ns

                                                                       1.35 1.49 1.73 2.29 ns

                                                                       2.07 2.21 2.45 2.45 ns

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                                                                                               33
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 51: 3.3V IOB High Range (HR) Switching Characteristics (Cont'd)

I/O Standard                           TIOPI                 TIOOP                   TIOTP         Units
                                 Speed Grade            Speed Grade             Speed Grade

                             -3  -2 -1C/-1I -1Q -3      -2 -1C/-1I -1Q      -3  -2 -1C/-1I -1Q

LVCMOS15_S8       0.77 0.86 0.93 0.96 2.09 2.21 2.46 2.46               2.10 2.24 2.48 2.48 ns
LVCMOS15_S12      0.77 0.86 0.93 0.96 1.59 1.71 1.96 1.96
LVCMOS15_S16      0.77 0.86 0.93 0.96 1.59 1.71 1.96 1.96               1.60 1.74 1.98 1.98 ns
LVCMOS15_F4       0.77 0.86 0.93 0.96 1.85 1.97 2.23 2.23
LVCMOS15_F8       0.77 0.86 0.93 0.96 1.60 1.72 1.98 1.98               1.60 1.74 1.98 1.98 ns
LVCMOS15_F12      0.77 0.86 0.93 0.96 1.35 1.47 1.73 1.73
LVCMOS15_F16      0.77 0.86 0.93 0.96 1.34 1.46 1.71 2.07               1.87 2.00 2.24 2.24 ns

                                                                        1.62 1.75 1.99 1.99 ns

                                                                        1.37 1.50 1.74 1.74 ns

                                                                        1.35 1.49 1.73 2.09 ns

LVCMOS12_S4       0.87 0.95 1.02 1.19 2.57 2.69 2.95 2.95               2.59 2.72 2.96 2.96 ns

LVCMOS12_S8       0.87 0.95 1.02 1.19 2.09 2.21 2.46 2.46               2.10 2.24 2.48 2.48 ns

LVCMOS12_S12      0.87 0.95 1.02 1.19 1.79 1.91 2.17 2.17               1.81 1.94 2.18 2.18 ns

LVCMOS12_F4       0.87 0.95 1.02 1.19 1.98 2.10 2.35 2.35               1.99 2.13 2.37 2.37 ns
LVCMOS12_F8       0.87 0.95 1.02 1.19 1.54 1.66 1.92 1.92
LVCMOS12_F12      0.87 0.95 1.02 1.19 1.38 1.51 1.76 1.76               1.56 1.69 1.93 1.93 ns
SSTL135_S         0.67 0.75 0.82 0.88 1.35 1.47 1.73 1.73
SSTL15_S          0.60 0.68 0.75 0.75 1.30 1.43 1.68 1.71               1.40 1.54 1.77 1.77 ns
SSTL18_I_S        0.67 0.75 0.82 0.86 1.67 1.79 2.04 2.04
SSTL18_II_S       0.67 0.75 0.82 0.88 1.31 1.43 1.68 1.68               1.37 1.50 1.74 1.74 ns
DIFF_SSTL135_S    0.68 0.76 0.83 0.88 1.35 1.47 1.73 1.73
DIFF_SSTL15_S     0.68 0.76 0.83 0.88 1.30 1.43 1.68 1.71               1.32 1.46 1.69 1.73 ns

                                                                        1.68 1.82 2.06 2.06 ns

                                                                        1.32 1.46 1.70 1.70 ns

                                                                        1.37 1.50 1.74 1.74 ns

                                                                        1.32 1.46 1.69 1.73 ns

DIFF_SSTL18_I_S   0.71 0.79 0.86 0.88 1.68 1.80 2.06 2.06               1.70 1.83 2.07 2.07 ns
DIFF_SSTL18_II_S  0.71 0.79 0.86 0.88 1.38 1.51 1.76 1.76
                                                                        1.40 1.54 1.77 1.77 ns

SSTL135_F         0.67 0.75 0.82 0.88 1.12 1.24 1.49 1.49               1.13 1.27 1.51 1.51 ns

SSTL15_F          0.60 0.68 0.75 0.75 1.07 1.19 1.45 1.45               1.09 1.22 1.46 1.46 ns
SSTL18_I_F        0.67 0.75 0.82 0.86 1.12 1.24 1.49 1.53
SSTL18_II_F       0.67 0.75 0.82 0.88 1.12 1.24 1.49 1.51               1.13 1.27 1.51 1.54 ns
DIFF_SSTL135_F    0.68 0.76 0.83 0.88 1.12 1.24 1.49 1.49
DIFF_SSTL15_F     0.68 0.76 0.83 0.88 1.07 1.19 1.45 1.45               1.13 1.27 1.51 1.52 ns
DIFF_SSTL18_I_F   0.71 0.79 0.86 0.88 1.23 1.35 1.60 1.60
DIFF_SSTL18_II_F  0.71 0.79 0.86 0.88 1.21 1.33 1.59 1.59               1.13 1.27 1.51 1.51 ns

                                                                        1.09 1.22 1.46 1.46 ns

                                                                        1.24 1.38 1.62 1.62 ns

                                                                        1.23 1.36 1.60 1.60 ns

Table 52 specifies the values of TIOTPHZ and TIOIBUFDISABLE. TIOTPHZ is described as the delay from the T pin to the IOB pad
through the output buffer of an IOB pad, when 3-state is enabled (i.e., a high impedance state). TIOIBUFDISABLE is described
as the IOB delay from IBUFDISABLE to O output. In HR I/O banks, the internal IN_TERM termination turn-off time is always

faster than TIOTPHZ when the INTERMDISABLE pin is used.

Table 52: IOB 3-state Output Switching Characteristics

Symbol                           Description                            Speed Grade                Units

                                                                  -3    -2      -1C/-1I      -1Q

TIOTPHZ           T input to pad high-impedance                   2.06  2.19    2.37         2.37  ns
TIOIBUFDISABLE    IBUF turn-on time from IBUFDISABLE to O output
                                                                  2.11  2.30    2.60         2.60  ns

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                                                                                                       34
               Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Input/Output Logic Switching Characteristics

Table 53: ILOGIC Switching Characteristics

       Symbol                Description                                                Speed Grade                       Units
                                                                                 -3                           -1Q
                                                                                        -2         -1C/-1I

Setup/Hold

TICE1CK/TICKCE1    CE1 pin setup/hold with respect to CLK                    0.48/0.02  0.54/0.02  0.76/0.02  0.76/0.02 ns
TISRCK/TICKSR                                                                           0.70/0.01  1.13/0.01  1.13/0.01 ns
TIDOCK/TIOCKD      SR pin setup/hold with respect to CLK                     0.60/0.01  0.01/0.29  0.01/0.33  0.01/0.33 ns
TIDOCKD/TIOCKDD                                                                         0.02/0.29  0.02/0.33  0.02/0.33 ns
Combinatorial      D pin setup/hold with respect to CLK without Delay        0.01/0.27

                   DDLY pin setup/hold with respect to CLK (using IDELAY) 0.02/0.27

TIDI               D pin to O pin propagation delay, no Delay                0.11       0.11       0.13       0.13   ns

TIDID              DDLY pin to O pin propagation delay (using IDELAY)        0.11       0.12       0.14       0.14   ns

Sequential Delays

TIDLO              D pin to Q1 pin using flip-flop as a latch without Delay  0.41       0.44       0.51       0.51   ns
TIDLOD
                   DDLY pin to Q1 pin using flip-flop as a latch (using      0.41       0.44       0.51       0.51   ns
                   IDELAY)

TICKQ              CLK to Q outputs                                          0.53       0.57       0.66       0.66   ns
TRQ_ILOGIC         SR pin to OQ/TQ out                                       0.96
TGSRQ_ILOGIC       Global set/reset to Q outputs                             7.60       1.08       1.32       1.32   ns
Set/Reset
                                                                                        7.60       10.51      10.51  ns

TRPW_ILOGIC        Minimum pulse width, SR inputs                            0.61       0.72       0.72       0.72 ns, Min

Table 54: OLOGIC Switching Characteristics

       Symbol                Description                                                Speed Grade                  Units

                                                                             -3         -2         -1C/-1I    -1Q

Setup/Hold

TODCK/TOCKD        D1/D2 pins setup/hold with respect to CLK                 0.67/0.11 0.71/0.11 0.84/0.11 0.84/0.06 ns
                                                                             0.32/0.58 0.34/0.58 0.51/0.58 0.51/0.58 ns
TOOCECK/TOCKOCE OCE pin setup/hold with respect to CLK                       0.37/0.21 0.44/0.21 0.80/0.21 0.80/0.21 ns
                                                                             0.69/0.14 0.73/0.14 0.89/0.14 0.89/0.11 ns
TOSRCK/TOCKSR SR pin setup/hold with respect to CLK                          0.32/0.01 0.34/0.01 0.51/0.01 0.51/0.01 ns

TOTCK/TOCKT        T1/T2 pins setup/hold with respect to CLK

TOTCECK/TOCKTCE TCE pin setup/hold with respect to CLK

Combinatorial

TODQ               D1 to OQ out or T1 to TQ out                              0.83       0.96       1.16       1.16   ns

Sequential Delays

TOCKQ              CLK to OQ/TQ out                                          0.47       0.49       0.56       0.56   ns
TRQ_OLOGIC         SR pin to OQ/TQ out
TGSRQ_OLOGIC       Global set/reset to Q outputs                             0.72       0.80       0.95       0.95   ns
Set/Reset
                                                                             7.60       7.60       10.51      10.51  ns

TRPW_OLOGIC        Minimum pulse width, SR inputs                            0.64       0.74       0.74       0.74 ns, Min

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Product Specification
                                                                                                                            35
               Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Input Serializer/Deserializer Switching Characteristics

Table 55: ISERDES Switching Characteristics

Symbol                        Description                                               Speed Grade                       Units

                                                                             -3         -2    -1C/-1I  -1Q

Setup/Hold for Control Lines

TISCCK_BITSLIP/       BITSLIP pin setup/hold with respect to CLKDIV 0.01/0.14 0.02/0.15 0.02/0.17 0.02/0.17 ns
TISCKC_BITSLIP

TISCCK_CE / TISCKC_CE(2) CE pin setup/hold with respect to CLK (for CE1) 0.45/0.01 0.50/0.01 0.72/0.01 0.72/0.01 ns

TISCCK_CE2 /          CE pin setup/hold with respect to CLKDIV (for          0.10/0.33 0.10/0.36 0.10/0.40 0.10/0.40 ns
TISCKC_CE2(2)         CE2)

Setup/Hold for Data Lines

TISDCK_D /TISCKD_D    D pin setup/hold with respect to CLK                   0.02/0.12 0.02/0.14 0.02/0.17 0.02/0.17 ns
TISDCK_DDLY/
TISCKD_DDLY           DDLY pin setup/hold with respect to CLK (using         0.02/0.12 0.02/0.14 0.02/0.17 0.02/0.17  ns
TISDCK_D_DDR/         IDELAY)(1)
TISCKD_D_DDR
TISDCK_DDLY_DDR/      D pin setup/hold with respect to CLK at DDR            0.02/0.12 0.02/0.14 0.02/0.17 0.02/0.17 ns
TISCKD_DDLY_DDR       mode
Sequential Delays
                      D pin setup/hold with respect to CLK at DDR            0.12/0.12 0.14/0.14 0.17/0.17 0.17/0.17 ns
                      mode (using IDELAY)(1)

TISCKO_Q              CLKDIV to out at Q pin                                 0.53       0.54  0.66     0.66               ns
Propagation Delays

TISDO_DO              D input to DO output pin                               0.11       0.11  0.13     0.13               ns

Notes:
1. Recorded at 0 tap value.
2. TISCCK_CE2 and TISCKC_CE2 are reported as TISCCK_CE/TISCKC_CE in the timing report.

Output Serializer/Deserializer Switching Characteristics

Table 56: OSERDES Switching Characteristics

Symbol                                          Description                             Speed Grade                       Units

                                                                             -3         -2    -1C/-1I  -1Q

Setup/Hold

TOSDCK_D/TOSCKD_D            D input setup/hold with respect to CLKDIV       0.42/0.03 0.45/0.03 0.63/0.03 0.63/0.08 ns
TOSDCK_T/TOSCKD_T(1)         T input setup/hold with respect to CLK          0.69/0.13 0.73/0.13 0.88/0.13 0.88/0.13 ns

TOSDCK_T2/TOSCKD_T2(1) T input setup/hold with respect to CLKDIV             0.31/0.13 0.34/0.13 0.39/0.13 0.39/0.13 ns

TOSCCK_OCE/TOSCKC_OCE OCE input setup/hold with respect to CLK               0.32/0.58 0.34/0.58 0.51/0.58 0.51/0.58 ns

TOSCCK_S                     SR (reset) input setup with respect to CLKDIV   0.47       0.52  0.85     0.85               ns

TOSCCK_TCE/TOSCKC_TCE TCE input setup/hold with respect to CLK               0.32/0.01 0.34/0.01 0.51/0.01 0.51/0.10 ns

Sequential Delays

TOSCKO_OQ                    Clock to out from CLK to OQ                     0.40       0.42  0.48     0.48               ns
TOSCKO_TQ                    Clock to out from CLK to TQ
Combinatorial                                                                0.47       0.49  0.56     0.56               ns

TOSDO_TTQ                    T input to TQ out                               0.83       0.92  1.11     1.11               ns

Notes:
1. TOSDCK_T2 and TOSCKD_T2 are reported as TOSDCK_T/TOSCKD_T in the timing report.

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                                                                                                                              36
            Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Input/Output Delay Switching Characteristics

Table 57: Input Delay Switching Characteristics

Symbol                       Description                                                     Speed Grade              Units

                                                                                      -3     -2 -1C/-1I -1Q

IDELAYCTRL

TDLYCCO_RDY                  Reset to ready for IDELAYCTRL                            3.67   3.67   3.67        3.67  s
FIDELAYCTRL_REF              Attribute REFCLK frequency = 200.0(1)
                             Attribute REFCLK frequency = 300.0(1)                    200    200    200         200   MHz
                             Attribute REFCLK frequency = 400.0(1)
                                                                                      300    300    N/A         N/A   MHz

                                                                                      400    400    N/A         N/A   MHz

IDELAYCTRL_REF_PRECISION REFCLK precision                                             10    10    10         10   MHz

TIDELAYCTRL_RPW              Minimum reset pulse width                                59.28 59.28 59.28 59.28         ns
IDELAY

TIDELAYRESOLUTION            IDELAY chain delay resolution                                1/(32 x 2 x FREF)                  ps
                                                                                                                0 ps per tap
                             Pattern dependent period jitter in delay chain for        0         0           0
                             clock pattern.(2)

TIDELAYPAT_JIT and           Pattern dependent period   REFCLK 200 MHz                  5     5     5         5 ps per tap
TODELAYPAT_JIT               jitter in delay chain for  REFCLK 300 MHz                3.33  3.33  3.33       N/A ps per tap
                             random data pattern        REFCLK 400 MHz                2.50  2.50   N/A        N/A ps per tap
                             (PRBS 23)(3)               REFCLK 200 MHz                9.0   9.0   9.0        9.0 ps per tap
                                                        REFCLK 300 MHz                6.0   6.0   6.0        N/A ps per tap
                             Pattern dependent period   REFCLK 400 MHz                4.5   4.5    N/A        N/A ps per tap
                             jitter in delay chain for
                             random data pattern
                             (PRBS 23)(4)

TIDELAY_CLK_MAX              Maximum frequency of CLK input to IDELAY                 680.00 680.00 600.00 600.00     MHz
TIDCCK_CE / TIDCKC_CE                                                                                                  ns
TIDCCK_INC/ TIDCKC_INC       CE pin setup/hold with respect to C for IDELAY 0.12/0.11 0.16/0.13 0.21/0.16 0.21/0.16    ns
TIDCCK_RST/ TIDCKC_RST                                                                                                 ns
TIDDO_IDATAIN                INC pin setup/hold with respect to C for IDELAY 0.12/0.16 0.14/0.18 0.16/0.22 0.16/0.23   ps

                             RST pin setup/hold with respect to C for IDELAY 0.15/0.09 0.16/0.11 0.18/0.14 0.18/0.14

                             Propagation delay through IDELAY                         Note 5 Note 5 Note 5 Note 5

Notes:

1. Average tap delay at 200 MHz = 78 ps, at 300 MHz = 52 ps, and at 400 MHz = 39 ps.
2. When HIGH_PERFORMANCE mode is set to TRUE or FALSE.
3. When HIGH_PERFORMANCE mode is set to TRUE.
4. When HIGH_PERFORMANCE mode is set to FALSE.
5. Delay depends on IDELAY tap setting. See the timing report for actual values.

Table 58: IO_FIFO Switching Characteristics

Symbol                       Description                                                     Speed Grade              Units

                                                                                 -3          -2     -1C/-1I     -1Q

IO_FIFO Clock to Out Delays  RDCLK to Q outputs                                  0.55        0.60   0.68        0.68  ns
TOFFCKO_DO                   Clock to IO_FIFO flags
TCKO_FLAGS                                                                       0.55        0.61   0.77        0.77  ns
Setup/Hold                   D inputs to WRCLK
TCCK_D/TCKC_D                WREN to WRCLK                             0.47/0.02 0.51/0.02 0.58/0.02 0.58/0.18 ns
TIFFCCK_WREN /TIFFCKC_WREN   RDEN to RDCLK                             0.42/0.01 0.47/0.01 0.53/0.01 0.53/0.01 ns
TOFFCCK_RDEN/TOFFCKC_RDEN                                              0.53/0.02 0.58/0.02 0.66/0.02 0.66/0.02 ns

DS187 (v1.12) July 14, 2014                          www.xilinx.com                                 Send Feedback
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                                                                                                                             37
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 58: IO_FIFO Switching Characteristics (Cont'd)

             Symbol                      Description                                   Speed Grade                 Units

                                                                        -3             -2  -1C/-1I      -1Q

Minimum Pulse Width          RESET, RDCLK, WRCLK                        1.62       2.15    2.15         2.15       ns
TPWH_IO_FIFO                 RESET, RDCLK, WRCLK
TPWL_IO_FIFO                                                            1.62       2.15    2.15         2.15       ns
Maximum Frequency            RDCLK and WRCLK
FMAX                                                                    266.67 200.00 200.00 200.00 MHz

CLB Switching Characteristics

Table 59: CLB Switching Characteristics

        Symbol               Description                                           Speed Grade                      Units

                                                                            -3     -2      -1C/-1I         -1Q     ns, Max
                                                                                                                   ns, Max
Combinatorial Delays                                                       0.10                            0.13    ns, Max
                                                                           0.27                            0.36    ns, Max
TILO                  An Dn LUT address to A                             0.42    0.11    0.13            0.55    ns, Max
TILO_2                An Dn LUT address to AMUX/CMUX                     0.94                            1.27    ns, Max
TILO_3                An Dn LUT address to BMUX_A                        0.62    0.30    0.36            0.84    ns, Max
TITO                  An Dn inputs to A D Q outputs                    0.58                            0.83    ns, Max
TAXA                  AX inputs to AMUX output                             0.60    0.46    0.55            0.82    ns, Max
TAXB                  AX inputs to BMUX output                             0.68                            0.90    ns, Max
TAXC                  AX inputs to CMUX output                             0.51    1.05    1.27            0.69    ns, Max
TAXD                  AX inputs to DMUX output                             0.62                            0.82    ns, Max
TBXB                  BX inputs to BMUX output                             0.42    0.69    0.84            0.58    ns, Max
TBXD                  BX inputs to DMUX output                             0.53                            0.71
TCXC                  CX inputs to CMUX output                             0.52    0.66    0.83            0.70    ns, Max
TCXD                  CX inputs to DMUX output                                                                     ns, Max
TDXD                  DX inputs to DMUX output                             0.40    0.68    0.82            0.53
Sequential Delays                                                          0.47                            0.66    ns, Min
                                                                                   0.75    0.90                    ns, Min
                                                                        0.07/0.12                       0.11/0.28  ns, Min
                                                                        0.06/0.19  0.57    0.69         0.09/0.35  ns, Min
                                                                                                                   ns, Min
                                                                        0.59/0.08  0.69    0.82         0.81/0.20
                                                                                                                   ns, Min
                                                                        0.15/0.00  0.48    0.58         0.21/0.13  ns, Max
                                                                        0.38/0.03                       0.53/0.18  ns, Max
                                                                                   0.59    0.71
                                                                           0.52                            1.04      MHz
                                                                           0.53    0.58    0.70            0.71
                                                                           0.52                            0.70
TCKO                  Clock to AQ DQ outputs                            1412     0.44    0.53           1098

TSHCKO                Clock to AMUX DMUX outputs                                 0.53    0.66

Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK

TAS/TAH               AN DN input to CLK on A D flip-flops                     0.09/0.14 0.11/0.18
TDICK/TCKDI           AX DX input to CLK on A D flip-flops                     0.07/0.21 0.09/0.26
                      AX DX input through MUXs and/or carry logic to             0.66/0.09 0.81/0.11
                      CLK on A D flip-flops                                      0.17/0.00 0.21/0.01
                                                                                   0.43/0.04 0.53/0.05
TCECK_CLB/TCKCE_CLB   CE input to CLK on A D flip-flops
TSRCK/TCKSR           SR input to CLK on A D flip-flops
Set/Reset

TSRMIN                SR input minimum pulse width                                 0.78    1.04
TRQ                   Delay from SR input to AQ DQ flip-flops                    0.59    0.71
TCEO                  Delay from CE input to AQ DQ flip-flops                    0.58    0.70
FTOG                  Toggle frequency (for export control)                        1286    1098

DS187 (v1.12) July 14, 2014                         www.xilinx.com                         Send Feedback
Product Specification
                                                                                                                       38
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

CLB Distributed RAM Switching Characteristics (SLICEM Only)

Table 60: CLB Distributed RAM Switching Characteristics

        Symbol                         Description                              Speed Grade                                     Units
                                                                                                                   -1Q
                                                                     -3         -2                      -1C/-1I

Sequential Delays

TSHCKO(1)          Clock to A B outputs                            0.98       1.09                    1.32       1.32 ns, Max
                                                                                                                   1.86 ns, Max
TSHCKO_1           Clock to AMUX BMUX outputs                      1.37       1.53                    1.86

Setup and Hold Times Before/After Clock CLK

TDS_LRAM/TDH_LRAM  A D inputs to CLK                               0.54/0.28  0.60/0.30               0.72/0.35  0.72/0.37  ns, Min
TAS_LRAM/TAH_LRAM                                                    0.27/0.55  0.30/0.60               0.37/0.70  0.37/0.71  ns, Min
                   Address An inputs to clock                        0.69/0.18  0.77/0.21               0.94/0.26  0.94/0.35  ns, Min

                   Address An inputs through MUXs and/or carry
                   logic to clock

TWS_LRAM/TWH_LRAM  WE input to clock                                 0.38/0.10 0.43/0.12 0.53/0.17                 0.53/0.17 ns, Min
                                                                     0.39/0.10 0.44/0.11 0.53/0.17                 0.53/0.17 ns, Min
TCECK_LRAM/TCKCE_LRAM CE input to CLK

Clock CLK

TMPW_LRAM          Minimum pulse width                               1.05       1.13                    1.25       1.25 ns, Min
                                                                                                        2.50       2.50 ns, Min
TMCP               Minimum clock period                              2.10       2.26

Notes:

1. TSHCKO also represents the CLK to XMUX output. Refer to the timing report for the CLK to XMUX path.

CLB Shift Register Switching Characteristics (SLICEM Only)

Table 61: CLB Shift Register Switching Characteristics

           Symbol                      Description                              Speed Grade                                   Units

                                                                     -3         -2                      -1C/-1I    -1Q

Sequential Delays

TREG                         Clock to A D outputs                  1.19       1.33                    1.61       1.61 ns, Max

TREG_MUX                     Clock to AMUX DMUX output             1.58       1.77                    2.15       2.15 ns, Max
TREG_M31                     Clock to DMUX output via M31 output
                                                                     1.12       1.23                    1.46       1.46 ns, Max

Setup and Hold Times Before/After Clock CLK

TWS_SHFREG/TWH_SHFREG        WE input                                0.37/0.10  0.41/0.12               0.51/0.17  0.51/0.17  ns, Min
TCECK_SHFREG/TCKCE_SHFREG    CE input to CLK                         0.37/0.10  0.42/0.11               0.52/0.17  0.52/0.17  ns, Min
TDS_SHFREG/TDH_SHFREG        A D inputs to CLK                     0.33/0.34  0.37/0.37               0.44/0.43  0.44/0.44  ns, Min
Clock CLK

TMPW_SHFREG                  Minimum pulse width                     0.77       0.86                    0.98       0.98 ns, Min

DS187 (v1.12) July 14, 2014                          www.xilinx.com                                     Send Feedback
Product Specification
                                                                                                                              39
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Block RAM and FIFO Switching Characteristics

Table 62: Block RAM and FIFO Switching Characteristics

Symbol                                       Description                              Speed Grade                Units

                                                                           -3         -2         -1C/-1I    -1Q

Block RAM and FIFO Clock to Out Delays

TRCKO_DO and                 Clock CLK to DOUT output (without output      1.85       2.13       2.46       2.46 ns, Max
TRCKO_DO_REG(1)              register)(2)(3)
                                                                           0.64       0.74       0.89       0.89 ns, Max
                             Clock CLK to DOUT output (with output
                             register)(4)(5)

TRCKO_DO_ECC and             Clock CLK to DOUT output with ECC (without    2.77       3.04       3.84       3.84 ns, Max
TRCKO_DO_ECC_REG             output register)(2)(3)

                             Clock CLK to DOUT output with ECC (with       0.73       0.81       0.94       0.94 ns, Max
                             output register)(4)(5)

TRCKO_DO_CASCOUT and         Clock CLK to DOUT output with cascade         2.61       2.88       3.30       3.30 ns, Max
TRCKO_DO_CASCOUT_REG         (without output register)(2)

TRCKO_FLAGS                  Clock CLK to DOUT output with cascade (with   1.16       1.28       1.46       1.46 ns, Max
TRCKO_POINTERS               output register)(4)
TRCKO_PARITY_ECC
                             Clock CLK to FIFO flags outputs(6)            0.76       0.87       1.05       1.05 ns, Max
                             Clock CLK to FIFO pointers outputs(7)
                                                                           0.94       1.02       1.15       1.15 ns, Max

                             Clock CLK to ECCPARITY in ECC encode only     0.78       0.85       0.94       0.94 ns, Max
                             mode

TRCKO_SDBIT_ECC and          Clock CLK to BITERR (without output register) 2.56       2.81       3.55       3.55 ns, Max
TRCKO_SDBIT_ECC_REG
                             Clock CLK to BITERR (with output register)    0.68       0.76       0.89       0.89 ns, Max

TRCKO_RDADDR_ECC and         Clock CLK to RDADDR output with ECC           0.75       0.88       1.07       1.07 ns, Max
TRCKO_RDADDR_ECC_REG         (without output register)
                                                                           0.84       0.93       1.08       1.08 ns, Max
                             Clock CLK to RDADDR output with ECC
                             (with output register)

Setup and Hold Times Before/After Clock CLK

TRCCK_ADDRA/TRCKC_ADDRA      ADDR inputs(8)                                0.45/0.31  0.49/0.33  0.57/0.36  0.57/0.52 ns, Min
                                                                           0.58/0.60  0.65/0.63  0.74/0.67  0.74/0.67 ns, Min
TRDCK_DI_WF_NC/              Data input setup/hold time when block RAM is
TRCKD_DI_WF_NC
                             configured in WRITE_FIRST or NO_CHANGE
                             mode(9)

TRDCK_DI_RF/TRCKD_DI_RF      Data input setup/hold time when block RAM is  0.20/0.29 0.22/0.34 0.25/0.41 0.25/0.50 ns, Min
                             configured in READ_FIRST mode(9)

                             DIN inputs with block RAM ECC in standard     0.50/0.43 0.55/0.46 0.63/0.50 0.63/0.50 ns, Min
                             mode(9)

TRDCK_DI_ECC/TRCKD_DI_ECC    DIN inputs with block RAM ECC encode only(9) 0.93/0.43 1.02/0.46 1.17/0.50 1.17/0.50 ns, Min

                             DIN inputs with FIFO ECC in standard mode(9) 1.04/0.56 1.15/0.59 1.32/0.64 1.32/0.64 ns, Min

TRCCK_INJECTBITERR/          Inject single/double bit error in ECC mode    0.58/0.35 0.64/0.37 0.74/0.40 0.74/0.52 ns, Min
TRCKC_INJECTBITERR
TRCCK_RDEN/TRCKC_RDEN        Block RAM enable (EN) input                   0.35/0.20 0.39/0.21 0.45/0.23 0.45/0.41 ns, Min
TRCCK_REGCE/TRCKC_REGCE      CE input of output register                   0.24/0.15 0.29/0.15 0.36/0.16 0.36/0.39 ns, Min
TRCCK_RSTREG/TRCKC_RSTREG    Synchronous RSTREG input                      0.29/0.07 0.32/0.07 0.35/0.07 0.35/0.17 ns, Min
TRCCK_RSTRAM/TRCKC_RSTRAM    Synchronous RSTRAM input                      0.32/0.42 0.34/0.43 0.36/0.46 0.36/0.57 ns, Min
TRCCK_WEA/TRCKC_WEA          Write enable (WE) input (block RAM only)      0.44/0.18 0.48/0.19 0.54/0.20 0.54/0.42 ns, Min
TRCCK_WREN/TRCKC_WREN        WREN FIFO inputs                              0.46/0.30 0.46/0.35 0.47/0.43 0.47/0.43 ns, Min
TRCCK_RDEN/TRCKC_RDEN        RDEN FIFO inputs                              0.42/0.30 0.43/0.35 0.43/0.43 0.43/0.62 ns, Min

DS187 (v1.12) July 14, 2014                  www.xilinx.com                                 Send Feedback
Product Specification
                                                                                                                 40
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 62: Block RAM and FIFO Switching Characteristics (Cont'd)

           Symbol            Description                                            Speed Grade              Units

                                                                            -3      -2      -1C/-1I  -1Q

Reset Delays                 Reset RST to FIFO flags/pointers(10)           0.90    0.98    1.10     1.10 ns, Max
TRCO_FLAGS                   FIFO reset recovery and removal timing(11)
TRREC_RST/TRREM_RST                                                         1.87/0.81 2.07/0.81 2.37/0.81 2.37/0.58 ns, Max
Maximum Frequency

FMAX_BRAM_WF_NC              Block RAM (write first and no change modes) 509.68     460.83  388.20   388.20 MHz
                             When not in SDP RF mode.

FMAX_BRAM_RF_PERFORMANCE     Block RAM (read first, performance mode)       509.68  460.83  388.20   388.20  MHz

                             When in SDP RF mode but no address overlap
                             between port A and port B.

FMAX_BRAM_RF_DELAYED_WRITE   Block RAM (read first, delayed write mode)     447.63  404.53  339.67   339.67  MHz

                             When in SDP RF mode and there is possibility
                             of overlap between port A and port B
                             addresses.

FMAX_CAS_WF_NC               Block RAM cascade (write first, no change      467.07 418.59 345.78 345.78 MHz
                             mode)

                             When cascade but not in RF mode.

FMAX_CAS_RF_PERFORMANCE      Block RAM cascade                              467.07 418.59 345.78 345.78 MHz
                             (read first, performance mode)

                             When in cascade with RF mode and no
                             possibility of address overlap/one port is
                             disabled.

FMAX_CAS_RF_DELAYED_WRITE    When in cascade RF mode and there is a         405.35  362.19  297.35   297.35  MHz
                             possibility of address overlap between port A
                             and port B.

FMAX_FIFO                    FIFO in all modes without ECC                  509.68  460.83  388.20   388.20  MHz
FMAX_ECC                     Block RAM and FIFO in ECC configuration        410.34  365.10  297.53   297.53  MHz

Notes:

1. The timing report will report all of these parameters as TRCKO_DO.
2. TRCKO_DOR includes TRCKO_DOW, TRCKO_DOPR, and TRCKO_DOPW as well as the B port equivalent timing parameters.
3. These parameters also apply to synchronous FIFO with DO_REG = 0.

4. TRCKO_DO includes TRCKO_DOP as well as the B port equivalent timing parameters.
5. These parameters also apply to multirate (asynchronous) and synchronous FIFO with DO_REG = 1.

6. TRCKO_FLAGS includes the following parameters: TRCKO_AEMPTY, TRCKO_AFULL, TRCKO_EMPTY, TRCKO_FULL, TRCKO_RDERR, and
      TRCKO_WRERR.

7. TRCKO_POINTERS includes both TRCKO_RDCOUNT and TRCKO_WRCOUNT.
8. The ADDR setup and hold must be met when EN is asserted (even when WE is deasserted). Otherwise, block RAM data corruption is

      possible.

9. These parameters include both A and B inputs as well as the parity inputs of A and B.

10. TRCO_FLAGS includes the following flags: AEMPTY, AFULL, EMPTY, FULL, RDERR, WRERR, RDCOUNT, and WRCOUNT.
11. RDEN and WREN must be held Low prior to and during reset. The FIFO reset must be asserted for at least five positive clock edges of the

      slowest clock (WRCLK or RDCLK).

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Product Specification
                                                                                                             41
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

DSP48E1 Switching Characteristics

Table 63: DSP48E1 Switching Characteristics

Symbol                                       Description                              Speed Grade                       Units

                                                                           -3         -2         -1C/-1I    -1Q

Setup and Hold Times of Data/Control Pins to the Input Register Clock

TDSPDCK_A_AREG/ TDSPCKD_A_AREG        A input to A register CLK            0.26/0.12 0.30/0.13 0.37/0.14 0.37/0.28 ns
                                                                           0.33/0.15 0.38/0.16 0.45/0.18 0.45/0.25 ns
TDSPDCK_B_BREG/TDSPCKD_B_BREG         B input to B register CLK            0.17/0.17 0.20/0.19 0.24/0.21 0.24/0.26 ns
                                                                           0.25/0.25 0.32/0.27 0.42/0.27 0.42/0.42 ns
TDSPDCK_C_CREG/TDSPCKD_C_CREG         C input to C register CLK            0.23/0.12 0.27/0.13 0.32/0.14 0.32/0.17 ns

TDSPDCK_D_DREG/TDSPCKD_D_DREG         D input to D register CLK            0.25/0.15 0.29/0.16 0.36/0.18 0.36/0.18 ns

TDSPDCK_ACIN_AREG/                    ACIN input to A register CLK
TDSPCKD_ACIN_AREG

TDSPDCK_BCIN_BREG/                    BCIN input to B register CLK
TDSPCKD_BCIN_BREG

Setup and Hold Times of Data Pins to the Pipeline Register Clock

TDSPDCK_{A, B}_MREG_MULT/             {A, B,} input to M register CLK      2.40/0.01 2.76/0.01 3.29/0.01 3.29/0.01 ns
TDSPCKD_B_MREG_MULT                   using multiplier                     1.29/0.02 1.48/0.02 1.76/0.02 1.76/0.02 ns

TDSPDCK_{A, B}_ADREG/                 {A, D} input to AD register CLK
TDSPCKD_ D_ADREG

Setup and Hold Times of Data/Control Pins to the Output Register Clock

TDSPDCK_{A, B}_PREG_MULT/             {A, B} input to P register CLK       4.02/0.28 4.60/0.28 5.48/0.28 5.48/0.28 ns
TDSPCKD_{A, B} _PREG_MULT             using multiplier
TDSPDCK_D_PREG_MULT/
TDSPCKD_D_PREG_MULT                   D input to P register CLK using      3.93/0.73 4.50/0.73 5.35/0.73 5.35/0.73 ns
TDSPDCK_{A, B} _PREG/                 multiplier
TDSPCKD_{A, B} _PREG
TDSPDCK_C_PREG/                       A or B input to P register CLK not   1.73/0.28 1.98/0.28 2.35/0.28 2.35/0.28  ns
TDSPCKD_C_PREG                        using multiplier
TDSPDCK_PCIN_PREG/
TDSPCKD_PCIN_PREG                     C input to P register CLK not        1.54/0.26 1.76/0.26 2.10/0.26 2.10/0.26 ns
Setup and Hold Times of the CE Pins   using multiplier

                                      PCIN input to P register CLK         1.32/0.15 1.51/0.15 1.80/0.15 1.80/0.15 ns

TDSPDCK_{CEA;CEB}_{AREG;BREG}/        {CEA; CEB} input to {A; B} register  0.35/0.06  0.42/0.08  0.52/0.11  0.52/0.11   ns
TDSPCKD_{CEA;CEB}_{AREG;BREG}         CLK
TDSPDCK_CEC_CREG/ TDSPCKD_CEC_CREG
TDSPDCK_CED_DREG/ TDSPCKD_CED_DREG    CEC input to C register CLK          0.28/0.10 0.34/0.11 0.42/0.13 0.42/0.13 ns
TDSPDCK_CEM_MREG/ TDSPCKD_CEM_MREG
TDSPDCK_CEP_PREG/ TDSPCKD_CEP_PREG    CED input to D register CLK          0.36/0.03 0.43/0.03 0.52/0.03 0.52/0.03 ns
Setup and Hold Times of the RST Pins
                                      CEM input to M register CLK          0.17/0.18 0.21/0.20 0.27/0.23 0.27/0.23 ns

                                      CEP input to P register CLK          0.36/0.01 0.43/0.01 0.53/0.01 0.53/0.01 ns

TDSPDCK_{RSTA; RSTB}_{AREG; BREG}/    {RSTA, RSTB} input to {A, B}         0.41/0.11 0.46/0.13 0.55/0.15 0.55/0.24 ns
TDSPCKD_{RSTA; RSTB}_{AREG; BREG}     register CLK
TDSPDCK_RSTC_CREG/ TDSPCKD_RSTC_CREG  RSTC input to C register CLK         0.07/0.10 0.08/0.11 0.09/0.12 0.09/0.25 ns
TDSPDCK_RSTD_DREG/ TDSPCKD_RSTD_DREG  RSTD input to D register CLK         0.44/0.07 0.50/0.08 0.59/0.09 0.59/0.09 ns
TDSPDCK_RSTM_MREG/ TDSPCKD_RSTM_MREG  RSTM input to M register CLK         0.21/0.22 0.23/0.24 0.27/0.28 0.27/0.28 ns
TDSPDCK_RSTP_PREG/ TDSPCKD_RSTP_PREG  RSTP input to P register CLK         0.27/0.01 0.30/0.01 0.35/0.01 0.35/0.03 ns

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                                                                                                                        42
            Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 63: DSP48E1 Switching Characteristics (Cont'd)

                 Symbol                              Description             Speed Grade                     Units
                                                                                                  -1Q
                                                                        -3   -2    -1C/-1I

Combinatorial Delays from Input Pins to Output Pins                    3.79
                                                                       3.72
TDSPDO_A_CARRYOUT_MULT           A input to CARRYOUT output            1.53  4.35  5.18           5.18  ns
                                 using multiplier                      1.33

TDSPDO_D_P_MULT                  D input to P output using multiplier  0.55  4.26  5.07           5.07  ns
TDSPDO_B_P                                                             4.06
                                 B input to P output not using         3.97  1.75  2.08           2.08  ns
                                 multiplier                            1.77
                                                                       1.58
TDSPDO_C_P                       C input to P output                         1.53  1.82           1.82  ns
                                                                       3.65
Combinatorial Delays from Input Pins to Cascading Output Pins          1.37
                                                                       0.38
TDSPDO_{A; B}_{ACOUT; BCOUT}     {A, B} input to {ACOUT, BCOUT}        3.90  0.63  0.74           0.74  ns
                                 output                                1.61
                                                                       1.11
TDSPDO_{A, B}_CARRYCASCOUT_MULT  {A, B} input to CARRYCASCOUT          1.36  4.65  5.54           5.54  ns
                                 output using multiplier
                                                                       0.33
TDSPDO_D_CARRYCASCOUT_MULT       D input to CARRYCASCOUT               0.52  4.54  5.40           5.40  ns
                                 output using multiplier
                                                                       1.68
TDSPDO_{A, B}_CARRYCASCOUT       {A, B} input to CARRYCASCOUT          1.92  2.03  2.41           2.41  ns
                                 output not using multiplier           2.72
                                                                       2.96
TDSPDO_C_CARRYCASCOUT            C input to CARRYCASCOUT                     1.81  2.15           2.15  ns
                                 output

Combinatorial Delays from Cascading Input Pins to All Output Pins

TDSPDO_ACIN_P_MULT               ACIN input to P output using                4.19  5.00           5.00  ns
                                 multiplier

TDSPDO_ACIN_P                    ACIN input to P output not using            1.57  1.88           1.88  ns
                                 multiplier

TDSPDO_ACIN_ACOUT                ACIN input to ACOUT output                  0.44  0.53           0.53  ns
TDSPDO_ACIN_CARRYCASCOUT_MULT
                                 ACIN input to CARRYCASCOUT                  4.47  5.33           5.33  ns
                                 output using multiplier

TDSPDO_ACIN_CARRYCASCOUT         ACIN input to CARRYCASCOUT                  1.85  2.21           2.21  ns
                                 output not using multiplier

TDSPDO_PCIN_P                    PCIN input to P output                      1.28  1.52           1.52  ns
TDSPDO_PCIN_CARRYCASCOUT
                                 PCIN input to CARRYCASCOUT                  1.56  1.85           1.85  ns
                                 output

Clock to Outs from Output Register Clock to Output Pins

TDSPCKO_P_PREG                   CLK PREG to P output                        0.37  0.44           0.44  ns
TDSPCKO_CARRYCASCOUT_PREG
                                 CLK PREG to CARRYCASCOUT                    0.59  0.69           0.69  ns
                                 output

Clock to Outs from Pipeline Register Clock to Output Pins

TDSPCKO_P_MREG                   CLK MREG to P output                        1.93  2.31           2.31  ns
TDSPCKO_CARRYCASCOUT_MREG
                                 CLK MREG to CARRYCASCOUT                    2.21  2.64           2.64  ns
                                 output

TDSPCKO_P_ADREG_MULT             CLK ADREG to P output using                 3.10  3.69           3.69  ns
                                 multiplier

TDSPCKO_CARRYCASCOUT_ADREG_MULT  CLK ADREG to                                3.38  4.02           4.02  ns
                                 CARRYCASCOUT output using
                                 multiplier

DS187 (v1.12) July 14, 2014                          www.xilinx.com                Send Feedback
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                                                                                                        43
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 63: DSP48E1 Switching Characteristics (Cont'd)

                Symbol               Description                                           Speed Grade                       Units
                                                                                                                  -1Q
                                                                                      -3   -2      -1C/-1I

Clock to Outs from Input Register Clock to Output Pins                              3.94
                                                                                    1.64
TDSPCKO_P_AREG_MULT                  CLK AREG to P output using                     1.69   4.51    5.37           5.37  ns
                                     multiplier                                     3.91

TDSPCKO_P_BREG                       CLK BREG to P output not using                 0.64   1.87    2.22           2.22  ns
                                     multiplier                                     4.19
                                                                                    1.88
TDSPCKO_P_CREG                       CLK CREG to P output not using                 4.16   1.93    2.30           2.30  ns
                                     multiplier                                     1.94

TDSPCKO_P_DREG_MULT                  CLK DREG to P output using                    628.93  4.48    5.32           5.32  ns
                                     multiplier                                    531.63
                                                                                   349.28
Clock to Outs from Input Register Clock to Cascading Output Pins                   317.26
                                                                                   397.30
TDSPCKO_{ACOUT; BCOUT}_{AREG; BREG}  CLK (ACOUT, BCOUT) to {A,B}                   397.30  0.73    0.87           0.87  ns
                                     register output                               260.01
                                                                                   241.72
                                                              CLK (AREG, BREG) to          4.79    5.70           5.70  ns
TDSPCKO_CARRYCASCOUT_{AREG, BREG}_MULT CARRYCASCOUT output using

                                                              multiplier

TDSPCKO_CARRYCASCOUT_ BREG           CLK BREG to CARRYCASCOUT                              2.15    2.55           2.55  ns
                                     output not using multiplier

TDSPCKO_CARRYCASCOUT_ DREG_MULT      CLK DREG to CARRYCASCOUT                              4.76    5.65           5.65  ns
                                     output using multiplier

TDSPCKO_CARRYCASCOUT_ CREG           CLK CREG to CARRYCASCOUT                              2.21    2.63           2.63  ns
                                     output

Maximum Frequency

FMAX                                 With all registers used                               550.66  464.25   464.25 MHz
FMAX_PATDET                                                                                465.77  392.93   392.93 MHz
                                     With pattern detector                                 305.62  257.47   257.47 MHz
FMAX_MULT_NOMREG
                                     Two register multiply without                                          233.92 MHz
                                     MREG                                                                   290.44 MHz
                                                                                                            290.44 MHz
FMAX_MULT_NOMREG_PATDET              Two register multiply without                         277.62  233.92
                                     MREG with pattern detect                              346.26  290.44   190.69 MHz
                                                                                           346.26  290.44
FMAX_PREADD_MULT_NOADREG             Without ADREG                                                          177.43 MHz
FMAX_PREADD_MULT_NOADREG_PATDET
                                     Without ADREG with pattern
                                     detect

FMAX_NOPIPELINEREG                   Without pipeline registers (MREG,                     227.01 190.69
                                     ADREG)

FMAX_NOPIPELINEREG_PATDET            Without pipeline registers (MREG,                     211.15 177.43
                                     ADREG) with pattern detect

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Product Specification
                                                                                                                        44
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Clock Buffers and Networks

Table 64: Global Clock Switching Characteristics (Including BUFGCTRL)

              Symbol                            Description                           Speed Grade                     Units

TBCCCK_CE/TBCCKC_CE(1)       CE pins setup/hold                                -3     -2    -1C/-1I           -1Q       ns
TBCCCK_S/TBCCKC_S(1)         S pins setup/hold                             0.13/0.39                       0.18/0.84    ns
TBCCKO_O(2)                  BUFGCTRL delay from I0/I1 to O                0.13/0.39  0.14/0.41 0.18/0.42  0.18/0.84    ns
Maximum Frequency
                                                                              0.08    0.14/0.41 0.18/0.42     0.11

                                                                                      0.09  0.11

FMAX_BUFG                    Global clock tree (BUFG)                      628.00 628.00 464.00 464.00 MHz

Notes:

1. TBCCCK_CE and TBCCKC_CE must be satisfied to assure glitch-free operation of the global clock when switching between clocks. These
      parameters do not apply to the BUFGMUX primitive that assures glitch-free operation. The other global clock setup and hold times are
      optional; only needing to be satisfied if device operation requires simulation matches on a cycle-for-cycle basis when switching between
      clocks.

2. TBGCKO_O (BUFG delay from I0 to O) values are the same as TBCCKO_O values.

Table 65: Input/Output Clock Switching Characteristics (BUFIO)

              Symbol                            Description                           Speed Grade                       Units
                             Clock to out delay from I to O                                                -1Q
TBIOCKO_O                    I/O clock tree (BUFIO)                           -3      -2    -1C/-1I
Maximum Frequency                                                           1.16
FMAX_BUFIO                                                                            1.32  1.61           1.61       ns
                                                                           680.00
                                                                                      680.00 600.00        600.00 MHz

Table 66: Regional Clock Buffer Switching Characteristics (BUFR)

Symbol                       Description                                              Speed Grade                       Units
                                                                             -3                            -1Q
                                                                                      -2    -1C/-1I

TBRCKO_O                Clock to out delay from I to O                     0.64       0.80  1.04           1.04       ns
TBRCKO_O_BYP
                        Clock to out delay from I to O with Divide Bypass  0.35       0.41  0.54           0.54       ns
                        attribute set

TBRDO_O                 Propagation delay from CLR to O                     0.85      0.89  1.14           1.14       ns
Maximum Frequency       Regional clock tree (BUFR)                         420.00
FMAX_BUFR(1)                                                                          375.00 315.00        315.00 MHz

Notes:
1. The maximum input frequency to the BUFR and BUFMR is the BUFIO FMAX frequency.

Table 67: Horizontal Clock Buffer Switching Characteristics (BUFH)

              Symbol                            Description                           Speed Grade                     Units
                             BUFH delay from I to O                                                                     ns
TBHCKO_O                     CE pin setup and hold                             -3     -2    -1C/-1I           -1Q       ns
TBHCCK_CE/TBHCKC_CE                                                           0.11                            0.14
Maximum Frequency            Horizontal clock buffer (BUFH)                0.20/0.13  0.11  0.14           0.29/0.43  MHz
FMAX_BUFH
                                                                            628.00    0.23/0.16 0.29/0.21   464.00

                                                                                      628.00 464.00

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Product Specification
                                                                                                                                                45
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 68: Duty-Cycle Distortion and Clock-Tree Skew

     Symbol                         Description                Device             Speed Grade                              Units
TDCD_CLK        Global clock tree duty-cycle distortion(1)
                                                            All              -3   -2    -1C/-1I  -1Q
                                                            XC7Z010         0.20
                                                                            0.27  0.20  0.20     0.20                      ns

                                                                                  0.27  0.27     N/A                       ns

                                                            XC7Z015         0.33  0.39  0.42     N/A                       ns

TCKSKEW         Global clock tree skew(2)                   XC7Z020         0.33  0.38  0.42     N/A                       ns

                                                            XA7Z010         N/A   N/A   0.27     0.27                      ns

                                                            XA7Z020         N/A   N/A   0.42     0.42                      ns

                                                            XQ7Z020         N/A   0.38  0.42     0.42                      ns

TDCD_BUFIO      I/O clock tree duty-cycle distortion        All             0.14  0.14  0.14     0.14                      ns
TBUFIOSKEW
TDCD_BUFR       I/O clock tree skew across one clock region All             0.03  0.03  0.03     0.03                      ns

                Regional clock tree duty-cycle distortion   All             0.18  0.18  0.18     0.18                      ns

Notes:

1. These parameters represent the worst-case duty-cycle distortion observable at the pins of the device using LVDS output buffers. For cases
      where other I/O standards are used, IBIS can be used to calculate any additional duty-cycle distortion that might be caused by asymmetrical
      rise/fall times.

2. The TCKSKEW value represents the worst-case clock-tree skew observable between sequential I/O elements. Significantly less clock-tree
      skew exists for I/O registers that are close to each other and fed by the same or adjacent clock-tree branches. Use the Xilinx Timing Analyzer
      tools to evaluate application specific clock skew.

MMCM Switching Characteristics

Table 69: MMCM Specification

Symbol                                     Description                            Speed Grade                              Units

                                                                            -3    -2    -1C/-1I  -1Q

MMCM_FINMAX      Maximum input clock frequency                              800.00 800.00 800.00 800.00                    MHz
MMCM_FINMIN      Minimum input clock frequency
MMCM_FINJITTER   Maximum input clock period jitter                          10.00 10.00 10.00 10.00                        MHz
                 Allowable input duty cycle: 10--49 MHz
                                                                                  < 20% of clock input period or 1 ns Max

                                                                            25    25    25       25                        %

                 Allowable input duty cycle: 50--199 MHz                    30    30    30       30                        %

MMCM_FINDUTY     Allowable input duty cycle: 200--399 MHz                   35    35    35       35                        %
                 Allowable input duty cycle: 400--499 MHz
                                                                            40    40    40       40                        %

                 Allowable input duty cycle: >500 MHz                       45    45    45       45                        %

MMCM_FMIN_PSCLK  Minimum dynamic phase-shift clock frequency                0.01  0.01  0.01     0.01                      MHz

MMCM_FMAX_PSCLK  Maximum dynamic phase-shift clock frequency                550.00 500.00 450.00 450.00                    MHz

MMCM_FVCOMIN     Minimum MMCM VCO frequency                                 600.00 600.00 600.00 600.00                    MHz

MMCM_FVCOMAX     Maximum MMCM VCO frequency                                 1600.00 1440.00 1200.00 1200.00 MHz
MMCM_FBANDWIDTH  Low MMCM bandwidth at typical(1)
                 High MMCM bandwidth at typical(1)                          1.00  1.00  1.00     1.00                      MHz

                                                                            4.00  4.00  4.00     4.00                      MHz

MMCM_TSTATPHAOFFSET Static phase offset of the MMCM outputs(2)              0.12  0.12  0.12     0.12                      ns

MMCM_TOUTJITTER  MMCM output jitter                                                     Note 3
MMCM_TOUTDUTY    MMCM output clock duty-cycle precision(4)
                                                                            0.20  0.20  0.20     0.20                      ns

MMCM_TLOCKMAX    MMCM maximum lock time                                     100.00 100.00 100.00 100.00                    s

MMCM_FOUTMAX     MMCM maximum output frequency                              800.00 800.00 800.00 800.00                    MHz
MMCM_FOUTMIN     MMCM minimum output frequency(5)(6)
                                                                            4.69  4.69  4.69     4.69                      MHz

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Product Specification
                                                                                                                                  46
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 69: MMCM Specification (Cont'd)

Symbol                       Description                                   Speed Grade                            Units

                                                                   -3      -2      -1C/-1I  -1Q

MMCM_TEXTFDVAR      External clock feedback variation                    < 20% of clock input period or 1 ns Max
MMCM_RSTMINPULSE
                    Minimum reset pulse width                      5.00    5.00    5.00     5.00                                       ns
MMCM_FPFDMAX
                    Maximum frequency at the phase frequency       550.00 500.00 450.00 450.00                    MHz
                    detector

MMCM_FPFDMIN        Minimum frequency at the phase frequency       10.00 10.00 10.00 10.00                        MHz
                    detector

MMCM_TFBDELAY       Maximum delay in the feedback path                     3 ns Max or one CLKIN cycle

MMCM Switching Characteristics Setup and Hold

TMMCMDCK_PSEN/      Setup and hold of phase-shift enable           1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns
TMMCMCKD_PSEN

TMMCMDCK_PSINCDEC/  Setup and hold of phase-shift                  1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns
TMMCMCKD_PSINCDEC   increment/decrement

TMMCMCKO_PSDONE     Phase shift clock-to-out of PSDONE             0.59    0.68    0.81     0.81                                       ns

Dynamic Reconfiguration Port (DRP) for MMCM Before and After DCLK

TMMCMDCK_DADDR/     DADDR setup/hold                               1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
TMMCMCKD_DADDR      DI setup/hold
TMMCMDCK_DI/        DEN setup/hold                                 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
TMMCMCKD_DI         DWE setup/hold
TMMCMDCK_DEN/       CLK to out of DRDY                             1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns, Min
TMMCMCKD_DEN        DCLK frequency
TMMCMDCK_DWE/                                                      1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
TMMCMCKD_DWE
TMMCMCKO_DRDY                                                       0.65    0.72    0.99     0.99 ns, Max
FDCK                                                               200.00  200.00  200.00   200.00 MHz, Max

Notes:

1. The MMCM does not filter typical spread-spectrum input clocks because they are usually far below the bandwidth filter frequencies.
2. The static offset is measured between any MMCM outputs with identical phase.
3. Values for this parameter are available in the Clocking Wizard.

      See http://www.xilinx.com/products/intellectual-property/clocking_wizard.htm.
4. Includes global clock buffer.
5. Calculated as FVCO/128 assuming output duty cycle is 50%.
6. When CLKOUT4_CASCADE = TRUE, MMCM_FOUTMIN is 0.036 MHz.

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Product Specification
                                                                                                                                           47
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

PLL Switching Characteristics

Table 70: PLL Specification

Symbol                         Description                                Speed Grade                                                 Units

                                                                  -3      -2      -1C/-1I -1Q

PLL_FINMAX             Maximum input clock frequency              800.00 800.00 800.00 800.00                                         MHz
PLL_FINMIN             Minimum input clock frequency
PLL_FINJITTER          Maximum input clock period jitter          19.00 19.00 19.00 19.00                                             MHz
                       Allowable input duty cycle: 19--49 MHz
                                                                        < 20% of clock input period or 1 ns Max

                                                                  25      25      25      25                                          %

                       Allowable input duty cycle: 50--199 MHz    30      30      30      30                                          %

PLL_FINDUTY            Allowable input duty cycle: 200--399 MHz   35      35      35      35                                          %
                       Allowable input duty cycle: 400--499 MHz
                                                                  40      40      40      40                                          %

                       Allowable input duty cycle: >500 MHz       45      45      45      45                                          %

PLL_FVCOMIN            Minimum PLL VCO frequency                  800.00 800.00 800.00 800.00                                         MHz
PLL_FVCOMAX            Maximum PLL VCO frequency
                       Low PLL bandwidth at typical(1)            2133.00 1866.00 1600.00 1600.00 MHz
PLL_FBANDWIDTH         High PLL bandwidth at typical(1)
                       Static phase offset of the PLL outputs(2)  1.00    1.00    1.00    1.00                                        MHz
PLL_TSTATPHAOFFSET     PLL output jitter
PLL_TOUTJITTER         PLL output clock duty-cycle precision(4)   4.00    4.00    4.00    4.00                                        MHz
PLL_TOUTDUTY           PLL maximum lock time
PLL_TLOCKMAX           PLL maximum output frequency               0.12    0.12    0.12    0.12                                        ns
PLL_FOUTMAX            PLL minimum output frequency(5)
PLL_FOUTMIN            External clock feedback variation                          Note 3
PLL_TEXTFDVAR          Minimum reset pulse width
PLL_RSTMINPULSE        Maximum frequency at the phase frequency   0.20    0.20    0.20    0.20                                        ns
                       detector
PLL_FPFDMAX                                                       100.00 100.00 100.00 100.00                                         s

                                                                  800.00 800.00 800.00 800.00                                         MHz

                                                                  6.25    6.25    6.25    6.25                                        MHz

                                                                        < 20% of clock input period or 1 ns Max

                                                                  5.00    5.00    5.00    5.00                                        ns

                                                                  550.00 500.00 450.00 450.00                                         MHz

PLL_FPFDMIN            Minimum frequency at the phase frequency   19.00 19.00 19.00 19.00                                             MHz
                       detector

PLL_TFBDELAY           Maximum delay in the feedback path                 3 ns Max or one CLKIN cycle

Dynamic Reconfiguration Port (DRP) for PLL Before and After DCLK

TPLLCCK_DADDR/TPLLCKC  Setup and hold of D address                1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
                       Setup and hold of D input                  1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
_DADDR                 Setup and hold of D enable                 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 ns, Min

TPLLCCK_DI/TPLLCKC_DI  Setup and hold of D write enable           1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 ns, Min
TPLLCCK_DEN/TPLLCKC_D  CLK to out of DRDY
                       DCLK frequency                              0.65    0.72    0.99    0.99 ns, Max
EN                                                                200.00  200.00  200.00  200.00 MHz, Max

TPLLCCK_DWE/TPLLCKC_D

WE

TPLLCKO_DRDY
FDCK

Notes:

1. The PLL does not filter typical spread-spectrum input clocks because they are usually far below the bandwidth filter frequencies.
2. The static offset is measured between any PLL outputs with identical phase.
3. Values for this parameter are available in the Clocking Wizard.

      See http://www.xilinx.com/products/intellectual-property/clocking_wizard.htm.
4. Includes global clock buffer.
5. Calculated as FVCO/128 assuming output duty cycle is 50%.

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Product Specification
                                                                                                                                             48
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Device Pin-to-Pin Output Parameter Guidelines

Table 71: Clock-Capable Clock Input to Output Delay Without MMCM/PLL (Near Clock Region)(1)

Symbol                       Description                  Device                 Speed Grade                       Units
                                                                             -3
                                                                                 -2    -1C/-1I               -1Q     ns
                                                                                                                     ns
SSTL15 Clock-Capable Clock Input to Output Delay using Output Flip-Flops, Fast Slew Rate, without MMCM/PLL.          ns
                                                                                                                     ns
TICKOF        Clock-capable clock input and OUTFF at XC7Z010       5.08          5.68                 6.65   N/A     ns
                                                                                                                     ns
              pins/banks closest to the BUFGs without     XC7Z015  5.34          5.96                 6.90   N/A

              MMCM/PLL (near clock region)(2)

                                                          XC7Z020  5.42          6.05                 7.08   N/A

                                                          XA7Z010  N/A           N/A                  6.65   6.65

                                                          XA7Z020  N/A           N/A                  7.08   7.08

                                                          XQ7Z020  N/A           6.05                 7.08   7.08

Notes:

1. This table lists representative values where one global clock input drives one vertical clock line in each accessible column, and where all
      accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Refer to the Die Level Bank Numbering Overview section of Zynq-7000 All Programmable SoC Packaging and Pinout Specification (UG865).

Table 72: Clock-Capable Clock Input to Output Delay Without MMCM/PLL (Far Clock Region)(1)

Symbol                       Description                  Device                 Speed Grade                       Units
                                                                             -3
                                                                                 -2    -1C/-1I               -1Q     ns
                                                                                                                     ns
SSTL15 Clock-Capable Clock Input to Output Delay using Output Flip-Flops, Fast Slew Rate, without MMCM/PLL.          ns
                                                                                                                     ns
TICKOFFAR     Clock-capable clock input and OUTFF at XC7Z010       5.08          5.68  6.65                  N/A     ns
                                                                                                                     ns
              pins/banks farthest from the BUFGs without  XC7Z015  5.60          6.25  7.21                  N/A

              MMCM/PLL (far clock region)(2)

                                                          XC7Z020  5.69          6.34  7.40                  N/A

                                                          XA7Z010  N/A           N/A   6.65                  6.65

                                                          XA7Z020  N/A           N/A   7.40                  7.40

                                                          XQ7Z020  N/A           6.34  7.40                  7.40

Notes:

1. This table lists representative values where one global clock input drives one vertical clock line in each accessible column, and where all
      accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Refer to the Die Level Bank Numbering Overview section of Zynq-7000 All Programmable SoC Packaging and Pinout Specification
      (UG865).

Table 73: Clock-Capable Clock Input to Output Delay With MMCM

Symbol                       Description                  Device                 Speed Grade                             Units
                                                                             -3                              -1Q
                                                                                 -2    -1C/-1I

SSTL15 Clock-Capable Clock Input to Output Delay using Output Flip-Flops, Fast Slew Rate, with MMCM.

TICKOFMMCMCC  Clock-capable clock input and OUTFF with XC7Z010     1.04          1.03  1.03                  N/A   ns

              MMCM                                        XC7Z015  1.05          1.04  1.06                  N/A   ns

                                                          XC7Z020  1.05          1.04  1.05                  N/A   ns

                                                          XA7Z010  N/A           N/A   1.03                  1.03  ns

                                                          XA7Z020  N/A           N/A   1.05                  1.05  ns

                                                          XQ7Z020  N/A           1.04  1.05                  1.05  ns

Notes:

1. This table lists representative values where one global clock input drives one vertical clock line in each accessible column, and where all
      accessible IOB and CLB flip-flops are clocked by the global clock net.

2. MMCM output jitter is already included in the timing calculation.

DS187 (v1.12) July 14, 2014                    www.xilinx.com                          Send Feedback
Product Specification
                                                                                                                                                49
              Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 74: Clock-Capable Clock Input to Output Delay With PLL

Symbol                       Description                 Device                          Speed Grade                       Units
                                                                             -3                               -1Q
                                                                                         -2          -1C/-1I

SSTL15 Clock-Capable Clock Input to Output Delay using Output Flip-Flops, Fast Slew Rate, with PLL.

TICKOFPLLCC       Clock-capable clock input and OUTFF XC7Z010            0.82            0.82         0.82    N/A   ns

                  with PLL                               XC7Z015         0.82            0.82         0.82    N/A   ns

                                                         XC7Z020         0.82            0.82         0.82    N/A   ns

                                                         XA7Z010         N/A             N/A          0.82    0.82  ns

                                                         XA7Z020         N/A             N/A          0.82    0.82  ns

                                                         XQ7Z020         N/A             0.82         0.82    0.82  ns

Notes:

1. This table lists representative values where one global clock input drives one vertical clock line in each accessible column, and where all
      accessible IOB and CLB flip-flops are clocked by the global clock net.

2. PLL output jitter is already included in the timing calculation.

Table 75: Pin-to-Pin, Clock-to-Out using BUFIO

          Symbol             Description                                                 Speed Grade                       Units
                                                                                                              -1Q
                                                                         -3              -2          -1C/-1I

SSTL15 Clock-Capable Clock Input to Output Delay using Output Flip-Flop, Fast Slew Rate, with BUFIO.

TICKOFCS                     Clock to out of I/O clock                   5.14            5.76         6.81    6.81  ns

Device Pin-to-Pin Input Parameter Guidelines

Table 76: Global Clock Input Setup and Hold Without MMCM/PLL with ZHOLD_DELAY on HR I/O Banks

Symbol                       Description                 Device                          Speed Grade                      Units
                                                                             -3                               -1Q
                                                                                         -2          -1C/-1I

Input Setup and Hold Time Relative to Global Clock Input Signal for SSTL15 Standard.(1)

TPSFD/ TPHFD      Full delay (legacy delay or default delay) XC7Z010 2.00/0.17 2.13/0.17 2.44/0.17 N/A           ns

                  global clock input and IFF(2) without
                  MMCM/PLL with ZHOLD_DELAY on HR XC7Z015 2.38/0.18 2.55/0.18 3.03/0.18 N/A                      ns

                  I/O banks                              XC7Z020 2.55/0.25 2.74/0.25 3.18/0.25 N/A               ns

                                                         XA7Z010         N/A             N/A 2.44/0.17 2.44/0.17 ns

                                                         XA7Z020         N/A             N/A 3.18/0.25 3.18/0.25 ns

                                                         XQ7Z020         N/A 2.74/0.25 3.18/0.25 3.18/0.25 ns

Notes:

1. Setup and hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the global
      clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the global clock input
      signal using the fastest process, lowest temperature, and highest voltage.

2. IFF = Input flip-flop or latch.

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Product Specification
                                                                                                                                                50
             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 77: Clock-Capable Clock Input Setup and Hold With MMCM

Symbol                       Description    Device                                       Speed Grade                  Units
                                                                -3                                       -1Q
                                                                                         -2     -1C/-1I

Input Setup and Hold Time Relative to Global Clock Input Signal for SSTL15 Standard.(1)

TPSMMCMCC/   No delay clock-capable clock input and XC7Z010 2.36/0.62 2.68/0.62 3.22/0.62 N/A               ns
TPHMMCMCC
             IFF(2) with MMCM               XC7Z015 2.47/0.62 2.80/0.62 3.34/0.62 N/A                       ns

                                            XC7Z020 2.48/0.62 2.82/0.62 3.38/0.62 N/A                       ns

                                            XA7Z010           N/A                        N/A 3.22/0.62 3.22/0.62 ns

                                            XA7Z020           N/A                        N/A 3.38/0.62 3.38/0.62 ns

                                            XQ7Z020           N/A 2.82/0.62 3.38/0.62 3.38/0.62 ns

Notes:

1. Setup and hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the global
      clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the global clock input
      signal using the fastest process, lowest temperature, and highest voltage.

2. IFF = Input flip-flop or latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

Table 78: Clock-Capable Clock Input Setup and Hold With PLL

Symbol                       Description    Device                                       Speed Grade                  Units
                                                                -3                                       -1Q
                                                                                         -2     -1C/-1I

Input Setup and Hold Time Relative to Clock-Capable Clock Input Signal for SSTL15 Standard.(1)

TPSPLLCC/    No delay clock-capable clock input and XC7Z010 2.67/0.19 3.03/0.19 3.64/0.19 N/A               ns
TPHPLLCC
             IFF(2) with PLL                XC7Z015 2.78/0.20 3.15/0.20 3.76/0.20 N/A                       ns

                                            XC7Z020 2.79/0.20 3.17/0.20 3.80/0.20 N/A                       ns

                                            XA7Z010           N/A                        N/A 3.64/0.19 3.64/0.19 ns

                                            XA7Z020           N/A                        N/A 3.80/0.20 3.80/0.20 ns

                                            XQ7Z020           N/A 3.17/0.20 3.80/0.20 3.80/0.20 ns

Notes:

1. Setup and hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the global
      clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the global clock input
      signal using the fastest process, lowest temperature, and highest voltage.

2. IFF = Input flip-flop or latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

Table 79: Data Input Setup and Hold Times Relative to a Forwarded Clock Input Pin Using BUFIO

Symbol                         Description                                               Speed Grade           Units

                                                              -3                         -2     -1C/-1I  -1Q

Input Setup and Hold Time Relative to a Forwarded Clock Input Pin Using BUFIO for SSTL15 Standard.

TPSCS/TPHCS  Setup and hold of I/O clock                     0.38/1.39 0.38/1.55 0.38/1.86 0.38/1.86 ns

DS187 (v1.12) July 14, 2014                 www.xilinx.com                                      Send Feedback
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                                                                                                                       51
               Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 80: Sample Window

       Symbol                            Description                      Speed Grade           Units

TSAMP          Sampling error at receiver pins(1)              -3         -2    -1C/-1I  -1Q
TSAMP_BUFIO    Sampling error at receiver pins using BUFIO(2)
                                                               0.59       0.64     0.70  0.70   ns

                                                               0.35       0.40     0.46  0.46   ns

Notes:

1. This parameter indicates the total sampling error of the PL DDR input registers, measured across voltage, temperature, and process. The
      characterization methodology uses the MMCM to capture the DDR input registers' edges of operation. These measurements include:
      - CLK0 MMCM jitter
      - MMCM accuracy (phase offset)
      - MMCM phase shift resolution
      These measurements do not include package or clock tree skew.

2. This parameter indicates the total sampling error of the PL DDR input registers, measured across voltage, temperature, and process. The
      characterization methodology uses the BUFIO clock network and IDELAY to capture the DDR input registers' edges of operation. These
      measurements do not include package or clock tree skew.

Additional Package Parameter Guidelines

The parameters in this section provide the necessary values for calculating timing budgets for PL clock transmitter and
receiver data-valid windows.

Table 81: Package Skew

       Symbol                   Description                       Device  Package        Value  Units
TPKGSKEW                                                       XC7Z010    CLG225          101     ps
               Package skew(1)                                 XC7Z015    CLG400          155     ps
                                                               XC7Z020    CLG485          182     ps
                                                               XA7Z010    CLG400          166     ps
                                                               XA7Z020    CLG484          248     ps
                                                               XQ7Z020    CLG225          101     ps
                                                                          CLG400          155     ps
                                                                          CLG400          166     ps
                                                                          CLG484          248     ps
                                                                           CL400          166     ps
                                                                           CL484          248     ps

Notes:

1. These values represent the worst-case skew between any two SelectIO resources in the package: shortest delay to longest delay from die
      pad to ball.

2. Package delay information is available for these device/package combinations. This information can be used to deskew the package.

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                                                                                                                         52
                             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

GTP Transceiver Specifications (Only available in the XC7Z015)

GTP Transceiver DC Input and Output Levels

Table 82 summarizes the DC output specifications of the GTP transceivers in the XC7Z015. Consult the 7 Series FPGAs
GTP Transceiver User Guide (UG482) for further details.

Table 82: GTP Transceiver DC Specifications

Symbol                            DC Parameter      Conditions                         Min             Typ                   Max Units

DVPPOUT                      Differential peak-to-peak output Transmitter output swing is set to 1000                               mV

                             voltage (1)            maximum setting

VCMOUTDC                     DC common mode output  Equation based                                     VMGTAVTT DVPPOUT/4           mV
                             voltage

ROUT                         Differential output resistance                                           100                           
VCMOUTAC
TOSKEW                       Common mode output voltage: AC coupled                                    1/2 VMGTAVTT                   mV

DVPPIN                       Transmitter output pair (TXP and TXN) intra-pair skew                                         12       ps

VIN                          Differential peak-to-peak input External AC coupled       150                          2000             mV
VCMIN                        voltage
RIN                          Single-ended input voltage(2) DC coupled VMGTAVTT = 1.2V  200                         VMGTAVTT mV
CEXT                         Common mode input voltage DC coupled VMGTAVTT = 1.2V                     2/3 VMGTAVTT
                             Differential input resistance                                                                          mV
                             Recommended external AC coupling capacitor(3)                                  100
                                                                                                             100                     

                                                                                                                                     nF

Notes:

1. The output swing and preemphasis levels are programmable using the attributes discussed in the 7 Series FPGAs GTP Transceiver User
      Guide (UG482) and can result in values lower than reported in this table.

2. Voltage measured at the pin referenced to GND.
3. Other values can be used as appropriate to conform to specific protocols and standards.

X-Ref Target - Figure 17  P

  +V

          N                                                                                                                  Single-Ended
0                                                                                                                            Peak-to-Peak
                                                                                                                             Voltage

                                                                                                                                ds187_17_070314

                                          Figure 17: Single-Ended Peak-to-Peak Voltage

X-Ref Target - Figure 18

    +V

                                                                                                                     Differential

0                                                                                                                    Peak-to-Peak

                                                                                                                             Voltage

V                           PN

                                                                                                                             ds187_18_070314

                                                   Figure 18: Differential Peak-to-Peak Voltage
Note: In Figure 18, differential peak-to-peak voltage = single-ended peak-to-peak voltage x 2.

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                                                                                                                                              53
                                  Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 83 summarizes the DC specifications of the clock input of the GTP transceiver. Consult the 7 Series FPGAs GTP
Transceiver User Guide (UG482) for further details.

Table 83: GTP Transceiver Clock DC Input Level Specification

Symbol                                                     DC Parameter                                                  Min  Typ             Max Units

VIDIFF                            Differential peak-to-peak input voltage                                                350                 2000  mV
RIN                               Differential input resistance
CEXT                              Required external AC coupling capacitor                                                    100                  

                                                                                                                             100                  nF

GTP Transceiver Switching Characteristics

Consult the 7 Series FPGAs GTP Transceiver User Guide (UG482) for further information.

Table 84: GTP Transceiver Performance

Symbol                            Description                              Output                              Speed Grade                                  Units
                                                                           Divider                                                            -1Q
                                                                                                    -3         -2             -1C/-1I
                                                                                                  6.25
FGTPMAX                           Maximum GTP transceiver data rate                              0.500         6.25           3.75            N/A   Gb/s
FGTPMIN                           Minimum GTP transceiver data rate                            3.26.25
                                                                                                1.63.3        0.500          0.500           N/A   Gb/s
                                                                                            1  0.81.65
                                                                                               0.50.825       3.26.25 3.23.75              N/A   Gb/s
                                                                                                1.63.3
FGTPRANGE                         PLL line rate range                      2                                   1.63.3        1.63.2         N/A   Gb/s

                                                                           4                                   0.81.65       0.81.6         N/A   Gb/s

                                                                           8                                   0.50.825 0.50.8              N/A   Gb/s

FGTPPLLRANGE GTP transceiver PLL frequency range                                                               1.63.3        1.63.3         N/A   GHz

Table 85: GTP Transceiver Dynamic Reconfiguration Port (DRP) Switching Characteristics

                          Symbol                       Description                                             Speed Grade                                 Units
                                                                                                                                              -1Q
                                                                                                           -3  -2             -1C/-1I

FGTPDRPCLK                        GTPDRPCLK maximum frequency                                  175             175            156             N/A   MHz

Table 86: GTP Transceiver Reference Clock Switching Characteristics

Symbol                            Description                                                  Conditions                   All Speed Grades        Units

                                                                                                                   Min        Typ            Max    MHz
                                                                                                                                                      ps
FGCLK                     Reference clock frequency range                                                            60                      660     ps
TRCLK                     Reference clock rise time                                                                                                   %
TFCLK                     Reference clock fall time                 20% 80%                                                200            
TDCREF                    Reference clock duty cycle                80% 20%
                                                                    Transceiver PLL only                                     200            

                                                                                                                     40                      60

X-Ref Target - Figure 19

                                                                           TRCLK

                                  80%

                                  20%

                                           TFCLK

                                                                                                                            ds187_19_081513

                                                       Figure 19: Reference Clock Timing Parameters

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Product Specification
                                                                                                                                                        54
        Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 87: GTP Transceiver PLL/Lock Time Adaptation

Symbol  Description                                 Conditions                           All Speed Grades       Units
                                                                                                                 ms
                                                                                    Min      Typ           Max

TLOCK   Initial PLL lock                                                                                 1
TDLOCK
        Clock recovery phase acquisition and  After the PLL is locked to the                50,000 2.3 x106    UI
        adaptation time.                      reference clock, this is the time it
                                              takes to lock the clock data
                                              recovery (CDR) to the data
                                              present at the input.

Table 88: GTP Transceiver User Clock Switching Characteristics(1)

Symbol  Description                           Conditions                            Speed Grade                        Units
                                                                                                           -1Q
                                                                   -3               -2       -1C/-1I

FTXOUT  TXOUTCLK maximum frequency                              390.625             390.625  234.375       N/A  MHz
FRXOUT  RXOUTCLK maximum frequency                              390.625             390.625  234.375
FTXIN   TXUSRCLK maximum frequency                              390.625             390.625  234.375       N/A  MHz
FRXIN   RXUSRCLK maximum frequency                              390.625             390.625  234.375
FTXIN2  TXUSRCLK2 maximum frequency           16-bit data path  390.625             390.625  234.375       N/A  MHz
FRXIN2  RXUSRCLK2 maximum frequency           16-bit data path  390.625             390.625  234.375
                                              16-bit data path                                             N/A  MHz
                                              16-bit data path
                                                                                                           N/A  MHz

                                                                                                           N/A  MHz

Notes:
1. Clocking must be implemented as described in the 7 Series FPGAs GTP Transceiver User Guide (UG482).

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                                                                                                                    55
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 89: GTP Transceiver Transmitter Switching Characteristics

Symbol                       Description           Condition       Min    Typ  Max Units

FGTPTX            Serial data rate range                           0.500      FGTPMAX Gb/s
TRTX              TX rise time                                       
TFTX              TX fall time                      20%80%              50            ps
TLLSKEW           TX lane-to-lane skew(1)           80%20%         
VTXOOBVDPP        Electrical idle amplitude                              50            ps
TTXOOBTRANSITION  Electrical idle transition time   6.25 Gb/s        
TJ6.25            Total Jitter(2)(3)                 5.0 Gb/s                500       ps
DJ6.25            Deterministic Jitter(2)(3)        4.25 Gb/s        
TJ5.0             Total Jitter(2)(3)                3.75 Gb/s                20        mV
DJ5.0             Deterministic Jitter(2)(3)       3.20 Gb/s(4)      
TJ4.25            Total Jitter(2)(3)               3.20 Gb/s(5)              140       ns
DJ4.25            Deterministic Jitter(2)(3)       2.5 Gb/s(6)      
TJ3.75            Total Jitter(2)(3)               1.25 Gb/s(7)              0.30      UI
DJ3.75            Deterministic Jitter(2)(3)        500 Mb/s         
TJ3.2             Total Jitter(2)(3)                                         0.15      UI
DJ3.2             Deterministic Jitter(2)(3)                        
TJ3.2L            Total Jitter(2)(3)                                         0.30      UI
DJ3.2L            Deterministic Jitter(2)(3)                        
TJ2.5             Total Jitter(2)(3)                                         0.15      UI
DJ2.5             Deterministic Jitter(2)(3)                        
TJ1.25            Total Jitter(2)(3)                                         0.30      UI
DJ1.25            Deterministic Jitter(2)(3)                        
TJ500             Total Jitter(2)(3)                                         0.15      UI
DJ500             Deterministic Jitter(2)(3)                        
                                                                              0.30      UI

                                                                              0.15      UI

                                                                              0.2       UI

                                                                              0.1       UI

                                                                              0.32      UI

                                                                              0.16      UI

                                                                              0.20      UI

                                                                              0.08      UI

                                                                              0.15      UI

                                                                              0.06      UI

                                                                              0.1       UI

                                                                              0.03      UI

Notes:

1. Using same REFCLK input with TX phase alignment enabled for up to four consecutive transmitters (one fully populated GTP Quad).
2. Using PLL[0/1]_FBDIV = 2, 20-bit internal data width. These values are NOT intended for protocol specific compliance determinations.
3. All jitter values are based on a bit-error ratio of 1e-12.
4. PLL frequency at 3.2 GHz and TXOUT_DIV = 2.
5. PLL frequency at 1.6 GHz and TXOUT_DIV = 1.
6. PLL frequency at 2.5 GHz and TXOUT_DIV = 2.
7. PLL frequency at 2.5 GHz and TXOUT_DIV = 4.

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             Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 90: GTP Transceiver Receiver Switching Characteristics

      Symbol                                      Description                              Min    Typ  Max Units

FGTPRX                  Serial data rate                       RX oversampler not enabled  0.500      FGTPMAX Gb/s
TRXELECIDLE                                                                                 
RXOOBVDPP               Time for RXELECIDLE to respond to loss or restoration of data             10               ns

RXSST                   OOB detect threshold peak-to-peak                                  60         150          mV

                        Receiver spread-spectrum               Modulated @ 33 KHz          5000      5000 ppm
                        tracking(1)

RXRL                    Run length (CID)                                                             512          UI

RXPPMTOL                Data/REFCLK PPM offset tolerance                                   1250      1250 ppm
SJ Jitter Tolerance(2)

JT_SJ6.25               Sinusoidal Jitter(3)                   6.25 Gb/s                   0.44                   UI
                                                               5.0 Gb/s
JT_SJ5.0                Sinusoidal Jitter(3)                   4.25 Gb/s                   0.44                   UI
                                                               3.75 Gb/s
JT_SJ4.25               Sinusoidal Jitter(3)                   3.2 Gb/s(4)                 0.44                   UI
                                                               3.2 Gb/s(5)
JT_SJ3.75               Sinusoidal Jitter(3)                   2.5 Gb/s(6)                 0.44                   UI
                                                               1.25 Gb/s(7)
JT_SJ3.2                Sinusoidal Jitter(3)                   500 Mb/s                    0.45                   UI

JT_SJ3.2L               Sinusoidal Jitter(3)                                               0.45                   UI

JT_SJ2.5                Sinusoidal Jitter(3)                                               0.5                    UI

JT_SJ1.25               Sinusoidal Jitter(3)                                               0.5                    UI

JT_SJ500                Sinusoidal Jitter(3)                                               0.4                    UI

SJ Jitter Tolerance with Stressed Eye(2)

JT_TJSE3.2              Total Jitter with Stressed Eye(8)      3.2 Gb/s                    0.70                   UI
JT_TJSE6.25                                                    6.25 Gb/s
JT_SJSE3.2              Sinusoidal Jitter with Stressed        3.2 Gb/s                    0.70                   UI
JT_SJSE6.25             Eye(8)                                 6.25 Gb/s
                                                                                           0.1                    UI

                                                                                           0.1                    UI

Notes:

1. Using RXOUT_DIV = 1, 2, and 4.
2. All jitter values are based on a bit error ratio of 1e12.
3. The frequency of the injected sinusoidal jitter is 10 MHz.
4. PLL frequency at 3.2 GHz and RXOUT_DIV = 2.
5. PLL frequency at 1.6 GHz and RXOUT_DIV = 1.
6. PLL frequency at 2.5 GHz and RXOUT_DIV = 2.
7. PLL frequency at 2.5 GHz and RXOUT_DIV = 4.
8. Composite jitter.

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Product Specification
                                                                                                                        57
Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

GTP Transceiver Protocol Jitter Characteristics

For Table 91 through Table 95, the 7 Series FPGAs GTP Transceiver User Guide (UG482) contains recommended settings
for optimal usage of protocol specific characteristics.

Table 91: Gigabit Ethernet Protocol Characteristics

Description                                                          Line Rate (Mb/s)                     Min      Max      Units
                                                                                                                  0.24       UI
Gigabit Ethernet Transmitter Jitter Generation                                                                                UI
                                                                                                         0.749      
Total transmitter jitter (T_TJ)                                      1250

Gigabit Ethernet Receiver High Frequency Jitter Tolerance

Total receiver jitter tolerance                                      1250

Table 92: XAUI Protocol Characteristics                              Line Rate (Mb/s)                    Min       Max      Units
                     Description                                             3125
                                                                             3125                                 0.35     UI
XAUI Transmitter Jitter Generation
Total transmitter jitter (T_TJ)                                                                         0.65              UI
XAUI Receiver High Frequency Jitter Tolerance
Total receiver jitter tolerance

Table 93: PCI Express Protocol Characteristics(1)

Standard                                   Description                                 Line Rate (Mb/s)       Min     Max Units

PCI Express Transmitter Jitter Generation

PCI Express Gen 1                   Total transmitter jitter                                 2500                    0.25  UI

PCI Express Gen 2                   Total transmitter jitter                                 5000                    0.25  UI

PCI Express Receiver High Frequency Jitter Tolerance

PCI Express Gen 1                   Total receiver jitter tolerance                          2500           0.65           UI

PCI Express Gen 2(2)                Receiver inherent timing error                           5000           0.40           UI

                                    Receiver inherent deterministic timing error                            0.30           UI

Notes:
1. Tested per card electromechanical (CEM) methodology.
2. Using common REFCLK.

Table 94: CEI-6G Protocol Characteristics

Description                         Line Rate (Mb/s)                              Interface              Min       Max      Units

CEI-6G Transmitter Jitter Generation

Total transmitter jitter(1)           49766375                      CEI-6G-SR                                    0.3      UI

CEI-6G Receiver High Frequency Jitter Tolerance

Total receiver jitter tolerance(1)    49766375                      CEI-6G-SR                           0.6               UI

Notes:
1. Tested at most commonly used line rate of 6250 Mb/s using 390.625 MHz reference clock.

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                                                                                                                                   58
           Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 95: CPRI Protocol Characteristics                            Line Rate (Mb/s)      Min         Max                           Units
                                      Description
                                                                           614.4                    0.35                          UI
CPRI Transmitter Jitter Generation                                       1228.8
                                                                          2457.6                    0.35                          UI
Total transmitter jitter                                                 3072.0
                                                                          4915.2                    0.35                          UI
CPRI Receiver Frequency Jitter Tolerance                                 6144.0
                                                                                                    0.35                          UI
Total receiver jitter tolerance                                           614.4
                                                                          1228.8                    0.3                           UI
Notes:                                                                    2457.6
1. Tested to CEI-6G-SR.                                                   3072.0                    0.3                           UI
                                                                        4915.2(1)
                                                                        6144.0(1)        0.65                                     UI

                                                                                         0.65                                     UI

                                                                                         0.65                                     UI

                                                                                         0.65                                     UI

                                                                                         0.60                                     UI

                                                                                         0.60                                     UI

Integrated Interface Block for PCI Express Designs Switching Characteristics
(XC7Z015 Only)

This block is only available in the XC7Z015. More information and docum.entation on solutions for PCI Express designs can
be found at: www.xilinx.com/technology/protocols/pciexpress.htm.

Table 96: Maximum Performance for PCI Express Designs (XC7Z015 only)

Symbol                       Description                                             Speed Grade                                   Units

                                                                   -3                -2     -1C/-1I        -1Q

FPIPECLK   Pipe clock maximum frequency                            250.00 250.00 250.00                    N/A                     MHz
FUSERCLK   User clock maximum frequency
FUSERCLK2  User clock 2 maximum frequency                          250.00 250.00 250.00                    N/A                     MHz
FDRPCLK    DRP clock maximum frequency
                                                                   250.00 250.00 250.00                    N/A                     MHz

                                                                   250.00 250.00 250.00                    N/A                     MHz

Notes:
1. Refer to the 7 Series FPGAs Integrated Block for PCI Express Product Guide (PG054) for specific supported core configurations.

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              Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

XADC Specifications

Table 97: XADC Specifications

Parameter                     Symbol    Comments/Conditions                        Min Typ Max                Units

VCCADC = 1.8V 5%, VREFP = 1.25V, VREFN = 0V, ADCCLK = 26 MHz, 55C  Tj  125C, Typical values at Tj=+40C    Bits
ADC Accuracy(1)                                                                                               LSBs
                                                                                                              LSBs
Resolution                                                                         12                       LSBs
Integral Nonlinearity(2)                                                                                      LSBs
                              INL       40C  Tj  100C                                  2                LSBs
Differential Nonlinearity     DNL       55C  Tj < 40C; 100C < Tj  125C                                  LSBs
                                        No missing codes, guaranteed monotonic            3
                                                                                                                 %
                                                                                          1                LSBs

Offset Error                  Unipolar  40C  Tj  100C                                  8                   %
Gain Error                    Bipolar   55C  Tj < 40C; 100C < Tj  125C                                   MS/s
                                        55C  Tj  125C                                    12
                                                                                                                dB
                                                                                          4                LSBs
                                                                                                              LSBs
                                                                                          0.5
                                                                                                                dB
Offset Matching                                                                           4
                                                                                                                 V
Gain Matching                                                                             0.3                  V
                                                                                                                 V
Sample Rate                                                                        0.1     1                    V
Signal to Noise Ratio(2)                                                                                         V
RMS Code Noise                SNR       FSAMPLE = 500KS/s, FIN = 20KHz             60      
                                        External 1.25V reference                                               KHz
                                                                                          2
                                                                                                                C
                                        On-chip reference                               3                     C
                                        FSAMPLE = 500KS/s, FIN = 20KHz                                           %
Total Harmonic Distortion(2)  THD                                                  70                          %
Analog Inputs(3)
                                                                                                              Cycles
ADC Input Ranges                        Unipolar operation                         0       1                 Cycles
                                                                                                               MHz
                                        Bipolar operation                          0.5    +0.5               MHz

                                        Unipolar common mode range (FS input)      0       +0.5                 %

                                        Bipolar common mode range (FS input)       +0.5    +0.6

Maximum External Channel Input Ranges Adjacent analog channels set within these    0.1    VCCADC

                                        ranges should not corrupt measurements on

                                        adjacent channels

Auxiliary Channel Full        FRBW                                                 250     
Resolution Bandwidth

On-Chip Sensors

Temperature Sensor Error                40C  Tj  100C                                  4
Supply Sensor Error                     55C  Tj < 40C; 100C < Tj  125C
Conversion Rate(4)                      40C  Tj  100C                                  6
                                        55C  Tj < 40C; 100C < Tj  125C
                                                                                          1

                                                                                          2

Conversion Time - Continuous  tCONV     Number of ADCCLK cycles                    26      32
Conversion Time - Event       tCONV     Number of CLK cycles
DRP Clock Frequency           DCLK      DRP clock frequency                               21

                                                                                   8       250

ADC Clock Frequency           ADCCLK Derived from DCLK                             1       26

DCLK Duty Cycle                                                                    40      60

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                                                                                                                      60
              Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

Table 97: XADC Specifications (Cont'd)

             Parameter       Symbol                 Comments/Conditions                     Min Typ Max           Units
XADC Reference(5)

External Reference           VREFP        Externally supplied reference voltage             1.20 1.25 1.30        V
On-Chip Reference
                                          Ground VREFP pin to AGND,                         1.2375 1.25 1.2625    V
                                          40C  Tj  100C

                                          Ground VREFP pin to AGND,                         1.225 1.25 1.275      V

                                          55C  Tj < 40C; 100C < Tj  125C

Notes:

1. Offset and gain errors are removed by enabling the XADC automatic gain calibration feature. The values are specified for when this feature
      is enabled.

2. Only specified for bitstream option XADCEnhancedLinearity = ON.

3. See the ADC chapter in the 7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital Converter
      User Guide (UG480) for a detailed description.

4. See the Timing chapter in the 7 Series FPGAs and Zynq-7000 All Programmable SoC XADC Dual 12-Bit 1 MSPS Analog-to-Digital
      Converter User Guide (UG480) for a detailed description.

5. Any variation in the reference voltage from the nominal VREFP = 1.25V and VREFN = 0V will result in a deviation from the ideal transfer
      function. This also impacts the accuracy of the internal sensor measurements (i.e., temperature and power supply). However, for external
      ratiometric type applications allowing reference to vary by 4% is permitted.

Configuration Switching Characteristics

Table 98: Configuration Switching Characteristics

      Symbol                         Description                                 Speed Grade                      Units

                                                                     -3          -2         -1C/-1I    -1Q

Power-up Timing Characteristics

TPL(1)              Program latency                                5.00          5.00       5.00       5.00       ms, Max
                                                                   10/50         10/50      10/50      10/50
                    Power-on reset (50 ms ramp rate time)                                                            ms,
                                                                                                                  Min/Max

TPOR                Power-on reset (1 ms ramp rate time) with the  10/35         10/35      10/35      10/35         ms,
                                                                                                                  Min/Max
                    power-on reset override function disabled;
                    (devcfg.CTRL.PCFG_POR_CNT_4K = 0).(2)

                    Power-on reset (1 ms ramp rate time) with the                                                    ms,
                                                                                                                  Min/Max
                    power-on reset override function enabled;        2/8         2/8        2/8        2/8

                    (devcfg.CTRL.PCFG_POR_CNT_4K = 1).(2)

TPROGRAM            Program pulse width                            250.00 250.00 250.00 250.00                    ns, Min

Boundary-Scan Port Timing Specifications

TTAPTCK/TTCKTAP TMS and TDI setup/hold                             3.00/2.00     3.00/2.00  3.00/2.00  3.00/2.00   ns, Min
                                                                      7.00          7.00       7.00       7.00     ns, Max
TTCKTDO             TCK falling edge to TDO output                   66.00         66.00      66.00      66.00    MHz, Max

FTCK                TCK frequency

Internal Configuration Access Port

FICAPCK             Internal configuration access port (ICAPE2)    100.00 100.00 100.00 100.00 MHz, Max

Device DNA Access Port

FDNACK              DNA access port (DNA_PORT)                     100.00 100.00 100.00 100.00 MHz, Max

Notes:
1. To support longer delays in configuration, use the design solutions described in the 7 Series FPGA Configuration User Guide (UG470).
2. For non-secure boot only. Measurement is made when the PS is already powered and stable, before power cycling the PL.

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eFUSE Programming Conditions

Table 99 lists the programming conditions specifically for eFUSE. For more information, see the 7 Series FPGA
Configuration User Guide (UG470).

Table 99: eFUSE Programming Conditions(1)

       Symbol                Description                                  Min  Typ  Max                        Units
                                                                                                                mA
IPLFS          PL VCCAUX supply current                                           115                         mA
IPSFS          PS VCCPAUX supply current                                                                         C
tj             Temperature range                                                  115

                                                                          15       125

Notes:
1. The Zynq-7000 device must not be configured during eFUSE programming.

Revision History

The following table shows the revision history for this document:

    Date       Version                                                       Description of Revisions
05/07/2012        1.0
06/27/2012        1.1        Initial Xilinx release.

09/12/2012        1.2        Updated the descriptions, changed VIN, Note 3, Note 4, and added VPREF, VPIN, and Note 5 in
                             Table 1. In Table 2, updated descriptions and notes. Updated Table 3 and added RIN_TERM. Removed
02/11/2013        1.3        ICCMIOQ from Table 5. Removed ICCMIOQ and updated XC7Z020 in Table 6. Updated LVCMOS12,
                             SSTL135, and SSTL15 in Table 10. Updated Table 18.

                             In PS Performance Characteristics section, added timing diagrams and revised many tables.

                             Updated Table 49 and removed notes 2 and 3. Added Note 2 and Note 3 to Table 50. Changed
                             Table 52 by adding TIOIBUFDISABLE. Removed many of the combinatorial delay specifications and
                             TCINCK/TCKCIN from Table 59.
                             In Table 97 updated Offset Error and Matching descriptions and Gain Error and Matching descriptions,
                             and added Note 2 to Integral Nonlinearity.

                             Changed Note 3 and added Note 5 in Table 1. Updated Tj in Table 2, also revised Note 4 and Note 9.
                             Updated specifications including RIN_TERM in Table 3. Added Table 4. Updated the XC7Z020
                             specifications in Table 6. Updated standards in Table 8. Updated specifications in Table 12.

                             Updated the AC Switching Characteristics section for the ISE tools 14.2 speed specifications
                             throughout the document.

                             In PS Performance Characteristics section introduction, revised tables, updated Figure 4, and added
                             Figure 5. Updated parameters in Figure 5 through Figure 13. Updated values in Table 17. Added
                             Note 2 to Table 23. Added Note 3 to Table 35. Updated descriptions and revised FMSPICLK in Table 40.
                             Updated Note 3 in Table 50. Changed FPFDMAX conditions in Table 69 and Table 70. Updated devices
                             and added values to Table 81.

                             Updated the AC Switching Characteristics based upon ISE tools 14.4 and Vivado tools 2012.4, both at
                             v1.05 for the -3, -2, and -1 speed specifications throughout the document. Updated Table 15 and
                             Table 16 to the product status of production for the XC7Z020 devices with -2 and -1 speed
                             specifications.

                             Updated description in Introduction. Revised VPIN in Table 1. Revised VPIN and IIN and added Note 2
                             to Table 2. Clarified PS specifications, added CPIN, and removed Note 3 on IRPD in Table 3. Added
                             values to Table 5. Updated Power Supply Requirements section. Revised descriptions in Table 7.
                             Revised Note 1, removed LVTTL, notes 2 and 3, and added SSTL135 to Table 8. Added Table 9.
                             Removed HSTL_I_12 and SSTL_12 from Table 10. Removed DIFF_SSTL12 from Table 12. Revise in
                             VCCO min/max in Table 13.
                             Many changes to the PS Switching Characteristics section including adding tables, figures, notes with
                             test conditions where applicable. In Table 17, updated the 6:2:1 clock ratio frequencies. Updated
                             minimum value for TULPIDCK in Table 34. Added a 2:1 memory controller section to Table 50.
                             Updated Note 1 in Table 66. Updated Note 1 and Note 2 in Table 81.Updated the rows on offset error
                             and matching and gain error and matching and the maximum external channel input ranges in
                             Table 97. Added Internal Configuration Access Port section to Table 98.

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            Zynq-7000 All Programmable SoC (Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics

    Date    Version                                                          Description of Revisions
02/14/2013     1.4
02/19/2013    1.4.1          Corrected TQSPICKD2 minimum equation in Table 33. Updated timing parameter names in Figure 3 and
03/19/2013     1.5           Figure 4 to match those in the accompanying table.
04/24/2013     1.6
                             Corrected version history.
07/08/2013     1.7
09/12/2013     1.8           Updated Table 15 and Table 16 to the product status of production for the XC7Z010 devices with -2 and
                             -1 speed specifications.
11/26/2013     1.9           Updated Figure 3 by adding OUT0. Added Note 2 to Table 32. Added Table 37 and Figure 8.
01/20/2014    1.10
02/25/2014    1.11           All the devices listed in this data sheet are production released. Updated the AC Switching
07/14/2014    1.12           Characteristics based upon ISE tools 14.5 and Vivado tools 2013.1, both at v1.06 for the -3, -2, and -1
                             speed specifications throughout the document. Updated Table 15 and Table 16 for production release
                             of the XC7Z010 and XC7Z020 in the -3 speed designations.
                             Removed the PS Power-on Reset section. Updated the PS--PL Power Sequencing section.
                             In Table 1, revised VIN (I/O input voltage) to match values in Table 4, and combined Note 4 with old
                             Note 5 and then added new Note 6. Revised VIN description and added Note 8 in Table 2. Updated first
                             3 rows in Table 4. Revised PCI33_3 voltage minimum in Table 10 to match values in Table 1 and
                             Table 4. Added Note 1 to Table 13. Clarified the load conditions in Table 33 by adding new data.
                             Clarified title of Table 50. Throughout the data sheet (Table 59, Table 60, Table 61, and Table 76)
                             removed the obvious note "A Zero "0" Hold Time listing indicates no hold time or a negative hold time."

                             Added Note 5 to Table 2. Revised the frequency of CPU clock performance (6:2:1) in Table 17.
                             Updated FDDR3L_MAX values in Table 18. Moved and added FAXI_MAX to Table 19. Updated the
                             minimum TDQVALID values in Table 24 and Table 25. In Table 36, corrected the FSDSCLK maximum
                             value. In Table 37, corrected FSDSCLK and fixed the FSDIDCLK typographical unit error. Values in
                             Table 75 and Table 79 were reported incorrectly and have been updated to match speed specifications.

                             Added the XC7Z015 throughout the document. The XC7Z015 is the only device in this data sheet that
                             includes GTP transceivers. Added the GTP transceivers specifications to Table 1, Table 2, and Table 7,
                             and the PL Power-On/Off Power Supply Sequencing, PS--PL Power Sequencing, GTP Transceiver
                             Specifications (Only available in the XC7Z015), Integrated Interface Block for PCI Express Designs
                             Switching Characteristics (XC7Z015 Only) and sections. Added USRCCLK Output section and
                             clarified values for TPOR in Table 98. Added IPSFS to Table 99. Updated Notice of Disclaimer.

                             Added specifications for the XQ7Z020 with the -1Q speed specification/temperature range. Added
                             specifications for the XA7Z010 and XA7Z020 with the -1Q speed specification/temperature range.
                             Removed Note 1 and Note 2 from Table 6. Added Table 14. Updated Table 97 specifications. In
                             Table 98, removed the USRCCLK Output section, added TPL, TPROGRAM, Note 1, and the Device DNA
                             Access Port section, and updated the TPOR description.

                             Update Note 7 in Table 2. Added Note 2 to Table 4. Updated speed files in data sheet and Table 14.
                             Updated Table 15 and Table 16 for production release of the XA7Z010 and XA7Z020 in the -1I and -1Q
                             speed designations. Added I/O standards to Table 51 and improved all of the TIOTP speed
                             specifications.

                             Production release of the XC7Z015 for all speed specifications and temperature ranges, including
                             finalizing information in Table 15 and Table 16. Added XC7Z015 data to Table 5, Table 6, and Table 68.
                             Added Table 26.

                             In Table 4, updated Note 2 per the customer notice 7 Series FPGA and Zynq-7000 AP SoC I/O
                             Undershoot Voltage Data Sheet Update (XCN14014). Added heading LVDS DC Specifications
                             (LVDS_25). Fixed units for TDQSS in Table 26. Updated heading Input/Output Delay Switching
                             Characteristics. Updated FIDELAYCTRL_REF, TIDELAYPAT_JIT and TODELAYPAT_JIT, and Note 1 in Table 57.
                             Removed note from Table 59. Updated description of TICKOF and added Note 2 to Table 71. Updated
                             description of TICKOFFAR and added Note 2 to Table 72. Revised DVPPOUT and VIN, and added Note 2
                             to Table 82. Revised labels in Figure 17 and Figure 18 and added a note after Figure 18. Added Note 1
                             to Table 96.

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                                                            63
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THE XILINX DEVICE TO IMPLEMENT THE REDUNDANCY) AND A WARNING SIGNAL UPON FAILURE TO THE OPERATOR, OR (III)
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