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XC6SLX25

器件型号:XC6SLX25
厂商名称:XILINX
厂商官网:https://www.xilinx.com/
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XC6SLX25器件文档内容

                                               73                                   Spartan-6 FPGA Data Sheet:
DS162 (v1.9) August 23, 2010                                                 DC and Switching Characteristics

                                                                                                                Advance Product Specification

Spartan-6 FPGA Electrical Characteristics

Spartan-6 LX FPGAs are available in -3, -2, and -1L speed grades, with -3 having the highest performance. Spartan-6 LXT
FPGAs are available in -4, -3, and -2 speed grades, with -4 having the highest performance. Spartan-6 FPGA DC and AC
characteristics are specified for both commercial and industrial grades. Except the operating temperature range or unless
otherwise noted, all the DC and AC electrical parameters are the same for a particular speed grade (that is, the timing
characteristics of a -2 speed grade industrial device are the same as for a -2 speed grade commercial device). However, only
selected speed grades and/or devices might be available in the industrial range. The -3N speed grade, designated for
Spartan-6 devices that do not support memory controller block (MCB) functionality, has identical timing characteristics to the
-3 speed grade.

All supply voltage and junction temperature specifications are representative of worst-case conditions. The parameters
included are common to popular designs and typical applications.

This Spartan-6 FPGA data sheet, part of an overall set of documentation on the Spartan-6 family of FPGAs, is available on
the Xilinx website.

All specifications are subject to change without notice.

Spartan-6 FPGA DC Characteristics

Table 1: Absolute Maximum Ratings (1)

Symbol                         Description                                       Units

VCCINT  Internal supply voltage relative to GND                                  0.5 to 1.32 V
VCCAUX
VCCO   Auxiliary supply voltage relative to GND                                 0.5 to 3.75 V

VBATT  Output drivers supply voltage relative to GND                            0.5 to 3.75 V

        Key memory battery backup supply (XC6SLX75, XC6SLX75T, XC6SLX100, XC6SLX100T, 0.5 to 4.05 V
        XC6SLX150, and XC6SLX150T only)

VFS     External voltage supply for eFUSE programming (XC6SLX75, XC6SLX75T, XC6SLX100, 0.5 to 3.75 V
        XC6SLX100T, XC6SLX150, and XC6SLX150T only)(2)

VREF    Input reference voltage                                                  0.5 to 3.75 V

                                                                             DC  0.60 to 4.10 V

                                                                             Commercial 20% overshoot duration 0.75 to 4.25 V

                                                     All user and dedicated  8% overshoot duration(5) 0.75 to 4.40 V
                                                     I/Os
                                                                             DC  0.60 to 3.95 V

                                                                             Industrial 20% overshoot duration 0.75 to 4.15 V

                       I/O input voltage or voltage                                            4% overshoot duration(5) 0.75 to 4.40 V
VIN and VTS(3) applied to 3-state output,                                                      20% overshoot duration 0.75 to 4.35 V
                                                                             Commercial 15% overshoot duration(5) 0.75 to 4.40 V
                       relative to GND(4)

                                                     Restricted to           10% overshoot duration 0.75 to 4.45 V
                                                     maximum of 100 user     20% overshoot duration 0.75 to 4.25 V
                                                     I/Os

                                                                             Industrial 10% overshoot duration 0.75 to 4.35 V

                                                                             8% overshoot duration(5) 0.75 to 4.40 V

20092010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other
countries. All other trademarks are the property of their respective owners.

DS162 (v1.9) August 23, 2010                         www.xilinx.com

Advance Product Specification                                                                                                                                                1
                                                         Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 1: Absolute Maximum Ratings (1) (Cont'd)

Symbol                               Description                                                                       Units

TSTG           Storage temperature (ambient)                                                           65 to 150 C
TSOL           Maximum soldering temperature(6)
               (TQG144, CPG196, CSG225, CSG324, CSG484, and FTG256)                                         +260       C
  Tj           Maximum soldering temperature(6) (Pb-free packages: FGG484, FGG676, and FGG900)
               Maximum soldering temperature(6) (Pb packages: FT256, FG484, FG676, and FG900)               +250       C
               Maximum junction temperature(6)
                                                                                                            +220       C

                                                                                                            +125       C

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings might cause permanent damage to the device. These are stress ratings only, and
      functional operation of the device at these or any other conditions beyond those listed under Operating Conditions is not implied. Exposure to
      Absolute Maximum Ratings conditions for extended periods of time might affect device reliability.

2. When programming eFUSE, VFS  VCCAUX. Requires up to 40 mA current. For read mode, VFS can be between GND and 3.45 V.
3. I/O absolute maximum limit applied to DC and AC signals. Overshoot duration is the percentage of a data period that the I/O is stressed beyond

      3.45V.

4. For I/O operation, refer to the Spartan-6 FPGA SelectIO Resources User Guide.

5. Maximum percent overshoot duration to meet 4.40V maximum.

6. For soldering guidelines and thermal considerations, see Spartan-6 FPGA Packaging and Pinout Specification.

Table 2: Recommended Operating Conditions(1)

Symbol                    Description                    Temperature Speed            Memory     Min   Typ Max Units
                                                                                                1.14
                                                         Range       Grade          Controller   1.2
                                                                                      Block(2)  0.95
                                                                                                1.14
                                                                                   Performance   1.2
                                                                                                0.95
               Internal supply voltage relative to GND, Commercial -4, -3, -2      standard            1.2  1.26       V
               Tj = 0C to +85C                                                   extended     2.375
                                                                                                       1.23 1.26 V
                                                                                                3.15
VCCINT                                                                -1L          standard            1.0  1.05       V
                                                                     -3, -2        standard      1.1
               Internal supply voltage relative to GND,  Industrial                extended            1.2  1.26       V
               Tj = 40C to +100C                                                             0.5
                                                                                                0.5   1.23 1.26 V
                                                                                                0.5
                                                                     -1L           standard     0.5   1.0  1.05       V

               Auxiliary supply voltage relative to GND Commercial -4, -3, -2,     N/A

               when VCCAUX = 2.5V, Tj = 0C to +85C                 -1L

               Auxiliary supply voltage relative to GND Industrial -3, -2, -1L     N/A                 2.5 2.625 V

               when VCCAUX = 2.5V, Tj = 40C to
               +100C
VCCAUX(3) Auxiliary supply voltage relative to GND Commercial -4, -3, -2,
                                                                                   N/A

               when VCCAUX = 3.3V, Tj = 0C to +85C                 -1L

               Auxiliary supply voltage relative to GND Industrial -3, -2, -1L     N/A                 3.3  3.45       V

               when VCCAUX = 3.3V, Tj = 40C to
               +100C

               Output supply voltage relative to GND, Commercial -4, -3, -2,       N/A

VCCO(4)(5)(6)  Tj = 0C to +85C                                              -1L  N/A                     3.45 V
               Output supply voltage relative to GND,    Industrial -3, -2, -1L

               Tj = 40C to +100C

               Input voltage relative to GND, Tj = 0C to Commercial -4, -3, -2,   N/A                           4.0  V

               +85C                                                 -1L

               Input voltage relative to GND, Tj = 40C Industrial -3, -2, -1L    N/A                     3.95       V

VIN            to +100C

               Input voltage relative to GND, PCI I/O Commercial -4, -3, -2,       N/A                     VCCO +     V
                                                                                                               0.5
               standard, Tj = 0C to +85C                           -1L(7)

               Input voltage relative to GND, PCI I/O    Industrial -3, -2,        N/A                     VCCO +     V
                                                                                                               0.5
               standard, Tj = 40C to +100C                        -1L(7)

DS162 (v1.9) August 23, 2010                             www.xilinx.com

Advance Product Specification                                                                                                                         2
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 2: Recommended Operating Conditions(1) (Cont'd)

                                                                            Memory

Symbol                  Description               Temperature Speed         Controller   Min Typ Max Units
                                                                             Block(2)
                                                  Range      Grade

                                                                            Performance

          Maximum current through pin using PCI Commercial -4, -3, -2,      N/A                       10 mA

IIN(8)    I/O standard when forward biasing the              -1L(7)

          clamp diode.                            Industrial -3, -2,        N/A

                                                             -1L(7)                                   10 mA

          Battery voltage relative to GND, Tj = 0C Commercial -4, -3, -2,  N/A

          to +85C                                           -1L

          (XC6SLX75, XC6SLX75T, XC6SLX100,

          XC6SLX100T, XC6SLX150, and

VBATT(9)  XC6SLX150T only)                        Industrial -3, -2, -1L    N/A          1.0           3.6  V
          Battery voltage relative to GND,

          Tj = 40C to +100C (XC6SLX75,
          XC6SLX75T, XC6SLX100,

          XC6SLX100T, XC6SLX150, and

          XC6SLX150T only)

Notes:

1. All voltages are relative to ground.
2. See Interface Performances for Memory Interfaces in Table 25. The standard VCCINT voltage range applies to designs not using an MCB, or to devices

      that do not support MCB functionality including the LX4 device, the TQG144 and CPG196 packages, and the -3N speed grade.

3. Recommended maximum voltage droop for VCCAUX is 10 mV/ms.
4. Configuration data is retained even if VCCO drops to 0V.
5. Includes VCCO of 1.2V, 1.5V, 1.8V, 2.5V, and 3.3V.
6. For PCI systems, the transmitter and receiver should have common supplies for VCCO.
7. Devices with a -1L speed grade do not support Xilinx PCI IP.
8. Do not exceed a total of 100 mA per bank.
9. VBATT is required to maintain the battery backed RAM (BBR) AES key when VCCAUX is not applied. Once VCCAUX is applied, VBATT can be

      unconnected. When BBR is not used, Xilinx recommends connecting to VCCAUX or GND. However, VBATT can be unconnected.

Table 3: eFUSE Programming Conditions(1)

Symbol                                          Description                                   Min Typ Max Units

VFS(2) External voltage supply                                                                3.2 3.3 3.4 V

IFS VFS supply current                                                                               40 mA

VCCAUX Auxiliary supply voltage relative to GND                                               3.2 3.3 3.45 V
RFUSE(3) External resistor from RFUSE pin to GND
                                                                                            1129 1140 1151

VCCINT Internal supply voltage relative to GND                                                1.14 1.2 1.26 V

tj        Temperature range                                                                   15       85 C

Notes:

1. These specifications apply during programming of the eFUSE AES key. Programming is only supported through JTAG.The AES key is only supported
      in the following devices: XC6SLX75, XC6SLX75T, XC6SLX100, XC6SLX100T, XC6SLX150, and XC6SLX150T.

2. When programming eFUSE, VFS must be less than or equal to VCCAUX. When not programming or when eFUSE is not used, Xilinx recommends
      connecting VFS to GND. However, VFS can be between GND and 3.45 V.

3. An RFUSE resistor is required when programming the eFUSE AES key. When not programming or when eFUSE is not used, Xilinx recommends
      connecting the RFUSE pin to VCCAUX or GND. However, RFUSE can be unconnected.

DS162 (v1.9) August 23, 2010                      www.xilinx.com

Advance Product Specification                                                                                   3
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Table 4: DC Characteristics Over Recommended Operating Conditions

Symbol                                           Description                               Min Typ Max          Units
                                                                                                                  V
VDRINT       Data retention VCCINT voltage (below which configuration data might be lost)  0.8                  V
VDRAUX       Data retention VCCAUX voltage (below which configuration data might be lost)                        A
             VREF leakage current per pin                                                  2.0                 A
  IREF       Input or output leakage current per pin (sample-tested)                                             A
    IL                                                                                     10             10
                                                                                                                 A
   IHS                                                                                     10             10
                                                                                                                  pF
                                                 All pins except PROGRAM_B, DONE, and      20             20   A
                                                 JTAG pins when HSWAPEN = 1                                      A
             Leakage current on pins during hot                                                 IHS + IRPU       A
             socketing with FPGA unpowered       PROGRAM_B, DONE, and JTAG pins, or other                        A
                                                 pins when HSWAPEN = 0                                           A
                                                                                                                 A
  CIN        Die input capacitance at the pad                                                             10   A
                                                                                                                 nA
IRPU        Pad pull-up (when selected) @ VIN = 0V, VCCO = 3.3V or VCCAUX = 3.3V          200 500              
             Pad pull-up (when selected) @ VIN = 0V, VCCO = 2.5V or VCCAUX = 2.5V                                 
IRPD        Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.8V                           120 350
IBATT(1)     Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.5V                                                  
RDT(2)       Pad pull-up (when selected) @ VIN = 0V, VCCO = 1.2V                           60    200
             Pad pull-down (when selected) @ VIN = VCCO, VCCAUX = 3.3V                                            
             Pad pull-down (when selected) @ VIN = VCCO, VCCAUX = 2.5V                     40    150
             Battery supply current
                                                                                           12    100
             Resistance of optional input differential termination circuit, VCCAUX = 3.3V
             Thevenin equivalent resistance of programmable input termination              200 550
             (UNTUNED_SPLIT_25)
                                                                                           140 400

                                                                                               150

                                                                                           100

                                                                                           23 25 55

RIN_TERM(4)  Thevenin equivalent resistance of programmable input termination              39 50 72
             (UNTUNED_SPLIT_50)

             Thevenin equivalent resistance of programmable input termination              56 75 109
             (UNTUNED_SPLIT_75)

Notes:

1. Maximum value specified for worst case process at 25C. XC6SLX75, XC6SLX75T, XC6SLX100, XC6SLX100T, XC6SLX150, and XC6SLX150T
      only.

2. Refer to IBIS models for RDT variation and for values at VCCAUX = 2.5V.
3. VCCO2 is not required for data retention. The minimum VCCO2 for power-on reset and configuration is 1.65V.
4. Termination resistance to a VCCO/2 level.

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Quiescent Current

Typical values for quiescent supply current are specified at nominal voltage, 25C junction temperatures (Tj). Quiescent
supply current is specified by speed grade for Spartan-6 devices. Xilinx recommends analyzing static power consumption

using the XPOWERTM Estimator (XPE) tool (download at http://www.xilinx.com/power) for conditions other than those

specified in Table 5.

Table 5: Typical Quiescent Supply Current

Symbol                         Description        Device          Speed Grade        Units

                                            XC6SLX4         -4    -3   -2      -1L
                                            XC6SLX9
ICCINTQ Quiescent VCCINT supply current     XC6SLX16        N/A   4.0  4.0     2.4   mA
                                            XC6SLX25
                                            XC6SLX25T       N/A   4.0  4.0     2.4   mA
                                            XC6SLX45
                                            XC6SLX45T       N/A   6.0  6.0     4.0   mA
                                            XC6SLX75
                                            XC6SLX75T       N/A   11.0 11.0    6.6   mA
                                            XC6SLX100
                                            XC6SLX100T      11.0  11.0 11.0    N/A   mA
                                            XC6SLX150
                                            XC6SLX150T      N/A   15.0 15.0    9.0   mA
                                            XC6SLX4
                                            XC6SLX9         15.0  15.0 15.0    N/A   mA
                                            XC6SLX16
                                            XC6SLX25        N/A   29.0 29.0    17.4  mA
                                            XC6SLX25T
                                            XC6SLX45        29.0  29.0 29.0    N/A   mA
                                            XC6SLX45T
                                            XC6SLX75        N/A   36.0 36.0    21.6  mA
                                            XC6SLX75T
                                            XC6SLX100       36.0  36.0 36.0    N/A   mA
                                            XC6SLX100T
                                            XC6SLX150       N/A   51.0 51.0    31.0  mA
                                            XC6SLX150T
                                                            51.0  51.0 51.0    N/A   mA

ICCOQ   Quiescent VCCO supply current                       N/A   1.0  1.0     1.0   mA

                                                            N/A   1.0  1.0     1.0   mA

                                                            N/A   2.0  2.0     2.0   mA

                                                            N/A   2.0  2.0     2.0   mA

                                                            2.0   2.0  2.0     N/A   mA

                                                            N/A   3.0  3.0     3.0   mA

                                                            3.0   3.0  3.0     N/A   mA

                                                            N/A   4.0  4.0     4.0   mA

                                                            4.0   4.0  4.0     N/A   mA

                                                            N/A   5.0  5.0     5.0   mA

                                                            5.0   5.0  5.0     N/A   mA

                                                            N/A   7.0  7.0     7.0   mA

                                                            7.0   7.0  7.0     N/A   mA

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Table 5: Typical Quiescent Supply Current (Cont'd)

Symbol                         Description                Device              Speed Grade              Units

                                                                        -4    -3   -2            -1L

ICCAUXQ Quiescent VCCAUX supply current                   XC6SLX4       N/A   2.5  2.5           2.5   mA
                                                          XC6SLX9
                                                          XC6SLX16      N/A   2.5  2.5           2.5   mA
                                                          XC6SLX25
                                                          XC6SLX25T     N/A   3.0  3.0           3.0   mA
                                                          XC6SLX45
                                                          XC6SLX45T     N/A   4.0  4.0           4.0   mA
                                                          XC6SLX75
                                                          XC6SLX75T     4.0   4.0  4.0           N/A   mA
                                                          XC6SLX100
                                                          XC6SLX100T    N/A   5.0  5.0           5.0   mA
                                                          XC6SLX150
                                                          XC6SLX150T    5.0   5.0  5.0           N/A   mA

                                                                        N/A   7.0  7.0           7.0   mA

                                                                        7.0   7.0  7.0           N/A   mA

                                                                        N/A   9.0  9.0           9.0   mA

                                                                        9.0   9.0  9.0           N/A   mA

                                                                        N/A   12.0 12.0          12.0  mA

                                                                        12.0  12.0 12.0          N/A   mA

Notes:

1. Typical values are specified at nominal voltage, 25C junction temperatures (Tj). Industrial (I) grade devices have the same typical values as
      commercial (C) grade devices at 25C, but higher values at 100C. Use the XPE tool to calculate 100C values.

2. Typical values are for blank configured devices with no output current loads, no active input pull-up resistors, all I/O pins are 3-state and floating.
3. If differential signaling is used, more accurate quiescent current estimates can be obtained by using the XPOWER Estimator (XPE) or XPOWER

      Analyzer (XPA) tools.

Table 6: Power Supply Ramp Time

Symbol                         Description                Speed Grade              Ramp Time           Units

VCCINTR   Internal supply voltage ramp time                 -4, -3, -2             0.20 to 50.0        ms
                                                               -1L
VCCO2(1)  Output drivers bank 2 supply voltage ramp time        All                0.20 to 40.0        ms
VCCAUXR   Auxiliary supply voltage ramp time                    All
                                                                                   0.20 to 50.0        ms

                                                                                   0.20 to 50.0        ms

Notes:

1. The minimum VCCO2 for power-on reset and configuration is 1.65V
2. Spartan-6 FPGAs require a certain amount of supply current during power-on to insure proper device initialization. The actual current consumed

      depends on the power-on ramp rate of the power supply. Use the XPOWER Estimator (XPE) or XPOWER Analyzer (XPA) tools to estimate current
      drain on these supplies. Spartan-6 devices do not have a required power-on sequence.

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SelectIOTM Interface DC Input and Output Levels

Table 7: Recommended Operating Conditions for User I/Os Using Single-Ended Standards

       I/O Standard            V, Min  VCCO for Drivers(1)  V, Max  V, Min  VREF for Inputs  V, Max
                                                V, Nom                            V, Nom

LVTTL                          3.0     3.3                  3.45

LVCMOS33                       3.0     3.3                  3.45

LVCMOS25                       2.3     2.5                  2.7

LVCMOS18                       1.65    1.8                  1.95

LVCMOS18_JEDEC                 1.65    1.8                  1.95

LVCMOS15                       1.4     1.5                  1.6

LVCMOS15_JEDEC                 1.4     1.5                  1.6

LVCMOS12                       1.1     1.2                  1.3     VREF is not used for these I/O standards
LVCMOS12_JEDEC
                               1.1     1.2                  1.3

PCI33_3(2)                     3.0     3.3                  3.45

PCI66_3(2)                     3.0     3.3                  3.45

I2C                            2.7     3.0                  3.45

SMBUS                          2.7     3.0                  3.45

SDIO                           3.0     3.3                  3.45

MOBILE_DDR                     1.7     1.8                  1.9

HSTL_I                         1.4     1.5                  1.6     0.68    0.75             0.9

HSTL_II                        1.4     1.5                  1.6     0.68    0.75             0.9

HSTL_III                       1.4     1.5                  1.6                      0.9   

HSTL_I_18                      1.7     1.8                  1.9     0.8               0.9    1.1

HSTL_II_18                     1.7     1.8                  1.9                      0.9   

HSTL_III_18                    1.7     1.8                  1.9                      1.1   

SSTL3_I                        3.0     3.3                  3.45    1.3               1.5    1.7

SSTL3_II                       3.0     3.3                  3.45    1.3               1.5    1.7

SSTL2_I                        2.3     2.5                  2.7     1.13    1.25             1.38

SSTL2_II                       2.3     2.5                  2.7     1.13    1.25             1.38

SSTL18_I                       1.7     1.8                  1.9     0.833             0.9    0.969

SSTL18_II                      1.7     1.8                  1.9     0.833             0.9    0.969

SSTL15_II                      1.425   1.5                  1.575   0.69    0.75             0.81

Notes:

1. VCCO range required when using I/O standard for an output. Also required for PCI33_3, LVCMOS18_JEDEC, LVCMOS15_JEDEC, and
      LVCMOS12_JEDEC inputs, and for LVCMOS25 inputs when VCCAUX = 3.3V.

2. For PCI systems, the transmitter and receiver should have common supplies for VCCO.

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                                             Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 8: Recommended Operating Conditions for User I/Os Using Differential Signal Standards

                               I/O Standard                     V, Min  VCCO for Drivers     V, Max
                                                                             V, Nom           3.45
                                                                                              2.75
LVDS_33                                                         3.0     3.3                   2.75
                                                                                              3.45
LVDS_25                                                         2.25    2.5                   2.75

BLVDS_25                                                        2.25    2.5                   3.45
                                                                                              2.75
MINI_LVDS_33                                                    3.0     3.3                   3.45
                                                                                              3.45
MINI_LVDS_25                                                    2.25    2.5                   2.75
LVPECL_33(1)                                                                                   2.7
                                                                        N/AInputs Only        1.9
                                                                                               1.6
LVPECL_25                                                               N/AInputs Only        1.6
                                                                                               1.6
RSDS_33                                                         3.0     3.3                    1.9
                                                                                               1.9
RSDS_25                                                         2.25    2.5                    1.9
TMDS_33(1)                                                                                    3.45
                                                                3.14    3.3                   3.45
                                                                                               2.7
PPDS_33                                                         3.0     3.3                    2.7
                                                                                               1.9
PPDS_25                                                         2.25    2.5                    1.9
                                                                                             1.575
DISPLAY_PORT                                                    2.3     2.5

DIFF_MOBILE_DDR                                                 1.7     1.8

DIFF_HSTL_I                                                     1.4     1.5

DIFF_HSTL_II                                                    1.4     1.5

DIFF_HSTL_III                                                   1.4     1.5

DIFF_HSTL_I_18                                                  1.7     1.8

DIFF_HSTL_II_18                                                 1.7     1.8

DIFF_HSTL_III_18                                                1.7     1.8

DIFF_SSTL3_I                                                    3.0     3.3

DIFF_SSTL3_II                                                   3.0     3.3

DIFF_SSTL2_I                                                    2.3     2.5

DIFF_SSTL2_II                                                   2.3     2.5

DIFF_SSTL18_I                                                   1.7     1.8

DIFF_SSTL18_II                                                  1.7     1.8

DIFF_SSTL15_II                                                  1.425   1.5

Notes:
1. LVPECL_33 and TMDS_33 inputs require VCCAUX = 3.3V nominal.

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                                             Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

In Table 9 and Table 10, values for VIL and VIH are recommended input voltages. Values for IOL and IOH are guaranteed over
the recommended operating conditions at the VOL and VOH test points. Only selected standards are tested. These are
chosen to ensure that all standards meet their specifications. The selected standards are tested at a minimum VCCO with the
respective VOL and VOH voltage levels shown. Other standards are sample tested.

Table 9: Single-Ended I/O Standard DC Input and Output Levels

     I/O Standard              VIL                      VIH                           VOL        VOH         IOL      IOH
                                   V, Max    V, Min                                  V, Max     V, Min
                   V, Min                                    V, Max                                          mA       mA

LVTTL              0.5        0.8           2.0             4.1                     0.4        2.4          Note(2) Note(2)

LVCMOS33           0.5             0.8           2.0             4.1                     0.4   VCCO 0.4   Note(2)  Note(2)
                                    0.7           1.7             4.1                     0.4   VCCO 0.4   Note(2)  Note(2)
LVCMOS25           0.5            0.38           0.8             4.1                    0.45   VCCO 0.45  Note(2)  Note(2)
                                   0.33          0.71             4.1                    0.45   VCCO 0.45  Note(2)  Note(2)
LVCMOS18           0.5        35% VCCO      65% VCCO             4.1                    0.45   VCCO 0.45  Note(2)  Note(2)
                                   0.38           0.8             4.1                25% VCCO    75% VCCO    Note(3)  Note(3)
LVCMOS18 (-1L)     0.5            0.33          0.71             4.1                25% VCCO    75% VCCO    Note(3)  Note(3)
                               35% VCCO      65% VCCO             4.1                25% VCCO    75% VCCO    Note(3)  Note(3)
LVCMOS18_JEDEC 0.5                0.38           0.8             4.1                     0.4   VCCO 0.4   Note(4)  Note(4)
                                   0.33          0.71             4.1                     0.4   VCCO 0.4   Note(4)  Note(4)
LVCMOS15           0.5        35% VCCO      65% VCCO             4.1                     0.4   VCCO 0.4   Note(4)  Note(4)
                               30% VCCO      50% VCCO        VCCO + 0.5              10% VCCO    90% VCCO
LVCMOS15 (-1L)     0.5        30% VCCO      50% VCCO        VCCO + 0.5              10% VCCO    90% VCCO      1.5      0.5
                               25% VCCO      70% VCCO             4.1                20% VCCO                  1.5      0.5
LVCMOS15_JEDEC 0.5                 0.8           2.1             4.1                     0.4                   3
                                                                                                                 4        
LVCMOS12           0.5                                                                                                  

LVCMOS12 (-1L)     0.5

LVCMOS12_JEDEC 0.5

PCI33_3            0.5

PCI66_3            0.5

I2C                0.5

SMBUS              0.5

SDIO               0.5        12.5% VCCO     75% VCCO       4.1                     12.5% VCCO 75% VCCO     0.1      0.1
MOBILE_DDR         0.5         20% VCCO      80% VCCO
HSTL_I             0.5         VREF 0.1    VREF + 0.1     4.1                     10% VCCO 90% VCCO       0.1      0.1
HSTL_II            0.5         VREF 0.1    VREF + 0.1
HSTL_III           0.5         VREF 0.1    VREF + 0.1     4.1                     0.4        VCCO 0.4   8        8
HSTL_I_18          0.5         VREF 0.1    VREF + 0.1
HSTL_II_18         0.5         VREF 0.1    VREF + 0.1     4.1                     0.4        VCCO 0.4   16       16
HSTL_III_18        0.5         VREF 0.1    VREF + 0.1
SSTL3_I            0.5         VREF 0.2    VREF + 0.2     4.1                     0.4        VCCO 0.4   24       8
SSTL3_II           0.5         VREF 0.2    VREF + 0.2
SSTL2_I            0.5        VREF 0.15   VREF + 0.15     4.1                     0.4        VCCO 0.4   11       11
SSTL2_II           0.5        VREF 0.15   VREF + 0.15
SSTL18_I           0.5        VREF 0.125  VREF + 0.125    4.1                     0.4        VCCO 0.4   22       22
SSTL18_II          0.5        VREF 0.125  VREF + 0.125
SSTL15_II          0.5         VREF 0.1    VREF + 0.1     4.1                     0.4        VCCO 0.4   30       11

                                                             4.1                     VTT 0.6  VTT + 0.6    8        8

                                                             4.1                     VTT 0.8  VTT + 0.8    16       16

                                                             4.1                     VTT 0.61 VTT + 0.61   8.1      8.1

                                                             4.1                     VTT 0.81 VTT + 0.81   16.2 16.2

                                                             4.1                     VTT 0.47 VTT + 0.47   6.7      6.7

                                                             4.1                     VTT 0.60 VTT + 0.60   13.4 13.4

                                                             4.1                     VTT 0.4  VTT + 0.4    13.4 13.4

Notes:

1. Tested according to relevant specifications.
2. Using drive strengths of 2, 4, 6, 8, 12, 16, or 24 mA.
3. Using drive strengths of 2, 4, 6, 8, 12, or 16 mA.
4. Using drive strengths of 2, 4, 6, 8, or 12 mA.
5. For more information, refer to the Spartan-6 FPGA SelectIO Resources User Guide.

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Table 10: Differential I/O Standard DC Input and Output Levels

                       VID               VICM             VOD                          VOCM              VOH         VOL
                                  V, Min V, Max                                                         V, Min      V, Max
I/O Standard     mV, mV,                         mV, Min       mV,  V, Min                   V, Max
                 Min Max                                       Max

LVDS_33          100 600          0.3   2.35         247       454  1.125                    1.375                 

LVDS_25          100 600          0.3   2.35         247       454  1.125                    1.375                 

BLVDS_25         100             0.3   2.35         240       460  Typical 50% VCCO                               
MINI_LVDS_33
                 200 600          0.3   1.95         300       600  1.0                      1.4                   

MINI_LVDS_25     200 600          0.3   1.95         300       600  1.0                      1.4                   
LVPECL_33
                 100 1000 0.3           2.8(1)                                         Inputs only

LVPECL_25        100 1000 0.3           1.95                                           Inputs only

RSDS_33          100             0.3   1.5          100       400  1.0                      1.4                   

RSDS_25          100             0.3   1.5          100       400  1.0                      1.4                   
TMDS_33
PPDS_33          150 1200 2.7 3.23(1) 400                      800 VCCO 0.405 VCCO 0.190                       

                 100 400          0.2   2.3          100       400  0.5                      1.4                   

PPDS_25          100 400          0.2   2.3          100       400  0.5                      1.4                   

DISPLAY_PORT     190 1260 0.3           2.35                      Typical 50% VCCO                               

DIFF_MOBILE_DDR 100              0.78 1.02                                                         90% VCCO 10% VCCO

DIFF_HSTL_I      100             0.68  0.9                                                         VCCO 0.4  0.4

DIFF_HSTL_II     100             0.68  0.9                                                         VCCO 0.4  0.4

DIFF_HSTL_III    100             0.68  0.9                                                         VCCO 0.4  0.4

DIFF_HSTL_I_18   100             0.8   1.1                                                         VCCO 0.4  0.4

DIFF_HSTL_II_18  100             0.8   1.1                                                         VCCO 0.4  0.4

DIFF_HSTL_III_18 100             0.8   1.1                                                         VCCO 0.4  0.4

DIFF_SSTL3_I     100             1.0   1.9                                                         VTT + 0.6 VTT 0.6

DIFF_SSTL3_II    100             1.0   1.9                                                         VTT + 0.8 VTT 0.8

DIFF_SSTL2_I     100             1.0   1.5                                                         VTT + 0.61 VTT 0.61

DIFF_SSTL2_II    100             1.0   1.5                                                         VTT + 0.81 VTT 0.81

DIFF_SSTL18_I    100             0.7   1.1                                                         VTT + 0.47 VTT 0.47

DIFF_SSTL18_II   100             0.7   1.1                                                         VTT + 0.6 VTT 0.6

DIFF_SSTL15_II   100             0.55 0.95                                                         VTT + 0.4 VTT 0.4

Notes:
1. LVPECL_33 and TMDS_33 maximum VICM is the lower of V (maximum) or VCCAUX (VID/2)

eFUSE Read Endurance

Table 11 lists the minimum guaranteed number of read cycle operations for Device DNA and for the AES eFUSE key. For
more information, see the Spartan-6 FPGA Configuration User Guide.

Table 11: eFUSE Read Endurance

Symbol                                  Description                                          Speed Grade            Units

                                                                                       -4           -3  -2         -1L (Min)

DNA_CYCLES       Number of DNA_PORT READ operations or JTAG ISC_DNA read                            30,000,000      Read
AES_CYCLES       command operations. Unaffected by SHIFT operations.                                                Cycles

                 Number of JTAG FUSE_KEY or FUSE_CNTL read command                                  30,000,000      Read
                 operations. Unaffected by SHIFT operations.                                                        Cycles

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                                    Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

GTP Transceiver Specifications

GTP transceivers are available in the Spartan-6 LXT family of devices. See DS160: Spartan-6 Family Overview for more
information.

GTP Transceiver DC Characteristics

Table 12: Absolute Maximum Ratings for GTP Transceivers(1)

Symbol                              Description                                                MIn         Max Units

MGTAVCC      Analog supply voltage for the GTP transmitter and receiver circuits relative to   0.5        1.32     V
             GND

MGTAVTTTX Analog supply voltage for the GTP transmitter termination circuit relative to GND 0.5           1.32     V

MGTAVTTRX Analog supply voltage for the GTP receiver termination circuit relative to GND       0.5        1.32     V

MGTAVCCPLL Analog supply voltage for the GTP transmitter and receiver PLL circuits relative to 0.5        1.32     V

             GND

MGTAVTTRCAL Analog supply voltage for the resistor calibration circuit of the GTP transceiver  0.5        1.32     V

             bank (top or bottom)

      VIN    Receiver (RXP/RXN) and Transmitter (TXP/TXN) absolute input voltage               0.5        1.32     V
VMGTREFCLK   Reference clock absolute input voltage
                                                                                               0.5        1.32     V

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings might cause permanent damage to the device. These are stress ratings only, and
      functional operation of the device at these or any other conditions beyond those listed under Operating Conditions is not implied. Exposure to
      Absolute Maximum Ratings conditions for extended periods of time might affect device reliability.

Table 13: Recommended Operating Conditions for GTP Transceivers(1)(2)(3)

Symbol                              Description                                                Min   Typ   Max      Units
                                                                                                     1.20  1.26       V
MGTAVCC Analog supply voltage for the GTP transmitter and receiver circuits relative to GND 1.14     1.20  1.26       V
                                                                                                     1.20  1.26       V
MGTAVTTTX Analog supply voltage for the GTP transmitter termination circuit relative to GND 1.14     1.20  1.26       V

MGTAVTTRX Analog supply voltage for the GTP receiver termination circuit relative to GND       1.14  1.20  1.26       V

MGTAVCCPLL Analog supply voltage for the GTP transmitter and receiver PLL circuits relative to 1.14
                        GND

MGTAVTTRCAL Analog supply voltage for the resistor calibration circuit of the GTP transceiver 1.14
                         bank (top or bottom)

Notes:

1. Each voltage listed requires the filter circuit described in Spartan-6 FPGA GTP Transceivers User Guide.
2. Voltages are specified for the temperature range of Tj = 40C to +100C.
3. The voltage level of MGTAVCCPLL must not exceed the voltage level of MGTAVCC +10mV. The voltage level of MGTAVCC must not exceed the

      voltage level of MGTAVCCPLL.

Table 14: GTP Transceiver Current Supply (per Lane)

Symbol                              Description                                                Typ(1) Max           Units
                                                                                                40.4                 mA
  IMGTAVCC   GTP transceiver internal analog supply current                                     27.4                 mA
IMGTAVTTTX   GTP transmitter termination supply current                                                              mA
IMGTAVTTRX   GTP receiver termination supply current                                                        Note 2   mA
IMGTAVCCPLL  GTP transmitter and receiver PLL supply current                                    13.6                  
RMGTRREF    Precision reference resistor for internal calibration termination                  28.7

                                                                                                   50.0 1%
                                                                                                   tolerance

Notes:

1. Typical values are specified at nominal voltage, 25C, with a 2.5 Gb/s line rate, with a shared PLL use mode.
2. Values for currents of other transceiver configurations and conditions can be obtained by using the XPOWER Estimator (XPE) or XPOWER Analyzer

      (XPA) tools.

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                                                                         Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 15: GTP Transceiver Quiescent Supply Current (per Lane)(1)(2)(3)(4)

Symbol                                                             Description                                Typ(5)  Max           Units

  IMGTAVCCQ Quiescent MGTAVCC supply current                                                                    1.7                 mA
IMGTAVTTTXQ Quiescent MGTAVTTTX supply current
IMGTAVTTRXQ Quiescent MGTAVTTRX supply current                                                                  0.1   Note 2        mA
IMGTAVCCPLLQ Quiescent MGTAVCCPLL supply current
                                                                                                                1.2                 mA

                                                                                                                1.0                 mA

Notes:

1. Device powered and unconfigured.
2. Currents for conditions other than values specified in this table can be obtained by using the XPOWER Estimator (XPE) or XPOWER Analyzer (XPA)

      tools.
3. GTP transceiver quiescent supply current for an entire device can be calculated by multiplying the values in this table by the number of available GTP

      transceivers.
4. Does not include power-up MGTAVTTRCAL supply current during device configuration.
5. Typical values are specified at nominal voltage, 25C.

GTP Transceiver DC Input and Output Levels

Table 16 summarizes the DC output specifications of the GTP transceivers in Spartan-6 FPGAs. Figure 1 shows the single-
ended output voltage swing. Figure 2 shows the peak-to-peak differential output voltage.

Consult UG386: Spartan-6 FPGA GTP Transceivers User Guide for further details.

Table 16: GTP Transceiver DC Specifications

Symbol                             DC Parameter                          Conditions                  Min   Typ        Max           Units

                         DVPPIN    Differential peak-to-peak input External AC coupled               140             2000          mV
                                   voltage

                         VIN       Absolute input voltage          DC coupled                        400            MGTAVTTRX mV
                                                                   MGTAVTTRX = 1.2V

                         VCMIN     Common mode input voltage DC coupled                                   3/4                     mV
                                                                               MGTAVTTRX = 1.2V
                                                                                                           MGTAVTTRX

DVPPOUT                            Differential peak-to-peak output Transmitter output swing is set                 1000          mV

                                   voltage(1)                      to maximum setting

                         VSEOUT    Single-ended output voltage swing(1)                                             500           mV

VCMOUTDC Common mode output voltage Equation based                                                         MGTAVTTTX VSEOUT/2     mV

                         RIN       Differential input resistance                                     80    100        130           

                         ROUT      Differential output resistance                                    80    100        130           

TOSKEW                             Transmitter output skew                                                          15            ps
CEXT                              Recommended external AC coupling capacitor(2)
                                                                                                     75    100        200           nF

Notes:

1. The output swing and preemphasis levels are programmable using the attributes discussed in the Spartan-6 FPGA GTP Transceivers User Guide
      and can result in values lower than reported in this table.

2. Other values can be used as appropriate to conform to specific protocols and standards.

X-Ref Target - Figure 1         P

  +V

          N                                                                                                                         Single-Ended
0                                                                                                                                   Voltage

                                                                                                                                       ds162_01_112009

                                               Figure 1: Single-Ended Peak-to-Peak Voltage

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                                                               Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

X-Ref Target - Figure 2

      +V

0                                                                                                                      Differential

                                                                                                                       Voltage

V                       PN

                                                                                                                       ds162_02_112009

                               Figure 2: Differential Peak-to-Peak Voltage

Table 17 summarizes the DC specifications of the clock input of the GTP transceiver. Consult the Spartan-6 FPGA GTP
Transceivers User Guide for further details.

Table 17: GTP Transceiver Clock DC Input Level Specification

Symbol                                                           DC Parameter              Min        Typ              Max Units
VIDIFF                  Differential peak-to-peak input voltage
   RIN                   Differential input resistance                                     200        800 2000 mV
  CEXT                   Required external AC coupling capacitor
                                                                                           80         100              120              

                                                                                                     100                              nF

GTP Transceiver Switching Characteristics

Consult the Spartan-6 FPGA GTP Transceivers User Guide for further information.

Table 18: GTP Transceiver Performance

Symbol                         Description                                           Speed Grade                            Units

                                                                               -4    -3         -2                     -1L

FGTPMAX                  Maximum GTP transceiver data rate                     3.2   3.2        2.7                    N/A              Gb/s
FGTPRANGE1
                         GTP transceiver data rate range when                  1.88 to 3.2 1.88 to 3.2 1.88 to 2.7     N/A              Gb/s
FGTPRANGE2               PLL_TXDIVSEL_OUT = 1
                                                                               0.94 to 1.62 0.94 to 1.62 0.94 to 1.62  N/A              Gb/s
FGTPRANGE3               GTP transceiver data rate range when
                         PLL_TXDIVSEL_OUT = 2                                  0.6 to 0.81 0.6 to 0.81 0.6 to 0.81     N/A              Gb/s
FGPLLMAX
FGPLLMIN                 GTP transceiver data rate range when                  1.62  1.62       1.62                   N/A              GHz
                         PLL_TXDIVSEL_OUT = 4
                                                                               0.94  0.94       0.94                   N/A              GHz
                         Maximum PLL frequency

                         Minimum PLL frequency

Table 19: GTP Transceiver Dynamic Reconfiguration Port (DRP) Switching Characteristics

Symbol                         Description                                                 Speed Grade                            Units
                                                                                                                       -1L
                                                                                     -4    -3         -2               N/A MHz

FGTPDRPCLK GTP transceiver DCLK (DRP clock) maximum frequency                        160   125        100

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Advance Product Specification                                                                                                               13
                                                          Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 20: GTP Transceiver Reference Clock Switching Characteristics

Symbol                   Description                                 Conditions                         All LXT Speed Grades         Units

                                                                                                     Min       Typ              Max  MHz
                                                                                                                                       ps
FGCLK                    Reference clock frequency range                                             60                        160    ps
TRCLK                                                                                                                                  %
TFCLK                   Reference clock rise time        20% 80%                                           200                   ms
TDCREF
TLOCK                    Reference clock fall time        80% 20%                                           200                    s

TPHASE                   Reference clock duty cycle       Transceiver PLL only                       45        50               55

                         Clock recovery frequency acquisition Initial PLL lock                                                1
                         time

                         Clock recovery phase acquisition time Lock to data after PLL has locked to                           200
                                                                             the reference clock

X-Ref Target - Figure 3

                                                          TRCLK

                         80%

                         20%

                                  TFCLK

                                                                                                          ds162_05_042109

                                                     Figure 3: Reference Clock Timing Parameters

Table 21: GTP Transceiver User Clock Switching Characteristics(1)

Symbol                   Description                              Conditions                              Speed Grade                      Units
                                                                                                                                -1L
                                                          1 byte interface          -4                    -3               -2   N/A MHz
                                                          2 byte interface         320                                          N/A MHz
FTXOUT                   TXOUTCLK maximum frequency       4 byte interface         320                    320              270  N/A MHz
FRXREC                   RXRECCLK maximum frequency       1 byte interface         320                                          N/A MHz
                         RXUSRCLK maximum frequency       2 byte interface       156.25                   320              270  N/A MHz
  TRX                    RXUSRCLK2 maximum frequency      4 byte interface         160                                          N/A MHz
TRX2                                                                              80                     320              270  N/A MHz
                                                                                   320                                          N/A MHz
                                                                                 156.25                  156.25 125             N/A MHz
                                                                                   160                                          N/A MHz
                                                                                   80                     160              125

                                                                                                          80       67.5

TTX                      TXUSRCLK maximum frequency                                                       320              270
TTX2                     TXUSRCLK2 maximum frequency
                                                                                                         156.25 125

                                                                                                          160              125

                                                                                                          80       67.5

Notes:
1. Clocking must be implemented as described in the Spartan-6 FPGA GTP Transceivers User Guide.

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Advance Product Specification                                                                                                        14
                                                           Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 22: GTP Transceiver Transmitter Switching Characteristics

Symbol                             Description                          Condition          Min     Typ      Max                  Units
                                                                                                                                   ps
         TRTX           TX Rise time                                    20%80%                   140                            ps
         TFTX                                                                                                                      ps
      TLLSKEW           TX Fall time                                    80%20%                   120                           mV
   VTXOOBVDPP           TX lane-to-lane skew(1)                                                                                    ns
TTXOOBTRANSITION        Electrical idle amplitude                                                         400                    UI
       TJ3.125          Electrical idle transition time                                                                            UI
       DJ3.125          Total Jitter(2)                                                                   20                     UI
         TJ2.5          Deterministic Jitter(2)                                                                                    UI
         DJ2.5          Total Jitter(2)                                                                   50                     UI
        TJ1.62          Deterministic Jitter(2)                                                                                    UI
        DJ1.62          Total Jitter(2)                                 3.125 Gb/s                        0.35                   UI
        TJ1.25          Deterministic Jitter(2)                                                                                    UI
        DJ1.25          Total Jitter(2)                                                                   0.15                   UI
        TJ614           Deterministic Jitter(2)                                                                                    UI
        DJ614           Total Jitter(2)                                 2.5 Gb/s                          0.33
                        Deterministic Jitter(2)
                                                                                                          0.15

                                                                        1.62 Gb/s                         0.20

                                                                                                          0.10

                                                                        1.25 Gb/s                         0.20

                                                                                                          0.10

                                                                        614 Mb/s                          0.10

                                                                                                          0.05

Notes:
1. Using same REFCLK input with TXENPMAPHASEALIGN enabled for up to four consecutive GTP transceiver sites.
2. Using PLL_DIVSEL_FB = 2, INTDATAWIDTH = 1. These values are NOT intended for protocol specific compliance determinations.

Table 23: GTP Transceiver Receiver Switching Characteristics

Symbol                                                   Description                            Min Typ     Max                  Units
                                                                                                                                  ns
TRXELECIDLE             Time for RXELECIDLE to respond to loss or restoration of data                  75                        mV
RXOOBVDPP                                                                                                   150                  ppm
                        OOB detect threshold peak-to-peak                                       60           0                    UI
    RXSST                                                                                                                        ppm
     RXRL               Receiver spread-spectrum tracking(1)            Modulated @ 33 KHz      5000      150                  ppm
                                                                                                            200                  ppm
                        Run length (CID)                 Internal AC capacitor bypassed                   2000                 ppm
                                                                                                            2000
                                                         CDR 2nd-order loop disabled            200       1000

RXPPMTOL                Data/REFCLK PPM offset                          PLL_RXDIVSEL_OUT = 1 2000

                        tolerance                        CDR 2nd-order  PLL_RXDIVSEL_OUT = 2    2000   
                                                         loop enabled

                                                                        PLL_RXDIVSEL_OUT = 4 1000

SJ Jitter Tolerance(2)

JT_SJ3.125              Sinusoidal Jitter(3)                            3.125 Gb/s              0.4                            UI
                                                                        2.5 Gb/s
JT_SJ2.5                Sinusoidal Jitter(3)                            1.62 Gb/s               0.4                            UI
                                                                        1.25 Gb/s
JT_SJ1.62               Sinusoidal Jitter(3)                            614 Mb/s                0.5                            UI

JT_SJ1.25               Sinusoidal Jitter(3)                                                    0.5                            UI

JT_SJ614                Sinusoidal Jitter(3)                                                    0.5                            UI

SJ Jitter Tolerance with Stressed Eye(2)(5)

JT_TJSE3.125            Total Jitter with stressed eye(4)               3.125 Gb/s              0.65                           UI

JT_SJSE3.125            Sinusoidal Jitter with stressed eye             3.125 Gb/s              0.1                            UI
JT_TJSE2.7             Total Jitter with stressed eye(4)               2.7 Gb/s
                                                                                                0.65                           UI

JT_SJSE2.7              Sinusoidal Jitter with stressed eye             2.7 Gb/s                0.1                            UI

Notes:

1. Using PLL_RXDIVSEL_OUT = 1, 2, and 4.
2. All jitter values are based on a Bit Error Ratio of 1e12.
3. Using 80 MHz sinusoidal jitter only in the absence of deterministic and random jitter.
4. Composed of 0.37 UI DJ in the form of ISI and 0.18 UI RJ.
5. Measured using PRBS7 data pattern.

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Advance Product Specification                                                                                                        15
                                                           Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Endpoint Block for PCI Express Designs Switching Characteristics

The Endpoint block for PCI Express is available in the Spartan-6 LXT family. Consult the Spartan-6 FPGA Integrated
Endpoint Block for PCI Express for further information.

Table 24: Maximum Performance for PCI Express Designs

Symbol                            Description                                                  Speed Grade                Units

                                                                                 -4            -3         -2         -1L

FPCIEUSER  User clock maximum frequency                                          62.5          62.5       62.5       N/A  MHz

Performance Characteristics

This section provides the performance characteristics of some common functions and designs implemented in
Spartan-6 devices. The numbers reported here are worst-case values; they have all been fully characterized. These values
are subject to the same guidelines as the Switching Characteristics, page 17.

Table 25: Interface Performances

                                       Description                                     Speed Grade                        Units
Networking Applications(1)
                                                                           -4          -3            -2         -1L

SDR LVDS transmitter or receiver (using IOB SDR register)                  400         400           375                  Mb/s

DDR LVDS transmitter or receiver (using IOB ODDR2/IDDR2 register)          800         800           750                  Mb/s

SDR LVDS transmitter (using OSERDES2; DATA WIDTH = 2 to 8)                 1080        1050          950                  Mb/s

DDR LVDS transmitter (using OSERDES2; DATA WIDTH = 2 to 8)                 1080        1050          950                  Mb/s

SDR LVDS receiver (using ISERDES2; DATA WIDTH = 2 to 8)                    1080        1050          950                  Mb/s

DDR LVDS receiver (using ISERDES2; DATA WIDTH = 2 to 8)                    1080        1050          950                  Mb/s

Memory Interfaces (Implemented using the Spartan-6 FPGA Memory Controller Block)(2)

Standard Performance (standard VCCINT)                                     400         400(4)        400                  Mb/s
DDR

DDR2                                                                       667         667(4)        625                  Mb/s

DDR3                                                                       667         667(4)        625        --        Mb/s

LPDDR (Mobile_DDR)                                                         400         400(4)        400                  Mb/s

Extended Performance (Requires Extended Memory Controller Block VCCINT)(3)

DDR2                                                                       800         800(4)        667        --        Mb/s

DDR3                                                                       800         800(4)        667        --        Mb/s

Notes:
1. Refer to XAPP1064, Source-Synchronous Serialization and Deserialization (up to 1050 Mb/s).
2. Refer to the Spartan-6 FPGA Memory Controller User Guide
3. Extended Memory Controller block performance for DDR2 and DDR3 can be achieved using the extended MCB performance VCCINT range

      from Table 2.
4. The -3N speed grade does not support a Memory Controller block.

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Advance Product Specification                                                                                                    16
                               Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Switching Characteristics                                      The -1L speed grade refers to the lower-power Spartan-6
                                                               devices. The -3N speed grade refers to the Spartan-6
All values represented in this data sheet are based on these   devices that do not support MCB functionality. The -3N
speed specifications: v1.11 for -4, -3, and -2; and v1.04 for  speed grade and -3 speed grade switching characteristics
-1L. Switching characteristics are specified on a per-speed-   are identical.
grade basis and can be designated as Advance,
Preliminary, or Production. Each designation is defined as     Table 26 correlates the current status of each Spartan-6
follows:                                                       device on a per speed grade basis.

Advance                                                        Table 26: Spartan-6 Device Speed Grade Designations

These specifications are based on simulations only and are     Device              Speed Grade Designations
typically available soon after device design specifications                Advance Preliminary Production
are frozen. Although speed grades with this designation are
considered relatively stable and conservative, some under-     XC6SLX4     -3, -2, -1L
reporting might still occur.
                                                               XC6SLX9     -3, -3N,-2, -1L
Preliminary
                                                               XC6SLX16    -1L              -3, -3N, -2
These specifications are based on complete ES
(engineering sample) silicon characterization. Devices and     XC6SLX25    -1L              -3, -3N, -2
speed grades with this designation are intended to give a
better indication of the expected performance of production    XC6SLX25T                    -4, -3, -3N, -2
silicon. The probability of under-reporting delays is greatly
reduced as compared to Advance data.                           XC6SLX45    -1L              -3, -3N, -2

Production                                                     XC6SLX45T                    -4, -3, -3N, -2

These specifications are released once enough production       XC6SLX75    -1L              -3, -3N, -2
silicon of a particular device family member has been
characterized to provide full correlation between              XC6SLX75T                    -4, -3, -3N, -2
specifications and devices over numerous production lots.
There is no under-reporting of delays, and customers           XC6SLX100   -1L              -3, -3N, -2
receive formal notification of any subsequent changes.
Typically, the slowest speed grades transition to Production   XC6SLX100T                   -4, -3, -3N, -2
before faster speed grades.
                                                               XC6SLX150   -1L              -3, -3N, -2
All specifications are always representative of worst-case
supply voltage and junction temperature conditions.            XC6SLX150T                   -4, -3, -3N, -2

Since individual family members are produced at different      Notes:
times, the migration from one category to another depends
completely on the status of the fabrication process for each   1. Until ISE software supports the -3N speed grade option, use the
device.                                                              -3 speed grade option and do not use the Memory Controller
                                                                     block.

Testing of Switching Characteristics

All devices are 100% functionally tested. Internal timing parameters are derived from measuring internal test patterns. Listed
below are representative values.

For more specific, more precise, and worst-case guaranteed data, use the values reported by the static timing analyzer and
back-annotate to the simulation net list. Unless otherwise noted, values apply to all Spartan-6 devices.

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                                    Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Production Silicon and ISE Software Status

In some cases, a particular family member (and speed grade) is released to production before a speed specification is
released with the correct label (Advance, Preliminary, Production). Any labeling discrepancies are corrected in subsequent
speed specification releases. Table 27 lists the production released Spartan-6 family member, speed grade, and the
minimum corresponding supported speed specification version and ISE software revisions. The ISE software and speed
specifications listed are the minimum releases required for production. All subsequent releases of software and speed
specifications are valid.

Table 27: Spartan-6 Device Production Software and Speed Specification Release(1)

            Device                                              Speed Grade Designations(2)

                               -4                           -3  -3N                          -2   -1L

XC6SLX4                        N/A                              N/A

XC6SLX9                        N/A

XC6SLX16                       N/A  ISE 12.1 v1.08 ISE 12.2 v1.11(3) ISE 11.5 v1.06

XC6SLX25                       N/A                              ISE 12.2 v1.11(3)

XC6SLX25T                                                   ISE 12.2 v1.11(3)                     N/A
XC6SLX45
                               N/A  ISE 12.1 v1.08 ISE 12.2 v1.11(3) ISE 11.5 v1.07

XC6SLX45T                      ISE 12.2 v1.11(3) ISE 12.1 v1.08 ISE 12.2 v1.11(3) ISE 12.1 v1.08  N/A

XC6SLX75                       N/A                              ISE 12.2 v1.11(3)

XC6SLX75T                                                   ISE 12.2 v1.11(3)                     N/A
XC6SLX100
                               N/A                              ISE 12.2 v1.11(3)

XC6SLX100T                                                  ISE 12.2 v1.11(3)                     N/A

XC6SLX150                      N/A                              ISE 12.2 v1.11(3)
XC6SLX150T
                                                            ISE 12.2 v1.11(3)                     N/A

Notes:

1. Blank entries indicate a device and/or speed grade in advance or preliminary status.
2. As marked with an N/A, LX devices are not available with a -4 speed grade; LXT devices are not available with a -1L speed grade; LX4 devices are

      not available with a -3N speed grade.
3. ISE 12.2 software with v1.11 speed specification is available using ISE 12.2 software and the 12.2 Speed Files Patch available on the Xilinx

      Download Center.

IOB Pad Input/Output/3-State Switching Characteristics

Table 28 summarizes the values of standard-specific data    TIOTP is described as the delay from the T pin to the IOB
input delay adjustments, output delays terminating at pads  pad through the output buffer of an IOB pad, when 3-state is
(based on standard) and 3-state delays.                     disabled. The delay varies depending on the SelectIO
                                                            capability of the output buffer.
TIOPI is described as the delay from IOB pad through the
input buffer to the I-pin of an IOB pad. The delay varies   Table 29 summarizes the value of TIOTPHZ. TIOTPHZ is
depending on the capability of the SelectIO input buffer.   described as the delay from the T pin to the IOB pad
                                                            through the output buffer of an IOB pad, when 3-state is
TIOOP is described as the delay from the O pin to the IOB   enabled (i.e., a high impedance state).
pad through the output buffer of an IOB pad. The delay
varies depending on the capability of the SelectIO output
buffer.

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                                         Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 28: IOB Switching Characteristics

            I/O Standard             TIOPI                    TIOOP        TIOTP   Units
                               Speed Grade               Speed Grade  Speed Grade

                               -4 -3 -2 -1L -4 -3 -2 -1L -4 -3 -2 -1L

LVDS_33                        1.17 1.29 1.42 1.50 1.55 1.69 1.89 2.42 1.55 1.69 1.89 2.42 ns

LVDS_25                        1.01 1.13 1.26 1.39 1.65 1.79 1.99 2.47 1.65 1.79 1.99 2.47 ns

BLVDS_25                       1.02 1.14 1.27 1.39 1.72 1.86 2.06 2.68 1.72 1.86 2.06 2.68 ns

MINI_LVDS_33                   1.17 1.29 1.42 1.50 1.57 1.71 1.91 2.41 1.57 1.71 1.91 2.41 ns

MINI_LVDS_25                   1.01 1.13 1.26 1.39 1.65 1.79 1.99 2.47 1.65 1.79 1.99 2.47 ns

LVPECL_33                      1.18 1.30 1.43 1.50 N/A N/A N/A N/A N/A N/A N/A N/A ns

LVPECL_25                      1.02 1.14 1.27 1.39 N/A N/A N/A N/A N/A N/A N/A N/A ns

RSDS_33 (point to point)       1.17 1.29 1.42 1.50 1.57 1.71 1.91 2.42 1.57 1.71 1.91 2.42 ns

RSDS_25 (point to point)       1.01 1.13 1.26 1.38 1.65 1.79 1.99 2.47 1.65 1.79 1.99 2.47 ns

TMDS_33                        1.21 1.33 1.46 1.53 1.54 1.68 1.88 2.50 1.54 1.68 1.88 2.50 ns

PPDS_33                        1.17 1.29 1.42 1.50 1.57 1.71 1.91 2.43 1.57 1.71 1.91 2.43 ns

PPDS_25                        1.01 1.13 1.26 1.38 1.68 1.82 2.02 2.47 1.68 1.82 2.02 2.47 ns
PCI33_3                        1.07 1.19 1.32 1.39(1) 3.51 3.65 3.85 4.38(1) 3.51 3.65 3.85 4.38(1) ns
PCI66_3                        1.07 1.19 1.32 1.39(1) 3.53 3.67 3.87 4.39(1) 3.53 3.67 3.87 4.39(1) ns

DISPLAY_PORT                   1.02 1.14 1.27 1.38 3.15 3.29 3.49 4.08 3.15 3.29 3.49 4.08 ns

I2C                            1.33 1.45 1.58 1.64 11.56 11.70 11.90 12.52 11.56 11.70 11.90 12.52 ns

SMBUS                          1.33 1.45 1.58 1.64 11.56 11.70 11.90 12.52 11.56 11.70 11.90 12.52 ns

SDIO                           1.36 1.48 1.61 1.66 2.64 2.78 2.98 3.60 2.64 2.78 2.98 3.60 ns

MOBILE_DDR                     0.94 1.06 1.19 1.25 2.35 2.49 2.69 3.31 2.35 2.49 2.69 3.31 ns

HSTL_I                         0.90 1.02 1.15 1.21 1.66 1.80 2.00 2.62 1.66 1.80 2.00 2.62 ns

HSTL_II                        0.91 1.03 1.16 1.22 1.72 1.86 2.06 2.68 1.72 1.86 2.06 2.68 ns

HSTL_III                       0.95 1.07 1.20 1.26 1.67 1.81 2.01 2.61 1.67 1.81 2.01 2.61 ns

HSTL_I _18                     0.94 1.06 1.19 1.25 1.77 1.91 2.11 2.73 1.77 1.91 2.11 2.73 ns

HSTL_II _18                    0.94 1.06 1.19 1.25 1.85 1.99 2.19 2.81 1.85 1.99 2.19 2.81 ns

HSTL_III _18                   0.99 1.11 1.24 1.29 1.79 1.93 2.13 2.72 1.79 1.93 2.13 2.72 ns

SSTL3_I                        1.58 1.70 1.83 1.98 1.83 1.97 2.17 2.72 1.83 1.97 2.17 2.72 ns

SSTL3_II                       1.58 1.70 1.83 1.98 2.01 2.15 2.35 2.94 2.01 2.15 2.35 2.94 ns

SSTL2_I                        1.30 1.42 1.55 1.69 1.77 1.91 2.11 2.69 1.77 1.91 2.11 2.69 ns

SSTL2_II                       1.30 1.42 1.55 1.70 1.86 2.00 2.20 2.82 1.86 2.00 2.20 2.82 ns

SSTL18_I                       0.92 1.04 1.17 1.23 1.63 1.77 1.97 2.59 1.63 1.77 1.97 2.59 ns

SSTL18_II                      0.92 1.04 1.17 1.23 1.66 1.80 2.00 2.62 1.66 1.80 2.00 2.62 ns

SSTL15_II                      0.92 1.04 1.17 1.23 1.67 1.81 2.01 2.63 1.67 1.81 2.01 2.63 ns

DIFF_HSTL_I                    0.94 1.06 1.19 1.28 1.77 1.91 2.11 2.62 1.77 1.91 2.11 2.62 ns

DIFF_HSTL_II                   0.93 1.05 1.18 1.27 1.72 1.86 2.06 2.54 1.72 1.86 2.06 2.54 ns

DIFF_HSTL_III                  0.93 1.05 1.18 1.28 1.69 1.83 2.03 2.53 1.69 1.83 2.03 2.53 ns

DIFF_HSTL_I_18                 0.97 1.09 1.22 1.32 1.79 1.93 2.13 2.63 1.79 1.93 2.13 2.63 ns

DIFF_HSTL_II_18                0.97 1.09 1.22 1.31 1.69 1.83 2.03 2.51 1.69 1.83 2.03 2.51 ns

DIFF_HSTL_III_18               0.97 1.09 1.22 1.32 1.69 1.83 2.03 2.53 1.69 1.83 2.03 2.53 ns

DS162 (v1.9) August 23, 2010             www.xilinx.com

Advance Product Specification                                                                           19
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 28: IOB Switching Characteristics (Cont'd)

I/O Standard                         TIOPI                       TIOOP        TIOTP    Units
                               Speed Grade                  Speed Grade  Speed Grade
                                                     -4 -3 -2 -1L
                               -4 -3 -2 -1L         1.81 1.95 2.15 2.64  -4 -3 -2 -1L
                                                    1.80 1.94 2.14 2.63
DIFF_SSTL3_I                   1.18 1.30 1.43 1.50  1.80 1.94 2.14 2.62  1.81 1.95 2.15 2.64 ns
                                                    1.76 1.90 2.10 2.57
DIFF_SSTL3_II                  1.19 1.31 1.44 1.50  1.72 1.86 2.06 2.56  1.80 1.94 2.14 2.63 ns
                                                    1.68 1.82 2.02 2.52
DIFF_SSTL2_I                   1.02 1.14 1.27 1.39  1.67 1.81 2.01 2.50  1.80 1.94 2.14 2.62 ns
                                                    1.75 1.89 2.09 2.57
DIFF_SSTL2_II                  1.02 1.14 1.27 1.39  5.39 5.53 5.73 6.37  1.76 1.90 2.10 2.57 ns
                                                    4.29 4.43 4.63 5.22
DIFF_SSTL18_I                  0.97 1.09 1.22 1.33  3.75 3.89 4.09 4.69  1.72 1.86 2.06 2.56 ns
                                                    3.23 3.37 3.57 4.20
DIFF_SSTL18_II                 0.98 1.10 1.23 1.32  3.28 3.42 3.62 4.22  1.68 1.82 2.02 2.52 ns
                                                    2.94 3.08 3.28 3.92
DIFF_SSTL15_II                 0.94 1.06 1.19 1.28  2.69 2.83 3.03 3.67  1.67 1.81 2.01 2.50 ns
                                                    4.36 4.50 4.70 5.30
DIFF_MOBILE_DDR                0.97 1.09 1.22 1.33  3.17 3.31 3.51 4.16  1.75 1.89 2.09 2.57 ns
                                                    2.76 2.90 3.10 3.75
LVTTL, QUIETIO, 2 mA           1.35 1.47 1.60 1.64  2.59 2.73 2.93 3.55  5.39 5.53 5.73 6.37 ns
                                                    2.58 2.72 2.92 3.54
LVTTL, QUIETIO, 4 mA           1.35 1.47 1.60 1.64  2.39 2.53 2.73 3.40  4.29 4.43 4.63 5.22 ns
                                                    2.28 2.42 2.62 3.24
LVTTL, QUIETIO, 6 mA           1.35 1.47 1.60 1.64  3.78 3.92 4.12 4.74  3.75 3.89 4.09 4.69 ns
                                                    2.49 2.63 2.83 3.45
LVTTL, QUIETIO, 8 mA           1.35 1.47 1.60 1.64  2.44 2.58 2.78 3.40  3.23 3.37 3.57 4.20 ns
                                                    2.32 2.46 2.66 3.28
LVTTL, QUIETIO, 12 mA          1.35 1.47 1.60 1.64  1.83 1.97 2.17 2.79  3.28 3.42 3.62 4.22 ns
                                                    1.83 1.97 2.17 2.79
LVTTL, QUIETIO, 16 mA          1.35 1.47 1.60 1.64  1.83 1.97 2.17 2.79  2.94 3.08 3.28 3.92 ns
                                                    5.40 5.54 5.74 6.37
LVTTL, QUIETIO, 24 mA          1.35 1.47 1.60 1.64  4.03 4.17 4.37 5.01  2.69 2.83 3.03 3.67 ns
                                                    3.51 3.65 3.85 4.47
LVTTL, Slow, 2 mA              1.35 1.47 1.60 1.64  3.37 3.51 3.71 4.33  4.36 4.50 4.70 5.30 ns
                                                    2.94 3.08 3.28 3.93
LVTTL, Slow, 4 mA              1.35 1.47 1.60 1.64  2.77 2.91 3.11 3.78  3.17 3.31 3.51 4.16 ns
                                                    2.59 2.73 2.93 3.58
LVTTL, Slow, 6 mA              1.35 1.47 1.60 1.64  4.37 4.51 4.71 5.28  2.76 2.90 3.10 3.75 ns
                                                    2.98 3.12 3.32 3.94
LVTTL, Slow, 8 mA              1.35 1.47 1.60 1.64                       2.59 2.73 2.93 3.55 ns

LVTTL, Slow, 12 mA             1.35 1.47 1.60 1.64                       2.58 2.72 2.92 3.54 ns

LVTTL, Slow, 16 mA             1.35 1.47 1.60 1.64                       2.39 2.53 2.73 3.40 ns

LVTTL, Slow, 24 mA             1.35 1.47 1.60 1.64                       2.28 2.42 2.62 3.24 ns

LVTTL, Fast, 2 mA              1.35 1.47 1.60 1.64                       3.78 3.92 4.12 4.74 ns

LVTTL, Fast, 4 mA              1.35 1.47 1.60 1.64                       2.49 2.63 2.83 3.45 ns

LVTTL, Fast, 6 mA              1.35 1.47 1.60 1.64                       2.44 2.58 2.78 3.40 ns

LVTTL, Fast, 8 mA              1.35 1.47 1.60 1.64                       2.32 2.46 2.66 3.28 ns

LVTTL, Fast, 12 mA             1.35 1.47 1.60 1.64                       1.83 1.97 2.17 2.79 ns

LVTTL, Fast, 16 mA             1.35 1.47 1.60 1.64                       1.83 1.97 2.17 2.79 ns

LVTTL, Fast, 24 mA             1.35 1.47 1.60 1.64                       1.83 1.97 2.17 2.79 ns

LVCMOS33, QUIETIO, 2 mA        1.34 1.46 1.59 1.64                       5.40 5.54 5.74 6.37 ns

LVCMOS33, QUIETIO, 4 mA        1.34 1.46 1.59 1.64                       4.03 4.17 4.37 5.01 ns

LVCMOS33, QUIETIO, 6 mA        1.34 1.46 1.59 1.64                       3.51 3.65 3.85 4.47 ns

LVCMOS33, QUIETIO, 8 mA        1.34 1.46 1.59 1.64                       3.37 3.51 3.71 4.33 ns

LVCMOS33, QUIETIO, 12 mA       1.34 1.46 1.59 1.64                       2.94 3.08 3.28 3.93 ns

LVCMOS33, QUIETIO, 16 mA       1.34 1.46 1.59 1.64                       2.77 2.91 3.11 3.78 ns

LVCMOS33, QUIETIO, 24 mA       1.34 1.46 1.59 1.64                       2.59 2.73 2.93 3.58 ns

LVCMOS33, Slow, 2 mA           1.34 1.46 1.59 1.64                       4.37 4.51 4.71 5.28 ns

LVCMOS33, Slow, 4 mA           1.34 1.46 1.59 1.64                       2.98 3.12 3.32 3.94 ns

DS162 (v1.9) August 23, 2010                      www.xilinx.com

Advance Product Specification                                                                    20
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 28: IOB Switching Characteristics (Cont'd)

I/O Standard                         TIOPI                       TIOOP        TIOTP    Units
                               Speed Grade                  Speed Grade  Speed Grade
                                                     -4 -3 -2 -1L
                               -4 -3 -2 -1L         2.58 2.72 2.92 3.61  -4 -3 -2 -1L
                                                    2.65 2.79 2.99 3.61
LVCMOS33, Slow, 6 mA           1.34 1.46 1.59 1.64  2.39 2.53 2.73 3.31  2.58 2.72 2.92 3.61 ns
                                                    2.31 2.45 2.65 3.27
LVCMOS33, Slow, 8 mA           1.34 1.46 1.59 1.64  2.28 2.42 2.62 3.24  2.65 2.79 2.99 3.61 ns
                                                    3.76 3.90 4.10 4.70
LVCMOS33, Slow, 12 mA          1.34 1.46 1.59 1.64  2.48 2.62 2.82 3.44  2.39 2.53 2.73 3.31 ns
                                                    2.32 2.46 2.66 3.28
LVCMOS33, Slow, 16 mA          1.34 1.46 1.59 1.64  2.07 2.21 2.41 3.03  2.31 2.45 2.65 3.27 ns
                                                    1.65 1.79 1.99 2.62
LVCMOS33, Slow, 24 mA          1.34 1.46 1.59 1.64  1.65 1.79 1.99 2.62  2.28 2.42 2.62 3.24 ns
                                                    1.65 1.79 1.99 2.62
LVCMOS33, Fast, 2 mA           1.34 1.46 1.59 1.64  4.81 4.95 5.15 5.79  3.76 3.90 4.10 4.70 ns
                                                    3.70 3.84 4.04 4.66
LVCMOS33, Fast, 4 mA           1.34 1.46 1.59 1.64  3.46 3.60 3.80 4.38  2.48 2.62 2.82 3.44 ns
                                                    3.20 3.34 3.54 4.12
LVCMOS33, Fast, 6 mA           1.34 1.46 1.59 1.64  2.83 2.97 3.17 3.75  2.32 2.46 2.66 3.28 ns
                                                    2.64 2.78 2.98 3.64
LVCMOS33, Fast, 8 mA           1.34 1.46 1.59 1.64  2.45 2.59 2.79 3.42  2.07 2.21 2.41 3.03 ns
                                                    3.78 3.92 4.12 4.76
LVCMOS33, Fast, 12 mA          1.34 1.46 1.59 1.64  2.79 2.93 3.13 3.73  1.65 1.79 1.99 2.62 ns
                                                    2.73 2.87 3.07 3.66
LVCMOS33, Fast, 16 mA          1.34 1.46 1.59 1.64  2.48 2.62 2.82 3.42  1.65 1.79 1.99 2.62 ns
                                                    2.01 2.15 2.35 2.95
LVCMOS33, Fast, 24 mA          1.34 1.46 1.59 1.64  2.01 2.15 2.35 2.95  1.65 1.79 1.99 2.62 ns
                                                    2.01 2.15 2.35 2.94
LVCMOS25, QUIETIO, 2 mA        0.82 0.94 1.07 1.13  3.35 3.49 3.69 4.31  4.81 4.95 5.15 5.79 ns
                                                    2.25 2.39 2.59 3.22
LVCMOS25, QUIETIO, 4 mA        0.82 0.94 1.07 1.13  2.09 2.23 2.43 3.05  3.70 3.84 4.04 4.66 ns
                                                    2.02 2.16 2.36 2.98
LVCMOS25, QUIETIO, 6 mA        0.82 0.94 1.07 1.13  1.56 1.70 1.90 2.52  3.46 3.60 3.80 4.38 ns
                                                    1.56 1.70 1.90 2.52
LVCMOS25, QUIETIO, 8 mA        0.82 0.94 1.07 1.13  1.56 1.70 1.90 2.52  3.20 3.34 3.54 4.12 ns
                                                    5.92 6.06 6.26 6.80
LVCMOS25, QUIETIO, 12 mA       0.82 0.94 1.07 1.13  4.74 4.88 5.08 5.63  2.83 2.97 3.17 3.75 ns
                                                    4.05 4.19 4.39 4.96
LVCMOS25, QUIETIO, 16 mA       0.82 0.94 1.07 1.13  3.71 3.85 4.05 4.63  2.64 2.78 2.98 3.64 ns
                                                    3.35 3.49 3.69 4.27
LVCMOS25, QUIETIO, 24 mA       0.82 0.94 1.07 1.13                       2.45 2.59 2.79 3.42 ns

LVCMOS25, Slow, 2 mA           0.82 0.94 1.07 1.13                       3.78 3.92 4.12 4.76 ns

LVCMOS25, Slow, 4 mA           0.82 0.94 1.07 1.13                       2.79 2.93 3.13 3.73 ns

LVCMOS25, Slow, 6 mA           0.82 0.94 1.07 1.13                       2.73 2.87 3.07 3.66 ns

LVCMOS25, Slow, 8 mA           0.82 0.94 1.07 1.13                       2.48 2.62 2.82 3.42 ns

LVCMOS25, Slow, 12 mA          0.82 0.94 1.07 1.13                       2.01 2.15 2.35 2.95 ns

LVCMOS25, Slow, 16 mA          0.82 0.94 1.07 1.13                       2.01 2.15 2.35 2.95 ns

LVCMOS25, Slow, 24 mA          0.82 0.94 1.07 1.13                       2.01 2.15 2.35 2.94 ns

LVCMOS25, Fast, 2 mA           0.82 0.94 1.07 1.13                       3.35 3.49 3.69 4.31 ns

LVCMOS25, Fast, 4 mA           0.82 0.94 1.07 1.13                       2.25 2.39 2.59 3.22 ns

LVCMOS25, Fast, 6 mA           0.82 0.94 1.07 1.13                       2.09 2.23 2.43 3.05 ns

LVCMOS25, Fast, 8 mA           0.82 0.94 1.07 1.13                       2.02 2.16 2.36 2.98 ns

LVCMOS25, Fast, 12 mA          0.82 0.94 1.07 1.13                       1.56 1.70 1.90 2.52 ns

LVCMOS25, Fast, 16 mA          0.82 0.94 1.07 1.13                       1.56 1.70 1.90 2.52 ns

LVCMOS25, Fast, 24 mA          0.82 0.94 1.07 1.13                       1.56 1.70 1.90 2.52 ns

LVCMOS18, QUIETIO, 2 mA        1.18 1.30 1.43 1.86                       5.92 6.06 6.26 6.80 ns

LVCMOS18, QUIETIO, 4 mA        1.18 1.30 1.43 1.86                       4.74 4.88 5.08 5.63 ns

LVCMOS18, QUIETIO, 6 mA        1.18 1.30 1.43 1.86                       4.05 4.19 4.39 4.96 ns

LVCMOS18, QUIETIO, 8 mA        1.18 1.30 1.43 1.86                       3.71 3.85 4.05 4.63 ns

LVCMOS18, QUIETIO, 12 mA       1.18 1.30 1.43 1.86                       3.35 3.49 3.69 4.27 ns

DS162 (v1.9) August 23, 2010                      www.xilinx.com

Advance Product Specification                                                                    21
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 28: IOB Switching Characteristics (Cont'd)

I/O Standard                         TIOPI                       TIOOP        TIOTP    Units
                               Speed Grade                  Speed Grade  Speed Grade
                                                     -4 -3 -2 -1L
                               -4 -3 -2 -1L         3.20 3.34 3.54 4.14  -4 -3 -2 -1L
                                                    2.96 3.10 3.30 3.98
LVCMOS18, QUIETIO, 16 mA       1.18 1.30 1.43 1.86  4.62 4.76 4.96 5.54  3.20 3.34 3.54 4.14 ns
                                                    3.69 3.83 4.03 4.60
LVCMOS18, QUIETIO, 24 mA       1.18 1.30 1.43 1.86  3.00 3.14 3.34 3.94  2.96 3.10 3.30 3.98 ns
                                                    2.19 2.33 2.53 3.17
LVCMOS18, Slow, 2 mA           1.18 1.30 1.43 1.86  1.99 2.13 2.33 2.95  4.62 4.76 4.96 5.54 ns
                                                    1.99 2.13 2.33 2.95
LVCMOS18, Slow, 4 mA           1.18 1.30 1.43 1.86  1.99 2.13 2.33 2.95  3.69 3.83 4.03 4.60 ns
                                                    3.59 3.73 3.93 4.53
LVCMOS18, Slow, 6 mA           1.18 1.30 1.43 1.86  2.39 2.53 2.73 3.35  3.00 3.14 3.34 3.94 ns
                                                    1.88 2.02 2.22 2.84
LVCMOS18, Slow, 8 mA           1.18 1.30 1.43 1.86  1.81 1.95 2.15 2.77  2.19 2.33 2.53 3.17 ns
                                                    1.71 1.85 2.05 2.67
LVCMOS18, Slow, 12 mA          1.18 1.30 1.43 1.86  1.71 1.85 2.05 2.67  1.99 2.13 2.33 2.95 ns
                                                    1.71 1.85 2.05 2.67
LVCMOS18, Slow, 16 mA          1.18 1.30 1.43 1.86  5.91 6.05 6.25 6.79  1.99 2.13 2.33 2.95 ns
                                                    4.75 4.89 5.09 5.64
LVCMOS18, Slow, 24 mA          1.18 1.30 1.43 1.86  4.04 4.18 4.38 4.96  1.99 2.13 2.33 2.95 ns
                                                    3.71 3.85 4.05 4.62
LVCMOS18, Fast, 2 mA           1.18 1.30 1.43 1.86  3.35 3.49 3.69 4.28  3.59 3.73 3.93 4.53 ns
                                                    3.20 3.34 3.54 4.13
LVCMOS18, Fast, 4 mA           1.18 1.30 1.43 1.86  2.96 3.10 3.30 3.98  2.39 2.53 2.73 3.35 ns
                                                    4.59 4.73 4.93 5.54
LVCMOS18, Fast, 6 mA           1.18 1.30 1.43 1.86  3.69 3.83 4.03 4.60  1.88 2.02 2.22 2.84 ns
                                                    3.00 3.14 3.34 3.94
LVCMOS18, Fast, 8 mA           1.18 1.30 1.43 1.86  2.19 2.33 2.53 3.18  1.81 1.95 2.15 2.77 ns
                                                    1.99 2.13 2.33 2.95
LVCMOS18, Fast, 12 mA          1.18 1.30 1.43 1.86  1.99 2.13 2.33 2.95  1.71 1.85 2.05 2.67 ns
                                                    1.99 2.13 2.33 2.95
LVCMOS18, Fast, 16 mA          1.18 1.30 1.43 1.86  3.57 3.71 3.91 4.52  1.71 1.85 2.05 2.67 ns
                                                    2.39 2.53 2.73 3.35
LVCMOS18, Fast, 24 mA          1.18 1.30 1.43 1.86  1.88 2.02 2.22 2.84  1.71 1.85 2.05 2.67 ns
                                                    1.80 1.94 2.14 2.76
LVCMOS18_JEDEC, QUIETIO, 2 mA 0.94 1.06 1.19 1.23   1.72 1.86 2.06 2.68  5.91 6.05 6.25 6.79 ns
                                                    1.72 1.86 2.06 2.68
LVCMOS18_JEDEC, QUIETIO, 4 mA 0.94 1.06 1.19 1.23   1.72 1.86 2.06 2.68  4.75 4.89 5.09 5.64 ns
                                                    5.47 5.61 5.81 6.38
LVCMOS18_JEDEC, QUIETIO, 6 mA 0.94 1.06 1.19 1.23                        4.04 4.18 4.38 4.96 ns

LVCMOS18_JEDEC, QUIETIO, 8 mA 0.94 1.06 1.19 1.23                        3.71 3.85 4.05 4.62 ns

LVCMOS18_JEDEC, QUIETIO, 12 mA 0.94 1.06 1.19 1.23                       3.35 3.49 3.69 4.28 ns

LVCMOS18_JEDEC, QUIETIO, 16 mA 0.94 1.06 1.19 1.23                       3.20 3.34 3.54 4.13 ns

LVCMOS18_JEDEC, QUIETIO, 24 mA 0.94 1.06 1.19 1.23                       2.96 3.10 3.30 3.98 ns

LVCMOS18_JEDEC, Slow, 2 mA     0.94 1.06 1.19 1.23                       4.59 4.73 4.93 5.54 ns

LVCMOS18_JEDEC, Slow, 4 mA     0.94 1.06 1.19 1.23                       3.69 3.83 4.03 4.60 ns

LVCMOS18_JEDEC, Slow, 6 mA     0.94 1.06 1.19 1.23                       3.00 3.14 3.34 3.94 ns

LVCMOS18_JEDEC, Slow, 8 mA     0.94 1.06 1.19 1.23                       2.19 2.33 2.53 3.18 ns

LVCMOS18_JEDEC, Slow, 12 mA    0.94 1.06 1.19 1.23                       1.99 2.13 2.33 2.95 ns

LVCMOS18_JEDEC, Slow, 16 mA    0.94 1.06 1.19 1.23                       1.99 2.13 2.33 2.95 ns

LVCMOS18_JEDEC, Slow, 24 mA    0.94 1.06 1.19 1.23                       1.99 2.13 2.33 2.95 ns

LVCMOS18_JEDEC, Fast, 2 mA     0.94 1.06 1.19 1.23                       3.57 3.71 3.91 4.52 ns

LVCMOS18_JEDEC, Fast, 4 mA     0.94 1.06 1.19 1.23                       2.39 2.53 2.73 3.35 ns

LVCMOS18_JEDEC, Fast, 6 mA     0.94 1.06 1.19 1.23                       1.88 2.02 2.22 2.84 ns

LVCMOS18_JEDEC, Fast, 8 mA     0.94 1.06 1.19 1.23                       1.80 1.94 2.14 2.76 ns

LVCMOS18_JEDEC, Fast, 12 mA    0.94 1.06 1.19 1.23                       1.72 1.86 2.06 2.68 ns

LVCMOS18_JEDEC, Fast, 16 mA    0.94 1.06 1.19 1.23                       1.72 1.86 2.06 2.68 ns

LVCMOS18_JEDEC, Fast, 24 mA    0.94 1.06 1.19 1.23                       1.72 1.86 2.06 2.68 ns

LVCMOS15, QUIETIO, 2 mA        0.98 1.10 1.23 1.61                       5.47 5.61 5.81 6.38 ns

DS162 (v1.9) August 23, 2010                      www.xilinx.com

Advance Product Specification                                                                    22
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 28: IOB Switching Characteristics (Cont'd)

I/O Standard                         TIOPI                       TIOOP        TIOTP    Units
                               Speed Grade                  Speed Grade  Speed Grade
                                                     -4 -3 -2 -1L
                               -4 -3 -2 -1L         4.61 4.75 4.95 5.51  -4 -3 -2 -1L
                                                    4.07 4.21 4.41 4.97
LVCMOS15, QUIETIO, 4 mA        0.98 1.10 1.23 1.61  3.91 4.05 4.25 4.81  4.61 4.75 4.95 5.51 ns
                                                    3.53 3.67 3.87 4.51
LVCMOS15, QUIETIO, 6 mA        0.98 1.10 1.23 1.61  3.32 3.46 3.66 4.31  4.07 4.21 4.41 4.97 ns
                                                    4.18 4.32 4.52 5.11
LVCMOS15, QUIETIO, 8 mA        0.98 1.10 1.23 1.61  3.42 3.56 3.76 4.34  3.91 4.05 4.25 4.81 ns
                                                    2.29 2.43 2.63 3.24
LVCMOS15, QUIETIO, 12 mA       0.98 1.10 1.23 1.61  2.30 2.44 2.64 3.25  3.53 3.67 3.87 4.51 ns
                                                    2.03 2.17 2.37 2.99
LVCMOS15, QUIETIO, 16 mA       0.98 1.10 1.23 1.61  2.01 2.15 2.35 2.97  3.32 3.46 3.66 4.31 ns
                                                    3.29 3.43 3.63 4.24
LVCMOS15, Slow, 2 mA           0.98 1.10 1.23 1.61  2.27 2.41 2.61 3.22  4.18 4.32 4.52 5.11 ns
                                                    1.78 1.92 2.12 2.74
LVCMOS15, Slow, 4 mA           0.98 1.10 1.23 1.61  1.73 1.87 2.07 2.69  3.42 3.56 3.76 4.34 ns
                                                    1.73 1.87 2.07 2.64
LVCMOS15, Slow, 6 mA           0.98 1.10 1.23 1.61  1.73 1.87 2.07 2.64  2.29 2.43 2.63 3.24 ns
                                                    5.49 5.63 5.83 6.37
LVCMOS15, Slow, 8 mA           0.98 1.10 1.23 1.61  4.61 4.75 4.95 5.51  2.30 2.44 2.64 3.25 ns
                                                    4.07 4.21 4.41 4.97
LVCMOS15, Slow, 12 mA          0.98 1.10 1.23 1.61  3.92 4.06 4.26 4.81  2.03 2.17 2.37 2.99 ns
                                                    3.54 3.68 3.88 4.51
LVCMOS15, Slow, 16 mA          0.98 1.10 1.23 1.61  3.33 3.47 3.67 4.31  2.01 2.15 2.35 2.97 ns
                                                    4.18 4.32 4.52 5.13
LVCMOS15, Fast, 2 mA           0.98 1.10 1.23 1.61  3.42 3.56 3.76 4.35  3.29 3.43 3.63 4.24 ns
                                                    2.29 2.43 2.63 3.25
LVCMOS15, Fast, 4 mA           0.98 1.10 1.23 1.61  2.30 2.44 2.64 3.26  2.27 2.41 2.61 3.22 ns
                                                    2.01 2.15 2.35 2.97
LVCMOS15, Fast, 6 mA           0.98 1.10 1.23 1.61  2.01 2.15 2.35 2.97  1.78 1.92 2.12 2.74 ns
                                                    3.28 3.42 3.62 4.22
LVCMOS15, Fast, 8 mA           0.98 1.10 1.23 1.61  2.27 2.41 2.61 3.23  1.73 1.87 2.07 2.69 ns
                                                    1.78 1.92 2.12 2.74
LVCMOS15, Fast, 12 mA          0.98 1.10 1.23 1.61  1.73 1.87 2.07 2.69  1.73 1.87 2.07 2.64 ns
                                                    1.73 1.87 2.07 2.63
LVCMOS15, Fast, 16 mA          0.98 1.10 1.23 1.61  1.73 1.87 2.07 2.63  1.73 1.87 2.07 2.64 ns
                                                    6.40 6.54 6.74 7.30
LVCMOS15_JEDEC, QUIETIO, 2 mA 1.03 1.15 1.28 1.31   4.98 5.12 5.32 5.90  5.49 5.63 5.83 6.37 ns
                                                    4.65 4.79 4.99 5.55
LVCMOS15_JEDEC, QUIETIO, 4 mA 1.03 1.15 1.28 1.31                        4.61 4.75 4.95 5.51 ns

LVCMOS15_JEDEC, QUIETIO, 6 mA 1.03 1.15 1.28 1.31                        4.07 4.21 4.41 4.97 ns

LVCMOS15_JEDEC, QUIETIO, 8 mA 1.03 1.15 1.28 1.31                        3.92 4.06 4.26 4.81 ns

LVCMOS15_JEDEC, QUIETIO, 12 mA 1.03 1.15 1.28 1.31                       3.54 3.68 3.88 4.51 ns

LVCMOS15_JEDEC, QUIETIO, 16 mA 1.03 1.15 1.28 1.31                       3.33 3.47 3.67 4.31 ns

LVCMOS15_JEDEC, Slow, 2 mA     1.03 1.15 1.28 1.31                       4.18 4.32 4.52 5.13 ns

LVCMOS15_JEDEC, Slow, 4 mA     1.03 1.15 1.28 1.31                       3.42 3.56 3.76 4.35 ns

LVCMOS15_JEDEC, Slow, 6 mA     1.03 1.15 1.28 1.31                       2.29 2.43 2.63 3.25 ns

LVCMOS15_JEDEC, Slow, 8 mA     1.03 1.15 1.28 1.31                       2.30 2.44 2.64 3.26 ns

LVCMOS15_JEDEC, Slow, 12 mA    1.03 1.15 1.28 1.31                       2.01 2.15 2.35 2.97 ns

LVCMOS15_JEDEC, Slow, 16 mA    1.03 1.15 1.28 1.31                       2.01 2.15 2.35 2.97 ns

LVCMOS15_JEDEC, Fast, 2 mA     1.03 1.15 1.28 1.31                       3.28 3.42 3.62 4.22 ns

LVCMOS15_JEDEC, Fast, 4 mA     1.03 1.15 1.28 1.31                       2.27 2.41 2.61 3.23 ns

LVCMOS15_JEDEC, Fast, 6 mA     1.03 1.15 1.28 1.31                       1.78 1.92 2.12 2.74 ns

LVCMOS15_JEDEC, Fast, 8 mA     1.03 1.15 1.28 1.31                       1.73 1.87 2.07 2.69 ns

LVCMOS15_JEDEC, Fast, 12 mA    1.03 1.15 1.28 1.31                       1.73 1.87 2.07 2.63 ns

LVCMOS15_JEDEC, Fast, 16 mA    1.03 1.15 1.28 1.31                       1.73 1.87 2.07 2.63 ns

LVCMOS12, QUIETIO, 2 mA        0.91 1.03 1.16 1.33                       6.40 6.54 6.74 7.30 ns

LVCMOS12, QUIETIO, 4 mA        0.91 1.03 1.16 1.33                       4.98 5.12 5.32 5.90 ns

LVCMOS12, QUIETIO, 6 mA        0.91 1.03 1.16 1.33                       4.65 4.79 4.99 5.55 ns

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Table 28: IOB Switching Characteristics (Cont'd)

         I/O Standard                TIOPI                                    TIOOP                  TIOTP   Units
                               Speed Grade                               Speed Grade            Speed Grade
                                                                  -4 -3 -2 -1L
                               -4 -3 -2 -1L                      4.23 4.37 4.57 5.21          -4 -3 -2 -1L
                                                                 3.98 4.12 4.32 4.94
LVCMOS12, QUIETIO, 8 mA        0.91 1.03 1.16 1.33               4.98 5.12 5.32 5.91      4.23 4.37 4.57 5.21 ns
                                                                 2.84 2.98 3.18 3.81
LVCMOS12, QUIETIO, 12 mA       0.91 1.03 1.16 1.33               2.77 2.91 3.11 3.72      3.98 4.12 4.32 4.94 ns
                                                                 2.34 2.48 2.68 3.31
LVCMOS12, Slow, 2 mA           0.91 1.03 1.16 1.33               2.08 2.22 2.42 3.06      4.98 5.12 5.32 5.91 ns
                                                                 3.46 3.60 3.80 4.44
LVCMOS12, Slow, 4 mA           0.91 1.03 1.16 1.33               2.35 2.49 2.69 3.30      2.84 2.98 3.18 3.81 ns
                                                                 1.79 1.93 2.13 2.75
LVCMOS12, Slow, 6 mA           0.91 1.03 1.16 1.33               1.68 1.82 2.02 2.64      2.77 2.91 3.11 3.72 ns
                                                                 1.66 1.80 2.00 2.62
LVCMOS12, Slow, 8 mA           0.91 1.03 1.16 1.33               6.39 6.53 6.73 7.31      2.34 2.48 2.68 3.31 ns
                                                                 4.98 5.12 5.32 5.88
LVCMOS12, Slow, 12 mA          0.91 1.03 1.16 1.33               4.67 4.81 5.01 5.54      2.08 2.22 2.42 3.06 ns
                                                                 4.23 4.37 4.57 5.22
LVCMOS12, Fast, 2 mA           0.91 1.03 1.16 1.33               3.99 4.13 4.33 4.94      3.46 3.60 3.80 4.44 ns
                                                                 5.00 5.14 5.34 5.90
LVCMOS12, Fast, 4 mA           0.91 1.03 1.16 1.33               2.85 2.99 3.19 3.80      2.35 2.49 2.69 3.30 ns
                                                                 2.76 2.90 3.10 3.72
LVCMOS12, Fast, 6 mA           0.91 1.03 1.16 1.33               2.35 2.49 2.69 3.30      1.79 1.93 2.13 2.75 ns
                                                                 2.09 2.23 2.43 3.05
LVCMOS12, Fast, 8 mA           0.91 1.03 1.16 1.33               3.46 3.60 3.80 4.42      1.68 1.82 2.02 2.64 ns
                                                                 2.35 2.49 2.69 3.31
LVCMOS12, Fast, 12 mA          0.91 1.03 1.16 1.33               1.79 1.93 2.13 2.76      1.66 1.80 2.00 2.62 ns
                                                                 1.69 1.83 2.03 2.65
LVCMOS12_JEDEC, QUIETIO, 2 mA 1.50 1.62 1.75 1.70                1.66 1.80 2.00 2.62      6.39 6.53 6.73 7.31 ns

LVCMOS12_JEDEC, QUIETIO, 4 mA 1.50 1.62 1.75 1.70                                         4.98 5.12 5.32 5.88 ns

LVCMOS12_JEDEC, QUIETIO, 6 mA 1.50 1.62 1.75 1.70                                         4.67 4.81 5.01 5.54 ns

LVCMOS12_JEDEC, QUIETIO, 8 mA 1.50 1.62 1.75 1.70                                         4.23 4.37 4.57 5.22 ns

LVCMOS12_JEDEC, QUIETIO, 12 mA 1.50 1.62 1.75 1.70                                        3.99 4.13 4.33 4.94 ns

LVCMOS12_JEDEC, Slow, 2 mA     1.50 1.62 1.75 1.70                                        5.00 5.14 5.34 5.90 ns

LVCMOS12_JEDEC, Slow, 4 mA     1.50 1.62 1.75 1.70                                        2.85 2.99 3.19 3.80 ns

LVCMOS12_JEDEC, Slow, 6 mA     1.50 1.62 1.75 1.70                                        2.76 2.90 3.10 3.72 ns

LVCMOS12_JEDEC, Slow, 8 mA     1.50 1.62 1.75 1.70                                        2.35 2.49 2.69 3.30 ns

LVCMOS12_JEDEC, Slow, 12 mA    1.50 1.62 1.75 1.70                                        2.09 2.23 2.43 3.05 ns

LVCMOS12_JEDEC, Fast, 2 mA     1.50 1.62 1.75 1.70                                        3.46 3.60 3.80 4.42 ns

LVCMOS12_JEDEC, Fast, 4 mA     1.50 1.62 1.75 1.70                                        2.35 2.49 2.69 3.31 ns

LVCMOS12_JEDEC, Fast, 6 mA     1.50 1.62 1.75 1.70                                        1.79 1.93 2.13 2.76 ns

LVCMOS12_JEDEC, Fast, 8 mA     1.50 1.62 1.75 1.70                                        1.69 1.83 2.03 2.65 ns

LVCMOS12_JEDEC, Fast, 12 mA    1.50 1.62 1.75 1.70                                        1.66 1.80 2.00 2.62 ns

Notes:
1. Devices with a -1L speed grade do not support Xilinx PCI IP.

Table 29: IOB 3-state ON Output Switching Characteristics (TIOTPHZ)

Symbol                         Description                                                Speed Grade                  Units
                                                                                      -4                     -1L
                                                                                          -3    -2

TIOTPHZ  T input to Pad high-impedance                               1.39                 1.59  1.59   1.91  ns

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I/O Standard Adjustment Measurement Methodology

Input Delay Measurements

Table 30 shows the test setup parameters used for measuring input delay.

Table 30: Input Delay Measurement Methodology

                          Description             I/O Standard Attribute  VL(1)        VH(1)         VMEAS(3)(4) VREF(2)(4)
LVTTL (Low-Voltage Transistor-Transistor Logic)  LVTTL                      0           3.0
                                                                                                        1.4   

LVCMOS (Low-Voltage CMOS), 3.3V                  LVCMOS33                 0            3.3              1.65   

LVCMOS, 2.5V                                     LVCMOS25                 0            2.5              1.25   

LVCMOS, 1.8V                                     LVCMOS18                 0            1.8              0.9   

LVCMOS, 1.5V                                     LVCMOS15                 0            1.5              0.75   

LVCMOS, 1.2V                                     LVCMOS12                 0            1.2              0.6   

PCI (Peripheral Component Interface),            PCI33_3, PCI66_3                Per PCI Specification         
33 MHz and 66 MHz, 3.3V

HSTL (High-Speed Transceiver Logic),             HSTL_I, HSTL_II          VREF 0.5 VREF + 0.5         VREF   0.75
Class I & II

HSTL, Class III                                  HSTL_III                 VREF 0.5   VREF + 0.5       VREF   0.90
HSTL, Class I & II, 1.8V                         HSTL_I_18, HSTL_II_18    VREF 0.5   VREF + 0.5       VREF   0.90
HSTL, Class III 1.8V                             HSTL_III_18              VREF 0.5   VREF + 0.5       VREF   1.1
                                                 SSTL3_I, SSTL3_II        VREF 0.75  VREF + 0.75      VREF   1.5
SSTL (Stub Terminated Transceiver Logic),
Class I & II, 3.3V

SSTL, Class I & II, 2.5V                         SSTL2_I, SSTL2_II        VREF 0.75 VREF + 0.75       VREF   1.25

SSTL, Class I & II, 1.8V                         SSTL18_I, SSTL18_II      VREF 0.5 VREF + 0.5         VREF   0.90

SSTL, Class II, 1.5V                             SSTL15_II                 VREF 0.2 VREF + 0.2        VREF   0.75
                                                 LVDS_25, LVDS_33         1.25 0.125 1.25 + 0.125      0(5)   
LVDS (Low-Voltage Differential Signaling),
2.5V & 3.3V

LVPECL (Low-Voltage Positive Emitter-Coupled     LVPECL_25, LVPECL_33 1.2 0.3        1.2 0.3        0(5)   

Logic), 2.5V & 3.3V

BLVDS (Bus LVDS), 2.5V                           BLVDS_25                 1.3 0.125 1.3 + 0.125       0(5)   

Mini-LVDS, 2.5V & 3.3V                           MINI_LVDS_25,            1.2 0.125 1.2 + 0.125       0(5)   
                                                 MINI_LVDS_33

RSDS (Reduced Swing Differential Signaling),     RSDS_25, RSDS_33         1.2 0.1    1.2 + 0.1        0(5)   

2.5V & 3.3V

TMDS (Transition Minimized Differential Signaling), TMDS_33               3.0 0.1    3.0 + 0.1        0(5)   
3.3V

PPDS (Point-to-Point Differential Signaling,     PPDS_25, PPDS_33         1.25 0.1 1.25 + 0.1         0(5)   
2.5V & 3.3V

Notes:

1. Input waveform switches between VL and VH.
2. Measurements are made at typical, minimum, and maximum VREF values. Reported delays reflect worst case of these measurements. VREF values

      listed are typical.
3. Input voltage level from which measurement starts.
4. This is an input voltage reference that bears no relation to the VREF / VMEAS parameters found in IBIS models and/or noted in Figure 4.
5. The value given is the differential input voltage.

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Advance Product Specification                                                                                        25
                                                                                                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Output Delay Measurements                                                                                                   X-Ref Target - Figure 5

Output delays are measured using a Tektronix P6245                                                                                 FPGA Output
TDS500/600 probe (< 1 pF) across approximately 4" of FR4                                                                                                                                       +
microstrip trace. Standard termination was used for all
testing. The propagation delay of the 4" trace is                                                                                                            CREF          RREF VMEAS
characterized separately and subtracted from the final
measurement, and is therefore not included in the                                                                                                                                             
generalized test setups shown in Figure 4 and Figure 5.
                                                                                                                                                                                                                                                    ds162_07_011309
X-Ref Target - Figure 4
                                                                                                                                            Figure 5: Differential Test Setup
                                      VREF
                                                                                                                            Measurements and test conditions are reflected in the IBIS
                         FPGA Output        RREF                                                                            models except where the IBIS format precludes it.
                                                                                                                            Parameters VREF, RREF, CREF, and VMEAS fully describe
                                                      VMEAS                                                                 the test conditions for each I/O standard. The most accurate
                                                                                                                            prediction of propagation delay in any given application can
                                                                   (voltage level when taking                               be obtained through IBIS simulation, using the following
                                                                   delay measurement)                                       method:

                                                  CREF                                                                      1. Simulate the output driver of choice into the generalized
                                                                                                                                 test setup, using values from Table 31.
                                                            (probe capacitance)
                                                                                                                            2. Record the time to VMEAS.
                                                                                                           ds162_06_011309  3. Simulate the output driver of choice into the actual PCB

                         Figure 4: Single-Ended Test Setup                                                                       trace and load, using the appropriate IBIS model or
                                                                                                                                 capacitance value to represent the load.

                                                                                                                            4. Record the time to VMEAS.
                                                                                                                            5. Compare the results of steps 2 and 4. The increase or

                                                                                                                                 decrease in delay yields the actual propagation delay of
                                                                                                                                 the PCB trace.

Table 31: Output Delay Measurement Methodology

                                      Description                                                                                      I/O Standard          RREF CREF(1) VMEAS VREF
                                                                                                                                         Attribute           () (pF)       (V) (V)

LVTTL (Low-Voltage Transistor-Transistor Logic)                                                                             LVTTL (all)                      1M    0       1.4                    0

LVCMOS (Low-Voltage CMOS), 3.3V                                                                                             LVCMOS33                         1M    0       1.65                   0

LVCMOS, 2.5V                                                                                                                LVCMOS25                         1M    0       1.25                   0

LVCMOS, 1.8V                                                                                                                LVCMOS18                         1M    0       0.9                    0

LVCMOS, 1.5V                                                                                                                LVCMOS15                         1M    0       0.75                   0

LVCMOS, 1.2V                                                                                                                LVCMOS12                         1M    0       0.75                   0
                                                                                                                            PCI33_3, PCI66_3 (rising edge)
PCI (Peripheral Component Interface)                                                                                        PCI33_3, PCI66_3 (falling edge)  25    10 (2)  0.94                   0
33 MHz and 66 MHz, 3.3V
                                                                                                                                                             25    10(2)   2.03                   3.3

HSTL (High-Speed Transceiver Logic), Class I                                                                                HSTL_I                           50    0       VREF 0.75
HSTL, Class II                                                                                                              HSTL_II
HSTL, Class III                                                                                                             HSTL_III                         25    0       VREF 0.75

                                                                                                                                                             50    0       0.9                    1.5

HSTL, Class I, 1.8V                                                                                                         HSTL_I_18                        50    0       VREF                   0.9
HSTL, Class II, 1.8V                                                                                                        HSTL_II_18
HSTL, Class III, 1.8V                                                                                                       HSTL_III_18                      25    0       VREF                   0.9

                                                                                                                                                             50    0       1.1                    1.8

SSTL (Stub Series Terminated Logic), Class I, 1.8V                                                                          SSTL18_I                         50    0       VREF                   0.9
SSTL, Class II, 1.8V                                                                                                        SSTL18_II
SSTL, Class I, 2.5V                                                                                                         SSTL2_I                          25    0       VREF                   0.9

                                                                                                                                                             50    0       VREF 1.25

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                                                          Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 31: Output Delay Measurement Methodology (Cont'd)

                      Description                                    I/O Standard     RREF  CREF(1)  VMEAS   VREF
                                                                       Attribute       ( )   ( pF )    (V)    (V)
                                                                                       25       0            1.25
SSTL, Class II, 2.5V                                      SSTL2_II                     25       0     VREF   0.75
                                                                                       100      0     VREF    1.2
SSTL, Class II, 1.5V                                      SSTL15_II                    100      0      0(3)    0
                                                                                       100      0      0(3)   1.2
LVDS (Low-Voltage Differential Signaling), 2.5V & 3.3V LVDS_25, LVDS_33                100      0      0(3)   1.2
                                                                                       100      0      0(3)
BLVDS (Bus LVDS), 2.5V                                    BLVDS_25                     100      0      0(3)   
                                                                                                       0(3)
Mini-LVDS, 2.5V & 3.3V                                    MINI_LVDS_25, MINI_LVDS_33

RSDS (Reduced Swing Differential Signaling), 2.5V & 3.3V RSDS_25, RSDS_33

TMDS (Transition Minimized Differential Signaling), 3.3V TMDS_33

PPDS (Point-to-Point Differential Signaling, 2.5V & 3.3V PPDS_25, PPDS_33

Notes:
1. CREF is the capacitance of the probe, nominally 0 pF.
2. Per PCI specifications.
3. The value given is the differential output voltage.

Simultaneously Switching Outputs

Due to lead inductance, a given package supports a limited number of simultaneous switching outputs (SSOs) when using
fast, high-drive outputs. Table 32 and Table 33 provide guidelines for the recommended maximum allowable number of
SSOs. These guidelines describe the maximum number of user I/O pins of an output signal standard that should
simultaneously switch in the same direction, while maintaining a safe level of switching noise for that particular signal
standard. Meeting these guidelines for the stated test conditions ensures that the FPGA operates free from the adverse
effects of GND and power bounce.

For each device/package combination, Table 32 provides the number of equivalent VCCO/GND pairs per bank. For each
output signal standard and drive strength, Table 33 recommends the maximum number of SSOs, switching in the same
direction, allowed per VCCO/GND pair within an I/O bank. The guidelines are categorized by package style, slew rate, and
output drive current. The number of SSOs are also specified by I/O bank. Multiply the appropriate numbers from each table
to calculate the maximum number of SSOs allowed within an I/O bank. The guidelines assume that all pins within a bank use
the same I/O standard. Exceeding these SSO guidelines can result in increased power or GND bounce, degraded signal
integrity, or increased system jitter. For a given I/O standard, if the SSO limit per pair in Table 33 is greater than the maximum
I/O per pair in Table 32, then there is no SSO limit for the exclusive use of that I/O standard.

The recommended maximum SSO values assume that the FPGA is soldered on a printed circuit board and that the board
uses sound design practices. Due to the additional lead inductance introduced by the socket, the SSO values do not apply
for FPGAs mounted in sockets. The SSO values assume that the VCCAUX is powered at 3.3V. Setting VCCAUX to 2.5V
provides better SSO characteristics. For more detail, see the Spartan-6 FPGA SelectIO Resources User Guide.

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                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 32: Spartan-6 FPGA VCCO/GND Pairs per Bank

Package                  Devices  Description                   Bank 0  Bank 1  Bank 2  Bank 3  Bank 4  Bank 5
                                                                    3       3       2       3     N/A     N/A
TQG144    LX                      VCCO/GND Pairs                    8       8      13       8     N/A     N/A
                                  Maximum I/O per Pair              4       6       4       6     N/A     N/A
                                                                    6       4       7       4     N/A     N/A
CPG196    LX                      VCCO/GND Pairs                    4       4       4       4     N/A     N/A
                                  Maximum I/O per Pair             10      10       9      10     N/A     N/A
                                                                    5       6       4       5     N/A     N/A
CSG225    LX                      VCCO/GND Pairs                    8       9       9      10     N/A     N/A
                                  Maximum I/O per Pair              6       6       6       6     N/A     N/A
                                                                   10       9      10       9     N/A     N/A
FT(G)256 LX                       VCCO/GND Pairs                    4       6       6       6     N/A     N/A
                                  Maximum I/O per Pair              4       9      10       9     N/A     N/A
                                                                    8      13       8      13     N/A     N/A
                    LX            VCCO/GND Pairs                    7       8       7       8     N/A     N/A
CSG324                            Maximum I/O per Pair              7      12       8      13     N/A     N/A
                                  VCCO/GND Pairs                    5       8       6       8     N/A     N/A
                    LXT           Maximum I/O per Pair             10      10      11      11     N/A     N/A
                                                                    6       8       9       8     N/A     N/A
                    LX            VCCO/GND Pairs                    6      10      11      10     N/A     N/A
CSG484                            Maximum I/O per Pair              7       8       7       8     N/A     N/A
                                  VCCO/GND Pairs                   12      15      10      16     N/A     N/A
                    LXT           Maximum I/O per Pair              3       7       8       7     N/A     N/A
                                                                   12       9      10      10       6       6
                    LX            VCCO/GND Pairs                    9      10       9       9       8       9
FG(G)484                          Maximum I/O per Pair             10       8      10       8       7       7
                                  VCCO/GND Pairs                    8       7       8       8       7       7
                    LXT           Maximum I/O per Pair             17      14      17      14       7       8
                                                                    7       6       7       8       7       6
          LX45                    VCCO/GND Pairs                   15      14      13      14       7       8
                                  Maximum I/O per Pair              7       6       8       8       7       6

FG(G)676  LX75, LX100, LX150 VCCO/GND Pairs
                                          Maximum I/O per Pair

          LXT                     VCCO/GND Pairs

                                  Maximum I/O per Pair

                    LX            VCCO/GND Pairs
FG(G)900                          Maximum I/O per Pair
                                  VCCO/GND Pairs
                    LXT           Maximum I/O per Pair

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                                          Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair

                                                                    SSO Limit per VCCO/GND Pair

VCCO  I/O Standard                     Drive Slew          All TQG144, CPG196,    All CSG484, FG(G)484,
                                                          CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                          LX devices in CSG324    LXT devices in CSG324

                                          Fast            Bank 0/2  Bank 1/3     Bank 0/2        Bank 1/3/4/5
                                                            30 (1)      35           30                 35

                                       2  Slow            51        55           51              52

                                          QuietIO         71        58           71              70

                                          Fast            17        17           17              19

                                       4  Slow            23        25           23              22

                                          QuietIO         35        32           35              32

                                          Fast            13        15           13              14

1.2V LVCMOS12, LVCMOS12_JEDEC          6  Slow            19        20           19              17

                                          QuietIO         26        24           26              24

                                          Fast            N/A       12           N/A             12

                                       8  Slow            N/A       15           N/A             13

                                          QuietIO         N/A       20           N/A             19

                                          Fast            N/A       5            N/A             4

                                       12 Slow            N/A       8            N/A             5

                                          QuietIO         N/A       11           N/A             10

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                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO  I/O Standard                   Drive Slew                  All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

                                                Fast            33        40           33              41

                                     2          Slow            57        62           57              56

                                                QuietIO         70        67           70              66

                                                Fast            19        21           19              21

                                     4          Slow            30        30           30              24

                                                QuietIO         38        33           38              30

                                                Fast            14        16           14              16

                                     6          Slow            18        19           18              17

           LVCMOS15, LVCMOS15_JEDEC             QuietIO         27        24           27              21

1.5V                                            Fast            11        13           11              12

           HSTL_I                    8          Slow            16        16           16              14
           HSTL_II
           HSTL_III                             QuietIO         23        20           23              17
           DIFF_HSTL_I
           DIFF_HSTL_II                         Fast            N/A       5            N/A             4
           DIFF_HSTL_III
           SSTL_15_II (3)            12 Slow                    N/A       8            N/A             5
           DIFF_SSTL_15_II (3)
                                                QuietIO         N/A       10           N/A             9

                                                Fast            N/A       5            N/A             4

                                     16 Slow                    N/A       8            N/A             8

                                                QuietIO         N/A       10           N/A             9

                                                                9         10           9               10

                                                                N/A       5            N/A             6

                                                                7         9            7               9

                                                                27        30           27              30

                                                                N/A       15           N/A             18

                                                                21        27           21              27

                                                                N/A       5            N/A             4

                                                                N/A       15           N/A             12

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Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO  I/O Standard                   Drive Slew                  All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

                                                Fast            39        46           39              47

                                     2          Slow            65        75           65              74

                                                QuietIO         80        80           80              85

                                                Fast            22        25           22              25

                                     4          Slow            38        36           38              29

                                                QuietIO         45        40           45              35

                                                Fast            16        18           16              17

                                     6          Slow            27        25           27              19

                                                QuietIO         30        28           30              23

                                                Fast            13        15           13              14

           LVCMOS18, LVCMOS18_JEDEC  8          Slow            16        18           16              16

1.8V                                            QuietIO         25        22           25              18

           HSTL_I_18                            Fast            5         7            5               5
           HSTL_II_18
           HSTL_III_18               12 Slow                    7         8            7               6
           DIFF_HSTL_I_18
           DIFF_HSTL_II_18                      QuietIO         11        10           11              8
           DIFF_HSTL_III_18
           MOBILE_DDR (3)                       Fast            4         5            4               4
           DIFF_MOBILE_DDR (3)
           SSTL_18_I (3)             16 Slow                    7         8            7               5
           SSTL_18_II (3)
           DIFF_SSTL_18_I (3)                   QuietIO         11        10           11              8
           DIFF_SSTL_18_II (3)
                                                Fast            N/A       5            N/A             3

                                     24 Slow                    N/A       8            N/A             8

                                                QuietIO         N/A       10           N/A             8

                                                                9         10           9               9

                                                                N/A       5            N/A             6

                                                                9         10           9               11

                                                                27        30           27              27

                                                                N/A       15           N/A             18

                                                                27        30           27              33

                                                                12        14           12              14

                                                                36        42           36              42

                                                                9         10           9               10

                                                                N/A       5            N/A             4

                                                                27        30           27              30

                                                                N/A       15           N/A             12

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Advance Product Specification                                                                              31
                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO  I/O Standard             Drive Slew                        All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

                                                Fast            38        43           38              43

                               2                Slow            46        52           46              48

                                                QuietIO         57        64           57              59

                                                Fast            21        24           21              23

                               4                Slow            26        31           26              27

                                                QuietIO         33        32           33              30

                                                Fast            15        17           15              16

                               6                Slow            19        22           19              19

                                                QuietIO         25        23           25              19

                                                Fast            12        15           12              14

           LVCMOS25            8                Slow            15        18           15              16
2.5V
                                                QuietIO         21        19           21              16
           SSTL_2_I (3)
           SSTL_2_II (3)                        Fast            1         3            1               1
           DIFF_SSTL_2_I (3)
           DIFF_SSTL_2_II (3)  12 Slow                          2         7            2               4

                                                QuietIO         3         8            3               8

                                                Fast            1         3            1               1

                               16 Slow                          3         7            3               3

                                                QuietIO         4         9            4               8

                                                Fast            N/A       3            N/A             1

                               24 Slow                          N/A       5            N/A             2

                                                QuietIO         N/A       8            N/A             6

                                                                10        11           10              11

                                                                N/A       7            N/A             7

                                                                30        33           30              33

                                                                N/A       21           N/A             24

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Advance Product Specification                                                                              32
                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO  I/O Standard             Drive Slew                        All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

                                                Fast            42        46           42              44

                               2                Slow            50        55           50              49

                                                QuietIO         60        68           60              60

                                                Fast            21        27           21              25

                               4                Slow            32        37           32              32

                                                QuietIO         39        42           39              37

                                                Fast            14        19           14              17

                               6                Slow            19        25           19              22

                                                QuietIO         29        30           29              25

                                                Fast            11        15           11              14

3.3V LVCMOS33                  8                Slow            15        20           15              18

                                                QuietIO         25        24           25              20

                                                Fast            1         3            1               1

                               12 Slow                          2         5            2               2

                                                QuietIO         4         9            4               7

                                                Fast            1         2            1               1

                               16 Slow                          1         5            1               1

                                                QuietIO         3         10           3               8

                                                Fast            1         2            1               1

                               24 Slow                          2         5            2               1

                                                QuietIO         7         9            7               7

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                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO  I/O Standard             Drive Slew                        All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

                                                Fast            53        65           53              62

                               2                Slow            70        80           70              73

                                                QuietIO         79        89           79              91

                                                Fast            23        30           23              27

                               4                Slow            34        41           34              37

                                                QuietIO         44        49           44              46

                                                Fast            16        21           16              20

                               6                Slow            21        28           21              25

                                                QuietIO         34        39           34              34

                                                Fast            12        16           12              15

           LVTTL               8                Slow            16        22           16              19

3.3V                                            QuietIO         27        28           27              24

           PCI33_3                              Fast            1         3            1               1
           PCI66_3
           SSTL_3_I            12 Slow                          2         5            2               4
           SSTL_3_II
           DIFF_SSTL_3_I                        QuietIO         2         10           2               8
           DIFF_SSTL_3_II
           SDIO                                 Fast            1         3            1               1

                               16 Slow                          1         7            1               2

                                                QuietIO         3         11           3               8

                                                Fast            1         2            1               1

                               24 Slow                          2         5            2               2

                                                QuietIO         8         9            8               8

                                                                18        19           18              19

                                                                18        19           18              19

                                                                5         8            5               8

                                                                3         5            3               3

                                                                15        24           15              24

                                                                9         15           9               9

                                                                17        18           17              15

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                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 33: SSO Limit per VCCO/GND Pair (Cont'd)

                                                                          SSO Limit per VCCO/GND Pair

VCCO     I/O Standard          Drive            Slew             All TQG144, CPG196,    All CSG484, FG(G)484,
                                                                CSG225, FT(G)256, and  FG(G)676, FG(G)900, and
                                                                LX devices in CSG324    LXT devices in CSG324

                                                                Bank 0/2  Bank 1/3     Bank 0/2 Bank 1/3/4/5

         LVDS_33                                                16        N/A          16              N/A
         LVDS_25
         BLVDS_25                                               20        N/A          20              N/A
         MINI_LVDS_33
         MINI_LVDS_25                                           20        48           20              20
         RSDS_33
         RSDS_25                                                13        N/A          13              N/A
         TMDS_33
         PPDS_33                                                18        N/A          18              N/A
         PPDS_25
         DISPLAY_PORT                                           12        N/A          12              N/A
         I2C
Various  SMBUS                                                  15        N/A          15              N/A

                                                                83        N/A          83              N/A

                                                                12        N/A          12              N/A

                                                                16        N/A          16              N/A

                                                                42        40           42              30

                                                                47        55           47              42

                                                                44        52           44              40

Notes:

1. SSO limits greater than the number of I/O per VCCO/GND pair (Table 32) indicate No Limit for the given I/O standard. They are provided in
      this table to calculate limits when using multiple I/O standards in a bank.

2. Not available (N/A) indicates that the I/O standard is not available in the given bank.
3. When used with the MCB, these signals are exempt from SSO analysis due to the known activity of the MCB switching patterns. SSO

      performance is validated for all MCB instances. MCB outputs can, in some cases, exceed the SSO limits.

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Input/Output Logic Switching Characteristics

Table 34: ILOGIC2 Switching Characteristics

Symbol                                  Description                                    Speed Grade       Units

                                                                                   -4  -3  -2       -1L

Setup/Hold         CE0 pin Setup/Hold with respect to CLK                          0.56 0.56 0.79 1.24 ns
TICE0CK/TICKCE0                                                                    0.30 0.25 0.22 0.55

TISRCK/TICKSR      SR pin Setup/Hold with respect to CLK                           0.74 0.74 0.98 1.35 ns
                                                                                   0.23 0.22 0.20 0.49
TIDOCK/TIOCKD      D pin Setup/Hold with respect to CLK without Delay
                                                                                   1.19 1.36 1.73 1.97 ns
TIDOCKD/TIOCKDD    DDLY pin Setup/Hold with respect to CLK (using IODELAY2)        0.83 0.83 0.83 1.09

                                                                                   0.31 0.47 0.54 0.64 ns
                                                                                   0.00 0.00 0.00 0.16

Combinatorial      D pin to O pin propagation delay, no Delay                      0.95 1.28 1.53 1.97 ns
TIDI               DDLY pin to O pin propagation delay (using IODELAY2)            0.23 0.39 0.44 0.64 ns
TIDID
Sequential Delays  D pin to Q pin using flip-flop as a latch without Delay         1.56 1.86 2.39 3.22 ns
TIDLO              DDLY pin to Q1 pin using flip-flop as a latch (using IODELAY2)  0.68 0.97 1.20 1.89 ns
TIDLOD             CLK to Q outputs                                                1.03 1.24 1.43 1.66 ns
TICKQ              SR pin to Q outputs                                             1.81 1.81 2.50 3.05 ns
TRQ_ILOGIC2

Table 35: OLOGIC2 Switching Characteristics

Symbol                                  Description                                    Speed Grade       Units

                                                                                   -4  -3  -2       -1L

Setup/Hold         D1/D2 pins Setup/Hold with respect to CLK                       0.60 0.86 1.18 1.15 ns
TODCK/TOCKD        OCE pin Setup/Hold with respect to CLK                          0.05 0.05 0.00 0.26
TOOCECK/TOCKOCE    SR pin Setup/Hold with respect to CLK
TOSRCK/TOCKSR      T1/T2 pins Setup/Hold with respect to CLK                       0.75 0.75 1.01 0.56 ns
TOTCK/TOCKT                                                                        0.10 0.10 0.05 0.22

TOTCECK/TOCKTCE    TCE pin Setup/Hold with respect to CLK                          0.68 0.79 1.03 1.09 ns
                                                                                   0.28 0.28 0.23 0.46

                                                                                   0.24 0.56 0.83 0.86 ns
                                                                                   0.08 0.06 0.01 0.18

                                                                                   0.58 0.72 1.18 0.47 ns
                                                                                   0.06 0.06 0.01 0.12

Sequential Delays  CLK to OQ/TQ out                                                0.55 0.51 0.74 0.97 ns
TOCKQ              SR pin to OQ/TQ out                                             1.81 1.81 2.50 3.05 ns
TRQ_OLOGIC2

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                                              Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Input Serializer/Deserializer Switching Characteristics

Table 36: ISERDES2 Switching Characteristics

            Symbol                            Description                                Speed Grade                            Units

                                                                                  -4     -3                            -2  -1L

Setup/Hold for Control Lines    BITSLIP pin Setup/Hold with respect to CLKDIV     0.16 0.20 0.31 0.34 ns
TISCCK_BITSLIP/ TISCKC_BITSLIP                                                    0.09 0.09 0.09 0.14

TISCCK_CE / TISCKC_CE           CE pin Setup/Hold with respect to CLK             0.71 0.71 0.97 1.39 ns
                                                                                  0.47 0.42 0.42 0.71

Setup/Hold for Data Lines       D pin Setup/Hold with respect to CLK              0.24 0.25 0.29 0.12 ns
TISDCK_D /TISCKD_D                                                                0.15 0.05 0.05 0.06
                                DDLY pin Setup/Hold with respect to CLK (using
TISDCK_DDLY /TISCKD_DDLY        IODELAY2)                                         0.25 0.25 0.25 0.54 ns
                                D pin Setup/Hold with respect to CLK at DDR mode  0.30 0.42 0.56 0.67
TISDCK_D_DDR /TISCKD_D_DDR
                                D pin Setup/Hold with respect to CLK at DDR mode  0.03 0.03 0.03 0.05 ns
TISDCK_DDLY_DDR/                (using IODELAY2)                                  0.04 0.16 0.18 0.12
TISCKD_DDLY_DDR
Sequential Delays               CLKDIV to out at Q pin                            0.40 0.40 0.40 0.71 ns
TISCKO_Q                                                                          0.48 0.53 0.71 0.86

                                                                                  1.30 1.44 2.02 2.22 ns

Output Serializer/Deserializer Switching Characteristics

Table 37: OSERDES2 Switching Characteristics

           Symbol               Description                                              Speed Grade                                  Units
                                                                                                                            -1L
                                                                                  -4     -3                            -2
                                                                                                                           0.02 ns
Setup/Hold                                                                                                                 0.23
                                                                                                                           0.05 ns
TOSDCK_D/TOSCKD_D               D input Setup/Hold with respect to CLKDIV         0.03  0.03  0.03                      0.24
TOSDCK_T/TOSCKD_T(1)            T input Setup/Hold with respect to CLK            1.02   1.17   1.27                       0.28 ns
                                                                                                                           0.17
                                                                                  0.05  0.05  0.05                      0.31 ns
                                                                                  1.03   1.13   1.23                       0.16

TOSCCK_OCE/TOSCKC_OCE           OCE input Setup/Hold with respect to CLK          0.12 0.15 0.24                           1.89 ns
                                                                                  0.03 0.03 0.03                        1.91 ns

TOSCCK_TCE/TOSCKC_TCE           TCE input Setup/Hold with respect to CLK          0.14 0.17 0.27
                                                                                  0.08 0.08 0.08

Sequential Delays

TOSCKO_OQ                       Clock to out from CLK to OQ                       0.94 1.11 1.51
TOSCKO_TQ                       Clock to out from CLK to TQ                       0.94 1.11 1.51

Notes:
1. TOSDCK_T2/TOSCKD_T2 (T input setup/hold with respect to CLKDIV) are reported as TOSDCK_T/TOSCKD_T in TRACE report.

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                                              Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Input/Output Delay Switching Characteristics

Table 38: IODELAY2 Switching Characteristics

Symbol                                        Description                                   Speed Grade           Units

                                                                                     -4     -3     -2     -1L

TIODCCK_CAL / TIODCKC_CAL      CAL pin Setup/Hold with respect to CK                 0.28 0.33 0.48 0.57 ns
                                                                                     0.13 0.13 0.13 0.24

TIODCCK_CE / TIODCKC_CE        CE pin Setup/Hold with respect to CK                  0.14 0.17 0.25 0.33 ns
                                                                                     0.03 0.03 0.02 0.01

TIODCCK_INC/ TIODCKC_INC       INC pin Setup/Hold with respect to CK                 0.10 0.12 0.18 0.23 ns
                                                                                     0.02 0.03 0.06 0.11

TIODCCK_RST/ TIODCKC_RST       RST pin Setup/Hold with respect to CK                 0.12   0.15   0.22   0.28 ns
                                                                                     0.02  0.02  0.01  0.02
TTAP1(2)                       Maximum tap 1 delay
TTAP2                          Maximum tap 2 delay                                     8      14     16               ps
TTAP3                          Maximum tap 3 delay                                     40     66     77               ps
TTAP4                          Maximum tap 4 delay                                     95    120    140               ps
TTAP5                          Maximum tap 5 delay                                    108    141    166               ps
TTAP6                          Maximum tap 6 delay                                    171    194    231               ps
TTAP7                          Maximum tap 7 delay                                    207    249    292               ps
TTAP8                          Maximum tap 8 delay                                    212    276    343               ps
FMINCAL                        Minimum allowed bit rate for calibration in variable   292    341    424               ps
                               mode: VARIABLE_FROM_ZERO,                              188    188    188              Mb/s
                               VARIABLE_FROM_HALF_MAX, and
                               DIFF_PHASE_DETECTOR.

TIODDO_IDATAIN                 Propagation delay through IODELAY2                    Note 1 Note 1 Note 1 Note 1
TIODDO_ODATAIN                 Propagation delay through IODELAY2                    Note 1 Note 1 Note 1 Note 1

Notes:

1. Delay depends on IODELAY2 tap setting. See TRACE report for actual values.
2. Maximum delay = integer (number of taps/8) TTAP8 + TTAPn (where n equals the remainder). For minimum delay consult the TRACE setup and hold

      report. Minimum delay is greater than 30% of the maximum delay.

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                                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

CLB Switching Characteristics (SLICEM Only)

Table 39: CLB Switching Characteristics (SLICEM Only)

       Symbol                  Description                                           Speed Grade              Units
                                                                                                   -1L
                                                                                -4   -3     -2

Combinatorial Delays                                                          0.21
                                                                              0.37
TILO                  An Dn LUT inputs to A to D outputs                           0.26 0.38     0.49 ns, Max
                                                                              0.37   0.43 0.61     0.80 ns, Max
                      An Dn LUT inputs through F7AMUX/F7BMUX
                      to AMUX/CMUX output                                     0.82   0.46 0.65     0.86 ns, Max
                                                                              0.82
TOPAB                 An Dn LUT inputs through F7AMUX or F7BMUX and F8MUX   0.38   0.95 1.28     1.70 ns, Max
                      to BMUX output                                          0.38   0.95 1.28     1.70 ns, Max
                                                                              0.28   0.48 0.72     0.95 ns, Max
TITO                  An Dn LUT inputs through latch to AQ DQ outputs     0.28   0.49 0.71     0.92 ns, Max
TTITO_LOGIC           An Dn LUT inputs to AQ DQ outputs (latch as logic)  0.21   0.33 0.49     0.67 ns, Max
TOPCYA                An LUT inputs to COUT output                            0.13   0.35 0.48     0.63 ns, Max
TOPCYB                Bn LUT inputs to COUT output                            0.10   0.26 0.40     0.51 ns, Max
TOPCYC                Cn LUT inputs to COUT output                            0.09   0.16 0.24     0.35 ns, Max
TOPCYD                Dn LUT inputs to COUT output                            0.08   0.12 0.18     0.18 ns, Max
TAXCY                 AX input to COUT output                                 0.21   0.11 0.14     0.18 ns, Max
TBXCY                 BX input to COUT output                                 0.30   0.10 0.13     0.11 ns, Max
TCXCY                 CX input to COUT output                                 0.29   0.22 0.29     0.47 ns, Max
TDXCY                 DX input to COUT output                                 0.31   0.31 0.46     0.58 ns, Max
TBYP                  CIN input to COUT output                                       0.31 0.41     0.59 ns, Max
TCINA                 CIN input to AMUX output                                0.45   0.32 0.44     0.67 ns, Max
TCINB                 CIN input to BMUX output
TCINC                 CIN input to CMUX output                                0.42
TCIND                 CIN input to DMUX output                                0.28
Sequential Delays                                                             0.31
                                                                              0.07
TCKO                  Clock to AQ DQ outputs                                0.34   0.53 0.64     0.82 ns, Max
                                                                              0.02
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK                 0.31
                                                                              0.17
TDICK/TCKDI           AX DX input to CLK on A D flip-flops                       0.47   0.74   0.99   ns, Min
                                                                              0.41   0.39   0.54   0.58   ns, Min
TCECK/TCKCE           CE input to CLK on A D flip-flops                     1.81                        ns, Min
                                                                              0.53   0.37   0.59   0.59   ns, Min
TSRCK/TCKSR           SR input to CLK on A D flip-flops                      862   0.07  0.07  0.27

TCINCK/TCKCIN         CIN input to CLK on A D flip-flops                           0.42   0.49   0.63
                                                                                     0.02   0.02   0.33

                                                                                     0.31   0.49   0.79
                                                                                     0.13  0.12  0.46

Set/Reset             SR input minimum pulse width                                   0.48 0.65     1.58 ns, Min
TRPW                  Delay from SR input to AQ DQ flip-flops                      1.81 2.50     3.05 ns, Max
TRQ                   Delay from CE input to AQ DQ flip-flops                      0.65 0.92     1.36 ns, Max
TCEO                  Toggle frequency (for export control)                          806 667
FTOG                                                                                                           MHz

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                                                     Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

CLB Distributed RAM Switching Characteristics (SLICEM Only)

Table 40: CLB Distributed RAM Switching Characteristics (SLICEM Only)

      Symbol                          Description                             Speed Grade              Units
                                                                                            -1L
                                                                         -4   -3     -2

Sequential Delays                                                      1.26
                                                                       0.96
TSHCKO             Clock to A D outputs                                     1.55 2.12     2.56 ns, Max
                   Clock to A D outputs (direct output path)         0.59   1.20 1.60               ns, Max
                                                                       0.17
Setup and Hold Times Before/After Clock CLK                            0.28
                                                                       0.35
TDS/TDH            AX DX or AI DI inputs to CLK                    0.31   0.73   1.04   1.17   ns, Min
                                                                       0.08  0.22   0.37   0.33   ns, Min
TAS/TAH            Address An inputs to clock                          0.31                        ns, Min
                                                                       0.08  0.32   0.40   0.26   ns, Min
TWS/TWH            WE input to clock                                          0.42   0.67   0.71

TCECK/TCKCE        CE input to CLK                                            0.37   0.59   0.59
                                                                              0.08  0.08  0.27

                                                                              0.37   0.59   0.59
                                                                              0.08  0.08  0.27

CLB Shift Register Switching Characteristics (SLICEM Only)

Table 41: CLB Shift Register Switching Characteristics

      Symbol                          Description                             Speed Grade          Units

                                                                       -4     -3     -2     -1L

Sequential Delays

TREG               Clock to A D outputs                              1.35 1.78 2.14 2.89 ns, Max
                   Clock to A D outputs (direct output path)
                                                                       1.24 1.65 1.95              ns, Max

Setup and Hold Times Before/After Clock CLK

TWS/TWH            WE input to CLK                                     0.20   0.24   0.36   0.59   ns, Min
                                                                       0.07  0.07  0.07  0.17  ns, Min
TCECK/TCKCE        CE input to CLK                                                                 ns, Min
                                                                       0.27   0.29   0.52   0.59
TDS/TDH            AX DX or AI DI inputs to CLK                    0.36   0.38   0.40   0.17

                                                                       0.07   0.09   0.18   1.16
                                                                       0.11   0.14   0.28   0.28

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Advance Product Specification                                                                      40
                                                        Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Block RAM Switching Characteristics

Table 42: Block RAM Switching Characteristics

      Symbol                                   Description                                  Speed Grade       Units

                                                                                      -4    -3    -2     -1L

Block RAM Clock to Out Delays

TRCKO_DO                       Clock CLK to DOUT output (without output register)(1)  1.85  2.10  2.90   3.50 ns, Max
TRCKO_DO_REG                   Clock CLK to DOUT output (with output register)(2)     1.60  1.75  1.90   2.30 ns, Max

Setup and Hold Times Before/After Clock CLK                                           0.35  0.40  0.40   0.50 ns, Min
                                                                                      0.10  0.12  0.15   0.15
TRCCK_ADDR/TRCKC_ADDR          ADDR inputs(3)                                         0.30  0.30  0.30   0.40 ns, Min
                                                                                      0.10  0.10  0.12   0.15
TRDCK_DI/TRCKD_DI              DIN inputs (4)

TRCCK_EN/TRCKC_EN              Block RAM Enable (EN) input                            0.21 0.22 0.28 0.26 ns, Min
                                                                                      0.05 0.06 0.10 0.10

TRCCK_REGCE/TRCKC_REGCE        CE input of output register                            0.20 0.20 0.25 0.28 ns, Min
                                                                                      0.10 0.10 0.12 0.15

TRCCK_WE/TRCKC_WE              Write Enable (WE) input                                0.25 0.33 0.46 0.28 ns, Min
                                                                                      0.10 0.10 0.12 0.15

Maximum Frequency

FMAX                           Block RAM in all modes                                 320 280 260 150 MHz

Notes:
1. TRCKO_DO includes TRCKO_DOA and TRCKO_DOPA as well as the B port equivalent timing parameters.
2. TRCKO_DO_REG includes TRCKO_DOA_REG and TRCKO_DOPA_REG as well as the B port equivalent timing parameters.
3. The ADDR setup and hold must be met when EN is asserted (even when WE is deasserted). Otherwise, block RAM data corruption is possible.
4. TRDCK_DI includes both A and B inputs as well as the parity inputs of A and B.

DS162 (v1.9) August 23, 2010                            www.xilinx.com

Advance Product Specification                                                                                                               41
                                                          Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

DSP48A1 Switching Characteristics

Table 43: DSP48A1 Switching Characteristics

Symbol                              Description            Pre-   Multiplier   Post-      Speed Grade       Units
                                                          adder                adder
                                                                                      -4  -3  -2       -1L

Setup and Hold Times of Data/Control Pins to the Input Register Clock

TDSPDCK_A_A1REG/               A input to A1 register CLK N/A     N/A          N/A    0.15 0.17 0.23 0.32 ns
TDSPCKD_A_A1REG                                                                       0.09 0.09 0.09 0.09

TDSPDCK_D_B1REG/               D input to B1 register CLK Yes     N/A          N/A    1.90 1.95 1.99 2.82 ns
TDSPCKD_D_B1REG                                                                       0.07 0.07 0.07 0.07

TDSPDCK_C_CREG/                C input to C register CLK N/A      N/A          N/A    0.11 0.13 0.17 0.24 ns
TDSPCKD_C_CREG                                                                        0.15 0.15 0.15 0.09

TDSPDCK_D_DREG/                D input to D register CLK N/A      N/A          N/A    0.09 0.10 0.14 0.19 ns
TDSPCKD_D_DREG                                                                        0.15 0.15 0.15 0.12

TDSPDCK_OPMODE_B1REG/          OPMODE input to B1         Yes     N/A          N/A    1.97 2.00 2.01 2.85 ns
TDSPCKD_OPMODE_B1REG           register CLK                                           0.01 0.01 0.01 0.01

TDSPDCK_OPMODE_OPMODEREG/ OPMODE input to                 N/A     N/A          N/A    0.18 0.21 0.28 0.40 ns
                                                                                      0.12 0.12 0.26 0.12
TDSPCKD_OPMODE_OPMODEREG OPMODE register CLK

Setup and Hold Times of Data Pins to the Pipeline Register Clock

TDSPDCK_A_MREG/                A input to M register CLK N/A              Yes  N/A    3.06 3.51 3.71 3.97 ns
TDSPCKD_A_MREG                                                                        0.40 0.40 0.40 0.40
TDSPDCK_B_MREG/                B input to M register CLK Yes              Yes  N/A
TDSPCKD_B_MREG                                                                        3.96 4.58 5.28 7.00 ns
TDSPDCK_D_MREG/                D input to M register CLK Yes              Yes  N/A    0.68 0.68 0.68 0.68
TDSPCKD_D_MREG
TDSPDCK_OPMODE_MREG/           OPMODE to M register       Yes             Yes  N/A    4.23 4.80 4.82 6.84 ns
TDSPCKD_OPMODE_MREG                                                                   0.56 0.56 0.56 0.56
                               CLK
                                                                                      4.18 4.80 4.85 6.88 ns
                                                          No              Yes  N/A    0.48 0.48 0.48 0.48

                                                                                      2.37 2.70 3.02 4.28 ns
                                                                                      0.48 0.48 0.48 0.48

Setup and Hold Times of Data/Control Pins to the Output Register Clock

TDSPDCK_A_PREG/                A input to P register CLK  N/A             Yes  Yes    4.32 5.06 5.38 7.52 ns
TDSPCKD_A_PREG                                                                        0.76 0.76 0.76 0.76
TDSPDCK_B_PREG/                B input to P register CLK  Yes             Yes  Yes
TDSPCKD_B_PREG                                                                        5.87 6.87 7.87 10.55 ns
                                                                                      0.59 0.59 0.59 0.59
                                                          No              Yes  Yes
                                                                                      4.14 4.68 6.16 8.12 ns
TDSPDCK_C_PREG/                C input to P register CLK N/A      N/A          Yes    0.93 0.93 0.93 0.93
TDSPCKD_C_PREG
TDSPDCK_D_PREG/                D input to P register CLK Yes              Yes  Yes    2.20 2.25 2.30 3.27 ns
TDSPCKD_D_PREG                                                                        0.23 0.23 0.23 0.23
TDSPDCK_OPMODE_PREG/           OPMODE input to P          Yes             Yes  Yes
TDSPCKD_OPMODE_PREG            register CLK                                           5.90 6.91 7.32 10.39 ns
                                                                                      0.92 0.92 0.92 0.92
                                                          No              Yes  Yes
                                                                                      6.21 7.27 7.35 10.43 ns
                                                          No              No   Yes    0.84 0.84 0.84 0.84

                                                                                      1.69 1.98 2.55 3.62 ns
                                                                                      0.87 0.87 0.87 0.87

                                                                                      2.09 2.30 2.67 3.79 ns
                                                                                      0.22 0.22 0.22 0.22

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Advance Product Specification                                                                               42
                                                       Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 43: DSP48A1 Switching Characteristics (Cont'd)

      Symbol                   Description                 Pre-  Multiplier  Post-      Speed Grade          Units
                                                          adder              adder                   -1L
                                                                                    -4  -3  -2

Clock to Out from Output Register Clock to Output Pin

TDSPCKO_P_PREG                 CLK (PREG) to P output     N/A    N/A         N/A 1.20 1.34 1.34 1.90 ns

Clock to Out from Pipeline Register Clock to Output Pins

TDSPCKO_P_MREG                 CLK (MREG) to P output     N/A    N/A         Yes 3.38 3.95 4.19 5.83 ns

Clock to Out from Input Register Clock to Output Pins

TDSPCKO_P_A1REG                CLK (A1REG) to P output N/A             Yes   Yes 5.02 5.87 6.80 9.65 ns
                                                                             Yes 5.02 5.87 6.79 9.63 ns
TDSPCKO_P_B1REG                CLK (B1REG) to P output N/A             Yes   Yes 3.12 3.64 3.70 5.24 ns
                                                                             Yes 6.77 7.92 9.06 12.53 ns
TDSPCKO_P_CREG                 CLK (CREG) to P output     N/A    N/A

TDSPCKO_P_DREG                 CLK (DREG) to P output     Yes          Yes

Combinatorial Delays from Input Pins to Output Pins

TDSPDO_A_P                     A input to P output        N/A          No    Yes 2.85 3.33 3.41 4.73 ns

                                                          N/A          Yes   No     3.35 3.93 4.83 6.74 ns

                                                          N/A          Yes   Yes 4.56 5.22 6.38 8.94 ns

TDSPDO_B_P                     B input to P output        Yes          No    No     3.22 3.76 3.91 5.55 ns

                                                          Yes          Yes   No     6.01 6.54 6.88 9.76 ns

                                                          Yes          Yes   Yes 6.27 7.34 8.43 11.96 ns

TDSPDO_C_P                     C input to P output        N/A    N/A         Yes 2.69 3.15 3.30 4.68 ns
TDSPDO_D_P                                                                   Yes 6.31 7.38 8.32 11.81 ns
TDSPDO_OPMODE_P                D input to P output        Yes          Yes   Yes 6.43 7.52 8.35 11.84 ns
                                                                             Yes 4.84 5.66 6.52 9.25 ns
                               OPMODE input to P output Yes            Yes

                                                          No           Yes

                                                          No           No    Yes 3.11 3.49 3.55 5.03 ns

Maximum Frequency

FMAX                           All registers used         Yes          Yes   Yes    390 333 302 213 MHz

Notes:

1. A Yes signifies that the component is in the path. A No signifies that the component is being bypassed. N/A signifies not applicable because no path
      exists.

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                                                         Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 44: Device DNA Interface Port Switching Characteristics

Symbol                           Description                                        Speed Grade                     Units

                                                                                -4         -3           -2     -1L

TDNASSU           Setup time on SHIFT before the rising edge of CLK                              7                  ns, Min
TDNASH            Hold time on SHIFT after the rising edge of CLK
TDNADSU           Setup time on DIN before the rising edge of CLK                                1                  ns, Min
TDNADH            Hold time on DIN after the rising edge of CLK
                                                                                                 7                  ns, Min

                                                                                                 1                  ns, Min

TDNARSU           Setup time on READ before the rising edge of CLK                               7                  ns, Min

                                                                                                 1,000              ns, Max

TDNARH            Hold time on READ after the rising edge of CLK                                 1                  ns, Min

TDNADCKO          Clock-to-output delay on DOUT after rising edge of CLK                         0.5                ns, Min

                                                                                                 6                  ns, Max

TDNACLKF(2)       CLK frequency                                                                  2                  MHz, Max
TDNACLKL          CLK Low time
TDNACLKH          CLK High time                                                                  50                 ns, Min

                                                                                                 50                 ns, Min

Notes:
1. The minimum READ pulse width is 8 ns, the maximum READ pulse width is 1 s.
2. Also applies to TCK when reading DNA through the boundary-scan port.

Table 45: Suspend Mode Switching Characteristics

         Symbol                                          Description                                    Min    Max Units

Entering Suspend Mode

TSUSPENDHIGH_AWAKE     Rising edge of SUSPEND pin to falling edge of AWAKE pin without glitch filter 2.5       14   ns
TSUSPENDFILTER
TSUSPEND_GWE           Adjustment to SUSPEND pin rising edge parameters when glitch filter enabled 31          430  ns

                       Rising edge of SUSPEND pin until FPGA output pins drive their defined                  15   ns

                       SUSPEND constraint behavior (without glitch filter)

TSUSPEND_GTS           Rising edge of SUSPEND pin to write-protect lock on all writable clocked               15   ns

                       elements (without glitch filter)

TSUSPEND_DISABLE       Rising edge of the SUSPEND pin to FPGA input pins and interconnect                     1500 ns

                       disabled (without glitch filter)

Exiting Suspend Mode

TSUSPENDLOW_AWAKE      Falling edge of the SUSPEND pin to rising edge of the AWAKE pin. Does not 7             75   s
                       include DCM or PLL lock time.

TSUSPEND_ENABLE        Falling edge of the SUSPEND pin to FPGA input pins and interconnect re-              7  41   s

                       enabled

TAWAKE_GWE1            Rising edge of the AWAKE pin until write-protect lock released on all writable         80   ns
                       clocked elements, using sw_clk:InternalClock and sw_gwe_cycle:1.

TAWAKE_GWE512          Rising edge of the AWAKE pin until write-protect lock released on all writable         20.5 s
                       clocked elements, using sw_clk:InternalClock and sw_gwe_cycle:512.

TAWAKE_GTS1            Rising edge of the AWAKE pin until outputs return to the behavior described in         80   ns
                       the FPGA application, using sw_clk:InternalClock and sw_gts_cycle:1.

TAWAKE_GTS512          Rising edge of the AWAKE pin until outputs return to the behavior described in         20.5 s
                       the FPGA application, using sw_clk:InternalClock and sw_gts_cycle:512.

TSCP_AWAKE             Rising edge of SCP pins to rising edge of AWAKE pin                                  7  75   s

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                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Configuration Switching Characteristics

Table 46: Configuration Switching Characteristics(1)

             Symbol                         Description                         Speed Grade                 Units

                                                                       -4       -3       -2       -1L

Power-up Timing Characteristics

TPL(2)                           PROGRAM_B Latency                     4        4        4        5         ms, Max
TPOR(2)                          Power-on-Reset
                                                                       5/40     5/40     5/40     5/40 ms, Min/Max

TPROGRAM                         PROGRAM_B Pulse Width                 500      500      500      500       ns, Min

Slave Serial Mode Programming Switching

TDCCK/TCCKD                      DIN Setup/Hold, slave mode            6.0/1.0  6.0/1.0  6.0/1.0  8.0/2.0    ns, Min
                                                                         12       12       12       17       ns, Max
TCCO                             CCLK to DOUT                            80       80       80       50      MHz, Max

FSCCK                            Slave mode external CCLK

Slave SelectMAP Mode Programming Switching

TSMDCCK/TSMCCKD                  SelectMAP Data Setup/Hold             6.0/1.0 6.0/1.0 6.0/1.0 8.0/2.0       ns, Min
TSMCSCCK/TSMCCKCS                                                                                            ns, Min
TSMCCKW/TSMWCCK                  CSI_B Setup/Hold                      7.0/0.0 7.0/0.0 7.0/0.0 9.0/2.0       ns, Min
TSMCKCSO                                                                                                     ns, Min
TSMCO                            RDWR_B Setup/Hold                     17.0/1.0 17.0/1.0 17.0/1.0 27.0/2.0   ns, Max
TSMCKBY                                                                                                      ns, Max
                                 CSO_B clock to out                    16       16       16       26        MHz, Max
FSMCCK
                                 CCLK to DATA out in readback          13       13       13       25        MHz, Max

                                 CCLK to BUSY out in readback          12       12       12       17

                                 Maximum CCLK frequency (XC6SLX4,      50       50       50       25
                                 XC6SLX9, XC6SLX16, XC6SLX25,
                                 XC6SLX25T, XC6SLX45, XC6SLX45T,       40       40       40       20
                                 XC6SLX75, and XC6SLX75T only)

                                 Maximum CCLK frequency
                                 (XC6SLX100, XC6SLX100T,
                                 XC6SLX150, and XC6SLX150T only)

                                 Maximum Readback CCLK frequency       20       20       20       4         MHz, Max

                                 (XC6SLX4, XC6SLX9, XC6SLX16,

                                 XC6SLX25, XC6SLX25T, XC6SLX45,

FRBCCK                           XC6SLX45T, XC6SLX75, and

                                 XC6SLX75T only)

                                 Maximum Readback CCLK frequency       12       12       12       4         MHz, Max

                                 (XC6SLX100, XC6SLX100T,

                                 XC6SLX150, and XC6SLX150T only)

Boundary-Scan Port Timing Specifications

TTAPTCK                          TMS and TDI Setup time before TCK     10       10       10       17        ns, Min
TTCKTAP
TTCKTDO                          TMS and TDI Hold time after TCK       5.5      5.5      5.5      5.5       ns, Min
TTCKH
TTCKL                            TCK falling edge to TDO output valid  6.5      6.5      6.5      8         ns, Max
FTCK
                                 TCK clock minimum High time           12       12       12       21        ns, Min

                                 TCK clock minimum Low time            12       12       12       21        ns, Min

                                 Maximum configuration TCK clock       33       33       33       18 MHz, Max
                                 frequency

FTCKB                            Maximum boundary-scan TCK clock       33       33       33       18 MHz, Max
                                 frequency

FTCKAES                          Maximum AES key TCK clock frequency 2          2        2        2         MHz, Max

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                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 46: Configuration Switching Characteristics(1) (Cont'd)

            Symbol                           Description                                  Speed Grade                              Units
                                                                                      -4                                          ns, Min
                                                                                          -3          -2   -1L

BPI Master Flash Mode Programming Switching(3)

TBPICCO(4)                     A[25:0], FCS_B, FOE_B, FWE_B, LDC 15                       15          15   20
                               outputs valid after CCLK falling edge

TBPIICCK                       Master BPI CCLK (output) delay         10/100 10/100 10/100 10/130 s, Min/Max
                                                                      5.0/1.0 5.0/1.0 5.0/1.0 6.0/2.0 ns, Min
TBPIDCC/TBPICCD                Setup/Hold on D[15:0] data input pins

SPI Master Flash Mode Programming Switching

TSPIDCC/TSPIDCCD               DIN, MISO0, MISO1, MISO2, MISO3, 5.0/1.0 5.0/1.0 5.0/1.0 7.0/1.0                                   ns, Min
                               Setup/Hold before/after the rising CCLK
                               edge

TSPIICCK                       Master SPI CCLK (output) delay         0.4/7.0             0.4/7.0  0.4/7.0 0.4/10.0 s, Min/Max
TSPICCM                        MOSI clock to out                        13                  13
TSPICCFC                       CSO_B clock to out                       16                  16        13   19                     ns, Max
CCLK Output (Master Modes)
                                                                                                      16   26                     ns, Max

TMCCKL                         Master CCLK clock duty cycle Low                                40/60                              %, Min/Max
TMCCKH                         Master CCLK clock duty cycle High
FMCCK                          Maximum Frequency, master mode                                  40/60                              %, Min/Max
FMCCKTOL                       Frequency Tolerance, master mode
CCLK Input (Slave Modes)                                              40                  40          40   30 MHz, Max

                                                                      50                 50         50  50                    %

TSCCKL                         Slave CCLK clock minimum Low time      5                   5           5    8                      ns, Min
TSCCKH
USERCCLK Input                 Slave CCLK clock minimum High time     5                   5           5    8                      ns, Min

TUSERCCLKL                     USERCCLK clock minimum Low time        12                  12          12   21                     ns, Min
TUSERCCLKH
FUSERCCLK                      USERCCLK clock minimum High time       12                  12          12   21                     ns, Min

                               Maximum USERCCLK frequency             40                  40          40   30 MHz, Max

Notes:

1. Maximum frequency and setup/hold timing parameters are for 3.3V and 2.5V configuration voltages.
2. To support longer delays in configuration, use the design solutions described in the Spartan-6 FPGA Configuration User Guide.
3. BPI mode is not supported in:

       LX4, LX25, or LX25T devices
       LX9 devices in the TQG144 package
       LX9 or LX16 devices in the CPG196 package.
4. Only during configuration, the last edge is determined by a weak pull-up/pull-down resistor in the I/O.

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Advance Product Specification                                                                                                              46
                                                  Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Clock Buffers and Networks

Table 47: Global Clock Switching Characteristics

Symbol                         Description        Devices                           Speed Grade       Units

                                                                                -4  -3  -2       -1L

TGSI                          S pin Setup to I0/I1 inputs LX Family             N/A 0.31 0.48 0.60 ns

TGIO                                              LXT Family                    0.25 0.31 0.48 N/A    ns
Maximum Frequency
FMAX                          BUFGMUX delay from  LX Family                     N/A 0.21 0.21         ns
                              I0/I1 to O          LXT Family
                                                                                0.21 0.21 0.21 N/A    ns

                                                                    LX Family   N/A 400 375           MHz
                              Global clock tree (BUFG)
                                                                                400 400 375 N/A MHz
                                                                    LXT Family

Table 48: Input/Output Clock Switching Characteristics (BUFIO2)

Symbol                         Description        Devices                           Speed Grade       Units

                                                                                -4  -3  -2       -1L

TBUFCKO_O          Clock to out delay from I to O LX Family                     N/A 0.82 1.09 1.80 ns
                                                              LXT Family
Maximum Frequency                                                               0.67 0.82 1.09 N/A    ns
FMAX
                   I/O clock tree (BUFIO2)        LX Family                     N/A 525 500           MHz
                                                  LXT Family
                                                                                540 525 500 N/A MHz

Table 49: Input/Output Clock Switching Characteristics (BUFPLL)

Symbol                         Description        Devices                           Speed Grade       Units

                                                                                -4  -3  -2       -1L

Maximum Frequency  BUFPLL clock tree (BUFPLL) LX Family                         N/A 1050 950                MHz
FMAX                                                          LXT Family        1080 1050 950    N/A MHz

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                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

PLL Switching Characteristics

Table 50: PLL Specification

         Symbol                Description                  Device(1)        Speed Grade                  Units

                                                                       -4    -3          -2  -1L

FINMAX           Maximum Input Clock Frequency             LX Family   N/A 525 450                        MHz
                 from I/O Clock                            LXT Family
                                                                       540 525 450 N/A MHz

                 Maximum Input Clock Frequency             LX Family   N/A 400 375                        MHz
                 from Global Clock                         LXT Family
                                                                       400 400 375 N/A MHz

FINMIN           Minimum Input Clock Frequency             LX Family   N/A   19          19               MHz

                                                           LXT Family  19    19          19  N/A MHz

FINJITTER        Maximum Input Clock Period Jitter         All         <20% of clock input period or 1 ns Max
FINDUTY
                 Allowable Input Duty Cycle: 19--199 MHz All                      25/75                                               %

                 Allowable Input Duty Cycle: 200--299 MHz All                     35/65                                               %

                 Allowable Input Duty Cycle: > 300 MHz All                       45/55                                                %

FVCOMIN          Minimum PLL VCO Frequency                 LX Family   N/A 400 400 400 MHz
                                                           LXT Family  400 400 400 N/A MHz

FVCOMAX          Maximum PLL VCO Frequency                 LX Family   N/A   1050  1000      1000         MHz
FBANDWIDTH                                                 LXT Family  1080  1050  1000      N/A          MHz
                 Low PLL Bandwidth at Typical(3)           All                                            MHz
                 High PLL Bandwidth at Typical(3)          All           1     1     1         1          MHz
                                                                         4     4     4         4

TSTAPHAOFFSET    Static Phase Offset of the PLL Outputs    All         0.12 0.12 0.12                                                 ns
TOUTJITTER       PLL Output Jitter(3)                      All
TOUTDUTY         PLL Output Clock Duty Cycle Precision(4)  All                     Note 2
TLOCKMAX         PLL Maximum Lock Time                     All
                                                           LX Family   0.15 0.15 0.20                                                 ns
FOUTMAX          PLL Maximum Output Frequency for          LXT Family
                 BUFGMUX                                               100   100         100 100                                      s

                                                                       N/A 400 375                        MHz

                                                                       400 400 375 N/A MHz

FOUTMAX          PLL Maximum Output Frequency for          LX Family   N/A 1050 950                       MHz
                 BUFPLL                                    LXT Family
FOUTMIN                                                    All         1080 1050 950 N/A MHz
TEXTFDVAR        PLL Minimum Output Frequency(5)           All
RSTMINPULSE                                                All         3.125 3.125 3.125 3.125 MHz
FPFDMAX(5)       External Clock Feedback Variation         LX Family
                                                           LXT Family  < 20% of clock input period or 1 ns Max
                 Minimum Reset Pulse Width
                                                                       5     5           5   5                                        ns
                 Maximum Frequency at the Phase
                 Frequency Detector                                    N/A 500 400                        MHz

                                                                       500 500 400 N/A MHz

FPFDMIN          Minimum Frequency at the Phase            LX Family   N/A   19          19               MHz
                 Frequency Detector
                                                           LXT Family  19    19          19  N/A MHz

TFBDELAY         Maximum Delay in the Feedback Path        All               3 ns Max or one CLKIN cycle

Notes:

1. LX devices are not available with a -4 speed grade; LXT devices are not available with a -1L speed grade.
2. Values for this parameter are available in the Clocking Wizard.
3. The PLL does not filter typical spread spectrum input clocks because they are usually far below the bandwidth filter frequencies.
4. Includes global clock buffer.
5. Calculated as FVCO/128 assuming output duty cycle is 50%.
6. When using CLK_FEEDBACK = CLKOUT0 with BUFIO2 feedback, the feedback frequency will be higher than the phase frequency detector

      frequency. FPFDMAX = FCLKFB / CLKFBOUT_MULT

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Advance Product Specification                                                                                                             48
                                                          Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

DCM Switching Characteristics

Table 51: Operating Frequency Ranges and Conditions for the Delay-Locked Loop (DLL)(1)

                                                                                  Speed Grade

Symbol                                   Description                 -4           -3          -2          -1L      Units

                                                                 Min Max Min Max Min Max Min Max

Input Frequency Ranges

CLKIN_FREQ_DLL                Frequency of the CLKIN clock       5(2) 280(3) 5(2) 280(3) 5(2) 250(3) 5(2) 175(3) MHz
Input Pulse Requirements      input. Also described as FCLKIN.

CLKIN_PULSE                   CLKIN pulse width as a

                              percentage of the CLKIN period     40       60  40      60  40      60  40       60  %
                              for

                              CLKIN_FREQ_DLL < 150 MHz

                              CLKIN pulse width as a

                              percentage of the CLKIN period     45       55  45      55  45      55  45       55  %
                              for

                              CLKIN_FREQ_DLL > 150 MHz

Input Clock Jitter Tolerance and Delay Path Variation(4)

CLKIN_CYC_JITT_DLL_LF Cycle-to-cycle jitter at the CLKIN

                              input for                           300 300 300 300 ps

                              CLKIN_FREQ_DLL < 150 MHz

CLKIN_CYC_JITT_DLL_HF Cycle-to-cycle jitter at the CLKIN

                              input for                           150 150 150 150 ps

                              CLKIN_FREQ_DLL > 150 MHz.

CLKIN_PER_JITT_DLL            Period jitter at the CLKIN input.          1         1         1          1 ns

CLKFB_DELAY_VAR_EXT Allowable variation of the off-chip

                              feedback delay from the DCM                1         1         1          1 ns

                              output to the CLKFB input.

Notes:

1. DLL specifications apply when using any of the DLL outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, or CLKDV.
2. When operating independently of the DLL, the DFS supports lower CLKIN_FREQ_DLL frequencies. See Table 53.
3. The CLKIN_DIVIDE_BY_2 attribute can be used to increase the effective input frequency range up to the FMAX for the global clock BUFG, see

      Table 47. When set to TRUE, the CLKIN_DIVIDE_BY_2 attribute divides the incoming clock frequency by two as it enters the DCM.
4. CLKIN_FREQ_DLL input jitter beyond these limits can cause the DCM to lose LOCK, indicated by the LOCKED output deasserting. The user must

      then reset the DCM.
5. When using both DCMs in a CMT, both DCMs must be LOCKED.

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                                                           Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 52: Switching Characteristics for the Delay-Locked Loop (DLL)(1)

                                                                               Speed Grade

Symbol                         Description                                 -4  -3  -2                                 -1L  Units

                                                                   Min Max Min Max Min Max Min Max

Output Frequency Ranges

CLKOUT_FREQ_CLK0              Frequency for the CLK0 and           5 280 5 280 5 250                                       MHz
                              CLK180 outputs.

CLKOUT_FREQ_CLK90             Frequency for the CLK90 and          5 200 5 200 5 200                                       MHz
                              CLK270 outputs.

CLKOUT_FREQ_2X                Frequency for the CLK2X and          10 375 10 375 10 334                                    MHz
                              CLK2X180 outputs.

CLKOUT_FREQ_DV                Frequency for the CLKDV output.      0.3125 186 0.3125 186 0.3125 166                        MHz
Output Clock Jitter(2)(3)(4)

CLKOUT_PER_JITT_0             Period jitter at the CLK0 output.    100 100 100                                   ps

CLKOUT_PER_JITT_90            Period jitter at the CLK90 output.    150 150 150                                   ps

CLKOUT_PER_JITT_180           Period jitter at the CLK180 output.   150 150 150                                   ps

CLKOUT_PER_JITT_270           Period jitter at the CLK270 output.   150 150 150                                   ps

CLKOUT_PER_JITT_2X            Period jitter at the CLK2X and               Maximum = [0.5% of CLKIN period + 100]         ps
                              CLK2X180 outputs.

CLKOUT_PER_JITT_DV1           Period jitter at the CLKDV output    150 150 150                                    ps
                              when performing integer division.

CLKOUT_PER_JITT_DV2           Period jitter at the CLKDV output            Maximum = [0.5% of CLKIN
                              when performing non-integer                            period + 100]
                              division.                                                                                    ps

Duty Cycle(4)

CLKOUT_DUTY_CYCLE_DLL Duty cycle variation for the CLK0,

                              CLK90, CLK180, CLK270, CLK2X,

                              CLK2X180, and CLKDV outputs,                     Typical = [1% of CLKIN period + 350]       ps

                              including the BUFGMUX and clock

                              tree duty-cycle distortion.

Phase Alignment(4)

CLKIN_CLKFB_PHASE             Phase offset between the CLKIN
                              and CLKFB inputs
                              (CLK_FEEDBACK = 1X).                  150 150 150 250

                              Phase offset between the CLKIN                                                                                    ps
                              and CLKFB inputs                                                                                                Max
                              (CLK_FEEDBACK = 2X).
                                                                   250 250 250

CLKOUT_PHASE_DLL              Phase offset between DLL outputs     Maximum = [1% of CLKIN period + 100]                   ps
                              for CLK0 to CLK2X (not CLK2X180).

                              Phase offset between DLL outputs     Maximum = [1% of CLKIN period + 150]                   ps
                              for all others.

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                                                      Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 52: Switching Characteristics for the Delay-Locked Loop (DLL)(1) (Cont'd)

                                                                                     Speed Grade

Symbol                                   Description                       -4        -3        -2  -1L                          Units

                                                                        Min Max Min Max Min Max Min Max

LOCK_DLL(3)                   When using the DLL alone: The time

                              from deassertion at the DCM's reset

                              input to the rising transition at its

                              LOCKED output. When the DCM is                  5        5        5 5 ms

                              locked, the CLKIN and CLKFB

                              signals are in phase.

                              5 MHz < CLKIN_FREQ_DLL

                              < 50 MHz.

                              When using the DLL alone: The time
                              from deassertion at the DCM's reset
                              input to the rising transition at its
                              LOCKED output. When the DCM is 0.60 0.60 0.60 0.60 ms
                              locked, the CLKIN and CLKFB
                              signals are in phase.
                              CLKIN_FREQ_DLL > 50 MHz

Delay Lines                   Finest delay resolution, averaged         10 40 10 40 10 40 10 40 ps
DCM_DELAY_STEP(5)             over all steps.

Notes:

1. The values in this table are based on the operating conditions described in Table 2 and Table 51.
2. Indicates the maximum amount of output jitter that the DCM adds to the jitter on the CLKIN input.
3. For optimal jitter tolerance and faster LOCK time, use the CLKIN_PERIOD attribute.
4. Some jitter and duty-cycle specifications include 1% of input clock period or 0.01 UI. For example, this data sheet specifies a maximum jitter of

      (1% of CLKIN period + 150 ps). Assuming that the CLKIN frequency is 100 MHz, the equivalent CLKIN period is 10 ns. Since 1% of 10 ns is 0.1 ns
      or 100 ps, the maximum jitter is (100 ps + 150 ps) = 250 ps.
5. A typical delay step size is 23 ps.

Table 53: Recommended Operating Conditions for the Digital Frequency Synthesizer (DFS)(1)

                                                                                     Speed Grade

Symbol                                   Description                       -4        -3        -2  -1L                          Units

                                                                        Min Max Min Max Min Max Min Max

Input Frequency Ranges(2)

CLKIN_FREQ_FX      Frequency for the CLKIN input. Also                  0.5 375 0.5 375 0.5 333                                 MHz
                   described as FCLKIN.

Input Clock Jitter Tolerance(3)

CLKIN_CYC_JITT_FX_LF Cycle-to-cycle jitter at the CLKIN input,             300 300 300 300 ps
                                      based on CLKFX output frequency:

                                      FCLKFX < 150 MHz.

CLKIN_CYC_JITT_FX_HF Cycle-to-cycle jitter at the CLKIN input,             150 150 150 150 ps
                                      based on CLKFX output frequency:

                                      FCLKFX > 150 MHz.

CLKIN_PER_JITT_FX  Period jitter at the CLKIN input.                        1 1 1 1 ns

Notes:

1. DFS specifications apply when using either of the DFS outputs (CLKFX or CLKFX180).
2. When using both DFS and DLL outputs on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 51.
3. CLKIN input jitter beyond these limits can cause the DCM to lose LOCK.

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                                                        Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 54: Switching Characteristics for the Digital Frequency Synthesizer (DFS) for DCM_SP(1)

                                                                                  Speed Grade

Symbol                                    Description                   -4        -3        -2                     -1L  Units

                                                                     Min Max Min Max Min Max Min Max

Output Frequency Ranges

CLKOUT_FREQ_FX                Frequency for the CLKFX and            5 375 5 375 5 333                                  MHz
Output Clock Jitter(2)(3)     CLKFX180 outputs

                              Period jitter at the CLKFX and                   Use the Clocking Wizard                  ps
                              CLKFX180 outputs. When
CLKOUT_PER_JITT_FX            CLKIN < 20 MHz                                Typical = (1% of CLKFX period + 100)       ps
Duty Cycle(4)(5)
                              Period jitter at the CLKFX and
                              CLKFX180 outputs. When
                              CLKIN > 20 MHz

                              Duty cycle precision for the CLKFX

CLKOUT_DUTY_CYCLE_FX          and CLKFX180 outputs including the        Maximum = (1% of CLKFX period + 350)           ps
                              BUFGMUX and clock tree duty-cycle

                              distortion

Phase Alignment(5)

CLKOUT_PHASE_FX               Phase offset between the DFS            200 200 200 250 ps
                              CLKFX output and the DLL CLK0
                              output when both the DFS and DLL
                              are used

                              Phase offset between the DFS

CLKOUT_PHASE_FX180            CLKFX180 output and the DLL CLK0          Maximum = (1% of CLKFX period + 200)           ps
                              output when both the DFS and DLL

                              are used

LOCKED Time

                              When 5 MHz < FCLKIN < 50 MHz,

                              the time from deassertion at the

                              DCM's reset input to the rising

                              transition at its LOCKED output. The         5        5        5                      5 ms
                              DFS asserts LOCKED when the

                              CLKFX and CLKFX180 signals are

                              valid. When using both the DLL and

LOCK_FX(2)                    the DFS, use the longer locking time.

                              When FCLKIN > 50 MHz, the time

                              from deassertion at the DCM's reset

                              input to the rising transition at its

                              LOCKED output. The DFS asserts          0.45 0.45 0.45 0.60 ms
                              LOCKED when the CLKFX and

                              CLKFX180 signals are valid. When

                              using both the DLL and the DFS, use

                              the longer locking time.

Notes:

1. The values in this table are based on the operating conditions described in Table 2 and Table 53.
2. For optimal jitter tolerance and a faster LOCK time, use the CLKIN_PERIOD attribute.
3. Output jitter is characterized with no input jitter. Output jitter strongly depends on the environment, including the number of SSOs, the output drive

      strength, CLB utilization, CLB switching activities, switching frequency, power supply, and PCB design. The actual maximum output jitter depends on
      the system application.
4. The CLKFX, CLKFXDV, and CLKFX180 outputs have a duty cycle of approximately 50%.
5. Some duty cycle and alignment specifications include a percentage of the CLKFX output period. For example, this data sheet specifies a maximum
      CLKFX jitter of (1% of CLKFX period + 200 ps). Assuming that the CLKFX output frequency is 100 MHz, the equivalent CLKFX period is 10 ns, and
      1% of 10 ns is 0.1 ns or 100 ps. Accordingly, the maximum jitter is (100 ps + 200 ps) = 300 ps.

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                                                             Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 55: Switching Characteristics for the Digital Frequency Synthesizer DFS (DCM_CLKGEN)(1)

                                                                                 Speed Grade

      Symbol                      Description                   -4               -3         -2                      -1L  Units

                                                             Min Max Min Max Min Max Min Max

Output Frequency Ranges (DCM_CLKGEN)

CLKOUT_FREQ_FX             Frequency for the CLKFX and       5 375 5 375 5 333 5 200 MHz
                           CLKFX180 outputs

CLKOUT_FREQ_FXDV           Frequency for the CLKFXDV         0.15625 187.5 0.15625 187.5 0.15625 166.5 0.15625 100 MHz
Output Clock Jitter(2)(3)  output

CLKOUT_PER_JITT_FX Period jitter at the CLKFX and                          Typical = [0.2% of CLKFX period + 100]       ps
                                       CLKFX180 outputs.

CLKOUT_PER_JITT_FXDV Period jitter at the CLKFXDV                          Typical = [0.2% of CLKFX period + 100]       ps
                                       output.

                           CLKFX period change in free                        Maximum = 3% of CLKFX period              ps
                           running oscillator mode at the
CLKFX_FREEZE_VAR           same temperature.
                           FCLKFX > 50 MHz
                                                                              Maximum = 5% of CLKFX period              ps
                           CLKFX period change in free
                           running oscillator mode at the
                           same temperature.
                           FCLKFX < 50 MHz

CLKFX_FREEZE_TEMP          CLKFX period will change in                           Maximum = 0.1                           %/C
_SLOPE                     free_oscillator mode over
                           temperature. Add to
Duty Cycle(4)(5)           CLKFX_FREEZE_VAR to
                           determine total CLKFX period
                           change. Percentage change for
                           CLKFX period over 1C.

CLKOUT_DUTY_CYCLE_ Duty cycle precision for the

FX                         CLKFX and CLKFX180 outputs,              Maximum = [1% of CLKFX period + 350]                ps
                           including the BUFGMUX and

                           clock tree duty-cycle distortion

CLKOUT_DUTY_CYCLE_ Duty cycle precision for the

FXDV                       CLKFXDV outputs, including the           Maximum = [1% of CLKFX period + 350]                ps
                           BUFGMUX and clock tree

                           duty-cycle distortion

Lock Time                  The time from deassertion at the
LOCK_FX(2)

                           DCM's Reset input to the rising

                           transition at its LOCKED output.

                           The DFS asserts LOCKED when

                           the CLKFX, CLKFX180, and

                           CLKFXDV signals are valid.              50              50        50                      50 ms

                           Lock time requires

                           CLKFX_DIVIDE < FIN/(0.50
                           MHz)

                           when:

                           5 MHz < FCLKIN < 50 MHz

                           when:                                          5        5         5                       5 ms
                           FCLKIN > 50 MHz

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                                                        Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 55: Switching Characteristics for the Digital Frequency Synthesizer DFS (DCM_CLKGEN)(1) (Cont'd)

                                                                 Speed Grade

Symbol                         Description                  -4   -3  -2                                                   -1L  Units

                                                            Min Max Min Max Min Max Min Max

Spread Spectrum

FCLKIN_FIXED_SPREAD_      Frequency of the CLKIN input for

SPECTRUM                  fixed spread spectrum

                          (SPREAD_SPECTRUM =                30 200 30 200 30 200 30 200 MHz

                          CENTER_LOW_SPREAD/

                          CENTER_HIGH_SPREAD)

TCENTER_LOW_SPREAD(6)     Spread at the CLKFX output for         Typical = -----------------1---0---0-------------------
                          fixed spread spectrum                                CLKFX_DIVIDE
                          (SPREAD_SPECTRUM =                                                                                   ps
                                                                      Maximum = 250
                          CENTER_LOW_SPREAD)

TCENTER_HIGH_SPREAD(6)    Spread at the CLKFX output for         Typical = -----------------2---4---0-------------------
                          fixed spread spectrum                                CLKFX_DIVIDE
                          (SPREAD_SPECTRUM=                                                                                    ps
                          CENTER_HIGH_SPREAD)                         Maximum = 400

FMOD_FIXED_SPREAD_        Average modulation frequency
                          when using fixed spread
                (6)       spectrum
SPECTRUM                  (SPREAD_SPECTRUM =
                          CENTER_LOW_SPREAD /
                          CENTER_HIGH_SPREAD)                    Typical = FIN/1024                                            MHz

Notes:

1. The values in this table are based on the operating conditions described in Table 2 and Table 53.

2. For optimal jitter tolerance and a faster LOCK time, use the CLKIN_PERIOD attribute.

3. Output jitter is characterized with no input jitter. Output jitter strongly depends on the environment, including the number of SSOs, the output drive
      strength, CLB utilization, CLB switching activities, switching frequency, power supply, and PCB design. The actual maximum output jitter depends on
      the system application.

4. The CLKFX, CLKFXDV, and CLKFX180 outputs have a duty cycle of approximately 50%.

5. Some duty-cycle and alignment specifications include a percentage of the CLKFX output period. For example, this data sheet specifies a maximum
      CLKFX jitter of (1% of CLKFX period + 200 ps). Assuming that the CLKFX output frequency is 100 MHz, the equivalent CLKFX period is 10 ns, and
      1% of 10 ns is 0.1 ns or 100 ps. Accordingly, the maximum jitter is (100 ps + 200 ps) = 300 ps.

6. When using CENTER_LOW_SPREAD, CENTER_HIGH_SPREAD, the valid values for CLKFX_MULTIPLY are limited to 2 through 32, and the valid
      values for CLKFX_DIVIDE are limited to 1 through 4.

Table 56: Recommended Operating Conditions for the Phase-Shift Clock in Variable Phase Mode

                                                                     Speed Grade

Symbol                         Description                  -4   -3           -2                                          -1L  Units

                                                            Min Max Min Max Min Max Min Max

Operating Frequency Ranges

PSCLK_FREQ              Frequency for the PSCLK input.      1 167 1 167 1 167 1 100 MHz

Input Pulse Requirements

PSCLK_PULSE             PSCLK pulse width as a              40 60 40 60 40 60 40 60 %

                        percentage of the PSCLK period.

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                                                 Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 57: Switching Characteristics for the Phase-Shift Clock in Variable Phase Mode(1)

Symbol                                           Description                    Amount of Phase Shift                  Units

Phase Shifting Range

                              When CLKIN < 60 MHz, the maximum allowed     (INTEGER(10 x (TCLKIN 3 ns)))            steps
                              number of DCM_DELAY_STEP steps for a                                                     steps
MAX_STEPS(2)                  given CLKIN clock period, where T = CLKIN
                              clock period in ns. When using
                              CLKIN_DIVIDE_BY_2 = TRUE, double the
                              clock-effective clock period.

                              When CLKIN  60 MHz, the maximum allowed      (INTEGER(15 x (TCLKIN 3 ns)))
                              number of DCM_DELAY_STEP steps for a
                              given CLKIN clock period, where T = CLKIN
                              clock period in ns. When using
                              CLKIN_DIVIDE_BY_2 = TRUE, double the
                              clock-effective clock period.

FINE_SHIFT_RANGE_MIN          Minimum guaranteed delay for variable phase  (MAX_STEPS x DCM_DELAY_STEP_MIN)           ns
                              shifting.

FINE_SHIFT_RANGE_MAX          Maximum guaranteed delay for variable phase  (MAX_STEPS x DCM_DELAY_STEP_MAX)           ns
                              shifting

Notes:

1. The values in this table are based on the operating conditions described in Table 51 and Table 56.
2. The maximum variable phase shift range, MAX_STEPS, is only valid when the DCM has no initial fixed-phase shifting, that is, the PHASE_SHIFT

      attribute is set to 0.
3. The DCM_DELAY_STEP values are provided at the end of Table 52.

Table 58: Miscellaneous DCM Timing Parameters(1)

Symbol                                                        Description                Min Max                  Units

DCM_RST_PW_MIN                 Minimum duration of a RST pulse width                     3       CLKIN cycles

Notes:

1. This limit only applies to applications that use the DCM DLL outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV). The DCM
      DFS outputs (CLKFX, CLKFXDV, CLKFX180) are unaffected.

Table 59: Frequency Synthesis                                              Min                               Max
                                      Attribute
                                                                           2                                 32
CLKFX_MULTIPLY (DCM_SP)
CLKFX_DIVIDE (DCM_SP)                                                     1                                 32
CLKDV_DIVIDE (DCM_SP)
CLKFX_MULTIPLY (DCM_CLKGEN)                                               1.5                               16
CLKFX_DIVIDE (DCM_CLKGEN)
CLKFXDV_DIVIDE (DCM_CLKGEN)                                               2                                 256

                                                                           1                                 256

                                                                           2                                 32

Table 60: DCM Switching Characteristics

               Symbol                                         Description           Speed Grade                        Units

                                                                                -4  -3      -2                    -1L

TDMCCK_PSEN/ TDMCKC_PSEN                         PSEN Setup/Hold                1.50 1.50 1.50 1.50 ns
TDMCCK_PSINCDEC/ TDMCKC_PSINCDEC                 PSINCDEC Setup/Hold            0.00 0.00 0.00 0.00

                                                                                1.50 1.50 1.50 1.50 ns
                                                                                0.00 0.00 0.00 0.00

TDMCKO_PSDONE                                    Clock to out of PSDONE         1.50 1.50 1.50 1.50 ns

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                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Spartan-6 Device Pin-to-Pin Output Parameter Guidelines

All devices are 100% functionally tested. The representative values for typical pin locations and normal clock loading are
listed in Table 61 through Table 67. Values are expressed in nanoseconds unless otherwise noted.

Table 61: Global Clock Input to Output Delay Without DCM or PLL

Symbol                         Description  Device                     Speed Grade                                 Units

                                                                 -4    -3    -2                               -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, without DCM or PLL

TICKOF  Global Clock and OUTFF without DCM or XC6SLX4            N/A   6.48  7.44                                  ns

        PLL                                 XC6SLX9              N/A   6.34  7.33                                  ns

                                            XC6SLX16             N/A   6.42  7.48                                  ns

                                            XC6SLX25             N/A   6.69  7.84                                  ns

                                            XC6SLX25T            6.20  6.69  7.84                             N/A  ns

                                            XC6SLX45             N/A   6.88  8.10                                  ns

                                            XC6SLX45T            6.42  6.88  8.10                             N/A  ns

                                            XC6SLX75             N/A   7.22  8.42                                  ns

                                            XC6SLX75T            6.60  7.22  8.42                             N/A  ns

                                            XC6SLX100            N/A   7.18  8.41                                  ns

                                            XC6SLX100T           6.72  7.18  8.41                             N/A  ns

                                            XC6SLX150            N/A   7.68  8.80                                  ns

                                            XC6SLX150T           7.11  7.68  8.80                             N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                                               56
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 62: Global Clock Input to Output Delay With DCM in System-Synchronous Mode

Symbol                         Description  Device                Speed Grade                Units

                                                            -4    -3              -2    -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM in System-Synchronous Mode.

TICKOFDCM  Global Clock and OUTFF with DCM  XC6SLX4         N/A   4.50            5.32       ns

                                            XC6SLX9         N/A   4.50            5.31       ns

                                            XC6SLX16        N/A   4.57            5.34       ns

                                            XC6SLX25        N/A   4.18            4.59       ns

                                            XC6SLX25T       3.95  4.18            4.59  N/A  ns

                                            XC6SLX45        N/A   4.70            5.50       ns

                                            XC6SLX45T       4.37  4.70            5.50  N/A  ns

                                            XC6SLX75        N/A   4.23            4.77       ns

                                            XC6SLX75T       3.90  4.23            4.77  N/A  ns

                                            XC6SLX100       N/A   4.16            4.66       ns

                                            XC6SLX100T      3.90  4.16            4.66  N/A  ns

                                            XC6SLX150       N/A   4.33            4.83       ns

                                            XC6SLX150T      4.03  4.33            4.83  N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. DCM output jitter is already included in the timing calculation.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                    57
                                              Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 63: Global Clock Input to Output Delay With DCM in Source-Synchronous Mode

Symbol                         Description    Device                Speed Grade              Units

                                                              -4    -3            -2    -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM in Source-Synchronous Mode.

TICKOFDCM_0  Global Clock and OUTFF with DCM  XC6SLX4         N/A   5.44          6.42       ns

                                              XC6SLX9         N/A   5.43          6.42       ns

                                              XC6SLX16        N/A   5.51          6.44       ns

                                              XC6SLX25        N/A   5.13          5.69       ns

                                              XC6SLX25T       4.81  5.13          5.69  N/A  ns

                                              XC6SLX45        N/A   5.69          6.63       ns

                                              XC6SLX45T       5.26  5.69          6.63  N/A  ns

                                              XC6SLX75        N/A   5.18          5.88       ns

                                              XC6SLX75T       4.77  5.18          5.88  N/A  ns

                                              XC6SLX100       N/A   5.11          5.76       ns

                                              XC6SLX100T      4.76  5.11          5.76  N/A  ns

                                              XC6SLX150       N/A   5.30          5.93       ns

                                              XC6SLX150T      4.90  5.30          5.93  N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. DCM output jitter is already included in the timing calculation.

Table 64: Global Clock Input to Output Delay With PLL in System-Synchronous Mode

Symbol                         Description    Device                Speed Grade              Units

                                                              -4    -3            -2    -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with PLL in System-Synchronous Mode.

TICKOFPLL    Global Clock and OUTFF with PLL  XC6SLX4         N/A   4.69          5.48       ns

                                              XC6SLX9         N/A   4.68          5.47       ns

                                              XC6SLX16        N/A   4.64          5.39       ns

                                              XC6SLX25        N/A   4.32          4.91       ns

                                              XC6SLX25T       4.03  4.32          4.91  N/A  ns

                                              XC6SLX45        N/A   4.96          5.75       ns

                                              XC6SLX45T       4.63  4.96          5.75  N/A  ns

                                              XC6SLX75        N/A   4.30          4.88       ns

                                              XC6SLX75T       4.01  4.30          4.88  N/A  ns

                                              XC6SLX100       N/A   4.33          4.90       ns

                                              XC6SLX100T      4.06  4.33          4.90  N/A  ns

                                              XC6SLX150       N/A   3.98          4.58       ns

                                              XC6SLX150T      3.65  3.98          4.58  N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. PLL output jitter is included in the timing calculation.

DS162 (v1.9) August 23, 2010                  www.xilinx.com

Advance Product Specification                                                                    58
                                                Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 65: Global Clock Input to Output Delay With PLL in Source-Synchronous Mode

Symbol                         Description      Device                Speed Grade              Units

                                                                -4    -3          -2      -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with PLL in Source-Synchronous Mode.

TICKOFPLL_0    Global Clock and OUTFF with PLL  XC6SLX4         N/A   5.81        6.87         ns

                                                XC6SLX9         N/A   5.80        6.86         ns

                                                XC6SLX16        N/A   5.77        6.79         ns

                                                XC6SLX25        N/A   5.35        6.10         ns

                                                XC6SLX25T       5.00  5.35        6.10    N/A  ns

                                                XC6SLX45        N/A   6.03        7.02         ns

                                                XC6SLX45T       5.59  6.03        7.02    N/A  ns

                                                XC6SLX75        N/A   5.41        6.22         ns

                                                XC6SLX75T       4.96  5.41        6.22    N/A  ns

                                                XC6SLX100       N/A   5.42        6.21         ns

                                                XC6SLX100T      5.01  5.42        6.21    N/A  ns

                                                XC6SLX150       N/A   5.06        5.86         ns

                                                XC6SLX150T      4.59  5.06        5.86    N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. PLL output jitter is included in the timing calculation.

Table 66: Global Clock Input to Output Delay With DCM and PLL in System-Synchronous Mode

Symbol                         Description      Device                Speed Grade              Units

                                                                -4    -3          -2      -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM in System-Synchronous Mode
and PLL in DCM2PLL Mode.

TICKOFDCM_PLL  Global Clock and OUTFF with DCM and XC6SLX4      N/A   5.01        5.90         ns

               PLL                              XC6SLX9         N/A   5.01        5.89         ns

                                                XC6SLX16        N/A   5.12        5.94         ns

                                                XC6SLX25        N/A   5.09        5.92         ns

                                                XC6SLX25T       4.70  5.09        5.92    N/A  ns

                                                XC6SLX45        N/A   4.98        5.83         ns

                                                XC6SLX45T       4.63  4.98        5.83    N/A  ns

                                                XC6SLX75        N/A   5.04        5.88         ns

                                                XC6SLX75T       4.68  5.04        5.88    N/A  ns

                                                XC6SLX100       N/A   5.07        5.92         ns

                                                XC6SLX100T      4.76  5.07        5.92    N/A  ns

                                                XC6SLX150       N/A   4.73        5.31         ns

                                                XC6SLX150T      4.44  4.73        5.31    N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. DCM and PLL output jitter are already included in the timing calculation.

DS162 (v1.9) August 23, 2010                    www.xilinx.com

Advance Product Specification                                                                      59
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 67: Global Clock Input to Output Delay With DCM and PLL in Source-Synchronous Mode

Symbol                         Description  Device                Speed Grade                  Units

                                                            -4    -3    -2                -1L

LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM in Source-Synchronous Mode
and PLL in DCM2PLL Mode.

TICKOFDCM0_PLL Global Clock and OUTFF with DCM and XC6SLX4  N/A   5.95  7.00                   ns

        PLL                                 XC6SLX9         N/A   5.94  7.00                   ns

                                            XC6SLX16        N/A   6.06  7.05                   ns

                                            XC6SLX25        N/A   6.04  7.02                   ns

                                            XC6SLX25T       5.57  6.04  7.02              N/A  ns

                                            XC6SLX45        N/A   5.97  6.96                   ns

                                            XC6SLX45T       5.53  5.97  6.96              N/A  ns

                                            XC6SLX75        N/A   6.00  6.99                   ns

                                            XC6SLX75T       5.55  6.00  6.99              N/A  ns

                                            XC6SLX100       N/A   6.03  7.02                   ns

                                            XC6SLX100T      5.62  6.03  7.02              N/A  ns

                                            XC6SLX150       N/A   5.70  6.41                   ns

                                            XC6SLX150T      5.32  5.70  6.41              N/A  ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all accessible
      IOB and CLB flip-flops are clocked by the global clock net.

2. DCM and PLL output jitter are already included in the timing calculation.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                      60
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Spartan-6 Device Pin-to-Pin Input Parameter Guidelines

All devices are 100% functionally tested. The representative values for typical pin locations and normal clock loading are
listed in Table 68 through Table 74. Values are expressed in nanoseconds unless otherwise noted.

Table 68: Global Clock Setup and Hold Without DCM or PLL

Symbol                         Description            Device              Speed Grade                            Units
                                                                                                       -1L
                                                                  -4                       -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSFD/ TPHFD  Full Delay (Legacy Delay or Default Delay) XC6SLX4  N/A     0.34/                0.34/        ns

              Global Clock and IFF(2) without DCM or                      1.54                 1.59

              PLL                                     XC6SLX9     N/A     0.31/                0.31/        ns

                                                                          1.40                 1.49

                                                      XC6SLX16    N/A     0.12/                0.12/        ns

                                                                          1.48                 1.64

                                                      XC6SLX25    N/A     0.18/                0.18/        ns

                                                                          1.75                 1.99

                                                      XC6SLX25T   0.18/   0.18/                0.18/   N/A  ns
                                                                  1.64    1.75                 1.99

                                                      XC6SLX45    N/A     0.08/ 0.08/                     ns

                                                                          1.95                 2.27

                                                      XC6SLX45T   0.08/  0.08/               0.08/  N/A  ns
                                                                   1.88    1.95                 2.27

                                                      XC6SLX75    N/A     0.13/                0.13/        ns

                                                                          2.29                 2.57

                                                      XC6SLX75T   0.13/   0.13/                0.13/   N/A  ns
                                                                  2.08    2.29                 2.57

                                                      XC6SLX100   N/A     0.14/ 0.14/                0    ns

                                                                          2.24                 2.56

                                                      XC6SLX100T  0.14/  0.14/               0.14/  N/A  ns
                                                                   2.15    2.24                 2.56

                                                      XC6SLX150   N/A     0.24/ 0.24/                     ns

                                                                          2.74                 2.95

                                                      XC6SLX150T  0.24/  0.24/               0.24/  N/A  ns
                                                                   2.55    2.74                 2.95

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage.

2. IFF = Input Flip-Flop or Latch.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                                               61
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 69: Global Clock Setup and Hold With DCM in System-Synchronous Mode

Symbol                         Description  Device                         Speed Grade                          Units
                                                                                                      -1L
                                                                  -4                       -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSDCM/ TPHDCM No Delay Global Clock and IFF(2) with DCM XC6SLX4  N/A      1.97/               2.20/       ns
                            in System-Synchronous Mode
                                                                           0.18                0.18

                                            XC6SLX9               N/A      1.96/               2.19/       ns

                                                                           0.19                0.19

                                            XC6SLX16              N/A      1.87/               2.13/       ns

                                                                           0.17 0.17

                                            XC6SLX25              N/A      1.78/               2.00/       ns

                                                                           0.17                0.17

                                            XC6SLX25T             1.79/    1.79/               2.00/  N/A  ns
                                                                  0.16     0.17                0.17

                                            XC6SLX45              N/A      1.84/               2.02/       ns

                                                                           0.08                0.08

                                            XC6SLX45T             1.76/    1.84/               2.02/  N/A  ns
                                                                  0.07     0.08                0.08

                                            XC6SLX75              N/A      1.98/               2.20/       ns

                                                                           0.12                0.12

                                            XC6SLX75T             1.89/    1.98/               2.20/  N/A  ns
                                                                  0.11     0.12                0.12

                                            XC6SLX100             N/A      1.72/               1.97/       ns

                                                                           0.17                0.17

                                            XC6SLX100T            1.69/    1.72/               1.97/  N/A  ns
                                                                  0.16     0.17                0.17

                                            XC6SLX150             N/A      1.62/               1.82/       ns

                                                                           0.40                0.40

                                            XC6SLX150T            1.51/    1.62/               1.82/  N/A  ns
                                                                  0.39     0.40                0.40

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. These measurements include DCM CLK0 jitter.

2. IFF = Input Flip-Flop or Latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                                  62
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 70: Global Clock Setup and Hold With DCM in Source-Synchronous Mode

Symbol                         Description  Device                         Speed Grade                          Units
                                                                                                      -1L
                                                                    -4                     -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSDCM0/ TPHDCM0 No Delay Global Clock and IFF(2) with DCM XC6SLX4  N/A    1.02/               1.11/       ns
                            in Source-Synchronous Mode
                                                                           0.69                0.69

                                            XC6SLX9                 N/A    1.01/               1.10/       ns

                                                                           0.70                0.70

                                            XC6SLX16                N/A    0.92/               1.04/       ns

                                                                           0.57                0.60

                                            XC6SLX25                N/A    0.90/               1.01/       ns

                                                                           0.77                0.77

                                            XC6SLX25T               0.94/  0.94/               1.01/  N/A  ns
                                                                    0.76   0.77                0.77

                                            XC6SLX45                N/A    0.90/               0.98/       ns

                                                                           0.76                0.79

                                            XC6SLX45T               0.87/  0.90/               0.98/  N/A  ns
                                                                    0.73   0.76                0.79

                                            XC6SLX75                N/A    1.06/               1.15/       ns

                                                                           0.72                0.72

                                            XC6SLX75T               1.03/  1.06/               1.15/  N/A  ns
                                                                    0.71   0.72                0.72

                                            XC6SLX100               N/A    0.81/               0.94/       ns

                                                                           0.76                0.76

                                            XC6SLX100T              0.86/  0.86/               0.94/  N/A  ns
                                                                    0.75   0.76                0.76

                                            XC6SLX150               N/A    0.69/               0.79/       ns

                                                                           0.99                0.99

                                            XC6SLX150T              0.66/  0.69/               0.79/  N/A  ns
                                                                    0.98   0.99                0.99

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. These measurements include DCM CLK0 jitter.

2. IFF = Input Flip-Flop or Latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

DS162 (v1.9) August 23, 2010                www.xilinx.com

Advance Product Specification                                                                                  63
                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 71: Global Clock Setup and Hold With PLL in System-Synchronous Mode

Symbol                         Description  Device                         Speed Grade                          Units
                                                                                                      -1L
                                                                   -4                      -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSPLL/ TPHPLL  No Delay Global Clock and IFF(2) with PLL XC6SLX4  N/A     2.07/               2.07/       ns
                in System-Synchronous Mode
                                                                           0.19                0.19

                                            XC6SLX9                N/A     2.06/               2.06/       ns

                                                                           0.20                0.20

                                            XC6SLX16               N/A     1.53/               1.60/       ns

                                                                           0.07                0.07

                                            XC6SLX25               N/A     1.71/               1.91/       ns

                                                                           0.28                0.28

                                            XC6SLX25T              1.70/   1.71/               1.91/  N/A  ns
                                                                   0.28    0.28                0.28

                                            XC6SLX45               N/A     1.64/               1.75/       ns

                                                                           0.18                0.18

                                            XC6SLX45T              1.57/   1.64/               1.75/  N/A  ns
                                                                   0.18    0.18                0.18

                                            XC6SLX75               N/A     1.89/               2.13/       ns

                                                                           0.21                0.21

                                            XC6SLX75T              1.80/   1.89/               2.13/  N/A  ns
                                                                   0.21    0.21                0.21

                                            XC6SLX100              N/A     1.52/               1.70/       ns

                                                                           0.32                0.32

                                            XC6SLX100T             1.51/   1.52/               1.70/  N/A  ns
                                                                   0.32    0.32                0.32

                                            XC6SLX150              N/A     1.48/               1.67/       ns

                                                                           0.49                0.49

                                            XC6SLX150T             1.41/   1.48/               1.67/  N/A  ns
                                                                   0.49    0.49                0.49

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. These measurements include PLL CLKOUT0 jitter.

2. IFF = Input Flip-Flop or Latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

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                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 72: Global Clock Setup and Hold With PLL in Source-Synchronous Mode

Symbol                         Description  Device                         Speed Grade                          Units
                                                                                                      -1L
                                                                    -4                     -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSPLL0/ TPHPLL0 No Delay Global Clock and IFF(2) with PLL XC6SLX4  N/A    0.88/               0.91/       ns
                            in Source-Synchronous Mode
                                                                           0.92                1.03

                                            XC6SLX9                 N/A    0.87/               0.89/       ns

                                                                           0.93                1.02

                                            XC6SLX16                N/A    0.37/               0.51/       ns

                                                                           0.82                0.94

                                            XC6SLX25                N/A    0.76/               0.79/       ns

                                                                           1.06                1.06

                                            XC6SLX25T               0.83/  0.83/               0.83/  N/A  ns
                                                                    1.06   1.06                1.06

                                            XC6SLX45                N/A    0.65/               0.65/       ns

                                                                           1.10                1.18

                                            XC6SLX45T               0.59/  0.65/               0.65/  N/A  ns
                                                                    1.06   1.10                1.18

                                            XC6SLX75                N/A    0.87/               0.90/       ns

                                                                           1.04                1.04

                                            XC6SLX75T               0.88/  0.88/               0.90/  N/A  ns
                                                                    1.04   1.04                1.04

                                            XC6SLX100               N/A    0.54/               0.55/       ns

                                                                           1.13                1.13

                                            XC6SLX100T              0.61/  0.61/               0.61/  N/A  ns
                                                                    1.13   1.13                1.13

                                            XC6SLX150               N/A    0.51/               0.52/       ns

                                                                           1.31                1.31

                                            XC6SLX150T              0.52/  0.52/               0.52/  N/A  ns
                                                                    1.31   1.31                1.31

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. These measurements include PLL CLKOUT0 jitter.

2. IFF = Input Flip-Flop or Latch
3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

DS162 (v1.9) August 23, 2010                www.xilinx.com

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Table 73: Global Clock Setup and Hold With DCM and PLL in System-Synchronous Mode

Symbol                         Description         Device             Speed Grade                               Units
                                                                                                      -1L
                                                               -4                          -3  -2

Input Setup and Hold Time Relative to Global Clock Input Signal for LVCMOS25 Standard.(1)

TPSDCMPLL/  No Delay Global Clock and IFF(2) with  XC6SLX4     N/A    2.06/                    2.30/       ns
TPHDCMPLL   DCM in System-Synchronous Mode and     XC6SLX9
            PLL in DCM2PLL Mode.                                      0.87                     0.87

                                                               N/A    2.05/                    2.29/       ns

                                                                      0.88                     0.88

                                                   XC6SLX16    N/A    1.49/                    1.62/       ns

                                                                      0.18                     0.18

                                                   XC6SLX25    N/A    1.65/                    1.83/       ns

                                                                      0.42                     0.42

                                                   XC6SLX25T   1.69/  1.69/                    1.83/  N/A  ns
                                                               0.42   0.42                     0.42

                                                   XC6SLX45    N/A    1.59/                    1.75/       ns

                                                                      0.39                     0.39

                                                   XC6SLX45T   1.57/  1.59/                    1.75/  N/A  ns
                                                               0.39   0.39                     0.39

                                                   XC6SLX75    N/A    1.80/                    1.99/       ns

                                                                      0.41                     0.41

                                                   XC6SLX75T   1.74/  1.80/                    1.99/  N/A  ns
                                                               0.41   0.41                     0.41

                                                   XC6SLX100   N/A    1.46/                    1.64/       ns

                                                                      0.51                     0.51

                                                   XC6SLX100T  1.46/  1.46/                    1.64/  N/A  ns
                                                               0.51   0.51                     0.51

                                                   XC6SLX150   N/A    1.40/                    1.55/       ns

                                                                      0.69                     0.69

                                                   XC6SLX150T  1.35/  1.40/                    1.55/  N/A  ns
                                                               0.69   0.69                     0.69

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. These measurements include CMT jitter; DCM CLK0 driving PLL, PLL CLKOUT0
      driving BUFG.

2. IFF = Input Flip-Flop or Latch

3. Use IBIS to determine any duty-cycle distortion incurred using various standards.

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                                            Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Table 74: Global Clock Setup and Hold With DCM and PLL in Source-Synchronous Mode

Symbol                         Description           Device             Speed Grade            Units

                                                                 -4     -3         -2     -1L

Example Data Input Set-Up and Hold Times Relative to a Forwarded Clock Input Pin,(1) Using DCM, PLL, and Global Clock Buffer. For
situations where clock and data inputs conform to different standards, adjust the setup and hold values accordingly using the values
shown in IOB Switching Characteristics, page 19.

TPSDCMPLL_0/  No Delay Global Clock and IFF(2) with DCM XC6SLX4  N/A    1.11/      1.21/       ns

TPHDCMPLL_0   in Source-Synchronous Mode and PLL in                     1.38       1.38

              DCM2PLL Mode.                          XC6SLX9     N/A    1.10/      1.20/       ns

                                                                        1.38       1.39

                                                     XC6SLX16    N/A    0.83/      0.83/       ns

                                                                        1.12       1.21

                                                     XC6SLX25    N/A    0.76/      0.84/       ns

                                                                        1.11       1.18

                                                     XC6SLX25T   0.84/  0.84/      0.84/  N/A  ns
                                                                 1.02   1.11       1.18

                                                     XC6SLX45    N/A    0.65/      0.71/       ns

                                                                        1.04       1.12

                                                     XC6SLX45T   0.68/  0.68/      0.71/  N/A  ns
                                                                 1.00   1.04       1.12

                                                     XC6SLX75    N/A    0.88/      0.94/       ns

                                                                        1.06       1.14

                                                     XC6SLX75T   0.89/  0.89/      0.94/  N/A  ns
                                                                 1.03   1.06       1.14

                                                     XC6SLX100   N/A    0.56/      0.61/       ns

                                                                        1.10       1.17

                                                     XC6SLX100T  0.63/  0.63/      0.63/  N/A  ns
                                                                 1.10   1.10       1.17

                                                     XC6SLX150   N/A    0.47/      0.53/       ns

                                                                        1.28       1.28

                                                     XC6SLX150T  0.50/  0.50/      0.52/  N/A  ns
                                                                 1.28   1.28       1.28

Notes:

1. Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
      input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
      the fastest process, lowest temperature, and highest voltage. The timing values were measured using the fine-phase adjustment feature of the DCM.
      These measurements include CMT jitter; DCM CLK0 driving PLL, PLL CLKOUT0 driving BUFG. Package skew is not included in these
      measurements.

2. IFF = Input Flip-Flop

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Source-Synchronous Switching Characteristics

The parameters in this section provide the necessary values for calculating timing budgets for Spartan-6 FPGA
source-synchronous transmitter and receiver data-valid windows.

Table 75: Duty Cycle Distortion and Clock-Tree Skew

       Symbol                  Description           Device(1)                  Speed Grade              Units
TDCD_CLK                                                                    -4               -1L
TCKSKEW                                                                         -3    -2

TDCD_BUFIO2    Global Clock Tree Duty Cycle Distortion(2) LX Family  N/A        0.20  0.20                     ns
TBUFIOSKEW
                                                     LXT Family      0.20       0.20  0.20   N/A

               Global Clock Tree Skew(3)             XC6SLX4         N/A        0.16  0.16                     ns

                                                     XC6SLX9         N/A        0.16  0.16                     ns

                                                     XC6SLX16        N/A        0.15  0.15                     ns

                                                     XC6SLX25        N/A        0.26  0.26                     ns

                                                     XC6SLX25T       0.26       0.26  0.26   N/A               ns

                                                     XC6SLX45        N/A        0.20  0.20                     ns

                                                     XC6SLX45T       0.20       0.20  0.20   N/A               ns

                                                     XC6SLX75        N/A        0.56  0.56                     ns

                                                     XC6SLX75T       0.56       0.56  0.56   N/A               ns

                                                     XC6SLX100       N/A        0.22  0.22                     ns

                                                     XC6SLX100T      0.22       0.22  0.22   N/A               ns

                                                     XC6SLX150       N/A        0.48  0.48                     ns

                                                     XC6SLX150T      0.39       0.48  0.48   N/A               ns

               I/O clock tree duty cycle distortion  LX Family       N/A        0.25  0.25                     ns

                                                     LXT Family      0.25       0.25  0.25   N/A

               I/O clock tree skew across one clock  LX Family       N/A        0.06  0.06                     ns
               region                                LXT Family      0.06
                                                                                0.06  0.06   N/A               ns

Notes:

1. LX devices are not available with a -4 speed grade; LXT devices are not available with a -1L speed grade.
2. These parameters represent the worst-case duty cycle distortion observable at the pins of the device using LVDS output buffers. For cases where

      other I/O standards are used, IBIS can be used to calculate any additional duty cycle distortion that might be caused by asymmetrical rise/fall times.
3. The TCKSKEW value represents the worst-case clock-tree skew observable between sequential I/O elements. Significantly less clock-tree skew exists

      for I/O registers that are close to each other and fed by the same or adjacent clock-tree branches. Use the Xilinx FPGA Editor and Timing Analyzer
      tools to evaluate clock skew specific to your application.

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Table 76: Package Skew

           Symbol                 Description           Device  Package(3)  Value  Units
TPKGSKEW           Package Skew(1)(2)          XC6SLX4           TQG144              ps
                                                                 CPG196       23     ps
                                               XC6SLX9           CSG225       58     ps
                                                                 TQG144              ps
                                               XC6SLX16          CPG196       23     ps
                                               XC6SLX25          CSG225       58     ps
                                               XC6SLX25T         FT(G)256     88     ps
                                               XC6SLX45          CSG324       64     ps
                                               XC6SLX45T         CPG196       19     ps
                                               XC6SLX75          CSG225       70     ps
                                               XC6SLX75T         FT(G)256     71     ps
                                               XC6SLX100         CSG324       54     ps
                                               XC6SLX100T        FT(G)256     90     ps
                                                                 CSG324       61     ps
                                                                FG(G)484      84     ps
                                                                 CSG324       48     ps
                                                                FG(G)484     112     ps
                                                                 CSG324       70     ps
                                                                 CSG484       99     ps
                                                                FG(G)484     109     ps
                                                                FG(G)676     138     ps
                                                                 CSG324       75     ps
                                                                 CSG484      100     ps
                                                                FG(G)484      95     ps
                                                                 CSG484      101     ps
                                                                FG(G)484     107     ps
                                                                FG(G)676     161     ps
                                                                 CSG484      107     ps
                                                                FG(G)484     110     ps
                                                                FG(G)676     134     ps
                                                                 CSG484       95     ps
                                                                FG(G)484     155     ps
                                                                FG(G)676     144     ps
                                                                 CSG484       88     ps
                                                                FG(G)484     111     ps
                                                                FG(G)676     147     ps
                                                                FG(G)900     134     ps

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Table 76: Package Skew (Cont'd)

           Symbol                 Description                      Device            Package(3)      Value  Units
TPKGSKEW           Package Skew(1)                        XC6SLX150                   CSG484           84     ps
                                                                                     FG(G)484         103     ps
                                                          XC6SLX150T                 FG(G)676         115     ps
                                                                                     FG(G)900         121     ps
                                                                                      CSG484           83     ps
                                                                                     FG(G)484          88     ps
                                                                                     FG(G)676         141     ps
                                                                                     FG(G)900         120     ps

Notes:

1. These values represent the worst-case skew between any two SelectIO resources in the package: shortest delay to longest delay from Pad to Ball.
2. Package delay information is available for these device/package combinations. This information can be used to deskew the package.
3. Some of these devices are available in both Pb and Pb-free (additional G) packages as standard ordering options.

Table 77: Sample Window

       Symbol                         Description         Device(1)                  Speed Grade                      Units
                                                                                 -4                         -1L
TSAMP              Sampling Error at Receiver Pins(2)                                -3          -2
TSAMP_BUFIO2       Sampling Error at Receiver Pins using
                   BUFIO2(3)                              All              510       510         560        ps

                                                          All              430       430         480        ps

Notes:

1. LX devices are not available with a -4 speed grade; LXT devices are not available with a -1L speed grade.

2. This parameter indicates the total sampling error of Spartan-6 FPGA DDR input registers, measured across voltage, temperature, and process. The
      characterization methodology uses the DCM to capture the DDR input registers' edges of operation. These measurements include:
      - CLK0 DCM jitter
      - DCM accuracy (phase offset)
      - DCM phase shift resolution
      These measurements do not include package or clock tree skew.

3. This parameter indicates the total sampling error of Spartan-6 FPGA DDR input registers, measured across voltage, temperature, and process. The
      characterization methodology uses the BUFIO2 clock network and IODELAY to capture the DDR input registers' edges of operation. These
      measurements do not include package or clock tree skew.

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Table 78: Source-Synchronous Pin-to-Pin Setup/Hold and Clock-to-Out Using BUFIO2

Symbol                         Description        Device                              Speed Grade             Units
                                                                                                    -1L
                                                                  -4                  -3     -2

Data Input Setup and Hold Times Relative to a Forwarded Clock Input Pin Using BUFIO2

TPSCS/TPHCS  IFF setup/hold using BUFIO2 clock    XC6SLX4         N/A                 0.86/  1.01/       ns

                                                                                      0.23   0.35

                                                  XC6SLX9         N/A                 0.73/  0.83/       ns

                                                                                      0.44   0.57

                                                  XC6SLX16        N/A                 0.55/  0.69/       ns

                                                                                      0.75   0.83

                                                  XC6SLX25        N/A                 0.28/  0.28/       ns

                                                                                      1.12   1.24

                                                  XC6SLX25T       0.28/               0.28/  0.28/       ns
                                                                  1.08                1.12   1.24

                                                  XC6SLX45        N/A                 0.44/  0.50/       ns

                                                                                      1.29   1.40

                                                  XC6SLX45T       0.42/               0.44/  0.50/  N/A  ns
                                                                  1.23                1.29   1.40

                                                  XC6SLX75        N/A                 0.38/  0.38/       ns

                                                                                      1.63   1.84

                                                  XC6SLX75T       0.38/               0.38/  0.38/  N/A  ns
                                                                  1.53                1.63   1.84

                                                  XC6SLX100       N/A                 0.06/  0.06/       ns

                                                                                      1.63   1.87

                                                  XC6SLX100T      0.06/               0.06/  0.06/  N/A  ns
                                                                  1.54                1.63   1.87

                                                  XC6SLX150       N/A                 0.04/  0.04/       ns

                                                                                      1.75   1.98

                                                  XC6SLX150T      0.04/               0.04/  0.04/  N/A  ns
                                                                  1.73                1.75   1.98

Pin-to-Pin Clock-to-Out Using BUFIO2

TICKOFCS     OFF clock-to-out using BUFIO2 clock  XC6SLX4         N/A                 5.16   6.15        ns
                                                  XC6SLX9
                                                                  N/A                 5.38   6.41        ns

                                                  XC6SLX16        N/A                 5.70   6.67        ns

                                                  XC6SLX25        N/A                 6.00   7.02        ns

                                                  XC6SLX25T       5.53                6.00   7.02        ns

                                                  XC6SLX45        N/A                 6.18   7.22        ns

                                                  XC6SLX45T       5.76                6.18   7.22   N/A  ns

                                                  XC6SLX75        N/A                 6.46   7.57        ns

                                                  XC6SLX75T       5.94                6.46   7.57   N/A  ns

                                                  XC6SLX100       N/A                 6.53   7.60        ns

                                                  XC6SLX100T 6.09                     6.53   7.60   N/A  ns

                                                  XC6SLX150       N/A                 6.69   7.81        ns

                                                  XC6SLX150T 6.29                     6.69   7.81   N/A  ns

DS162 (v1.9) August 23, 2010                      www.xilinx.com

Advance Product Specification                                                                                71
                               Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

Revision History

The following table shows the revision history for this document.

  Date    Version                                                              Description of Revisions
06/24/09     1.0
08/26/09     1.1               Initial Xilinx release.

01/04/10     1.2               Added VFS to Table 1and Table 2. Added RFUSE to Table 2. Added XC6SLX75 and XC6SLX75T to
02/22/10     1.3               VBATT and IBATT in Table 1, Table 2, and Table 4. Corrected the quiescent supply current for the
                               XC6SLX4 in Table 5. Updated Table 11. Removed DVPPIN from Figure 2. Removed FPCIECORE from
03/10/10     1.4               Table 24 and added values to FPCIEUSER. Added more networking applications to Table 25. Updated
                               values for TSUSPENDLOW_AWAKE, TSUSPEND_ENABLE, and TSCP_AWAKE in Table 45. Numerous changes
                               to Table 46, page 45 including the addition of new values to various specifications, revising the

                               TSMCKCSO description, and changing the units of TPOR. Also, removed Dynamic Reconfiguration Port
                               (DRP) for DCM and PLL Before and After DCLK section from Table 46 and updated all the notes. In

                               Table 50, added to FINMAX, revised FOUTMAX, and removed PLL Maximum Output Frequency for
                               BUFIO2. Revised values for DCM_DELAY_STEP in Table 52. Updated CLKIN_FREQ_FX values in

                               Table 53.

                               Added -4 speed grade to entire document. Updated speed specification of -4, -3, -2 speed grades to

                               version 1.03. Added -1L speed grade numbers per speed specification 1.00. Updated TSOL in Table 1.
                               Added -1L rows for LVCMOS12, LVCMOS15, and LVCMOS18 in Table 9. Revised much of the detail

                               in GTP Transceiver Specifications in Table 12 through Table 23. Added -2 data to Table 25. Updated

                               FMAX in Table 43. Updated descriptions for TDNACLKL and TDNACLKH in Table 44 and revised values for
                               all parameters. Removed TINITADDR from Table 46 and added new data. Updated values in Table 47
                               through Table 60. Added Table 49 (BUFPLL) and Table 55 (DCM_CLKGEN). Removed

                               TLOCKMAX note from Table 50. Updated note 3 in Table 51. In Table 76: removed XC6SLX75CSG324
                               and XC6SLX75TCSG324; added XC6SLX75FG(G)484 and XC6SLX75FG(G)484.

                               Production release of XC6SLX16 -2 speed grade devices. The changes to Table 26 and Table 27
                               includes updating this data sheet to the data in ISE v11.5 software with speed specification v1.06.

                               Updated maximum of VIN and VTS and note 2 in Table 1. In Table 2, changed VIN, added IIN and note
                               5, revised notes 1, 6, and 7, and added note 8 to RFUSE. In Table 4, removed previous note 1 and added
                               data to IRPU, IRPD, and IBATT, changed CIN, added RDT and RIN_TERM, and added note 2 and 3. Updated
                               VCCO2 in Table 6. Added Table 7 and Table 8. Removed PCI66_3 from Table 9. Updated PCI33_3 and
                               I2C in Table 9. Updated the description of Table 11. Completely updated Table 25. Updated Table 28
                               including adding values for PCI33_3. Updated VREF value for HSTL_III_18 in Table 30. Updates
                               missing VREF values in Table 31. Added Simultaneously Switching Outputs, page 27. Removed TGSRQ
                               and TRPW from Table 34 and Table 35. Also removed TDOQ from Table 35. Removed TISDO_DO and
                               note 1 from Table 36. Removed TOSCCK_S and combinatorial section from Table 37. In Table 38,
                               removed TIODDO_T and added new tap parameters and note 2. In Table 39, Table 40, and Table 41,
                               made typographical edits and removed notes. Removed clock CLK section in Table 40. Removed clock
                               CLK section and TREG_MUX and TREG_M31 in Table 41. Added block RAM FMAX values to Table 42.
                               Updated values and added note 2 to Table 44. Added values to Table 45 and removed note 1.
                               Numerous changes to Table 46. Completely updated Table 55. Revised data in Table 60. Removed
                               note 3 from Table 68. Added values to Table 76. Added data to Table 77 and Table 78.

                               Production release of XC6SLX45 -2 speed grade devices, which includes changes to Table 26 and
                               Table 27 updating this data sheet to the data in ISE v11.5 software with speed specification v1.07.
                               Fixed RIN_TERM description in Table 4. Added PCI66_3 to Table 7 and replaced note 1. Corrected note
                               1 and the V, Max for TMDS_33 in Table 8. In Table 10, added note 1 to LVPECL_33 and TMDS_33.
                               Also updated specifications for TMDS_33. Updated the GTP Transceiver Specifications section
                               including adding values to Table 16, Table 17, and Table 20 through Table 23. Added PCI66_3 back
                               into Table 9, Table 28, Table 30, Table 31, and Table 33. Updated note 3 on Table 31. In Table 33,
                               corrected some typographical errors and fixed SSO limits for bank1/3 in FG(G)484 package. Corrected
                               TOSCKC_OCE in Table 37. In Table 55, updated CLKFX_FREEZE_VAR and
                               CLKFX_FREEZE_TEMP_SLOPE and added typical values to TCENTER_LOW_SPREAD and
                               TCENTER_HIGH_SPREAD. Updated and added values to Table 61 through Table 75, and Table 78. In
                               Table 76, revised the XC6SLX16-CSG324 and the XC6SLX45-CSG484 and FG(G)484 values.

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Advance Product Specification                                      72
                               Spartan-6 FPGA Data Sheet: DC and Switching Characteristics

  Date    Version                                                              Description of Revisions
06/14/10     1.5
                               In Table 2, added note 5 and added temperature range to VFS and RFUSE. Removed speed grade
06/24/10     1.6               delineation, revised IRPD description, and updated note 2 in Table 4. Added note 2 to Table 7. Added
07/16/10     1.7               DIFF_MOBILE_DDR to Table 8 and Table 10. Added note 4 to Table 15. Changed minimum DVPPIN in
07/26/10     1.8               Table 16. Updated FGTPDRPCLK in Table 19. Increased maximum TLLSKEW in Table 22. Updated
08/23/10     1.9               descriptions and added data to Table 23. Removed note 1 and added new data to the Networking
                               Applications section in Table 25. Updated Table 26 and Table 27 to the data in ISE v12.1 software with
                               speed specification v1.08. In Table 28, added DIFF_MOBILE_DDR and updated -4 speed grade data.
                               Updated the maximum I/O pairs per bank in Table 32. Updated note 2 on Table 38. Revised the FMAX
                               in Table 43. In Table 46, updated description for TSMCKCSO, revised values for TPOR and added Min
                               value, added TBPIICCK and TSPIICCK. Also in Table 46, added device dependencies to FSMCCK and
                               FRBCCK. Updated and added data to Table 61 through Table 75, and Table 78. In Table 76, added data
                               on the XC6SLX45-FG(G)676 and revised the XC6SLX45T and XC6SLX150T values.

                               The following changes to this specification are addressed in the product change notice
                               XCN10024, MCB Performance and JTAG Revision Code for Spartan-6 LX16 and LX45 FPGAs.
                               In Table 2, revised the VCCINT to add the memory controller block extended performance
                               specifications. In Table 25, changed the standard specifications and added extended performance
                               specifications for the memory controller block and note 2. Added Note 4 and updated values in
                               Table 33.

                               Production release of XC6SLX45T (-2 and -3 speed grades), XC6SLX16 and XC6SLX45 (-3 speed
                               grade) devices which includes changes to Table 26 and Table 27 (ISE v12.1 software with speed
                               specification v1.08).
                               Added the -3N speed grade, which designates Spartan-6 devices that do not support MCB functionality
                               (specifications are identical to the -3 speed grade). This includes changes to Table 2 (note 2), Table 25
                               (note 4), and Switching Characteristics (Table 26).
                               Updated Simultaneously Switching Outputs discussion. Added -3 speed grade values for TTAP and
                               FMINCAL values in Table 38. In Table 39, updated TRPW (-2 and -3 speed grade) values and FTOG (-3
                               speed grade) values. In Table 47, updated TGIO (-2 and -3 speed grade) values. Updated -3 values in
                               spread spectrum section of Table 55.

                               Production release of specific devices listed in Table 26 and Table 27 using ISE v12.2 software with
                               speed specification v1.11. Added Note 3 advising designers of the patch which contains v1.11. Also
                               updated the -1L speed specification to v1.04. Updated numerous -4 and -1L values. Added -4 TTAP
                               values and FMINCAL to Table 38. Revised TCINCK/TCKCIN in Table 39. In Table 40, revised TSHCKO. In
                               Table 41, revised TREG. Added new -1L values to Table 46. Added and updated values in Table 76.

                               Production release of XC6SLX25, XC6SLX25T, XC6SLX100 and XC6SLX100T in the specific speed
                               grades listed in Table 26 and Table 27 using ISE v12.2 software with speed specification v1.11. Added
                               note 7 to Table 2 and moved VFS and RFUSE to a new Table 3. Added IHS and Note 4 to Table 4. Added
                               note 1 to Table 28. Added and updated SSO limits per VCCO/GND pairs in Table 33. Added note 3 to
                               Table 46. In Table 52, removed -1L specifications for CLKOUT_PER_JITT_DV1/2 and revised
                               CLKIN_CLKFB_PHASE and CLKOUT_PHASE_DLL values. Updated note 3 in both Table 54 and
                               Table 55.

                               Updated values for FGTPRANGE1, FGTPRANGE2, and FGPLLMIN in Table 18. Revised -3 and -4 values in
                               Table 21. Removed the -1L speed grade readback support restriction and Note 3 in Table 46.

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WARRANTY DOES NOT EXTEND TO ANY USE OF PRODUCTS IN AN APPLICATION OR ENVIRONMENT THAT IS NOT WITHIN THE
SPECIFICATIONS STATED IN THE XILINX DATA SHEET. ALL SPECIFICATIONS ARE SUBJECT TO CHANGE WITHOUT NOTICE.
PRODUCTS ARE NOT DESIGNED OR INTENDED TO BE FAIL-SAFE OR FOR USE IN ANY APPLICATION REQUIRING FAIL-SAFE
PERFORMANCE, SUCH AS LIFE-SUPPORT OR SAFETY DEVICES OR SYSTEMS, OR ANY OTHER APPLICATION THAT INVOKES
THE POTENTIAL RISKS OF DEATH, PERSONAL INJURY, OR PROPERTY OR ENVIRONMENTAL DAMAGE ("CRITICAL
APPLICATIONS"). USE OF PRODUCTS IN CRITICAL APPLICATIONS IS AT THE SOLE RISK OF CUSTOMER, SUBJECT TO
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