器件类别:集成电路    嵌入式 - FPGA(现场可编程门阵列)   


IC fpga 320 I/O 676fcbga


Virtex-4 Family Overview:
Standard Package : 40
Category: Integrated Circuits (ICs)
Family: Embedded - FPGAs (Field Programmable Gate Array)
Series: Virtex®-4 LX
Number of LABs/CLBs: 1536
Number of Logic Elements/Cells: 13824
Total RAM Bits: 884736
Number of I/O: 320
Number of Gates: -
Voltage - Supply: 1.14 V ~ 1.26 V
Mounting Type: Surface Mount
Operating Temperature: -40°C ~ 100°C
Package / Case: 676-BBGA, FCBGA
Supplier Device Package: 676-FCBGA (27x27)




                              R                                                                                                                                                                                                                 Virtex-4 Family Overview

DS112 (v3.1) August 30, 2010                     0 0 Product Specification

General Description

Combining Advanced Silicon Modular Block (ASMBLTM) architecture with a wide variety of flexible features, the Virtex-4
family from Xilinx greatly enhances programmable logic design capabilities, making it a powerful alternative to ASIC
technology. Virtex-4 FPGAs comprise three platform families--LX, FX, and SX--offering multiple feature choices and
combinations to address all complex applications. The wide array of Virtex-4 FPGA hard-IP core blocks includes the
PowerPC processors (with a new APU interface), tri-mode Ethernet MACs, 622 Mb/s to 6.5 Gb/s serial transceivers,
dedicated DSP slices, high-speed clock management circuitry, and source-synchronous interface blocks. The basic Virtex-4
FPGA building blocks are enhancements of those found in the popular Virtex, Virtex-E, Virtex-II, Virtex-II Pro, and
Virtex-II Pro X product families, so previous-generation designs are upward compatible. Virtex-4 devices are produced on a
state-of-the-art 90 nm copper process using 300 mm (12-inch) wafer technology.

Summary of Virtex-4 Family Features                                                                                                                                                                                                             SelectIOTM Technology
                                                                                                                                                                                                                                                      - 1.5V to 3.3V I/O operation
Three Families -- LX/SX/FX                                                                                                                                                                                                                          - Built-in ChipSyncTM source-synchronous technology
                                                                                                                                                                                                                                                      - Digitally controlled impedance (DCI) active termination
      - Virtex-4 LX: High-performance logic applications solution                                                                                                                                                                                     - Fine grained I/O banking (configuration in one bank)
      - Virtex-4 SX: High-performance solution for digital signal
                                                                                                                                                                                                                                                 Flexible Logic Resources
            processing (DSP) applications                                                                                                                                                                                                       Secure Chip AES Bitstream Encryption
      - Virtex-4 FX: High-performance, full-featured solution for                                                                                                                                                                               90 nm Copper CMOS Process
                                                                                                                                                                                                                                                 1.2V Core Voltage
            embedded platform applications                                                                                                                                                                                                       Flip-Chip Packaging including Pb-Free Package

XesiumTM Clock Technology                                                                                                                                                                                                                          Choices

      - Digital clock manager (DCM) blocks                                                                                                                                                                                                       RocketIOTM 622 Mb/s to 6.5 Gb/s Multi-Gigabit
      - Additional phase-matched clock dividers (PMCD)                                                                                                                                                                                               Transceiver (MGT) [FX only]
      - Differential global clocks
XtremeDSPTM Slice                                                                                                                                                                                                                              IBM PowerPC RISC Processor Core [FX only]
                                                                                                                                                                                                                                                      - PowerPC 405 (PPC405) Core
      - 18 x 18, two's complement, signed Multiplier                                                                                                                                                                                                  - Auxiliary Processor Unit Interface (User Coprocessor)
      - Optional pipeline stages
     - Built-in Accumulator (48-bit) and Adder/Subtracter                                                                                                                                                                                        Multiple Tri-Mode Ethernet MACs [FX only]
Smart RAM Memory Hierarchy

      - Distributed RAM
      - Dual-port 18-Kbit RAM blocks

             Optional pipeline stages
             Optional programmable FIFO logic automatically

                  remaps RAM signals as FIFO signals
      - High-speed memory interface supports DDR and DDR-2

            SDRAM, QDR-II, and RLDRAM-II.

Table 1: Virtex-4 FPGA Family Members

        Configurable Logic Blocks (CLBs)(1)                                                                                                                                                                                                     Block RAM

                                 Max                                                                                                                                                                                                            Max                   PowerPC        RocketIO Total Max

           Array(3) Logic        Distributed XtremeDSP 18 Kb Block                                                                                                                                                                                                    Processor Ethernet Transceiver I/O User
        Row x Col Cells
Device                        Slices RAM (Kb) Slices(2) Blocks RAM (Kb) DCMs PMCDs Blocks                                                                                                                                                                                      MACs  Blocks Banks I/O

XC4VLX15 64 x 24 13,824 6,144    96          32                                                                                                                                                                                                 48 864          4  0  N/A      N/A   N/A  9 320

XC4VLX25 96 x 28 24,192 10,752 168           48                                                                                                                                                                                                 72 1,296 8         4  N/A      N/A   N/A  11 448

XC4VLX40 128 x 36 41,472 18,432 288          64                                                                                                                                                                                                 96 1,728 8         4  N/A      N/A   N/A  13 640

XC4VLX60 128 x 52 59,904 26,624 416          64                                                                                                                                                                                                 160 2,880 8        4  N/A      N/A   N/A  13 640

XC4VLX80 160 x 56 80,640 35,840 560          80                                                                                                                                                                                                 200 3,600 12       8  N/A      N/A   N/A  15 768

XC4VLX100 192 x 64 110,592 49,152 768        96                                                                                                                                                                                                 240 4,320 12       8  N/A      N/A   N/A  17 960

XC4VLX160 192 x 88 152,064 67,584 1056       96                                                                                                                                                                                                 288 5,184 12       8  N/A      N/A   N/A  17 960

XC4VLX200 192 x 116 200,448 89,088 1392      96                                                                                                                                                                                                 336 6,048 12       8  N/A      N/A   N/A  17 960

Copyright 20042010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and
other countries. The PowerPC name and logo are registered trademarks of IBM Corp. and used under license. All other trademarks are the property of their respective owners.

DS112 (v3.1) August 30, 2010                                                                                                                                                                                                          

Product Specification                                                                                                                                                                                                                                                                                            1
        R                                                                                                  Virtex-4 Family Overview

Table 1: Virtex-4 FPGA Family Members (Continued)

           Configurable Logic Blocks (CLBs)(1)              Block RAM

                               Max                                                     Max        PowerPC        RocketIO Total Max

           Array(3) Logic      Distributed XtremeDSP 18 Kb Block                                  Processor Ethernet Transceiver I/O User
        Row x Col Cells
Device                        Slices RAM (Kb) Slices(2) Blocks RAM (Kb) DCMs PMCDs Blocks                  MACs  Blocks Banks I/O

XC4VSX25 64 x 40 23,040 10,240 160              128         128 2,304 4                        0  N/A      N/A   N/A  9 320

XC4VSX35 96 x 40 34,560 15,360 240              192         192 3,456 8                        4  N/A      N/A   N/A  11 448

XC4VSX55 128 x 48 55,296 24,576 384             512         320 5,760 8                        4  N/A      N/A   N/A  13 640

XC4VFX12 64 x 24 12,312 5,472  86               32          36 648                          4  0  1        2     N/A  9 320

XC4VFX20 64 x 36 19,224 8,544 134               32          68 1,224 4                         0  1        2     8    9 320

XC4VFX40 96 x 52 41,904 18,624 291              48          144 2,592 8                        4  2        4     12   11 448

XC4VFX60 128 x 52 56,880 25,280 395             128         232 4,176 12                       8  2        4     16   13 576

XC4VFX100 160 x 68 94,896 42,176 659            160         376 6,768 12                       8  2        4     20   15 768

XC4VFX140 192 x 84 142,128 63,168 987           192         552 9,936 20                       8  2        4     24   17 896

1. One CLB = Four Slices = Maximum of 64 bits.

2. Each XtremeDSP slice contains one 18 x 18 multiplier, an adder, and an accumulator

3. Some of the row/column array is used by the processors in the FX devices.

System Blocks Common to All Virtex-4 Families

Xesium Clock Technology                                     500 MHz XtremeDSP Slices

Up to twenty Digital Clock Manager (DCM) modules          Dedicated 18-bit x 18-bit multiplier,
      - Precision clock deskew and phase shift                   multiply-accumulator, or multiply-adder blocks
      - Flexible frequency synthesis
      - Dual operating modes to ease performance trade-off   Optional pipeline stages for enhanced performance
            decisions                                        Optional 48-bit accumulator for multiply accumulate
      - Improved maximum input/output frequency
      - Improved phase shifting resolution                       (MACC) operation
      - Reduced output jitter                               Integrated adder for complex-multiply or multiply-add
      - Low-power operation
      - Enhanced phase detectors                                 operation
      - Wide phase shift range                               Cascadeable Multiply or MACC

Companion Phase-Matched Clock Divider (PMCD)               Up to 100% speed improvement over previous
     blocks                                                      generation devices.

Differential clocking structure for optimized low-jitter  500 MHz Integrated Block Memory
     clocking and precise duty cycle
                                                             Up to 10 Mb of integrated block memory
32 Global Clock networks                                  Optional pipeline stages for higher performance
                                                             Multi-rate FIFO support logic
Regional I/O and Local clocks
                                                                  - Full and Empty Flag support
Flexible Logic Resources                                          - Fully programmable AF and AE Flags
                                                                  - Synchronous/ Asynchronous Operation
Up to 40% speed improvement over previous                  Dual-port architecture
     generation devices                                     Independent read and write port width selection (RAM
Up to 200,000 logic cells including:                      18 Kbit blocks (memory and parity/sideband memory
      - Up to 178,176 internal registers with clock enable       support)
            (XC4VLX200)                                     Configurations from 16K x 1 to 512 x 36
      - Up to 178,176 look-up tables (LUTs)                      (4K x 4 to 512 x 36 for FIFO operation)
      - Logic expanding multiplexers and I/O registers       Byte-write capability (connection to PPC405, etc.)
                                                             Dedicated cascade routing to form 32K x 1 memory
Cascadable variable shift registers or distributed             without using FPGA routing
     memory capability
                                                             Up to 100% speed improvement over previous
                                                                 generation devices.

DS112 (v3.1) August 30, 2010               

Product Specification                                                                                                              2
R                                                              Virtex-4 Family Overview

SelectIO Technology                                            Digitally Controlled Impedance (DCI)
                                                               Active I/O Termination
Up to 960 user I/Os
Wide selections of I/O standards from 1.5V to 3.3V            Optional series or parallel termination
Extremely high-performance                                    Temperature compensation

      - 600 Mb/s HSTL & SSTL (on all single-ended I/O)         Configuration
      - 1 Gb/s LVDS (on all differential I/O pairs)
True differential termination                                 256-bit AES bitstream decryption provides intellectual
Selected low-capacitance I/Os for improved signal                 property (IP) security
Same edge capture at input and output I/Os                   Improved bitstream error detection/correction capability
                                                                Fast SelectMAP configuration
Memory interface support for DDR and DDR-2                   JTAG support
     SDRAM, QDR-II, and RLDRAM-II.                              Readback capability

ChipSync Technology                                            90 nm Copper CMOS Process

Integrated with SelectIO technology to simplify              1.2V Core Voltage
     source-synchronous interfaces
                                                               Flip-Chip Packaging
Per-bit deskew capability built in all I/O blocks (variable
     input delay line)                                          Pb-Free packages available with production devices.

Dedicated I/O and regional clocking resources (pin and

Built in data serializer/deserializer logic in all I/O and
     clock dividers

Memory/Networking/Telecommunication interfaces up
     to 1 Gb/s+ DDR

System Blocks Specific to the Virtex-4 FX Family

RocketIO Multi-Gigabit Transceiver (MGT)                        Auxiliary Processor Unit (APU) Interface for direct
                                                                    connection from PPC405 to coprocessors in fabric
Full-duplex serial transceiver (MGT) capable of                    - APU can run at different clock rates
     622 Mb/s to 6.5 Gb/s baud rates                                 - Supports autonomous instructions: no pipeline stalls
                                                                     - 32-bit instruction and 64-bit data
8B/10B, 64B/66B, user-defined FPGA logic, or no data               - 4-cycle cache line transfer
                                                               Tri-Mode Ethernet Media Access Controller
Channel bonding support
CRC generation and checking                                  IEEE 802.3 compliant
Programmable TX pre-emphasis or pre-equalization             Operates at 10, 100, and 1,000 Mb/s
Programmable RX continuous time equalization                  Supports tri-mode auto-detect
Programmable RX decision feedback equalization                Receive address filter
On-chip RX AC coupling                                        Fully monolithic 1000Base-X solution with RocketIO
RX signal detect and loss of signal indicator
TX driver electrical idle mode                                    MGT
User dynamic reconfiguration using secondary                  Implements SGMII through RocketIO MGT to external

     configuration bus                                              PHY device
                                                                Supports multiple PHY (MII, GMII, etc.) interfaces
PowerPC 405 Processor RISC Core
                                                                    through an I/O resource
Embedded PowerPC 405 processor (PPC405) core                  Receive and transmit statistics available through
      - Up to 450 MHz operation
      - Five-stage data path pipeline                               separate interfaces
      - 16 KB instruction cache                                 Separate host and client interfaces
      - 16 KB data cache                                        Support for jumbo frames
     - Enhanced instruction and data on-chip memory             Flexible, user-configurable host interface
          (OCM) controllers
     - Additional frequency ratio options between
          PPC405 and Processor Local Bus

DS112 (v3.1) August 30, 2010

Product Specification                                                                                                        3
R                                                                             Virtex-4 Family Overview

Architectural Description: Virtex-4 FPGA Array Overview

Virtex-4 devices are user-programmable gate arrays with          Digital Clock Manager (DCM) blocks provide
various configurable elements and embedded cores opti-               self-calibrating, fully digital solutions for clock
mized for high-density and high-performance system                   distribution delay compensation, clock
designs. Virtex-4 devices implement the following function-          multiplication/division, and coarse-/fine-grained clock
ality:                                                               phase shifting.

I/O blocks provide the interface between package pins         Additionally, FX devices support the following embedded
     and the internal configurable logic. Most popular and      system functionality:
     leading-edge I/O standards are supported by
     programmable I/O blocks (IOBs). The IOBs are                Integrated high-speed serial transceivers enable data
     enhanced for source-synchronous applications.                   rates up to 6.5 Gb/s per channel.
     Source-synchronous optimizations include per-bit
     deskew, data serializer/deserializer, clock dividers, and   Embedded IBM PowerPC 405 Processor RISC CPU
     dedicated local clocking resources.                             (up to 450 MHz) with the auxiliary processor unit
Configurable Logic Blocks (CLBs), the basic logic
     elements for Xilinx FPGAs, provide combinatorial and       10/100/1000 Ethernet media-access control (EMAC)
     synchronous logic as well as distributed memory and             cores.
     SRL16 shift register capability.
                                                                The general routing matrix (GRM) provides an array of rout-
Block RAM modules provide flexible 18Kbit true                ing switches between each component. Each programma-
     dual-port RAM, that are cascadable to form larger          ble element is tied to a switch matrix, allowing multiple
     memory blocks. In addition, Virtex-4 FPGA block RAMs       connections to the general routing matrix. The overall pro-
     contain optional programmable FIFO logic for               grammable interconnection is hierarchical and designed to
     increased device utilization.                              support high-speed designs.

Cascadable embedded XtremeDSP slices with 18-bit x            All programmable elements, including the routing
     18-bit dedicated multipliers, integrated Adder, and        resources, are controlled by values stored in static memory
     48-bit accumulator.                                        cells. These values are loaded in the memory cells during
                                                                configuration and can be reloaded to change the functions
                                                                of the programmable elements.

Virtex-4 FPGA Features

This section briefly describes the features of the Virtex-4 family of FPGAs.

Input/Output (SelectIO) Blocks                                  HSTL 1.5V and 1.8V (Class I, II, III, and IV)
                                                                SSTL 1.8V and 2.5V (Class I and II)
IOBs are programmable and can be categorized as follows:
                                                                The DCI I/O feature can be configured to provide on-chip
Programmable single-ended or differential (LVDS)              termination for each single-ended I/O standard and some
     operation                                                  differential I/O standards.

Input block with an optional single data rate (SDR) or        The IOB elements also support the following differential sig-
     double data rate (DDR) register                            naling I/O standards:

Output block with an optional SDR or DDR register             LVDS and Extended LVDS (2.5V only)
Bidirectional block                                           BLVDS (Bus LVDS)
Per-bit deskew circuitry                                       ULVDS
Dedicated I/O and regional clocking resources                  HypertransportTM
Built in data serializer/deserializer                         Differential HSTL 1.5V and 1.8V (Class II)
                                                                Differential SSTL 1.8V and 2.5V (Class II)
The IOB registers are either edge-triggered D-type flip-flops
or level-sensitive latches.                                     Two adjacent pads are used for each differential pair. Two or
                                                                four IOB blocks connect to one switch matrix to access the
IOBs support the following single-ended standards:              routing resources.

LVTTL                                                         Per-bit deskew circuitry allows for programmable signal
LVCMOS (3.3V, 2.5V, 1.8V, and 1.5V)                           delay internal to the FPGA. Per-bit deskew flexibly provides
PCI (33 and 66 MHz)                                           fine-grained increments of delay to carefully produce a

DS112 (v3.1) August 30, 2010

Product Specification                                                                                                         4
R                                                                 Virtex-4 Family Overview

range of signal delays. This is especially useful for synchro-    XtremeDSP Slices
nizing signal edges in source synchronous interfaces.
                                                                  The XtremeDSP slices contain a dedicated 18 x 18-bit 2's
General purpose I/O in select locations (four per bank) are       complement signed multiplier, adder logic, and a 48-bit
designed to be "regional clock capable" I/O by adding spe-        accumulator. Each multiplier or accumulator can be used
cial hardware connections for I/O in the same locality. These     independently. These blocks are designed to implement
regional clock inputs are distributed within a limited region     extremely efficient and high-speed DSP applications.
to minimize clock skew between IOBs. Regional I/O clock-
ing supplements the global clocking resources.                    The block DSP feature in Virtex-4 devices are further dis-
                                                                  cussed in XtremeDSP Design Considerations.
Data serializer/deserializer capability is added to every I/O
to support source synchronous interfaces. A serial-to-paral-      Global Clocking
lel converter with associated clock divider is included in the
input path, and a parallel-to-serial converter in the output      The DCM and global-clock multiplexer buffers provide a
path.                                                             complete solution for designing high-speed clock networks.

An in-depth guide to the Virtex-4 FPGA IOB is discussed in        Up to twenty DCM blocks are available. To generate
the Virtex-4 FPGA User Guide.                                     deskewed internal or external clocks, each DCM can be
                                                                  used to eliminate clock distribution delay. The DCM also
Configurable Logic Blocks (CLBs)                                  provides 90, 180, and 270 phase-shifted versions of the
                                                                  output clocks. Fine-grained phase shifting offers higher res-
A CLB resource is made up of four slices. Each slice is           olution phase adjustment with fraction of the clock period
equivalent and contains:                                          increments. Flexible frequency synthesis provides a clock
                                                                  output frequency equal to a fractional or integer multiple of
Two function generators (F & G)                                 the input clock frequency.
Two storage elements
Arithmetic logic gates                                          Virtex-4 devices have 32 global-clock MUX buffers. The
Large multiplexers                                              clock tree is designed to be differential. Differential clocking
Fast carry look-ahead chain                                     helps reduce jitter and duty cycle distortion.

The function generators F & G are configurable as 4-input         Routing Resources
look-up tables (LUTs). Two slices in a CLB can have their
LUTs configured as 16-bit shift registers, or as 16-bit distrib-  All components in Virtex-4 devices use the same intercon-
uted RAM. In addition, the two storage elements are either        nect scheme and the same access to the global routing
edge-triggered D-type flip-flops or level sensitive latches.      matrix. Timing models are shared, greatly improving the
Each CLB has internal fast interconnect and connects to a         predictability of the performance for high-speed designs.
switch matrix to access general routing resources.
The Virtex-4 FPGA CLBs are further discussed in the
Virtex-4 FPGA User Guide.                                         Boundary-Scan instructions and associated data registers
                                                                  support a standard methodology for accessing and config-
Block RAM                                                         uring Virtex-4 devices, complying with IEEE standards
                                                                  1149.1 and 1532.
The block RAM resources are 18 Kb true dual-port RAM
blocks, programmable from 16K x 1 to 512 x 36, in various         Configuration
depth and width configurations. Each port is totally synchro-
nous and independent, offering three "read-during-write"          Virtex-4 devices are configured by loading the bitstream into
modes. Block RAM is cascadable to implement large                 internal configuration memory using one of the following
embedded storage blocks. Additionally, back-end pipeline          modes:
registers, clock control circuitry, built-in FIFO support, and
byte write enable are new features supported in the Virtex-4       Slave-serial mode
FPGA.                                                             Master-serial mode
                                                                   Slave SelectMAP mode
The block RAM feature in Virtex-4 devices is further dis-          Master SelectMAP mode
cussed in the Virtex-4 FPGA User Guide.                            Boundary-Scan mode (IEEE-1532)

                                                                  Optional 256-bit AES decryption is supported on-chip (with
                                                                  software bitstream encryption) providing Intellectual Prop-
                                                                  erty security.

DS112 (v3.1) August 30, 2010

Product Specification                                             5
R                                                                    Virtex-4 Family Overview

Virtex-4 FX Family

This section briefly describes blocks available only in FX devices.

RocketIO Multi-Gigabit Transceiver                             One or Two PowerPC 405 Processor Cores

8 24 Channels RocketIO Multi-Gigabit Serial Transceivers      32-bit Harvard Architecture
(MGTs) capable of running 622 Mb/s 6.5 Gb/s
                                                                5-Stage Execution Pipeline
Full Clock and Data Recovery
32-bit or 40-bit datapath support                            Integrated 16KB Level 1 Instruction Cache and 16KB
Optional 8B/10B, 64B/66B, or FPGA-based                           Level 1 Data Cache

     encode/decode                                              Integrated Level 1 Cache Parity Generation and
Integrated FIFO/Elastic Buffer                                    Checking
Support for Channel Bonding
Embedded 32-bit CRC generation/checking                      CoreConnectTM Bus Architecture
Integrated Comma-detect or programmable A1/A2,
                                                                Efficient, high-performance on-chip memory (OCM)
     A1A1/A2A2 detection                                            interface to block RAM
Programmable pre-emphasis (AKA transmitter
                                                                PLB Synchronization Logic (Enables Non-Integer
     equalization)                                                  CPU-to-PLB Clock Ratios)
Programmable receiver equalization
Embedded support for:                                        Auxiliary Processor Unit (APU) Interface and Integrated
                                                                    APU Controller
      - Out of Band (OOB) Signalling: Serial ATA                     - Optimized FPGA-based Coprocessor connection
      - Beaconing and Electrical Idle: PCI-ExpressTM                 - Automatic decode of PowerPC floating-point instructions
On-chip bypassable AC coupling for receiver                              -- allows custom instructions (decode for up to eight
                                                                     - Extremely efficient microcontroller-style interfacing

Two or Four Tri-Mode (10/100/1000 Mb/s) Ethernet Media Access Control (MAC) Cores

IEEE 802.3-2000 Compliant                                     Half- or Full-Duplex
MII/GMII Interface or SGMII (when used with RocketIO          Supports Jumbo Frames
                                                                1000Base-X PCS/PMA: When used with RocketIO
Can Operate Independent of PowerPC processor                      MGT can provide complete 1000Base-X
                                                                    implementation on-chip

Intellectual Property Cores                                    Industry leading connectivity and networking IP cores
                                                               include the electronics industry's first Advanced Switching
Xilinx offers IP cores for commonly used complex functions     product, leading-edge PCI Express, Serial RapidIO, Fibre
including DSP, bus interfaces, processors, and processor       Channel, and 10Gb Ethernet cores that include Virtex-4
peripherals. Using Xilinx LogiCORETM products and cores        FPGA RocketIO multi-gigabit serial interfaces. The Xilinx
from third party AllianceCORE participants, customers can      SPI-4.2 IP core utilizes the Virtex-4 FPGA embedded
shorten development time, reduce design risk, and obtain       ChipSync technology to implement dynamic phase align-
superior performance for their designs. Additionally, our      ment for high-performance source-synchronous operation.
CORE GeneratorTM system allows customers to implement
IP cores into Virtex-4 FPGAs with predictable and repeat-      MicroBlazeTM processor 32-bit core provides the industry's
able performance. It offers a simple user interface to gener-  fastest soft processing solution for building complex sys-
ate parameter-based cores optimized for our FPGAs.             tems for the networking, telecommunication, data communi-
                                                               cation, embedded and consumer markets. The MicroBlaze
The System Generator for DSP tool allows system archi-         processor features a RISC architecture with Harvard-style
tects to quickly model and implement DSP functions using       separate 32-bit instruction and data busses running at full
handcrafted IP, and features an interface to third-party sys-  speed to execute programs and access data from both
tem level DSP design tools. System Generator for DSP           on-chip and external memory. A standard set of peripherals
implements many of the high-performance DSP cores sup-         are also CoreConnectTM enabled to offer MicroBlaze pro-
porting Virtex-4 FPGAs including the Xilinx Forward Error      cessor designers compatibility and reuse.
Correction Solution with Interleaver/De-interleaver,
Reed-Solomon encoder/decoders, and Viterbi decoders.           All IP cores for Virtex-4 FPGAs are found on the Xilinx IP
These are ideal for creating highly-flexible, concatenated     Center Internet portal presenting the latest intellectual prop-
codecs to support the communications market.                   erty cores and reference designs via Smart Search for
                                                               faster access.

DS112 (v3.1) August 30, 2010

Product Specification                                                                                         6
              R                                                                                       Virtex-4 Family Overview

Application Notes and Reference Designs

Application notes and reference designs written specifically for the Virtex-4 family are available on the Xilinx web site at

Virtex-4 Device and Package Combinations and Maximum I/Os

Table 2: Virtex-4 Device and Package Combinations and Maximum Available I/Os

Package(1,2)      SF363        FF668    FF672                        FF676           FF1148   FF1152   FF1513               FF1517
                 SFG363       FFG668   FFG672                       FFG676          FFG1148  FFG1152  FFG1513              FFG1517

        Size     17 x 17      27 x 27  27 x 27                      27 x 27         35 x 35  35 x 35  40 x 40              40 x 40

Device           MGTs I/O MGTs I/O MGTs I/O MGTs I/O MGTs I/O MGTs I/O MGTs I/O MGTs I/O

XC4VLX15         N/A 240 N/A 320                                    N/A 320

XC4VLX25         N/A 240 N/A 448

XC4VLX40                      N/A 448                                               N/A 640

XC4VLX60                      N/A 448                                               N/A 640

XC4VLX80                                                                            N/A 768

XC4VLX100                                                                           N/A 768           N/A 960

XC4VLX160                                                                           N/A 768           N/A 960

XC4VLX200                                                                                             N/A 960

XC4VSX25                      N/A 320

XC4VSX35                      N/A 448

XC4VSX55                                                                            N/A 640

XC4VFX12         N/A 240 N/A 320

XC4VFX20                               8  320

XC4VFX40                               12 352                                                12 448

XC4VFX60                               12 352                                                16 576

XC4VFX100                                                                                    20 576                        20 768

XC4VFX140                                                                                                                  24 768


1. All packages are also available in Pb-Free versions (SFG/FFG).

2. Pinouts on all packages (except SF363/SFG363 and FF668/FFG668) are configured using the new, improved SparseChevron pin
      layout for superior signal integrity.

Virtex-4 FPGA Ordering Information

Virtex-4 FPGA ordering information shown in Figure 1 applies to all packages including Pb-Free.

                 Example: XC4VLX25-10FFG668CS2

                    Device Type                                              Step Identification Version(1)
                  Speed Grade
                 (-10, -11, -12(2))                                          Temperature Range:
                                                                               C = Commercial (TJ = 0C to +85C)
                                                                                I = Industrial(2) (TJ = 40C to +100C)

                                                                             Number of Pins


                 Notes:                                                      Package Type

                 1) The step identification version is optional and is not specified unless

                 a particular device stepping is required. Refer to the Virtex-4 Data

                 Sheet (DS302) for additional information on step ordering codes.

                 2) -12 devices not available in Industrial grade.                                    DS112_01_112806

                                       Figure 1: Virtex-4 FPGA Ordering Information

DS112 (v3.1) August 30, 2010                              

Product Specification                                                                                                               7
          R                                                        Virtex-4 Family Overview

Virtex-4 Documentation                                         Virtex-4 FPGA Configuration Guide
                                                               This all-encompassing configuration guide includes chap-
Complete and up-to-date documentation of the Virtex-4          ters on configuration interfaces (serial and SelectMAP), bit-
family of FPGAs is available on the Xilinx web site. In addi-  stream encryption, Boundary-Scan and JTAG configuration,
tion to the most recent Virtex-4 Family Overview, the follow-  and reconfiguration techniques.
ing files are also available for download:
                                                               Virtex-4 FPGA Packaging and Pinout Specification
Virtex-4 FPGA Data Sheet: DC and Switching                     This specification includes the tables for device/package
Characteristics                                                combinations and maximum I/Os, pin definitions, pinout
This data sheet contains the DC and Switching Characteris-     tables, pinout diagrams, mechanical drawings, and thermal
tic specifications for the Virtex-4 family.                    specifications.

Virtex-4 FPGA User Guide                                       Virtex-4 FPGA PCB Designer's Guide
This guide includes chapters on:                               This guide describes PCB guidelines for the Virtex-4 family.
Clocking Resources                                           It covers SelectIO signaling, RocketIO signaling, power dis-
Digital Clock Manager (DCM)                                  tribution systems, PCB breakout, and parts placement.
Phase-Matched Clock Dividers (PMCD)
Block RAM and FIFO memory                                    Virtex-4 RocketIO Multi-Gigabit Transceiver User Guide
Configurable Logic Blocks (CLBs)                             This guide describes the RocketIO Multi-Gigabit Transceiv-
SelectIO Resources                                           ers available in the Virtex-4 FX family.
SelectIO Logic Resources
Advanced SelectIO Logic Resources                            Virtex-4 FPGA Embedded Tri-Mode Ethernet MAC User
XtremeDSP for Virtex-4 FPGAs User Guide                        This guide describes the Embedded Tri-Mode Ethernet
This guide describes the DSP48 slice and includes refer-       Media Access Controller available in the Virtex-4 FX family.
ence designs for using DSP48 math functions and various
FIR filters.                                                   PowerPC 405 Processor Block Reference Guide

                                                               This guide is updated to include the PowerPC 405 proces-
                                                               sor block available in the Virtex-4 FX family.

Revision History

The following table shows the revision history for this document.

  Date       Version                                                                Revision
08/02/04        1.0
09/10/04        1.1           Initial Xilinx release. Printed Handbook version.
12/08/04        1.2
03/26/05        1.3           Typographical edits.

06/17/05        1.4            Removed System Monitor and ADC references.
02/10/06        1.5            Edited Ethernet MAC section.

10/10/06        1.6            Removed legacy CLB reference and typographical edits.
01/23/07        2.0            Edited serial transceiver sections.
                               In Table 2 added FFG Pb-Free packages.

                              Added note to Table 2 for SparseChevron pinouts.

                               Removed FCRAM-II support.
                               Added note 3 to Table 1.
                               Revised the CLB numbers for XC4VFX40 devices in Table 1.
                               Added stepping to order information example in Figure 1.

                               Changed maximum transceiver rate to 6.5 Gb/s.
                               Removed FF1760 package from Table 2.

                              Revision number jumped to 2.0 to correlate to data sheet (DS302) major revision.
                               Table 1: Corrected typo: XC4VFX40 number of slices = 18,624.
                               Table 2: Added column for FF676 package. Rewrote table footnotes.

DS112 (v3.1) August 30, 2010

Product Specification                                                                                           8
          R                                   Virtex-4 Family Overview

  Date       Version                                                                Revision
03/12/07        2.1
                              Table 2: Corrected to remove FF676 package offerings in XC4VLX40, XC4VLX60,
09/28/07        3.0           XC4VSX25, XC4VSX35, and XC4VFX12 devices.

08/30/10        3.1           All Virtex-4 devices released to Production status. See DS302, Virtex-4 Data Sheet, for full
                              particulars. No changes in this document from previous revision.

                              See XCN09028, Product Discontinuation Notice Virtex-4 LX25 FPGA FF(G)676 Devices for
                              detailed product revisions. In Table 2, removed XC4VLX25 devices in the FF676/FFG676
                              package column.

DS112 (v3.1) August 30, 2010

Product Specification                                                                                                       9
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