FPGA, 1280 CLBS, 1000000 GATES, 650 MHz, PBGA575


XC2V40-5FF896C功能数量 1
XC2V40-5FF896C端子数量 575
XC2V40-5FF896C最大供电/工作电压 1.58 V
XC2V40-5FF896C最小供电/工作电压 1.42 V
XC2V40-5FF896C额定供电电压 1.5 V
XC2V40-5FF896C加工封装描述 31 × 31 MM, 1.27 MM PITCH, MS-034BAN-1, BGA-575
XC2V40-5FF896C工艺 CMOS
XC2V40-5FF896C包装形状 SQUARE
XC2V40-5FF896C包装尺寸 GRID 阵列
XC2V40-5FF896C表面贴装 Yes
XC2V40-5FF896C端子形式 BALL
XC2V40-5FF896C端子间距 1.27 mm
XC2V40-5FF896C端子涂层 锡 铅
XC2V40-5FF896C端子位置 BOTTOM
XC2V40-5FF896C包装材料 塑料/环氧树脂
XC2V40-5FF896C组织 1280 CLBS, 1000000 门
XC2V40-5FF896C最大FCLK时钟频率 650 MHz
XC2V40-5FF896C可配置逻辑模块数量 1280
XC2V40-5FF896C等效门电路数量 1.00E6
XC2V40-5FF896C一个CLB模块最大延时 0.4400 ns




R                                                            Virtex-II 1.5V

                                                             Field-Programmable Gate Arrays

DS031-1 (v1.7) October 2, 2001  0  0                         Advance Product Specification

Summary of Virtex-II Features                                    - Digitally Controlled Impedance (DCI) I/O: on-chip
                                                                       termination resistors for single-ended I/O standards
Industry First Platform FPGA Solution
                                                                  - PCI-X @ 133 MHz, PCI @ 66 MHz and 33 MHz
IP-ImmersionTM Architecture                                          compliance, and CardBus compliant
     - Densities from 40K to 8M system gates
     - 420 MHz internal clock speed (Advance Data)                - Differential Signaling
     - 840+ Mb/s I/O (Advance Data)                                     840 Mb/s Low-Voltage Differential Signaling I/O
                                                                              (LVDS) with current mode drivers
SelectRAMTM Memory Hierarchy                                           Bus LVDS I/O
     - 3 Mb of True Dual-PortTM RAM in 18-Kbit block                     Lightning Data Transport (LDT) I/O with current
          SelectRAM resources                                                 driver buffers
     - Up to 1.5 Mb of distributed SelectRAM resources                   Low-Voltage Positive Emitter-Coupled Logic
     - High-performance interfaces to external memory                         (LVPECL) I/O
            DDR-SDRAM interface                                        Built-in DDR Input and Output registers
            FCRAM interface
            QDRTM-SRAM interface                                 - Proprietary high-performance SelectLinkTM
            Sigma RAM interface                                       Technology
                                                                         High-bandwidth data path
Arithmetic Functions                                                   Double Data Rate (DDR) link
     - Dedicated 18-bit x 18-bit multiplier blocks                      Web-based HDL generation methodology
     - Fast look-ahead carry logic chains
                                                             Supported by Xilinx FoundationTM and AllianceTM
Flexible Logic Resources                                        Series Development Systems
     - Up to 93,184 internal registers / latches with Clock       - Integrated VHDL and Verilog design flows
          Enable                                                  - Compilation of 10M system gates designs
     - Up to 93,184 look-up tables (LUTs) or cascadable           - Internet Team Design (ITD) tool
          16-bit shift registers
     - Wide multiplexers and wide-input function support      SRAM-Based In-System Configuration
     - Horizontal cascade chain and Sum-of-Products               - Fast SelectMAPTM configuration
          support                                                 - Triple Data Encryption Standard (DES) security
     - Internal 3-state bussing                                        option (Bitstream Encryption)
                                                                  - IEEE1532 support
High-Performance Clock Management Circuitry                     - Partial reconfiguration
     - Up to 12 DCM (Digital Clock Manager) modules               - Unlimited re-programmability
            Precise clock de-skew                                - Readback capability
            Flexible frequency synthesis
            High-resolution phase shifting                   0.15 m 8-Layer Metal process with 0.12 m
     - 16 global clock multiplexer buffers                        high-speed transistors

Active InterconnectTM Technology                            1.5 V (VCCINT) core power supply, dedicated 3.3 V
     - Fourth generation segmented routing structure              VCCAUX auxiliary and VCCO I/O power supplies
     - Predictable, fast routing delay, independent of
          fanout                                              IEEE 1149.1 compatible boundary-scan logic support
                                                             Flip-Chip and Wire-Bond Ball Grid Array (BGA)
SelectI/O-UltraTM Technology
     - Up to 1,108 user I/Os                                      packages in three standard fine pitches (0.80mm,
     - 19 single-ended standards and six differential             1.00mm, and 1.27mm)
          standards                                           100% factory tested
     - Programmable sink current (2 mA to 24 mA) per I/O

2001 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and disclaimers are as listed at
        All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.

DS031-1 (v1.7) October 2, 2001                               Module 1 of 4
Advance Product Specification   1-800-255-7778                                               1
Virtex-II 1.5V Field-Programmable Gate Arrays                                                                      R

Table 1: Virtex-II Field-Programmable Gate Array Family Members

                                         CLB                                SelectRAM Blocks
                     (1 CLB = 4 slices = Max 128 bits)

Device         System Array       Slices       Maximum          Multiplier  18-Kbit Max RAM   DCMs        Max I/O
                Gates Row x Col.               Distributed       Blocks     Blocks (Kbits)       4        Pads(1)
                                               RAM Kbits                                         4
                                                                                                 8           88
XC2V40         40K   8x8          256          8                 4          4    72              8          120
                                                                                                 8          200
XC2V80         80K   16 x 8       512          16                8          8    144             8          264
                                                                                                 8          432
XC2V250        250K  24 x 16      1,536        48               24          24   432            12          528
                                                                                                12          624
XC2V500        500K  32 x 24      3,072        96               32          32   576            12          720
                                                                                                12          912
XC2V1000       1M    40 x 32 5,120             160              40          40   720                       1,104
XC2V1500 1.5M        48 x 40      7,680        240              48          48   864

XC2V2000       2M    56 x 48 10,752            336              56          56   1,008

XC2V3000       3M    64 x 56 14,336            448              96          96   1,728

XC2V4000       4M    80 x 72 23,040            720              120         120  2,160

XC2V6000       6M    96 x 88 33,792            1,056            144         144  2,592

XC2V8000       8M 112 x 104 46,592             1,456            168         168  3,024

1. See details in Table 2, "Maximum Number of User I/O Pads".

General Description                                             Table 2 shows the maximum number of user I/Os available.
                                                                The Virtex-II device/package combination table (Table 6 at
The Virtex-II family is a platform FPGA developed for high      the end of this section) details the maximum number of I/Os
performance from low-density to high-density designs that       for each device and package using wire-bond or flip-chip
are based on IP cores and customized modules. The family        technology.
delivers complete solutions for telecommunication, wire-
less, networking, video, and DSP applications, including        Table 2: Maximum Number of User I/O Pads
PCI, LVDS, and DDR interfaces.
                                                                Device           Wire-Bond    Flip-Chip
The leading-edge 0.15m / 0.12m CMOS 8-layer metal
process and the Virtex-II architecture are optimized for high   XC2V40           88
speed with low power consumption. Combining a wide vari-
ety of flexible features and a large range of densities up to   XC2V80           120
10 million system gates, the Virtex-II family enhances pro-
grammable logic design capabilities and is a powerful alter-    XC2V250          200
native to mask-programmed gates arrays. As shown in
Table 1, the Virtex-II family comprises 12 members, ranging     XC2V500          264
from 40K to 10M system gates.
                                                                XC2V1000         328                      432
                                                                XC2V1500         392                      528
Offerings include ball grid array (BGA) packages with
0.80mm, 1.00mm, and 1.27mm pitches. In addition to tradi-       XC2V2000         456                      624
tional wire-bond interconnects, flip-chip interconnect is used
in some of the BGA offerings. The use of flip-chip intercon-    XC2V3000         516                      720
nect offers more I/Os than is possible in wire-bond versions
of the similar packages. Flip-Chip construction offers the      XC2V4000                                  912
combination of high pin count with high thermal capacity.
                                                                XC2V6000                      1,104

                                                                XC2V8000                      1,108

Module 1 of 4                                             DS031-1 (v1.7) October 2, 2001
2                                              1-800-255-7778                    Advance Product Specification
R                                                                  Virtex-II 1.5V Field-Programmable Gate Arrays


Virtex-II Array Overview

Virtex-II devices are user-programmable gate arrays with various configurable elements. The Virtex-II architecture is
optimized for high-density and high-performance logic designs. As shown in Figure 1, the programmable device is
comprised of input/output blocks (IOBs) and internal configurable logic blocks (CLBs).

                                                              DCM      DCM  IOB

                                Global Clock Mux

   Configurable Logic

   Programmable I/Os

                                                  CLB Block SelectRAM      Multiplier


                                Figure 1: Virtex-II Architecture Overview

Programmable I/O blocks provide the interface between         All programmable elements, including the routing
package pins and the internal configurable logic. Most        resources, are controlled by values stored in static memory
popular and leading-edge I/O standards are supported by       cells. These values are loaded in the memory cells during
the programmable IOBs.                                        configuration and can be reloaded to change the functions
                                                              of the programmable elements.
The internal configurable logic includes four major elements
organized in a regular array.                                 Virtex-II Features

Configurable Logic Blocks (CLBs) provide functional         This section briefly describes Virtex-II features.
     elements for combinatorial and synchronous logic,
     including basic storage elements. BUFTs (3-state         Input/Output Blocks (IOBs)
     buffers) associated with each CLB element drive
     dedicated segmentable horizontal routing resources.      IOBs are programmable and can be categorized as follows:

Block SelectRAM memory modules provide large                Input block with an optional single-data-rate or
     18-Kbit storage elements of True Dual-Port RAM.               double-data-rate (DDR) register

Multiplier blocks are 18-bit x 18-bit dedicated             Output block with an optional single-data-rate or DDR
     multipliers.                                                  register, and an optional 3-state buffer, to be driven
                                                                   directly or through a single or DDR register
DCM (Digital Clock Manager) blocks provide
     self-calibrating, fully digital solutions for clock       Bi-directional block (any combination of input and
     distribution delay compensation, clock multiplication         output configurations)
     and division, coarse and fine-grained clock phase
     shifting.                                                These registers are either edge-triggered D-type flip-flops
                                                              or level-sensitive latches.
A new generation of programmable routing resources called
Active Interconnect Technology interconnects all of these     IOBs support the following single-ended I/O standards:
elements. The general routing matrix (GRM) is an array of
routing switches. Each programmable element is tied to a       LVTTL, LVCMOS (3.3 V, 2.5 V, 1.8 V, and 1.5 V)
switch matrix, allowing multiple connections to the general    PCI-X at 133 MHz, PCI (3.3 V at 33 MHz and 66 MHz)
routing matrix. The overall programmable interconnection is    GTL and GTLP
hierarchical and designed to support high-speed designs.       HSTL (Class I, II, III, and IV)

DS031-1 (v1.7) October 2, 2001                                       Module 1 of 4
Advance Product Specification                     1-800-255-7778                                             3
Virtex-II 1.5V Field-Programmable Gate Arrays                   R

SSTL (3.3 V and 2.5 V, Class I and II)                        A multiplier block is associated with each SelectRAM mem-
AGP-2X                                                        ory block. The multiplier block is a dedicated 18 x 18-bit
                                                                multiplier and is optimized for operations based on the block
The digitally controlled impedance (DCI) I/O feature auto-      SelectRAM content on one port. The 18 x 18 multiplier can
matically provides on-chip termination for each I/O element.    be used independently of the block SelectRAM resource.
                                                                Read/multiply/accumulate operations and DSP filter struc-
The IOB elements also support the following differential sig-   tures are extremely efficient.
naling I/O standards:
                                                                Both the SelectRAM memory and the multiplier resource
LVDS                                                          are connected to four switch matrices to access the general
BLVDS (Bus LVDS)                                              routing resources.
LDT                                                           Global Clocking
                                                                The DCM and global clock multiplexer buffers provide a
Two adjacent pads are used for each differential pair. Two or   complete solution for designing high-speed clocking
four IOB blocks connect to one switch matrix to access the      schemes.
routing resources.
                                                                Up to 12 DCM blocks are available. To generate de-skewed
Configurable Logic Blocks (CLBs)                                internal or external clocks, each DCM can be used to elimi-
                                                                nate clock distribution delay. The DCM also provides 90-,
CLB resources include four slices and two 3-state buffers.      180-, and 270-degree phase-shifted versions of its output
Each slice is equivalent and contains:                          clocks. Fine-grained phase shifting offers high-resolution
                                                                phase adjustments in increments of 1/256 of the clock
Two function generators (F & G)                               period. Very flexible frequency synthesis provides a clock
Two storage elements                                          output frequency equal to any M/D ratio of the input clock
Arithmetic logic gates                                        frequency, where M and D are two integers. For the exact
Large multiplexers                                            timing parameters, see VirtexTM-II Electrical Characteris-
Wide function capability                                      tics.
Fast carry look-ahead chain
Horizontal cascade chain (OR gate)                            Virtex-II devices have 16 global clock MUX buffers, with up
                                                                to eight clock nets per quadrant. Each global clock MUX
The function generators F & G are configurable as 4-input       buffer can select one of the two clock inputs and switch
look-up tables (LUTs), as 16-bit shift registers, or as 16-bit  glitch-free from one clock to the other. Each DCM block is
distributed SelectRAM memory.                                   able to drive up to four of the 16 global clock MUX buffers.

In addition, the two storage elements are either edge-trig-     Routing Resources
gered D-type flip-flops or level-sensitive latches.
                                                                The IOB, CLB, block SelectRAM, multiplier, and DCM ele-
Each CLB has internal fast interconnect and connects to a       ments all use the same interconnect scheme and the same
switch matrix to access general routing resources.              access to the global routing matrix. Timing models are
                                                                shared, greatly improving the predictability of the perfor-
Block SelectRAM Memory                                          mance of high-speed designs.

The block SelectRAM memory resources are 18 Kb of True          There are a total of 16 global clock lines, with eight available
Dual-Port RAM, programmable from 16K x 1 bit to 512 x 36        per quadrant. In addition, 24 vertical and horizontal long
bits, in various depth and width configurations. Each port is   lines per row or column as well as massive secondary and
totally synchronous and independent, offering three             local routing resources provide fast interconnect. Virtex-II
"read-during-write" modes. Block SelectRAM memory is            buffered interconnects are relatively unaffected by net
cascadable to implement large embedded storage blocks.          fanout and the interconnect layout is designed to minimize
Supported memory configurations for dual-port and sin-          crosstalk.
gle-port modes are shown in Table 3.
                                                                Horizontal and vertical routing resources for each row or
Table 3: Dual-Port And Single-Port Configurations               column include:

16K x 1 bit    2K x 9 bits                                       24 long lines
                                                                120 hex lines
8K x 2 bits    1K x 18 bits
                                                                40 double lines
4K x 4 bits    512 x 36 bits
                                                                16 direct connect lines (total in all four directions)

Module 1 of 4                            DS031-1 (v1.7) October 2, 2001
4                                              1-800-255-7778   Advance Product Specification
            R                                                            Virtex-II 1.5V Field-Programmable Gate Arrays

Boundary Scan                                                   Readback and Integrated Logic Analyzer

Boundary scan instructions and associated data registers        Configuration data stored in Virtex-II configuration memory
support a standard methodology for accessing and config-        can be read back for verification. Along with the configura-
uring Virtex-II devices that complies with IEEE standards       tion data, the contents of all flip-flops/latches, distributed
1149.1 - 1993 and 1532. A system mode and a test mode           SelectRAM, and block SelectRAM memory resources can
are implemented. In system mode, a Virtex-II device per-        be read back. This capability is useful for real-time debug-
forms its intended mission even while executing non-test        ging.
boundary-scan instructions. In test mode, boundary-scan
test instructions control the I/O pins for testing purposes.    The Integrated Logic Analyzer (ILA) core and software pro-
The Virtex-II Test Access Port (TAP) supports BYPASS,           vides a complete solution for accessing and verifying
PRELOAD, SAMPLE, IDCODE, and USERCODE non-test                  Virtex-II devices.
instructions. The EXTEST, INTEST, and HIGHZ test instruc-
tions are also supported.                                       Virtex-II Device/Package Combinations
                                                                and Maximum I/O
                                                                Wire-bond and flip-chip packages are available. Table 4 and
Virtex-II devices are configured by loading data into internal  Table 5 show the maximum possible number of user I/Os in
configuration memory, using the following five modes:           wire-bond and flip-chip packages, respectively. Table 6
                                                                shows the number of available user I/Os for all device/pack-
Slave-serial mode                                             age combinations.
Master-serial mode
                                                                CS denotes wire-bond chip-scale ball grid array (BGA)
Slave SelectMAP mode                                               (0.80 mm pitch).

Master SelectMAP mode                                          FG denotes wire-bond fine-pitch BGA (1.00 mm pitch).
Boundary-Scan mode (IEEE 1532)                                 FF denotes flip-chip fine-pitch BGA (1.00 mm pitch).
                                                                BG denotes standard BGA (1.27 mm pitch).
A Data Encryption Standard (DES) decryptor is available          BF denotes flip-chip BGA (1.27 mm pitch).
on-chip to secure the bitstreams. One or two triple-DES key
sets can be used to optionally encrypt the configuration        The number of I/Os per package include all user I/Os except
information.                                                    the 15 control pins (CCLK, DONE, M0, M1, M2, PROG_B,
                                                                PWRDWN_B, TCK, TDI, TDO, TMS, HSWAP_EN, DXN,
                                                                DXP, AND RSVD) and VBATT.

Table 4: Wire-Bond Packages Information

      Package  CS144                     FG256                  FG456    FG676             BG575    BG728
                                                                  1.00     1.00             1.27      1.27
Pitch (mm)     0.80                        1.00
                                                                23 x 23  27 x 27           31 x 31  35 x 35
Size (mm)      12 x 12                   17 x 17                  324      484               408      516

I/Os                            92         172

Table 5: Flip-Chip Packages Information

      Package                       FF896                       FF1152            FF1517            BF957
                                                                  1.00              1.00              1.27
Pitch (mm)                          1.00
                                                                35 x 35           40 x 40           40 x 40
Size (mm)                           31 x 31                       824              1,108              684

I/Os                                624

DS031-1 (v1.7) October 2, 2001                                              Module 1 of 4
Advance Product Specification                     1-800-255-7778                                                    5
Virtex-II 1.5V Field-Programmable Gate Arrays                                                                                            R

Table 6: Virtex-II Device/Package Combinations and Maximum Number of Available I/Os (Advance Information)

                                                    Available I/Os

               XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V XC2V

Package 40         80   250         500 1000 1500 2000 3000 4000 6000 8000

CS144          88  92   92

FG256          88  120  172         172        172

FG456                   200         264        324

FG676                                                392            456       484

FF896                                          432   528            624

FF1152                                                                        720  824              824  824

FF1517                                                                             912 1,104 1,108

BG575                                          328   392            408

BG728                                                               456       516

BF957                                                               624       684  684              684  684


1. All devices in a particular package are pin-out (footprint) compatible. In addition, the FG456 and FG676 packages are compatible, as
      are the FF896 and FF1152 packages.

Virtex-II Ordering Information

Virtex-II ordering information is shown in Figure 2

                         Example: XC2V1000-5FG456C

                   Device Type                       Temperature Range
                                                     C = Commercial (Tj = 0C to +85C)
                   Speed Grade                       I = Industrial (Tj = -40C to +100C)
                      (-4, -5, -6)
                                                     Number of Pins

                                                     Package Type


                                    Figure 2: Virtex-II Ordering Information

Module 1 of 4                                               DS031-1 (v1.7) October 2, 2001
6                                              1-800-255-7778                      Advance Product Specification
          R                                               Virtex-II 1.5V Field-Programmable Gate Arrays

Revision History

This section records the change history for this module of the data sheet.

  Date       Version                                                                  Revision
11/07/00        1.0             Early access draft.
12/06/00        1.1             Initial release.
01/15/01        1.2             Added values to the tables in the Virtex-II Performance Characteristics and Virtex-II
                                Switching Characteristics sections.
01/25/01        1.3             The data sheet was divided into four modules (per the current style standard).
04/02/01        1.5             Skipped v1.4 to sync up modules. Reverted to traditional double-column format.
07/30/01        1.6             Made minor changes to items listed under Summary of Virtex-II Features.
10/02/01        1.7             Minor edits.

Virtex-II Data Sheet                                       DS031-3, Virtex-II 1.5V FPGAs: DC and Switching
                                                                Characteristics (Module 3)
The Virtex-II Data Sheet contains the following modules:
                                                          DS031-4, Virtex-II 1.5V FPGAs: Pinout Tables
DS031-1, Virtex-II 1.5V FPGAs: Introduction and               (Module 4)
     Ordering Information (Module 1)

DS031-2, Virtex-II 1.5V FPGAs: Functional Description
      (Module 2)

DS031-1 (v1.7) October 2, 2001                              Module 1 of 4
Advance Product Specification   1-800-255-7778                                              7
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