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XC2S100-5TQ144C

器件型号:XC2S100-5TQ144C
器件类别:可编程逻辑器件   
厂商名称:XILINX
厂商官网:https://www.xilinx.com/
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器件描述

FPGA, 600 CLBS, 100000 GATES, 263 MHz, PQFP144

现场可编程门阵列, 600 CLBS, 100000 , 263 MHz, PQFP144

参数

XC2S100-5TQ144C功能数量 1
XC2S100-5TQ144C端子数量 144
XC2S100-5TQ144C最大工作温度 85 Cel
XC2S100-5TQ144C最小工作温度 0.0 Cel
XC2S100-5TQ144C最大供电/工作电压 2.62 V
XC2S100-5TQ144C最小供电/工作电压 2.38 V
XC2S100-5TQ144C额定供电电压 2.5 V
XC2S100-5TQ144C加工封装描述 PLASTIC, TQFP-144
XC2S100-5TQ144C状态 ACTIVE
XC2S100-5TQ144C包装形状 SQUARE
XC2S100-5TQ144C包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
XC2S100-5TQ144C表面贴装 Yes
XC2S100-5TQ144C端子形式 GULL WING
XC2S100-5TQ144C端子间距 0.5000 mm
XC2S100-5TQ144C端子涂层 TIN LEAD
XC2S100-5TQ144C端子位置 QUAD
XC2S100-5TQ144C包装材料 PLASTIC/EPOXY
XC2S100-5TQ144C温度等级 OTHER
XC2S100-5TQ144C组织 600 CLBS, 100000 GATES
XC2S100-5TQ144C最大FCLK时钟频率 263 MHz
XC2S100-5TQ144C可配置逻辑模块数量 600
XC2S100-5TQ144C可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
XC2S100-5TQ144C等效门电路数量 100000
XC2S100-5TQ144C一个CLB模块最大延时 0.7000 ns

文档预览

XC2S100-5TQ144C器件文档内容

                       R                      Spartan-II FPGA Family

                                              Data Sheet

DS001 June 13, 2008                           Product Specification

This document includes all four modules of the Spartan-II FPGA data sheet.

Module 1:                                     Module 3:
Introduction and Ordering Information         DC and Switching Characteristics

DS001-1 (v2.8) June 13, 2008                  DS001-3 (v2.8) June 13, 2008

Introduction                                 DC Specifications
Features                                         - Absolute Maximum Ratings
General Overview                                 - Recommended Operating Conditions
Product Availability                             - DC Characteristics
User I/O Chart                                   - Power-On Requirements
Ordering Information                             - DC Input and Output Levels

Module 2:                                     Switching Characteristics
Functional Description                             - Pin-to-Pin Parameters
                                                   - IOB Switching Characteristics
DS001-2 (v2.8) June 13, 2008                       - Clock Distribution Characteristics
                                                   - DLL Timing Parameters
Architectural Description                        - CLB Switching Characteristics
     - Spartan-II Array                            - Block RAM Switching Characteristics
     - Input/Output Block                          - TBUF Switching Characteristics
     - Configurable Logic Block                    - JTAG Switching Characteristics
     - Block RAM
     - Clock Distribution: Delay-Locked Loop  Module 4:
     - Boundary Scan                          Pinout Tables

Development System                          DS001-4 (v2.8) June 13, 2008
Configuration
                                              Pin Definitions
     - Configuration Timing                   Pinout Tables
Design Considerations

IMPORTANT NOTE: This Spartan-II FPGA data sheet is in four modules. Each module has its own Revision History at the
end. Use the PDF "Bookmarks" for easy navigation in this volume.

2000-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other
trademarks are the property of their respective owners.

DS001 June 13, 2008       www.xilinx.com

Product Specification                                                                                                                                                          1
                                                                                                                                     6     Spartan-II FPGA Family:
                                                                                                                                           Introduction and Ordering
                              R                                                                                                            Information

DS001-1 (v2.8) June 13, 2008                                                                                                            0  Product Specification

Introduction                                                                                                                               System level features
                                                                                                                                                - SelectRAMTM hierarchical memory:
The Spartan-II Field-Programmable Gate Array family                                                                                                   16 bits/LUT distributed RAM
gives users high performance, abundant logic resources,                                                                                                Configurable 4K bit block RAM
and a rich feature set, all at an exceptionally low price. The                                                                                        Fast interfaces to external RAM
six-member family offers densities ranging from 15,000 to                                                                                       - Fully PCI compliant
200,000 system gates, as shown in Table 1. System                                                                                               - Low-power segmented routing architecture
performance is supported up to 200 MHz. Features include                                                                                        - Full readback ability for verification/observability
block RAM (to 56K bits), distributed RAM (to 75,264 bits),                                                                                      - Dedicated carry logic for high-speed arithmetic
16 selectable I/O standards, and four DLLs. Fast,                                                                                               - Efficient multiplier support
predictable interconnect means that successive design                                                                                           - Cascade chain for wide-input functions
iterations continue to meet timing requirements.                                                                                                - Abundant registers/latches with enable, set, reset
                                                                                                                                                - Four dedicated DLLs for advanced clock control
The Spartan-II family is a superior alternative to                                                                                              - Four primary low-skew global clock distribution
mask-programmed ASICs. The FPGA avoids the initial                                                                                                   nets
cost, lengthy development cycles, and inherent risk of                                                                                          - IEEE 1149.1 compatible boundary scan logic
conventional ASICs. Also, FPGA programmability permits
design upgrades in the field with no hardware replacement                                                                                  Versatile I/O and packaging
necessary (impossible with ASICs).                                                                                                              - Pb-free package options
                                                                                                                                                - Low-cost packages available in all densities
Features                                                                                                                                        - Family footprint compatibility in common packages
                                                                                                                                                - 16 high-performance interface standards
Second generation ASIC replacement technology                                                                                                 - Hot swap Compact PCI friendly
     - Densities as high as 5,292 logic cells with up to                                                                                        - Zero hold time simplifies system timing
          200,000 system gates
     - Streamlined features based on Virtex FPGA                                                                                           Core logic powered at 2.5V and I/Os powered at 1.5V,
          architecture                                                                                                                          2.5V, or 3.3V
     - Unlimited reprogrammability
     - Very low cost                                                                                                                        Fully supported by powerful Xilinx ISE development
     - Cost-effective 0.18 micron process                                                                                                       system
                                                                                                                                                - Fully automatic mapping, placement, and routing

Table 1: Spartan-II FPGA Family Members

Device  Logic                   System Gates    CLB                                                                                        Total        Maximum              Total        Total
        Cells                 (Logic and RAM)   Array                                                                                      CLBs                      Distributed RAM  Block RAM
                                               (R x C)                                                                                                  Available
                                                                                                                                                        User I/O(1)          Bits          Bits
                                                                                                                                                                                           16K
XC2S15  432                   15,000           8 x 12                                                                                      96           86           6,144                 24K
                                                                                                                                                                                           32K
XC2S30  972                   30,000           12 x 18 216                                                                                              92           13,824                40K
                                                                                                                                                                                           48K
XC2S50  1,728                 50,000           16 x 24 384                                                                                              176          24,576                56K

XC2S100 2,700                 100,000          20 x 30 600                                                                                              176          38,400

XC2S150 3,888                 150,000          24 x 36 864                                                                                              260          55,296

XC2S200 5,292                 200,000          28 x 42 1,176                                                                                            284          75,264

Notes:
1. All user I/O counts do not include the four global clock/user input pins. See details in Table 2, page 4.

2000-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other
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DS001-1 (v2.8) June 13, 2008                                                                                                            www.xilinx.com                                Module 1 of 4
Product Specification                                                                                                                                                                                 2
R                                                          Spartan-II FPGA Family: Introduction and Ordering Information

General Overview                                             serial mode), or written into the FPGA in slave serial, slave
                                                             parallel, or Boundary Scan modes.
The Spartan-II family of FPGAs have a regular, flexible,
programmable architecture of Configurable Logic Blocks       Spartan-II FPGAs are typically used in high-volume
(CLBs), surrounded by a perimeter of programmable            applications where the versatility of a fast programmable
Input/Output Blocks (IOBs). There are four Delay-Locked      solution adds benefits. Spartan-II FPGAs are ideal for
Loops (DLLs), one at each corner of the die. Two columns     shortening product development cycles while offering a
of block RAM lie on opposite sides of the die, between the   cost-effective solution for high volume production.
CLBs and the IOB columns. These functional elements are
interconnected by a powerful hierarchy of versatile routing  Spartan-II FPGAs achieve high-performance, low-cost
channels (see Figure 1).                                     operation through advanced architecture and
                                                             semiconductor technology. Spartan-II devices provide
Spartan-II FPGAs are customized by loading configuration     system clock rates up to 200 MHz. In addition to the
data into internal static memory cells. Unlimited            conventional benefits of high-volume programmable logic
reprogramming cycles are possible with this approach.        solutions, Spartan-II FPGAs also offer on-chip synchronous
Stored values in these cells determine logic functions and   single-port and dual-port RAM (block and distributed form),
interconnections implemented in the FPGA. Configuration      DLL clock drivers, programmable set and reset on all
data can be read from an external serial PROM (master        flip-flops, fast carry logic, and many other features.

                              DLLBLOCK RAM                                                           DLLBLOCK RAM
                                                     CLBs                  CLBs

                              BLOCK RAM  CLBs                              CLBs                         BLOCK RAM

                              DLL                                                                       DLL

   I/O LOGIC                                               XC2S15

                                                                                                                   DS001_01_091800

                              Figure 1: Basic Spartan-II Family FPGA Block Diagram

DS001-1 (v2.8) June 13, 2008                               www.xilinx.com                                                           Module 1 of 4
Product Specification                                                                                                                               3
        R                                       Spartan-II FPGA Family: Introduction and Ordering Information

Spartan-II Product Availability

Table 2 shows the maximum user I/Os available on the device and the number of user I/Os available for each
device/package combination. The four global clock pins are usable as additional user I/Os when not used as a global clock
pin. These pins are not included in user I/O counts.

Table 2: Spartan-II FPGA User I/O Chart(1)

                                            Available User I/O According to Package Type

Device     Maximum             VQ100         TQ144   CS144                         PQ208     FG256   FG456
            User I/O          VQG100        TQG144  CSG144                        PQG208    FGG256  FGG456

XC2S15     86                 60            86      (Note 2)                      -         -            -
                                                                                                         -
XC2S30     92                 60            92                                92  (Note 2)  -            -
                                                                                                    (Note 2)
XC2S50     176                -             92                                -   140       176        260
                                                                                                       284
XC2S100    176                -             92                                -   140       176

XC2S150    260                -             -                                 -   140       176

XC2S200    284                -             -                                 -   140       176

Notes:
1. All user I/O counts do not include the four global clock/user input pins.
2. Discontinued by PDN2004-01.

DS001-1 (v2.8) June 13, 2008                   www.xilinx.com                                       Module 1 of 4
Product Specification                                                                                               4
         R                                         Spartan-II FPGA Family: Introduction and Ordering Information

Ordering Information

Spartan-II devices are available in both standard and Pb-free packaging options for all device/package combinations. The
Pb-free packages include a special "G" character in the ordering code.

Standard Packaging

                              Example: XC2S50 -6 PQ 208 C                                     Temperature Range
                                 Device Type                                                  Number of Pins

                               Speed Grade                                                                     DS077-1_01a_072204
                              Package Type

Pb-Free Packaging

                              Example: XC2S50 -6 PQ G 208 C                                   Temperature Range
                                 Device Type
                                                                                              Number of Pins
                               Speed Grade
                              Package Type                                                    Pb-free

                                                                                                       DS077-1_01b_072204

Device Ordering Options

Device      Speed Grade                            Number of Pins / Package Type                                    Temperature Range (TJ)
                                                                                                              C = Commercial 0C to +85C
XC2S15      -5 Standard Performance   VQ(G)100 100-pin Plastic Very Thin QFP                                  I = Industrial 40C to +100C
XC2S30      -6 Higher Performance(1)  CS(G)144 144-ball Chip-Scale BGA

XC2S50                                TQ(G)144 144-pin Plastic Thin QFP

XC2S100                               PQ(G)208 208-pin Plastic QFP

XC2S150                               FG(G)256 256-ball Fine Pitch BGA

XC2S200                               FG(G)456 456-ball Fine Pitch BGA

Notes:
1. The -6 speed grade is exclusively available in the Commercial temperature range.

Device Part Marking

                                    Device Type                                            R  Date Code
                                         Package                                              Lot Code
                                                   SPARTAN R
                                            Speed  XC2S50TM
                              Operating Range      PQ208AFP0025
                                                   A1134280A
                                                   6C

                                                   Sample package with part marking
                                                   for XC2S50-6PQ208C.

                                                                                                       ds001-1_02_090303

DS001-1 (v2.8) June 13, 2008                       www.xilinx.com                                                                  Module 1 of 4
Product Specification                                                                                                                              5
          R                   Spartan-II FPGA Family: Introduction and Ordering Information

Revision History

  Date       Version No.                                                           Description
09/18/00           2.0        Sectioned the Spartan-II Family data sheet into four modules. Added industrial temperature
                              range information.
10/31/00           2.1        Removed Power down feature.
03/05/01           2.2        Added statement on PROMs.
11/01/01           2.3        Updated Product Availability chart. Minor text edits.
09/03/03           2.4        Added device part marking.
08/02/04           2.5        Added information on Pb-free packaging options and removed discontinued options.
06/13/08           2.8        Updated description and links. Updated all modules for continuous page, figure, and table
                              numbering. Synchronized all modules to v2.8.

DS001-1 (v2.8) June 13, 2008  www.xilinx.com       PN 011311
Product Specification
                                              Module 1 of 4
                                                              6
                                                  50

                                 R                           Spartan-II FPGA Family:

                                                             Functional Description

DS001-2 (v2.8) June 13, 2008                                 Product Specification

Architectural Description                                    memory elements for easy and quick routing of signals on
                                                             and off the chip.
Spartan-II FPGA Array
                                                             Values stored in static memory cells control all the
The Spartan-II field-programmable gate array, shown in      configurable logic elements and interconnect resources.
Figure 2, is composed of five major configurable elements:   These values load into the memory cells on power-up, and
                                                             can reload if necessary to change the function of the device.
IOBs provide the interface between the package pins
     and the internal logic                                  Each of these elements will be discussed in detail in the
                                                             following sections.
CLBs provide the functional elements for constructing
     most logic                                              Input/Output Block

Dedicated block RAM memories of 4096 bits each             The Spartan-II FPGA IOB, as seen in Figure 2, features
Clock DLLs for clock-distribution delay compensation       inputs and outputs that support a wide variety of I/O
                                                             signaling standards. These high-speed inputs and outputs
     and clock domain control                                are capable of supporting various state of the art memory
Versatile multi-level interconnect structure               and bus interfaces. Table 3 lists several of the standards
                                                             which are supported along with the required reference,
As can be seen in Figure 2, the CLBs form the central logic  output and termination voltages needed to meet the
structure with easy access to all support and routing        standard.
structures. The IOBs are located around all the logic and

    T       SR                                                                                                                              VCCO
                                                                                                                                          Package
CLK     D                     Q
TCE                                                                                                                                           Pin
            TFF
  SR                                                                                                                                         I/O
    O   CK                                                                                                                             Package Pin

OCE     EC                                                            VCC
                                                                   OE
   IQ                                                                      Programmable
     I                                                Programmable              Bias &
                                                      Output Buffer
ICE                                                                       ESD Network

            SR

        D                     Q

            OFF

        CK                                                                  Internal
                                                                           Reference
        EC

                                    Programmable                                                                                         I/O, VREF
                                         Delay                                                                                         Package Pin

            SR                                        Programmable                                                                        DS001_02_090600
                                                        Input Buffer
        D                     Q

            IFF

        CK

        EC                                                                                                                To Next I/O
                                                                                                             To Other
                                                                                                     External VREF Inputs
                                                                                                              of Bank

                                    Figure 2: Spartan-II FPGA Input/Output Block (IOB)

2000-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other
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DS001-2 (v2.8) June 13, 2008                          www.xilinx.com                                                                                Module 2 of 4
Product Specification                                                                                                                                               7
         R                                                            Spartan-II FPGA Family: Functional Description

The three IOB registers function either as edge-triggered             All pads are protected against damage from electrostatic
D-type flip-flops or as level-sensitive latches. Each IOB has         discharge (ESD) and from over-voltage transients. Two
a clock signal (CLK) shared by the three registers and                forms of over-voltage protection are provided, one that
independent Clock Enable (CE) signals for each register. In           permits 5V compliance, and one that does not. For 5V
addition to the CLK and CE control signals, the three                 compliance, a zener-like structure connected to ground
registers share a Set/Reset (SR). For each register, this             turns on when the output rises to approximately 6.5V. When
signal can be independently configured as a synchronous               5V compliance is not required, a conventional clamp diode
Set, a synchronous Reset, an asynchronous Preset, or an               may be connected to the output supply voltage, VCCO. The
asynchronous Clear.                                                   type of over-voltage protection can be selected
                                                                      independently for each pad.
A feature not shown in the block diagram, but controlled by
the software, is polarity control. The input and output buffers       All Spartan-II FPGA IOBs support IEEE 1149.1-compatible
and all of the IOB control signals have independent polarity          boundary scan testing.
controls.
                                                                      Input Path
Optional pull-up and pull-down resistors and an optional
weak-keeper circuit are attached to each pad. Prior to                A buffer In the Spartan-II FPGA IOB input path routes the
configuration all outputs not involved in configuration are           input signal either directly to internal logic or through an
forced into their high-impedance state. The pull-down                 optional input flip-flop.
resistors and the weak-keeper circuits are inactive, but
inputs may optionally be pulled up.                                   An optional delay element at the D-input of this flip-flop
                                                                      eliminates pad-to-pad hold time. The delay is matched to
Table 3: Standards Supported by I/O (Typical Values)                  the internal clock-distribution delay of the FPGA, and when
                                                                      used, assures that the pad-to-pad hold time is zero.
  I/O Standard      Input     Output       Board
LVTTL (2-24 mA)  Reference    Source   Termination                    Each input buffer can be configured to conform to any of the
                              Voltage                                 low-voltage signaling standards supported. In some of
                   Voltage    (VCCO)      Voltage                     these standards the input buffer utilizes a user-supplied
                   (VREF)                   (VTT)                     threshold voltage, VREF. The need to supply VREF imposes
                                 3.3                                  constraints on which standards can used in close proximity
                     N/A                     N/A                      to each other. See "I/O Banking," page 9.

LVCMOS2          N/A          2.5      N/A                            There are optional pull-up and pull-down resistors at each
                                                                      input for use after configuration.
PCI (3V/5V,      N/A          3.3      N/A
                                                                      Output Path
33 MHz/66 MHz)
                                                                      The output path includes a 3-state output buffer that drives
GTL              0.8          N/A      1.2                            the output signal onto the pad. The output signal can be
                                                                      routed to the buffer directly from the internal logic or through
GTL+             1.0          N/A      1.5                            an optional IOB output flip-flop.

HSTL Class I     0.75         1.5      0.75                           The 3-state control of the output can also be routed directly
                                                                      from the internal logic or through a flip-flip that provides
HSTL Class III   0.9          1.5      1.5                            synchronous enable and disable.

HSTL Class IV    0.9          1.5      1.5                            Each output driver can be individually programmed for a
                                                                      wide range of low-voltage signaling standards. Each output
SSTL3 Class I    1.5          3.3      1.5                            buffer can source up to 24 mA and sink up to 48 mA. Drive
                                                                      strength and slew rate controls minimize bus transients.
and II
                                                                      In most signaling standards, the output high voltage
SSTL2 Class I    1.25         2.5      1.25                           depends on an externally supplied VCCO voltage. The need
                                                                      to supply VCCO imposes constraints on which standards
and II                                                                can be used in close proximity to each other. See "I/O
                                                                      Banking".
CTT              1.5          3.3      1.5
                                                                      An optional weak-keeper circuit is connected to each
AGP-2X           1.32         3.3      N/A                            output. When selected, the circuit monitors the voltage on
                                                                      the pad and weakly drives the pin High or Low to match the
The activation of pull-up resistors prior to configuration is         input signal. If the pin is connected to a multiple-source
controlled on a global basis by the configuration mode pins.          signal, the weak keeper holds the signal in its last state if all
If the pull-up resistors are not activated, all the pins will float.
Consequently, external pull-up or pull-down resistors must
be provided on pins required to be at a well-defined logic
level prior to configuration.

DS001-2 (v2.8) June 13, 2008                 www.xilinx.com           Module 2 of 4
Product Specification                                                                 8
              R                                                                                                       Spartan-II FPGA Family: Functional Description

drivers are disabled. Maintaining a valid logic level in this                                                         automatically configured as inputs for the VREF voltage.
way helps eliminate bus chatter.                                                                                      About one in six of the I/O pins in the bank assume this role.

Because the weak-keeper circuit uses the IOB input buffer                                                             VREF pins within a bank are interconnected internally and
to monitor the input level, an appropriate VREF voltage must                                                          consequently only one VREF voltage can be used within
be provided if the signaling standard requires one. The                                                               each bank. All VREF pins in the bank, however, must be
provision of this voltage must comply with the I/O banking                                                            connected to the external voltage source for correct
rules.
                                                                                                                      operation.
I/O Banking
                                                                                                                      In a bank, inputs requiring VREF can be mixed with those
Some of the I/O standards described above require VCCO                                                                that do not but only one VREF voltage may be used within a
and/or VREF voltages. These voltages are externally                                                                   bank. Input buffers that use VREF are not 5V tolerant.
connected to device pins that serve groups of IOBs, called                                                            LVTTL, LVCMOS2, and PCI are 5V tolerant. The VCCO and
banks. Consequently, restrictions exist about which I/O                                                               VREF pins for each bank appear in the device pinout tables.
standards can be combined within a given bank.
                                                                                                                      Within a given package, the number of VREF and VCCO pins
Eight I/O banks result from separating each edge of the                                                               can vary depending on the size of device. In larger devices,
FPGA into two banks (see Figure 3). Each bank has
multiple VCCO pins which must be connected to the same                                                                more I/O pins convert to VREF pins. Since these are always
voltage. Voltage is determined by the output standards in                                                             a superset of the VREF pins used for smaller devices, it is
use.                                                                                                                  possible to design a PCB that permits migration to a larger

                                                                                                                      device. All VREF pins for the largest device anticipated must
                                                                                                                      be connected to the VREF voltage, and not used for I/O.

                                                                                                                      Independent Banks Available

                 Bank 0              Bank 1                                                                           Package            VQ100     CS144  FG256
                                                                                                                                         PQ208     TQ144  FG456
      Bank 7                                 Bank 2
                 GCLK3 GCLK2                                                                                          Independent Banks  1         4      8

                         Spartan-II                                                                                   Configurable Logic Block
                           Device
                                                                                                                      The basic building block of the Spartan-II FPGA CLB is the
      Bank 6     GCLK1 GCLK0                 Bank 3                                                                   logic cell (LC). An LC includes a 4-input function generator,
                                                                                                                      carry logic, and storage element. Output from the function
                 Bank 5              Bank 4                                                                           generator in each LC drives the CLB output and the D input
                                                                                                                      of the flip-flop. Each Spartan-II FPGA CLB contains four
                                                                                                     DS001_03_060100  LCs, organized in two similar slices; a single slice is shown
                                                                                                                      in Figure 4.
                 Figure 3: Spartan-II I/O Banks
                                                                                                                      In addition to the four basic LCs, the Spartan-II FPGA CLB
Within a bank, output standards may be mixed only if they                                                             contains logic that combines function generators to provide
                                                                                                                      functions of five or six inputs.
use the same VCCO. Compatible standards are shown in
Table 4. GTL and GTL+ appear under all voltages because                                                               Look-Up Tables

their open-drain outputs do not depend on VCCO.                                                                       Spartan-II FPGA function generators are implemented as
                                                                                                                      4-input look-up tables (LUTs). In addition to operating as a
Table 4: Compatible Output Standards                                                                                  function generator, each LUT can provide a 16 x 1-bit
                                                                                                                      synchronous RAM. Furthermore, the two LUTs within a
VCCO                        Compatible Standards                                                                      slice can be combined to create a 16 x 2-bit or 32 x 1-bit
3.3V                                                                                                                  synchronous RAM, or a 16 x 1-bit dual-port synchronous
              PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP,                                                                RAM.
              GTL, GTL+
                                                                                                                      The Spartan-II FPGA LUT can also provide a 16-bit shift
2.5V SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+                                                                            register that is ideal for capturing high-speed or burst-mode
                                                                                                                      data. This mode can also be used to store data in
1.5V HSTL I, HSTL III, HSTL IV, GTL, GTL+                                                                             applications such as Digital Signal Processing.

Some input standards require a user-supplied threshold
voltage, VREF. In this case, certain user-I/O pins are

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Product Specification                                                                                                                                                     9
R                                                                       Spartan-II FPGA Family: Functional Description

                                                                                                 COUT

                                                                                                 YB

                                                                                                 Y

   G4                         I4                                            S

                                  Look-Up                               D       Q                YQ

   G3                         I3 Table                         Carry

                                        O                      and      CK

   G2                         I2                               Control

                                                               Logic    EC

   G1                         I1                                            R

   F5IN                                                                                          XB
     BY                                                                                          X
     SR
                              I4                                            S
     F4                          Look-Up
     F3                                                                 D       Q                XQ
     F2                       I3 Table
     F1                                     O                   Carry   CK
                                                                 and
                              I2                               Control  EC
                                                                Logic        R
                              I1

   BX

   CIN

   CLK

   CE

                                                                                   DS001_04_091400

                              Figure 4: Spartan-II CLB Slice (two identical slices in each CLB)

Storage Elements                                               opposite state. Alternatively, these signals may be
                                                               configured to operate asynchronously.
Storage elements in the Spartan-II FPGA slice can be
configured either as edge-triggered D-type flip-flops or as    All control signals are independently invertible, and are
level-sensitive latches. The D inputs can be driven either by  shared by the two flip-flops within the slice.
function generators within the slice or directly from slice
inputs, bypassing the function generators.                     Additional Logic

In addition to Clock and Clock Enable signals, each slice      The F5 multiplexer in each slice combines the function
has synchronous set and reset signals (SR and BY). SR          generator outputs. This combination provides either a
forces a storage element into the initialization state         function generator that can implement any 5-input function,
specified for it in the configuration. BY forces it into the   a 4:1 multiplexer, or selected functions of up to nine inputs.

DS001-2 (v2.8) June 13, 2008                   www.xilinx.com                                          Module 2 of 4
Product Specification                                                                                                10
R                                                                   Spartan-II FPGA Family: Functional Description

Similarly, the F6 multiplexer combines the outputs of all four  Each block RAM cell, as illustrated in Figure 5, is a fully
function generators in the CLB by selecting one of the          synchronous dual-ported 4096-bit RAM with independent
F5-multiplexer outputs. This permits the implementation of      control signals for each port. The data widths of the two
any 6-input function, an 8:1 multiplexer, or selected           ports can be configured independently, providing built-in
functions of up to 19 inputs.                                   bus-width conversion.

Each CLB has four direct feedthrough paths, one per LC.                       RAMB4_S#_S#
These paths provide extra data input lines or additional
local routing that does not consume logic resources.                WEA         DOA[#:0]
                                                                    ENA
Arithmetic Logic                                                    RSTA

Dedicated carry logic provides capability for high-speed             CLKA
arithmetic functions. The Spartan-II FPGA CLB supports              ADD[#:0]
two separate carry chains, one per slice. The height of the         DIA[#:0]
carry chains is two bits per CLB.
                                                                    WEB         DOB[#:0]
The arithmetic logic includes an XOR gate that allows a             ENB
1-bit full adder to be implemented within an LC. In addition,       RSTB
a dedicated AND gate improves the efficiency of multiplier
implementation.                                                      CLKB
                                                                    ADDRB[#:0]
The dedicated carry path can also be used to cascade                DIB[#:0]
function generators for implementing wide logic functions.
                                                                                                                                                    DS001_05_060100
BUFTs
                                                                    Figure 5: Dual-Port Block RAM
Each Spartan-II FPGA CLB contains two 3-state drivers
(BUFTs) that can drive on-chip busses. See "Dedicated           Table 6 shows the depth and width aspect ratios for the
Routing," page 12. Each Spartan-II FPGA BUFT has an             block RAM.
independent 3-state control pin and an independent input
pin.                                                            Table 6: Block RAM Port Aspect Ratios

                                                                Width Depth     ADDR Bus               Data Bus

Block RAM                                                       1   4096        ADDR<11:0>             DATA<0>

Spartan-II FPGAs incorporate several large block RAM            2   2048        ADDR<10:0> DATA<1:0>
memories. These complement the distributed RAM
Look-Up Tables (LUTs) that provide shallow memory               4   1024        ADDR<9:0>              DATA<3:0>
structures implemented in CLBs.
                                                                8   512         ADDR<8:0>              DATA<7:0>
Block RAM memory blocks are organized in columns. All
Spartan-II devices contain two such columns, one along          16  256         ADDR<7:0> DATA<15:0>
each vertical edge. These columns extend the full height of
the chip. Each memory block is four CLBs high, and              The Spartan-II FPGA block RAM also includes dedicated
consequently, a Spartan-II device eight CLBs high will          routing to provide an efficient interface with both CLBs and
contain two memory blocks per column, and a total of four       other block RAMs.
blocks.
                                                                Programmable Routing Matrix
Table 5: Spartan-II Block RAM Amounts
                                                                It is the longest delay path that limits the speed of any
Spartan-II  # of Blocks       Total Block RAM                   worst-case design. Consequently, the Spartan-II routing
  Device                               Bits                     architecture and its place-and-route software were defined
                                                                in a single optimization process. This joint optimization
XC2S15      4                          16K                      minimizes long-path delays, and consequently, yields the
                                                                best system performance.
XC2S30      6                          24K
                                                                The joint optimization also reduces design compilation
XC2S50      8                          32K                      times because the architecture is software-friendly. Design
                                                                cycles are correspondingly reduced due to shorter design
XC2S100     10                         40K                      iteration times.

XC2S150     12                         48K

XC2S200     14                         56K

DS001-2 (v2.8) June 13, 2008                www.xilinx.com                                             Module 2 of 4
Product Specification                                                                                                11
          R                                                                                                          Spartan-II FPGA Family: Functional Description

Local Routing                                                                                                             efficiently. Vertical Longlines span the full height of the
                                                                                                                          device, and horizontal ones span the full width of the
The local routing resources, as shown in Figure 6, provide                                                                device.
the following three types of connections:
                                                                                                                     I/O Routing
Interconnections among the LUTs, flip-flops, and
     General Routing Matrix (GRM)                                                                                    Spartan-II devices have additional routing resources
                                                                                                                     around their periphery that form an interface between the
Internal CLB feedback paths that provide high-speed                                                                CLB array and the IOBs. This additional routing, called the
     connections to LUTs within the same CLB, chaining                                                               VersaRing, facilitates pin-swapping and pin-locking, such
     them together with minimal routing delay                                                                        that logic redesigns can adapt to existing PCB layouts.
                                                                                                                     Time-to-market is reduced, since PCBs and other system
Direct paths that provide high-speed connections                                                                   components can be manufactured while the logic design is
     between horizontally adjacent CLBs, eliminating the                                                             still in progress.
     delay of the GRM
                                                                                                                     Dedicated Routing
          To Adjacent
              GRM                                                                                                    Some classes of signal require dedicated routing resources
                                                                                                                     to maximize performance. In the Spartan-II architecture,
    To       GRM              To Adjacent                                                                            dedicated routing resources are provided for two classes of
Adjacent                      GRM                                                                                    signal.

  GRM                                                                                                                Horizontal routing resources are provided for on-chip
                                                                                                                          3-state busses. Four partitionable bus lines are
      To Adjacent             CLB          Direct                                                                         provided per CLB row, permitting multiple busses
           GRM                                                                                                            within a row, as shown in Figure 7.
                                           Connection
Direct Connection                                                                                                    Two dedicated nets per CLB propagate carry signals
        To Adjacent                        To Adjacent                                                                    vertically to the adjacent CLB.
                  CLB
                                                                                                                     Global Routing
                                           CLB
                                                                                                                     Global Routing resources distribute clocks and other
                                                                                                    DS001_06_032300  signals with very high fanout throughout the device.
                                                                                                                     Spartan-II devices include two tiers of global routing
          Figure 6: Spartan-II Local Routing                                                                         resources referred to as primary and secondary global
                                                                                                                     routing resources.
General Purpose Routing
                                                                                                                      The primary global routing resources are four
Most Spartan-II FPGA signals are routed on the general                                                                    dedicated global nets with dedicated input pins that are
purpose routing, and consequently, the majority of                                                                        designed to distribute high-fanout clock signals with
interconnect resources are associated with this level of the                                                              minimal skew. Each global clock net can drive all CLB,
routing hierarchy. The general routing resources are                                                                      IOB, and block RAM clock pins. The primary global
located in horizontal and vertical routing channels                                                                       nets may only be driven by global buffers. There are
associated with the rows and columns CLBs. The                                                                            four global buffers, one for each global net.
general-purpose routing resources are listed below.
                                                                                                                      The secondary global routing resources consist of 24
Adjacent to each CLB is a General Routing Matrix                                                                        backbone lines, 12 across the top of the chip and 12
     (GRM). The GRM is the switch matrix through which                                                                    across bottom. From these lines, up to 12 unique
     horizontal and vertical routing resources connect, and                                                               signals per column can be distributed via the 12
     is also the means by which the CLB gains access to                                                                   longlines in the column. These secondary resources
     the general purpose routing.                                                                                         are more flexible than the primary resources since they
                                                                                                                          are not restricted to routing only to clock pins.
24 single-length lines route GRM signals to adjacent
     GRMs in each of the four directions.

96 buffered Hex lines route GRM signals to other
     GRMs six blocks away in each one of the four
     directions. Organized in a staggered pattern, Hex lines
     may be driven only at their endpoints. Hex-line signals
     can be accessed either at the endpoints or at the
     midpoint (three blocks from the source). One third of
     the Hex lines are bidirectional, while the remaining
     ones are unidirectional.

12 Longlines are buffered, bidirectional wires that
     distribute signals across the device quickly and

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Product Specification                                                                                                              12
        R                                                            Spartan-II FPGA Family: Functional Description

                                                                                            3-State
                                                                                            Lines

        CLB                   CLB                               CLB  CLB

                                                                                            DS001_07_090600

                              Figure 7: BUFT Connections to Dedicated Horizontal Bus Lines

Clock Distribution                                              networks. The DLL monitors the input clock and the
                                                                distributed clock, and automatically adjusts a clock delay
The Spartan-II family provides high-speed, low-skew clock       element. Additional delay is introduced such that clock
distribution through the primary global routing resources       edges reach internal flip-flops exactly one clock period after
described above. A typical clock distribution net is shown in   they arrive at the input. This closed-loop system effectively
Figure 8.                                                       eliminates clock-distribution delay by ensuring that clock
                                                                edges arrive at internal flip-flops in synchronism with clock
Four global buffers are provided, two at the top center of the  edges arriving at the input.
device and two at the bottom center. These drive the four
primary global nets that in turn drive any clock pin.           In addition to eliminating clock-distribution delay, the DLL
                                                                provides advanced control of multiple clock domains. The
Four dedicated clock pads are provided, one adjacent to         DLL provides four quadrature phases of the source clock,
each of the global buffers. The input to the global buffer is   can double the clock, or divide the clock by 1.5, 2, 2.5, 3, 4,
selected either from these pads or from signals in the          5, 8, or 16. It has six outputs.
general purpose routing. Global clock pins do not have the
option for internal, weak pull-up resistors.                    The DLL also operates as a clock mirror. By driving the
                                                                output from a DLL off-chip and then back on again, the DLL
Global     GCLKPAD3           GCLKPAD2                          can be used to deskew a board level clock among multiple
                              GCLKBUF2                          Spartan-II devices.
Clock Rows GCLKBUF3                     Global Clock
                                        Column                  In order to guarantee that the system clock is operating
                                                                correctly prior to the FPGA starting up after configuration,
                                        Global Clock            the DLL can delay the completion of the configuration
                                        Spine                   process until after it has achieved lock.

           GCLKBUF1           GCLKBUF0                          Boundary Scan
           GCLKPAD1           GCLKPAD0
                                                                Spartan-II devices support all the mandatory boundary-
                                        DS001_08_060100         scan instructions specified in the IEEE standard 1149.1. A
                                                                Test Access Port (TAP) and registers are provided that
Figure 8: Global Clock Distribution Network                     implement the EXTEST, SAMPLE/PRELOAD, and BYPASS
                                                                instructions. The TAP also supports two USERCODE
Delay-Locked Loop (DLL)                                         instructions and internal scan chains.

Associated with each global clock input buffer is a fully       The TAP uses dedicated package pins that always operate
digital Delay-Locked Loop (DLL) that can eliminate skew         using LVTTL. For TDO to operate using LVTTL, the VCCO
between the clock input pad and internal clock-input pins       for Bank 2 must be 3.3V. Otherwise, TDO switches
throughout the device. Each DLL can drive two global clock      rail-to-rail between ground and VCCO. TDI, TMS, and TCK
                                                                have a default internal weak pull-up resistor, and TDO has
                                                                no default resistor. Bitstream options allow setting any of
                                                                the four TAP pins to have an internal pull-up, pull-down, or
                                                                neither.

DS001-2 (v2.8) June 13, 2008                 www.xilinx.com                                 Module 2 of 4
Product Specification                                                                                     13
R                                                                  Spartan-II FPGA Family: Functional Description

Boundary-scan operation is independent of individual IOB           The public boundary-scan instructions are available prior to
configurations, and unaffected by package type. All IOBs,          configuration. After configuration, the public instructions
including unbonded ones, are treated as independent                remain available together with any USERCODE
3-state bidirectional pins in a single scan chain. Retention of    instructions installed during the configuration. While the
the bidirectional test capability after configuration facilitates  SAMPLE and BYPASS instructions are available during
the testing of external interconnections.                          configuration, it is recommended that boundary-scan
                                                                   operations not be performed during this transitional period.
Table 7 lists the boundary-scan instructions supported in
Spartan-II FPGAs. Internal signals can be captured during          In addition to the test instructions outlined above, the
EXTEST by connecting them to unbonded or unused IOBs.              boundary-scan circuitry can be used to configure the FPGA,
They may also be connected to the unused outputs of IOBs           and also to read back the configuration data.
defined as unidirectional input pins.
                                                                   To facilitate internal scan chains, the User Register
Table 7: Boundary-Scan Instructions                                provides three outputs (Reset, Update, and Shift) that
                                                                   represent the corresponding states in the boundary-scan
Boundary-Scan Binary          Description                          internal state machine.
   Command Code[4:0]

EXTEST    00000               Enables boundary-scan
SAMPLE    00001                  EXTEST operation

                              Enables boundary-scan
                                 SAMPLE operation

   USR1   00010               Access user-defined
   USR2   00011                      register 1
CFG_OUT   00100
                              Access user-defined
CFG_IN   00101                      register 2

                                    Access the
                              configuration bus for

                                    Readback

                                    Access the
                              configuration bus for

                                  Configuration

  INTEST  00111               Enables boundary-scan
USRCODE   01000                  INTEST operation
          01001
IDCODE                         Enables shifting out
                                      USER code

                               Enables shifting out of
                                        ID Code

     HIZ   01010              Disables output pins
                               while enabling the
  JSTART   01100                Bypass Register

  BYPASS   11111               Clock the start-up
RESERVED  All other             sequence when
                               StartupClk is TCK
           codes
                               Enables BYPASS

                                Xilinx reserved
                                   instructions

DS001-2 (v2.8) June 13, 2008               www.xilinx.com          Module 2 of 4
Product Specification                                                            14
              R                                                      Spartan-II FPGA Family: Functional Description

Figure 9 is a diagram of the Spartan-II family boundary scan
logic. It includes three bits of Data Register per IOB, the
IEEE 1149.1 Test Access Port controller, and the Instruction
Register with decodes.

                                                     IOB.T      DATA IN                                   0

                                                                             1  DQ          sd            1
                                                                             0          DQ

                 IOB IOB IOB IOB IOB                                                           LE

         IOB                           IOB                           1                             sd
         IOB                           IOB
         IOB                           IOB                                      DQ      D              Q
         IOB                           IOB
         IOB                           IOB                           0
         IOB                           IOB
         IOB                           IOB                                                     LE

TDI                                           M TDO   IOB.I          1                                           1
                                              U                                    DQ                            0
                                              X      IOB.Q
                                                     IOB.T           0                      sd
                                                                                        DQ

                                                                                        LE
                                                                                                                 1
                                                                                                                 0

                        Bypass                                                                            0
                        Register
                                                                     1                      sd            1
                 Instruction Register                                              DQ   DQ

                                                                     0

                                                                                               LE

                                                                     1                      sd
                                                                                   DQ   DQ

                                                                     0                  LE

                                                     IOB.I                                                1
                                                                                                          0
                                                                         DATAOUT       UPDATE
                                                                                                            EXTEST
                                                                  SHIFT/ CLOCK DATA
                                                                CAPTURE REGISTER                                                DS001_09_032300

                                       Figure 9: Spartan-II Family Boundary Scan Logic

Bit Sequence

The bit sequence within each IOB is: In, Out, 3-State. The
input-only pins contribute only the In bit to the boundary
scan I/O data register, while the output-only pins
contributes all three bits.

From a cavity-up view of the chip (as shown in the FPGA
Editor), starting in the upper right chip corner, the boundary
scan data-register bits are ordered as shown in Figure 10.

BSDL (Boundary Scan Description Language) files for
Spartan-II family devices are available on the Xilinx
website, in the Downloads area.

DS001-2 (v2.8) June 13, 2008                         www.xilinx.com                                                 Module 2 of 4
Product Specification                                                                                                             15
R                                                                                                                        Spartan-II FPGA Family: Functional Description

Bit 0 ( TDO end)  TDO.T                                                                                                  Design Implementation
Bit 1             TDO.O
Bit 2             Top-edge IOBs (Right to Left)                                                                          The place-and-route tools (PAR) automatically provide the
                                                                                                                         implementation flow described in this section. The
                  Left-edge IOBs (Top to Bottom)                                                                         partitioner takes the EDIF netlist for the design and maps
                                                                                                                         the logic into the architectural resources of the FPGA (CLBs
                  MODE.I                                                                                                 and IOBs, for example). The placer then determines the
                                                                                                                         best locations for these blocks based on their
                  Bottom-edge IOBs (Left to Right)                                                                       interconnections and the desired performance. Finally, the
                                                                                                                         router interconnects the blocks.
(TDI end)         Right-edge IOBs (Bottom to Top)
                  BSCANT.UPD                                                                                             The PAR algorithms support fully automatic implementation
                                                                                                                         of most designs. For demanding applications, however, the
                                                                                                        DS001_10_032300  user can exercise various degrees of control over the
                                                                                                                         process. User partitioning, placement, and routing
Figure 10: Boundary Scan Bit Sequence                                                                                    information is optionally specified during the design-entry
                                                                                                                         process. The implementation of highly structured designs
Development System                                                                                                       can benefit greatly from basic floorplanning.

Spartan-II FPGAs are supported by the Xilinx ISE                                                                        The implementation software incorporates timing-driven
development tools. The basic methodology for Spartan-II                                                                  placement and routing. Designers specify timing
FPGA design consists of three interrelated steps: design                                                                 requirements along entire paths during design entry. The
entry, implementation, and verification. Industry-standard                                                               timing path analysis routines in PAR then recognize these
tools are used for design entry and simulation, while Xilinx                                                             user-specified requirements and accommodate them.
provides proprietary architecture-specific tools for
implementation.                                                                                                          Timing requirements are entered in a form directly relating
                                                                                                                         to the system requirements, such as the targeted clock
The Xilinx development system is integrated under a single                                                               frequency, or the maximum allowable delay between two
graphical interface, providing designers with a common                                                                   registers. In this way, the overall performance of the system
user interface regardless of their choice of entry and                                                                   along entire signal paths is automatically tailored to
verification tools. The software simplifies the selection of                                                             user-generated specifications. Specific timing information
implementation options with pull-down menus and on-line                                                                  for individual nets is unnecessary.
help.
                                                                                                                         Design Verification
For HDL design entry, the Xilinx FPGA development
system provides interfaces to several synthesis design                                                                   In addition to conventional software simulation, FPGA users
environments.                                                                                                            can use in-circuit debugging techniques. Because Xilinx
                                                                                                                         devices are infinitely reprogrammable, designs can be
A standard interface-file specification, Electronic Design                                                               verified in real time without the need for extensive sets of
Interchange Format (EDIF), simplifies file transfers into and                                                            software simulation vectors.
out of the development system.
                                                                                                                         The development system supports both software simulation
Spartan-II FPGAs supported by a unified library of standard                                                              and in-circuit debugging techniques. For simulation, the
functions. This library contains over 400 primitives and                                                                 system extracts the post-layout timing information from the
macros, ranging from 2-input AND gates to 16-bit                                                                         design database, and back-annotates this information into
accumulators, and includes arithmetic functions,                                                                         the netlist for use by the simulator. Alternatively, the user
comparators, counters, data registers, decoders, encoders,                                                               can verify timing-critical portions of the design using the
I/O functions, latches, Boolean functions, multiplexers, shift                                                           static timing analyzer.
registers, and barrel shifters.
                                                                                                                         For in-circuit debugging, the development system includes
The design environment supports hierarchical design entry.                                                               a download cable, which connects the FPGA in the target
These hierarchical design elements are automatically                                                                     system to a PC or workstation. After downloading the
combined by the implementation tools. Different design                                                                   design into the FPGA, the designer can read back the
entry tools can be combined within a hierarchical design,                                                                contents of the flip-flops, and so observe the internal logic
thus allowing the most convenient entry method to be used                                                                state. Simple modifications can be downloaded into the
for each portion of the design.                                                                                          system in a matter of minutes.

DS001-2 (v2.8) June 13, 2008                        www.xilinx.com                                                       Module 2 of 4
Product Specification                                                                                                                  16
R                                                                 Spartan-II FPGA Family: Functional Description

Configuration                                                     Table 8: Spartan-II Configuration File Size

Configuration is the process by which the bitstream of a          Device     Configuration File Size (Bits)
design, as generated by the Xilinx software, is loaded into
the internal configuration memory of the FPGA. Spartan-II         XC2S15     197,696
devices support both serial configuration, using the
master/slave serial and JTAG modes, as well as byte-wide          XC2S30     336,768
configuration employing the Slave Parallel mode.
                                                                  XC2S50     559,200

Configuration File                                                XC2S100    781,216

Spartan-II devices are configured by sequentially loading         XC2S150    1,040,096
frames of data that have been concatenated into a                 XC2S200    1,335,840
configuration file. Table 8 shows how much nonvolatile
storage space is needed for Spartan-II devices.                   Modes

It is important to note that, while a PROM is commonly used       Spartan-II devices support the following four configuration
to store configuration data before loading them into the          modes:
FPGA, it is by no means required. Any of a number of
different kinds of under populated nonvolatile storage             Slave Serial mode
already available either on or off the board (i.e., hard drives,   Master Serial mode
FLASH cards, etc.) can be used. For more information on            Slave Parallel mode
configuration without a PROM, refer to XAPP098, The                Boundary-scan mode
Low-Cost, Efficient Serial Configuration of Spartan FPGAs.

                                                                  The Configuration mode pins (M2, M1, M0) select among
                                                                  these configuration modes with the option in each case of
                                                                  having the IOB pins either pulled up or left floating prior to
                                                                  the end of configuration. The selection codes are listed in
                                                                  Table 9.

                                                                  Configuration through the boundary-scan port is always
                                                                  available, independent of the mode selection. Selecting the
                                                                  boundary-scan mode simply turns off the other modes. The
                                                                  three mode pins have internal pull-up resistors, and default
                                                                  to a logic High if left unconnected.

Table 9: Configuration Modes

                              Preconfiguration                      CCLK
                                                                  Direction
Configuration Mode            Pull-ups          M0 M1 M2                     Data Width  Serial DOUT
                                                                      Out           1         Yes
Master Serial mode            No                000                                 8
                                                                       In           1          No
                              Yes               001                                 1
                                                                      N/A                      No
Slave Parallel mode           Yes               010
                                                                       In                     Yes
                              No                011

Boundary-Scan mode            Yes               100

                              No                101

Slave Serial mode             Yes               110

                              No                111

Notes:

1. During power-on and throughout configuration, the I/O drivers will be in a high-impedance state. After configuration, all unused I/Os
      (those not assigned signals) will remain in a high-impedance state. Pins used as outputs may pulse High at the end of configuration
      (see Answer 10504).

2. If the Mode pins are set for preconfiguration pull-ups, those resistors go into effect once the rising edge of INIT samples the Mode
      pins. They will stay in effect until GTS is released during startup, after which the UnusedPin bitstream generator option will determine
      whether the unused I/Os have a pull-up, pull-down, or no resistor.

DS001-2 (v2.8) June 13, 2008                    www.xilinx.com                                                 Module 2 of 4
Product Specification                                                                                                        17
R                                                               Spartan-II FPGA Family: Functional Description

Signals                                                         by driving DONE Low, then enters the memory-clearing
                                                                phase.
There are two kinds of pins that are used to configure
Spartan-II devices: Dedicated pins perform only specific        Configuration                  Configuration During
configuration-related functions; the other pins can serve as    at Power-up                       User Operation
general purpose I/Os once user operation has begun.
                                                                VCCO           No                    User Pulls
The dedicated pins comprise the mode pins (M2, M1, M0),                                             PROGRAM
the configuration clock pin (CCLK), the PROGRAM pin, the        AND
DONE pin and the boundary-scan pins (TDI, TDO, TMS,                                                     Low
TCK). Depending on the selected configuration mode,             VCCINT
CCLK may be an output generated by the FPGA, or may be
generated externally, and provided to the FPGA as an            High?
input.
                                                                Yes
Note that some configuration pins can act as outputs. For
correct operation, these pins require a VCCO of 3.3V to drive                       FPGA         Delay
an LVTTL signal or 2.5V to drive an LVCMOS signal. All the                       Drives INIT     Configuration
relevant pins fall in banks 2 or 3. The CS and WRITE pins                      and DONE Low
for Slave Parallel mode are located in bank 1.
                                                                                    Clear
For a more detailed description than that given below, see                      Configuration
"Pinout Tables" in Module 4 and XAPP176, Spartan-II
FPGA Series Configuration and Readback.                                            Memory

The Process                                                                    User Holding Yes  Delay
                                                                                PROGRAM          Configuration
The sequence of steps necessary to configure Spartan-II
devices are shown in Figure 11. The overall flow can be                            Low?
divided into three different phases.
                                                                                No
Initiating Configuration
Configuration memory clear                                                   User Holding Yes
Loading data frames                                                               INIT
Start-up                                                                         Low?

The memory clearing and start-up phases are the same for                               No
all configuration modes; however, the steps for the loading
of data frames are different. Thus, the details for data frame                    FPGA
loading are described separately in the sections devoted to                     Samples
each mode.                                                                     Mode Pins

Initiating Configuration                                                           Load
                                                                               Configuration
There are two different ways to initiate the configuration                     Data Frames
process: applying power to the device or asserting the
PROGRAM input.                                                                   CRC           No FPGA Drives
                                                                               Correct?                  INIT Low
Configuration on power-up occurs automatically unless it is
delayed by the user, as described in a separate section                                               Abort Start-up
below. The waveform for configuration on power-up is
shown in Figure 12, page 19. Before configuration can                              Yes
begin, VCCO Bank 2 must be greater than 1.0V.
Furthermore, all VCCINT power pins must be connected to a           Start-up Sequence
2.5V supply. For more information on delaying                   FPGA Drives DONE High,
configuration, see "Clearing Configuration Memory,"
page 19.                                                              Activates I/Os,
                                                                    Releases GSR net
Once in user operation, the device can be re-configured
simply by pulling the PROGRAM pin Low. The device                                 User Operation
acknowledges the beginning of the configuration process
                                                                                                                                                              DS001_11_111501

                                                                Figure 11: Configuration Flow Diagram

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                                                          Module 2 of 4
Product Specification                                                                                                               18
R                                                                            Spartan-II FPGA Family: Functional Description

   VCC(1)                     TPOR

   PROGRAM                                     TPL
            INIT              CCLK Output or Input

                                                                             TICCK

                                                                M0, M1, M2   Valid
                                                                 (Required)

                                                                                     DS001_12_102301

   .                                                Description              Min     Max
                              Power-on reset
      Symbol                  Program latency                                -       2 ms
                              CCLK output delay (Master Serial mode only)
    TPOR                      Program pulse width                            -       100 s
    TPL
    TICCK                                                                    0.5 s   4 s
    TPROGRAM
                                                                             300 ns  -

Notes: (referring to waveform above:)
1. Before configuration can begin, VCCINT must be greater than 1.6V and VCCO Bank 2 must be greater than 1.0V.

                                                 Figure 12: Configuration Timing on Power-Up

Clearing Configuration Memory                                   do not match, the FPGA drives INIT Low to indicate that a
                                                                frame error has occurred and configuration is aborted.
The device indicates that clearing the configuration memory
is in progress by driving INIT Low. At this time, the user can  To reconfigure the device, the PROGRAM pin should be
delay configuration by holding either PROGRAM or INIT           asserted to reset the configuration logic. Recycling power
Low, which causes the device to remain in the memory            also resets the FPGA for configuration. See "Clearing
clearing phase. Note that the bidirectional INIT line is        Configuration Memory".
driving a Low logic level during memory clearing. To avoid
contention, use an open-drain driver to keep INIT Low.          Start-up

With no delay in force, the device indicates that the memory    The start-up sequence oversees the transition of the FPGA
is completely clear by driving INIT High. The FPGA samples      from the configuration state to full user operation. A match
its mode pins on this Low-to-High transition.                   of CRC values, indicating a successful loading of the
                                                                configuration data, initiates the sequence.
Loading Configuration Data
                                                                During start-up, the device performs four operations:
Once INIT is High, the user can begin loading configuration
data frames into the device. The details of loading the         1. The assertion of DONE. The failure of DONE to go High
configuration data are discussed in the sections treating the        may indicate the unsuccessful loading of configuration
configuration modes individually. The sequence of                    data.
operations necessary to load configuration data using the
serial modes is shown in Figure 14. Loading data using the      2. The release of the Global Three State net. This
Slave Parallel mode is shown in Figure 19, page 25.                  activates I/Os to which signals are assigned. The
                                                                     remaining I/Os stay in a high-impedance state with
CRC Error Checking                                                   internal weak pull-down resistors present.

During the loading of configuration data, a CRC value           3. Negates Global Set Reset (GSR). This allows all
embedded in the configuration file is checked against a              flip-flops to change state.
CRC value calculated within the FPGA. If the CRC values
                                                                4. The assertion of Global Write Enable (GWE). This
                                                                     allows all RAMs and flip-flops to change state.

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Product Specification                                                                                                         19
R                                                                                                                              Spartan-II FPGA Family: Functional Description

By default, these operations are synchronized to CCLK.                                                                         Serial Modes
The entire start-up sequence lasts eight cycles, called
C0-C7, after which the loaded design is fully functional. The                                                                  There are two serial configuration modes: In Master Serial
default timing for start-up is shown in the top half of                                                                        mode, the FPGA controls the configuration process by
Figure 13. The four operations can be selected to switch on                                                                    driving CCLK as an output. In Slave Serial mode, the FPGA
any CCLK cycle C1-C6 through settings in the Xilinx                                                                            passively receives CCLK as an input from an external agent
software. Heavy lines show default settings.                                                                                   (e.g., a microprocessor, CPLD, or second FPGA in master
                                                                                                                               mode) that is controlling the configuration process. In both
               Default Cycles                                                                                                  modes, the FPGA is configured by loading one bit per
                                                                                                                               CCLK cycle. The MSB of each configuration data byte is
Start-up CLK                                                                                                                   always written to the DIN pin first.

Phase          0 1 2 3 4 5 67                                                                                                  See Figure 14 for the sequence for loading data into the
                                                                                                                               Spartan-II FPGA serially. This is an expansion of the "Load
DONE                                                                                                                           Configuration Data Frames" block in Figure 11. Note that
  GTS                                                                                                                          CS and WRITE normally are not used during serial
                                                                                                                               configuration. To ensure successful loading of the FPGA,
   GSR                                                                                                                         do not toggle WRITE with CS Low during serial
                                                                                                                               configuration.
   GWE
                                                                                                                                                                    After INIT
                                                                                                                                                                   Goes High

Start-up CLK        Sync to DONE                                                                                                 User Load One
        Phase                                                                                                                     Configuration
               0 1 2 3 4 5 67                                                                                                      Bit on Next
                                                                                                                               CCLK Rising Edge

                                                                                                                               End of            No

                                                                                                                               Configuration

               DONE High                                                                                                       Data File?

DONE                                                                                                                           Yes
  GTS
                                                                                                                               To CRC Check

                                                                                                                                                 DS001_14_042403

   GSR                                                                                                                         Figure 14: Loading Serial Mode Configuration Data

                     GWE

                                                                                                              DS001_13_090600

                 Figure 13: Start-Up Waveforms

The bottom half of Figure 13 shows another commonly
used version of the start-up timing known as
Sync-to-DONE. This version makes the GTS, GSR, and
GWE events conditional upon the DONE pin going High.
This timing is important for a daisy chain of multiple FPGAs
in serial mode, since it ensures that all FPGAs go through
start-up together, after all their DONE pins have gone High.

Sync-to-DONE timing is selected by setting the GTS, GSR,
and GWE cycles to a value of DONE in the configuration
options. This causes these signals to transition one clock
cycle after DONE externally transitions High.

DS001-2 (v2.8) June 13, 2008      www.xilinx.com                                                                                                                  Module 2 of 4
Product Specification                                                                                                                                                           20
R                                                                     Spartan-II FPGA Family: Functional Description

Slave Serial Mode                                               Multiple FPGAs in Slave Serial mode can be daisy-chained
                                                                for configuration from a single source. The maximum
In Slave Serial mode, the FPGA's CCLK pin is driven by an       amount of data that can be sent to the DOUT pin for a serial
external source, allowing FPGAs to be configured from           daisy chain is 220-1 (1,048,575) 32-bit words, or 33,554,400
other logic devices such as microprocessors or in a             bits, which is approximately 25 XC2S200 bitstreams. The
daisy-chain configuration. Figure 15 shows connections for      configuration bitstream of downstream devices is limited to
a Master Serial FPGA configuring a Slave Serial FPGA            this size.
from a PROM. A Spartan-II device in slave serial mode
should be connected as shown for the third device from the      After an FPGA is configured, data for the next device is
left. Slave Serial mode is selected by a <11x> on the mode      routed to the DOUT pin. Data on the DOUT pin changes on
pins (M0, M1, M2).                                              the rising edge of CCLK. Configuration must be delayed
                                                                until INIT pins of all daisy-chained FPGAs are High. For
Figure 16 shows the timing for Slave Serial configuration.      more information, see "Start-up," page 19.
The serial bitstream must be setup at the DIN input pin a
short time before each rising edge of an externally
generated CCLK.

                              3.3V 2.5V  3.3V                   3.3V                                            3.3V 2.5V

     M0 M1                    VCCO       3.3 K                               M0 M1                              VCCO
   M2                         VCCINT                                       M2                                   VCCINT
                                                                                                                DOUT
                              DOUT                                         DIN

     Spartan-II                                                            CCLK
   (Master Serial)
                                                                               Spartan-II
                                                                Vcc               (Slave)

                              CCLK                          CLK
                                DIN
                                                            DATA PROM
                                INIT
   PROGRAM                                                  CE        CEO  PROGRAM
   DONE
                                                            RESET/OE       DONE                                 INIT
             GND
                                                                GND                 GND

PROGRAM                                                                                                                DS001_15_060608

Notes:
1. If the DriveDone configuration option is not active for any of the FPGAs, pull up DONE with a 330 resistor.

                                      Figure 15: Master/Slave Serial Configuration Circuit Diagram

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Product Specification                                                                                                                 21
R                                                           Spartan-II FPGA Family: Functional Description

        DIN                   TDCC        TCCD                           TCCL

      CCLK                                            TCCH
                                            TCCO
     DOUT
   (Output)

             .                            Description                                              DS001_16_032300

                Symbol                    DIN setup                      5        Units
                                                                                ns, min
              TDCC                        DIN hold                       0      ns, min
              TCCD                                                              ns, max
              TCCO                  CCLK  DOUT                           12     ns, min
              TCCH                                                              ns, min
              TCCL                        High time                      5     MHz, max
              FCC
                                          Low time                       5

                                          Maximum frequency              66

                                    Figure 16: Slave Serial Mode Timing

DS001-2 (v2.8) June 13, 2008              www.xilinx.com                                                            Module 2 of 4
Product Specification                                                                                                             22
R                                                                 Spartan-II FPGA Family: Functional Description

Master Serial Mode                                                the configuration data are being loaded, the CCLK
                                                                  frequency is always 2.5 MHz. This frequency is used until
In Master Serial mode, the CCLK output of the FPGA drives         the ConfigRate bits, part of the configuration file, have been
a Xilinx PROM which feeds a serial stream of configuration        loaded into the FPGA, at which point, the frequency
data to the FPGA's DIN input. Figure 15 shows a Master            changes to the selected ConfigRate. Unless a different
Serial FPGA configuring a Slave Serial FPGA from a                frequency is specified in the design, the default ConfigRate
PROM. A Spartan-II device in Master Serial mode should            is 4 MHz. The frequency of the CCLK signal created by the
be connected as shown for the device on the left side.            internal oscillator has a variance of +45%, 30% from the
Master Serial mode is selected by a <00x> on the mode             specified value.
pins (M0, M1, M2). The PROM RESET pin is driven by INIT,
and CE input is driven by DONE. The interface is identical        Figure 17 shows the timing for Master Serial configuration.
to the slave serial mode except that an oscillator internal to    The FPGA accepts one bit of configuration data on each
the FPGA is used to generate the configuration clock              rising CCLK edge. After the FPGA has been loaded, the
(CCLK). Any of a number of different frequencies ranging          data for the next device in a daisy-chain is presented on the
from 4 to 60 MHz can be set using the ConfigRate option in        DOUT pin after the rising CCLK edge.
the Xilinx software. On power-up, while the first 60 bytes of

             CCLK                   TDSCK  TCKDS
          (Output)                         TCCO

   Serial Data In                                                                    DS001_17_110101

    Serial DOUT
          (Output)

        .

    Symbol                    CCLK                  Description                5.0    Units
   TDSCK                            DIN setup                                  0.0   ns, min
   TCKDS                            DIN hold                             +45%, 30%  ns, min
                                    Frequency tolerance with respect to
                                    nominal                                              -

                                    Figure 17: Master Serial Mode Timing

Slave Parallel Mode                                               The agent controlling configuration is not shown. Typically,
                                                                  a processor, a microcontroller, or CPLD controls the Slave
The Slave Parallel mode is the fastest configuration option.      Parallel interface. The controlling agent provides byte-wide
Byte-wide data is written into the FPGA. A BUSY flag is           configuration data, CCLK, a Chip Select (CS) signal and a
provided for controlling the flow of data at a clock frequency    Write signal (WRITE). If BUSY is asserted (High) by the
FCCNH above 50 MHz.                                               FPGA, the data must be held until BUSY goes Low.

Figure 18, page 24 shows the connections for two                  After configuration, the pins of the Slave Parallel port
Spartan-II devices using the Slave Parallel mode. Slave           (D0-D7) can be used as additional user I/O. Alternatively,
Parallel mode is selected by a <011> on the mode pins (M0,        the port may be retained to permit high-speed 8-bit
M1, M2).                                                          readback. Then data can be read by de-asserting WRITE.
                                                                  See "Readback," page 25.
If a configuration file of the format .bit, .rbt, or non-swapped
HEX is used for parallel programming, then the most
significant bit (i.e. the left-most bit of each configuration
byte, as displayed in a text editor) must be routed to the D0
input on the FPGA.

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Product Specification                                                                                               23
                    R                                           Spartan-II FPGA Family: Functional Description

DATA[7:0]
CCLK
WRITE
BUSY

                              M1 M2                                    M1 M2
                              M0                                       M0

                       CS(0)      Spartan-II                    CS(1)      Spartan-II
                                     FPGA                                     FPGA

                              D0:D7                                    D0:D7
                              CCLK                                     CCLK
                              WRITE                                    WRITE
                              BUSY                                     BUSY
                              CS                                       CS

                              PROGRAM                                  PROGRAM

                       330    DONE     INIT                            DONE                 INIT

                              GND                                                      GND

DONE
INIT
PROGRAM

                                                                                                  DS001_18_060608

                              Figure 18: Slave Parallel Configuration Circuit Diagram

Multiple Spartan-II FPGAs can be configured using the           For the present example, the user holds WRITE and CS
Slave Parallel mode, and be made to start-up                    Low throughout the sequence of write operations. Note that
simultaneously. To configure multiple devices in this way,      when CS is asserted on successive CCLKs, WRITE must
wire the individual CCLK, Data, WRITE, and BUSY pins of         remain either asserted or de-asserted. Otherwise an abort
all the devices in parallel. The individual devices are loaded  will be initiated, as in the next section.
separately by asserting the CS pin of each device in turn
and writing the appropriate data. Sync-to-DONE start-up         1. Drive data onto D0-D7. Note that to avoid contention,
timing is used to ensure that the start-up sequence does not         the data source should not be enabled while CS is Low
begin until all the FPGAs have been loaded. See "Start-up,"          and WRITE is High. Similarly, while WRITE is High, no
page 19.                                                             more than one device's CS should be asserted.

Write                                                           2. On the rising edge of CCLK: If BUSY is Low, the data is
                                                                     accepted on this clock. If BUSY is High (from a previous
When using the Slave Parallel Mode, write operations send            write), the data is not accepted. Acceptance will instead
packets of byte-wide configuration data into the FPGA.               occur on the first clock after BUSY goes Low, and the
Figure 19, page 25 shows a flowchart of the write sequence           data must be held until this happens.
used to load data into the Spartan-II FPGA. This is an
expansion of the "Load Configuration Data Frames" block in      3. Repeat steps 1 and 2 until all the data has been sent.
Figure 11, page 18. The timing for write operations is shown
in Figure 20, page 26.                                          4. De-assert CS and WRITE.

DS001-2 (v2.8) June 13, 2008         www.xilinx.com                                               Module 2 of 4
Product Specification                                                                                           24
R                                                                                                                       Spartan-II FPGA Family: Functional Description

If CCLK is slower than FCCNH, the FPGA will never assert                                                                interface does not expect any data and ignores all CCLK
BUSY. In this case, the above handshake is unnecessary,                                                                 transitions. However, to avoid aborting configuration,
and data can simply be entered into the FPGA every CCLK                                                                 WRITE must continue to be asserted while CS is asserted.
cycle.
                                                                                                                        Abort
                              After INIT
                             Goes High                                                                                  To abort configuration during a write sequence, de-assert
                                                                                                                        WRITE while holding CS Low. The abort operation is
                            User Drives                                                                                 initiated at the rising edge of CCLK, as shown in Figure 21,
                          WRITE and CS                                                                                  page 26. The device will remain BUSY until the aborted
                                                                                                                        operation is complete. After aborting configuration, data is
                                 Low                                                                                    assumed to be unaligned to word boundaries and the FPGA
                                                                                                                        requires a new synchronization word prior to accepting any
                              Load One                                                                                  new packets.
                           Configuration
                           Byte on Next                                                                                 Boundary-Scan Mode
                        CCLK Rising Edge
                                                                                                                        In the boundary-scan mode, no nondedicated pins are
   FPGA                       Yes                                                                                       required, configuration being done entirely through the
                                                                                                                        IEEE 1149.1 Test Access Port.
   Driving BUSY
                                                                                                                        Configuration through the TAP uses the special CFG_IN
   High?                                                                                                                instruction. This instruction allows data input on TDI to be
                                                                                                                        converted into data packets for the internal configuration
   No                                                                                                                   bus.

   End of                     No                                                                                        The following steps are required to configure the FPGA
                                                                                                                        through the boundary-scan port.
   Configuration
                                                                                                                        1. Load the CFG_IN instruction into the boundary-scan
   Data File?                                                                                                                instruction register (IR)

              Yes                                                                                                       2. Enter the Shift-DR (SDR) state
                                                                                                                        3. Shift a standard configuration bitstream into TDI
     User Drives                                                                                                        4. Return to Run-Test-Idle (RTI)
   WRITE and CS                                                                                                         5. Load the JSTART instruction into IR
                                                                                                                        6. Enter the SDR state
          High                                                                                                          7. Clock TCK through the sequence (the length is

                          To CRC Check                                                                                       programmable)
                                                                                                                        8. Return to RTI
                                                                                                       DS001_19_032300
                                                                                                                        Configuration and readback via the TAP is always available.
  Figure 19: Loading Configuration Data for the Slave                                                                   The boundary-scan mode simply locks out the other modes.
                             Parallel Mode                                                                              The boundary-scan mode is selected by a <10x> on the
                                                                                                                        mode pins (M0, M1, M2).
A configuration packet does not have to be written in one
continuous stretch, rather it can be split into many write                                                              Readback
sequences. Each sequence would involve assertion of CS.
                                                                                                                        The configuration data stored in the Spartan-II FPGA
In applications where multiple clock cycles may be required                                                             configuration memory can be readback for verification.
to access the configuration data before each byte can be                                                                Along with the configuration data it is possible to readback
loaded into the Slave Parallel interface, a new byte of data                                                            the contents of all flip-flops/latches, LUT RAMs, and block
may not be ready for each consecutive CCLK edge. In such                                                                RAMs. This capability is used for real-time debugging.
a case the CS signal may be de-asserted until the next byte
is valid on D0-D7. While CS is High, the Slave Parallel                                                                 For more detailed information see XAPP176, Spartan-II
                                                                                                                        FPGA Family Configuration and Readback.

DS001-2 (v2.8) June 13, 2008       www.xilinx.com                                                                       Module 2 of 4
Product Specification                                                                                                                 25
R                                                             Spartan-II FPGA Family: Functional Description

   CCLK

   CS                                      TSMCSCC                      TSMCCCS
                                                                         TSMWCC
   WRITE                         TSMCCW

                     TSMDCC                                TSMCCD
   DATA[7:0]

                                 TSMCKBY

   BUSY

                                 No Write           Write    No Write                              Write      DS001_20_061200

    Symbol                       CCLK                      Description                                             Units
                                                                                                                  ns, min
TSMDCC                                     D0-D7 setup/hold                                               5       ns, min
TSMCCD                                                                                                            ns, min
TSMCSCC                                    D0-D7 hold                                                     0       ns, min
TSMCCCS                                                                                                           ns, min
TSMCCW                                     CS setup                                                       7       ns, min
TSMWCC                                                                                                           ns, max
TSMCKBY                                    CS hold                                                        0     MHz, max
FCC                                                                                                             MHz, max
FCCNH                                      WRITE setup                                                    7

                                           WRITE hold                                                     0

                                           BUSY propagation delay                                         12

                                           Maximum frequency                                              66

                                           Maximum frequency with no handshake 50

                                          Figure 20: Slave Parallel Write Timing

                         CCLK                                                               Abort             DS001_21_032300
                             CS
                                 Figure 21: Slave Parallel Write Abort Waveforms                                           Module 2 of 4
                        WRITE                                                                                                             26
                     DATA[7:0]                               www.xilinx.com

                         BUSY

DS001-2 (v2.8) June 13, 2008
Product Specification
R                                                             Spartan-II FPGA Family: Functional Description

Design Considerations                                         the device configuration process until after the DLL
                                                              achieves lock.
This section contains more detailed design information on
the following features:                                       By taking advantage of the DLL to remove on-chip clock
                                                              delay, the designer can greatly simplify and improve system
Delay-Locked Loop . . . see page 27                         level design involving high-fanout, high-performance
Block RAM . . . see page 32                                 clocks.
Versatile I/O . . . see page 36
                                                              Library DLL Primitives
Using Delay-Locked Loops
                                                              Figure 22 shows the simplified Xilinx library DLL macro,
The Spartan-II FPGA family provides up to four fully digital  BUFGDLL. This macro delivers a quick and efficient way to
dedicated on-chip Delay-Locked Loop (DLL) circuits which      provide a system clock with zero propagation delay
provide zero propagation delay, low clock skew between        throughout the device. Figure 23 and Figure 24 show the
output clock signals distributed throughout the device, and   two library DLL primitives. These primitives provide access
advanced clock domain control. These dedicated DLLs can       to the complete set of DLL features when implementing
be used to implement several circuits that improve and        more complex applications.
simplify system level design.
                                                              I  0 ns             O
Introduction
                                                                                                                                                     DS001_22_032300
Quality on-chip clock distribution is important. Clock skew
and clock delay impact device performance and the task of     Figure 22: Simplified DLL Macro BUFGDLL
managing clock skew and clock delay with conventional
clock trees becomes more difficult in large devices. The                CLKDLL
Spartan-II family of devices resolve this potential problem
by providing up to four fully digital dedicated on-chip          CLKIN  CLK0
Delay-Locked Loop (DLL) circuits which provide zero              CLKFB  CLK90
propagation delay and low clock skew between output clock               CLK180
signals distributed throughout the device.                              CLK270

Each DLL can drive up to two global clock routing networks       RST    CLK2X
within the device. The global clock distribution network                CLKDV
minimizes clock skews due to loading differences. By                    LOCKED
monitoring a sample of the DLL output clock, the DLL can
compensate for the delay on the routing network, effectively                                                                                      DS001_23_032300
eliminating the delay from the external input port to the
individual clock loads within the device.                     Figure 23: Standard DLL Primitive CLKDLL

In addition to providing zero delay with respect to a user              CLKDLLHF
source clock, the DLL can provide multiple phases of the
source clock. The DLL can also act as a clock doubler or it      CLKIN            CLK0
can divide the user source clock by up to 16.                    CLKFB            CLK180

Clock multiplication gives the designer a number of design                        CLKDV
alternatives. For instance, a 50 MHz source clock doubled
by the DLL can drive an FPGA design operating at                 RST              LOCKED
100 MHz. This technique can simplify board design
because the clock path on the board no longer distributes                                                                                                          DS001_24_032300
such a high-speed signal. A multiplied clock also provides
designers the option of time-domain-multiplexing, using one   Figure 24: High-Frequency DLL Primitive CLKDLLHF
circuit twice per clock cycle, consuming less area than two
copies of the same circuit.

The DLL can also act as a clock mirror. By driving the DLL
output off-chip and then back in again, the DLL can be used
to de-skew a board level clock between multiple devices.

In order to guarantee the system clock establishes prior to
the device "waking up," the DLL can delay the completion of

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                              Module 2 of 4
Product Specification                                                                                   27
   R                                                                                                                                          Spartan-II FPGA Family: Functional Description

BUFGDLL Pin Descriptions                                                                                                                      or one of the global clock input buffers (IBUFG) on the same
                                                                                                                                              edge of the device (top or bottom) must source this clock
Use the BUFGDLL macro as the simplest way to provide                                                                                          signal.
zero propagation delay for a high-fanout on-chip clock from
an external input. This macro uses the IBUFG, CLKDLL and                                                                                      Feedback Clock Input -- CLKFB
BUFG primitives to implement the most basic DLL
application as shown in Figure 25.                                                                                                            The DLL requires a reference or feedback signal to provide
                                                                                                                                              the delay-compensated output. Connect only the CLK0 or
   IBUFG       CLKDLL                     BUFG                                                                                                CLK2X DLL outputs to the feedback clock input (CLKFB)
                                                                                                                                              pin to provide the necessary feedback to the DLL. Either a
I  O      CLKIN                  CLK0  I  O                                                                                                   global clock buffer (BUFG) or one of the global clock input
          CLKFB                CLK90                                                                                                          buffers (IBUFG) on the same edge of the device (top or
                              CLK180                                                                                                          bottom) must source this clock signal.
                              CLK270
                                                                                                                                              If an IBUFG sources the CLKFB pin, the following special
          RST                   CLK2X                                                                                                         rules apply.
                                CLKDV
                              LOCKED                                                                                                          1. An external input port must source the signal that drives
                                                                                                                                                   the IBUFG I pin.
                                                                                                                             DS001_25_032300
                                                                                                                                              2. The CLK2X output must feed back to the device if both
             Figure 25: BUFGDLL Block Diagram                                                                                                      the CLK0 and CLK2X outputs are driving off chip
                                                                                                                                                   devices.
This macro does not provide access to the advanced clock
domain controls or to the clock multiplication or clock                                                                                       3. That signal must directly drive only OBUFs and nothing
division features of the DLL. This macro also does not                                                                                             else.
provide access to the RST or LOCKED pins of the DLL. For
access to these features, a designer must use the DLL                                                                                         These rules enable the software to determine which DLL
primitives described in the following sections.                                                                                               clock output sources the CLKFB pin.

Source Clock Input -- I                                                                                                                       Reset Input -- RST

The I pin provides the user source clock, the clock signal on                                                                                 When the reset pin RST activates, the LOCKED signal
which the DLL operates, to the BUFGDLL. For the                                                                                               deactivates within four source clock cycles. The RST pin,
BUFGDLL macro the source clock frequency must fall in the                                                                                     active High, must either connect to a dynamic signal or be
low frequency range as specified in the data sheet. The                                                                                       tied to ground. As the DLL delay taps reset to zero, glitches
BUFGDLL requires an external signal source clock.                                                                                             can occur on the DLL clock output pins. Activation of the
Therefore, only an external input port can source the signal                                                                                  RST pin can also severely affect the duty cycle of the clock
that drives the BUFGDLL I pin.                                                                                                                output pins. Furthermore, the DLL output clocks no longer
                                                                                                                                              deskew with respect to one another. The DLL must be reset
Clock Output -- O                                                                                                                             when the input clock frequency changes, if the device is
                                                                                                                                              reconfigured in Boundary-Scan mode, if the device
The clock output pin O represents a delay-compensated                                                                                         undergoes a hot swap, and after the device is configured if
version of the source clock (I) signal. This signal, sourced                                                                                  the input clock is not stable during the startup sequence.
by a global clock buffer BUFG primitive, takes advantage of
the dedicated global clock routing resources of the device.                                                                                   2x Clock Output -- CLK2X

The output clock has a 50/50 duty cycle unless you                                                                                            The output pin CLK2X provides a frequency-doubled clock
deactivate the duty cycle correction property.                                                                                                with an automatic 50/50 duty-cycle correction. Until the
                                                                                                                                              CLKDLL has achieved lock, the CLK2X output appears as a
CLKDLL Primitive Pin Descriptions                                                                                                             1x version of the input clock with a 25/75 duty cycle. This
                                                                                                                                              behavior allows the DLL to lock on the correct edge with
The library CLKDLL primitives provide access to the                                                                                           respect to source clock. This pin is not available on the
complete set of DLL features needed when implementing                                                                                         CLKDLLHF primitive.
more complex applications with the DLL.
                                                                                                                                              Clock Divide Output -- CLKDV
Source Clock Input -- CLKIN
                                                                                                                                              The clock divide output pin CLKDV provides a lower
The CLKIN pin provides the user source clock (the clock                                                                                       frequency version of the source clock. The CLKDV_DIVIDE
signal on which the DLL operates) to the DLL. The CLKIN                                                                                       property controls CLKDV such that the source clock is
frequency must fall in the ranges specified in the data sheet.                                                                                divided by N where N is either 1.5, 2, 2.5, 3, 4, 5, 8, or 16.
A global clock buffer (BUFG) driven from another CLKDLL
                                                                                                                                              This feature provides automatic duty cycle correction. The
                                                                                                                                              CLKDV output pin has a 50/50 duty cycle for all values of the

DS001-2 (v2.8) June 13, 2008                    www.xilinx.com                                                                                Module 2 of 4
Product Specification                                                                                                                                       28
R                                                               Spartan-II FPGA Family: Functional Description

division factor N except for non-integer division in High       spurious movement. In particular the CLK2X output will
Frequency (HF) mode. For division factor 1.5 the duty cycle     appear as a 1x clock with a 25/75 duty cycle.
in the HF mode is 33.3% High and 66.7% Low. For division
factor 2.5, the duty cycle in the HF mode is 40.0% High and     DLL Properties
60.0% Low.
                                                                Properties provide access to some of the Spartan-II family
1x Clock Outputs -- CLK[0|90|180|270]                           DLL features, (for example, clock division and duty cycle
                                                                correction).
The 1x clock output pin CLK0 represents a
delay-compensated version of the source clock (CLKIN)           Duty Cycle Correction Property
signal. The CLKDLL primitive provides three phase-shifted
versions of the CLK0 signal while CLKDLLHF provides only        The 1x clock outputs, CLK0, CLK90, CLK180, and CLK270,
the 180 degree phase-shifted version. The relationship          use the duty-cycle corrected default, such that they exhibit a
between phase shift and the corresponding period shift          50/50 duty cycle. The DUTY_CYCLE_CORRECTION
appears in Table 10.                                            property (by default TRUE) controls this feature. To
                                                                deactivate the DLL duty-cycle correction for the 1x clock
The timing diagrams in Figure 26 illustrate the DLL clock       outputs, attach the DUTY_CYCLE_CORRECTION=FALSE
output characteristics.                                         property to the DLL primitive.

Table 10: Relationship of Phase-Shifted Output Clock                   0 90 180 270 0 90 180 270
to Period Shift                                                                     T

Phase (degrees)               Period Shift (percent)            CLKIN

   0                          0%                                  CLK2X
                                                                CLKDV_DIVIDE = 2
   90                         25%
                                                                  CLKDV
180                           50%

270                           75%

The DLL provides duty cycle correction on all 1x clock          DUTY_CYCLE_CORRECTION = FALSE
outputs such that all 1x clock outputs by default have a            CLK0
50/50 duty cycle. The DUTY_CYCLE_CORRECTION
property (TRUE by default), controls this feature. In order to    CLK90
deactivate the DLL duty cycle correction, attach the             CLK180
DUTY_CYCLE_CORRECTION=FALSE property to the                      CLK270
DLL primitive. When duty cycle correction deactivates, the      DUTY_CYCLE_CORRECTION = TRUE
output clock has the same duty cycle as the source clock.
                                                                    CLK0
The DLL clock outputs can drive an OBUF, a BUFG, or they          CLK90
can route directly to destination clock pins. The DLL clock      CLK180
outputs can only drive the BUFGs that reside on the same         CLK270
edge (top or bottom).
                                                                                                                                                                     DS001_26_032300
Locked Output -- LOCKED
                                                                Figure 26: DLL Output Characteristics
In order to achieve lock, the DLL may need to sample
several thousand clock cycles. After the DLL achieves lock      Clock Divide Property
the LOCKED signal activates. The "DLL Timing
Parameters" section of Module 3 provides estimates for          The CLKDV_DIVIDE property specifies how the signal on
locking times.                                                  the CLKDV pin is frequency divided with respect to the
                                                                CLK0 pin. The values allowed for this property are 1.5, 2,
In order to guarantee that the system clock is established      2.5, 3, 4, 5, 8, or 16; the default value is 2.
prior to the device "waking up," the DLL can delay the
completion of the device configuration process until after
the DLL locks. The STARTUP_WAIT property activates this
feature.

Until the LOCKED signal activates, the DLL output clocks
are not valid and can exhibit glitches, spikes, or other

DS001-2 (v2.8) June 13, 2008       www.xilinx.com                                              Module 2 of 4
Product Specification                                                                                        29
R                                                                                                                                       Spartan-II FPGA Family: Functional Description

Startup Delay Property                                                                                                                  clock period. The DLL operates reliably on an input
                                                                                                                                        waveform with a frequency drift of up to 1 ns -- orders of
This property, STARTUP_WAIT, takes on a value of TRUE                                                                                   magnitude in excess of that needed to support any crystal
or FALSE (the default value). When TRUE the Startup                                                                                     oscillator in the industry. However, the cycle-to-cycle jitter
Sequence following device configuration is paused at a                                                                                  must be kept to less than 300 ps in the low frequencies and
user-specified point until the DLL locks. XAPP176:                                                                                      150 ps for the high frequencies.
Configuration and Readback of the Spartan-II and
Spartan-IIE Families explains how this can result in delaying                                                                           Input Clock Changes
the assertion of the DONE pin until the DLL locks.
                                                                                                                                        Changing the period of the input clock beyond the
DLL Location Constraints                                                                                                                maximum drift amount requires a manual reset of the
                                                                                                                                        CLKDLL. Failure to reset the DLL will produce an unreliable
The DLLs are distributed such that there is one DLL in each                                                                             lock signal and output clock.
corner of the device. The location constraint LOC, attached
to the DLL primitive with the numeric identifier 0, 1, 2, or 3,                                                                         It is possible to stop the input clock in a way that has little
controls DLL location. The orientation of the four DLLs and                                                                             impact to the DLL. Stopping the clock should be limited to
their corresponding clock resources appears in Figure 27.                                                                               less than approximately 100 s to keep device cooling to a
                                                                                                                                        minimum and maintain the validity of the current tap setting.
The LOC property uses the following form.                                                                                               The clock should be stopped during a Low phase, and when
                                                                                                                                        restored the full High period should be seen. During this
     LOC = DLL2                                                                                                                         time LOCKED will stay High and remain High when the
                                                                                                                                        clock is restored. If these conditions may not be met in the
GCLKPAD3                      GCLKPAD2                                                                                                  design, apply a manual reset to the DLL after re-starting the
        DLL3                                                                                                                            input clock, even if the LOCKED signal has not changed.
                              DLL2
GCLKBUF3                      GCLKBUF2                                                                                                  When the clock is stopped, one to four more clocks will still
                                                                                                                                        be observed as the delay line is flushed. When the clock is
GCLKBUF1                      GCLKBUF0                                                                                                  restarted, the output clocks will not be observed for one to
        DLL1                  DLL0                                                                                                      four clocks as the delay line is filled. The most common
                              GCLKPAD0                                                                                                  case will be two or three clocks.
GCLKPAD1
                                                                                                                                        In a similar manner, a phase shift of the input clock is also
                                                                                                                       DS001_27_061308  possible. The phase shift will propagate to the output one to
                                                                                                                                        four clocks after the original shift, with no disruption to the
                 Figure 27: Orientation of DLLs                                                                                         CLKDLL control.

Design Considerations                                                                                                                   Output Clocks

Use the following design considerations to avoid pitfalls and                                                                           As mentioned earlier in the DLL pin descriptions, some
improve success designing with Xilinx devices.                                                                                          restrictions apply regarding the connectivity of the output
                                                                                                                                        pins. The DLL clock outputs can drive an OBUF, a global
Input Clock                                                                                                                             clock buffer BUFG, or route directly to destination clock
                                                                                                                                        pins. The only BUFGs that the DLL clock outputs can drive
The output clock signal of a DLL, essentially a delayed                                                                                 are the two on the same edge of the device (top or bottom).
version of the input clock signal, reflects any instability on                                                                          One DLL output can drive more than one OBUF; however,
the input clock in the output waveform. For this reason the                                                                             this adds skew.
quality of the DLL input clock relates directly to the quality of
the output clock waveforms generated by the DLL. The DLL                                                                                Do not use the DLL output clock signals until after activation
input clock requirements are specified in the "DLL Timing                                                                               of the LOCKED signal. Prior to the activation of the
Parameters" section of the data sheet.                                                                                                  LOCKED signal, the DLL output clocks are not valid and
                                                                                                                                        can exhibit glitches, spikes, or other spurious movement.
In most systems a crystal oscillator generates the system
clock. The DLL can be used with any commercially
available quartz crystal oscillator. For example, most crystal
oscillators produce an output waveform with a frequency
tolerance of 100 PPM, meaning 0.01 percent change in the

DS001-2 (v2.8) June 13, 2008            www.xilinx.com                                                                                  Module 2 of 4
Product Specification                                                                                                                                 30
R                                                                                                                                      Spartan-II FPGA Family: Functional Description

Useful Application Examples                                                                                                            If other clock output is needed, the clock could access a
                                                                                                                                       BUFG only if the DLLs are constrained to exist on opposite
The Spartan-II FPGA DLL can be used in a variety of                                                                                    edges (Top or Bottom) of the device.
creative and useful applications. The following examples
show some of the more common applications.                                                                                             IBUFG  CLKDLL

Standard Usage                                                                                                                                CLKIN CLK0

The circuit shown in Figure 28 resembles the BUFGDLL                                                                                                       CLK90
macro implemented to provide access to the RST and                                                                                            CLKFB CLK180
LOCKED pins of the CLKDLL.
                                                                                                                                                         CLK270

                                                                                                                                                                  BUFG

IBUFG       CLKDLL                     BUFG                                                                                                          CLK2X
IBUF                                   OBUF                                                                                                          CLKDV
       CLKIN                     CLK0                                                                                                              LOCKED               SRL16 INV
       CLKFB                   CLK90
                              CLK180
                              CLK270                                                                                                          RST                       D        Q

                                CLK2X                                                                                                                                      WCLK
                                CLKDV
       RST                    LOCKED                                                                                                            CLKDLL                      A3
                                                                                                                                                                            A2
                                                                                                  DS001_28_061200                             CLKIN CLK0                    A1
                                                                                                                                                           CLK90            A0
Figure 28: Standard DLL Implementation
                                                                                                                                              CLKFB CLK180        BUFG
                                                                                                                                                         CLK270
                                                                                                                                                                  OBUF
Deskew of Clock and Its 2x Multiple                                                                                                                  CLK2X
                                                                                                                                              RST    CLKDV
The circuit shown in Figure 29 implements a 2x clock                                                                                               LOCKED
multiplier and also uses the CLK0 clock output with zero ns
skew between registers on the same chip. A clock divider
circuit could alternatively be implemented using similar
connections.

IBUFG       CLKDLL                     BUFG                                                                                                                                                                                                                         DS001_30_061200
IBUF                                   BUFG
       CLKIN                     CLK0  OBUF                                                                                                       Figure 30: DLL Generation of 4x Clock
       CLKFB                   CLK90
                              CLK180                                                                                                   When using this circuit it is vital to use the SRL16 cell to
                              CLK270                                                                                                   reset the second DLL after the initial chip reset. If this is not
                                                                                                                                       done, the second DLL may not recognize the change of
       RST                      CLK2X                                                                                                  frequencies from when the input changes from a 1x (25/75)
                                CLKDV                                                                                                  waveform to a 2x (50/50) waveform. It is not recommended
                              LOCKED                                                                                                   to cascade more than two DLLs.

                                                                                                                      DS001_29_061200  For design examples and more information on using the
                                                                                                                                       DLL, see XAPP174, Using Delay-Locked Loops in Spartan-II
    Figure 29: DLL Deskew of Clock and 2x Multiple                                                                                     FPGAs.

Because any single DLL can only access at most two
BUFGs, any additional output clock signals must be routed
from the DLL in this example on the high speed backbone
routing.

Generating a 4x Clock

By connecting two DLL circuits each implementing a 2x
clock multiplier in series as shown in Figure 30, a 4x clock
multiply can be implemented with zero skew between
registers in the same device.

DS001-2 (v2.8) June 13, 2008                                                                                       www.xilinx.com                                               Module 2 of 4
Product Specification                                                                                                                                                                         31
R                                                                 Spartan-II FPGA Family: Functional Description

Using Block RAM Features                                          Library Primitives

The Spartan-II FPGA family provides dedicated blocks of           Figure 31 and Figure 32 show the two generic library block
on-chip, true dual-read/write port synchronous RAM, with          RAM primitives. Table 11 describes all of the available
4096 memory cells. Each port of the block RAM memory              primitives for synthesis and simulation.
can be independently configured as a read/write port, a
read port, a write port, and can be configured to a specific                    RAMB4_S#_S#
data width. The block RAM memory offers new capabilities
allowing the FPGA designer to simplify designs.                             WEA               DOA[#:0]
                                                                            ENA
Operating Modes                                                             RSTA

Block RAM memory supports two operating modes.                               CLKA
                                                                            ADDRA[#:0]
Read Through                                                              DIA[#:0]
Write Back
                                                                            WEB               DOB[#:0]
Read Through (One Clock Edge)                                               ENB
                                                                            RSTB
The read address is registered on the read port clock edge
and data appears on the output after the RAM access time.                    CLKB
Some memories may place the latch/register at the outputs                   ADDRB[#:0]
depending on the desire to have a faster clock-to-out versus                DIB[#:0]
setup time. This is generally considered to be an inferior
solution since it changes the read operation to an                                                                                                      DS001_31_061200
asynchronous function with the possibility of missing an
address/control line transition during the generation of the      Figure 31: Dual-Port Block RAM Memory
read pulse clock.
                                                                                RAMB4_S#
Write Back (One Clock Edge)
                                                                                WE            DO[#:0]
The write address is registered on the write port clock edge                    EN
and the data input is written to the memory and mirrored on                     RST
the write port input.
                                                                                 CLK
Block RAM Characteristics                                                       ADDR[#:0]
                                                                                DI[#:0]
1. All inputs are registered with the port clock and have a
     setup to clock timing specification.                                                                                                DS001_32_061200

2. All outputs have a read through or write back function         Figure 32: Single-Port Block RAM Memory
     depending on the state of the port WE pin. The outputs
     relative to the port clock are available after the           Table 11: Available Library Primitives
     clock-to-out timing specification.
                                                                  Primitive             Port A Width Port B Width
3. The block RAM are true SRAM memories and do not
     have a combinatorial path from the address to the            RAMB4_S1                 1              N/A
     output. The LUT cells in the CLBs are still available with
     this function.                                               RAMB4_S1_S1                             1

4. The ports are completely independent from each other           RAMB4_S1_S2                             2
     (i.e., clocking, control, address, read/write function, and
     data width) without arbitration.                             RAMB4_S1_S4                             4

5. A write operation requires only one clock edge.                RAMB4_S1_S8                             8
6. A read operation requires only one clock edge.
                                                                  RAMB4_S1_S16                            16
The output ports are latched with a self timed circuit to
guarantee a glitch free read. The state of the output port will   RAMB4_S2                 2              N/A
not change until the port executes another read or write
operation.                                                        RAMB4_S2_S2                             2

                                                                  RAMB4_S2_S4                             4

                                                                  RAMB4_S2_S8                             8

                                                                  RAMB4_S2_S16                            16

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                                              Module 2 of 4
Product Specification                                                                                                   32
       R                                                               Spartan-II FPGA Family: Functional Description

Table 11: Available Library Primitives                           Reset--RST[A|B]

Primitive         Port A Width          Port B Width             The reset pin forces the data output bus latches to zero
                                                                 synchronously. This does not affect the memory cells of the
RAMB4_S4                      4               N/A                RAM and does not disturb a write operation on the other
                                                4                port.
RAMB4_S4_S4                                     8
                                               16                Address Bus--ADDR[A|B]<#:0>
RAMB4_S4_S8
                                              N/A                The address bus selects the memory cells for read or write.
RAMB4_S4_S16                                    8                The width of the port determines the required width of this
                                               16                bus as shown in Table 12.
RAMB4_S8                      8
                                              N/A                Data In Bus--DI[A|B]<#:0>
RAMB4_S8_S8                                    16
                                                                 The data in bus provides the new data value to be written
RAMB4_S8_S16                                                     into the RAM. This bus and the port have the same width,
                                                                 as shown in Table 12.
RAMB4_S16                     16
                                                                 Data Output Bus--DO[A|B]<#:0>
RAMB4_S16_S16
                                                                 The data out bus reflects the contents of the memory cells
Port Signals                                                     referenced by the address bus at the last active clock edge.
                                                                 During a write operation, the data out bus reflects the data
Each block RAM port operates independently of the others         in bus. The width of this bus equals the width of the port.
while accessing the same set of 4096 memory cells.               The allowed widths appear in Table 12.

Table 12 describes the depth and width aspect ratios for the
block RAM memory.

Table 12: Block RAM Port Aspect Ratios

Width      Depth              ADDR Bus  Data Bus

1          4096               ADDR<11:0> DATA<0>                 Inverting Control Pins

2          2048               ADDR<10:0> DATA<1:0>               The four control pins (CLK, EN, WE and RST) for each port
                                                                 have independent inversion control as a configuration
4          1024               ADDR<9:0> DATA<3:0>                option.

8            512              ADDR<8:0> DATA<7:0>                Address Mapping

16           256              ADDR<7:0> DATA<15:0>               Each port accesses the same set of 4096 memory cells
                                                                 using an addressing scheme dependent on the width of the
Clock--CLK[A|B]                                                  port. The physical RAM location addressed for a particular
                                                                 width are described in the following formula (of interest only
Each port is fully synchronous with independent clock pins.      when the two ports use different aspect ratios).
All port input pins have setup time referenced to the port
CLK pin. The data output bus has a clock-to-out time                          Start = ([ADDRport + 1] * Widthport) 1
referenced to the CLK pin.
                                                                                      End = ADDRport * Widthport
Enable--EN[A|B]
                                                                 Table 13 shows low order address mapping for each port
The enable pin affects the read, write and reset functionality   width.
of the port. Ports with an inactive enable pin keep the output
pins in the previous state and do not write data to the          Table 13: Port Address Mapping
memory cells.
                                                                 Port              Port
Write Enable--WE[A|B]                                            Widt          Addresses

Activating the write enable pin allows the port to write to the    h
memory cells. When active, the contents of the data input
bus are written to the RAM at the address pointed to by the      1 4095... 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0
address bus, and the new data also reflects on the data out                          5432109876543210
bus. When inactive, a read operation occurs and the
contents of the memory cells referenced by the address bus       2 2047... 07 06 05 04 03 02 01 00
reflect on the data out bus.
                                                                 4 1023... 03      02                01      00

                                                                 8 511...      01                        00

                                                                 16 255...                       00

DS001-2 (v2.8) June 13, 2008            www.xilinx.com                                                   Module 2 of 4
Product Specification                                                                                                  33
R                                                                 Spartan-II FPGA Family: Functional Description

Creating Larger RAM Structures                                    the DI bus. The DI bus is written to the memory location
                                                                  0x0F.
The block RAM columns have specialized routing to allow
cascading blocks together with minimal routing delays. This       At the third rising edge of the CLK pin, the ADDR, DI, EN,
achieves wider or deeper RAM structures with a smaller            WR, and RST pins are sampled again. The EN pin is High
timing penalty than when using normal routing channels.           and the WE pin is Low indicating a read operation. The DO
                                                                  bus contains the contents of the memory location 0x7E as
Location Constraints                                              indicated by the ADDR bus.

Block RAM instances can have LOC properties attached to           At the fourth rising edge of the CLK pin, the ADDR, DI, EN,
them to constrain the placement. The block RAM placement          WR, and RST pins are sampled again. The EN pin is Low
locations are separate from the CLB location naming               indicating that the block RAM memory is now disabled. The
convention, allowing the LOC properties to transfer easily        DO bus retains the last value.
from array to array.
                                                                  Dual Port Timing
The LOC properties use the following form:
                                                                  Figure 34 shows a timing diagram for a true dual-port
                        LOC = RAMB4_R#C#                          read/write block RAM memory. The clock on port A has a
                                                                  longer period than the clock on Port B. The timing
RAMB4_R0C0 is the upper left RAMB4 location on the                parameter TBCCS, (clock-to-clock setup) is shown on this
device.                                                           diagram. The parameter, TBCCS is violated once in the
                                                                  diagram. All other timing parameters are identical to the
Conflict Resolution                                               single port version shown in Figure 33.

The block RAM memory is a true dual-read/write port RAM           TBCCS is only of importance when the address of both ports
that allows simultaneous access of the same memory cell           are the same and at least one port is performing a write
from both ports. When one port writes to a given memory           operation. When the clock-to-clock set-up parameter is
cell, the other port must not address that memory cell (for a     violated for a WRITE-WRITE condition, the contents of the
write or a read) within the clock-to-clock setup window. The      memory at that location will be invalid. When the
following lists specifics of port and memory cell write conflict  clock-to-clock set-up parameter is violated for a
resolution.                                                       WRITE-READ condition, the contents of the memory will be
                                                                  correct, but the read port will have invalid data. At the first
If both ports write to the same memory cell                     rising edge of the CLKA, memory location 0x00 is to be
     simultaneously, violating the clock-to-clock setup           written with the value 0xAAAA and is mirrored on the DOA
     requirement, consider the data stored as invalid.            bus. The last operation of Port B was a read to the same
                                                                  memory location 0x00. The DOB bus of Port B does not
If one port attempts a read of the same memory cell             change with the new value on Port A, and retains the last
     the other simultaneously writes, violating the               read value. A short time later, Port B executes another read
     clock-to-clock setup requirement, the following occurs.      to memory location 0x00, and the DOB bus now reflects the
     - The write succeeds                                         new memory value written by Port A.
     - The data out on the writing port accurately reflects
          the data written.                                       At the second rising edge of CLKA, memory location 0x7E
     - The data out on the reading port is invalid.               is written with the value 0x9999 and is mirrored on the DOA
                                                                  bus. Port B then executes a read operation to the same
Conflicts do not cause any physical damage.                       memory location without violating the TBCCS parameter and
                                                                  the DOB reflects the new memory values written by Port A.
Single Port Timing

Figure 33 shows a timing diagram for a single port of a block
RAM memory. The block RAM AC switching characteristics
are specified in the data sheet. The block RAM memory is
initially disabled.

At the first rising edge of the CLK pin, the ADDR, DI, EN,
WE, and RST pins are sampled. The EN pin is High and the
WE pin is Low indicating a read operation. The DO bus
contains the contents of the memory location, 0x00, as
indicated by the ADDR bus.

At the second rising edge of the CLK pin, the ADDR, DI, EN,
WR, and RST pins are sampled again. The EN and WE pins
are High indicating a write operation. The DO bus mirrors

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                      Module 2 of 4
Product Specification                                                           34
        R                                                                  Spartan-II FPGA Family: Functional Description

                                      TBPWH                      TBPWL

                     CLK              TBACK                   0F                     7E             8F
                   ADDR                    00               CCCC
                                                                                 BBBB               2222
                      DIN             TBDCK                          CCCC
                   DOUT                 DDDD                                             MEM (7E)
                                           TBCKO
                       EN                        MEM (00)

                                      TBECK

                   RST                     TBWCK                 WRITE               READ           DISABLED
                    WE                     READ

                        DISABLED

                                                                                                                                                                                                         DS001_33_061200

                              Figure 33: Timing Diagram for Single-Port Block RAM Memory

                                                    TBCCS
                                                 VIOLATION

          CLK_A               00                 7E              0F                        0F                                                                                                                             7E
        ADDR_A
PORT A                        TBCCS
            EN_A
           WE_A                                                                            TBCCS

             DI_A        AAAA                9999                AAAA                      0000                                                                                                                           1111
            DO_A                                           9999                AAAA
                                     AAAA                                                          UNKNOWN                                                                                                                      2222

        CLK_B

        ADDR_B     00             00                 7E          0F                  0F             7E                                                                                                                          1A

PORT B  EN_B
        WE_B

        DI_B       1111           1111           1111            BBBB                1111           2222                                                                                                                        FFFF

        DO_B           MEM (00)            AAAA            9999            BBBB            UNKNOWN        2222                                                                                                                      FFFF

                                                                                                                                                                                                                                DS001_34_061200

                   Figure 34: Timing Diagram for a True Dual-Port Read/Write Block RAM Memory

DS001-2 (v2.8) June 13, 2008                               www.xilinx.com                                                                                                                                                       Module 2 of 4
Product Specification                                                                                                                                                                                                                         35
R                                                                 Spartan-II FPGA Family: Functional Description

At the third rising edge of CLKA, the TBCCS parameter is          Table 14: RAM Initialization Properties
violated with two writes to memory location 0x0F. The DOA
and DOB busses reflect the contents of the DIA and DIB            Property  Memory Cells
busses, but the stored value at 0x7E is invalid.
                                                                  INIT_05   1535 to 1280
At the fourth rising edge of CLKA, a read operation is
performed at memory location 0x0F and invalid data is             INIT_06   1791 to 1536
present on the DOA bus. Port B also executes a read
operation to memory location 0x0F and also reads invalid          INIT_07   2047 to 1792
data.
                                                                  INIT_08   2303 to 2048
At the fifth rising edge of CLKA a read operation is
performed that does not violate the TBCCS parameter to the        INIT_09   2559 to 2304
previous write of 0x7E by Port B. THe DOA bus reflects the
recently written value by Port B.                                 INIT_0a   2815 to 2560

                                                                  INIT_0b   3071 to 2816

                                                                  INIT_0c   3327 to 3072

Initialization                                                    INIT_0d   3583 to 3328

The block RAM memory can initialize during the device             INIT_0e   3839 to 3584
configuration sequence. The 16 initialization properties of
64 hex values each (a total of 4096 bits) set the initialization  INIT_0f   4095 to 3840
of each RAM. These properties appear in Table 14. Any
initialization properties not explicitly set configure as zeros.  For design examples and more information on using the
Partial initialization strings pad with zeros. Initialization     Block RAM, see XAPP173, Using Block SelectRAM+
strings greater than 64 hex values generate an error. The         Memory in Spartan-II FPGAs.
RAMs can be simulated with the initialization values using
generics in VHDL simulators and parameters in Verilog             Using Versatile I/O
simulators.
                                                                  The Spartan-II FPGA family includes a highly configurable,
Initialization in VHDL                                            high-performance I/O resource called Versatile I/O to
                                                                  provide support for a wide variety of I/O standards. The
The block RAM structures may be initialized in VHDL for           Versatile I/O resource is a robust set of features including
both simulation and synthesis for inclusion in the EDIF           programmable control of output drive strength, slew rate,
output file. The simulation of the VHDL code uses a generic       and input delay and hold time. Taking advantage of the
to pass the initialization.                                       flexibility and Versatile I/O features and the design
                                                                  considerations described in this document can improve and
Initialization in Verilog                                         simplify system level design.

The block RAM structures may be initialized in Verilog for        Introduction
both simulation and synthesis for inclusion in the EDIF
output file. The simulation of the Verilog code uses a            As FPGAs continue to grow in size and capacity, the larger
defparam to pass the initialization.                              and more complex systems designed for them demand an
                                                                  increased variety of I/O standards. Furthermore, as system
Block Memory Generation                                           clock speeds continue to increase, the need for
                                                                  high-performance I/O becomes more important. While
The CORE GeneratorTM software generates memory                    chip-to-chip delays have an increasingly substantial impact
structures using the block RAM features. This program             on overall system speed, the task of achieving the desired
outputs VHDL or Verilog simulation code templates and an          system performance becomes more difficult with the
EDIF file for inclusion in a design.                              proliferation of low-voltage I/O standards. Versatile I/O, the
                                                                  revolutionary input/output resources of Spartan-II devices,
Table 14: RAM Initialization Properties                           has resolved this potential problem by providing a highly
                                                                  configurable, high-performance alternative to the I/O
Property                      Memory Cells                        resources of more conventional programmable devices.
                                                                  The Spartan-II FPGA Versatile I/O features combine the
INIT_00                       255 to 0                            flexibility and time-to-market advantages of programmable
                                                                  logic with the high performance previously available only
INIT_01                       511 to 256                          with ASICs and custom ICs.

INIT_02                       767 to 512                          Each Versatile I/O block can support up to 16 I/O standards.
                                                                  Supporting such a variety of I/O standards allows the
INIT_03                       1023 to 768

INIT_04                       1279 to 1024

DS001-2 (v2.8) June 13, 2008                www.xilinx.com                                                 Module 2 of 4
Product Specification                                                                                                    36
R                                                                       Spartan-II FPGA Family: Functional Description

support of a wide variety of applications, from general         Table 15: Versatile I/O Supported Standards (Typical
purpose standard applications to high-speed low-voltage         Values)
memory busses.
                                                                   I/O Standard     Input   Output       Board
Versatile I/O blocks also provide selectable output drive       LVTTL (2-24 mA)  Reference  Source   Termination
strengths and programmable slew rates for the LVTTL                                         Voltage
output buffers, as well as an optional, programmable weak                         Voltage   (VCCO)      Voltage
pull-up, weak pull-down, or weak "keeper" circuit ideal for                        (VREF)                 (VTT)
use in external bussing applications.                                                          3.3
                                                                                     N/A                   N/A
Each Input/Output Block (IOB) includes three registers, one
each for the input, output, and 3-state signals within the      LVCMOS2          N/A        2.5      N/A
IOB. These registers are optionally configurable as either a
D-type flip-flop or as a level sensitive latch.                 PCI (3V/5V,      N/A        3.3      N/A

The input buffer has an optional delay element used to          33 MHz/66 MHz)
guarantee a zero hold time requirement for input signals
registered within the IOB.                                      GTL              0.8        N/A      1.2

The Versatile I/O features also provide dedicated resources     GTL+             1.0        N/A      1.5
for input reference voltage (VREF) and output source
voltage (VCCO), along with a convenient banking system          HSTL Class I     0.75       1.5      0.75
that simplifies board design.
                                                                HSTL Class III   0.9        1.5      1.5
By taking advantage of the built-in features and wide variety
of I/O standards supported by the Versatile I/O features,       HSTL Class IV    0.9        1.5      1.5
system-level design and board design can be greatly
simplified and improved.                                        SSTL3 Class I    1.5        3.3      1.5

Fundamentals                                                    and II

Modern bus applications, pioneered by the largest and most      SSTL2 Class I    1.25       2.5      1.25
influential companies in the digital electronics industry, are
commonly introduced with a new I/O standard tailored            and II
specifically to the needs of that application. The bus I/O
standards provide specifications to other vendors who           CTT              1.5        3.3      1.5
create products designed to interface with these
applications. Each standard often has its own specifications    AGP-2X           1.32       3.3      N/A
for current, voltage, I/O buffering, and termination
techniques.                                                     Overview of Supported I/O Standards

The ability to provide the flexibility and time-to-market       This section provides a brief overview of the I/O standards
advantages of programmable logic is increasingly                supported by all Spartan-II devices.
dependent on the capability of the programmable logic
device to support an ever increasing variety of I/O             While most I/O standards specify a range of allowed
standards                                                       voltages, this document records typical voltage values only.
                                                                Detailed information on each specification may be found on
The Versatile I/O resources feature highly configurable         the Electronic Industry Alliance JEDEC website at
input and output buffers which provide support for a wide       http://www.jedec.org. For more details on the I/O standards
variety of I/O standards. As shown in Table 15, each buffer     and termination application examples, see XAPP179, "Using
type can support a variety of voltage requirements.             SelectIO Interfaces in Spartan-II and Spartan-IIE FPGAs."

                                                                LVTTL -- Low-Voltage TTL

                                                                The Low-Voltage TTL (LVTTL) standard is a general
                                                                purpose EIA/JESDSA standard for 3.3V applications that
                                                                uses an LVTTL input buffer and a Push-Pull output buffer.
                                                                This standard requires a 3.3V output source voltage
                                                                (VCCO), but does not require the use of a reference voltage
                                                                (VREF) or a termination voltage (VTT).

                                                                LVCMOS2 -- Low-Voltage CMOS for 2.5V

                                                                The Low-Voltage CMOS for 2.5V or lower (LVCMOS2)
                                                                standard is an extension of the LVCMOS standard (JESD
                                                                8.5) used for general purpose 2.5V applications. This
                                                                standard requires a 2.5V output source voltage (VCCO), but
                                                                does not require the use of a reference voltage (VREF) or a
                                                                board termination voltage (VTT).

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                                         Module 2 of 4
Product Specification                                                                                              37
R                                                               Spartan-II FPGA Family: Functional Description

PCI -- Peripheral Component Interface                           AGP-2X -- Advanced Graphics Port

The Peripheral Component Interface (PCI) standard               The AGP standard is a 3.3V Advanced Graphics Port-2X
specifies support for both 33 MHz and 66 MHz PCI bus            bus standard used with processors for graphics
applications. It uses a LVTTL input buffer and a push-pull      applications. This standard requires a Push-Pull output
output buffer. This standard does not require the use of a      buffer and a Differential Amplifier input buffer.
reference voltage (VREF) or a board termination voltage
(VTT), however, it does require a 3.3V output source voltage    Library Primitives
(VCCO). I/Os configured for the PCI, 33 MHz, 5V standard
are also 5V-tolerant.                                           The Xilinx library includes an extensive list of primitives
                                                                designed to provide support for the variety of Versatile I/O
GTL -- Gunning Transceiver Logic Terminated                     features. Most of these primitives represent variations of the
                                                                five generic Versatile I/O primitives:
The Gunning Transceiver Logic (GTL) standard is a
high-speed bus standard (JESD8.3). Xilinx has                   IBUF (input buffer)
implemented the terminated variation of this standard. This      IBUFG (global clock input buffer)
standard requires a differential amplifier input buffer and an   OBUF (output buffer)
open-drain output buffer.                                        OBUFT (3-state output buffer)
                                                                IOBUF (input/output buffer)
GTL+ -- Gunning Transceiver Logic Plus
                                                                These primitives are available with various extensions to
The Gunning Transceiver Logic Plus (GTL+) standard is a         define the desired I/O standard. However, it is
high-speed bus standard (JESD8.3).                              recommended that customers use a a property or attribute
                                                                on the generic primitive to specify the I/O standard. See
HSTL -- High-Speed Transceiver Logic                            "Versatile I/O Properties".

The High-Speed Transceiver Logic (HSTL) standard is a           IBUF
general purpose high-speed, 1.5V bus standard (EIA/JESD
8-6). This standard has four variations or classes. Versatile   Signals used as inputs to the Spartan-II device must source
I/O devices support Class I, III, and IV. This standard         an input buffer (IBUF) via an external input port. The generic
requires a Differential Amplifier input buffer and a Push-Pull  IBUF primitive appears in Figure 35. The assumed standard
output buffer.                                                  is LVTTL when the generic IBUF has no specified extension
                                                                or property.
SSTL3 -- Stub Series Terminated Logic for 3.3V
                                                                   IBUF
The Stub Series Terminated Logic for 3.3V (SSTL3)
standard is a general purpose 3.3V memory bus standard          I        O
(JESD8-8). This standard has two classes, I and II.
Versatile I/O devices support both classes for the SSTL3                                                                                      DS001_35_061200
standard. This standard requires a Differential Amplifier
input buffer and an Push-Pull output buffer.                               Figure 35: Input Buffer (IBUF) Primitive

SSTL2 -- Stub Series Terminated Logic for 2.5V                  When the IBUF primitive supports an I/O standard such as
                                                                LVTTL, LVCMOS, or PCI33_5, the IBUF automatically
The Stub Series Terminated Logic for 2.5V (SSTL2)               configures as a 5V tolerant input buffer unless the VCCO for
standard is a general purpose 2.5V memory bus standard          the bank is less than 2V. If the single-ended IBUF is placed
(JESD8-9). This standard has two classes, I and II.             in a bank with an HSTL standard (VCCO < 2V), the input
Versatile I/O devices support both classes for the SSTL2        buffer is not 5V tolerant.
standard. This standard requires a Differential Amplifier
input buffer and an Push-Pull output buffer.                    The voltage reference signal is "banked" within the
                                                                Spartan-II device on a half-edge basis such that for all
CTT -- Center Tap Terminated                                    packages there are eight independent VREF banks
                                                                internally. See Figure 36 for a representation of the I/O
The Center Tap Terminated (CTT) standard is a 3.3V              banks. Within each bank approximately one of every six I/O
memory bus standard (JESD8-4). This standard requires a         pins is automatically configured as a VREF input.
Differential Amplifier input buffer and a Push-Pull output
buffer.                                                         IBUF placement restrictions require that any differential
                                                                amplifier input signals within a bank be of the same
                                                                standard. How to specify a specific location for the IBUF via

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                Module 2 of 4
Product Specification                                                                     38
        R                                                      Spartan-II FPGA Family: Functional Description

the LOC property is described below. Table 16 summarizes       only drive a CLKDLL, CLKDLLHF, or a BUFG primitive. The
the input standards compatibility requirements.                generic IBUFG primitive appears in Figure 37.

An optional delay element is associated with each IBUF.           IBUFG
When the IBUF drives a flip-flop within the IOB, the delay
element by default activates to ensure a zero hold-time        I         O
requirement. The NODELAY=TRUE property overrides this
default.                                                                                                                                    DS001_37_061200

When the IBUF does not drive a flip-flop within the IOB, the   Figure 37: Global Clock Input Buffer (IBUFG) Primitive
delay element de-activates by default to provide higher
performance. To delay the input signal, activate the delay     With no extension or property specified for the generic
element with the DELAY=TRUE property.                          IBUFG primitive, the assumed standard is LVTTL.

           Bank 0              Bank 1                          The voltage reference signal is "banked" within the
                                                               Spartan-II device on a half-edge basis such that for all
Bank 7     GCLK3 GCLK2                 Bank 2                  packages there are eight independent VREF banks
                                                               internally. See Figure 36 for a representation of the I/O
                   Spartan-II                                  banks. Within each bank approximately one of every six I/O
                     Device                                    pins is automatically configured as a VREF input.

Bank 6     GCLK1 GCLK0                 Bank 3                  IBUFG placement restrictions require any differential
                                                               amplifier input signals within a bank be of the same
           Bank 5              Bank 4                          standard. The LOC property can specify a location for the
                                                               IBUFG.
                                       DS001_03_060100
                                                               As an added convenience, the BUFGP can be used to
           Figure 36: I/O Banks                                instantiate a high fanout clock input. The BUFGP primitive
                                                               represents a combination of the LVTTL IBUFG and BUFG
Table 16: Xilinx Input Standards Compatibility                 primitives, such that the output of the BUFGP can connect
Requirements                                                   directly to the clock pins throughout the design.

Rule 1 All differential amplifier input signals within a      The Spartan-II FPGA BUFGP primitive can only be placed
             bank are required to be of the same standard.     in a global clock pad location. The LOC property can specify
                                                               a location for the BUFGP.
Rule 2 There are no placement restrictions for inputs
             with standards that require a single-ended input  OBUF
             buffer.
                                                               An OBUF must drive outputs through an external output
                                                               port. The generic output buffer (OBUF) primitive appears in
                                                               Figure 38.

                                                                  OBUF

IBUFG                                                          I         O

Signals used as high fanout clock inputs to the                                                                                              DS001_38_061200
Spartan-II device should drive a global clock input buffer
(IBUFG) via an external input port in order to take                     Figure 38: Output Buffer (OBUF) Primitive
advantage of one of the four dedicated global clock
distribution networks. The output of the IBUFG primitive can   With no extension or property specified for the generic
                                                               OBUF primitive, the assumed standard is slew rate limited
                                                               LVTTL with 12 mA drive strength.

                                                               The LVTTL OBUF additionally can support one of two slew
                                                               rate modes to minimize bus transients. By default, the slew
                                                               rate for each output buffer is reduced to minimize power bus
                                                               transients when switching non-critical signals.

DS001-2 (v2.8) June 13, 2008                   www.xilinx.com               Module 2 of 4
Product Specification                                                                     39
        R                                                        Spartan-II FPGA Family: Functional Description

LVTTL output buffers have selectable drive strengths.             can be either F (Fast), or S (Slow) and
                                                                  is specified in milliamps (2, 4, 6, 8, 12, 16,
The format for LVTTL OBUF primitive names is as follows.         or 24).

              OBUF__                          IOBUFT
                                                                 T
is either F (Fast), or S (Slow) and
is specified in milliamps (2, 4, 6, 8, 12, 16,  I  IO
or 24). The default is slew rate limited with 12 mA drive.
                                                                                                                                               DS001_39_032300
OBUF placement restrictions require that within a given
VCCO bank each OBUF share the same output source drive              Figure 39: 3-State Output Buffer Primitive (OBUFT
voltage. Input buffers of any type and output buffers that do
not require VCCO can be placed within any VCCO bank.             The Versatile I/O OBUFT placement restrictions require
Table 17 summarizes the output compatibility requirements.       that within a given VCCO bank each OBUFT share the same
The LOC property can specify a location for the OBUF.            output source drive voltage. Input buffers of any type and
                                                                 output buffers that do not require VCCO can be placed within
Table 17: Output Standards Compatibility                         the same VCCO bank.
Requirements
                                                                 The LOC property can specify a location for the OBUFT.
Rule 1 Only outputs with standards which share
                                                                 3-state output buffers and bidirectional buffers can have
            compatible VCCO may be used within the same          either a weak pull-up resistor, a weak pull-down resistor, or
            bank.                                                a weak "keeper" circuit. Control this feature by adding the
                                                                 appropriate primitive to the output net of the OBUFT
Rule 2  There are no placement restrictions for outputs          (PULLUP, PULLDOWN, or KEEPER).
        with standards that do not require a VCCO.
VCCO                                                             The weak "keeper" circuit requires the input buffer within the
  3.3   Compatible Standards                                     IOB to sample the I/O signal. So, OBUFTs programmed for
                                                                 an I/O standard that requires a VREF have automatic
        LVTTL, SSTL3_I, SSTL3_II, CTT, AGP, GTL,                 placement of a VREF in the bank with an OBUFT configured
        GTL+, PCI33_3, PCI66_3                                   with a weak "keeper" circuit. This restriction does not affect
                                                                 most circuit design as applications using an OBUFT
2.5 SSTL2_I, SSTL2_II, LVCMOS2, GTL, GTL+                        configured with a weak "keeper" typically implement a
                                                                 bidirectional I/O. In this case the IBUF (and the
1.5 HSTL_I, HSTL_III, HSTL_IV, GTL, GTL+                         corresponding VREF) are explicitly placed.

OBUFT                                                            The LOC property can specify a location for the OBUFT.

The generic 3-state output buffer OBUFT, shown in                IOBUF
Figure 39, typically implements 3-state outputs or
bidirectional I/O.                                               Use the IOBUF primitive for bidirectional signals that
                                                                 require both an input buffer and a 3-state output buffer with
With no extension or property specified for the generic          an active high 3-state pin. The generic input/output buffer
OBUFT primitive, the assumed standard is slew rate limited       IOBUF appears in Figure 40.
LVTTL with 12 mA drive strength.
                                                                 With no extension or property specified for the generic
The LVTTL OBUFT can support one of two slew rate modes           IOBUF primitive, the assumed standard is LVTTL input
to minimize bus transients. By default, the slew rate for each   buffer and slew rate limited LVTTL with 12 mA drive strength
output buffer is reduced to minimize power bus transients        for the output buffer.
when switching non-critical signals.
                                                                 The LVTTL IOBUF can support one of two slew rate modes
LVTTL 3-state output buffers have selectable drive               to minimize bus transients. By default, the slew rate for each
strengths.                                                       output buffer is reduced to minimize power bus transients
                                                                 when switching non-critical signals.
The format for LVTTL OBUFT primitive names is as follows.
                                                                 LVTTL bidirectional buffers have selectable output drive
             OBUFT__                  strengths.

                                                                 The format for LVTTL IOBUF primitive names is as follows:

DS001-2 (v2.8) June 13, 2008              www.xilinx.com                         Module 2 of 4
Product Specification                                                                          40
R                                                                                             Spartan-II FPGA Family: Functional Description

             IOBUF__                                               Versatile I/O Properties

can be either F (Fast), or S (Slow) and                                           Access to some of the Versatile I/O features (for example,
is specified in milliamps (2, 4, 6, 8, 12, 16,                               location constraints, input delay, output drive strength, and
or 24).                                                                                       slew rate) is available through properties associated with
                                                                                              these features.
            IOBUF
   T                                                                                          Input Delay Properties

   I                          IO                                                              An optional delay element is associated with each IBUF.
                                                                                              When the IBUF drives a flip-flop within the IOB, the delay
                               O                                                              element activates by default to ensure a zero hold-time
                                                                                              requirement. Use the NODELAY=TRUE property to
                                                                             DS001_40_061200  override this default.

    Figure 40: Input/Output Buffer Primitiveprimitive                                         In the case when the IBUF does not drive a flip-flop within
                                 (IOBUF)                                                      the IOB, the delay element by default de-activates to
                                                                                              provide higher performance. To delay the input signal,
When the IOBUF primitive supports an I/O standard such                                        activate the delay element with the DELAY=TRUE property.
as LVTTL, LVCMOS, or PCI33_5, the IBUF automatically
configures as a 5V tolerant input buffer unless the VCCO for                                  IOB Flip-Flop/Latch Property
the bank is less than 2V. If the single-ended IBUF is placed
in a bank with an HSTL standard (VCCO < 2V), the input                                        The I/O Block (IOB) includes an optional register on the
buffer is not 5V tolerant.                                                                    input path, an optional register on the output path, and an
                                                                                              optional register on the 3-state control pin. The design
The voltage reference signal is "banked" within the                                           implementation software automatically takes advantage of
Spartan-II device on a half-edge basis such that for all                                      these registers when the following option for the Map
packages there are eight independent VREF banks                                               program is specified:
internally. See Figure 36, page 39 for a representation of
the Spartan-II FPGA I/O banks. Within each bank                                                                        map -pr b
approximately one of every six I/O pins is automatically
configured as a VREF input.                                                                   Alternatively, the IOB = TRUE property can be placed on a
                                                                                              register to force the mapper to place the register in an IOB.
Additional restrictions on the Versatile I/O IOBUF
placement require that within a given VCCO bank each                                          Location Constraints
IOBUF must share the same output source drive voltage.
Input buffers of any type and output buffers that do not                                      Specify the location of each Versatile I/O primitive with the
require VCCO can be placed within the same VCCO bank.                                         location constraint LOC attached to the Versatile I/O
The LOC property can specify a location for the IOBUF.                                        primitive. The external port identifier indicates the value of
                                                                                              the location constrain. The format of the port identifier
An optional delay element is associated with the input path                                   depends on the package chosen for the specific design.
in each IOBUF. When the IOBUF drives an input flip-flop
within the IOB, the delay element activates by default to                                     The LOC properties use the following form:
ensure a zero hold-time requirement. Override this default
with the NODELAY=TRUE property.                                                                    LOC=A42

In the case when the IOBUF does not drive an input flip-flop                                       LOC=P37
within the IOB, the delay element de-activates by default to
provide higher performance. To delay the input signal,                                        Output Slew Rate Property
activate the delay element with the DELAY=TRUE property.
                                                                                              In the case of the LVTTL output buffers (OBUF, OBUFT, and
3-state output buffers and bidirectional buffers can have                                     IOBUF), slew rate control can be programmed with the
either a weak pull-up resistor, a weak pull-down resistor, or                                 SLEW= property. By default, the slew rate for each output
a weak "keeper" circuit. Control this feature by adding the                                   buffer is reduced to minimize power bus transients when
appropriate primitive to the output net of the IOBUF                                          switching non-critical signals. The SLEW= property has one
(PULLUP, PULLDOWN, or KEEPER).                                                                of the two following values.

                                                                                                   SLEW=SLOW

                                                                                                   SLEW=FAST

                                                                                              Output Drive Strength Property

                                                                                              For the LVTTL output buffers (OBUF, OBUFT, and IOBUF,
                                                                                              the desired drive strength can be specified with the DRIVE=

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Product Specification                                                                                       41
R                                                               Spartan-II FPGA Family: Functional Description

property. This property could have one of the following         Transmission line effects, or reflections, typically start at
seven values.                                                   1.5" for fast (1.5 ns) rise and fall times. Poor (or
                                                                non-existent) termination or changes in the transmission
     DRIVE=2                                                    line impedance cause these reflections and can cause
                                                                additional delay in longer traces. As system speeds
     DRIVE=4                                                    continue to increase, the effect of I/O delays can become a
                                                                limiting factor and therefore transmission line termination
     DRIVE=6                                                    becomes increasingly more important.

     DRIVE=8                                                    Termination Techniques

     DRIVE=12 (Default)                                         A variety of termination techniques reduce the impact of
                                                                transmission line effects.
     DRIVE=16
                                                                The following lists output termination techniques:
     DRIVE=24
                                                                     None
Design Considerations                                                Series
                                                                     Parallel (Shunt)
Reference Voltage (VREF) Pins                                        Series and Parallel (Series-Shunt)

Low-voltage I/O standards with a differential amplifier input   Input termination techniques include the following:
buffer require an input reference voltage (VREF). Provide
the VREF as an external signal to the device.                        None
                                                                     Parallel (Shunt)
The voltage reference signal is "banked" within the device
on a half-edge basis such that for all packages there are       These termination techniques can be applied in any
eight independent VREF banks internally. See Figure 36,         combination. A generic example of each combination of
page 39 for a representation of the I/O banks. Within each      termination methods appears in Figure 41.
bank approximately one of every six I/O pins is
automatically configured as a VREF input.                       Unterminated                                   Double Parallel Terminated

Within each VREF bank, any input buffers that require a                           Z=50                         VTT    VTT
VREF signal must be of the same type. Output buffers of any
type and input buffers can be placed without requiring a        Unterminated Output Driving                                                                   Z=50
reference voltage within the same VREF bank.                     a Parallel Terminated Input
                                                                                                                                                   VREF
Output Drive Source Voltage (VCCO) Pins                                                                   VTT
                                                                                                               Series Terminated Output Driving
Many of the low voltage I/O standards supported by                                                                 a Parallel Terminated Input
Versatile I/Os require a different output drive source voltage
(VCCO). As a result each device can often have to support                                                                                                       VTT
multiple output drive source voltages.
                                                                                                Z=50           Z=50
The VCCO supplies are internally tied together for some
packages. The VQ100 and the PQ208 provide one                                            VREF                   VREF
combined VCCO supply. The TQ144 and the CS144
packages provide four independent VCCO supplies. The            Series Terminated Output                       Series-Parallel Terminated Output
FG256 and the FG456 provide eight independent VCCO
supplies.                                                                                        Z=50          Driving a Parallel Terminated Input

Output buffers within a given VCCO bank must share the                                    VREF                 VTT    VTT
same output drive source voltage. Input buffers for LVTTL,
LVCMOS2, PCI33_3, and PCI 66_3 use the VCCO voltage                                                            Z=50
for Input VCCO voltage.
                                                                                                                VREF
Transmission Line Effects
                                                                                                                                                                                  DS001_41_032300
The delay of an electrical signal along a wire is dominated
by the rise and fall times when the signal travels a short      Figure 41: Overview of Standard Input and Output
distance. Transmission line delays vary with inductance                             Termination Methods
and capacitance, but a well-designed board can experience
delays of approximately 180 ps per inch.                        Simultaneous Switching Guidelines

                                                                Ground bounce can occur with high-speed digital ICs when
                                                                multiple outputs change states simultaneously, causing
                                                                undesired transient behavior on an output, or in the internal
                                                                logic. This problem is also referred to as the Simultaneous
                                                                Switching Output (SSO) problem.

                                                                Ground bounce is primarily due to current changes in the
                                                                combined inductance of ground pins, bond wires, and

DS001-2 (v2.8) June 13, 2008  www.xilinx.com                                                                        Module 2 of 4
Product Specification                                                                                                             42
         R                                                           Spartan-II FPGA Family: Functional Description

ground metallization. The IC internal ground level deviates    Table 18: Maximum Number of Simultaneously
from the external system ground level for a short duration (a  Switching Outputs per Power/Ground Pair
few nanoseconds) after multiple outputs change state
simultaneously.                                                                             Package

Ground bounce affects stable Low outputs and all inputs                 Standard                            PQ,
because they interpret the incoming signal by comparing it                                  CS, FG TQ, VQ
to the internal ground. If the ground bounce amplitude
exceeds the actual instantaneous noise margin, then a          SSTL2 Class II               10                         5
non-changing input can be interpreted as a short pulse with
a polarity opposite to the ground bounce.                      SSTL3 Class I                11                         6

Table 18 provides the guidelines for the maximum number        SSTL3 Class II               7                          4
of simultaneously switching outputs allowed per output
power/ground pair to avoid the effects of ground bounce.       CTT                          14                         7
Refer to Table 19 for the number of effective output
power/ground pairs for each Spartan-II device and package      AGP                          9                          5
combination.
                                                               Notes:
                                                               1. This analysis assumes a 35 pF load for each output.

Table 18: Maximum Number of Simultaneously                     Table 19: Effective Output Power/Ground Pairs for
Switching Outputs per Power/Ground Pair                        Spartan-II Devices

                                                                                   Spartan-II Devices

                                   Package                           XC2S XC2S XC2S XC2S XC2S XC2S

                                                   PQ,         Pkg.  15        30  50  100             150             200
                                   CS, FG TQ, VQ
            Standard                                           VQ100 8         8   -   -               -               -

LVTTL Slow Slew Rate, 2 mA drive   68       36                 CS144 12 12         -   -               -               -

LVTTL Slow Slew Rate, 4 mA drive   41       20                 TQ144 12 12 12 12                       -               -

LVTTL Slow Slew Rate, 6 mA drive   29       15                 PQ208 -         16 16 16                16              16

LVTTL Slow Slew Rate, 8 mA drive   22       12                 FG256 -         -   16 16               16              16

LVTTL Slow Slew Rate, 12 mA drive 17        9                  FG456 -         -   -   48              48              48

LVTTL Slow Slew Rate, 16 mA drive 14        7

LVTTL Slow Slew Rate, 24 mA drive 9         5                  Termination Examples

LVTTL Fast Slew Rate, 2 mA drive   40       21                 Creating a design with the Versatile I/O features requires
                                                               the instantiation of the desired library primitive within the
LVTTL Fast Slew Rate, 4 mA drive   24       12                 design code. At the board level, designers need to know the
                                                               termination techniques required for each I/O standard.
LVTTL Fast Slew Rate, 6 mA drive   17       9
                                                               This section describes some common application examples
LVTTL Fast Slew Rate, 8 mA drive   13       7                  illustrating the termination techniques recommended by
                                                               each of the standards supported by the Versatile I/O
LVTTL Fast Slew Rate, 12 mA drive 10        5                  features. For a full range of accepted values for the DC
                                                               voltage specifications for each standard, refer to the table
LVTTL Fast Slew Rate, 16 mA drive  8        4                  associated with each figure.

LVTTL Fast Slew Rate, 24 mA drive  5        3                  The resistors used in each termination technique example
                                                               and the transmission lines depicted represent board level
LVCMOS2                            10       5                  components and are not meant to represent components
                                                               on the device.
PCI                                8        4

GTL                                4        4

GTL+                               4        4

HSTL Class I                       18       9

HSTL Class III                     9        5

HSTL Class IV                      5        3

SSTL2 Class I                      15       8

DS001-2 (v2.8) June 13, 2008                www.xilinx.com                                                Module 2 of 4
Product Specification                                                                                                   43
           R                                                                                                                 Spartan-II FPGA Family: Functional Description

GTL                                                                                                             Table 21: GTL+ Voltage Specifications

A sample circuit illustrating a valid termination technique for                                                              Parameter            Min    Typ          Max
GTL is shown in Figure 42. Table 20 lists DC voltage
specifications for the GTL standard. See "DC                                                                    VCCO                              -           -       -
Specifications" in Module 3 for the actual FPGA
characteristics.                                                                                                VREF = N VTT(1)                 0.88   1.0          1.12

                                                                                                                VTT                               1.35   1.5          1.65

     GTL                                                                                                        VIH  VREF + 0.1                   0.98   1.1          -

                 VTT = 1.2V           VTT = 1.2V                                                                VIL  VREF 0.1                   -      0.9          1.02

                      50              50                                                                        VOH                               -           -       -
     VCCO = NA
                              Z = 50                                                                            VOL                               0.3    0.45         0.6

                              VREF = 0.8V                                                                       IOH at VOH (mA)                   -           -       -

                                                                                          DS001_43_061200       IOL at VOL (mA) at 0.6V 36                    -       -

              Figure 42: Terminated GTL

                                                                                                                IOL at VOL (mA) at 0.3V           -           -       48

Table 20: GTL Voltage Specifications                                                                            Notes:

          Parameter           Min          Typ    Max                                                           1. N must be greater than or equal to 0.653 and less than or
                                                                                                                      equal to 0.68.

VCCO                          -            N/A                                                               -
VREF = N VTT(1)
                              0.74         0.8    0.86                                                          HSTL Class I

VTT                           1.14         1.2    1.26                                                          A sample circuit illustrating a valid termination technique for
                                                                                                                HSTL_I appears in Figure 44. DC voltage specifications
VIH  VREF + 0.05              0.79        0.85                                                               -  appear in Table 22 for the HSTL_1 standard. See "DC
                                                                                                                Specifications" in Module 3 for the actual FPGA
VIL  VREF 0.05              -           0.75 0.81                                                             characteristics.

VOH                           -            -                                                                 -

VOL                           -            0.2    0.4                                                                        HSTL Class I                VTT = 0.75V
                                                                                                                                VCCO = 1.5V              50
IOH at VOH (mA)               -            -                                                                 -

IOL at VOL (mA) at 0.4V       32           -                                                                 -

IOL at VOL (mA) at 0.2V       -            -      40                                                                                         Z = 50
                                                                                                                                                    VREF = 0.75V
Notes:
                                                                                                                                                                                                                      DS001_44_061200
1. N must be greater than or equal to 0.653 and less than or
      equal to 0.68.                                                                                                         Figure 44: Terminated HSTL Class I

GTL+                                                                                                            Table 22: HSTL Class I Voltage Specification

A sample circuit illustrating a valid termination technique for                                                 Parameter                    Min         Typ          Max
GTL+ appears in Figure 43. DC voltage specifications
appear in Table 21 for the GTL+ standard. See "DC                                                               VCCO                             1.40        1.50        1.60
Specifications" in Module 3 for the actual FPGA                                                                 VREF                             0.68        0.75        0.90
characteristics.                                                                                                VTT                                      VCCO 0.5
                                                                                                                VIH                                -                       -
     GTL+                                                                                                       VIL                          VREF + 0.1        -           -
                                                                                                                VOH                                            -     VREF 0.1
                 VTT = 1.5V           VTT = 1.5V                                                                VOL                                -           -           -
                                                                                                                IOH at VOH (mA)              VCCO 0.4                   0.4
                      50              50                                                                        IOL at VOL (mA)                                -           -
     VCCO = NA                                                                                                                                    8           -           -
                              Z = 50                                                                                                               8

                              VREF = 1.0V

                                                                                            DS001_43_061200

              Figure 43: Terminated GTL+

DS001-2 (v2.8) June 13, 2008                                                                                 www.xilinx.com                                           Module 2 of 4
Product Specification                                                                                                                                                               44
          R                                                                                                                           Spartan-II FPGA Family: Functional Description

HSTL Class III                                                                                                        HSTL Class IV

A sample circuit illustrating a valid termination technique for                                                       A sample circuit illustrating a valid termination technique for
HSTL_III appears in Figure 45. DC voltage specifications                                                              HSTL_IV appears in Figure 46.DC voltage specifications
appear in Table 23 for the HSTL_III standard. See "DC                                                                 appear in Table 23 for the HSTL_IV standard. See "DC
Specifications" in Module 3 for the actual FPGA                                                                       Specifications" in Module 3 for the actual FPGA
characteristics.                                                                                                      characteristics

     HSTL Class III              VTT = 1.5V                                                                                           HSTL Class IV                      VTT = 1.5V
        VCCO = 1.5V              50                                                                                                                          VTT = 1.5V  50

                                                                                                                                         VCCO = 1.5V

                                                                                                                                                             50

                     Z = 50                                                                                                                                              Z = 50
                             VREF = 0.9V                                                                                                                                 VREF = 0.9V

                                                                                                     DS001_45_061200                                                                                                             DS001_46_061200

          Figure 45: Terminated HSTL Class III                                                                                        Figure 46: Terminated HSTL Class IV

Table 23: HSTL Class III Voltage Specification                                                                        Table 24: HSTL Class IV Voltage Specification

Parameter            Min         Typ            Max                                                                   Parameter        Min                               Typ          Max

VCCO                 1.40        1.50           1.60                                                                  VCCO             1.40                              1.50         1.60

VREF (1)             -           0.90           -                                                                     VREF             -                                 0.90         -

VTT                  -           VCCO           -                                                                     VTT              -                                 VCCO         -

VIH                  VREF + 0.1  -              -                                                                     VIH              VREF + 0.1                        -            -

VIL                  -           -           VREF 0.1                                                               VIL              -                                 -            VREF 0.1

VOH                  VCCO 0.4  -              -                                                                     VOH              VCCO 0.4                        -            -

VOL                  -           -              0.4                                                                   VOL              -                                 -            0.4

IOH at VOH (mA)      8          -              -                                                                     IOH at VOH (mA)  8                                -            -

IOL at VOL (mA)      24          -              -                                                                     IOL at VOL (mA)  48                                -            -

Notes:                                                                                                                Notes:

1. Per EIA/JESD8-6, "The value of VREF is to be selected by the                                                       1. Per EIA/JESD8-6, "The value of VREF is to be selected by the
      user to provide optimum noise margin in the use conditions                                                            user to provide optimum noise margin in the use conditions
      specified by the user."                                                                                               specified by the user."

DS001-2 (v2.8) June 13, 2008                                                                                          www.xilinx.com                                                  Module 2 of 4
Product Specification                                                                                                                                                                               45
      R                                                                     Spartan-II FPGA Family: Functional Description

SSTL3 Class I                                                    SSTL3 Class II

A sample circuit illustrating a valid termination technique for  A sample circuit illustrating a valid termination technique for
SSTL3_I appears in Figure 47. DC voltage specifications          SSTL3_II appears in Figure 48. DC voltage specifications
appear in Table 25 for the SSTL3_I standard. See "DC             appear in Table 26 for the SSTL3_II standard. See "DC
Specifications" in Module 3 for the actual FPGA                  Specifications" in Module 3 for the actual FPGA
characteristics.                                                 characteristics.

SSTL3 Class I                          VTT = 1.5V                           SSTL3 Class II                                 VTT = 1.5V
   VCCO = 3.3V                         50                                                             VTT = 1.5V           50
                       25     Z = 50                                                                              Z = 50
                                                                               VCCO = 3.3V

                                                                                                     50
                                                                                             25

                              VREF = 1.5V                                                                         VREF = 1.5V

                                           DS001_47_061200                                                                     DS001_48_061200

      Figure 47: Terminated SSTL3 Class I                                   Figure 48: Terminated SSTL3 Class II

Table 25: SSTL3_I Voltage Specifications                         Table 26: SSTL3_II Voltage Specifications

      Parameter               Min Typ                 Max                   Parameter                             Min Typ                 Max
                                                       3.6                                                                                 3.6
VCCO                          3.0 3.3                  1.7       VCCO                                             3.0 3.3                  1.7
                                                       1.7                                                                                 1.7
VREF = 0.45 VCCO            1.3 1.5                 3.9(1)     VREF = 0.45 VCCO                               1.3 1.5                 3.9(1)
                                                       1.5                                                                                 1.5
VTT = VREF                    1.3 1.5                            VTT = VREF                                       1.3 1.5
                                                         -                                                                                   -
VIH  VREF + 0.2               1.5 1.7                  1.1       VIH  VREF + 0.2                                  1.5 1.7                  0.9

VIL  VREF 0.2               0.3(2) 1.3                -       VIL  VREF 0.2                                  0.3(2) 1.3                -
                                                         -                                                                                   -
VOH  VREF + 0.6               1.9                  -             VOH  VREF + 0.8                                  2.1                  -

VOL  VREF 0.6               -                    -             VOL  VREF 0.8                                  -                    -

IOH at VOH (mA)               8                   -             IOH at VOH (mA)                                  16                  -

IOL at VOL (mA)               8                    -             IOL at VOL (mA)                                  16                   -

Notes:                                                           Notes:

1. VIH maximum is VCCO + 0.3.                                    1. VIH maximum is VCCO + 0.3
2. VIL minimum does not conform to the formula.                  2. VIL minimum does not conform to the formula

DS001-2 (v2.8) June 13, 2008                                www.xilinx.com                                                             Module 2 of 4
Product Specification                                                                                                                                46
      R                                                                       Spartan-II FPGA Family: Functional Description

SSTL2_I                                                          SSTL2 Class II

A sample circuit illustrating a valid termination technique for  A sample circuit illustrating a valid termination technique for
SSTL2_I appears in Figure 49. DC voltage specifications          SSTL2_II appears in Figure 50. DC voltage specifications
appear in Table 27 for the SSTL2_I standard. See "DC             appear in Table 28 for the SSTL2_II standard. See "DC
Specifications" in Module 3 for the actual FPGA                  Specifications" in Module 3 for the actual FPGA
characteristics                                                  characteristics.

SSTL2 Class I                            VTT = 1.25V                          SSTL2 Class II                                VTT = 1.25V
   VCCO = 2.5V                                                                                         VTT = 1.25V           50
                 25                      50                                                                         Z = 50
                                                                                 VCCO = 2.5V

                                                                                                       50
                                                                                               25

                              Z = 50

                              VREF = 1.25V                                                                          VREF = 1.25V

                                             DS001_49_061200                                                                         DS001_50_061200

      Figure 49: Terminated SSTL2 Class I                                     Figure 50: Terminated SSTL2 Class II

Table 27: SSTL2_I Voltage Specifications                         Table 28: SSTL2_II Voltage Specifications

      Parameter                       Min    Typ Max                          Parameter                             Min    Typ           Max

VCCO                                  2.3    2.5      2.7        VCCO                                               2.3    2.5           2.7

VREF = 0.5 VCCO             1.15 1.25 1.35                     VREF = 0.5 VCCO                                  1.15 1.25            1.35

VTT = VREF + N(1)             1.11 1.25 1.39                     VTT = VREF + N(1)                                  1.11 1.25            1.39

VIH  VREF + 0.18              1.33           1.43 3.0(2)         VIH  VREF + 0.18                                   1.33   1.43          3.0(2)

VIL  VREF 0.18              0.3(3) 1.07 1.17                  VIL  VREF 0.18        0.3(3) 1.07                                    1.17

VOH  VREF + 0.61              1.76           -                -  VOH  VREF + 0.8                                    1.95          -      -

VOL  VREF 0.61                      -      -        0.74       VOL  VREF - 0.8                                    -             -      0.55

IOH at VOH (mA)               7.6           -                -  IOH at VOH (mA)                                    15.2         -      -

IOL at VOL (mA)                       7.6    -                -  IOL at VOL (mA)                                    15.2          -      -

Notes:                                                           Notes:

1. N must be greater than or equal to 0.04 and less than or     1. N must be greater than or equal to 0.04 and less than or
      equal to 0.04.                                                   equal to 0.04.

2. VIH maximum is VCCO + 0.3.                                    2. VIH maximum is VCCO + 0.3.
3. VIL minimum does not conform to the formula.                  3. VIL minimum does not conform to the formula.

DS001-2 (v2.8) June 13, 2008                                  www.xilinx.com                                                             Module 2 of 4
Product Specification                                                                                                                                  47
      R                                                                                                               Spartan-II FPGA Family: Functional Description

CTT                                                                                                      PCI33_3 and PCI66_3

A sample circuit illustrating a valid termination technique for                                          PCI33_3 or PCI66_3 require no termination. DC voltage
CTT appear in Figure 51. DC voltage specifications appear                                                specifications appear in Table 30 for the PCI33_3 and
in Table 29 for the CTT standard. See "DC Specifications" in                                             PCI66_3 standards. See "DC Specifications" in Module 3
Module 3 for the actual FPGA characteristics .                                                           for the actual FPGA characteristics.

CTT                                                                                                      Table 30: PCI33_3 and PCI66_3 Voltage Specifications
   VCCO = 3.3V
                                    VTT = 1.5V                                                                        Parameter  Min Typ                     Max
                                    50
                                                                                                         VCCO                    3.0          3.3            3.6

                              Z = 50                                                                     VREF                    -            -              -
                                  VREF = 1.5V
                                                                                                         VTT                     -            -              -

                                                                                     DS001_51_061200     VIH = 0.5 VCCO        1.5          1.65 VCCO+ 0.5

         Figure 51: Terminated CTT                                                                       VIL = 0.3 VCCO        0.5 0.99                   1.08

Table 29: CTT Voltage Specifications                                                                     VOH = 0.9 VCCO        2.7          -              -

      Parameter               Min              Typ Max                                                   VOL = 0.1 VCCO        -            -              0.36

VCCO                          2.05(1) 3.3           3.6                                                  IOH at VOH (mA)         Note 1       -              -

VREF                          1.35             1.5 1.65                                                  IOL at VOL (mA)         Note 1       -              -

VTT                           1.35             1.5 1.65                                                  Notes:
VIH  VREF + 0.2                                                                                          1. Tested according to the relevant specification.
VIL  VREF 0.2               1.55             1.7                                                    -
VOH  VREF + 0.4
VOL  VREF 0.4               -                1.3 1.45                                                  PCI33_5

                              1.75             1.9                                                    -  PCI33_5 requires no termination. DC voltage specifications
                                                                                                         appear in Table 31 for the PCI33_5 standard. See "DC
                              -                1.1 1.25                                                  Specifications" in Module 3 for the actual FPGA
                                                                                                         characteristics.
IOH at VOH (mA)               8               -                                                      -

IOL at VOL (mA)               8                -                                                      -  Table 31: PCI33_5 Voltage Specifications

Notes:                                                                                                                Parameter       Min          Typ          Max
1. Timing delays are calculated based on VCCO min of 3.0V.                                                                                                      3.6
                                                                                                         VCCO                            3.0       3.3
                                                                                                                                                                  -
                                                                                                         VREF                            -         -              -
                                                                                                                                                                5.5
                                                                                                         VTT                             -         -            1.05
                                                                                                                                                                  -
                                                                                                         VIH                          1.425 1.5                 0.55
                                                                                                                                                                  -
                                                                                                         VIL                          0.5         1.0            -

                                                                                                         VOH                             2.4       -

                                                                                                         VOL                             -         -

                                                                                                         IOH at VOH (mA)              Note 1       -

                                                                                                         IOL at VOL (mA)              Note 1       -

                                                                                                         Notes:
                                                                                                         1. Tested according to the relevant specification.

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Product Specification                                                                                                                                                      48
      R                                                                 Spartan-II FPGA Family: Functional Description

LVTTL                                                         AGP-2X

LVTTL requires no termination. DC voltage specifications      The specification for the AGP-2X standard does not
appears in Table 32 for the LVTTL standard. See "DC           document a recommended termination technique. DC
Specifications" in Module 3 for the actual FPGA               voltage specifications appear in Table 34 for the AGP-2X
characteristics.                                              standard. See "DC Specifications" in Module 3 for the actual
                                                              FPGA characteristics.

Table 32: LVTTL Voltage Specifications

      Parameter               Min   Typ                 Max   Table 34: AGP-2X Voltage Specifications

VCCO                          3.0   3.3                 3.6             Parameter  Min     Typ         Max

VREF                          -         -               -     VCCO                 3.0     3.3         3.6
                                                              VREF = N VCCO(1)
VTT                           -         -               -                          1.17 1.32           1.48

VIH                           2.0       -               5.5   VTT                  -       -           -

VIL                           0.5      -               0.8   VIH  VREF + 0.2      1.37 1.52           -

VOH                           2.4       -               -     VIL  VREF 0.2      -       1.12        1.28

VOL                           -         -               0.4   VOH  0.9 VCCO      2.7     3.0         -

IOH at VOH (mA)               24       -               -     VOL  0.1 VCCO      -       0.33        0.36

IOL at VOL (mA)               24        -               -     IOH at VOH (mA)      Note 2  -           -

Notes:                                                        IOL at VOL (mA)      Note 2  -           -
1. VOL and VOH for lower drive currents sample tested.
                                                              Notes:
LVCMOS2
                                                              1. N must be greater than or equal to 0.39 and less than or
LVCMOS2 requires no termination. DC voltage                         equal to 0.41.
specifications appear in Table 33 for the LVCMOS2
standard. See "DC Specifications" in Module 3 for the actual  2. Tested according to the relevant specification.
FPGA characteristics.
                                                              For design examples and more information on using the I/O,
                                                              see XAPP179, Using SelectIO Interfaces in Spartan-II and
                                                              Spartan-IIE FPGAs.

Table 33: LVCMOS2 Voltage Specifications

      Parameter               Min   Typ                 Max
                                                        2.7
VCCO                          2.3   2.5
VREF                                                      -
VTT                           -         -                 -
VIH                                                     5.5
VIL                           -         -               0.7
VOH                                                       -
VOL                           1.7       -               0.4
IOH at VOH (mA)                                           -
IOL at VOL (mA)               0.5      -                 -

                              1.9       -

                              -         -

                              12       -

                              12        -

DS001-2 (v2.8) June 13, 2008                            www.xilinx.com                                 Module 2 of 4
Product Specification                                                                                                49
          R                                   Spartan-II FPGA Family: Functional Description

Revision History

  Date       Version                                                               Description
09/18/00        2.0
03/05/01        2.1           Sectioned the Spartan-II Family data sheet into four modules. Corrected banking description.
09/03/03        2.2
                              Clarified guidelines for applying power to VCCINT and VCCO
06/13/08        2.8           The following changes were made:
                               "Serial Modes," page 20 cautions about toggling WRITE during serial configuration.
                               Maximum VIH values in Table 32 and Table 33 changed to 5.5V.
                               In "Boundary Scan," page 13, removed sentence about lack of INTEST support.
                               In Table 9, page 17, added note about the state of I/Os after power-on.
                               In "Slave Parallel Mode," page 23, explained configuration bit alignment to SelectMap

                                   port.

                              Added note that TDI, TMS, and TCK have a default pull-up resistor. Added note on maximum
                              daisy chain limit. Updated Figure 15 and Figure 18 since Mode pins can be pulled up to either
                              2.5V or 3.3V. Updated DLL section. Recommended using property or attribute instead of
                              primitive to define I/O properties. Updated description and links. Updated all modules for
                              continuous page, figure, and table numbering. Synchronized all modules to v2.8.

DS001-2 (v2.8) June 13, 2008  www.xilinx.com  Module 2 of 4
Product Specification                                       50
                                       68

                              R               Spartan-II FPGA Family:

                                              DC and Switching Characteristics

DS001-3 (v2.8) June 13, 2008                  Product Specification

Definition of Terms

In this document, some specifications may be designated as Advance or Preliminary. These terms are defined as follows:

Advance: Initial estimates based on simulation and/or extrapolation from other speed grades, devices, or families. Values
are subject to change. Use as estimates, not for production.

Preliminary: Based on preliminary characterization. Further changes are not expected.

Unmarked: Specifications not identified as either Advance or Preliminary are to be considered Final.

Except for pin-to-pin input and output parameters, the AC parameter delay specifications included in this document are
derived from measuring internal test patterns. All limits are representative of worst-case supply voltage and junction
temperature conditions. Typical numbers are based on measurements taken at a nominal VCCINT level of 2.5V and a junction
temperature of 25C. The parameters included are common to popular designs and typical applications. All specifications
are subject to change without notice.

DC Specifications

Absolute Maximum Ratings(1)

Symbol                           Description                         Min   Max         Units

VCCINT  Supply voltage relative to GND(2)                            0.5  3.0         V
VCCO   Supply voltage relative to GND(2)
                                                                     0.5  4.0         V

VREF    Input reference voltage                                      0.5  3.6         V
VIN    Input voltage relative to GND(3)
                                              5V tolerant I/O(4)     0.5  5.5         V
VTS     Voltage applied to 3-state output     No 5V tolerance(5)
                                              5V tolerant I/O(4)     0.5  VCCO + 0.5  V
                                              No 5V tolerance(5)
                                                                     0.5  5.5         V

                                                                     0.5  VCCO + 0.5  V

TSTG    Storage temperature (ambient)                                65   +150        C

TJ      Junction temperature                                         -     +125        C

Notes:

1. Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress
      ratings only, and functional operation of the device at these or any other conditions beyond those listed under Operating Conditions
      is not implied. Exposure to Absolute Maximum Ratings conditions for extended periods of time may affect device reliability.

2. Power supplies may turn on in any order.

3. VIN should not exceed VCCO by more than 3.6V over extended periods of time (e.g., longer than a day).
4. Spartan-II device I/Os are 5V Tolerant whenever the LVTTL, LVCMOS2, or PCI33_5 signal standard has been selected. With 5V

      Tolerant I/Os selected, the Maximum DC overshoot must be limited to either +5.5V or 10 mA, and undershoot must be limited to
      either 0.5V or 10 mA, whichever is easier to achieve. The Maximum AC conditions are as follows: The device pins may undershoot
      to 2.0V or overshoot to +7.0V, provided this over/undershoot lasts no more than 11 ns with a forcing current no greater than 100 mA.

5. Without 5V Tolerant I/Os selected, the Maximum DC overshoot must be limited to either VCCO + 0.5V or 10 mA, and undershoot must
      be limited to 0.5V or 10 mA, whichever is easier to achieve. The Maximum AC conditions are as follows: The device pins may
      undershoot to 2.0V or overshoot to VCCO + 2.0V, provided this over/undershoot lasts no more than 11 ns with a forcing current no
      greater than 100 mA.

6. For soldering guidelines, see the Packaging Information on the Xilinx web site.

2000-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other
trademarks are the property of their respective owners.

DS001-3 (v2.8) June 13, 2008               www.xilinx.com                              Module 3 of 4
Product Specification                                                                                51
             R                                      Spartan-II FPGA Family: DC and Switching Characteristics

Recommended Operating Conditions

Symbol                        Description                                      Min                            Max        Units

        TJ      Junction temperature(1)             Commercial                      0                         85         C
                                                    Industrial
                                                                                  40                         100        C

VCCINT          Supply voltage relative to GND(2,5) Commercial                 2.5 5% 2.5 + 5%                         V

                                                    Industrial                 2.5 5% 2.5 + 5%                         V

        VCCO    Supply voltage relative to GND(3,5) Commercial                    1.4                         3.6        V

                                                    Industrial                    1.4                         3.6        V

        TIN     Input signal transition time(4)                                     -                         250        ns

Notes:
1. At junction temperatures above those listed as Operating Conditions, all delay parameters increase by 0.35% per C.

2. Functional operation is guaranteed down to a minimum VCCINT of 2.25V (Nominal VCCINT 10%). For every 50 mV reduction in
      VCCINT below 2.375V (nominal VCCINT 5%), all delay parameters increase by 3%.

3. Minimum and maximum values for VCCO vary according to the I/O standard selected.
4. Input and output measurement threshold is ~50% of VCCO. See "Delay Measurement Methodology," page 60 for specific levels.
5. Supply voltages may be applied in any order desired.

DC Characteristics Over Operating Conditions

Symbol                        Description                                      Min                       Typ       Max Units

VDRINT Data Retention VCCINT voltage (below which configuration data           2.0                       -         -          V

                may be lost)

VDRIO Data Retention VCCO voltage (below which configuration data may 1.2                                -         -          V

                be lost)

ICCINTQ Quiescent VCCINT supply current(1) XC2S15 Commercial                   -                         10        30         mA

                                                    Industrial                 -                         10        60         mA

                                                    XC2S30 Commercial          -                         10        30         mA

                                                    Industrial                 -                         10        60         mA

                                                    XC2S50 Commercial          -                         12        50         mA

                                                    Industrial                 -                         12        100        mA

                                                    XC2S100 Commercial         -                         12        50         mA

                                                    Industrial                 -                         12        100        mA

                                                    XC2S150 Commercial         -                         15        50         mA

                                                    Industrial                 -                         15        100        mA

                                                    XC2S200 Commercial         -                         15        75         mA

                                                    Industrial                 -                         15        150        mA

ICCOQ           Quiescent VCCO supply current(1)                               -                         -         2          mA
IREF           VREF current per VREF pin
                Input or output leakage current(2)                             -                         -         20         A
  IL
CIN            Input capacitance (sample tested)                              10                       -         +10        A

                                                    VQ, CS, TQ, PQ, FG         -                         -         8          pF
                                                    packages

IRPU            Pad pull-up (when selected) @ VIN = 0V, VCCO = 3.3V            -                         -         0.25       mA
                (sample tested)(3)

IRPD            Pad pull-down (when selected) @ VIN = 3.6V (sample tested)(3)  -                         -         0.15       mA

Notes:

1. With no output current loads, no active input pull-up resistors, all I/O pins 3-stated and floating.

2. The I/O leakage current specification applies only when the VCCINT and VCCO supply voltages have reached their respective
      minimum Recommended Operating Conditions.

3. Internal pull-up and pull-down resistors guarantee valid logic levels at unconnected input pins. These pull-up and pull-down resistors
      do not provide valid logic levels when input pins are connected to other circuits.

DS001-3 (v2.8) June 13, 2008                        www.xilinx.com                                                      Module 3 of 4
Product Specification                                                                                                                 52
                R                                              Spartan-II FPGA Family: DC and Switching Characteristics

Power-On Requirements                                          A maximum limit for ICCPO is not specified. Therefore the
                                                               use of foldback/crowbar supplies and fuses deserves
Spartan-II FPGAs require that a minimum supply current
ICCPO be provided to the VCCINT lines for a successful         special attention. In these cases, limit the ICCPO current to a
power-on. If more current is available, the FPGA can           level below the trip point for over-current protection in order
consume more than ICCPO minimum, though this cannot
adversely affect reliability.                                  to avoid inadvertently shutting down the supply.

                                             Conditions                             New                Old
                                                                            Requirements(1)   Requirements(1)
                                                                            For Devices with  For Devices with
                                                                            Date Code 0321
                                                                                                  Date Code
                                                                                  or Later       before 0321

                                                               Device

                                             Junction          Temperature

Symbol             Description          Temperature(2)         Grade        Min         Max   Min                   Max Units

I          (3)     Total VCCINT supply  40C  TJ < 20C Industrial        1.50        -     2.00                  -   A
   CCPO

                   current required     20C  TJ < 0C        Industrial   1.00        -     2.00                  -   A
                   during power-on                                                                                      A
                                        0C  TJ  85C Commercial 0.25                   -     0.50                  -

                                        85C < TJ  100C Industrial         0.50        -     0.50                  -   A

TCCPO(4,5) VCCINT ramp time             40C TJ 100C         All          -           50          -               50  ms

Notes:

1. The date code is printed on the top of the device's package. See the "Device Part Marking" section in Module 1.

2. The expected TJ range for the design determines the ICCPO minimum requirement. Use the applicable ranges in the junction
      temperature column to find the associated current values in the appropriate new or old requirements column according to the date
      code. Then choose the highest of these current values to serve as the minimum ICCPO requirement that must be met. For example,
      if the junction temperature for a given design is -25C  TJ  75C, then the new minimum ICCPO requirement is 1.5A.
      If 5C  TJ  90C, then the new minimum ICCPO requirement is 0.5A.

3. The ICCPO requirement applies for a brief time (commonly only a few milliseconds) when VCCINT ramps from 0 to 2.5V.
4. The ramp time is measured from GND to VCCINT max on a fully loaded board.
5. During power-on, the VCCINT ramp must increase steadily in voltage with no dips.
6. For more information on designing to meet the power-on specifications, refer to the application note XAPP450 "Power-On Current

      Requirements for the Spartan-II and Spartan-IIE Families"

DC Input and Output Levels

Values for VIL and VIH are recommended input voltages.         standards meet their specifications. The selected standards
Values for VOL and VOH are guaranteed output voltages
over the recommended operating conditions. Only selected       are tested at minimum VCCO with the respective IOL and IOH
                                                               currents shown. Other standards are sample tested.
standards are tested. These are chosen to ensure that all

Input/Output                 VIL                         VIH                   VOL         VOH           IOL              IOH
   Standard                        V, Max                                     V, Max       V, Min         mA               mA
                   V, Min                    V, Min            V, Max                                     24              24
LVTTL(1)            0.5              0.8                                        0.4         2.4          12              12
LVCMOS2             0.5                     2.0               5.5               0.4                   Note (2)         Note (2)
PCI, 3.3V           0.5              0.7                                   10% VCCO         1.9       Note (2)         Note (2)
PCI, 5.0V           0.5                     1.7               5.5              0.55    90% VCCO          40              N/A
GTL                 0.5        44% VCCINT                                       0.4                      36              N/A
GTL+                0.5              0.8    60% VCCINT        VCCO + 0.5        0.6         2.4                           8
HSTL I              0.5                           2.0              5.5          0.4        N/A            8               8
HSTL III            0.5        VREF 0.05                                      0.4                      24               8
HSTL IV             0.5         VREF 0.1  VREF + 0.05       3.6               0.4        N/A           48               8
SSTL3 I             0.5         VREF 0.1                                 VREF 0.6  VCCO 0.4         8              16
SSTL3 II            0.5         VREF 0.1  VREF + 0.1        3.6          VREF 0.8  VCCO 0.4        16              7.6
SSTL2 I             0.5         VREF 0.1                                 VREF 0.6  VCCO 0.4        7.6            15.2
SSTL2 II            0.5         VREF 0.2  VREF + 0.1        3.6          VREF 0.8  VREF + 0.6       15.2
                                 VREF 0.2                                             VREF + 0.8
                                 VREF 0.2  VREF + 0.1        3.6                      VREF + 0.6
                                 VREF 0.2                                             VREF + 0.8
                                             VREF + 0.1        3.6

                                             VREF + 0.2        3.6

                                             VREF + 0.2        3.6

                                             VREF + 0.2        3.6

                                             VREF + 0.2        3.6

DS001-3 (v2.8) June 13, 2008                           www.xilinx.com                                                  Module 3 of 4
Product Specification                                                                                                                53
        R                                                    Spartan-II FPGA Family: DC and Switching Characteristics

Input/Output    V, Min        VIL                      VIH   V, Max       VOL         VOH         IOL       IOH
  Standard                         V, Max  V, Min              3.6      V, Max      V, Min        mA        mA
                                                               3.6                                          8
CTT             0.5          VREF 0.2   VREF + 0.2                 VREF 0.4  VREF + 0.4       8     Note (2)
                                                                      10% VCCO    90% VCCO     Note (2)
AGP             0.5          VREF 0.2   VREF + 0.2

Notes:

1. VOL and VOH for lower drive currents are sample tested.
2. Tested according to the relevant specifications.

Switching Characteristics

All devices are 100% functionally tested. Internal timing    in the Xilinx Development System) and back-annotated to
parameters are derived from measuring internal test          the simulation netlist. All timing parameters assume
patterns. Listed below are representative values. For more   worst-case operating conditions (supply voltage and
specific, more precise, and worst-case guaranteed data,      junction temperature). Values apply to all Spartan-II devices
use the values reported by the static timing analyzer (TRCE  unless otherwise noted.

Global Clock Input to Output Delay for LVTTL, with DLL (Pin-to-Pin)(1)

                                                                                  Speed Grade

                                                                           All        -6       -5

     Symbol                   Description                    Device        Min    Max          Max       Units

     TICKOFDLL  Global clock input to output delay           All                  2.9          3.3       ns

                using output flip-flop for LVTTL,

                12 mA, fast slew rate, with DLL.

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and
      where all accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Output timing is measured at 1.4V with 35 pF external capacitive load for LVTTL. The 35 pF load does not apply to the Min values.
      For other I/O standards and different loads, see the tables "Constants for Calculating TIOOP" and "Delay Measurement
      Methodology," page 60.

3. DLL output jitter is already included in the timing calculation.

4. For data output with different standards, adjust delays with the values shown in "IOB Output Delay Adjustments for Different
      Standards," page 59. For a global clock input with standards other than LVTTL, adjust delays with values from the "I/O Standard
      Global Clock Input Adjustments," page 61.

Global Clock Input to Output Delay for LVTTL, without DLL (Pin-to-Pin)(1)

                                                                                  Speed Grade

                                                                      All         -6           -5

     Symbol                   Description                    Device   Min         Max          Max       Units

     TICKOF     Global clock input to output delay           XC2S15               4.5          5.4       ns
                using output flip-flop for LVTTL,            XC2S30
                12 mA, fast slew rate, without DLL.          XC2S50               4.5          5.4       ns

                                                                                  4.5          5.4       ns

                                                             XC2S100              4.6          5.5       ns

                                                             XC2S150              4.6          5.5       ns

                                                             XC2S200              4.7          5.6       ns

Notes:

1. Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and
      where all accessible IOB and CLB flip-flops are clocked by the global clock net.

2. Output timing is measured at 1.4V with 35 pF external capacitive load for LVTTL. The 35 pF load does not apply to the Min values.
      For other I/O standards and different loads, see the tables "Constants for Calculating TIOOP" and "Delay Measurement
      Methodology," page 60.

3. For data output with different standards, adjust delays with the values shown in "IOB Output Delay Adjustments for Different
      Standards," page 59. For a global clock input with standards other than LVTTL, adjust delays with values from the "I/O Standard
      Global Clock Input Adjustments," page 61.

DS001-3 (v2.8) June 13, 2008                       www.xilinx.com                                        Module 3 of 4
Product Specification                                                                                                  54
R                                                   Spartan-II FPGA Family: DC and Switching Characteristics

Global Clock Setup and Hold for LVTTL Standard, with DLL (Pin-to-Pin)

                                                                       Speed Grade

                                                                       -6       -5

Symbol                        Description           Device             Min      Min      Units

TPSDLL / TPHDLL Input setup and hold time relative                All  1.7 / 0  1.9 / 0  ns

               to global clock input signal for

               LVTTL standard, no delay, IFF,(1)

               with DLL

Notes:
1. IFF = Input Flip-Flop or Latch

2. Setup time is measured relative to the Global Clock input signal with the fastest route and the lightest load. Hold time is measured
      relative to the Global Clock input signal with the slowest route and heaviest load.

3. DLL output jitter is already included in the timing calculation.

4. A zero hold time listing indicates no hold time or a negative hold time.

5. For data input with different standards, adjust the setup time delay by the values shown in "IOB Input Delay Adjustments for Different
      Standards," page 57. For a global clock input with standards other than LVTTL, adjust delays with values from the "I/O Standard
      Global Clock Input Adjustments," page 61.

Global Clock Setup and Hold for LVTTL Standard, without DLL (Pin-to-Pin)

                                                                       Speed Grade

                                                                       -6       -5

Symbol                        Description           Device             Min      Min      Units

TPSFD / TPHFD  Input setup and hold time relative   XC2S15             2.2 / 0  2.7 / 0  ns
               to global clock input signal for     XC2S30
               LVTTL standard, no delay, IFF,(1)    XC2S50             2.2 / 0  2.7 / 0  ns
               without DLL                          XC2S100
                                                                       2.2 / 0  2.7 / 0  ns

                                                                       2.3 / 0  2.8 / 0  ns

                                                    XC2S150            2.4 / 0  2.9 / 0  ns

                                                    XC2S200            2.4 / 0  3.0 / 0  ns

Notes:
1. IFF = Input Flip-Flop or Latch

2. Setup time is measured relative to the Global Clock input signal with the fastest route and the lightest load. Hold time is measured
      relative to the Global Clock input signal with the slowest route and heaviest load.

3. A zero hold time listing indicates no hold time or a negative hold time.

4. For data input with different standards, adjust the setup time delay by the values shown in "IOB Input Delay Adjustments for Different
      Standards," page 57. For a global clock input with standards other than LVTTL, adjust delays with values from the "I/O Standard
      Global Clock Input Adjustments," page 61.

DS001-3 (v2.8) June 13, 2008                      www.xilinx.com                         Module 3 of 4
Product Specification                                                                                  55
        R                                          Spartan-II FPGA Family: DC and Switching Characteristics

IOB Input Switching Characteristics(1)

Input delays associated with the pad are specified for LVTTL levels. For other standards, adjust the delays with the values
shown in "IOB Input Delay Adjustments for Different Standards," page 57.

                                                                                               Speed Grade

                                                                                         -6                 -5

Symbol                          Description                                  Device   Min Max Min Max Units

Propagation Delays

        TIOPI       Pad to I output, no delay                                All      -        0.8  -           1.0 ns

        TIOPID      Pad to I output, with delay                              All      -        1.5  -           1.8 ns

        TIOPLI      Pad to output IQ via transparent latch,                  All      -        1.7  -           2.0 ns

                    no delay

        TIOPLID     Pad to output IQ via transparent latch,                  XC2S15   -        3.8  -           4.5 ns

                    with delay                                               XC2S30   -        3.8  -           4.5 ns

                                                                             XC2S50   -        3.8  -           4.5 ns

                                                                             XC2S100  -        3.8  -           4.5 ns

                                                                             XC2S150  -        4.0  -           4.7 ns

                                                                             XC2S200  -        4.0  -           4.7 ns

Sequential Delays

        TIOCKIQ     Clock CLK to output IQ                                   All      -        0.7  -           0.8 ns

Setup/Hold Times with Respect to Clock CLK(2)

TIOPICK / TIOICKP Pad, no delay                                             All      1.7 / 0  -    1.9 / 0     - ns
TIOPICKD / TIOICKPD Pad, with delay(1)
                                                                             XC2S15 3.8 / 0    -    4.4 / 0     - ns

                                                                             XC2S30 3.8 / 0    -    4.4 / 0     - ns

                                                                             XC2S50 3.8 / 0    -    4.4 / 0     - ns

                                                                             XC2S100 3.8 / 0   -    4.4 / 0     - ns

                                                                             XC2S150 3.9 / 0   -    4.6 / 0     - ns

                                                                             XC2S200 3.9 / 0   -    4.6 / 0     - ns

TIOICECK / TIOCKICE ICE input                                                All 0.9 / 0.01 - 0.9 / 0.01 - ns
Set/Reset Delays

TIOSRCKI            SR input (IFF, synchronous)                              All      -        1.1  -           1.2 ns

        TIOSRIQ     SR input to IQ (asynchronous)                            All      -        1.5  -           1.7 ns

        TGSRQ       GSR to output IQ                                         All      -        9.9  -           11.7 ns

Notes:

1. Input timing for LVTTL is measured at 1.4V. For other I/O standards, see the table "Delay Measurement Methodology," page 60.

2. A zero hold time listing indicates no hold time or a negative hold time.

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Product Specification                                                                                                         56
           R                                  Spartan-II FPGA Family: DC and Switching Characteristics

IOB Input Delay Adjustments for Different Standards(1)

Input delays associated with the pad are specified for LVTTL. For other standards, adjust the delays by the values shown. A
delay adjusted in this way constitutes a worst-case limit.

                                                                 Speed Grade

Symbol                        Description            Standard    -6     -5     Units

Data Input Delay Adjustments

  TILVTTL Standard-specific data input delay  LVTTL              0      0      ns
TILVCMOS2 adjustments                         LVCMOS2
                                                                 0.04  0.05  ns

TIPCI33_3                                     PCI, 33 MHz, 3.3V  0.11  0.13  ns

TIPCI33_5                                     PCI, 33 MHz, 5.0V  0.26   0.30   ns

TIPCI66_3                                     PCI, 66 MHz, 3.3V  0.11  0.13  ns

TIGTL                                         GTL                0.20   0.24   ns

TIGTLP                                        GTL+               0.11   0.13   ns

TIHSTL                                        HSTL               0.03   0.04   ns

TISSTL2                                       SSTL2              0.08  0.09  ns

TISSTL3                                       SSTL3              0.04  0.05  ns

TICTT                                         CTT                0.02   0.02   ns

TIAGP                                         AGP                0.06  0.07  ns

Notes:
1. Input timing for LVTTL is measured at 1.4V. For other I/O standards, see the table "Delay Measurement Methodology," page 60.

1                                             www.xilinx.com                   Module 3 of 4
                                                                                             57
DS001-3 (v2.8) June 13, 2008
Product Specification
        R                                                 Spartan-II FPGA Family: DC and Switching Characteristics

IOB Output Switching Characteristics

Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays with the values shown in "IOB Output Delay Adjustments for Different Standards," page 59.

                                                                                      Speed Grade

                                                                                -6                 -5

Symbol                                Description                            Min Max Min Max                 Units

Propagation Delays                                                                                             ns
                                                                                                               ns
        TIOOP       O input to pad                                           -        2.9  -           3.4
        TIOOLP      O input to pad via transparent latch                                                       ns
3-state Delays                                                               -        3.4  -           4.0     ns
                                                                                                               ns
        TIOTHZ      T input to pad high-impedance (1)                        -        2.0  -           2.3     ns
                                                                                                               ns
        TIOTON      T input to valid data on pad                             -        3.0  -           3.6
                                                                                                               ns
TIOTLPHZ            T input to pad high impedance via transparent latch(1)   -        2.5  -           2.9     ns
                                                                                                               ns
TIOTLPON            T input to valid data on pad via transparent latch       -        3.5  -           4.2
                                                                                                               ns
        TGTS        GTS to pad high impedance(1)                             -        5.0  -           5.9     ns

Sequential Delays                                                                                              ns

        TIOCKP      Clock CLK to pad                                         -        2.9  -           3.4     ns
                                                                                                               ns
TIOCKHZ             Clock CLK to pad high impedance (synchronous)(1)         -        2.3  -           2.7
                                                                                                               ns
TIOCKON             Clock CLK to valid data on pad (synchronous)             -        3.3  -           4.0
                                                                                                               ns
Setup/Hold Times with Respect to Clock CLK (2)                                                                 ns
                                                                                                               ns
TIOOCK / TIOCKO    O input                                                  1.1 / 0  -    1.3 / 0     -       ns
                    OCE input
     TIOOCECK /                                                              0.9 / 0.01 - 0.9 / 0.01 -
      TIOCKOCE      SR input (OFF)
                                                                             1.2 / 0  -    1.3 / 0 -
     TIOSRCKO /     3-state setup times, T input
      TIOCKOSR      3-state setup times, TCE input                           0.8 / 0  -    0.9 / 0 -

  TIOTCK / TIOCKT   3-state setup times, SR input (TFF)                      1.0 / 0  -    1.0 / 0 -

     TIOTCECK /                                                              1.1 / 0  -    1.2 / 0 -
      TIOCKTCE

     TIOSRCKT /
      TIOCKTSR

Set/Reset Delays

TIOSRP              SR input to pad (asynchronous)                           -        3.7  -           4.4
TIOSRHZ             SR input to pad high impedance (asynchronous)(1)
                                                                             -        3.1  -           3.7

TIOSRON             SR input to valid data on pad (asynchronous)             -        4.1  -           4.9

TIOGSRQ             GSR to pad                                               -        9.9  -           11.7

Notes:

1. Three-state turn-off delays should not be adjusted.

2. A zero hold time listing indicates no hold time or a negative hold time.

DS001-3 (v2.8) June 13, 2008                            www.xilinx.com                                 Module 3 of 4
Product Specification                                                                                                58
R                                               Spartan-II FPGA Family: DC and Switching Characteristics

IOB Output Delay Adjustments for Different Standards(1)

Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays by the values shown. A delay adjusted in this way constitutes a worst-case limit.

                                                                   Speed Grade

Symbol                        Description             Standard     -6    -5     Units

Output Delay Adjustments (Adj)

TOLVTTL_S2   Standard-specific adjustments for LVTTL, Slow, 2 mA   14.2  16.9   ns

TOLVTTL_S4   output delays terminating at pads             4 mA    7.2   8.6    ns
             (based on standard capacitive
TOLVTTL_S6                                                 6 mA    4.7   5.5    ns
             load, CSL)

TOLVTTL_S8                                                 8 mA    2.9   3.5    ns

TOLVTTL_S12                                                12 mA   1.9   2.2    ns

TOLVTTL_S16                                                16 mA   1.7   2.0    ns

TOLVTTL_S24                                                24 mA   1.3   1.5    ns

TOLVTTL_F2                                      LVTTL, Fast, 2 mA  12.6  15.0   ns

TOLVTTL_F4                                                 4 mA    5.1   6.1    ns

TOLVTTL_F6                                                 6 mA    3.0   3.6    ns

TOLVTTL_F8                                                 8 mA    1.0   1.2    ns

TOLVTTL_F12                                                12 mA   0     0      ns

TOLVTTL_F16                                                16 mA   0.1  0.1   ns

TOLVTTL_F24                                                24 mA   0.1  0.2   ns

TOLVCMOS2                                       LVCMOS2            0.2   0.2    ns

TOPCI33_3                                       PCI, 33 MHz, 3.3V  2.4   2.9    ns

TOPCI33_5                                       PCI, 33 MHz, 5.0V  2.9   3.5    ns

TOPCI66_3                                       PCI, 66 MHz, 3.3V  0.3  0.4   ns

TOGTL                                           GTL                0.6   0.7    ns

TOGTLP                                          GTL+               0.9   1.1    ns

TOHSTL_I                                        HSTL I             0.4  0.5   ns

TOHSTL_III                                      HSTL III           0.8  1.0   ns

TOHSTL_IV                                       HSTL IV            0.9  1.1   ns

TOSSTL2_I                                       SSTL2 I            0.4  0.5   ns

TOSSLT2_II                                      SSTL2 II           0.8  1.0   ns

TOSSTL3_I                                       SSTL3 I            0.4  0.5   ns

TOSSTL3_II                                      SSTL3 II           0.9  1.1   ns

TOCTT                                           CTT                0.5  0.6   ns

TOAGP                                           AGP                0.8  1.0   ns

Notes:

1. Output timing is measured at 1.4V with 35 pF external capacitive load for LVTTL. For other I/O standards and different loads, see the
      tables "Constants for Calculating TIOOP" and "Delay Measurement Methodology," page 60.

1                                          www.xilinx.com                       Module 3 of 4
                                                                                              59
DS001-3 (v2.8) June 13, 2008
Product Specification
         R                                                           Spartan-II FPGA Family: DC and Switching Characteristics

Calculation of TIOOP as a Function of                                Constants for Calculating TIOOP
Capacitance
                                                                                                        CSL(1)     FL
TIOOP is the propagation delay from the O Input of the IOB                         Standard              (pF)   (ns/pF)
to the pad. The values for TIOOP are based on the standard
capacitive load (CSL) for each I/O standard as listed in the         LVTTL Fast Slew Rate, 2 mA drive   35 0.41
table "Constants for Calculating TIOOP", below.
                                                                     LVTTL Fast Slew Rate, 4 mA drive   35 0.20

For other capacitive loads, use the formulas below to                LVTTL Fast Slew Rate, 6 mA drive   35 0.13
calculate an adjusted propagation delay, TIOOP1.
                                                                     LVTTL Fast Slew Rate, 8 mA drive   35 0.079
          TIOOP1 = TIOOP + Adj + (CLOAD CSL) * FL
Where:                                                               LVTTL Fast Slew Rate, 12 mA drive  35 0.044

                                                                     LVTTL Fast Slew Rate, 16 mA drive  35 0.043

Adj is selected from "IOB Output Delay                               LVTTL Fast Slew Rate, 24 mA drive  35 0.033
          Adjustments for Different Standards", page 59,
          according to the I/O standard used                         LVTTL Slow Slew Rate, 2 mA drive   35 0.41

CLOAD is the capacitive load for the design                          LVTTL Slow Slew Rate, 4 mA drive   35 0.20

FL       is the capacitance scaling factor                           LVTTL Slow Slew Rate, 6 mA drive   35 0.100

                                                                     LVTTL Slow Slew Rate, 8 mA drive   35 0.086

Delay Measurement Methodology                                        LVTTL Slow Slew Rate, 12 mA drive  35 0.058

                                      Meas. VREF                     LVTTL Slow Slew Rate, 16 mA drive  35 0.050
                                      Point Typ(2)
   Standard  VL(1)            VH (1)                                 LVTTL Slow Slew Rate, 24 mA drive  35 0.048
LVTTL          0                3
                                            1.4        -             LVCMOS2                            35 0.041

LVCMOS2      0                2.5     1.125 -                        PCI 33 MHz 5V                      50 0.050

PCI33_5              Per PCI Spec                      -             PCI 33 MHZ 3.3V                    10 0.050

PCI33_3              Per PCI Spec                      -             PCI 66 MHz 3.3V                    10 0.033

PCI66_3              Per PCI Spec                      -             GTL                                0 0.014

GTL          VREF 0.2 VREF + 0.2 VREF 0.80                         GTL+                               0 0.017

GTL+         VREF 0.2 VREF + 0.2 VREF 1.0                          HSTL Class I                       20 0.022

HSTL Class I VREF 0.5 VREF + 0.5 VREF 0.75                         HSTL Class III                     20 0.016

HSTL Class III VREF 0.5 VREF + 0.5 VREF 0.90                       HSTL Class IV                      20 0.014

HSTL Class IV VREF 0.5 VREF + 0.5 VREF 0.90                        SSTL2 Class I                      30 0.028

SSTL3 I and II VREF 1.0 VREF + 1.0 VREF 1.5                        SSTL2 Class II                     30 0.016

SSTL2 I and II VREF 0.75 VREF + 0.75 VREF 1.25                     SSTL3 Class I                      30 0.029

CTT          VREF 0.2 VREF + 0.2 VREF 1.5                          SSTL3 Class II                     30 0.016

AGP          VREF            VREF + VREF Per AGP                    CTT                                20 0.035

             (0.2xVCCO) (0.2xVCCO)               Spec

                                                                     AGP                                10 0.037

Notes:                                                               Notes:

1. Input waveform switches between VL and VH.                        1. I/O parameter measurements are made with the capacitance
2. Measurements are made at VREF Typ, Maximum, and                         values shown above. See Xilinx application note XAPP179
                                                                           for the appropriate terminations.
      Minimum. Worst-case values are reported.
                                                                     2. I/O standard measurements are reflected in the IBIS model
3. I/O parameter measurements are made with the capacitance                information except where the IBIS format precludes it.
      values shown in the table, "Constants for Calculating TIOOP".
      See Xilinx application note XAPP179 for the appropriate
      terminations.

4. I/O standard measurements are reflected in the IBIS model
      information except where the IBIS format precludes it.

DS001-3 (v2.8) June 13, 2008                           www.xilinx.com                                   Module 3 of 4
Product Specification                                                                                                 60
        R                                                 Spartan-II FPGA Family: DC and Switching Characteristics

Clock Distribution Guidelines(1)

                                                                             Speed Grade

                                                                             -6        -5

Symbol                            Description                                Max       Max        Units

GCLK Clock Skew

TGSKEWIOB        Global clock skew between IOB flip-flops                    0.13      0.14       ns

Notes:

1. These clock distribution delays are provided for guidance only. They reflect the delays encountered in a typical design under
      worst-case conditions. Precise values for a particular design are provided by the timing analyzer.

Clock Distribution Switching Characteristics

TGPIO is specified for LVTTL levels. For other standards, adjust TGPIO with the values shown in "I/O Standard Global Clock
Input Adjustments".

                                                                                 Speed Grade

                                                                             -6           -5

Symbol                            Description                                Max       Max        Units

GCLK IOB and Buffer

        TGPIO    Global clock pad to output                                  0.7          0.8     ns
        TGIO     Global clock buffer I input to O output
                                                                             0.7          0.8     ns

I/O Standard Global Clock Input Adjustments

Delays associated with a global clock input pad are specified for LVTTL levels. For other standards, adjust the delays by the
values shown. A delay adjusted in this way constitutes a worst-case limit.

                                                                                   Speed Grade

Symbol                        Description                  Standard                -6         -5  Units

Data Input Delay Adjustments

  TGPLVTTL       Standard-specific global clock              LVTTL                 0          0   ns
TGPLVCMOS2       input delay adjustments                   LVCMOS2
                                                                             0.04        0.05   ns

TGPPCI33_3                                                PCI, 33 MHz, 3.3V  0.11        0.13   ns

TGPPCI33_5                                                PCI, 33 MHz, 5.0V      0.26     0.30    ns

TGPPCI66_3                                                PCI, 66 MHz, 3.3V  0.11        0.13   ns

TGPGTL                                                     GTL                   0.80     0.84    ns

TGPGTLP                                                    GTL+                  0.71     0.73    ns

TGPHSTL                                                    HSTL                  0.63     0.64    ns

TGPSSTL2                                                   SSTL2                 0.52     0.51    ns

TGPSSTL3                                                   SSTL3                 0.56     0.55    ns

TGPCTT                                                     CTT                   0.62     0.62    ns

TGPAGP                                                     AGP                   0.54     0.53    ns

Notes:

1. Input timing for GPLVTTL is measured at 1.4V. For other I/O standards, see the table "Delay Measurement Methodology," page 60.

1                                                www.xilinx.com                                   Module 3 of 4
                                                                                                                61
DS001-3 (v2.8) June 13, 2008
Product Specification
         R                                                    Spartan-II FPGA Family: DC and Switching Characteristics

DLL Timing Parameters                                         timing patterns. The following guidelines reflect worst-case
                                                              values across the recommended operating conditions.
All devices are 100 percent functionally tested. Because of
the difficulty in directly measuring many internal timing
parameters, those parameters are derived from benchmark

                                                                         Speed Grade

                                                                    -6                  -5

Symbol                      Description                      Min        Max     Min           Max        Units
FCLKINHF    Input clock frequency (CLKDLLHF)                                                              MHz
FCLKINLF    Input clock frequency (CLKDLL)                    60         200     60            180        MHz
TDLLPWHF    Input clock pulse width (CLKDLLHF)
TDLLPWLF    Input clock pulse width (CLKDLL)                  25         100     25            90           ns
                                                                                                            ns
                                                              2.0        -       2.4           -

                                                              2.5        -       3.0           -

DLL Clock Tolerance, Jitter, and Phase Information

All DLL output jitter and phase specifications were           Figure 52, page 63, provides definitions for various
determined through statistical measurement at the package     parameters in the table below.
pins using a clock mirror configuration and matched drivers.

                                                                              CLKDLLHF CLKDLL

Symbol                            Description                    FCLKIN       Min Max Min Max Units
TIPTOL     Input clock period tolerance
TIJITCC     Input clock jitter tolerance (cycle-to-cycle)     > 60 MHz        -  1.0        -       1.0             ns
TLOCK      Time required for DLL to acquire lock             50-60 MHz
                                                                              - 150 - 300 ps

                                                                              -  20         -       20              s

                                                                              -  -          -       25              s

                                                              40-50 MHz       -  -          -       50              s

                                                              30-40 MHz       -  -          -       90              s

                                                              25-30 MHz       -  -          -       120             s

TOJITCC Output jitter (cycle-to-cycle) for any DLL clock output(1)            -  60        -       60             ps

TPHIO Phase offset between CLKIN and CLKO(2)                                  - 100 - 100 ps

TPHOO Phase offset between clock outputs on the DLL(3)                        - 140 - 140 ps

TPHIOM Maximum phase difference between CLKIN and CLKO(4)                     - 160 - 160 ps

TPHOOM Maximum phase difference between clock outputs on the DLL(5)           -   200      -       200            ps

Notes:
1. Output Jitter is cycle-to-cycle jitter measured on the DLL output clock, excluding input clock jitter.

2. Phase Offset between CLKIN and CLKO is the worst-case fixed time difference between rising edges of CLKIN and CLKO,
      excluding output jitter and input clock jitter.

3. Phase Offset between Clock Outputs on the DLL is the worst-case fixed time difference between rising edges of any two DLL
      outputs, excluding Output Jitter and input clock jitter.

4. Maximum Phase Difference between CLKIN an CLKO is the sum of Output Jitter and Phase Offset between CLKIN and CLKO,
      or the greatest difference between CLKIN and CLKO rising edges due to DLL alone (excluding input clock jitter).

5. Maximum Phase Difference between Clock Outputs on the DLL is the sum of Output JItter and Phase Offset between any DLL
      clock outputs, or the greatest difference between any two DLL output rising edges due to DLL alone (excluding input clock jitter).

DS001-3 (v2.8) June 13, 2008  www.xilinx.com                                                             Module 3 of 4
Product Specification                                                                                                  62
R                                      Spartan-II FPGA Family: DC and Switching Characteristics

Period Tolerance: the allowed input clock period change in nanoseconds.

   TCLKIN =                        1   TCLKIN +_ TIPTOL
                               FCLKIN

Output Jitter: the difference between an ideal
reference clock edge and the actual design. Phase Offset and Maximum Phase Difference

   Ideal Period
      Actual Period

                     + Jitter                            +/- Jitter

                                                         + Maximum
                                                           Phase Difference

                                                         + Phase Offset

                                                                             DS001_52_090800

                               Figure 52: Period Tolerance and Clock Jitter

DS001-3 (v2.8) June 13, 2008           www.xilinx.com                        Module 3 of 4
Product Specification                                                                      63
              R                                           Spartan-II FPGA Family: DC and Switching Characteristics

CLB Switching Characteristics

Delays originating at F/G inputs vary slightly according to the input used. The values listed below are worst-case. Precise
values are provided by the timing analyzer.

                                                                                          Speed Grade

                                                                                      -6                -5

Symbol                        Description                                    Min          Max  Min          Max   Units

Combinatorial Delays                                                                                                ns
                                                                                                                    ns
  TILO             4-input function: F/G inputs to X/Y outputs               -            0.6  -            0.7     ns
  TIF5             5-input function: F/G inputs to F5 output                                                        ns
TIF5X             5-input function: F/G inputs to X output                  -            0.7  -            0.9     ns
TIF6Y             6-input function: F/G inputs to Y output via F6 MUX                                              ns
TF5INY             6-input function: F5IN input to Y output                  -            0.9  -            1.1
TIFNCTL            Incremental delay routing through transparent latch                                              ns
                   to XQ/YQ outputs                                          -            1.0  -            1.1
                                                                                                                    ns
                                                                             -            0.4  -            0.4     ns

                                                                             -            0.7  -            0.9     ns
                                                                                                                    ns
TBYYB              BY input to YB output                                     -            0.6  -            0.7     ns
                                                                                                                    ns
Sequential Delays                                                                                                   ns
                                                                                                                    ns
TCKO               FF clock CLK to XQ/YQ outputs                             -            1.1  -            1.3     ns

TCKLO              Latch clock CLK to XQ/YQ outputs                          -            1.2  -            1.5     ns
                                                                                                                    ns
Setup/Hold Times with Respect to Clock CLK(1)
                                                                                                                    ns
    TICK / TCKI    4-input function: F/G inputs                              1.3 / 0      -    1.4 / 0      -       ns
  TIF5CK / TCKIF5  5-input function: F/G inputs
TF5INCK / TCKF5IN  6-input function: F5IN input                              1.6 / 0      -    1.8 / 0      -       ns
  TIF6CK / TCKIF6  6-input function: F/G inputs via F6 MUX                                                        MHz
   TDICK / TCKDI   BX/BY inputs                                              1.0 / 0      -    1.1 / 0      -
  TCECK / TCKCE    CE input
                   SR/BY inputs (synchronous)                                1.6 / 0      -    1.8 / 0      -
   TRCK / TCKR
Clock CLK                                                                    0.8 / 0      -    0.8 / 0      -

                                                                             0.9 / 0      -    0.9 / 0      -

                                                                             0.8 / 0      -    0.8 / 0      -

         TCH       Minimum pulse width, High                                 -            1.9  -            1.9
         TCL       Minimum pulse width, Low
Set/Reset                                                                    -            1.9  -            1.9

TRPW               Minimum pulse width, SR/BY inputs                         3.1          -    3.1          -
TRQ
                   Delay from SR/BY inputs to XQ/YQ outputs                  -            1.1  -            1.3
                   (asynchronous)

TIOGSRQ            Delay from GSR to XQ/YQ outputs                           -            9.9  -            11.7

FTOG               Toggle frequency (for export control)                     -            263  -            263

Notes:
1. A zero hold time listing indicates no hold time or a negative hold time.

DS001-3 (v2.8) June 13, 2008                      www.xilinx.com                                               Module 3 of 4
Product Specification                                                                                                        64
R                                                      Spartan-II FPGA Family: DC and Switching Characteristics

CLB Arithmetic Switching Characteristics

Setup times not listed explicitly can be approximated by decreasing the combinatorial delays by the setup time adjustment
listed. Precise values are provided by the timing analyzer.

                                                                                          Speed Grade

                                                                                      -6                -5

Symbol                                 Description                           Min Max Min Max                     Units

Combinatorial Delays

TOPX                  F operand inputs to X via XOR                          -            0.8  -            0.9  ns

TOPXB                 F operand input to XB output                           -            1.3  -            1.5  ns

TOPY                  F operand input to Y via XOR                           -            1.7  -            2.0  ns

TOPYB                 F operand input to YB output                           -            1.7  -            2.0  ns

TOPCYF                F operand input to COUT output                         -            1.3  -            1.5  ns

TOPGY                 G operand inputs to Y via XOR                          -            0.9  -            1.1  ns

TOPGYB                G operand input to YB output                           -            1.6  -            2.0  ns

TOPCYG                G operand input to COUT output                         -            1.2  -            1.4  ns

TBXCY                 BX initialization input to COUT                        -            0.9  -            1.0  ns

TCINX                 CIN input to X output via XOR                          -            0.4  -            0.5  ns

TCINXB                CIN input to XB                                        -            0.1  -            0.1  ns

TCINY                 CIN input to Y via XOR                                 -            0.5  -            0.6  ns

TCINYB                CIN input to YB                                        -            0.6  -            0.7  ns

TBYP                  CIN input to COUT output                               -            0.1  -            0.1  ns

Multiplier Operation

TFANDXB               F1/2 operand inputs to XB output via AND               -            0.5  -            0.5  ns

TFANDYB               F1/2 operand inputs to YB output via AND               -            0.9  -            1.1  ns

TFANDCY               F1/2 operand inputs to COUT output via AND             -            0.5  -            0.6  ns

TGANDYB               G1/2 operand inputs to YB output via AND               -            0.6  -            0.7  ns

TGANDCY               G1/2 operand inputs to COUT output via AND             -            0.2  -            0.2  ns

Setup/Hold Times with Respect to Clock CLK(1)

   TCCKX / TCKCX CIN input to FFX                                            1.1 / 0      -    1.2 / 0      -    ns
   TCCKY / TCKCY CIN input to FFY
                                                                             1.2 / 0      -    1.3 / 0      -    ns
Notes:
1. A zero hold time listing indicates no hold time or a negative hold time.

DS001-3 (v2.8) June 13, 2008                           www.xilinx.com                                            Module 3 of 4
Product Specification                                                                                                          65
        R                                     Spartan-II FPGA Family: DC and Switching Characteristics

CLB Distributed RAM Switching Characteristics

                                                                                          Speed Grade

                                                                                      -6                 -5

Symbol                        Description                                    Min Max Min Max                      Units

Sequential Delays                                                                                                   ns
                                                                                                                    ns
   TSHCKO16 Clock CLK to X/Y outputs (WE active, 16 x 1 mode)                -            2.2   -            2.6
   TSHCKO32 Clock CLK to X/Y outputs (WE active, 32 x 1 mode)                                                       ns
Setup/Hold Times with Respect to Clock CLK(1)                                -            2.5   -            3.0    ns
                                                                                                                    ns
    TAS / TAH  F/G address inputs                                            0.7 / 0      -     0.7 / 0      -
   TDS / TDH   BX/BY data inputs (DIN)                                                                              ns
   TWS / TWH   CE input (WS)                                                 0.8 / 0      -     0.9 / 0      -      ns
Clock CLK                                                                                                           ns
                                                                             0.9 / 0      -     1.0 / 0      -

TWPH           Minimum pulse width, High                                     -            2.9   -            2.9

TWPL           Minimum pulse width, Low                                      -            2.9   -            2.9

TWC            Minimum clock period to meet address write cycle time         -            5.8   -            5.8

Notes:

1. A zero hold time listing indicates no hold time or a negative hold time.

CLB Shift Register Switching Characteristics

                                                                                          Speed Grade

                                                                                      -6                 -5

Symbol                        Description                                    Min Max Min Max                      Units

Sequential Delays

TREG           Clock CLK to X/Y outputs                                      -            3.47  -            3.88 ns

Setup Times with Respect to Clock CLK

    TSHDICK    BX/BY data inputs (DIN)                                       0.8          -     0.9          -    ns
    TSHCECK    CE input (WS)
Clock CLK                                                                    0.9          -     1.0          -    ns

TSRPH          Minimum pulse width, High                                     -            2.9   -            2.9  ns
TSRPL          Minimum pulse width, Low
                                                                             -            2.9   -            2.9  ns

DS001-3 (v2.8) June 13, 2008               www.xilinx.com                                                         Module 3 of 4
Product Specification                                                                                                           66
R                                                    Spartan-II FPGA Family: DC and Switching Characteristics

Block RAM Switching Characteristics

                                                                                              Speed Grade

                                                                                      -6                          -5

Symbol                          Description                                  Min              Max     Min             Max   Units

Sequential Delays                                                                                                             ns

TBCKO              Clock CLK to DOUT output                                  -                3.4     -               4.0     ns
                                                                                                                              ns
Setup/Hold Times with Respect to Clock CLK(1)                                                                                 ns
                                                                                                                              ns
  TBACK / TBCKA    ADDR inputs                                               1.4 / 0           -      1.4 / 0         -       ns
  TBDCK/ TBCKD     DIN inputs
  TBECK/ TBCKE     EN inputs                                                 1.4 / 0           -      1.4 / 0         -       ns
  TBRCK/ TBCKR     RST input                                                                                                  ns
  TBWCK/ TBCKW     WEN input                                                 2.9 / 0           -      3.2 / 0         -       ns
Clock CLK
                                                                             2.7 / 0           -      2.9 / 0         -

                                                                             2.6 / 0           -      2.8 / 0         -

TBPWH              Minimum pulse width, High                                 -                1.9     -               1.9

TBPWL              Minimum pulse width, Low                                  -                1.9     -               1.9

TBCCS              CLKA -> CLKB setup time for different ports               -                3.0     -               4.0

Notes:
1. A zero hold time listing indicates no hold time or a negative hold time.

TBUF Switching Characteristics

                                                                                               Speed Grade

                                                                                          -6                -5

Symbol                          Description                                               Max               Max             Units

Combinatorial Delays                                                                                                          ns
                                                                                                                              ns
TIO                  IN input to OUT output                                              0                    0              ns
TOFF                  TRI input to OUT output high impedance
TON                   TRI input to valid data on OUT output                               0.1               0.2

                                                                                          0.1               0.2

JTAG Test Access Port Switching Characteristics

                                                                                               Speed Grade

                                                                                          -6                      -5

Symbol                          Description                                     Min            Max    Min             Max   Units

Setup and Hold Times with Respect to TCK                                                                                      ns

TTAPTCK / TTCKTAP TMS and TDI setup and hold times                          4.0 / 2.0            -   4.0 / 2.0       -       ns
Sequential Delays                                                                                                           MHz

TTCKTDO               Output delay from clock TCK to output TDO                   -            11.0      -            11.0
                      Maximum TCK clock frequency
   FTCK                                                                           -               33     -            33

DS001-3 (v2.8) June 13, 2008                   www.xilinx.com                                                               Module 3 of 4
Product Specification                                                                                                                     67
          R                                     Spartan-II FPGA Family: DC and Switching Characteristics

Revision History

  Date       Version No.                                        Description
09/18/00
             2.0              Sectioned the Spartan-II Family data sheet into four modules. Updated timing to reflect the
11/02/00
01/19/01                      latest speed files. Added current supply numbers and XC2S200 -5 timing numbers. Approved

03/09/01                      -5 timing numbers as preliminary information with exceptions as noted.
08/28/01
             2.1              Removed Power Down feature.
07/26/02
08/26/02     2.2              DC and timing numbers updated to Preliminary for the XC2S50 and XC2S100. Industrial
09/03/03
06/13/08                      power-on current specifications and -6 DLL timing numbers added. Power-on specification

                              clarified.

             2.3              Added note on power sequencing. Clarified power-on current requirement.

             2.4              Added -6 preliminary timing. Added typical and industrial standby current numbers. Specified

                              min. power-on current by junction temperature instead of by device type (Commercial vs.

                              Industrial). Eliminated minimum VCCINT ramp time requirement. Removed footnote limiting
                              DLL operation to the Commercial temperature range.

             2.5              Clarified that I/O leakage current is specified over the Recommended Operating Conditions for

                              VCCINT and VCCO.

             2.6              Added references for XAPP450 to Power-On Current Specification.

             2.7              Added relaxed minimum power-on current (ICCPO) requirements to page 53. On page 64,

                              moved TRPW values from maximum to minimum column.

             2.8              Updated I/O measurement thresholds. Updated description and links. Updated all modules for

                              continuous page, figure, and table numbering. Synchronized all modules to v2.8.

DS001-3 (v2.8) June 13, 2008                    www.xilinx.com                                                 Module 3 of 4
Product Specification                                                                                                        68
                                                          R  99

DS001-4 (v2.8) June 13, 2008                                         Spartan-II FPGA Family:
                                                                     Pinout Tables

                                                                          Product Specification

Introduction                                                 information for the standard package applies equally to the
                                                             Pb-free package.
This section describes how the various pins on a
Spartan-II FPGA connect within the supported component      Pin Types
packages, and provides device-specific thermal
characteristics. Spartan-II FPGAs are available in both      Most pins on a Spartan-II FPGA are general-purpose,
standard and Pb-free, RoHS versions of each package,         user-defined I/O pins. There are, however, different
with the Pb-free version adding a "G" to the middle of the   functional types of pins on Spartan-II FPGA packages, as
package code. Except for the thermal characteristics, all    outlined in Table 35.

Table 35: Pin Definitions

      Pin Name           Dedicated Direction                                                           Description

GCK0, GCK1, GCK2,             No Input                       Clock input pins that connect to Global Clock Buffers. These pins become
GCK3                                                         user inputs when not needed for clocks.

M0, M1, M2                    Yes Input                      Mode pins are used to specify the configuration mode.

CCLK                          Yes Input or Output            The configuration Clock I/O pin. It is an input for slave-parallel and slave-serial
                                                             modes, and output in master-serial mode.
PROGRAM                       Yes Input
DONE                          Yes Bidirectional              Initiates a configuration sequence when asserted Low.

INIT                          No Bidirectional               Indicates that configuration loading is complete, and that the start-up
BUSY/DOUT                                (Open-drain)        sequence is in progress. The output may be open drain.

                              No Output                      When Low, indicates that the configuration memory is being cleared. This pin
                                                             becomes a user I/O after configuration.
D0/DIN, D1, D2, D3, D4,       No Input or Output
D5, D6, D7                                                   In Slave Parallel mode, BUSY controls the rate at which configuration data is
                                                             loaded. This pin becomes a user I/O after configuration unless the Slave
WRITE                         No Input                       Parallel port is retained.
                                                             In serial modes, DOUT provides configuration data to downstream devices in
CS                            No Input                       a daisy-chain. This pin becomes a user I/O after configuration.

TDI, TDO, TMS, TCK            Yes Mixed                      In Slave Parallel mode, D0-D7 are configuration data input pins. During
VCCINT                        Yes Input                      readback, D0-D7 are output pins. These pins become user I/Os after
VCCO                          Yes Input                      configuration unless the Slave Parallel port is retained.
VREF                          No Input                       In serial modes, DIN is the single data input. This pin becomes a user I/O after
                                                             configuration.
GND                           Yes Input
IRDY, TRDY                    No See PCI core                In Slave Parallel mode, the active-low Write Enable signal. This pin becomes
                                                             a user I/O after configuration unless the Slave Parallel port is retained.
                                         documentation
                                                             In Slave Parallel mode, the active-low Chip Select signal. This pin becomes a
                                                             user I/O after configuration unless the Slave Parallel port is retained.

                                                             Boundary Scan Test Access Port pins (IEEE 1149.1).

                                                             Power supply pins for the internal core logic.

                                                             Power supply pins for output drivers (subject to banking rules)

                                                             Input threshold voltage pins. Become user I/Os when an external threshold
                                                             voltage is not needed (subject to banking rules).

                                                             Ground.
                                                             These signals can only be accessed when using Xilinx PCI cores. If the
                                                             cores are not used, these pins are available as user I/Os.

2000-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other
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Product Specification                                                                                          69
R                                                                     Spartan-II FPGA Family: Pinout Tables

Table 36: Spartan-II Family Package Options

Package         Leads               Type                     Maximum  Lead Pitch  Footprint    Height  Mass(1)
                                                                 I/O     (mm)     Area (mm)     (mm)      (g)
VQ100 / VQG100  100 Very Thin Quad Flat Pack (VQFP)               60       0.5                  1.20      0.6
TQ144 / TQG144  144 Thin Quad Flat Pack (TQFP)                    92       0.5      16 x 16     1.60      1.4
CS144 / CSG144  144 Chip Scale Ball Grid Array (CSBGA)            92       0.8      22 x 22     1.20      0.3
PQ208 / PQG208  208 Plastic Quad Flat Pack (PQFP)                140       0.5      12 x 12     3.70      5.3
FG256 / FGG256  256 Fine-pitch Ball Grid Array (FBGA)            176       1.0    30.6 x 30.6   2.00      0.9
FG456 / FGG456  456 Fine-pitch Ball Grid Array (FBGA)            284       1.0      17 x 17     2.60      2.2
                                                                                    23 x 23

Notes:
1. Package mass is 10%.

Note: Some early versions of Spartan-II devices, including   For additional package information, see UG112: Device
the XC2S15 and XC2S30 ES devices and the XC2S150             Package User Guide.
with date code 0045 or earlier, included a power-down pin.
For more information, see Answer Record 10500.               Mechanical Drawings

VCCO Banks                                                   Detailed mechanical drawings for each package type are
                                                             available from the Xilinx web site at the specified location in
Some of the I/O standards require specific VCCO volt