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X9470V24I

器件型号:X9470V24I
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

RF Power Amplifier (PA) Bias Controller

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X9470V24I器件文档内容

                                                        Data Sheet                    March 8, 2005                          X9470

     PRELIMINARY                                                                                                              FN8204.0

RF Power Amplifier (PA) Bias Controller                                                DESCRIPTION

FEATURES                                                                               The Intersil X9470 RF PA Bias Controller contains all of
                                                                                       the necessary analog components to sense the PA
Programmable Bias Controller IC for Class A                                          drain current through an external sense resistor and
  and AB LDMOS Power Amplifiers                                                        automatically control the gate bias voltage of an
                                                                                       LDMOS PA. The external sense resistor voltage is am-
Adaptive System on Chip Solution                                                     plified by an instrumentation amplifier and the output of
Bias Current Calibration to better than 4%                                          the amplifier along with an external reference voltage is
                                                                                       fed to the inputs of a comparator. The comparator out-
  using Reference Trim DCP                                                             put indicates which direction the LDMOS gate bias volt-
Automatic Bias Point Tracking and Calibration                                        age will move in the next calibration cycle. System
                                                                                       calibration is accomplished by enabling the X9470 and
  -- IDQ Sensing and Tracking                                                          providing a clock to the SCL pin. The LDMOS drain cur-
  --Programmable Instrumentation Amplifier to                                          rent can be maintained constant over temperature and
                                                                                       aging changes by periodic calibration. The VOUT pin
      Scale Wide Range of IDQ                                                          can be used to monitor the average power by tracking
  --Programmable Gate Bias Driver                                                      the drain current. Up to eight X9470 or additional Inter-
  --All Programmable settings are Nonvolatile                                          sil Digital Potentiometers can be controlled via a two-
  --All Settings Recalled at Power-up.                                                 wire serial bus.
28V Maximum VDD
2 Wire Interface for Programming Bias Setting
  and Optimizing IDQ Set Point
Bias Level Comparator
Shutdown Control pin for PA Signal
Slave address to allow for multiple devices
24-pin TSSOP Package
Applications: Cellular Base Stations (GSM,
  UMTS, CDMA, EDGE), TDD applications, Point-
  to-multipoint, and other RF power transmission
  systems

TYPICAL APPLICATION

     INC/DEC                                             RWREF RHREF RLREF AGND VOUT V+                                  VDD

A2                                                          RREF                                        VSENSE+               CBULK

A1                                                 VREF                                                 V VSENSE RSENSE

                                                Comparator                             Instrumentation
                                                                                           Amplifier
A0
                                                      VP

SDA    I2C                                                  VREF                                                             choke
SCL  interface                                              control
                                                                                       VBIAS
                                                Vbias                 RBIAS                     FILTER
                                                control                                                                                                RF
                                                                                    +                                                                  out
         Control &                                                                 VBIAS (Unbuffered)
     Status Registers                                                                  RF PA in

     EEPROM                                                                                               Matching
                                                                                                      RF Impedance

     VCC VSS                                       CS RHBIAS RWBIAS RLBIAS SHDN                         Class A Example

                                                1                               CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                                                                1-888-INTERSIL or 1-888-352-6832 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                                                                         Copyright Intersil Americas Inc. 2005. All Rights Reserved

                                                                                       All other trademarks mentioned are the property of their respective owners.
                                              X9470

PIN CONFIGURATION

                                              TSSOP

                                Vsense+   1          24  Vsense-
                                 RHREF                   SHDN
                                 RLREF    2          23  INC/DEC
                                RWREF                    VOUT
                                  AGND    3          22  V+
                                                         VCC
                                    VSS   4          21  VCC
                                      CS                 VBIAS
                                          5 X9470 20     VSS
                                     SCL                 A2
                                          6          19
                                    SDA                  A1
                                          7          18
                                RHBIAS                   A0
                                RWBIAS    8          17
                                 RLBIAS
                                          9          16

                                          10         15

                                          11         14

                                          12         13

ORDERING INFORMATION                      Temperature Range            Package
                   Part Number               -40C TO 85C        24-Lead TSSOP
                   X9470V24I

PIN DESCRIPTIONS

TSSOP pin Symbol                                                            Brief Description

1   VSENSE+        Positive sense voltage input terminal

2   RHREF          Upper Terminal of Potentiometer, called the RREF potentiometer. The voltage applied to this pin will determine
                   the upper voltage limit of the adjustment for the Up/Down threshold of the comparator.
3   RLREF
                   Lower Terminal of Potentiometer, called the RREF potentiometer. The voltage applied to this pin will determine
4   RWREF          the lower voltage limit of the adjustment for the Up/Down threshold of the comparator.

5   AGND           Wiper Terminal of Potentiometer, called the RREF potentiometer. The voltage on this pin will be the threshold
                   for the Up/Down comparator. Also referred to as the VREF of the comparator.
6   VSS            Analog ground to allow single point grounding external to the package to minimize digital noise.

7   CS             System (Digital) Ground Reference

8   SCL            Chip Select. This input enables bias calibration adjustments to the RBIAS potentiometer. CMOS input with in-
                   ternal pull-down.
9   SDA
                   Dual function. Function 1: The increment control input. Increments or decrements the RBIAS potentiometer.
10  RHBIAS         Function 2: Serial Data Clock Input. Requires external pull-up.

11  RWBIAS         Serial Data Input. Bi-directional 2-wire interface. Requires external pull-up.

12  RLBIAS         Upper Terminal of Potentiometer, called the RBIAS potentiometer. The voltage applied to this pin will determine
                   the upper limit of the bias voltage to the PA (or VBIAS pin).
13 A0              Wiper Terminal of Potentiometer, called the RBIAS potentiometer. This voltage is the equivalent to the unbuf-
                   fered voltage that will appear at the VBIAS pin.
14 A1              Lower Terminal of Potentiometer, called the RBIAS potentiometer. The voltage applied to this pin will determine
                   the lower limit of the bias voltage to the PA (or VBIAS pin).
15 A2              External address pin which allows for a hardware slave address selection of this device.
                   This pin has an internal pull-down.
16 VSS
                   External address pin which allows for a hardware slave address selection of this device.
17  VBIAS          This pin has an internal pull-down.

18  VCC            External address pin which allows for a hardware slave address selection of this device.
                   This pin has an internal pull-down.
19  VCC
                   System (Digital) Ground Reference
20 V +
                   This is the bias output voltage pin and is used to drive the filter network to the PA gate.
21  VOUT
                   System (Digital) Supply Voltage
22 INC/DEC
                   System (Digital) Supply Voltage
23 SHDN
                   Positive voltage supply for the instrumentation amplifier and other analog circuits.
24  VSENSE-
                   Instrumentation Amplifier output that is 20x or 50x the voltage across the Rsense pins.

                   Status output that indicates the state of the comparator. When this pin is HIGH, the RBIAS potentiometer
                   will increment; when the pin is LOW, the RBIAS potentiometer will decrement. This pin is open drain and
                   requires external resistor pull-up.

                   Shutdown the output op amp. When SHDN is active (HIGH), the VBIAS pin is pulled LOW.
                   Negative sense voltage Input terminal

                   2                                                             FN8204.0

                                                                                 March 8, 2005
                                                                         X9470

ABSOLUTE MAXIMUM RATINGS*                                                       *COMMENT

Voltage on V+ (referenced to AGND) ...................... 7V                    Stresses above those listed under "Absolute Maximum
Voltage on VCC (reference to VSS) ........................ 7V                   Ratings" may cause permanent damage to the device.
Voltage on all RH, RW, RL pins                                                  This is a stress rating only and the functional operation
                                                                                of the device at these or any other conditions above
  (reference to AGND): ........................................... 7V           those listed in the operational sections of this specifi-
Voltage on Vsense+ or                                                           cation is not implied. Exposure to absolute maximum
                                                                                rating conditions for extended periods may affect
  Vsense- (reference to AGRND).......................... 30V                    device reliability.
Voltage on SDA, CS, SCL, SHDN

  (reference to AGND) ............... -0.3V to (Vcc + 0.3V)
Current into Output Pin:.......................................... 5mA
Continuous Power Dissipation: ....................... 500mW
Operating Temperature range:.............. -40C to +85C
Junction Temperature: ..........................................150C
Storage Temperature ........................ -65C to +150C
Lead Temperature (Soldering, 10 seconds): ..... 300C

ELECTRICAL CHARACTERISTICS

INSTRUMENTATION AMPLIFIER

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

                                                                                Limits

Symbol                      Parameter                                    Min. Typ. Max. Units  Test Conditions/Notes
VIN(10)  Common Mode Input Voltage on
Gain 1   VSENSE+ and VSENSE- pins                                       20           28 V
Gain 2   Gain from VSENSE to VOUT(2)
VRANGE1                                                                         20       V/V Measured with Status
VRANGE2   Gain from VSENSE to VOUT(2)
                                                                                               Register bit SR0 = 0
   VOS    Differential voltage sense range between
   Av1    VSENSE+ and VSENSE- for gain 1                                        50       V/V Measured with Status
   Av2    Differential voltage sense range between
  Avt1    VSENSE+ and VSENSE- for gain 2                                                       Register bit SR0 = 1
          Input Offset Voltage
  Avt2                                                                          60 90 mV Gain = 20
          Gain 1 Error
    At    Gain = 20 (4)                                                         40 60 mV Gain = 50
SR(10)   Gain 2 Error
          Gain = 50 (4)                                                          0.5     mV VSENSE = 40mV to 90mV
          Total Error, Gain 1                                                    1.5              TA = 25C
          Gain = 20 (5)                                                          1.5
                                                                         -6 1.5          % VSENSE = 60mV to 90mV
          Total Error, Gain 2                                                    10               TA = 25 to 85C, Gain = 20
          Gain = 50 (5)                                                  -6 1.5
                                                                                 10      % VSENSE = 40mV to 60mV
          Long Term Drift                                                         2              TA = 25 to 85C, Gain = 50
          Slew Rate of Instrumentation Amp                                       0.2
                                                                                      6  % VSENSE = 60mV to 90mV

                                                                                               TA = 85C, Gain = 20

                                                                                         % VSENSE = 60mV to 90mV
                                                                                                 TA = 25 to 85C, Gain = 20

                                                                                      6  % VSENSE = 40mV to 60mV

                                                                                               TA = 85C, Gain = 50

                                                                                         % VSENSE = 40mV to 60mV
                                                                                                 TA = 25 to 85C, Gain = 50

                                                                                         % Avt1 or Avt2

                                                                                         V/S  VSENSE = 20mV step,
                                                                                               Cout = 10pF Measured at

                                                                                               VOUT(1,3)

          3                                                                                                                   FN8204.0

                                                                                                                     March 8, 2005
                                                    X9470

ELECTRICAL CHARACTERISTICS

INSTRUMENTATION AMPLIFIER (CONTINUED)

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

                                                               Limits

Symbol                         Parameter            Min. Typ. Max. Units          Test Conditions/Notes
Tsettle(10)  Setting time of Instrumentation Amp
                                                           5.0             S VSENSE = 20mV step, Cout =

                                                                            10pF, settling to 1% of final value

                                                                            Measured at VOUT(1,3)

   CMRR      Common Mode Rejection Ratio                   40              dB For both Gain 1 and Gain 2
    PSRR     Power Supply Rejection Ratio
VOUT Range   VOUT Voltage Swing                            55              dB For both Gain 1 and Gain 2

                                                    0.3          1.8 V Gain = 20

                                                    0.3          3.0 V Gain = 50

    VOUT     VOUT Voltage Noise, rms                          3            mV Gain = 20
  Noise(10)
IVSENSE(10)  VSENSE+, VSENSE- Input Bias                   250             A TA = 25C
             Current
CVSENSE(10)  VSENSE+, VSENSE- Input                        10              pF Each Input
             Capacitance

COMPARATOR

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

                                                           Limits

Symbol                          Parameter           Min.   Typ. Max. Units        Test Conditions/Notes
  VOL        Output Voltage Low on the INC/DEC pin
  Io(10)     Output sink Current                                 0.4 V IOL = 1mA
             Input Hysteresis
Vos(10)      Response Time for propagation delay                 3 mA INC/DEC pin, open drain
Tpd(10)
                                                           20              mV Vcc = 5 V

                                                           2               S INC/DEC pin with 2k pull up

VREF DCP CIRCUIT BLOCK

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

                                                                 Limits

Symbol       Parameter                               Min.  Typ. Max.       Units  Test Conditions/Notes
                                                       8                     k
RTOTAL End to End Resistance                               10      12
             Number Taps or Positions               AGND
                                                    AGND           64
                                                    AGND
VRH       RHREF Terminal Voltage                                       V+    V    AGND = 0V
VRL       RLREF Terminal Voltage                     -0.2              V+    V    AGND = 0V
VRW       RWREF Terminal Voltage                     -0.2              V+    V    AGND = 0V
          Power Rating(10)                                 2.5             mW     RTOTAL =10k
          Resolution(10)                                                    %
          Absolute Linearity(6)                            1.6             MI(8)
          Relative Linearity(7)                                            MI(8)
                                                                   +0.2

                                                                   +0.2

             4                                                                                            FN8204.0

                                                                                                   March 8, 2005
                                                         X9470

VREF DCP CIRCUIT BLOCK

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

Symbol                       Parameter                   Min.         Limits        Units  Test Conditions/Notes
CIN(10)                                                  -20     Typ. Max.        ppm/C
          RTOTAL Temperature Coefficient(10)                      300             ppm/C
          Ratiometric Temperature Coefficient(10)
                                                                              +20     pF
          Potentiometer Capacitances on RHREF                      10
          and RLREF

BIAS ADJUSTMENT DCP CIRCUIT BLOCK

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

                                                                      Limits

Symbol                    Parameter                      Min.     Typ. Max.         Units Test Conditions/Notes
                                                           8                          k with 20% variation
RTOTAL End to End Resistance Variation                            10    12
             Number Taps or Positions                   AGND                           V AGND = 0V
                                                        AGND            256            V AGND = 0V
                                                        AGND                           V AGND = 0V
VRH       Voltage at the RHBIAS Terminal Voltage                              V+     mW RTOTAL =10 K
VRL       Voltage at the RLBIAS Terminal Voltage         -1.0                 V+      %
VRW       Voltage at the RWBIAS Terminal Voltage         -1.0                V+     MI(8)
          Power Rating(10)                                        2.5               MI(8)
                                                          -50                      ppm/C
          Resolution(10)                                          0.4              ppm/C
                                                                                      pF
          Absolute Linearity(6)                                         +1.0

          Relative Linearity(7)                                         +1.0

          RTOTAL Temperature Coefficient(10)                      300
          Ratiometric Temperature Coefficient(10)
                                                                        50

CIN(10) Potentiometer Capacitances on RHBIAS                      10
             and RLBIAS

VBIAS OUTPUT VOLTAGE FOLLOWER

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

Symbol                    Parameter                Min.          Limits            Units     Test Conditions/Notes
                                                         Typ. Max.                  mV     TA = -40 to +85C
VOS       Input Offset Voltage
                                                          10                       V/C
VOSDRIFT(10) Offset Voltage Temperature                   10
                   Coefficient

SR        Output Slew Rate on VBIAS                      0.5                       V/S    RL = 10k, 1nF, VBIAS =
                                                                                           20mV
VBIAS     Voltage Output Swing                     1.5                VCC - 0.5      V     IOUT = 10mA
TS(10)    Settling Time                                                             s     Final value 1%, RL = 10k,
                                                               2                           1nF, VBIAS = 20mV
                                                                                    s
tSHDN     Time for SHDN pin (delay) valid                0.1            1.0         dB     VCC supply VCC = 4.75 to
PSRR      Power Supply Rejection Ratio                                                     5.25V
                                                   45    55

                          5                                                                FN8204.0

                                                                                           March 8, 2005
                                                   X9470

VBIAS OUTPUT VOLTAGE FOLLOWER

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

Symbol                    Parameter          Min.          Limits        Units    Test Conditions/Notes
             Input Voltage Range              1.5  Typ. Max.               V    at 5MHz, 1nF load
CL(10)      Load Capacitance                                              nF
CIN(10)     Capacitances on Shutdown Pin                     VCC - 0.5    pF
ROUT(10)     Output Impedance                        1                     
                                                    10
                                                     3

D.C. OPERATING CHARACTERISTICS

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

Symbol                      Parameter           Min.    Limits  Max.     Units        Test Conditions
  ICC1(9)    V+ Active Current                          Typ.      3       mA    CS = VCC - 0.3V, and SCL
ICC2(9)(10)  VCC Active Current                  -10             25       mA    @ max. tCYC, SDA = VCC -
  ISB(9)                                     VCC x 0.7     1                    0.3V, SHDN inactive
             Standby Supply Current                        5              mA    CS = VIL, and SCL inactive
     ILI     (VCC, V+)                          -0.5                            (no clock), SDA =VIL, SHDN
  VIH(10)                                                 1.5                   active
             CS, SDA, SCL, SHDN RH, RL, RW,                                     VIN = VSS to VCC
  VIL(10)    INC/DEC VOUT, Input Leakage                        10       A
  CIN(10)    CS, SDA, SCL, SHDN, A0, A1, A2                                     VCC = 5V, VIN = VSS,
             HIGH Voltage                                       VCC + 0.5 V     TA = 25C, f = 1MHz
             CS, SDA, SCL, SHDN, A0, A1, A2
             LOW Voltage                                        VCC x 0.3 V
             CS, SDA, SCL, SHDN, A0, A1, A2
             Capacitance                                  10             pF

Notes: (1) VOUT is a high impedance output intended for light loads only.
          (2) Gain at VOUT is set to 20 by default.
          (3) Value given is for VOUT. The VBIAS output will depend on the VBIAS potentiometer which is initially loaded with a zero value, then fol-
               lowed by the loading of the final value from E2 memory.

          (4) Gain Error excludes the contribution of the input offset voltage error.

          (5) Total Error includes the contributions of gain error and input offset voltage error.

          (6) Absolute Linearity is utilized to determine actual wiper voltage versus expected voltage = (Vw(n)(actual) - Vw(n)(expected))
          (7) Relative Linearity is a measure of the error in step size between taps = VW(n+1) - [Vw(n) + Ml]
          (8) 1 Ml = Minimum Increment = RTOT/63 or RTOT/255.
          (9) Typical values are for TA = 25C and nominal supply voltage, VCC = 5V.
          (10) This parameter is not 100% tested.

             6                                                                  FN8204.0

                                                                                March 8, 2005
                                                                     X9470

BIAS ADJUSTMENT CIRCUIT BLOCK

A.C. OPERATING CHARACTERISTICS

Recommended Operating Conditions: (Vcc, V+ = 4.75 to 5.25V; Vsense+, Vsense- = 26V; TA = -40C to +85C, unless
otherwise noted.)

Symbol                             Parameter                                Min.  Limits   Max.          Units
             CS to SCL Setup                                                100   Typ.(9)   500            ns
    tCl      Vsense Change to INC/DEC Change                                                               s
    tlD      SCL LOW Period                                                  1.5     5                     s
    tlL      SCL HIGH Period                                                 1.5                           s
    tlH      SCL Inactive to CS Inactive                                    100      3                     ns
  tlC(10)    SCL to VBIAS Change                                                                           s
tIW(10)(11)  SCL Cycle Time                                                   3                            s
   tCYC      SCL Input Rise and Fall Time                                                                  ns
tR, tF(10)

A.C. TIMING

             CS

                                                          tCYC

                 tCI                            tIL             tIH  tIC

SCL                                                                                        90% 90%
                                                                                                10%

                                                     tID                          tF                 tR

   INC/DEC

                                           tIW

            VBIAS

(Vsense+
    Vsense-)

Note: (11) MI in the A.C. timing diagram refers to the minimum incremental change in the VBIAS output due to a change in the wiper position.

                      7                                                                                  FN8204.0

                                                                                                         March 8, 2005
                                                                 X9470

AC SPECIFICATIONS

Symbol                                                   Parameter                                           Min.      Max.  Unit
                    SCL Clock Frequency                                                                         0       400  kHz
  fSCL              Pulse width Suppression Time at inputs                                                     50       0.9   ns
tIN(10)            SCL LOW to SDA Data Out Valid                                                              0.1            s
tAA(10)            Time the bus must be free before a new transmission can start                              1.3      300   s
tBUF(10)            Clock LOW Time                                                                             1.3      300   s
  tLOW              Clock HIGH Time                                                                            0.6      400   s
  tHIGH             Start Condition Setup Time                                                                 0.6            s
tSU:STA             Start Condition Hold Time                                                                  0.6            s
tHD:STA             Data In Setup Time                                                                                        ns
tSU:DAT             Data In Hold Time                                                                         200             ns
tHD:DAT             Stop Condition Setup Time                                                                 200             s
tSU:STO             Data Output Hold Time                                                                      0.6            ns
tDH(10)            SDA and SCL Rise Time                                                                      50             ns
  tR(10)            SDA and SCL Fall Time                                                                20 +.1Cb(12)         ns
  tF(10)            Capacitive load for each bus line                                                    20 +.1Cb(12)         pF
Cb(10)

Note: (12) Cb = total capacitance of one bus line in pF.

TIMING DIAGRAMS

Bus Timing

                             tF                           tHIGH  tLOW           tR

SCL                              tSU:DAT

            tSU:ST  tHD:STA                                            tHD:DAT                                   tSU:STO
                                                                                                         tBUF
SDA IN

                                                                                    tAA tDH

SDA OUT

Write Cycle Timing

SCL

SDA                 8th Bit of Last Byte                  ACK

                                                                                                    tWC     Start
                                                                                                         Condition
                                                                                   Stop
                                                                                Condition

                    8                                                                                                        FN8204.0

                                                                                                                             March 8, 2005
                                                        X9470

Power-up Timing

       Symbol                                Parameter               Min.     Max.  Unit
       tr VCC(10)  VCC Power-up rate                                  0.2      50   V/ms

Note:  Delays are measured from the time VCC is stable until the specified operation can be initiated. These parameters are not 100% tested.
       Proper recall of stored wiper setting requires a VCC power-up ramp that is monotonic and with noise or glitches < 100mV. It is important to
       correctly sequence voltages in an LDMOS amplifier circuit. For the X9470 typical application, the VCC, then V+ pins should be powered
       before the VDD of the LDMOS to prevent LDMOS damage. Under no circumstances should the VDD be applied to the LDMOS device
       before VCC and V+ are applied to the X9470.

DCP Default Power-up Tap Positions (shipped from factory)

VREF DCP                        0

Bias Adjust DCP                 0

Nonvolatile Write Cycle Timing

       Symbol            Parameter                             Min.  Typ.(1)  Max.  Unit
        tWC(10)       Write Cycle Time                                   5     10    ms

Note: tWC is the time from a valid stop condition at the end of a write sequence to the end of the self-timed internal nonvolatile write cycle. It is the
          minimum cycle time to be allowed for any nonvolatile write by the user, unless Acknowledge Polling is used.

                   9                                                                FN8204.0

                                                                                    March 8, 2005
                                                           X9470

DETAILED PIN DESCRIPTIONS                                         When CS is LOW (disabled), the wiper counter of the
                                                                  XDCP will hold the last wiper position until CS is
Supply Pins                                                       enabled again and the wiper position is updated.

Digital Supplies VCC, VSS                                         INC/DEC Monitor Pin
The positive power supply and ground for the DCP
digital control sections. VSS is normally tied to digital         The Up or Down Monitor pin (INC/DEC) indicates the
ground. The X9470 is provided with separate digital               state of the comparator. This signal indicates that the
and analog power supply pins to better isolate digital            Instrumentation Amplifier output voltage is higher or
noise from the analog section.                                    lower than the voltage level set by the RWREF pin. The
                                                                  output is used to indicate the direction that the gate
Analog Supplies V+, AGND                                          bias voltage needs to move to reach the target bias
The positive analog supply and ground for the Instru-             voltage.
mentation Amplifier (IA). The analog supply ground is
kept separate to allow an external single point connec-           Sense and Scale Block Pins
tion. V+ can be a separate supply voltage from VCC, or
VCC can be filtered before connection to V+.                      VSENSE+ and VSENSE-
                                                                  These are the input pins to the IA circuit. These pins
Bias Adjustment Circuit Block Pins                                are used to determine the change in voltage across
                                                                  the the external drain sense resistor of an RF power
RHBIAS , RLBIAS , and RWBIAS for VBIAS Adjust-                    amplifier.
ments.
These pins are the connections to a Intersil Digitally            RHREF , RLREF, and RWREF. PA Bias Set Point.
Controlled Potentiometer (XDCPTM) or RBIAS potenti-               The PA Bias reference voltage is controlled by a 64-
ometer. RHBIAS is connected to the most positive ref-             tap (10k typical RTOTAL) potentiometer, called the
erence, and the RLBIAS is connected to the least                  RREF potentiometer. The voltages applied to RHREF
positive reference voltage. The potentiometer has a               and RLREF will determine the range of adjustment of
resolution of 256-taps and typical RTOTAL of 10k. So              the reference voltage level (VREF) for the Compara-
for example, to provide 4mV resolution, the voltage dif-          tor. The resolution of the comparator reference is the
ference applied to the RHBIAS and RLBIAS pins must                difference of the voltages applied to RHREF and RLREF
be 1.024V. The RWBIAS value can be stored in non-                 divided by 63. The position of the wiper (RWREF) is
volatile memory and recalled upon power-up.                       controlled via serial bus. The RWREF value can be
                                                                  stored in non-volatile memory and recalled upon
Serial Clock (SCL).                                               power-up.
This is a dual function input pin. The state of the CS
pin determines the functionality.                                 RWREF is also an input signal used as a scaling volt-
                                                                  age (VREF) to set the appropriate IDQ of an RF power
Function 1: SCL is a negative edge-triggered control              amplifier. VREF can be derived from an external volt-
pin of the RBIAS potentiometer. Toggling SCL will                 age divider or from a baseband processor or similar
either increment or decrement the wiper in the                    microcontroller. VREF can be set permanently or
direction indicated by the logic level on the INC/DEC             changed dynamically using the potentiometer for vari-
pin. CS must be high for this function.                           ous PA operating points.

Function 2: SCL is the serial bus clock for serial bus            VOUT
interface. CS must be low for this function.                      This pin is the output of the IA, which reflects a 20x or
                                                                  50x gain of the input signal (voltage across the Vsense
Chip Select (CS). Calibration Enable.                             pins). It can be used to indicate the magnitude of the
The CS input is the enable bias adjustments. When                 drain current envelope when RF is present.
the CS is HIGH (enabled) and a SCL pulse is present,
the wiper position on the RBIAS potentiometer will
automatically update with either an increment or dec-
rement of one tap position according to INC/DEC sig-
nal from the comparator.

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                                                           X9470

Output Block Pins                                                 TYPICAL APPLICATION

VBIAS                                                             The X9470 can be used along with a microprocessor
The VBIAS is the gate bias voltage output. It is buffered         and transmit control chips to control and coordinate
with a unity gain amplifier and is capable of driving 1nF         FET biasing (see Figure 1). The CS, SCL, and SDA sig-
(typical) capacitive loads.                                       nals are required to control the X9470 Bias Adjustment
                                                                  Circuit Block. An internal RWREF voltage is provided via
This pin is intended to be connected through an RF fil-           a programmable voltage divider between the RHREF
ter to the gate of an LDMOS power transistor. The                 and RLREF pins and is used to set the voltage reference
voltage of VBIAS is determined by the XDCP's value of             of the comparator. The shutdown (SHDN) and bias volt-
the RBIAS resistor.                                               age indicators (INC/DEC) are additional functions that
                                                                  offer FET control, monitoring, and protection.
Other Pins
                                                                  Typically, the closed loop setup of the X9470 allows for
SHDN                                                              final calibration of a power amplifier at production test.
SHDN is an input pin that is used to shutdown the                 The CS and SCL pins are used to perform this calibra-
VBIAS output voltage follower. When the SHDN pin is               tion function. Once in a base station, the amplifier can
HIGH, the VBIAS pin is pulled to VSS. When the device             then be re-calibrated any time that there is no RF signal
is shutdown, the current RBIAS wiper position will be             present. The bias setting block can also be used open
maintained in the wiper counter register. When shut-              loop to adjust gate bias or can be shutdown using the
down is disabled, the wiper returns to the same wiper             SHDN pin. The sense and scale block can be used for
position before shutdown was invoked. Note that when              amplifier power monitoring diagnostics as well.
the device is taken out of shutdown mode (SHDN
goes from HIGH to LOW), the CS input must be cycled               The range of the drain bias current operating point of
once to enable calibration.                                       the LDMOS FET is set by an external reference
                                                                  across the reference potentiometer. The wiper of the
SDA                                                               potentiometer sets the trip point for comparison with
Serial bus data input/output. Bi-directional. External            VP , the amplified voltage across RSENSE, the drain
pullup is required.                                               resistor. The output of the comparator causes the
                                                                  RBIAS potentiometer to increment or decrement auto-
A0, A1, A2                                                        matically on the next SCL clock cycle. This RBIAS
Serial bus slave address pins. These pins are used to             potentiometer is configured as a voltage divider with a
defined a hardware slave address. This will allow up to           buffered wiper output which drives the gate voltage of
8 of the X9470's to be shared on one two-wire bus.                an external LDMOS FET.
These are useful if several X9470's are used to control
the bias voltages of several LDMOS Power Transis-                 Once the optimum bias point is reached, the RBIAS
tors in a single application. Default hardware slave              value is latched into a wiper counter register. Again,
address is "000" if left unconnected due to internal              the VBIAS gate voltage can be updated continuously or
pull-down resistor.                                               periodically depending on the system requirements.

                                                                  Both terminals of the RBIAS potentiometer are access-
                                                                  ible and can be driven by external reference voltages to
                                                                  achieve a desired IDQ vs. gate voltage resolution, as
                                                                  well as supporting temperature compensation circuitry.

                                                                  In summary, the X9470 provides full flexibility on set-
                                                                  ting the operating bias point and range of an external
                                                                  RF power amplifier for GSM, EDGE, UMTS, CDMA or
                                                                  other similar applications.

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                                                                                     X9470

Figure 1. Typical Application

      INC/DEC                        RWREF RHREF RLREF AGND VOUT V+                                                           VDD

A2                                                          RREF                                             VSENSE+               CBULK

A1                             VREF                                                                          V VSENSE RSENSE

                                                Comparator                                  Instrumentation
                                                                                                Amplifier
A0
                                                      VP

SDA     I2C                                                 VREF                                                                  choke
SCL   interface                                             control
                                                                                            VBIAS
                        Vbias                                         RBIAS                          FILTER
                        control                                                                                                                             RF
                                                                                    +                                                                       out
          Control &                                                                VBIAS (Unbuffered)
      Status Registers                                                                      RF PA in

      EEPROM                                                                                                   Matching
                                                                                                           RF Impedance

      VCC VSS               CS RHBIAS RWBIAS RLBIAS SHDN                                                     Class A Example

X9470 FUNCTIONAL DESCRIPTION                                                                The output of the IA is also available at the pin Vout to
This section provides detail description of the following:                                  enable drain current monitoring. The gain at Vout is
                                                                                            fixed at a factor of K2, lower than K1 so that high IDQ
Sense and Scale Block Description                                                         currents will not cause saturation of the Vout signal.
Bias Adjustment Control Block Description                                                 The equation for Vout is given as:
Output Block Description
Bias Adjustment and Storage Description                                                       V = IDQ * RSENSE

SENSE AND SCALE BLOCK                                                                           VOUT = K2 * V

The Sense and Scale Circuit Block (Figure 2) imple-                                             K2 is fixed to 20x for the Vout pin

ments an instrumentation amplifier whose inputs                                             BIAS ADJUSTMENT CIRCUIT BLOCK

(VSENSE+ and VSENSE-) are across an external sense                                          There are three sections of this block (Figure 3): the
resistor in the drain circuit of an RF Power FET. VSENSE+                                   input control, counter and decode section (1), the
is connected to VDD, the drain voltage source for the RF                                    resistor array (2); and the non-volatile register (3). The
power FET, and VSENSE- pin is connected to the other                                        input control section operates just like an up/down
end the external sense resistor.                                                            counter. The input of the counter is driven from the
                                                                                            output of the comparator in the Sense and Scale Block
An internal instrumentation amplifier (IA) will sense the                                   and is clocked by the SCL signal. The output of this
                                                                                            counter is decoded to select one of the taps of a 256-
V and amplify it by a gain factor of K1 (see Equation                                       tap digital potentiometer.
1). The resulting output is compared with VREF at the
comparator. VREF can be a fixed reference voltage or
adjusted by using the 64-tap digital potentiometer. The

output of the comparator is used to increment or dec-

rement the RBIAS potentiometer in the Bias Adjust-
ment Circuit Block. The gain factor K1 is designed
such that the Sense and Scale Block will set the Bias

Adjustment Circuit Block to operate in a given voltage

range (mV) vs. drain current adjustment (mA).

IDQ       VREF                                                                  (1)
      K1 * RSENSE

K1 is fixed 50x for the internal comparator input.

                        12                                                                                                         FN8204.0

                                                                                                                                   March 8, 2005
                                                          X9470

Figure 2. Sense and Scale Block Diagram

                                         VDD                     VSENSE+ RSENSE

INC/DEC  RWREF RHREF RLREF VOUT                                                           VSENSE

                                                                                                            IDQ

                                                                     }
                                         Cint~2pF 10%
                                                                                    V

                     VREF  10k           K2 = 20X                                                           RF
                           64-tap        ~1k
                                                                                                            PA
                                           K1 = 50X                                                  choke  Out

         Comparator                                       Precision
          INC/DEC                                          I-Amp

                                                                                                     Vgate

                                                                                                            RF PA in

The wiper of the digital potentiometer acts like its             Storing Bias Resistor Values in Memory. Wiper val-
mechanical equivalent and does not move beyond the               ues are stored to VOLATILE memory automatically
last position. That is, the counter does not wrap                when CS is HIGH and INC/DEC either transitions from
around when clocked to either extreme. The electronic            HIGH to LOW or from LOW to HIGH. Wiper values are
switches in the potentiometer operate in a "make                 stored to NON-VOLATILE memory during Byte Write
before break" mode when the wiper changes tap posi-              or as described in the following section.
tions. If the wiper is moved several positions, multiple
taps are connected to the wiper for tIW (SCL to                  Table 1. Mode Selection
RWBIAS change).
                                                                                              INC /         Mode
When the device is powered-up, the X9470 will load               SDA CS* SCL DEC
the last saved value from the non-volatile memory into
the WCR. Note that the current wiper position can be             H   H                    H VBIAS is incremented
saved into non-volatile memory register by using the                                              one tap position.
SCL and CS pins as shown in Figure 4.
                                                                 H   H                    L VBIAS is decremented
Important note: the factory setting of the wiper counter                                          one tap position.
register is the ZERO-position (0 of 255 taps). This is
the default wiper position.                                      H   H                 X          Lock Wiper Position.
                                                                                          or Save to volatile
Bias Adjustment Block Instructions and Program-
ming. The SCL, INC/DEC (internal signal) and CS                                                   memory. (BiasLockTM)
inputs control the movement of the wiper along the
resistor array. (See Table 1) With CS set HIGH, the              X   L                 X  X Open Loop.
device is selected and enabled to respond to the
INC/DEC and SCL inputs. HIGH to LOW transitions on               * When coming out of shutdown, the CS pin must be cycled once before bias
SCL will increment or decrement RBIAS (depending on              adjustment is enabled.
the state of the INC/DEC input). The INC/DEC input is
derived from the output of the comparator of the
Sense and Scale Block.

                     13                                                                                               FN8204.0

                                                                                                                  March 8, 2005
                                                          X9470

Figure 3. Bias Adjustment Block Diagram

RWBIAS                                                                 Gate Bias  VBIAS
RHBIAS                                                                 Op Amp            to LDMOS gate
RLBIAS
                                                                                 SHDN
     Legend                              VBIAS (unbuffered) +
                  External pin/signal
                  Internal node/signal                 2
                                                               RBIAS
    SCL
      CS                                                             10k
                                                                     256-tap

                                                                  XDCP            INC/DEC is logic HIGH or LOW
                                                                                  from Sense/Scale Block
                                                             Memory and Control

                                                             WCR (Rbias)          and is used to increment or
                                                                                  decrement the Rbias resistor

                                                          3  Bias Register        (XDCP) to adjust the gate voltage.
                                                              non-volatile

                                                             Power-On Recall                       1
                                                                    (POR)
                                                                                    INC/DEC
                                                                        U/D
                                                                                  Note:
                                                             INC        CS        1) WCR = Wiper Control Register

NON-VOLATILE STORE OF THE BIAS POSITION                          INC/DEC is used as an internal control signal as well.
                                                                 As an example, when INC/DEC is LOW, the Bias
The following procedure will store the values for the            Adjustment Circuit Block will start to move the Rbias
Rref and Rbias wiper positions in Non-Volatile mem-              resistor wiper towards the RLBIAS terminal end when
ory. This sequence is intended to be performed after a           CS is HIGH and SCL is clocking. Consequently, the
BiasLock calibration sequence to simplify storage. If            VBIAS voltage will decrease, and the IDQ decreases to
BiasLock has not been achieved, then the Rbias wiper             meet the desired VREF setting.
position may change when the CS pin is brought high
and SCL begins clocking. See Figure 4 for the actual             The INC/DEC signal can also be used to detect a
sequence.                                                        damaged RF power FET. For instance, If INC/DEC
                                                                 stays HIGH during and after a calibration sequence it
1. Set the WEL bit with a write command (02h to reg-             may indicate that the RF power FET has failed. This
    ister 0Fh)                                                   indicator can also be used with a level sense on the
                                                                 VOUT pin to perform diagnostics.
2. Peform a calibration and achieve BiasLock. Leave
    CS pin high.                                                 SHUTDOWN MECHANISM

3. Write the address byte only (START, followed by               This hardware control shutdown pin (SHDN) will pull
    device/slave address and a 0 for a write, see page           the voltage of VBIAS to VSS with an internal pull down
    19).                                                         resistor. When shutdown is disabled (VBIAS is active
                                                                 when SHDN is LOW), the VBIAS voltage will move to
4. Perform a STOP command.                                       the previous desired bias voltage.
5. With SCL still low, bring the CS low. The falling
                                                                 It will take less than a microsecond to enable the inter-
    edge of the CS will initiate the NV write.                   nal output buffer depending on the loading condition at
                                                                 the VBIAS pin.
The WEL bit may be reset afterwards to prevent fur-
ther NV writes.                                                  OUTPUT (VBIAS)
                                                                 VBIAS is a buffered output of RWBIAS (wiper output). It
INC/DEC FUNCTION                                                 can deliver a high current for driving up to typically 1nF
                                                                 capacitive loading with stable performance and fast
The INC/DEC pin is an open-drain logic output that               settling time.
tracks the activity of the increment/decrement compar-
ator. A logic HIGH at INC/DEC indicates that the IDQ
did not rise up to the desired setting indicated by VREF
while a logic LOW at the INC/DEC pin indicates that
the IDQ is higher than the desired setting.

14                                                                                                                    FN8204.0

                                                                                                                      March 8, 2005
                                                         X9470

A single pole filter should be placed in between the

VBIAS output and the RF input signal to isolate any
high frequency noise.

Figure 4. Non-Volatile Store of the Bias Position

                                          Calibration    Set          Stop

                                 Set WEL  and Bias Lock Address Byte

CS                               bit                                        Initiates
                                                                            high voltage write
                                 1        2                     3     4     cycle

                                                                             5

SCL

SDA

RBIAS non-volatile register                                                                                                      tWR
                                 Non-volatile Write of RBIAS and RREF value Using SDA, SCL and CS pins
                                                                                                                                      Stored in

                                                                                                                                      Non-volatile
                                                                                                                                      memory

X9470 PRINCIPLES OF OPERATION                                   State 0: Monitor Mode

The X9470 is a Bias Controller that contains all the            The VOUT and INC/DEC outputs of the X9470 can be
necessary analog components for closed-loop DC                  used for monitoring and diagnostic purposes. Since
bias control of LDMOS Transistors in RF Applications.           VOUT has a lower gain (20x, default) than the internal
The X9470 provides a mechanism to periodically set              IA output, it can handle higher drain sense current
DC bias operating points of Class A or AB-type ampli-           while keeping the output below the rail. This allows nor-
fiers to account for VGS drift and temperature varia-           mal PA power monitoring, and over-current sensing us-
tions. The following is an example of X9470 operation.          ing an external comparator. The INC/DEC pin can be
                                                                monitored during calibration to see if there is no
The X9470 incorporates an instrumentation amplifier,            change, which indicates LDMOS functional problems.
comparator and buffer amplifier along with resistor             Note that the INC/DEC status is also available in the
arrays and their associated registers and counters. The         status register for software status reads.
serial interface provides direct communication between
the host and the X9470. This section provides a                 State 1: DC-bias Setting When No RF is Present
detailed example of how the X9470 can be used to cali-          [Calibration]
brate and dynamically set the optimum bias operating
point of an RF power amplifier (see Figure 5):                  At calibration, the DC bias operating point of the
                                                                LDMOS Power Amplifier must be set. As soon as the
State 0: Power-on Monitor Mode                                Bias Adjustment Circuit Block is enabled (CS enabled,
                                                                SDA high, and SCL pulse provided), the X9470 will
State 1: DC-bias Setting When No RF is Present                automatically calibrate the external Power Amplifier by
  [Calibration]                                                 continually sampling the drain current of the external
                                                                Power Amplifier and make adjustments to the gate
State 2: Calibration Disable When RF is Present               voltage of the amplifier (See Figure 6).

State 3: PA Standby Mode. Dynamic Adjustment for
  VGS drift and Temperature variation

State 4: Power Off (Shutdown) Mode [Turn off the
  Power Amplifier]

                             15                                                                                                                     FN8204.0

                                                                                                                                                    March 8, 2005
                                                              X9470

Figure 5. Operating modes X9470

State 0                                PA                            PA Enabled, Vout and INC/DEC Monitored for status
                                 Monitor Mode

State 1                                   PA                         Choose Vref to scale IDQ, perform calibration,
                                 Calibration Mode                    Latch bias point for DC bias current in wiper counter

State 2                                  PA                          Disable Bias Adjustment,
                                 Transmit Mode
                                                                     Recalibrate bias point for drift and temperature.
State 3                                 PA                           Rbias resistor will automatically increment or decrement
                                 Standby Mode                        for optimal operating point continuously

State 4                              PA                              Turn off PA
                                 Off Mode

When no RF signal is present, the instrumentation                    On edge transitions of the INC/DEC signal, the X9470
amplifier of the X9470 senses the drain current as a                 will latch the current wiper position - this is known as
voltage drop, V, across an external drain Rsense                     "Bias LockTM" mode. This is shown in Figure 6. When
resistor. The V is amplified and compared to an                      BiasLock occurs, the comparator hysteresis will allow
external scaling voltage, VREF . Any difference                      INC/DEC to change state only after the IA output
between V and VREF results in a resistive increment                  changes by more than 20mV. This will prevent toggling
or decrement of the internal RBIAS potentiometer.                    of the VBIAS output unless the drain bias current is con-
                                                                     stantly changing.
The RBIAS potentiometer is used as a voltage divider
with the RHBIAS and RLBIAS terminals setting the                     State 2: DC-bias Disable When RF is Present
upper and lower voltage limits of the unbuffered                     (optional)
RWBIAS voltage. The resolution of the RBIAS potenti-
ometer resistor is 0.4% of the difference of voltage                 When an RF signal is present, the X9470 is put into
across the RHBIAS and RLBIAS terminals. The RTOTAL                   standby mode (open loop). The X9470 is in standby
is typically 10k with 256-taps. So, for example, if the              mode when the CS pin is disabled so that the RBIAS
difference between the RHBIAS and RLBIAS terminals                   potentiometer holds the last wiper position. The pres-
is 1.024V, then the step accuracy is 4mV.                            ence of an RF signal at the input of a Class A or AB
                                                                     amplifier increases the current across the Rsense resis-
The voltage at the RWBIAS pin is then fed into the VBIAS             tor. Over a period of time, the temperature of the
voltage follower. The VBIAS pin is a buffered output that is         LDMOS also increases and the LDMOS also experi-
used to drive the gate of an LDMOS transistor.                       ences VGS drift. Therefore the DC biasing point that
                                                                     was set during State 1 (calibration) is not optimal.
The scaling voltage, VREF, set by the RREF potentiom-                Adjustments to the gate voltage will need to be made
eter, sets the calibrated operating point of the LDMOS               to optimize the operation of the LDMOS PA. This is
Amplifier.                                                           done in State 3.

16                                                                                                                          FN8204.0

                                                                     March 8, 2005
                                                         X9470

State 3: PA Standby Mode, DC Bias Adjustment                         Figure 6 illustrates how the X9470 can be used for
[Compensation for VGS Drift and Temperature                          dynamic biasing. Upon the presence of an RF signal,
Variation]                                                           the CS pin is pulled LOW. This will prevent the X9470
                                                                     from changing the VBIAS voltage during IDQ peak cur-
When the Power Amplifier is in Standby Mode the                      rents. Once the RF signal is no longer present, the CS
X9470 allows for dynamic adjustment of the DC bias-                  pin can be enabled (closed loop), SDA high and the
ing point to take into account both VGS drift and tem-               X9470 Bias Adjustment Circuit moves the VBIAS volt-
perature variation. Dynamic biasing is achieved with                 age (the gate voltage of the FET) to meet the average
the X9470 by using the CS, and SCL pins. For exam-                   IDQ bias point for optimum amplifier performance.
ple, the SCL pin can be a steady clock and the CS pin
can be used as a control signal to enable/disable the                State 4: Power Off Mode
Bias Adjustment Block.
                                                                     During power saving or power-off modes the X9470
                                                                     can be shut down via the SHDN pin. This pin pulls the
                                                                     output of the VBIAS pin LOW.

Figure 6. Dynamic Biasing Technique: Automatic DC Bias Operating Point Adjustment

             State 0            State 1                                State 2         State 3                            State 4
             Monitor          Calibration                            RF present  Recalibrate bias                          shut
              Mode         (no RF present)                                                                                 down
                                                                                   point for drift
RF signal                                                                        and temperature

                      Set Operating Range Scale for Bias Adjustment

VREF

                           Bias Adjustment ON                                    Bias Adjustment ON
                                                                                             BiasLock
        CS                                               Bias Adjustment OFF
      SCL
INC/DEC               Saves wiper position to  BiasLock
                          volatile memory

SHDN

                                                                                                          6               Shut

VBIAS                                                                                                                     down

     Rbias default is      2                             3                           4                    5
     zero point of Rtotal    Latch Rbias DC point
      1                      in calibration vs VREF        RF present            Rbias increase/decrease    IDQ vs. gate
                                                           Turn off              after RF present due to    voltage bias
                                                           Bias                  temperature increase &     optimized
                                                           Adjustment            VGS-threshold drift

                                               Automatic Bias Adjustment

                           17                                                                                                      FN8204.0

                                                                                                                                   March 8, 2005
                                                               X9470

X9470 STATUS REGISTER (SR) AND CONTROL REGISTER (CR) INFORMATION

Table 2. Status Register (SR)

Byte    SR7                    SR6     SR5                        SR4          SR3     SR2   SR1  SR0
Addr                                                                                         WEL  Gain

0F hex  SHDN      INC/DEC              0                          CS           0       0

STATUS REGISTER (SR)                                                  SR1: WEL: Write Enable Latch--Volatile

The Status Register is located at address 0F.                    The WEL bit controls the access to the registers dur-
This is a register used to control the write enable                   ing a write operation. This bit is a volatile latch that
latches, and monitor status of the SHDN, INC/DEC,                     powers up in the LOW (disabled) state. While the WEL
and CS pin. This register is separate from the Control                bit is set LOW, Nonvolatile writes to the registers will
Register.                                                             be ignored, and all writes to registers will be volatile.
                                                                      The WEL bit is set by writing a "1" to the WEL bit and
SR7: SHDN: Vbias SHDN Flag. Read Only--Vola-                          zeroes to the other bits of the Status Register. Once
tile. The bit keeps status of the shutdown pin, SHDN.                 this write operation is completed and a STOP com-
When this bit is HIGH, the SHDN pin is active and the                 mand is issued, nonvolatile writes will then occur for all
VBIAS output is disabled. When this bit is LOW, the                   NOVRAM registers and control bits. Once set, the,
SHDN pin is low and VBIAS output is enabled.                          WEL bit remains set until either reset to 0 (by writing a
                                                                      "0" to the WEL bit and zeroes to the other bits of the
SR6: INC/DEC : Read Only--Volatile. This bit keeps                    Status Register) or until the part powers up again.
status of the INC/DEC pin. When this bit is HIGH the
counter is in increment mode, when this bit is LOW the                SR0: Gain - NOVRAM
counter is in decrement mode.
                                                                      Selects VOUT and IA gain. When SR0=0, VOUT
SR4: CS: Read Only--Volatile. This bit keeps status                   gain = 20x, IA gain = 50x. When SR0 = 1, VOUT
on the CS pin. When this bit is HIGH, the X9470 is in                 gain = 50x, and IA gain = 20x. Default setting is 0.
closed loop mode (Rbias adjustment enabled). When
this bit is LOW the x9470 is in open loop mode (no                    CONTROL REGISTERS (CR)
Rbias adjustments).
                                                                      The control registers are organized for byte opera-
SR2, SR3, SR5: Read only                                              tions. Each byte has a unique byte address as shown
                                                                      in Table 3 below.
For internal test usage, should be set to 0 during SR
writes.

Table 3. Control Registers (CR)

Byte                                                                      Bit

Addr.             Reg

Description Name 7               6                       5       4       3    2     1  0 Memory Type

00 hex DCP for Vbias Vbias Vb7 Vb6 Vb5                            Vb4 Vb3 Vb2 Vb1 Vb0             NOVRAM

01 hex DCP for VREF Vref            X  X Vr5                          Vr4 Vr3 Vr2 Vr1 Vr0         NOVRAM

Note: 02H to 0EH are reserved for internal manufacturing use.

              18                                                                                  FN8204.0

                                                                                                  March 8, 2005
                                                            X9470

X9470 BUS INTERFACE INFORMATION
Figure 7. Slave Address, Word Address, and Data Bytes - Write Mode

    Device Identifier          Slave Address

                                                                       Slave Address Byte

0       1   0          1   S2 S1                               S0 R/W=0 Byte 0

                                                                       Byte Address        0Fh : SR
                                                                                           00h : VBIAS
A7      A6  A5         A4  A3                              A2  A1  A0  Byte 1              01h : VREF

D7      D6  D5         D4  D3                              D2  D1  D0  Data Byte

                                                                       Byte 2

Figure 8. Slave Address, Word Address, and Data Bytes - Read Mode

    Device Identifier          Slave Address

                                                                       Slave Address Byte

0       1   0          1   S2 S1                               S0  R/W Byte 0

                                                                       Data Byte

D7      D6  D5         D4  D3                              D2  D1  D0  Byte 1

D7      D6  D5         D4  D3                              D2  D1  D0  Data Byte

                                                                       Byte 2

Slave Address, Byte Address, and Data Byte                     Start Condition

The byte communication format for the serial bus is            All commands are preceded by the start condition,
shown in Figures 7 and 8 above. The first byte, BYTE           which is a HIGH to LOW transition of SDA when SCL
0, defines the device indentifier, 0101 in the upper           is HIGH. The device continuously monitors the SDA
half; and the device slave address in the low half of the      and SCL lines for the start condition and will not
byte. The slave address is determined by the logic val-        respond to any command until this condition has been
ues of the A0, A1, and A2 pins of the X9470. This              met. See Figure 9.
allows for up to 8 unique addresses for the X9470. The
next byte, BYTE 1, is the Byte Address. The Byte
Address identifies a unique address for the Status or
Control Registers as shown in Table 3. The following
byte, Byte 2, is the data byte that is used for READ
and WRITE operations.

    19                                                                                                  FN8204.0

                                                                                           March 8, 2005
                                                              X9470

Stop Condition                                                       The device will respond with an acknowledge after
All communications must be terminated by a stop con-                 recognition of a start condition and if the correct
dition, which is a LOW to HIGH transition of SDA when                Device Identifier and Select bits are contained in the
SCL is HIGH. The stop condition is also used to place                Slave Address Byte. If a write operation is selected,
the device into the Standby power mode after a read                  the device will respond with an acknowledge after the
sequence. A stop condition can only be issued after the              receipt of each subsequent eight bit word. The device
transmitting device has released the bus. See Figure 9.              will acknowledge all incoming data and address bytes,
                                                                     except for:
Acknowledge
Acknowledge is a software convention used to indicate                The Slave Address Byte when the Device Identifier
successful data transfer. The transmitting device,                     and/or Select bits are incorrect
either master or slave, will release the bus after trans-
mitting eight bits. During the ninth clock cycle, the                The 2nd Data Byte of a Status Register Write Oper-
receiver will pull the SDA line LOW to acknowledge                     ation (only 1 data byte is allowed)
that it received the eight bits of data. Refer to Figure 10.

Figure 9. Valid Start and Stop Conditions

SCL
SDA

                         Start                                          Stop

Figure 10. Acknowledge Response From Receiver

SCL from

Master                   1                                           8            9

     Data Output
from Transmitter

  Data Output
from Receiver

                  Start                                                           Acknowledge

Figure 11. Valid Data Changes on the SDA Bus

SCL

SDA

                         Data Stable          Data Change            Data Stable

          20                                                                                   FN8204.0

                                                                                               March 8, 2005
                                                            X9470

WRITE OPERATIONS                                                   READ OPERATIONS

Byte Write                                                         There are three basic read operations: Current
                                                                   Address Read, Random Read, and Sequential Read.
For a write operation, the device requires the Slave
Address Byte and the Word Address Bytes. This gives                Current Address Read
the master access to any one of the words in the
array. Upon receipt of each address byte, the X9470                Internally the X9470 contains an address counter that
responds with an acknowledge. After receiving the                  maintains the address of the last word read incre-
address bytes the X9470 awaits the eight bits of data.             mented by one. Therefore, if the last read was to
After receiving the 8 data bits, the X9470 again                   address n, the next read operation would access data
responds with an acknowledge. The master then ter-                 from address n+1. On power-up, the address is initial-
minates the transfer by generating a stop condition.               ized to 0h. In this way, a current address read immedi-
The X9470 then begins an internal write cycle of the               ately after the power-on reset can download the entire
data to the nonvolatile memory. During the internal                contents of memory starting at the first location. Upon
write cycle, the device inputs are disabled, so the                receipt of the Slave Address Byte with the R/W bit set
device will not respond to any requests from the master.           to one, the X9470 issues an acknowledge, then trans-
The SDA output is at high impedance. See Figure 12.                mits eight data bits. The master terminates the read
                                                                   operation by not responding with an acknowledge dur-
A write to a protected block of memory is ignored, but             ing the ninth clock and issuing a stop condition. Refer
will still receive an acknowledge. At the end of the               to Figure 13 for the address, acknowledge, and data
write command, the X9470 will not initiate an internal             transfer sequence.
write cycle, and will continue to ACK commands.

Stops and Write Modes

Stop conditions that terminate write operations must be
sent by the master after sending at least 1 full data byte
and it's associated ACK signal. If a stop is issued in the
middle of a data byte, or before 1 full data byte + ACK is
sent, then the X9470 resets itself without performing the
write. The contents of the array are not affected.

Acknowledge Polling

Disabling of the inputs during nonvolatile write cycles
can be used to take advantage of the typical 5ms write
cycle time. Once the stop condition is issued to indi-
cate the end of the master's byte load operation, the
X9470 initiates the internal nonvolatile write cycle.
Acknowledge polling can begin immediately. To do
this, the master issues a start condition followed by the
Slave Address Byte for a write or read operation. If the
X9470 is still busy with the nonvolatile write cycle then
no ACK will be returned. When the X9470 has com-
pleted the write operation, an ACK is returned and the
host can proceed with the read or write operation.
Refer to the flow chart in Figure 15.

21                                                                 FN8204.0

                                                                   March 8, 2005
                                                            X9470

Figure 12. Byte Write Sequence

                                S

  Signals from                  t Device     Slave                                                    S
    the Master                  a           Address
                                r  ID                                  Byte                           t
     SDA Bus                                                        Address 0
Signals From                    t                                                  Data               o

    The Slave                                                                                         p

                                   0 1 0 1 A2 A1 A0 0                          A               A

                                                                 A             C               C
                                                                 C
                                                                 K             K               K

Figure 13. Current Address Read Sequence

                        Signals from the    S                Slave                                 S
                                    Master  t Device        Address                                t
                                            a ID                                                   o
                                 SDA Bus    r                                                      p
                                            t
                            Signals from
                                 the Slave  0 1 0 1 A2 A1 A0 1                              A

                                                                         A         Data     C
                                                                         C                  K
                                                                         K

Figure 14. Random Address Read Sequence

Signals from the        S                                                 S                                       S
            Master                                                                                                t
                        t Device Slave                         Byte         t Device Slave                        o
                                                            Address 0
                        a ID    Address                                   a    ID  Address
                        r                                                 r
                                                                                                                  p
                        t                                                   t

    SDA Bus                0 1 0 1 A2 A1 A0 0                                  0 1 0 1 A2 A1 A0 1

Signals from                                             A             A                              A        A
    the Slave                                            C
                                                         K             C                              C  Data  C
                                                                       K                              K        K

                    22                                                                                               FN8204.0

                                                                                                                     March 8, 2005
Figure 15. Acknowledge Polling Sequence                    X9470

Byte load completed                                                  Random Read
  by issuing STOP.
Enter ACK Polling                                                   Random read operations allows the master to access
                                                                     any location in the X9470. Prior to issuing the Slave
    Issue START                                                      Address Byte with the R/W bit set to zero, the master
                                                                     must first perform a "dummy" write operation.
    Issue Slave               Issue STOP
   Address Byte      NO                                              The master issues the start condition and the slave
  (Read or Write)                                                    address byte, receives an acknowledge, then issues
                     NO                                              the word address bytes. After acknowledging receipt
         ACK                     Issue STOP                          of each word address byte, the master immediately
      returned?                                                      issues another start condition and the slave address
                                                                     byte with the R/W bit set to one. This is followed by an
               YES                                                   acknowledge from the device and then by the eight bit
                                                                     data word. The master terminates the read operation
  nonvolatile write                                                  by not responding with an acknowledge and then issu-
  Cycle complete.                                                    ing a stop condition. Refer to Figure 13 for the
Continue command                                                     address, acknowledge, and data transfer sequence.

     sequence?                                                       In a similar operation called "Set Current Address," the
                                                                     device sets the address if a stop is issued instead of
               YES                                                   the second start shown in Figure 14. The X9470 then
                                                                     goes into standby mode after the stop and all bus
Continue normal                                                     activity will be ignored until a start is detected. This
   Read or Write                                                     operation loads the new address into the address
     command                                                         counter. The next Current Address Read operation will
     sequence                                                        read from the newly loaded address. This operation
                                                                     could be useful if the master knows the next address it
                                                                     needs to read, but is not ready for the data.

PROCEED

It should be noted that the ninth clock cycle of the read
operation is not a "don't care." To terminate a read
operation, the master must either issue a stop condi-
tion during the ninth cycle or hold SDA HIGH during
the ninth clock cycle and then issue a stop condition.

         23                                                FN8204.0

                                                           March 8, 2005
PACKAGING INFORMATION                     X9470

                       24-Lead Plastic, TSSOP Package Type V

                                                     .026 (.65) BSC

                                                           .169 (4.3)
                                                                          .252 (6.4) BSC

                                                           .177 (4.5)

                                              .303 (7.70)
                                              .311 (7.90)

                                 .0075 (.19)                       .047 (1.20)
                                 .0118 (.30)
                                                           .002 (.06)
                                                           .005 (.15)

                       0 - 8                             .010 (.25)
                                                               Gage Plane
                                                              Seating Plane

                                 .020 (.50)
                                 .030 (.75)

                                 Detail A (20X)

                                                                                                           .031 (.80)
                                                                                                          .041 (1.05)

                       See Detail "A"
                        NOTE: ALL DIMENSIONS IN INCHES (IN PARENTHESES IN MILLIMETERS)

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                              For information regarding Intersil Corporation and its products, see www.intersil.com

24                                                                                                                     FN8204.0

                                                                                                                       March 8, 2005
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