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X9251UV24IZ

器件型号:X9251UV24IZ
器件类别:半导体    模拟混合信号IC   
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
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器件描述

IC XDCP QUAD 256TAP 50K 24-TSSOP

参数
产品属性属性值
圆锥:线性
配置:电位计
电路数:4
抽头数:256
电阻(欧姆):50k
接口:SPI
存储器类型:非易失
电压 - 电源:5V
特性:可选地址
容差:±20%
温度系数(典型值):±300 ppm/°C
电阻 - 游标(欧姆)(典型值):220(最小值)
工作温度:-40°C ~ 85°C
封装/外壳:24-TSSOP(0.173",4.40mm 宽)
供应商器件封装:24-TSSOP

X9251UV24IZ器件文档内容

                                                                                           X9251

                              Data Sheet                    Single Supply/Low Power/256-Tap/SPI Bus

                                                            September 14, 2005                  FN8166.2

Quad Digitally-Controlled (XDCPTM)                          DESCRIPTION
Potentiometer
                                                            The X9251 integrates four digitally controlled potentio-
FEATURES                                                    meters (XDCP) on a monolithic CMOS integrated
                                                            circuit.
Four potentiometers in one package
256 resistor taps0.4% resolution                         The digitally controlled potentiometers are imple-
SPI Serial Interface for write, read, and transfer        mented with a combination of resistor elements and
                                                            CMOS switches. The position of the wipers are
  operations of the potentiometer                           controlled by the user through the SPI bus interface.
Wiper resistance: 100 typical @ VCC = 5V                  Each potentiometer has associated with it a volatile
4 Non-volatile data registers for each                    Wiper Counter Register (WCR) and four non-volatile
                                                            Data Registers that can be directly written to and read
  potentiometer                                             by the user. The content of the WCR controls the
Non-volatile storage of multiple wiper positions          position of the wiper. At power-up, the device recalls
Standby current < 5A max                                 the content of the default Data Registers of each DCP
VCC: 2.7V to 5.5V Operation                               (DR00, DR10, DR20, and DR30) to the corresponding
50k, 100k versions of total resistance                    WCR.
100 yr. data retention
Single supply version of X9250                            The XDCP can be used as a three-terminal
Endurance: 100,000 data changes per bit per               potentiometer or as a two terminal variable resistor in
                                                            a wide variety of applications including control,
  register                                                  parameter adjustments, and signal processing.
24 Ld SOIC, 24 Ld TSSOP
Low power CMOS
Pb-free plus anneal available (RoHS compliant)

FUNCTIONAL DIAGRAM

         VCC                                          RH0         RH1            RH2            RH3

HOLD                                      WCR0        DCP0  WCR1  DCP1     WCR2  DCP2     WCR3  DCP3
    A1                                    DR00              DR10           DR20           DR30
    A0      SPI     POWER UP,             DR01
    SO   Interface                        DR02              DR11           DR21           DR31
     SI             INTERFACE                               DR12           DR22           DR32
                                          DR03
  SCK                CONTROL                                DR13           DR23           DR33
    CS
                         AND
                       STATUS

         VSS                   WP               RW0 RL0           RW1 RL1        RW2 RL2        RW3 RL3

                    1                     CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

                                          1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc.

                                          XDCP is a trademark of Intersil Americas Inc. Copyright Intersil Americas Inc. 2005. All Rights Reserved

                                                                  All other trademarks mentioned are the property of their respective owners.
                                                     X9251

Ordering Information

                                                     POTENTIOMENTER TEMP RANGE

       PART NUMBER   PART MARKING    VCC LIMITS (V)  ORGANIZATION (k)  (C)                   PACKAGE
X9251UP24I           X9251UP I            5 10%
                                                            50         -40 to +85 24 Ld PDIP

X9251US24*           X9251US                                           0 to 70  24 Ld SOIC (300MIL)

X9251US24Z* (Note)   X9251US Z                                         0 to 70  24 Ld SOIC (300MIL) (Pb-Free)

X9251US24I*          X9251US I                                         -40 to +85 24 Ld SOIC (300MIL)

X9251US24IZ* (Note)  X9251US Z I                                       -40 to +85 24 Ld SOIC (300MIL) (Pb-Free)

X9251UV24            X9251UV                                           0 to 70 24 Ld TSSOP (4.4mm)

X9251UV24Z (Note)    X9251UV Z                                         0 to 70  24 Ld TSSOP (4.4mm) (Pb-free)

X9251UV24I           X9251UV I                                         -40 to +85 24 Ld TSSOP (4.4mm)

X9251UV24IZ (Note)   X9251UV Z I                                       -40 to +85 24 Ld TSSOP (4.4mm) (Pb-free)

X9251TP24I                                                  100        -40 to +85 24 Ld PDIP

X9251TS24*           X9251TS                                           0 to 70  24 Ld SOIC (300MIL)

X9251TS24Z* (Note)   X9251TS Z                                         0 to 70  24 Ld SOIC (300MIL) (Pb-Free)

X9251TS24I*          X9251TS I                                         -40 to +85 24 Ld SOIC (300MIL)

X9251TS24IZ* (Note)  X9251TS Z I                                       -40 to +85 24 Ld SOIC (300MIL) (Pb-Free)

X9251TV24            X9251TV                                           0 to 70 24 Ld TSSOP (4.4mm)

X9251TV24Z (Note)    X9251TV Z                                         0 to 70 24 Ld TSSOP (4.4mm) (Pb-free)

X9251TV24I           X9251TV I                                         -40 to +85 24 Ld TSSOP (4.4mm)

X9251TV24IZ (Note)   X9251TV Z I                                       -40 to +85 24 Ld TSSOP (4.4mm) (Pb-free)

X9251US24-2.7*       X9251US F       2.7 to 5.5             50         0 to 70  24 Ld SOIC (300MIL)

X9251US24Z-2.7* (Note) X9251US Z F                                     0 to 70  24 Ld SOIC (300MIL) (Pb-Free)

X9251US24I-2.7*      X9251US G                                         -40 to +85 24 Ld SOIC (300MIL)

X9251US24IZ-2.7* (Note) X9251US Z G                                    -40 to +85 24 Ld SOIC (300MIL) (Pb-Free)

X9251UV24-2.7        X9251UV F                                         0 to 70 24 Ld TSSOP (4.4mm)

X9251UV24Z-2.7 (Note) X9251UV Z F                                      0 to 70 24 Ld TSSOP (4.4mm) (Pb-free)

X9251UV24I-2.7       X9251UV G                                         -40 to +85 24 Ld TSSOP (4.4mm)

X9251UV24IZ-2.7 (Note) X9251UV Z G                                     -40 to +85 24 Ld TSSOP (4.4mm) (Pb-free)

X9251TS24-2.7*       X9251TS F                              100        0 to 70  24 Ld SOIC (300MIL)

X9251TS24Z-2.7* (Note) X9251TS Z F                                     0 to 70  24 Ld SOIC (300MIL) (Pb-Free)

X9251TS24I-2.7*      X9251TS G                                         -40 to +85 24 Ld SOIC (300MIL)

X9251TS24IZ-2.7* (Note) X9251TS Z G                                    -40 to +85 24 Ld SOIC (300MIL) (Pb-Free)

X9251TV24-2.7        X9251TV F                                         0 to 70 24 Ld TSSOP (4.4mm)

X9251TV24Z-2.7 (Note) X9251TV Z F                                      0 to 70  24 Ld TSSOP (4.4mm) (Pb-free)

X9251TV24I-2.7       X9251TV G                                         -40 to +85 24 Ld TSSOP (4.4mm)

X9251TV24IZ-2.7 (Note) X9251TV Z G                                     -40 to +85 24 Ld TSSOP (4.4mm) (Pb-free)

*Add "T1" suffix for tape and reel.

NOTE: Intersil Pb-free plus anneal products employ special Pb-free material sets; molding compounds/die attach materials and 100% matte tin plate
termination finish, which are RoHS compliant and compatible with both SnPb and Pb-free soldering operations. Intersil Pb-free products are MSL
classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

                     2                                                                                 FN8166.2

                                                                                              September 14, 2005
                                                         X9251

CIRCUIT LEVEL APPLICATIONS                                      PIN CONFIGURATION

Vary the gain of a voltage amplifier                                          SOIC/TSSOP
Provide programmable dc reference voltages for
                                                                         SO     1          24  HOLD
  comparators and detectors
Control the volume in audio circuits                                    A0    2          23  SCK
Trim out the offset voltage error in a voltage ampli-                 RW3                    RL2
                                                                        RH3     3          22  RH2
  fier circuit                                                           RL3                   RW2
Set the output voltage of a voltage regulator                                 4          21  NC
Trim the resistance in Wheatstone bridge circuits                      NC
Control the gain, characteristic frequency and                        VCC     5          20  VSS
                                                                         RL0                   RW1
  Q-factor in filter circuits                                           RH0     6   X9251  19  RH1
Set the scale factor and zero point in sensor signal                  RW0                    RL1
                                                                                7          18  A1
  conditioning circuits                                                  CS
Vary the frequency and duty cycle of timer ICs                                8          17  SI
Vary the dc biasing of a pin diode attenuator in RF                    WP
                                                                                9          16
  circuits
Provide a control variable (I, V, or R) in feedback                           10         15

  circuits                                                                      11         14

SYSTEM LEVEL APPLICATIONS                                                       12         13

Adjust the contrast in LCD displays                           PIN ASSIGNMENTS
Control the power level of LED transmitters in
                                                                  Pin   Symbol                 Function
  communication systems                                         (SOIC)
Set and regulate the DC biasing point in an RF                        SO Serial Data Output for SPI bus
                                                                   1
  power amplifier in wireless systems                              2    A0 Device Address for SPI bus. (See Note 1)
Control the gain in audio and home entertainment                 3
                                                                   4    RW3     Wiper Terminal of DCP3
  systems                                                          5    RH3     High Terminal of DCP3
Provide the variable DC bias for tuners in RF wire-              7    RL3     Low Terminal of DCP3
                                                                   8    VCC     System Supply Voltage
  less systems                                                     9    RL0     Low Terminal of DCP0
Set the operating points in temperature control                  10   RH0     High Terminal of DCP0
                                                                   11   RW0     Wiper Terminal of DCP0
  systems                                                          12    CS     SPI bus. Chip Select active low input
Control the operating point for sensors in industrial            13
                                                                   14   WP Hardware Write Protect - active low
  systems                                                          15
Trim offset and gain errors in artificial intelligent            16   SI Serial Data Input for SPI bus
                                                                   17
  systems                                                          18   A1 Device Address for SPI bus. (See Note 1)
                                                                   20
                                                                   21   RL1     Low Terminal of DCP1
                                                                   22   RH1     High Terminal of DCP1
                                                                   23   RW1     Wiper Terminal of DCP1
                                                                   24   VSS     System Ground
                                                                 6, 19  RW2     Wiper Terminal of DCP2
                                                                        RH2     High Terminal of DCP2
                                                                        RL2     Low Terminal of DCP2
                                                                        SCK     Serial Clock for SPI bus

                                                                        HOLD Device select. Pauses the SPI serial bus.

                                                                        NC No Connect

                                                                Note 1: A0 - A1 device address pins must be tied to a logic level.

3                                                                                                               FN8166.2

                                                                                                          September 14, 2005
                                                         X9251

PIN DESCRIPTIONS                                                Potentiometer Pins

Bus Interface Pins                                              RH, RL
                                                                The RH and RL pins are equivalent to the terminal
SERIAL OUTPUT (SO)                                              connections on a mechanical potentiometer. Since
                                                                there are 4 potentiometers, there are 4 sets of RH and
SO is a serial data output pin. During a read cycle,            RL such that RH0 and RL0 are the terminals of DCP0
data is shifted out on this pin. Data is clocked out by         and so on.
the falling edge of the serial clock.
                                                                RW
SERIAL INPUT (SI)                                               The wiper pin are equivalent to the wiper terminal of a
                                                                mechanical potentiometer. Since there are 4
SI is the serial data input pin. All opcodes, byte              potentiometers, there are 4 sets of RW such that RW0
addresses and data to be written to the device                  is the terminals of DCP0 and so on.
registers are input on this pin. Data is latched by the
rising edge of the serial clock.                                Supply Pins

SERIAL CLOCK (SCK)                                              SYSTEM SUPPLY VOLTAGE (VCC) AND SUPPLY
                                                                GROUND (VSS)
The SCK input is used to clock data into and out of the         The VCC pin is the system supply voltage. The VSS
X9251.                                                          pin is the system ground.

HOLD (HOLD)                                                     Other Pins

HOLD is used in conjunction with the CS pin to select           NO CONNECT
the device. Once the part is selected and a serial
sequence is underway, HOLD may be used to pause                 No connect pins should be left floating. This pins are
the serial communication with the controller without            used for Intersil manufacturing and testing purposes.
resetting the serial sequence. To pause, HOLD must
be brought LOW while SCK is LOW. To resume                      HARDWARE WRITE PROTECT INPUT (WP)
communication, HOLD is brought HIGH, again while
SCK is LOW. If the pause feature is not used, HOLD              The WP pin when LOW prevents non-volatile writes to
should be held HIGH at all times.                               the Data Registers.

DEVICE ADDRESS (A1 - A0)                                        PRINCIPLES OF OPERATION

The address inputs are used to set the two least                The X9251 is an integrated circuit incorporating four
significant bits of the slave address. A match in the           DCPs and their associated registers and counters,
slave address serial data stream must be made with              and a serial interface providing direct communication
the address input in order to initiate communication            between a host and the potentiometers.
with the X9251. Device pins A1 - A0 must be tie to a
logic level which specify the internal address of the           DCP Description
device, see Figures 2, 3, 4, 5 and 6.                           Each DCP is implemented with a combination of
                                                                resistor elements and CMOS switches. The physical
CHIP SELECT (CS)                                                ends of each DCP are equivalent to the fixed terminals
                                                                of a mechanical potentiometer (RH and RL pins). The
When CS is HIGH, the X9251 is deselected and the                RW pin is an intermediate node, equivalent to the
SO pin is at high impedance, and (unless an internal            wiper terminal of a mechanical potentiometer.
write cycle is underway) the device is in the standby
state. CS LOW enables the X9251, placing it in the              The position of the wiper terminal within the DCP is
active power mode. It should be noted that after a              controlled by an 8-bit volatile Wiper Counter Register
power-up, a HIGH to LOW transition on CS is required            (WCR).
prior to the start of any operation.

4                                                               FN8166.2

                                                                September 14, 2005
                                                             X9251

Figure 1. Detailed Potentiometer Block Diagram

One of Four Potentiometers

#: 0, 1, 2, or 3                                                                                          RH

SERIAL DATA PATH                                                           SERIAL
                                                                           BUS
FROM INTERFACE
    CIRCUITRY                                                              INPUT

                            DR#0                             DR#1

                                             8                      8      PARALLEL
                            DR#2
                                                                           BUS

                                                                           INPUT          COUNTER    DCP  RW
                                                                                 WIPER         ---  CORE

                                                             DR#3                         DECODE

                                                                           COUNTER

                                                                           REGISTER

                                                                                (WCR#)

IF WCR = 00[H] then RW is closet to RL                             UP/DN         INC/DEC
IF WCR = FF[H] then RW is closet to RH                                            LOGIC

                                                                           UP/DN

                                                             MODIFIED SCK  CLK

                                                                                                          RL

Power Up and Down Recommendations.                                  from the value present at power-down. Power-up
                                                                    guidelines are recommended to ensure proper
There are no restrictions on the power-up or power-                 loadings of the DR#0 value into the WCR#.
down conditions of VCC and the voltages applied to
the potentiometer pins provided that VCC is always                  Data Registers (DR)
more positive than or equal to VH, VL, and VW, i.e.,                Each of the four DCPs has four 8-bit non-volatile Data
VCC  VH, VL, VW. The VCC ramp rate specification is                 Registers. These can be read or written directly by the
always in effect.                                                   host. Data can also be transferred between any of the
                                                                    four Data Registers and the associated Wiper Counter
Wiper Counter Register (WCR)                                        Register. All operations changing data in one of the
                                                                    Data Registers is a non-volatile operation and takes a
The X9251 contains four Wiper Counter Registers,                    maximum of 10ms.
one for each potentiometer. The Wiper Counter
Register can be envisioned as a 8-bit parallel and                  If the application does not require storage of multiple
serial load counter with its outputs decoded to select              settings for the potentiometer, the Data Registers can
one of 256 wiper positions along its resistor array. The            be used as regular memory locations for system
contents of the WCR can be altered in four ways: it                 parameters or user preference data.
may be written directly by the host via the Write Wiper
Counter Register instruction (serial load); it may be               Bits [7:0] are used to store one of the 256 wiper
written indirectly by transferring the contents of one of           positions or data (0~255).
four associated data registers via the XFR Data
Register instruction (parallel load); it can be modified            Status Register (SR)
one step at a time by the Increment/Decrement                       This 1-bit Status Register is used to store the system
instruction (See Instruction section for more details).             status.
Finally, it is loaded with the contents of its Data
Register zero (DR#0) upon power-up. (See Figure 1.)                 WIP: Write In Progress status bit, read only.

The wiper counter register is a volatile register; that is,          When WIP=1, indicates that high-voltage write cycle
its contents are lost when the X9251 is powered-down.                 is in progress.
Although the register is automatically loaded with the
value in DR#0 upon power-up, this may be different                   When WIP=0, indicates that no high-voltage write
                                                                      cycle is in progress.

                  5                                                                                           FN8166.2

                                                                                                          September 14, 2005
                                                            X9251

Table 1. Wiper counter Register, WCR (8-bit), WCR[7:0]: Used to store the current wiper position (Volatile).

WCR7   WCR6      WCR5                 WCR4                  WCR3                  WCR2   WCR1       WCR0

(MSB)                                                                                               (LSB)

Table 2. Data Register, DR (8-bit), DR[7:0]: Used to store wiper positions or data (Non-volatile).

Bit 7  Bit 6               Bit 5      Bit 4                 Bit 3                 Bit 2  Bit 1      Bit 0
                                                                                                    (LSB)
(MSB)

SERIAL INTERFACE                                                   The least significant four bits of the Identification Byte
                                                                   are the Slave Address bits, AD[3:0]. For the X9251, A3
The X9251 supports the SPI interface hardware                      is 0, A2 is 0, A1 is the logic value at the input pin A1,
conventions. The device is accessed via the SI input               and A0 is the logic value at the input pin A0. Only the
with data clocked in, on the rising SCK. CS must be                device which Slave Address matches the incoming
LOW and the HOLD and WP pins must be HIGH                          bits sent by the master executes the instruction. The
during the entire operation.                                       A1 and A0 inputs can be actively driven by CMOS
                                                                   input signals or tied to VCC or VSS.
The SO and SI pins can be connected together, since
they have three state outputs. This can help to reduce             INSTRUCTION BYTE
system pin count.
                                                                   The next byte sent to the X9251 contains the instruction
IDENTIFICATION BYTE                                                and register pointer information. The four most significant
                                                                   bits are used provide the instruction opcode (I[3:0]). The
The first byte sent to the X9251 from the host,                    RB and RA bits point to one of the four Data Registers of
following a CS going HIGH to LOW, is called the                    each associated XDCP. The least two significant bits
Identification Byte. The most significant four bits of the         point to one of four Wiper Counter Registers or
Identification Byte are a Device Type Identifier, ID[3:0].         DCPs.The format is shown below in Table 4.
For the X9251, this is fixed as 0101 (refer to Table 3).
                                                                                               Slave Address
Table 3. Identification Byte Format

                                        Device Type
                                           Identifier

ID3    ID2                 ID1        ID0                          A3             A2     A1         A0

0      1                          0   1                            0              0      Pin A1     Pin A0

                                                                                         Logic Value Logic Value

(MSB)                                                                                               (LSB)

Table 4. Instruction Byte Format

              Instruction                                              Register            DCP Selection
              Opcode                                                   Selection         (WCR Selection)

I3     I2                         I1  I0                           RB             RA     P1         P0

(MSB)                                                                                               (LSB)

              6                                                                                               FN8166.2

                                                                                                    September 14, 2005
                                        X9251

Data Register Selection

Register          RB                RA

DR#0                 0              0

DR#1                 0              1

DR#2                 1              0

DR#3                 1              1

#: 0, 1, 2, or 3

Table 5. Instruction Set

                                        Instruction Set

Instruction                         I3 I2 I1 I0 RB RA P1 P0  Operation

Read Wiper Counter                  1 0 0 1 0 0 1/0 1/0 Read the contents of the Wiper Counter
Register                                                                                         Register pointed to by P1 - P0

Write Wiper Counter                 1 0 1 0 0 0 1/0 1/0 Write new value to the Wiper Counter
Register                                                                                         Register pointed to by P1 - P0

Read Data Register                  1 0 1 1 1/0 1/0 1/0 1/0 Read the contents of the Data Register
                                                                                                 pointed to by P1 - P0 and RB - RA

Write Data Register                 1 1 0 0 1/0 1/0 1/0 1/0 Write new value to the Data Register
                                                                                                 pointed to by P1 - P0 and RB - RA

XFR Data Register to                1 1 0 1 1/0 1/0 1/0 1/0 Transfer the contents of the Data Register
Wiper Counter Register                                                                           pointed to by P1 - P0 and RB - RA to its
                                                                                                 associated Wiper Counter Register

XFR Wiper Counter                   1 1 1 0 1/0 1/0 1/0 1/0 Transfer the contents of the Wiper Counter
Register to Data Register                                                                        Register pointed to by P1 - P0 to the Data
                                                                                                 Register pointed to by RB - RA

Global XFR Data Registers 0 0 0 1 1/0 1/0 0              0 Transfer the contents of the Data Registers
to Wiper Counter Registers                                     pointed to by RB - RA of all four pots to their
                                                               respective Wiper Counter Registers

Global XFR Wiper Counter 1 0 0 0 1/0 1/0 0               0 Transfer the contents of both Wiper Counter
Registers to Data Register                                     Registers to their respective data Registers
                                                               pointed to by RB - RA of all four pots

Increment/Decrement                 0 0 1 0 0 0 1/0 1/0 Enable Increment/decrement of the Control
Wiper Counter Register                                                                           Latch pointed to by P1 - P0

Note: 1/0 = data is one or zero

                                 7                                                                                                  FN8166.2

                                                                        September 14, 2005
                                                          X9251

Instructions                                                      XFR Data Register to Wiper Counter Register
                                                                   This transfers the contents of one specified Data
Four of the nine instructions are three bytes in length.           Register to the associated Wiper Counter Register.
These instructions are:
                                                                  XFR Wiper Counter Register to Data Register
Read Wiper Counter Register read the current                   This transfers the contents of the specified Wiper
  wiper position of the selected potentiometer,                    Counter Register to the specified associated Data
                                                                   Register.
Write Wiper Counter Register change current
  wiper position of the selected potentiometer,                   Global XFR Data Register to Wiper Counter
                                                                   Register This transfers the contents of all speci-
Read Data Register read the contents of the                    fied Data Registers to the associated Wiper Counter
  selected Data Register,                                          Registers.

Write Data Register write a new value to the                  Global XFR Wiper Counter Register to Data
  selected Data Register,                                          Register This transfers the contents of all Wiper
                                                                   Counter Registers to the specified associated Data
Read Status this command returns the contents                  Registers.
  of the WIP bit which indicates if the internal write
  cycle is in progress.                                          INCREMENT/DECREMENT COMMAND

The basic sequence of the three byte instructions is             The final command is Increment/Decrement (See
illustrated in Figure 3. These three-byte instructions           Figures 6 and 7). The Increment/Decrement command
exchange data between the WCR and one of the Data                is different from the other commands. Once the
Registers. A transfer from a Data Register to a WCR is           command is issued and the X9251 has responded
essentially a write to a static RAM, with the static RAM         with an Acknowledge, the master can clock the
controlling the wiper position. The response of the              selected wiper up and/or down in one segment steps;
wiper to this action is delayed by tWRL. A transfer from         thereby, providing a fine tuning capability to the host.
the WCR (current wiper position), to a Data Register is          For each SCK clock pulse (tHIGH) while SI is HIGH,
a write to non-volatile memory and takes a minimum of            the selected wiper moves one wiper position towards
tWR to complete. The transfer can occur between one              the RH terminal. Similarly, for each SCK clock pulse
of the four potentiometer's WCR, and one of its                  while SI is LOW, the selected wiper moves one wiper
associated registers, DRs; or it may occur globally,             position towards the RL terminal. A detailed illustration
where the transfer occurs between all potentiometers             of the sequence and timing for this operation are
and one associated register. The Read Status                     shown. See Instruction format for more details.
Register instruction is the only unique format (See
Figure 5).

Four instructions require a two-byte sequence to
complete. These instructions transfer data between
the host and the X9251; either between the host and
one of the data registers or directly between the host
and the Wiper Counter Register. These instructions
are:

8                                                                FN8166.2

                                                                 September 14, 2005
                                                 X9251

Figure 2. Two-Byte Instruction Sequence

       CS         0 1 0 10               0
     SCK        ID3 ID2 ID1 ID0 0

        SI             Device ID

                                         0 A1 A0 I3 I2 I1 I0 RB RA P1 P0

                                            Internal  Instruction      Register DCP/WCR
                                            Address    Opcode          Address Address

Figure 3. Three-Byte Instruction Sequence SPI Interface; Write Case

CS

SCK

SI   0 1 0 1 00

     ID3 ID2 ID1 ID0 0 0 A1 A0           I3 I2 I1 I0 RB RA P1 P0        D7 D6 D5 D4 D3 D2 D1 D0

     Device ID     Internal              Instruction  Register DCP/WCR  Data for WCR[7:0] or DR[7:0]
                   Address                Opcode      Address Address

Figure 4. Three-Byte Instruction Sequence SPI Interface, Read Case

CS

SCK

SI   0 1 0 1 00                                                         XXXX XXXX
                                                                                      Don't Care
     ID3 ID2 ID1 ID0 0 0 A1 A0  I3 I2 I1 I0 RB RA P1 P0

     Device ID     Internal              Instruction RegisterDCP/WCR
                   Address
                                         Opcode       Address Address

S0

                                                                                                                            D7 D6 D5 D4 D3 D2 D1 D0

                                                                                                                                             WCR[7:0]
                                                                                                                                                  or

                                                                                                                                    Data Register Bit [7:0]

                9                                                                                                                                            FN8166.2

                                                                                                      September 14, 2005
                                                            X9251

Figure 5. Three-Byte Instruction Sequence (Read Status Register

CS

SCK

SI   0 1 0 1 00                 1011                                  0000  000
                                                                                             WIP
     ID3 ID2 ID1 ID0 0 0 A1 A0 I3 I2 I1 I0 RB RA P1 P0

     Device ID      Internal        Instruction     Register Pot/WCR            Status
                    Address         Opcode          Address Address               Bit

Figure 6. Increment/Decrement Instruction Sequence

CS

SCK

SI   0 1 0 1 00

     ID3 ID2 ID1 ID0 0 0 A1 A0  I2 I3 I1 I0 RB RA P1 P0

                                                                      II    ID  D

     Device ID      Internal        Instruction     Register Pot/WCR  NN    NE  E
                    Address                                           CC    CC  C
                                    Opcode          Address Address 1 2
                                                                            n1  n

Figure 7. Increment/Decrement Timing Spec

                                                                   tWRID

     SCK
      SI

     RW                         VOLTAGE OUT

                INC/DEC CMD ISSUED

                10                                                                                FN8166.2

                                                                                   September 14, 2005
                                                           X9251

INSTRUCTION FORMAT

Read Wiper Counter Register (WCR)

  CS     Device Type              Device      Instruction      WCR               Wiper Position
Falling    Identifier          Addresses       Opcode       Addresses
Edge                                                                       (Sent by X9251 on SO)
         0101                 0 0 A1 A0      1001          00 0 0                                               CS

                                                                          W W W W W W W W Rising
                                                                          C C C C C C C C Edge
                                                                          RRRRRRRR
                                                                          76543210

Write Wiper Counter Register (WCR)

  CS     Device Type           Device         Instruction      WCR                  Data Byte
Falling    Identifier       Addresses          Opcode       Addresses
Edge                                                                         (Sent by Host on SI)
         0101              0 0 A1 A0         1010          00 0 0                                               CS

                                                                          W W W W W W W W Rising
                                                                          C C C C C C C C Edge
                                                                          RRRRRRRR
                                                                          76543210

Read Data Register (DR)

         Device Type Device                  Instruction DR and WCR            Data Byte

CS          Identifier        Addresses      Opcode        Addresses       (Sent by X9271 on SO) CS

Falling                                                                    DDDDDDDD                  Rising
                                                                           76543210
Edge     0  1  0        1  0  0   A1 A0   1  0  1     1    RB RA P1    P0                            Edge

Write Data Register (DR)

         Device Type Device Instruction DR and WCR                             Data Byte                            HIGH-VOLTAGE
                                                                                                                        WRITE CYCLE
           Identifier Addresses Opcode                     Addresses       (Sent by Host on SI)
CS                                                                                                           CS

Falling                                                                   DDDDDDDD                   Rising
                                                                          76543210
Edge     0  1  0        1  0  0 A1 A0     1  1  0  0     RB RA P1     P0                             Edge

Global Transfer Data Register (DR) to Wiper Counter Register (WCR)

CS Device Type                Device         Instruction   DR              CS

Falling Identifier            Addresses      Opcode        Addresses Rising

Edge 0 1 0 1 0 0 A1 A0 0 0 0 1 RB RA 0 0 Edge

Notes: (1) "A1 ~ A0": stands for the device addresses sent by the master.
          (2) WPx refers to wiper position data in the Counter Register
          (2) "I": stands for the increment operation, SI held HIGH during active SCK phase (high).
          (3) "D": stands for the decrement operation, SI held LOW during active SCK phase (high).

                              11                                                                                                     FN8166.2

                                                                                                                    September 14, 2005
                                            X9251

Global Transfer Wiper Counter Register (WCR) to Data Register (DR)

CS Device Type Device          Instruction  DR               CS      HIGH-VOLTAGE
                                                                      WRITE CYCLE
Falling Identifier Addresses Opcode Addresses Rising

Edge 0 1 0 1 0 0 A1 A0 1 0 0 0 RB RA 0 0 Edge

Transfer Wiper Counter Register (WCR) to Data Register (DR)

CS Device Type Device          Instruction DR and WCR          CS    HIGH-VOLTAGE
                                                             Rising   WRITE CYCLE
Falling Identifier Addresses Opcode         Addresses        Edge

Edge 0 1 0 1 0 0 A1 A0 1 1 1 0 RB RA 0 0

Transfer Data Register (DR) to Wiper Counter Register (WCR)

CS Device Type      Device     Instruction DR and WCR CS

Falling Identifier Addresses Opcode         Addresses Rising

Edge 0 1 0 1 0 0 A1 A0 1 1 0 1 RB RA 0 0 Edge

Increment/Decrement Wiper Counter Register (WCR)

CS Device Type Device          Instruction  WCR              Increment/Decrement                     CS

Falling Identifier Addresses Opcode Addresses                (Sent by Master on SI)                  Rising

Edge 0 1 0 1 0 0 A1 A0 0 0 1 0 X X 0 0 I/D I/D . . . . I/D I/D Edge

Read Status Register (SR)

CS Device Type      Device     Instruction WCR                       Data Byte                         CS
                                                                                                     Rising
Falling Identifier  Addresses  Opcode Addresses              (Sent by X9251 on SO)                   Edge

Edge 0 1 0 1 0 0 A1 A0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 WIP

Notes: (1) "A1 ~ A0": stands for the device addresses sent by the master.
          (2) WPx refers to wiper position data in the Counter Register
          (2) "I": stands for the increment operation, SI held HIGH during active SCK phase (high).
          (3) "D": stands for the decrement operation, SI held LOW during active SCK phase (high).

                    12                                                                                       FN8166.2

                                                                                                             September 14, 2005
                                                                             X9251

ABSOLUTE MAXIMUM RATINGS                                                            COMMENT

Temperature under bias .................... -65C to +135C                         Stresses above those listed under "Absolute Maximum
Storage temperature ......................... -65C to +150C                       Ratings" may cause permanent damage to the device.
Voltage on SCK, any address input, VCC                                              This is a stress rating only; the functional operation of
                                                                                    the device (at these or any other conditions above
  with respect to VSS ................................. -1V to +7V                  those listed in the operational sections of this
V = | (VH - VL) |................................................... 5.5V           specification) is not implied. Exposure to absolute
Lead temperature (soldering, 10s) .................... 300C                        maximum rating conditions for extended periods may
IW (10s) ..............................................................6mA         affect device reliability.

RECOMMENDED OPERATING CONDITIONS

   Temp      Min.                       Max.                                            Device        Supply Voltage (VCC) Limits(4)
Commercial    0C                       +70C                                            X9251                        5V 10%
             -40C                      +85C                                          X9251-2.7
Industrial                                                                                                         2.7V to 5.5V

ANALOG CHARACTERISTICS (Over recommended industrial operating conditions unless otherwise stated.)

                        Parameter                                                   Limits

Symbol  End to End Resistance                 Min.                          Typ. Max. Units                  Test Conditions
RTOTAL   End to End Resistance
RTOTAL   End to End Resistance Tolerance       VSS                           100                  k T version
         Power Rating                           -1
IW       Wiper Current                                                       50                   k U version
RW       Wiper Resistance
                                                                                       20        %

                                                                                       50         mW 25C, each pot

                                                                                       3         mA

                                                                                       300              IW =  V(VCC) @  VCC  =  3V
                                                                                                              RTOTAL

                                                                                       150              IW =  V(VCC) @  VCC  =  5V
                                                                                                              RTOTAL

VTERM    Voltage on any RH or RL Pin                                                   VCC        V VSS = 0V
         Noise
                                                                             -120           dBV/Hz Ref: 1V
         Resolution
         Absolute Linearity (1)                                              0.4                  %

                                                                                       +1         MI(3) Rw(n)(actual) - Rw(n)(expected)(5)

         Relative Linearity (2)                -0.6                                    +0.6 MI(3) Rw(n + 1) - [Rw(n) + MI](5)

         Temperature Coefficient of RTOTAL                                   300               ppm/C
                                                                                       +20 ppm/C
         Ratiometric Temp. Coefficient         -20

CH/CL/CW Potentiometer Capacitances                                          10/10/25             pF See Macro model

Notes: (1) Absolute linearity is utilized to determine actual wiper voltage versus expected voltage as determined by wiper position when used as a

               potentiometer.

          (2) Relative linearity is utilized to determine the actual change in voltage between two successive tap positions when used as a

               potentiometer. It is a measure of the error in step size.

          (3) MI = RTOT / 255 or (RH - RL) / 255, single pot
          (4) During power up VCC > VH, VL, and VW.
          (5) n = 0, 1, 2, ...,255; m =0, 1, 2, ..., 254.

             13                                                                                                                     FN8166.2

                                                                                                                        September 14, 2005
                                                       X9251

D.C. OPERATING CHARACTERISTICS (Over the recommended operating conditions unless otherwise specified.)

Symbol               Parameter       Min.           Limits         Units                Test Conditions
ICC1         VCC supply current                 Typ. Max.            A   fSCK = 2.5 MHz, SO = Open, VCC = 6V
ICC2         (active)                                                     Other Inputs = VSS
ISB          VCC supply current                              400    mA    fSCK = 2.5MHz, SO = Open, VCC = 6V
             (non-volatile write)                                         Other Inputs = VSS
             VCC current (standby)              1       5            A   SCK = SI = VSS, Addr. = VSS,
                                                                          CS = VCC = 6V
                                                        3            A   VIN = VSS to VCC
                                                                     A   VOUT = VSS to VCC
ILI          Input leakage current   VCC x 0.7               10      V
ILO          Output leakage current       -1                 10      V    IOL = 3mA
VIH          Input HIGH voltage                          VCC + 1     V    IOH = -1mA, VCC  +3V
VIL          Input LOW voltage       VCC - 0.8          VCC x 0.3    V    IOH = -0.4mA, VCC  +3V
VOL          Output LOW voltage      VCC - 0.4              0.4      V
VOH          Output HIGH voltage
VOH          Output HIGH voltage

ENDURANCE AND DATA RETENTION                 Min.                                   Units
                                           100,000                 Data changes per bit per register
                  Parameter
             Minimum endurance               100                                     years

                  Data retention

CAPACITANCE

Symbol                                      Test                        Max.  Units  Test Conditions
C) IN/OUT(6  Input / Output capacitance (SI)                               8     pF   VOUT = 0V
                                                                           8     pF
COUT(6)      Output capacitance (SO)                                       6     pF   VOUT = 0V
CIN(6)       Input capacitance (A0, A1, CS, WP, HOLD, and SCK)                        VIN = 0V

POWER-UP TIMING

   Symbol                         Parameter                        Min.        Max.                   Units
             VCC Power-up rate                                      0.2         50                    V/ms
tr VCC(6)    Power-up to initiation of read operation                            1                     ms
tPUR(7)      Power-up to initiation of write operation                          50                     ms
tPUW(7)

A.C. TEST CONDITIONS

   Input Pulse Levels          VCC x 0.1 to VCC x 0.9
Input rise and fall times                  10ns

Input and output timing level        VCC x 0.5

Notes: (6) This parameter is not 100% tested

          (7) tPUR and tPUW are the delays required from the time the (last) power supply (VCC-) is stable until the specific instruction can be issued.
               These parameters are periodically sampled and not 100% tested.

                      14                                                                                     FN8166.2

                                                                                                      September 14, 2005
                                                               X9251

EQUIVALENT A.C. LOAD CIRCUIT                                                SPICE Macromodel

                                                VCC                                       RTOTAL                  RL
                                                     2k               RH
                                                                                                         CL
                           SO pin                                     CL    CW                          10pF
                                                      2k 10pF
                                                                                 25pF
                                                                      10pF  RW

AC TIMING

Symbol                                      Parameter                                            Min.  Max.          Units
           SPI clock frequency                                                                            2           MHz
fSCK       SPI clock cycle rime                                                                   500                   ns
tCYC       SPI clock high rime                                                                    200     2             ns
tWH        SPI clock low time                                                                     200     2             ns
tWL        Lead time                                                                              250    250            ns
tLEAD      Lag time                                                                               250    200            ns
tLAG       SI, SCK, HOLD and CS input setup time                                                   50    100            ns
tSU        SI, SCK, HOLD and CS input hold time                                                    50    100            ns
tH         SI, SCK, HOLD and CS input rise time                                                                         s
tRI        SI, SCK, HOLD and CS input fall time                                                     0    100            s
tFI        SO output disable time                                                                        100            ns
tDIS       SO output valid time                                                                     0    10             ns
tV         SO output hold time                                                                                          ns
tHO        SO output rise time                                                                    400                   ns
tRO        SO output fall time                                                                    100                   ns
tFO        HOLD time                                                                              100                   ns
tHOLD      HOLD setup time                                                                                              ns
tHSU       HOLD hold time                                                                           2                   ns
tHH        HOLD low to output in high Z                                                             0                   ns
tHZ        HOLD high to output in low Z                                                             0                   ns
tLZ        Noise suppression time constant at SI, SCK, HOLD and CS inputs                                               ns
TI         CS deselect time                                                                                             s
tCS        WP, A0 setup time                                                                                            ns
tWPASU     WP, A0 hold time                                                                                             ns
tWPAH

           15                                                                                                         FN8166.2

                                                                                                                      September 14, 2005
                                          X9251

HIGH-VOLTAGE WRITE CYCLE TIMING

    Symbol                                    Parameter                           Typ.  Max.  Units
tWR          High-voltage write cycle time (store instructions)                     5    10    ms

XDCP TIMING

Symbol                                                 Parameter                       Min.  Max. Units
tWRPO       Wiper response time after the third (last) power supply is stable             5    10 s
tWRL        Wiper response time after instruction issued (all load instructions)          5    10 s

SYMBOL TABLE

WAVEFORM INPUTS             OUTPUTS

              Must be       Will be
              steady        steady

              May change    Will change
              from Low to   from Low to
              High          High

              May change    Will change
              from High to  from High to
              Low           Low

              Don't Care:   Changing:
              Changes       State Not
              Allowed       Known

              N/A           Center Line
                            is High
                            Impedance

              16                                                                              FN8166.2

                                                                                              September 14, 2005
                                                      X9251

TIMING DIAGRAMS
Input Timing

                                                                                                tCS

  CS                          tLEAD                   tCYC                                                 tLAG
SCK
                                                            ...              tFI           tRI
   SI                                                                             LSB
SO    tSU                               tH  tWL            tWH

                         MSB                                ...

                         High Impedance

Output Timing

  CS                      tV                                            ...                          tDIS
SCK                      MSB                          tHO                         LSB

SO                                                                     ...
   SI ADDR
                                                           tHH
Hold Timing                                  tHSU                       ...
                                               tFO
        CS                                       tHZ                              tLZ

      SCK                                    tHOLD
                    tRO

        SO

         SI

    HOLD

                              17                                                                                 FN8166.2

                                                                                                                 September 14, 2005
                                                 X9251

XDCP Timing (for All Load Instructions)

      CS

SCK                                              ...
   SI                                                               tWRL

       MSB                                       ...                       LSB

VWx

               High Impedance
      SO

Write Protect and Device Address Pins Timing

       CS                                        (Any Instruction)

                                         tWPASU                     tWPAH

       WP

       A0

       A1

            18                                                                  FN8166.2

                                                                                September 14, 2005
                                                   X9251

APPLICATIONS INFORMATION

Basic Configurations of Electronic Potentiometers

                               VR                                  +VR

                                          RW

      Three terminal Potentiometer;                                                       I
          Variable voltage divider
                                                               Two terminal Variable Resistor;
                                                                         Variable current

Application Circuits

Noninverting Amplifier                                             Voltage Regulator

VS                        +

                                         VO              VIN      317                          VO (REG)

                                                                                      R1

                                 R2                                Iadj
                 R1                                                          R2

      VO = (1+R2/R1)VS                                    VO (REG) = 1.25V (1+R2/R1)+Iadj R2

Offset Voltage Adjustment                                 Comparator with Hysterisis

                      R1           R2                          VS            

VS                                                                            +                 VO

      100k

                              

                               +              VO

                                                                           }
                                                                   }

                                   TL072                               R1 R2

      10k                                                      VUL = {R1/(R1+R2)} VO(max)
                                                               RLL = {R1/(R1+R2)} VO(min)
10k                       10k

+12V       -12V

                          19                                                                              FN8166.2

                                                                                                    September 14, 2005
                                                     X9251

Application Circuits (continued)                                    Filter
                           Attenuator
                                                                C
                                                            VS                      +
                                                                                    
    R1                      R2                                                                                    VO
                                                                 R                                    R2
                     
                                                                                  R1
VS                    +                      VO

    R3

        R4 R1 = R2 = R3 = R4 = 10k

    VO = G VS                                                              GO = 1 + R2/R1
    -1/2  G  +1/2                                                          fc = 1/(2RC)

    Inverting Amplifier                                         Equivalent L-R Circuit

           R1 R2
VS
    }
         }

                                                                      C1                   R2
                                                            VS                                     +
                         +                   VO                                                   
                                                            ZIN
    VO = G VS                                                                     R1
    G = - R2/R1
                                                                                  R3

                                                            ZIN = R2 + s R2 (R1 + R3) C1 = R2 + s Leq
                                                                    (R1 + R3) >> R2

    Function Generator

                                                R2                            C

                  +                                  R1
                                                                        
                           } RA                                          +

                                       } RB

    frequency  R1, R2, C
    amplitude  RA, RB

                  20                                                                                                  FN8166.2

                                                                                                       September 14, 2005
                                                            X9251

PACKAGING INFORMATION
                                             24-Lead Plastic, TSSOP, Package Code V24

                                             .026 (.65) BSC

                                              .169  (4.3)  .252   (6.4)  BSC
                                              .177  (4.5)

                                 .303 (7.70)
                                 .311 (7.90)

                    .0075 (.19)                      .047 (1.20)
                    .0118 (.30)
                                              .002 (.06)
                                              .005 (.15)

                                              .010 (.25)                               (4.16) (7.72)
                                                 Gage Plane
           0 - 8                               Seating Plane
See Detail "A"
                        .020 (.50)                                            (1.78)
                        .030 (.75)

                        Detail A (20X)

                                                                              (0.42)

                                                     .031 (.80)                                (0.65)
                                                    .041 (1.05)                       ALL MEASUREMENTS ARE TYPICAL

                    NOTE: ALL DIMENSIONS IN INCHES (IN PARENTHESES IN MILLIMETERS)

                    21                                                                                              FN8166.2

                                                                                       September 14, 2005
                                      X9251

PACKAGING INFORMATION

                       24-Lead Plastic, SOIC, Package Code S24

                                                                       0.290 (7.37) 0.393 (10.00)
                                                                       0.299 (7.60) 0.420 (10.65)

         Pin 1 Index
                          Pin 1

                                      0.014 (0.35)
                                      0.020 (0.50)

                                                0.598 (15.20)
                                                0.610 (15.49)

             (4X) 7

             0.050 (1.27)                                                                0.092 (2.35)
                                                                                         0.105 (2.65)

                                                                       0.003 (0.10)
                                                                       0.012 (0.30)

                                                                          0.050" Typical

             0.010 (0.25)
                               X 45

             0.020 (0.50)

0 - 8                                                                                                0.050"
                                                                                                       Typical

                                      0.009 (0.22)             0.420"
                                      0.013 (0.33)

             0.015 (0.40)
             0.050 (1.27)

                                                               FOOTPRINT  0.030" Typical
                                                                           24 Places

                       NOTE: ALL DIMENSIONS IN INCHES (IN PARENTHESES IN MILLIMETERS)

                   All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems.
                          Intersil Corporation's quality certifications can be viewed at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and
reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result
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                              For information regarding Intersil Corporation and its products, see www.intersil.com

         22                                                                                                     FN8166.2

                                                                                                                September 14, 2005
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