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W9864G6

器件型号:W9864G6
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厂商名称:WINBOND [Winbond]
厂商官网:http://www.winbond.com
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W9864G6器件文档内容

                         W9864G6DB

                    1M 4 BANKS 16 BITS SDRAM

Table of Contents-

1. GENERAL DESCRIPTION.................................................................................................................. 3
2. FEATURES ......................................................................................................................................... 3
3. AVAILABLE PART NUMBER.............................................................................................................. 3
4. PIN CONFIGURATION ....................................................................................................................... 4
5. PIN DESCRIPTION ............................................................................................................................. 5
6. BLOCK DIAGRAM .............................................................................................................................. 6
7. FUNCTIONAL DESCRIPTION............................................................................................................ 7

     Power Up and Initialization................................................................................................................ 7
     Programming Mode Register ............................................................................................................ 7
     Bank Activate Command................................................................................................................... 7
     Read and Write Access Modes......................................................................................................... 7
     Burst Read Command....................................................................................................................... 8
     Burst Command ................................................................................................................................ 8
     Read Interrupted by a Read.............................................................................................................. 8
     Read Interrupted by a Write .............................................................................................................. 8
     Write Interrupted by a Write .............................................................................................................. 8
     Write Interrupted by a Read .............................................................................................................. 8
     Burst Stop Command ........................................................................................................................ 8
     Addressing Sequence of Sequential Mode....................................................................................... 9
     Addressing Sequence of Interleave Mode ........................................................................................ 9
     Auto Precharge Command.............................................................................................................. 10
     Precharge Command ...................................................................................................................... 10
     Self Refresh Command................................................................................................................... 10
     Power Down Mode .......................................................................................................................... 10
     No Operation Command ................................................................................................................. 11
     Deselect Command......................................................................................................................... 11
     Clock Suspend Mode ...................................................................................................................... 11
     Table of Operating Modes............................................................................................................... 12
     Simplified State Diagram................................................................................................................. 13
8. DC CHARACTERISTICS .................................................................................................................. 14
     Absolute Maximum Rating .............................................................................................................. 14
     Recommended DC Operating Conditions....................................................................................... 14
     Capacitance .................................................................................................................................... 14

                         Publication Release Date: January 27, 2003

                    -1-  Revision A1
                                                           W9864G6DB

     DC Characteristics .......................................................................................................................... 15
9. AC CHARACTERISTICS .................................................................................................................. 16
10. TIMING WAVEFORMS ................................................................................................................... 19

     Command Input Timing ................................................................................................................... 19
     Read Timing .................................................................................................................................... 20
     Control Timing of Input Data ........................................................................................................... 21
     Control Timing of Output Data ........................................................................................................ 22
     Mode Register Set Cycle ................................................................................................................ 23
11. OPERATING TIMING EXAMPLE.................................................................................................... 24
     Interleaved Bank Read (Burst Length = 4, CAS Latency = 3) ........................................................ 24
     Interleaved Bank Read (Burst Length = 4, CAS Latency = 3, Auto Precharge) ............................. 25
     Interleaved Bank Read (Burst Length = 8, CAS Latency = 3) ........................................................ 26
     Interleaved Bank Read (Burst Length = 8, CAS Latency = 3, Auto Precharge) ............................. 27
     Interleaved Bank Write (Burst Length = 8)...................................................................................... 28
     Interleaved Bank Write (Burst Length = 8, Auto Precharge) .......................................................... 29
     Page Mode Read (Burst Length = 4, CAS Latency = 3)................................................................. 30
     Page Mode Read/Write (Burst Length = 8, CAS Latency = 3) ....................................................... 31
     Auto Precharge Read (Burst Length = 4, CAS Latency = 3) .......................................................... 32
     Auto Precharge Write (Burst Length = 4)........................................................................................ 33
     Auto Refresh Cycle ......................................................................................................................... 34
     Self Refresh Cycle........................................................................................................................... 35
     Bust Read and Single Write (Burst Length = 4, CAS Latency = 3)................................................. 36
     Power Down Mode .......................................................................................................................... 37
     Auto Precharge Timing (Write Cycle) ............................................................................................. 38
     Auto Precharge Timing (Read Cycle) ............................................................................................. 39
     Timing Chart of Read to Write Cycle............................................................................................... 40
     Timing Chart of Write to Read Cycle............................................................................................... 41
     Timing Chart of Burst Stop Cycle (Burst Stop Command).............................................................. 42
     Timing Chart of Burst Stop Cycle (Precharge Command).............................................................. 43
     CKE/DQM Input Timing (Write Cycle)............................................................................................. 44
     CKE/DQM Input Timing (Read Cycle) ............................................................................................ 45
     Self Refresh/Power Down Mode Exit Timing .................................................................................. 46
12. PACKAGE DIMENSIONS ............................................................................................................... 47
     BGA 60 Balls Pitch = 0.65 mm........................................................................................................ 47
13. VERSION HISTORY ....................................................................................................................... 48

                                                                -2-
                                                                     W9864G6DB

1. GENERAL DESCRIPTION

W9864G6DB is a high-speed synchronous dynamic random access memory (SDRAM), organized as
1M words 4 banks 16 bits. Using pipelined architecture and 0.175 m process technology,
W9864G6DB delivers a data bandwidth of up to 286M bytes per second (-7).

W9864G6DB -7.

Accesses to the SDRAM are burst oriented. Consecutive memory location in one page can be
accessed at a burst length of 1, 2, 4, 8 or full page when a bank and row is selected by an ACTIVE
command. Column addresses are automatically generated by the SDRAM internal counter in burst
operation. Random column read is also possible by providing its address at each clock cycle. The
multiple bank nature enables interleaving among internal banks to hide the precharging time.

By having a programmable Mode Register, the system can change burst length, latency cycle,
interleave or sequential burst to maximize its performance. W9864G6DB is ideal for main memory in
high performance applications.

2. FEATURES

2.7V - 3.6V power supply
1048576 words 4 banks 16 bits organization
Self refresh current: Standard and low power
CAS latency: 2 and 3
Burst Length: 1, 2, 4, 8, and full page
Sequential and Interleave burst
Burst read, single write operation
Byte data controlled by DQM
Power-down Mode
Auto-precharge and controlled precharge
4K refresh cycles/ 64 mS
Interface: LVTTL
Packaged in BGA 60 balls pitch = 0.65 mm, using PB free materials

3. AVAILABLE PART NUMBER

PART NUMBER               SPEED (CL = 3)  SELF REFRESH CURRENT (MAX.)
W9864G6DB-7                   143 MHz                        1 mA

                                          Publication Release Date: January 27, 2003

                          -3-                                        Revision A1
                                                W9864G6DB

4. PIN CONFIGURATION

            Top View                       Bottom View

        12                 67        76                 21

A  VSS      DQ15 DQ0           VDD   VDD   DQ0 DQ15         VSS
                               DQ1   DQ1                    DQ14
B DQ14      VSSQ VDDQ          DQ2   DQ2   VDDQ VSSQ        DQ13
                               DQ3   DQ3                    DQ12
C DQ13      VDDQ VSSQ          DQ5   DQ5   VSSQ VDDQ        DQ10
                               DQ6   DQ6                    DQ9
D DQ12      DQ11 DQ4           DQ7   DQ7   DQ4 DQ11         DQ8
                                NC    NC
E DQ10      VSSQ VDDQ          WE#   WE#   VDDQ VSSQ         NC
                               CAS#  CAS#                    NC
F  DQ9      VDDQ VSSQ          CS#   CS#   VSSQ VDDQ         NC
                                BS0   BS0                   CKE
G DQ8       NC        NC        A10   A10  NC   NC           A11
                                 A1    A1                     A8
H  NC       VSS       VDD      VDD   VDD   VDD  VSS           A6
                                                            VSS
J  NC       UDQM LDQM                      LDQM UDQM

K  NC       CLK RAS#                       RAS# CLK

L  CKE      NC        NC                   NC   NC

M A11       A9        BS1                  BS1  A9

N  A8       A7        A0                   A0   A7

P  A6       A5        A2                   A2   A5

R VSS       A4        A3                   A3   A4

                               -4-
                                                                    W9864G6DB

5. PIN DESCRIPTION

BALL LOCATION PIN NAME FUNCTION                          DESCRIPTION

M1, M2, N1, N2,            Address       Multiplexed pins for row and column address. Row
N6, N7, P1, P2, A0 - A11                 address: A0 - A11. Column address: A0 - A7.
                                         A10 is sampled during a precharge command to
   P6, P7, R6,                           determine if all banks are to be precharged or bank
                                         selected by BS0, BS1.

M6, M7           BS0, BS1  Bank Select   Select bank to activate during row address latch time,
                                         or bank to read/write during address latch time.

A2, A6, B1, B7,  DQ0 -     Data Input/   Multiplexed pins for data output and input.
C1, C7, D1, D2,  DQ15        Output
D6, D7, E1, E7,
F1, F7, G1, G7

                                         Disable or enable the command decoder. When

L7               CS        Chip Select command decoder is disabled, new command is

                                         ignored and previous operation continues.

                           Row Address   Command input. When sampled at the rising edge of

K6               RAS       Strobe        the clock RAS , CAS and WE define the

                                         operation to be executed.

                           Column

K7               CAS       Address Referred to RAS

                           Strobe

         J7        WE      Write Enable Referred to RAS
                 UDQM
      J6, J5     LDQM      Input/Output  The output buffer is placed at Hi-Z (with latency of 2)
                               Mask      when DQM is sampled high in read cycle. In write
         K2       CLK                    cycle, sampling DQM high will block the write
                                         operation with zero latency.
         L1       CKE
   A7, H6, R7     VDD      Clock Inputs  System clock used to sample inputs on the rising
   A1, H2, R1      VSS                   edge of clock.
B6, C2, E6, F2   VDDQ
B2, C6, E2, F6    VSSQ                         CKE controls the clock activation and deactivation.
G2, G6, H1, H7,            Clock Enable When CKE is low, Power Down mode, Suspend
J1, K1, L2, L6
                                               mode, or Self Refresh mode is entered.

                           Power (+3.3V) Power for input buffers and logic circuit inside DRAM.

                           Ground        Ground for input buffers and logic circuit inside
                                         DRAM.

                           Power (+3.3V) Separated power from VDD, to improve DQ noise
                            for I/O Buffer immunity.

                           Ground for I/O Separated ground from VSS, to improve DQ noise

                           Buffer        immunity.

                 NC No Connection No connection

                                                    Publication Release Date: January 27, 2003

                                         -5-                                          Revision A1
                                                                                                                                        W9864G6DB

6. BLOCK DIAGRAM

CLK  CLOCK
     BUFFER
CKE
                 CONTROL
CS                 SIGNAL
RAS
CAS            GENERATOR
WE
     COMMAND
     DECODER

A10                         COLUMN DECODERROW DECODER                                                                                   COLUMN DECODER
                                     CELL ARRAY                                                                          ROW DECODER
                                        BANK #0                                                                                                  CELL ARRAY
A0             MODE                                                                                                                                 BANK #1
                             SENSE AMPLIFIER
               REGISTER                                                                                                                  SENSE AMPLIFIER
                                            DATA CONTROL
     ADDRESS                                      CIRCUIT

A9   BUFFER                COLUMN DECODER
                                   CELL ARRAY
BS0                                  BANK #2

BS1                         SENSE AMPLIFIER

      REFRESH   COLUMN                                                                                                                                 DQ        DQ0
     COUNTER   COUNTER                                                                                                                                 BUFFER
                                                                                                                                                               DQ15
                                                                                                                                        COLUMN DECODER
                                                                                                                                               CELL ARRAY      UDQM
                                                                                                                                                   BANK #3     LDQM

                           ROW DECODER                                                                                                   SENSE AMPLIFIER
                                                                                                                           ROW DECODER

                           NOTE:
                                    The cell array configuration is 2048 * 256 * 32

                           -6-
     W9864G6DB

7. FUNCTIONAL DESCRIPTION

Power Up and Initialization

The default power up state of the mode register is unspecified. The following power up and
initialization sequence need to be followed to guarantee the device being preconditioned to each user
specific needs.

During power up, all VDD and VDDQ pins must be ramp up simultaneously to the specified voltage
when the input signals are held in the "NOP" state. The power up voltage must not exceed VDD +0.3V
on any of the input pins or VDD supplies. After power up, an initial pause of 200 S is required
followed by a precharge of all banks using the precharge command. To prevent data contention on
the DQ bus during power up, it is required that the DQM and CKE pins be held high during the initial
pause period. Once all banks have been precharged, the Mode Register Set Command must be
issued to initialize the Mode Register. An additional eight Auto Refresh cycles (CBR) are also required
before or after programming the Mode Register to ensure proper subsequent operation.

Programming Mode Register

After initial power up, the Mode Register Set Command must be issued for proper device operation.
All banks must be in a precharged state and CKE must be high at least one cycle before the Mode
Register Set Command can be issued. The Mode Register Set Command is activated by the low
signals of RAS , CAS , CS and WE at the positive edge of the clock. The address input data
during this cycle defines the parameters to be set as shown in the Mode Register Operation table. A
new command may be issued following the mode register set command once a delay equal to tRSC has
elapsed. Please refer to the next page for Mode Register Set Cycle and Operation Table.

Bank Activate Command

The Bank Activate command must be applied before any Read or Write operation can be executed.
The operation is similar to RAS activate in EDO DRAM. The delay from when the Bank Activate
command is applied to when the first read or write operation can begin must not be less than the RAS
to CAS delay time (tRCD). Once a bank has been activated it must be precharged before another Bank
Activate command can be issued to the same bank. The minimum time interval between successive
Bank Activate commands to the same bank is determined by the RAS cycle time of the device (tRC).
The minimum time interval between interleaved Bank Activate commands (Bank A to Bank B and vice
versa) is the Bank to Bank delay time (tRRD). The maximum time that each bank can be held active is
specified as TRAS (max.).

Read and Write Access Modes

After a bank has been activated, a read or write cycle can be followed. This is accomplished by setting
RAS high and CAS low at the clock rising edge after minimum of tRCD delay. WE pin voltage level
defines whether the access cycle is a read operation ( WE high), or a write operation ( WE low). The
address inputs determine the starting column address. Reading or writing to a different row within an
activated bank requires the bank be precharged and a new Bank Activate command be issued. When
more than one bank is activated, interleaved bank Read or Write operations are possible. By using the
programmed burst length and alternating the access and precharge operations between multiple
banks, seamless data access operation among many different pages can be realized. Read or Write
Commands can also be issued to the same bank or between active banks on every clock cycle.

     Publication Release Date: January 27, 2003

-7-  Revision A1
                                                           W9864G6DB

Burst Read Command

The Burst Read command is initiated by applying logic low level to CS and CAS while holding
RAS and WE high at the rising edge of the clock. The address inputs determine the starting column
address for the burst. The Mode Register sets type of burst (sequential or interleave) and the burst
length (1, 2, 4, 8, full page) during the Mode Register Set Up cycle. Table 2 and 3 in the next page
explain the address sequence of interleave mode and sequence mode.

Burst Command

The Burst Write command is initiated by applying logic low level to CS , CAS and WE while
holding RAS high at the rising edge of the clock. The address inputs determine the starting column
address. Data for the first burst write cycle must be applied on the DQ pins on the same clock cycle
that the Write Command is issued. The remaining data inputs must be supplied on each subsequent
rising clock edge until the burst length is completed. Data supplied to the DQ pins after burst finishes
will be ignored.

Read Interrupted by a Read

A Burst Read may be interrupted by another Read Command. When the previous burst is interrupted,
the remaining addresses are overridden by the new read address with the full burst length. The data
from the first Read Command continues to appear on the outputs until the CAS latency from the
interrupting Read Command the is satisfied.

Read Interrupted by a Write

To interrupt a burst read with a Write Command, DQM may be needed to place the DQs (output
drivers) in a high impedance state to avoid data contention on the DQ bus. If a Read Command will
issue data on the first and second clocks cycles of the write operation, DQM is needed to insure the
DQs are tri-stated. After that point the Write Command will have control of the DQ bus and DQM
masking is no longer needed.

Write Interrupted by a Write

A burst write may be interrupted before completion of the burst by another Write Command. When the
previous burst is interrupted, the remaining addresses are overridden by the new address and data
will be written into the device until the programmed burst length is satisfied.

Write Interrupted by a Read

A Read Command will interrupt a burst write operation on the same clock cycle that the Read
Command is activated. The DQs must be in the high impedance state at least one cycle before the
new read data appears on the outputs to avoid data contention. When the Read Command is
activated, any residual data from the burst write cycle will be ignored.

Burst Stop Command

A Burst Stop Command may be used to terminate the existing burst operation but leave the bank
open for future Read or Write Commands to the same page of the active bank, if the burst length is full
page. Use of the Burst Stop Command during other burst length operations is illegal. The Burst Stop

                                                                -8-
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Command is defined by having RAS and CAS high with CS and WE low at the rising edge of
the clock. The data DQs go to a high impedance state after a delay, which is equal to the CAS
Latency in a burst read cycle, interrupted by Burst Stop. If a Burst Stop Command is issued during a
full page burst write operation, then any residual data from the burst write cycle will be ignored.

Addressing Sequence of Sequential Mode

A column access is performed by increasing the address from the column address which is input to
the device. The disturb address is varied by the Burst Length as shown in Table 2.

        Table 2 Address Sequence of Sequential Mode

DATA    ACCESS ADDRESS                      BURST LENGTH
Data 0              n             BL = 2 (disturb address is A0)
Data 1                           No address carry from A0 to A1
Data 2           n+1      BL = 4 (disturb addresses are A0 and A1)
Data 3           n+2             No address carry from A1 to A2
Data 4           n+3
Data 5           n+4    BL = 8 (disturb addresses are A0, A1 and A2)
Data 6           n+5             No address carry from A2 to A3
Data 7           n+6
                 n+7

Addressing Sequence of Interleave Mode

A column access is started in the input column address and is performed by inverting the address bit
in the sequence shown in Table 3.

        Table 3 Address Sequence of Interleave Mode

DATA             ACCESS ADDRESS         BUST LENGTH
Data 0    A8 A7 A6 A5 A4 A3 A2 A1 A0         BL = 2
Data 1   A8 A7 A6 A5 A4 A3 A2 A1 A0
Data 2   A8 A7 A6 A5 A4 A3 A2 A1 A0          BL = 4
Data 3  A8 A7 A6 A5 A4 A3 A2 A1 A0
Data 4   A8 A7 A6 A5 A4 A3 A2 A1 A0          BL = 8
Data 5  A8 A7 A6 A5 A4 A3 A2 A1 A0
Data 6  A8 A7 A6 A5 A4 A3 A2 A1 A0
Data 7  A8 A7 A6 A5 A4 A3 A2 A1 A0

                                        Publication Release Date: January 27, 2003

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Auto Precharge Command

If A10 is set to high when the Read or Write Command is issued, then the auto-precharge function is
entered. During auto-precharge, a Read Command will execute as normal with the exception that the
active bank will begin to precharge automatically before all burst read cycles have been completed.
Regardless of burst length, it will begin a certain number of clocks prior to the end of the scheduled
burst cycle. The number of clocks is determined by CAS latency.

A Read or Write Command with auto-precharge cannot be interrupted before the entire burst
operation is completed for the same bank. Therefore, use of a Read, Write, or Precharge Command is
prohibited during a read or write cycle with auto-precharge. Once the precharge operation has started,
the bank cannot be reactivated until the Precharge time (tRP) has been satisfied. Issue of Auto-
Precharge command is illegal if the burst is set to full page length. If A10 is high when a Write
Command is issued, the Write with Auto-Precharge function is initiated. The SDRAM automatically
enters the precharge operation one clock delay from the last burst write cycle. This delay is referred to
as write tDPL. The bank undergoing auto-precharge cannot be reactivated until tDPL and tRP are satisfied.
This is referred to as tDAL, Data-in to Active delay (tDAL = tDPL + tRP). When using the Auto-precharge
Command, the interval between the Bank Activate Command and the beginning of the internal
precharge operation must satisfy tRAS (min).

Precharge Command

The Precharge Command is used to precharge or close a bank that has been activated. The
Precharge Command is entered when CS , RAS and WE are low and CAS is high at the rising
edge of the clock. The Precharge Command can be used to precharge each bank separately or all
banks simultaneously. Three address bits, A10, BS0, and BS1 are used to define which bank(s) is to
be precharged when the command is issued. After the Precharge Command is issued, the precharged
bank must be reactivated before a new read or write access can be executed. The delay between the
Precharge Command and the Activate Command must be greater than or equal to the Precharge time
(tRP).

Self Refresh Command

The Self Refresh Command is defined by having CS , RAS , CAS and CKE held low with WE
high at the rising edge of the clock. All banks must be idle prior to issuing the Self Refresh Command.
Once the command is registered, CKE must be held low to keep the device in Self Refresh mode.
When the SDRAM has entered Self Refresh mode all of the external control signals, except CKE, are
disabled. The clock is internally disabled during Self Refresh Operation to save power. The device will
exit Self Refresh operation after CKE is returned high. A minimum delay time is required when the
device exits Self Refresh Operation and before the next command can be issued. This delay is equal
to the tAC cycle time plus the Self Refresh exit time.

If, during normal operation, AUTO REFRESH cycles are issued in bursts (as opposed to being evenly
distributed), a burst of 4,096 AUTO REFRESH cycles should be completed just prior to entering and
just after exiting the self refresh mode.

Power Down Mode

The Power Down mode is initiated by holding CKE low. All of the receiver circuits except CKE are
gated off to reduce the power. The Power Down mode does not perform any refresh operations,
therefore the device can not remain in Power Down mode longer than the Refresh period (tREF) of the
device.

                                                                - 10 -
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The Power Down mode is exited by bringing CKE high. When CKE goes high, a No Operation
Command is required on the next rising clock edge, depending on tCK. The input buffers need to be
enabled with CKE held high for a period equal to tCES (min.) + tCK (min.).

No Operation Command

The No Operation Command should be used in cases when the SDRAM is in a idle or a wait state to
prevent the SDRAM from registering any unwanted commands between operations. A No Operation
Command is registered when CS is low with RAS , CAS , and WE held high at the rising edge of
the clock. A No Operation Command will not terminate a previous operation that is still executing,
such as a burst read or write cycle.

Deselect Command

The Deselect Command performs the same function as a No Operation Command. Deselect
Command occurs when CS is brought high, the RAS , CAS , and WE signals become don't
cares.

Clock Suspend Mode

During normal access mode, CKE must be held high enabling the clock. When CKE is registered low
while at least one of the banks is active, Clock Suspend Mode is entered. The Clock Suspend mode
deactivates the internal clock and suspends any clocked operation that was currently being executed.
There is a one clock delay between the registration of CKE low and the time at which the SDRAM
operation suspends. While in Clock Suspend mode, the SDRAM ignores any new commands that are
issued. The Clock Suspend mode is exited by bringing CKE high. There is a one clock cycle delay
from when CKE returns high to when Clock Suspend mode is exited.

- 11 -  Publication Release Date: January 27, 2003
                                               Revision A1
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Table of Operating Modes

Fully synchronous operations are performed to latch the commands at the positive edges of CLK.
Table 1 shows the truth table for the operation commands.

                                  TABLE 1 TRUTH TABLE (Note (1), (2))

       COMMAND            DEVICE      CKEn-1 CKEn DQM BS0, 1 A10 A0-A9 CS                    RAS CAS WE
                          STATE

Bank Active               Idle        H  x          x  v  v                            V  L  L  H  H

Bank Precharge            Any         H  x          x  v  L                            x  L  L  H  L

Precharge All             Any         H  x          x  x  H                            x  L  L  H  L

Write                     Active (3)  H  x          x  v  L                            v  L  H  L  L

Write with Auto Precharge Active (3)  H  x          x  v  H                            v  L  H  L  L

Read                      Active (3)  H  x          x  v  L                            v  L  H  L  H

Read with Auto Precharge Active (3)   H  x          x  v  H                            v  L  H  L  H

Mode Register Set         Idle        H  x          x  v  v                            v  L  L  L  L

No-Operation              Any         H  x          x  x  x                            x  L  H  HH

Burst Stop                Active (4)  H  x          x  x  x                            x  L  H  H  L

Device Deselect           Any         H  x          x  x  x                            x  H  x  x  x

Auto Refresh              Idle        H  H          x  x  x                            x  L  L  L  H

Self Refresh Entry        Idle        H  L          x  x  x                            x  L  L  L  H

Self Refresh Exit          idle       L  H          x  x  x                            x  H  x  x  x
                          (S.R)
                                      L  H          x  x  x                            x  L  H  H  x

Clock Suspend Mode        Active      H  L          x  x  x                            x  x  x  x  x
Entry

Power Down Mode Entry     Idle        H  L          x  x  x                            x  H  x  x  X

                          Active (5)  H  L          x  x  x                            x  L  H  HH

Clock Suspend Mode Exit Active        L  H          x  x  x                            x  x  x  x  X

                          Any         L  H          x  x  x                            x  H  x  x  X

Power Down Mode Exit      (power      L  H          x  x  x                            x  L  H  HH
                          down)

Data Write/Output Enable  Active      H  x          L  x  x                            x  x  x  x  x

Data Write/Output Disable Active      H  x          H  x  x                            x  x  x  x  x

Notes:
(1) v = valid, x = Don't care, L = Low Level, H = High Level
(2) CKEn signal is input leve l when commands are provided.
(3) These are state of bank designated by BS0, BS1 signals.
(4) Device state is full page burst operation.
(5) Power Down Mode can not be entered in the burst cycle.

    When this command asserts in the burst cycle, device state is clock suspend mode.

                                            - 12 -
                                                                                                                                      W9864G6DB

Simplified State Diagram

                                                                                                             Self
                                                                                                           Refresh

                                                                              SELF                   exit
                                                                                   SELF
          Mode
         Register                   MRS                                                              REF              CBR
                                                                                                                    Refresh
            Set                                IDLE

                                                                              CKE

                                                                              CKE

                                                                         ACT                               Power
                                                                                                           Down

                                                ROW                           CKE                          Active
                                               ACTIVE                            CKE                       Power
                                                                                                           Down

         Write                      BST                                                      BST                    Read
                                         Write                                       Read
         CKE                                     AutWroitperewicthharge  AutoRperaedchwaitrhge                      CKE
          CKE                                  Read                                                                   CKE
  WRITE                             WRITE                 Write                                      READ                       READ
SUSPEND                                                                                                                      SUSPEND

WRITEA  CKE                        WRITEA                      PRE      PRE(precharge termination)  READA          CKE        READA
SUSPEND    CKE                                 PRE(precharge termination)                                             CKE    SUSPEND

POWER                               Precharge  Precharge
   ON

                                                                                                                             Automatic sequence
                                                                                                                             Manual input

MRS = Mode Register Set
REF = Refresh
ACT = Active
PRE = Precharge
WRITEA = Write with Auto precharge
READA = Read with Auto precharge

                                                                              - 13 -                       Publication Release Date: January 27, 2003
                                                                                                                                                  Revision A1
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8. DC CHARACTERISTICS

Absolute Maximum Rating

PARAMETER                              SYM.                              RATING      UNIT               NOTES

Input, Column Output Voltage           VIN, VOUT                   -0.3 - VDD +0.3             V        1

Power Supply Voltage                   VDD, VDDQ                         -0.3 - 4.6            V        1
Operating Temperature
                                       TOPR                              0 - 70            C           1

Storage Temperature                    TSTG                              -55 - 150         C           1

Soldering Temperature (10s)            TSOLDER                           260               C           1

Power Dissipation                      PD                                1                 W            1

Short Circuit Output Current           IOUT                              50                mA           1

Note: Exposure to conditions beyond those listed under Absolute Maximum Ratings may adversely affect the life and reliability
        of the device.

Recommended DC Operating Conditions

(TA = 0 to 70C)

PARAMETER                              SYM.                        MIN.  TYP.          MAX.       UNIT  NOTES
                                                                   2.7    3.3            3.6        V       2
Power Supply Voltage                   VDD                         2.7    3.3            3.6        V       2
Power Supply Voltage (for I/O Buffer)  VDDQ                        2.0                              V       2
Input High Voltage                      VIH                        -0.3    -         VDD +0.3       V       2
Input Low Voltage                                                          -             0.8
                                        VIL

Note: VIH (max.) = VDD/VDDQ +1.2V for pulse width < 5 nS
       VIL (min.) = VSS/VSSQ -1.2V for pulse width < 5 nS

Capacitance                                                              SYM.        MIN.         MAX. UNIT
                                                                           Ci         2.5
(VDD = 3.3V, TA = 25 C, f = 1 MHz)                                                   2.5         4     pF
                                                                         CCLK          4
                                   PARAMETER                              Co                      4     pF
  Input Capacitance
  (A0 to A11, BS0, BS1, CS , RAS , CAS , WE , DQM, CKE)                                           6.5   pF
  Input Capacitance (CLK)
  Input/Output capacitance (DQ0 - DQ15)

Note: These parameters are periodically sampled and not 100% tested

                                                           - 14 -
                                                                                    W9864G6DB

DC Characteristics

(VDD = 3.6V ~2.7V, TA = 0~70C)

                             PARAMETER                                SYM.      -7  UNIT  NOTES
                                                                              MAX.
Operating Current                                                      ICC1
                                                                                80
tCK = min., tRC = min.                              1 bank operation   ICC2               3
                                                                      ICC2P     30
Active precharge command cycling without                              ICC2S     1
burst operation                                                       ICC2PS
                                                                       ICC3     8
Standby Current                                     CKE = VIH         ICC3P                            3
                                                                       ICC4     1                      3
tCK = min., CS = VIH                                                   ICC5     55  mA
VIH/L = VIH (min.)/ VIL (max.)                                         ICC6     5
                                                                      ICC6L    145
Bank: Inactive State                                CKE = VIL (Power           110
                                                    Down mode)                  1
                                                                               400
Standby Current                                     CKE = VIH

CLK = VIL, CS = VIH
VIH/L=VIH (min.)/VIL (max.)

BANK: Inactive State                                CKE = VIL (Power
                                                    Down mode)

No Operating Current                                CKE = VIH
tCK = min., CS = VIH (min.)

BANK: active state (4 banks)                        CKE = VIL (Power
                                                    Down mode)

Burst Operating Current           (tCK = min.)                                                        3, 4
Read/Write command cycling
                                                                                                       3
Auto Refresh Current              (tCK = min.)                                      mA
Auto refresh command cycling                                                        A

Self Refresh Current              (CKE = 0.2V)
Self refresh mode

                           PARAMETER                SYMBOL            MIN.    MAX.  UNIT  NOTES
Input Leakage Current                                  II(L)           -5       5    A
(0V  VIN  VDD, all other pins not under test = 0V)    VO(L)            -5       5    A
Output Leakage Current                                 VOH             2.4       -    V
(Output disable, 0V  VOUT  VDDQ)                       VOL              -      0.4    V
LVTTL Output H Level Voltage
(IOUT = -2 mA)
LVTTL Output "L Level Voltage
(IOUT = 2 mA)

                                                    - 15 -            Publication Release Date: January 27, 2003
                                                                                                             Revision A1
                                                                                      W9864G6DB

9. AC CHARACTERISTICS                                                  SYMBOL         -7            UNIT
                                                                                            MAX.
(VDD = 3.6V - 2.7V, VSS = 0V, TA = 0 to 70 C) (Notes: 5, 6.)              tRC                       nS
                                                                          tRAS              100000  Cycle
                          PARAMETER                                      tRCD
                                                                         tCCD                1000    nS
Ref/Active to Ref/Active Command Period                                    tRP  MIN.         1000
                                                                         tRRD                        mS
Active to Precharge Command Period                                               65             6    nS
                                                                          tWR    45           5.5
Active to Read/Write Command Delay Time                                          20             7
                                                                           tCK   1              7
Read/Write(a) to Read/Write(b)Command Period                                     20            10
                                                                           tCH   14
Precharge to Active(b) Command Period                                      tCL   8             64
                                                                                 7
Active(a) to Active(b) Command Period                                      tAC   8
                                                                                 7
Write Recovery Time                     CL* = 2                           tOH    2
                                                                           tHZ   2
                                        CL* = 3                            tLZ
                                                                           tSB   3
CLK Cycle Time                          CL* = 2                             tT   3
                                                                           tDS   0
                                        CL* = 3                            tDH   0
                                                                           tAS  0.5
CLK High Level                                                             tAH  1.5
                                                                          tCKS   1
CLK Low Level                                                             tCKH  1.5
                                                                         tCMS    1
Access Time from CLK                    CL* = 2                          tCMH   1.5
                                                                          tREF   1
                                        CL* = 3                           tRSC  1.5
                                                                                 1
Output Data Hold Time
                                                                                 14
Output Data High Impedance Time

Output Data Low Impedance Time

Power Down Mode Entry Time

Transition Time of CLK (Rise and Fall)

Data-in-Set-up Time

Data-in Hold Time

Address Set-up Time

Address Hold Time

CKE Set-up Time

CKE Hold Time

Command Set-up Time

Command Hold Time

Refresh Time

Mode Register Set Cycle Time

                                                               - 16 -
                                                                                                 W9864G6DB

Notes:

1. Operation exceeds "ABSOLUTE MAXIMUM RATING" may cause permanent damage to the
   devices.

2. All voltages are referenced to VSS

3. These parameters depend on the cycle rate and listed values are measured at a cycle rate with the
   minimum values of tCK and tRC.

4. These parameters depend on the output loading conditions. Specified values are obtained with
   output open.

5. Power up Sequence

      (1) Power up must be performed in the following sequence.
     (2) Power must be applied to VDD and VDDQ (simultaneously) while all input signals are held in the "NOP" state. The CLK

         signals must be started at the same time.
     (3) After power-up a pause of at least 200 seconds is required. It is required that DQM and CKE signals then be held `

         high` (VDD levels) to ensure that the DQ output is impedance.
     (4) All banks must be precharged.
     (5) The Mode Register Set command must be asserted to initialize the Mode Register.
     (6) A minimum of eight Auto Refresh dummy cycles is required to stabilize the internal circuitry of the device.

6. AC Testing Conditions                                                      CONDITIONS
                                                                                      1.4V
                                        PARAMETER
                    Output Reference Level                                   See diagram below
                    Output Load                                                    2.4V/0.4V
                    Input Signal Levels (VIH/VIL)                                     1 nS
                    Transition Time (Rise and Fall) of Input Signal                   1.4V
                    Input Reference Level

output  Z = 50 ohms                                                          1.4 V
                                                                                        50 ohms
                                                                                       50pF

                                                               AC TEST LOAD

1. Transition times are measured between VIH and VIL.
2. tHZ defines the time at which the outputs achieve the open circuit condition and is not referenced to output level.
3. These parameters account for the number of clock cycles and depend on the operating frequency of the clock, as

     follows the number of clock cycles = specified value of timing/ clock period
     (count fractions as whole number)

     (1) tCH is the pulse width of CLK measured from the positive edge to the negative edge referenced to VIH (min.).
         tCL is the pulse width of CLK measured from the negative edge to the positive edge referenced to VIL (max.).

                                                                     - 17 -  Publication Release Date: January 27, 2003
                                                                                                                    Revision A1
                                                                   W9864G6DB

(2) A.C Latency Characteristics                            CL = 2      1        Cycle
         CKE to Clock Disable (CKE Latency)                CL = 3      2     Cycle + nS
         DQM to Output to HI-Z (Read DQM Latency)          CL = 2      0
         DQM to Output to HI-Z (Write DQM Latency)         CL = 3      0
         Write Command to Input Data (Write Data Latency)  CL = 2
          CS to Command Input ( CS Latency)                CL = 3      0
         Precharge to DQ Hi-Z Lead Time                    CL = 2
                                                           CL = 3      2
         Precharge to Last Valid Data Out                  CL = 2      3
                                                           CL = 3      1
         Bust Stop Command to DQ Hi-Z Lead Time            CL = 2      2
                                                           CL = 3      2
         Bust Stop Command to Last Valid Data Out                      3
                                                                       1
         Read with Auto Precharge Command to Active/Ref                2
         Command                                                   BL + tRP
         Write with Auto Precharge Command to Active/Ref           BL + tRP
         Command                                                   BL + tRP
                                                                   BL + tRP

- 18 -
                                                                         W9864G6DB

10. TIMING WAVEFORMS
Command Input Timing

                           tCK                                  tCL      tCH

           VIH                                                       tT       tT
   CLK VIL
    CS                          tCMS  tCMH                tCMH                    tCMS

   RAS                          tCMS  tCMH

   CAS                          tCMS  tCMH

    WE                          tCMS  tCMH
A0-A10
BS0, 1                          tAS   tAH

  CKE           tCKS tCKH       tCKS  tCKH          tCKS  tCKH

                                            - 19 -  Publication Release Date: January 27, 2003
                                                                                           Revision A1
                                                                                              W9864G6DB

Timing Waveforms, continued

Read Timing

                                           Read CAS Latency

CLK
CS

RAS
CAS

    WE                                                           tAC      tAC                    tHZ
                                                             tLZ      tOH                     tOH
A0-A10
BS0, 1                                                                  Valid                   Valid
                                                                      Data-Out                Data-Out
    DQ
                             Read Command                                       Burst Length

                                           - 20 -
                                                                                    W9864G6DB

Timing Waveforms, continued

Control Timing of Input Data

(Word Mask)

CLK

                   tCMH     tCMS  tCMH     tCMS
                                                         tCMH
DQM0

                                                               tCMS  tCMH     tCMS

        DQM1  tDS  tDH                     tDS   tDH           tDS   tDH      tDS   tDH
   DQ0 -DQ7
  DQ8-DQ15          Valid                         Valid               Valid          Valid
DQ16 -DQ23         Data-in                       Data-in             Data-in        Data-in
DQ24-DQ31
              tDS  tDH      tDS   tDH      tDS   tDH                          tDS   tDH

                    Valid          Valid          Valid                              Valid
                   Data-in        Data-in        Data-in                            Data-in

              tDS  tDH      tDS   tDH      tDS   tDH           tDS   tDH      tDS   tDH

                    Valid          Valid          Valid               Valid          Valid
                   Data-in        Data-in        Data-in             Data-in        Data-in

              tDS  tDH      tDS   tDH      tDS   tDH           tDS   tDH      tDS   tDH

                    Valid          Valid          Valid               Valid          Valid
                   Data-in        Data-in        Data-in             Data-in        Data-in

                                                                                             *DQM2,3="L"

(Clock Mask)

CLK                tCKH     tCKS  tCKH     tCKS
CKE

              tDS  tDH      tDS   tDH                          tDS   tDH      tDS   tDH

DQ0 -DQ7           Valid          Valid                              Valid          Valid
DQ8 -DQ15          Data-in        Data-in                            Data-in        Data-in

              tDS  tDH      tDS   tDH                          tDS   tDH      tDS   tDH

                    Valid          Valid                              Valid          Valid
                   Data-in        Data-in                            Data-in        Data-in

              tDS  tDH      tDS   tDH                          tDS   tDH      tDS   tDH

DQ16 -DQ23          Valid          Valid                              Valid          Valid
                   Data-in        Data-in                            Data-in        Data-in

              tDS  tDH      tDS   tDH                          tDS   tDH      tDS   tDH

DQ24 -DQ31          Valid          Valid                              Valid          Valid
                   Data-in        Data-in                            Data-in        Data-in

                                                 - 21 -        Publication Release Date: January 27, 2003
                                                                                                      Revision A1
                                                                                                     W9864G6DB

Timing Waveforms, continued

Control Timing of Output Data

(Output Enable)    tCMH       tCMS  tCMH            tCMS
              CLK
                                    tCMH            tCMS    tCMH            tCMS
           DQM0
           DQM1          tAC                  tAC                     tHZ                       tAC              tAC
      DQ0 -DQ7     tOH                   tOH                     tOH                       tLZ              tOH
    DQ8 -DQ15                                                                        OPEN
  DQ16 -DQ23             tAC           Valid                 Valid                                      Valid
  DQ24 -DQ31       tOH              Data-Out              Data-Out                             tHZ   Data-Out
                                                                                         tOH
                         tAC                  tAC                     tAC                                        tAC
                   tOH                   tOH                     tOH                 Valid                   tLZ
                                                                                  Data-Out             OPEN
                         tAC           Valid                 Valid
                   tOH              Data-Out              Data-Out                              tAC               tAC
                                                                                          tLZ               tOH
                                              tAC                      tHZ
                                         tOH                     tOH                 Valid              Valid
                                                                                  Data-Out           Data-Out
                                       Valid                 Valid
                                    Data-Out              Data-Out                              tAC              tAC
                                                                                         tOH                tOH
                                              tAC                      tHZ
                                         tOH                      tOH                Valid              Valid
                                                                                  Data-Out           Data-Out
                                       Valid                 Valid
                                    Data-Out              Data-Out                                            *DQM2,3="L"

(Clock Mask)       tCKH       tCKS  tCKH            tCKS                                                          tAC
              CLK                                                                                           tOH
             CKE       tAC                     tAC                   Valid             tAC
                   tOH                   tOH                      Data-Out        tOH                     Valid
    DQ0 -DQ7                                                                                           Data-Out
   DQ8 -DQ15           tAC             Valid                         Valid             tAC
  DQ16 -DQ23       tOH              Data-Out                      Data-Out        tOH                             tAC
  DQ24 -DQ31                                                                                                tOH
                       tAC                     tAC                   Valid             tAC
                   tOH                   tOH                      Data-Out        tOH                     Valid
                                                                                                       Data-Out
                       tAC             Valid                         Valid             tAC
                   tOH              Data-Out                      Data-Out        tOH                             tAC
                                                                                                            tOH
                                               tAC
                                         tOH                                                              Valid
                                                                                                       Data-Out
                                       Valid
                                    Data-Out                                                                      tAC
                                                                                                            tOH
                                              tAC
                                         tOH                                                              Valid
                                                                                                       Data-Out
                                       Valid
                                    Data-Out

                                                    - 22 -
Timing Waveforms, continued                               W9864G6DB

Mode Register Set Cycle              tRSC

   CLK       tCMS tCMH
   CS
             tCMS tCMH
   RAS
             tCMS tCMH
   CAS
             tCMS tCMH
   WE
A0-A10       tAS   tAH
BS0,1
                  Register
                  set data

                                                            next

                                                            command

        A0                                 A0        BurstAL0ength
                                     A2 A01 A0
                                      0 A00 0   SeqAue0ntial InteArle0ave
                                      0 A00 1
        A1 Burst Length               0 A10 0   1                   A10
                                      0 A10 1
        A2                            1 A00 0   A20                 A20
                                      1 A00 1
                                      1 A10 0   A40                 A40
                                      1 A10 1
        A3 Addressing Mode                      A80                 A80
                                           A03
        A4                                 A00  ResAe0rved  ResAe0rved
                                           A10
        A5 CAS Latency                          FullAP0age
                                     A6 A05 A4
        A6                            0 A00 0   AddressAin0g Mode
                                      0 A00 1       SeqAue0ntial
        A07 "0" (Test Mode)           0 A10 0        InteArle0ave
                                      0 A10 1
        A8 "0" Reserved               1 A00 0        CAS ALa0tency
                                                       ResAe0rved
        A09        WriteAM0 ode            A09         ResAe0rved
                                           A00              2
        A10 "0"                            A10             A30
                                                       Reserved
        AA101 "0"
                         ResAe0rved                  Single Write Mode
                                                Burst read aAn0d Burst write
        BS0 "0"                                 Burst read aAn0d single write

        BAS01 "0"

                                     - 23 -     Publication Release Date: January 27, 2003
                                                                                       Revision A1
                                                                                                                        W9864G6DB

11. OPERATING TIMING EXAMPLE
Interleaved Bank Read (Burst Length = 4, CAS Latency = 3)

                                                                       (CLK = 100 MHz)

     0                   1     2  3     4  5             6    7     8    9   10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS                                                 tRC                                    tRC                    tRC         tRC
RAS                                     tRAS
CAS                                                                         tRP                       tRAS                            tRP
                                                                              tRAS                    tRP                     tRAS

WE                                                            tRCD                              tRCD                    tRCD

BS0                                                      RBb                 RAc                                RBd                             RAe
BS1

                         tRCD

A10 RAa

A0-A9 RAa                         CAw         RBb                      CBx   RAc                      CAy       RBd                 CBz    RAe

DQM

CKE                                       tAC                               tAC                                tAC                        tAC

DQ                                                    aw0 aw1 aw2 aw3                   bx0 bx1 bx2 bx3                cy0 cy1 cy2 cy3

Bank #0 Active                    tRRD                                 tRRD                          tRRD                     tRRD
Bank #1
Bank #2                           Read                        Precharge      Active                       Read          Precharge          Active
                                                                                                Precharge                         Read
                   Idle                       Active                   Read                                     Active
Bank #3

                                                                             - 24 -
                                                           W9864G6DB

Operating Timing Example, continued

Interleaved Bank Read (Burst Length = 4, CAS Latency = 3, Auto Precharge)

                                                                                  (CLK = 100 MHz)

              0       1               2  3  4          5     6     7     8  9     10 11 12 13 14 15 16 17 18 19 20 21 22 23

         CLK                                            tRC                              tRC                               tRC             tRC
          CS                             tRAS
         RAS                                                                     tRP                           tRAS                        tRP
         CAS                                                             tRAS                                   tRP                        tRAS

         WE                                                  tRCD                            tRCD                              tRCD
         BS0
         BS1                                RBb                                   RAc                               RBd                          RAe

                                tRCD

         A10 RAa

A0-A9 RAa                                CAw RBb                            CBx   RAc              CAy              RBd              CBz         RAe
DQM
  CKE                                             tAC                             tAC                          tAC                               tAC
   DQ
                                                              aw0 aw1 aw2 aw3                 bx0 bx1 bx2 bx3       cy0 cy1 cy2 cy3                           dz0

                         tRRD                                      tRRD                            tRRD                              tRRD

Bank #0       Active                     Read                      AP*            Active                 Read                AP*                 Active
Bank #1  Idle                                  Active                                              AP*              Active
Bank #2                                                                     Read                                                     Read
Bank #3

                      * AP is the internal precharge start timing

                                                                                  - 25 -           Publication Release Date: January 27, 2003
                                                                                                                                          Revision A1
                                                           W9864G6DB

Operating Timing Example, continued

Interleaved Bank Read (Burst Length = 8, CAS Latency = 3)

                                                                   (CLK = 100 MHz)
     0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS

                                                                                tRC

RAS                                                  tRAS                                                   tRP           tRAS
CAS                                           tRP                                                           tRAS

WE
BS0

BS1

                         tRCD                                        tRCD                                                   tRCD

A10  RAa                                                   RBb                                                    RAc

A0-A9 RAa                      CAx                         RBb                       CBy                          RAc             CAz
DQM
                                              tAC                                            tAC                                       tAC
  CKE
                                                   ax0 ax1 ax2 ax3 ax4 ax5 ax6 by0 by1                                            by4 by5 by6 by7  CZ0
   DQ
                               tRRD                                                  tRRD
Bank #0 Active
Bank #1                        Read                                                              Precharge        Active          Read
Bank #2                            Precharge                                         Read                                             Precharge
                                                   Active
                   Idle
Bank #3

                                                                                     - 26 -
                                                           W9864G6DB

Operating Timing Example, continued

Interleaved Bank Read (Burst Length = 8, CAS Latency = 3, Auto Precharge)

CLK                                                                  (CLK = 100 MHz)
CS   0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

                                                                      tRC

RAS                                    tRAS                        tRP
                                                                          tRAS
CAS
                                                     tRCD                     tRCD
WE
BS0                                          RBb                   RAc
BS1

                       tRCD

A10 RAa

A0-A9 RAa                    CAx             RBb           CBy     RAc                    CAz

DQM

   CKE                                 tCAC                        tCAC                        tCAC

    DQ                                       ax0 ax1 ax2 ax3 ax4 ax5 ax6 ax7 by0 by1      by4 by5 by6   CZ0

Bank #0 Active                   tRRD                       tRRD   Active                 Read
Bank #1                      Read                                                                  AP*
Bank #2                                                    AP*
                                             Active        Read
                  Idle
Bank #3                                      * AP is the internal precharge start timing

                                                           - 27 -  Publication Release Date: January 27, 2003
                                                                                                          Revision A1
                                                                                                             W9864G6DB

Operating Timing Example, continued

Interleaved Bank Write (Burst Length = 8)

                                                                      (CLK = 100 MHz)
       0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK                                                             tRC                                tRP
CS                                     tRAS                                                     tRAS
RAS
CAS                      tRCD                                           tRCD                                    tRCD
WE

BS0
BS1

A10    RAa                              RBb                                                             RAc

A0-A9  RAa                     CAx      RBb                                   CBy                       RAc           CAz

DQM                            ax0 ax1

CKE                               tRRD  ax4 ax5 ax6 ax7 by0 by1 by2 by3                                 by4 by5 by6 by7 CZ0 CZ1 CZ2
DQ                            Write
                                                                                 tRRD

Bank #0 Active                                                                        Precharge         Active        Write
                                                                              Write                                       Precharge
Bank #1                                 Active

Bank #2
                   Idle

Bank #3

                                                - 28 -
                                                                                              W9864G6DB

Operating Timing Example, continued

Interleaved Bank Write (Burst Length = 8, Auto Precharge)

                                                                       (CLK = 100 MHz)
     0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS                                                tRC                           tRP
RAS                              tRAS                                           tRAS
CAS

WE

BS0

BS1            tRCD                                     tRCD                                  tRCD
A10
     RAa                         RBb                                                  RAb

A0-A9 RAa               CAx      RBb                          CBy                     RAc           CAz
DQM
  CKE                   ax0 ax1  ax4 ax5 ax6 ax7 by0 by1 by2 by3                      by4 by5 by6 by7 CZ0 CZ1  CZ2
   DQ
                          tRRD                                            tRRD

Bank #0 Active          Write                                 AP*                     Active        Write
                                                              Write                                 AP*
Bank #1                          Active

Bank #2                          * AP is the internal precharge start timing
                  Idle

Bank #3

                                                              - 29 -  Publication Release Date: January 27, 2003
                                                                                                             Revision A1
                                                                                                           W9864G6DB

Operating Timing Example, continued

Page Mode Read (Burst Length = 4, CAS Latency = 3)

     01234                                                               (CLK = 100 MHz)
                                            5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK                                                 tCCD            tCCD              tCCD
CS                                              tRAS
RAS
                                                                          tRAS

CAS

WE
BS0

BS1                                      tRCD

                       tRCD   RBb

A10 RAa

A0-A9 RAa                     CAI RBb            CBx      CAy                   CAm              CBz
DQM
  CKE                                       tAC                tAC        tAC               tAC       tAC
   DQ
                                                 a0 a1 a2 a3 bx0 bx1 Ay0 Ay1 Ay2 am0 am1 am2 bz0 bz1 bz2 bz3

                        tRRD

Bank #0 Active                Read                        Read                  Read                  Precharge
                                    Active                                                                              AP*
Bank #1                                          Read                                       Read

Bank #2
                  Idle

Bank #3

                                                 * AP is the internal precharge start timing

                                                                - 30 -
                                                                                                                       W9864G6DB

Operating Timing Example, continued

Page Mode Read/Write (Burst Length = 8, CAS Latency = 3)

                                                 (CLK = 100 MHz)

         0       1       2  3     4  5  6  7  8  9  10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK                                                 tRAS
CS
RAS

CAS

WE

BS0

BS1                tRCD
A10
         RAa

A0-A9 RAa                   CAx                                          CAy

DQM                                  tAC                                                                          tWR
CKE
DQ                                             ax0 ax1 ax2 ax3 ax4 ax5     ay0 ay1 ay2 ay3 ay4

                                           QQ Q Q Q Q                    DD D D D

Bank #0  Active             Read                                         Write  Precharge
Bank #1    Idle
Bank #2
Bank #3

                                                    - 31 -                    Publication Release Date: January 27, 2003
                                                                                                                     Revision A1
                                                                                                                             W9864G6DB

Operating Timing Example, continued

Auto Precharge Read (Burst Length = 4, CAS Latency = 3)

                                                                          (CLK = 100 MHz)

         0  1           2   3  4     5     6                      7  8    9  10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS

                                                             tRC

RAS

                                     tRAS                                    tRP                                  tRAS

CAS

WE                    tRCD                                                                      tRCD
BS0
BS1         RAa                                                                      RAb
A10

A0-A9       RAa                CAw                                                   RAb              CAx

DQM
CKE

                                           tAC                                                                    tAC

DQ                                                      aw0 aw1 aw2 aw3                                                 bx0  bx1  bx2 bx3

Bank #0 Active                 Read                                  AP*          Active              Read                   AP*

Bank #1

Bank #2
                  Idle

Bank #3

                                                                     * AP is the internal precharge start timing

                                                                             - 32 -
                                                                                                               W9864G6DB

Operating Timing Example, continued

Auto Precharge Write (Burst Length = 4)

                                                           (CLK = 100 MHz)

         0  1           2     3  4      5  6    7  8    9       10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS                                        tRC                                               tRC
RAS
CAS                              tRAS                      tRP                  tRAS                           tRP

WE
BS0

BS1

                        tRCD                                         tRCD

A10         RAa                                                 RAb                                                 RAc

A0-A9       RAa                  CAw                            RAb        CAx                                      RAc

DQM

CKE

DQ                               aw0 aw1 aw2 aw3                           bx0               bx1 bx2 bx3

Bank #0 Active                   Write             AP*          Active Write                              AP*       Active

Bank #1

Bank #2                                         * AP is the internal precharge start timing
                  Idle

Bank #3

                                                                - 33 -          Publication Release Date: January 27, 2003
                                                                                                                       Revision A1
                                                       W9864G6DB

Operating Timing Example, continued

Auto Refresh Cycle

                                                                            (CLK = 100 MHz)
       0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK    tRP                           tRC          tRC
CS

RAS
CAS
WE

BS0,1
A10
A0-A9

DQM
CKE
DQ

       All Banks    Auto                          Auto Refresh (Arbitrary Cycle)
       Prechage   Refresh

                                          - 34 -
                                                                                                          W9864G6DB

Operating Timing Example, continued

Self Refresh Cycle

                                                                (CLK = 100 MHz)

       0  1  2       3                      4  5       6  7  8  9  10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

   CS

                                       tRP

  RAS
  CAS

  WE

BS0,1

A10

A0-A9

DQM

                                                  tSB                         tCKS                        tCKS

CKE

                        tCKS

DQ

                                                          Self Refresh Cycle                        tRC
                                                                                      No Operation Cycle

          All Banks                         Self Refresh                                                        Arbitrary Cycle
          Precharge                             Entry

                                                                              - 35 -  Publication Release Date: January 27, 2003
                                                                                                                             Revision A1
                                                           W9864G6DB

Operating Timing Example, continued

Bust Read and Single Write (Burst Length = 4, CAS Latency = 3)

                                                                  (CLK = 100 MHz)
         0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS
RAS

CAS

                 tRCD

WE

BS0

BS1

   A10 RBa             CBv                         CBw        CBx CBy CBz
A0-A9 RBa
                             tAC                                              tAC
DQM
  CKE                             av0 av1 av2 av3     aw0     ax0 ay0              az0 az1 az2 az3
   DQ                                              D

                             QQ   QQ                       D  D               Q    Q  Q  Q

Bank #0  Active        Read                                Single Write Read
Bank #1    Idle
Bank #2
Bank #3

                                                   - 36 -
                                                                                         W9864G6DB

Operating Timing Example, continued

Power Down Mode

                                                       (CLK = 100 MHz)

       0  1       2       3  4     5  6          7  8  9  10 11 12 13 14 15 16 17 18 19 20 21 22 23

CLK

CS

RAS

CAS

WE
BS

A10       RAa                                                                            RAa

A0-A9     RAa                         CAa                                                RAa           CAx

DQM                  tSB                                                      tSB
CKE
          tCKS               tCKS                                       tCKS       tCKS
  DQ
                                                       ax0 ax1  ax2     ax3

          Active                    NOP                                 Precharge        NOPActive
                                           Read
                                                                                   Precharge Standby
                            Active Standby                                         Power Down mode
                          Power Down mode

          Note: The PowerDown Mode is entered by asserting CKE "low".
                  All Input/Output buffers (except CKE buffers) are turned off in the PowerDown mode.
                  When CKE goes high, command input must be No operation at next CLK rising edge.

                                                                - 37 -        Publication Release Date: January 27, 2003
                                                                                                                     Revision A1
                                                                                                                        W9864G6DB

Operating Timing Example, continued

Auto Precharge Timing (Write Cycle)

                          0           1        2           34                             56              78            9 10 11

  (1) CAS                 Write AP                        Act                                       Act             AP            Act
Latency=2
                                 tWR           tRP                   Act                  tRP                    tWR    tRP
( a ) burst length = 1
             Command      D0                               tRP                           D5 D6           D7                                  Act
                                                                                         Act
                      DQ  Write                  AP                  AP                                  Act                  tRP
( b ) burst length = 2    D0                                                                     tRP                AP
                                              tWR                 tWR
             Command                                                                     D5 D6                   tWR
                                      D1                  D3
                      DQ                                                                                 D7
( c ) burst length = 4    Write

             Command

DQ                        D0          D1       D2

( d ) burst length = 8    Write
             Command

          (2) CADSQ       D0 D1 D2 D3 D4
       Latency=3
                          Write AP                                               Act
( a ) burst length = 1
             Command             tWR                 tRP

                      DQ  D0

( b ) burst length = 2    Write                AP
             Command
                                          tWR                 tRP
                      DQ
( c ) burst length = 4    D0 D1

             Command      Write                                                  AP

                      DQ                                                    tWR
( d ) burst length = 8
                          D0 D1 D2 D3
             Command
                          Write

DQ                        D0          D1       D2         D3                     D4

Note:

                                 Write         represents the Write with Auto precharge command.

                                 AP                represents the start of internal precharging.

                                 Act                 represents the Bank Activate command.

                              When the Auto precharge command is asserted, the period from Bank Activate

                                 command to the start of internal precgarging must be at least tRAS (min.)

                                                                                 - 38 -
                                                                                              W9864G6DB

Operating Timing Example, continued

Auto Precharge Timing (Read Cycle)

                           0 1 2 3 4 5 6 7 8 9 10 11

(1) CAS

Latency=2

( a ) burst length = 1

Command Read AP                            Act

                                      tRP

           DQ                         Q0

( b ) burst length = 2

Command Read                          AP             Act

                                           tRP

           DQ                         Q0 Q1

( c ) burst length = 4     Read                      AP                     Act
             Command
                                                               tRP
                       DQ
                                      Q0 Q1 Q2 Q3

( d ) burst length = 8

Command                    Read                                                           AP  tRP                 Act
         DQ
                                      Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

   (2) CAS                                                Act
  Latency=3
                                           tRP
( a ) burst length = 1
                                               Q0
        Command Read AP

                       DQ

( b ) burst length = 2     Read       AP                       Act
             Command
                                                tRP
                       DQ
                                           Q0 Q1

( c ) burst length = 4     Read                      AP                              Act
             Command       Read
                                                                       tRP
                       DQ
( d ) burst length = 8                     Q0 Q1 Q2 Q3

             Command                                                                      AP                           Act

                DQ                                                                                 tRP

                                           Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

           Note:

                           Read       represents the Read with Auto precharge command.

                                 AP   represents the start of internal precharging.

                                 Act  represents the Bank Activate command.

                           When the Auto precharge command is asserted, the period from Bank Activate command to
                                          the start of internal precgarging must be at least Rt AS (min).

                                                               - 39 -            Publication Release Date: January 27, 2003
                                                                                                                        Revision A1
                                                                    W9864G6DB

Operating Timing Example, continued

Timing Chart of Read to Write Cycle

In the case of Burst Length = 4

                         0 1 2 3 4 5 6 7 8 9 10 11

(1) CAS Latency=2

( a ) Command            Read Write

DQM

DQ                               D0 D1 D2 D3

         ( b ) Command   Read        Write

                   DQM                     D0 D1 D2 D3
                         Read Write
                     DQ
                                 D0 D1 D2 D3
(2) CAS Latency=3
                         Read        Write
         ( a ) Command
                   DQM

                     DQ
         ( b ) Command

DQM

DQ                                   D0 D1 D2 D3

Note: The Output data must be masked by DQM to avoid I/O conflict.

                                            - 40 -
                                                            W9864G6DB

Operating Timing Example, continued

Timing Chart of Write to Read Cycle

In the case of Burst Length = 4

                             01 2 3 4 5 6 7 8 9                      10 11

(1) CAS Latency = 2          Write Read        Q0 Q1 Q2 Q3
                              D0
           ( a ) Command
                       DQM

                         DQ

( b ) Command                Write       Read
           DQM
             DQ              D0 D1             Q0 Q1 Q2 Q3

(2) CAS Latency = 3          Write Read

           ( a ) Command     D0                Q0 Q1 Q2 Q3
                       DQM                              Q0 Q1 Q2 Q3
                         DQ  Write       Read

           ( b ) Command     D0 D1
                       DQM

                         DQ

                                               - 41 -  Publication Release Date: January 27, 2003
                                                                                              Revision A1
                                                           W9864G6DB

Operating Timing Example, continued

Timing Chart of Burst Stop Cycle (Burst Stop Command)

                              0 1 2 3 4 5 6 7 8 9 10 11

(3) Read cycle

( a ) CAS latency =2

Command Read                             BST

                          DQ  Read       Q0 Q1 Q2 Q3 Q4
                                                                  BST
( b ) CAS latency = 3

                  Command

                 DQ                      Q0 Q1 Q2 Q3 Q4

(2) Write cycle                          BST
                Command Write

                 DQ D0 D1 D2 D3 D4

                              Note: BST  represents the Burst stop command

                                         - 42 -
                                                                                   W9864G6DB

Operating Timing Example, continued

Timing Chart of Burst Stop Cycle (Precharge Command)

                In the case of Burst Lenght = 8

                                      0 1 2 3 4 5 6 7 8 9 10 11

(1) Read cycle

( a )CAS latency =2                   Read               PRCG

                Commad

                      DQ              Read   Q0 Q1 Q2 Q3 Q4
                                                                    PRCG
( b )CAS latency = 3

                 Commad

                                  DQ             Q0 Q1 Q2 Q3 Q4

(2) Write cycle

( a ) CAS latency =2                  Write        PRCG
                                                 tWR
                 Commad

                     DQM

                DQ D0 D1 D2 D3 D4

( b ) CAS latency = 3                 Write       PRCG
                                                 tWR
                 Commad

                DQM

                DQ D0 D1 D2 D3 D4

                                      Note: PRCG represents the Precharge command

                                                 - 43 -                            Publication Release Date: January 27, 2003
                                                                                                                          Revision A1
                                                                W9864G6DB

Operating Timing Example, continued

CKE/DQM Input Timing (Write Cycle)

CLK cycle No.       1   2   3                4    5         6         7

         External
CLK

         Internal

CKE

DQM

DQ                  D1  D2  D3                    D5                  D6

                                     DQM MASK               CKE MASK
                                         (1)

CLK cycle No.       1   2   3                4    5         6         7

          External
CLK

          Internal

            CKE
             DQM

DQ                  D1  D2  D3                              D5        D6

                                     DQM MASK     CKE MASK
                                           (2)

CLK cycle No.       1   2   3                4    5         6         7

         External
CLK

          Internal

CKE

DQM

DQ                  D1  D2  D3                    D4        D5        D6

                                     CKE MASK

                                             (3)

                                     - 44 -
                                                              W9864G6DB

Operating Timing Example, continued

CKE/DQM Input Timing (Read Cycle)

CLK cycle No. 1          2   3           4        5     6     7

          External
CLK

          Internal

           CKE
           DQM

DQ                   Q1  Q2  Q3          Q4                   Q6

                                                  Open  Open

                                         (1)

CLK cycle No. 1          2   3           4        5     6     7

          External
CLK

           Internal

            CKE
            DQM

DQ                   Q1  Q2  Q3               Q4                       Q6

                                                           Open

                                         (2)

CLK cycle No.        1   2   3           4        5     6     7

          External
CLK

          Internal
           CKE
           DQM

DQ                   Q1  Q2          Q3           Q4    Q5    Q6

                                         (3)

                                     - 45 -       Publication Release Date: January 27, 2003
                                                                                         Revision A1
                                                                                            W9864G6DB

Operating Timing Example, continued

Self Refresh/Power Down Mode Exit Timing

Asynchronous Control
   Input Buffer turn on time (Power down mode exit time) is specified by Ct KS (min.) + tCK (min.)

A ) tCK < tCKS (min.) + tCK (min.)

                                            tCK

     CLK       tCKS(min)+tCK(min)
     CKE
Command        NOP                                 Command

                                                   Input Buffer Enable

       B) tCK >= tCKS (min.) + tCK (min.)

                                              tCK
CLK

CKE                                                tCKS(min)+tCK(min)

Command                                            Command

                                                                       Input Buffer Enable

Note:

          All Input Buffer (Include CLK Buffer) are turned off in the Power Down mode
          and Self Refresh mode

          NOP  Represents the No-Operation command

          Command Represents one command

                                                                       - 46 -
                                      W9864G6DB

12. PACKAGE DIMENSIONS
BGA 60 Balls Pitch = 0.65 mm

                              - 47 -  Publication Release Date: January 27, 2003
                                                                             Revision A1
                                                                         W9864G6DB

13. VERSION HISTORY

VERSION         DATE            PAGE                          DESCRIPTION
     A1  January 27, 2003          -  Formal Version

Headquarters                    Winbond Electronics Corporation America  Winbond Electronics (Shanghai) Ltd.

No. 4, Creation Rd. III,        2727 North First Street, San Jose,       27F, 2299 Yan An W. Rd. Shanghai,
Science-Based Industrial Park,  CA 95134, U.S.A.                         200336 China
Hsinchu, Taiwan                 TEL: 1-408-9436666                       TEL: 86-21-62365999
TEL: 886-3-5770066              FAX: 1-408-5441798                       FAX: 86-21-62365998
FAX: 886-3-5665577
http://www.winbond.com.tw/      Winbond Electronics Corporation Japan    Winbond Electronics (H.K.) Ltd.

Taipei Office                   7F Daini-ueno BLDG, 3-7-18               Unit 9-15, 22F, Millennium City,
                                Shinyokohama Kohoku-ku,                  No. 378 Kwun Tong Rd.,
9F, No.480, Rueiguang Rd.,      Yokohama, 222-0033                       Kowloon, Hong Kong
Neihu District, Taipei, 114,    TEL: 81-45-4781881                       TEL: 852-27513100
Taiwan, R.O.C.                  FAX: 81-45-4781800                       FAX: 852-27552064
TEL: 886-2-8177-7168
FAX: 886-2-8751-3579

Please note that all data and specifications are subject to change without notice.
All the trade marks of products and companies mentioned in this data sheet belong to their respective owners.

                                      - 48 -
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