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W7CF001G1XAI-H40TE-002.A6

器件型号:W7CF001G1XAI-H40TE-002.A6
器件类别:存储   
厂商名称:WINTEC INDUSTRIES
厂商官网:http://www.wintecind.com/
标准:  
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器件描述

compact flash 1gb industrial H4

参数
Datasheets:
W7CFzzz-H4, W8CFzzz-H4:
Standard Package : 100
Category: Memory Cards, Modules
Family: Memory Cards
Series: *
Other Names: 385-1126

W7CF001G1XAI-H40TE-002.A6器件文档内容

INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

               CompactFlashTM Card
              INDUSTRIAL GRADE

          W7CFxxxA-H4 / W8CFxxxA-H4

                         Series

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Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                              1
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

                        Table of Contents

Revision History ............................................................................................................................ 3
   FEATURES ................................................................................................................................ 4
   DESCRIPTION........................................................................................................................... 5
   1.0 General Product Specification ........................................................................................... 6
   2.0 Card Function Explanation ......................................................................................... 15
      2.1 Attribute Access Specifications.................................................................................. 15
      2.2 Task File Register Access Specifications ................................................................... 16
      2.3 Configuration Register Specification ......................................................................... 18
      2.4 Task File Register Specification ................................................................................. 20
      2.5 ATA Command Specification .................................................................................... 25
   3.0 Electrical Specification .................................................................................................. 31
      3.1 General ......................................................................................................................... 31
      3.2 DC Characteristics ...................................................................................................... 34
      3.3 AC Characteristics ...................................................................................................... 34
      3.4 Reset Characteristics (Memory Card Mode & I/O Card Mode) ................................ 45
      3.5 User Notes .................................................................................................................. 46
   4.0 Physical Specifications ................................................................................................. 47
      4.1 Labelling and Marking................................................................................................. 48
   5.0 Ordering Information ..................................................................................................... 49

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                         2
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

Revision History

Revision  Month Year                        History
1.00      September 2009                    Initial Release (Preliminary)
                                            Add firmware revision 090904 as option
1.01      October 2009                      Add firmware revision 091110a as option
                                            Add Dual ID mode as option
1.02      January 2010                      Update Ordering Guide
                                            Remove 128MB option
1.03      February 2010                     Added Support for Micron Flash
                                            Updated Ordering Guide
1.04      October 2011                      Corrected Typo's

1.05      March 2012

1.06      July                        2012

1.07      May                         2013

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INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

FEATURES

GENERAL
Density up to 32GB
32-bit RISC/DSP controller
Large internal SRAM provides firmware flexibility
Dual voltage support at 3.3V / 5V
Internal voltage detector
20 Kbyte internal Boot ROM and 32 Kbyte internal SRAM
Specialized for high-reliability
RoHS 6/6 compliant

RELIABILITY                                                          Wintec Type I Compact Flash
> 2,000,000 Program/Erase Cycles                                    (Industrial Grade H4 Series)
Industrial Wear Leveling

         Includes Static Block Management
Spares & Bad Block Management
On-Board ECC capable of correcting 4 random bytes per 512

        bytes sector with additional CRC for dynamic error checking
High Environmental Tolerance
10-Year Data Retention
Unlimited Reads

COMPATIBILITY
Fully compliance to CompactFlash TM 3.0 and compatible to 4.1 specifications
ATA-6 standard compatible in True-IDE mode
PCMCIA specification 2.1
Fast ATA supporting PIO mode 6, MDMA mode 4, UDMA mode 4 in True-IDE mode
Four integrated 8Kbyte Sector Buffers and 256 Byte PCMCIA Attribute Memory

PERFORMANCE
True IDE Mode Capable

         Host data transfer in PIO mode 6 or MDMA mode 4 up to 25 MByte/second
         Host data transfer in UDMA mode 4 up to 66 MByte/second
High Performance
         Two Direct Flash Access (DFA) Channels including two sector buffers support interleaving operation
Low Power Consumption:
         Maximum operation current is 130 mA (32 GB)
         Sleep mode current < 4 mA. (32 GB)

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INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

DESCRIPTION

Wintec's Compact Flash card is based on industrial leading Hyperstone F4 controller chip, which is a 32-bit RISC
processor with instruction set extension optimized for Flash handling. The superior wear leveling done by the
controller chip involves all physical blocks including the ones containing static data to meet the most demanding
requirements from users in a data traffic intensive environment.

The card contains a 50-pin connector consisting of two rows of 25 female contacts each on 50 mils (1.27mm)
centers. The Industrial Grade CompactFlashTM Memory Cards are constructed with Samsung or Micron single-level-
cell (SLC) NAND flash memory devices. It employs a variety of sophisticated functions, such as the Reed-Solomon
error correction code which is capable of correcting up to 4 symbols in a 512 bytes sector with additional CRC for
dynamic error checking. The wear-leveling methods ensure even wear of flash blocks across the entire card
capacity. With background operations to track erase counts, the card prioritizes new writes to blocks with lower
wear, and relocates static data to blocks with higher wear. Bad-block Management routines replace worn blocks
with spare blocks reserved by the controller on card initialization. All Flash management utilities allow for
maximum levels of data reliability and card endurance for prolong life cycle.

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W7CFxxxA-H4 Series RoHS 6/6 Compliant
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1.0 General Product Specification

For all the following specifications, values are defined at ambient temperature and nominal supply voltage unless
otherwise stated.

Table 1: Performance Specifications                                             Performance

                                   Parameter                 PIO Mode 6              UDMA Mode (Mode 4)
                                                               25 MB/s                        66 MB/s
Burst Transfer Rate To/From Host                               80 MB/s                        80 MB/s
Burst Transfer Rate Internally To/From Flash                   18 MB/s                        42 MB/s
Sustained Sequential Read (Typical)                            7.5 MB/s                       20 MB/s
Sustained Sequential Write (Typical)                             TBD                           38MB/s
Random Read (Typical)                                            TBD                           8MB/s
Random Write (Typical)

Table 2: Card Endurance                                      Table 3: Card Data Reliability

          Parameter               Spec                                 Parameter               Spec
                                                                                     < 1 in 1014 Bytes Read
Program/Erase Cycles      > 2,000,000 Cycles                 Non-Recoverable Errors  < 1 in 1020 Bytes Read
Read Cycles                    Unlimited                     Erroneous Correction
Data Retention                                               ECC Correctability          4 Bytes/Sector
MTBF                        10 Years (Min.)
                         > 4,000,000 Hours

Table 4: Environmental Specifications

Temperature  Parameters                                          Operating            Non-Operating
                        Standard Temp.                                                 -55C to 95C
                        Industrial Temp.                        0C to 70C            -55C to 95C
                                                               -40C to 85C
Humidity                                                                                 8% to 95%
                                                                 8% to 95%           (Non-Condensing)
Vibration                                                    (Non-Condensing)
Altitude                                                                                     N/A
Shock                                                            16.3 G rms
Acoustic                                                     80,000 ft. (Max.)
                                                              2,000 G (Max.)

                                                                     0 db

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                                            Figure 1: Card Block Diagram

NOTE: -CE1, -CE2, -OE, -WE IORD, -IOWR, -REG, -RESET, -CSEL, -PDIAG, -DASP pins are pulled up in card. CE1, -CE2, -OE, -WE, -
IORD, -IOWR, -REG pins are Schmitt trigger type input buffer.

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Table 5: Card Pin Assignment

             PC Card Memory Mode                   PC Card I/O Mode                True IDE Mode

          Pin  Signal                 Type    Pin            Signal   Type    Pin  Signal         Type

          1    GND                    Ground  1              GND      Ground  1    GND            Ground

          2    D03                    I/O     2              D03      I/O     2    D03            I/O

          3    D04                    I/O     3              D04      I/O     3    D04            I/O

          4    D05                    I/O     4              D05      I/O     4    D05            I/O

          5    D06                    I/O     5              D06      I/O     5    D06            I/O

          6    D07                    I/O     6              D07      I/O     6    D07            I/O

          7    -CE1                   I       7              -CE1     I       7    -CS0           I

          8    A10                    I       8              A10      I       8    A102           I

          9    -OE                    I       9              -OE      I       9    -ATA SEL       I

          10   A09                    I       10             A09      I       10   A092           I

          11   A08                    I       11             A08      I       11   A082           I

          12   A07                    I       12             A07      I       12   A072           I

          13   VCC                    Power   13             VCC      Power   13   VCC            Power

          14   A06                    I       14             A06      I       14   A062           I

          15   A05                    I       15             A05      I       15   A052           I

          16   A04                    I       16             A04      I       16   A042           I

          17   A03                    I       17             A03      I       17   A032           I

          18   A02                    I       18             A02      I       18   A02            I

          19   A01                    I       19             A01      I       19   A01            I

          20   A00                    I       20             A00      I       20   A00            I

          21   D00                    I/O     21             D00      I/O     21   D00            I/O

          22   D01                    I/O     22             D01      I/O     22   D01            I/O

          23   D02                    I/O     23             D02      I/O     23   D02            I/O

          24   WP                     O       24             -IOIS16  O       24   -IOCS16        O

          25   -CD2                   O       25             -CD2     O       25   -CD2           O

          26   -CD1                   O       26             -CD1     O       26   -CD1           O

          27   D111                   I/O     27             D111     I/O     27   D111           I/O

          28   D121                   I/O     28             D121     I/O     28   D121           I/O

          29   D131                   I/O     29             D131     I/O     29   D131           I/O

          30   D141                   I/O     30             D141     I/O     30   D141           I/O

          31   D151                   I/O     31             D151     I/O     31   D151           I/O

          32   -CE21                  I       32             -CE21    I       32   -CS11          I

          33   -VS1                   O       33             -VS1     O       33   -VS1           O

          34   -IORD                  I       34             -IORD    I       34   -IORD          I

          35   -IOWR                  I       35             -IOWR    I       35   -IOWR          I

          36   -WE                    I       36             -WE      I       36   -WE3           I

          37   RDY/BSY                O       37             IREQ     O       37   INTRQ          O

          38   VCC                    Power   38             VCC      Power   38   VCC            Power

          39   -CSEL                  I       39             -CSEL    I       39   -CSEL          I

          40   -VS2                   O       40             -VS2     O       40   -VS2           O

          41   RESET                  I       41             RESET    I       41   RESET          I

          42   -WAIT                  O       42             -WAIT    O       42   IORDY          O

          43   -INPACK                O       43   -INPACK            O       43   DMARQ          O

          44   -REG                   I       44             -REG     I       44   -DMACK         I

          45   BVD2                   I/O     45             -SPKR    I/O     45   -DASP          I/O

          46   BVD1                   I/O     46   -STSCHG            I/O     46   -PDIAG         I/O

          47   D081                   I/O     47             D081     I/O     47   D081           I/O

          48   D091                   I/O     48             D091     I/O     48   D091           I/O

          49   D101                   I/O     49             D101     I/O     49   D101           I/O

          50   GND                    Ground  50             GND      Ground  50   GND            Ground

NOTE:        These signals are required only for 16-bit access and not required when installed in 8-bit systems. For lowest power dissipation, leave
      1.     these signals open.
             Should be grounded by the host.
      2.

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3. Should be tied to VCC by the host.

Table 6: Card Pin Explanation

Signal Name            Type                        Pin #                                        Description
                                           8, 10, 11, 12, 14 -20
A10 - A0                                                          These address lines along with the REG signal are used to
(PC Card Memory Mode)                                             select the following: The I/O port address registers within the
                                                                  Compact Flash Card, the memory mapped port address
                                                                  registers within the card, a byte in the card's information
                                                                  structure and its configuration control and status registers.

A10 - A0                                                          This signal is the same as the PC Card Memory Mode signal.

(PC Card I/O Mode)                    I

A2 - A0                                    18, 19, 20             In True IDE Mode only A [2:0] is used to select the one of
(True IDE Mode)                                                   eight registers in the Task File.

A10 - A3                                                          In True IDE Mode these remaining address lines should be
(True IDE Mode)                                                   grounded by the host.

BVD1                                                              This signal is asserted high as the BVD1 signal since a
(PC Card Memory Mode)                                             battery is not used with this product.

-STSCHG                                                           This signal is asserted low to alert the host to changes in the

(PC Card I/O Mode)                    I/O  46                     RDY/ -BSY and Write Protect states, while the I/O interface
                                                                  is configured. Its use is controlled by the Card Config and
Status Changed
                                                                  Status Register.

-PDIAG                                                            In the True IDE Mode, this input/output is the Pass
(True IDE Mode)                                                   Diagnostic signal in the Master/Slave handshake protocol.

BVD2                                                              This output line is always driven to a high state in Memory
(PC Card Memory Mode)                                             Mode since a battery is not required for this product.

-SPKR                                 I/O    45                   This output line is always driven to a high state in I/O Mode
(PC Card I/O Mode)                         25, 26                 since this product does not support the audio function.

-DASP                                                             In the True IDE Mode, this input/output is the Disk
(True IDE Mode)                                                   Active/Slave Present signal in the Master/Slave handshake
                                                                  protocol.
-CD1, -CD2
(PC Card Memory Mode)                                             These Card Detect pins are connected to ground on the
                                                                  Compact Flash Card. They are used by the host to determine
-CD1, -CD2                            O                           if the card is fully inserted into its socket.
(PC Card I/O Mode)
                                                                  This signal is the same for all modes.

-CD1, -CD2                                                        This signal is the same for all modes.
(True IDE Mode)

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Table 6: Card Pin Explanation Cont.

Signal Name            Type                 Pin #                                            Description
                                                               These input signals are used both to select the card and to
-CE1, -CE2                                                     indicate to the card whether a byte or a word operation is
(PC Card Memory Mode)                                          being performed. CE2 always accesses the odd byte of the
Card Enable                                                    word. CE1 accesses the even byte or the Odd byte of the
                                                               word depending on A0 and CE2. A multiplexing scheme
-CE1, -CE2                               I  7, 32              based on A0, -CE1, -CE2 allows 8 bit hosts to access all data
                                                               on D0 -D7.
(PC Card I/O Mode)
                                                               This signal is the same as the PC Card Memory Mode signal.
Card Enable
                                                               In the True IDE Mode CS0 is the chip select for the task file
-CS0, -CS1                                                     registers while CS1 is used to select the Alternate Status
(True IDE Mode)                                                Register and the Device Control Register.

-CSEL                                                          This signal is not used for this mode.
(PC Card Memory Mode)

-CSEL                                                          This signal is not used for this mode.

(PC Card I/O Mode)                       I  39

-CSEL                                                          This internally pulled up signal is used to configure this
(True IDE Mode)                                                device as a Master or a Slave when configured in the True
                                                               IDE Mode. When this pin is grounded, this device is
D15 - D00                                                      configured as a Master. When this pin is open, this device is
(PC Card Memory Mode)                                          configured as a Slave.

                                                               These lines carry the Data, Commands and Status
                                                               information between the host and the controller. D00 is the
                                                               LSB of the Even Byte of the Word. D08 is the LSB of the
                                                               Odd Byte of the Word.

D15 - D00              I/O                   2-6, 21, 22, 23,  These signals are the same as the PC Card Memory Mode
(PC Card I/O Mode)                          27-31, 47, 48, 49  signal.

D15 - D00                                                      In True IDE Mode all Task File operations occur in byte
(True IDE Mode)                                                mode on the low order bus D00 -D07 while all data transfers
                                                               are 16 bits using D00 -D15.

GND                                                            Ground.
(PC Card Memory Mode)

GND                                   -     1, 50              This signal is the same for all modes.
(PC Card I/O Mode)

GND                                                            This signal is the same for all modes.
(True IDE Mode)

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256MB 32GB                                                 The Input Acknowledge signal is asserted by the Compact
                                                             Flash Card when the card is selected and responding to an I/O
-INPACK                                                      read cycle at the address that is on the address bus. This
(PC Card Memory Mode)                                        signal is used by the host to control the enable of any input
                                                             data buffers between the card and the CPU.
-INPACK
(PC Card I/O Mode)                                           This signal is a DMA Request that is used for DMA data
Input Acknowledge                                            transfers between host and device. It shall be asserted by the
                                                             device when it is ready to transfer data to or from the host.
                       O                 43                  For Multiword DMA transfers, the direction of data transfer
                                                             is controlled by DIOR- and DIOW-.This signal is used in a
DMARQ                                                        handshake manner with DMACK- before negating
(True IDE Mode)                                              DMAREQ, and reasserting DMAREQ if there is more data to
                                                             transfer.
-IORD
(PC Card Memory Mode)                                        DMAREQ shall not be driven when the device is not
                                                             selected.
-IORD                                 I  34
(PC Card I/O Mode)                                           While a DMA operation is in progress, -CS0 and CS1 shall
                                                             be held negated and the width of the transfers shall be 16 bits.
-IORD
(True IDE Mode)                                              If there is no hardware support for DMA mode in the host,
                                                             this output signal is not used and should not be connected at
                                                             the host .In this case, the BIOS must report that DMA mode
                                                             is not supported by the host so that the device driver will not
                                                             attempt DMA mode.

                                                             A host that does not support DMA mode and implements
                                                             both PCMCIA and true-IDE modes of operation need not
                                                             alter the PCMICIA mode connections while in True-IED
                                                             mode as long as this does not prevent proper operation in any
                                                             mode.

                                                             This signal is not used in this mode.

                                                             This is an I/O Read strobe generated by the host. This signal
                                                             gates I/O data onto the bus from the Compact Flash Card
                                                             when the card is configured to use the I/O interface.

                                                             In True IDE Mode, this signal has the same function as in PC
                                                             Card I/O Mode.

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Table 6: Card Pin Explanation Cont.

Signal Name            Type              Pin #                                             Description

-IOWR                                                        This signal is not used in this mode.
(PC Card Memory Mode)
                                                             The I/O Write strobe pulse is used to clock I/O data on the
- IOWR                                I  35                  Card Data bus into the Compact Flash controller registers
(PC Card I/O Mode)                                           when the card is configured to use the I/O interface.
                                                             The clocking will occur on the negative to positive edge of
- IOWR                                                       the signal (trailing edge).
(True IDE Mode)
                                                             In True IDE Mode, this signal has the same function as in PC
-OE                                                          Card I/O Mode.
(PC Card Memory Mode)
                                                             This is an Output Enable strobe generated by the host
-OE                                   I  9                   interface. It is used to read data from the Compact Flash Card
(PC Card I/O Mode)                                           in Memory Mode and to read the CIS and configuration
                                                             registers.
-ATA SEL
(True IDE Mode)                                              In PC Card I/O Mode, this signal is used to read the CIS and
                                                             configuration registers.
RDY/-BSY
(PC Card Memory Mode)                                        To enable True IDE Mode this input should be grounded by
                                                             the host.
                                      O  37
                                                             In Memory Mode this signal is set high when the Compact
- IREQ                                                       Flash Card is ready to accept a new data transfer operation
(PC Card I/O Mode)                                           and held low when the card is busy. The host memory card
                                                             socket must provide a pull-up resistor.
-INTRQ
(True IDE Mode)                                              At power up and at Reset, the RDY/-BSY signal is held low
                                                             (busy) until the Compact Flash Card has completed its power
                                                             up or reset function. The RDY/-BSY signal is held high
                                                             (disabled from being busy) whenever the following condition
                                                             is true: The Compact Flash Card has been powered up with
                                                             +RESET continuously disconnected or asserted.
                                                             I/O Operation After the Compact Flash Card has been
                                                             configured for I/O operation, this signal is used as Interrupt
                                                             Request. This line is strobed low to generate a pulse mode
                                                             interrupt or held low for a level mode interrupt.

                                                             In True IDE Mode, this signal is the active high Interrupt
                                                             Request to the host.

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INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

Table 6: Card Pin Explanation Cont.

     Signal Name         Type            Pin #                                             Description
                                                             This signal is used during Memory Cycles to distinguish
-REG                                                         between Common Memory and Register (Attribute) Memory
(PC Card Memory Mode)                                        accesses. High for Common Memory, Low for Attribute
Attribute Memory Select                                      Memory.

-REG                                                         The signal must also be active (low) during I/O Cycles when
(PC Card I/O Mode)                                           the I/O address is on the Bus.

                                      I  44                  This is a DMA Acknowledge signal that is asserted by the
                                                             host in response to DMAREQ to initiate DMA transfers.
-DMACK
(True IDE Mode)                                              While DMA operations are not active, the card shall ignore
                                                             the DMACK signal, including a floating condition.
RESET
(PC Card Memory Mode)                                        If DAM operation is not supported by a True-IDE Mode only
                                                             host, this signal should be driven high or connected to VCC
                                      I  41                  by the host.

RESET                                                        A host that does not support DMA mode and implements
(PC Card I/O Mode)                                           both PCMCIA and True-IDE modes of operation need not
                                                             alter the PCMCIA mode connections while in True-IDE
-RESET                                                       mode as long as this does not prevent proper operation all
(True IDE Mode)                                              modes.

VCC                                                          When the pin is high, this signal resets the Compact Flash
(PC Card Memory Mode)                                        Card. The card is Reset only at power up if this pin is left
                                                             high or open from power-up. The card is also reset when the
                                                             Soft Reset bit in the Card Configuration Option Register is
                                                             set.

                                                             This signal is the same as the PC Card Memory Mode signal.

                                                             In the True IDE Mode this input pin is the active low
                                                             hardware reset from the host.

                                                             +5, +3.3V power.

VCC                                   -  13, 38              This signal is the same for all modes.
                                         33, 40
(PC Card I/O Mode)                                           This signal is the same for all modes.

VCC                                                          Voltage Sense Signals. VS1 is grounded so that the
(True IDE Mode)                                              Compact Flash Card CIS can be read at 3.3 volts and VS2 is
                                                             open and reserved by PCMCIA for a secondary voltage.
-VS1, -VS2                                                   This signal is the same for all modes.
(PC Card Memory Mode)
                                                             This signal is the same for all modes.
-VS1, -VS2                            O

(PC Card I/O Mode)

-VS1, -VS2
(True IDE Mode)

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Table 6: Card Pin Explanation Cont.

Signal Name            Type              Pin #                                             Description

-WAIT                                                        This signal is not asserted for all modes.
(PC Card Memory Mode)
                                                             This signal is not asserted for all modes.
-WAIT                                 O  42
(PC Card I/O Mode)                                           This signal is not asserted for all modes.

-IORDY                                                       This is a signal driven by the host and used for strobing
(True IDE Mode)                                              memory write data to the registers of the Compact Flash Card
                                                             when the card is configured in the memory interface mode. It
-WE                                                          is also used for writing the configuration registers.
(PC Card Memory Mode)
                                                             In PC Card I/O Mode, this signal is used for writing the
-WE                                   I  36                  configuration registers.
(PC Card I/O Mode)
                                                             In True IDE Mode this input signal is not used and should be
-WE                                                          connected to VCC by the host.
(True IDE Mode)
                                                             Memory Mode The Compact Flash Card does not have a
-WP                                                          write protect switch. This signal is held low after the
(PC Card Memory Mode)                                        completion of the reset initialization sequence.
                                                             I/O Operation When the Compact Flash Card is configured
-IOIS16                               O  24                  for I/O Operation, Pin 24 is used for the I/O Selected is 16
(PC Card I/O Mode)                                           Bit Port (-IOIS16) function. A Low signal indicates that a 16
                                                             bit or odd byte only operation can be performed at the
-IOCS16                                                      addressed port.
(True IDE Mode)
                                                             In True IDE Mode this output signal is asserted low when
                                                             this device is expecting a word data transfer cycle.

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2.0 Card Function Explanation

2.1 Attribute Access Specifications

When CIS-ROM region or Configuration register region is accessed, read and write operations are executed under
the condition of REG = "L" as follows. That region can be accessed by Byte/Word/Odd-byte modes, which are
defined by PC card standard specifications.

Table 7: Attribute Read Access Mode

              Mode       -REG -CE2 -CE1 A0                      -OE -WE          D8 -D15      D0 -D7
Standby mode
                                         H                                       High-Z       High-Z
Byte access (8-bit)                                                              High-Z      Even byte
                                      L  H  L                L  L  H             High-Z
Word access (16-bit)                                                              Invalid     Invalid
Odd byte access (8-bit)               L  H  L                H  L  H              Invalid    Even byte

                                      L  L  L                   L  H                          High-Z

                                      L  L  H                   L  H

Table 8: Attribute Write Access Mode

              Mode       -REG -CE2 -CE1 A0                      -OE -WE           D8 -D15     D0 -D7
Standby mode
Byte access (8-bit)                      H                                       Don't care  Don't care
                                                                                 Don't care  Even byte
Word access (16-bit)                  L  H  L                L  H  L             Don't care  Don't care
Odd byte access (8-bit)                                                          Don't care  Even byte
                                      L  H  L                H  H  L             Don't care  Don't care

                                      L  L  L                   H  L

                                      L  L  H                   H  L

                                      Figure 2: Attribute Access Timing Example

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2.2 Task File Register Access Specifications

There are two cases of Task File register mapping, one is mapped I/O address area, and the other is mapped Memory
address area. Each case of Task File register read and write operations are executed under the condition as follows.
That area can be accessed by Byte/Word/Odd Byte modes, which are defined by PC card standard specifications.

2.2.1 I/O Address Map

Table 9: Task File Register Read Access Mode (i)

             Mode        -REG -CE2 -CE1 A0 -IORD -IOWR -OE -WE         D8 -D15      D0 -D7
Standby mode
                                      H                                 High-Z      High-Z
Byte access (8-bit)                                                     High-Z     Even byte
                         L H LL                              L  H  HH   High-Z     Odd byte
Word access (16-bit)                                                   Odd byte    Even byte
Odd byte access (8-bit)  L H LH                              L  H  HH  Odd byte
                                                                                    High-Z
                         LLL                                 L  H  HH

                         LLH                                 L  H  HH

Table 10: Task File Register Write Access Mode (i)

             Mode        -REG -CE2 -CE1 A0 -IORD -IOWR -OE -WE          D8 -D15     D0 -D7
Standby mode
                                      H                                Don't care  Don't care
Byte access (8-bit)                                                    Don't care  Even byte
                         L H LL                              H  L  HH  Don't care  Odd byte
Word access (16-bit)                                                   Odd byte    Even byte
Odd byte access (8-bit)  L            H  LH                  H  L  HH  Odd byte    Don't care

                         LLL                                 H  L  HH

                         LLH                                 H  L  HH

                         Figure 3: Task File Register Access Timing Example (i)

2.2.2 Memory Address Map

Table 11: Task File Register Read Access Mode (ii)

             Mode        -REG -CE2 -CE1 A0 -IORD -IOWR -OE -WE         D8 -D15      D0 -D7
Standby mode
                                      H                                 High-Z      High-Z
Byte access (8-bit)                                                     High-Z     Even byte
                         HH LL                               L  H  HH   High-Z     Odd byte
Word access (16-bit)                                                   Odd byte    Even byte
Odd byte access (8-bit)  H H LH                              L  H  HH  Odd byte
                                                                                    High-Z
                         HLL                                 L  H  HH

                         HLH                                 L  H  HH

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Table 12: Task File Register Write Access Mode (ii)

             Mode        -REG -CE2 -CE1 A0 -IORD -IOWR -OE -WE                    D8 -D15     D0 -D7
Standby mode
                                      H                                          Don't care  Don't care
Byte access (8-bit)                                                              Don't care  Even byte
                         HH LL                               H         L  HH     Don't care  Odd byte
Word access (16-bit)                                                             Odd byte    Even byte
Odd byte access (8-bit)  HH                    LH            H         L  HH     Odd byte    Don't care

                         HLL                                 H         L  HH

                         HLH                                 H         L  HH

                         Figure 4: Task File Register Access Timing Example (ii)

2.2.3 True IDE Mode

The card can be configured in a True IDE Mode of operation. This card is configured in this mode only when the
OE input signal is asserted GND by the host. In this True IDE Mode Attribute Registers are not accessible from the
host. Only I/O operation to the task files and data registers are allowed. If this card is configured during power on
sequence, data registers are accessed in word (16-bit). The card permits 8-bit accesses if the user issues a Set Feature
Command to put the device in 8-bit mode.

Table 13: True IDE Mode Read I/O Function

             Mode        -CE2            -CE1  A0 -A2           -IORD     -IOWR  D8 -D15      D0 -D7

Invalid mode               L               L      0                L         H    High-Z      High-Z
Standby mode               H               H     6H                L         H    High-Z      High-Z
Data register access       H               L    1-7H               L         H   Odd byte    Even byte
Alternate status access    L               H                                      High-Z     Status out
Other task file access     H               L                                      High-Z
                                                                                                Data

Table 14: True IDE Mode Write I/O Function

             Mode        -CE2            -CE1  A0 -A2           -IORD -IOWR       D8 -D15     D0 -D7

Invalid mode               L               L      0             L         H      Don't care  Don't care
Standby mode               H               H     6H                              Don't care  Don't care
Data register access       H               L    1-7H            L         H      Odd byte    Even byte
Alternate status access    L               H                                     Don't care  Control in
Other task file access     H               L                    L         H      Don't care
                                                                                                Data

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                             Figure 5: True IDE Mode I/O Access Timing Example

2.3 Configuration Register Specification

This card supports four configuration registers for the purpose of the configuration and observation of this card.
These registers can be used in memory card mode and I/O card mode. In True IDE mode, these registers cannot be
used.

2.3.1 Configuration Option register (Address 200H)

This register is used for setting the card configuration status and for issuing soft reset to the card.

bit 7            bit 6        bit 5  bit 4                   bit 3         bit 2  bit 1                  bit 0
                             INDEX
SRESET        LevlREQ

NOTE:
      1. Initial value: 00H

Table 15: Option Register Function

        Name                 R/W                                    Function

                                  Setting this bit to "1", places the card in the reset state (Card Hard Reset). This

                                  operation is equal to Hard Reset, except this bit is not cleared. Then this bit set to

SRESET (HOST->)              R/W  "0", places the card in the reset state of Hard Reset (This bit is set to "0" by Hard
                                  Reset). Card configuration status is reset and the card internal initialized operation

                                  starts when Card hard Reset is executed, so next access to the card should be the

                                  same sequence as the power on sequence.

LevlREQ (HOST->)             R/W  This bit sets to "0" when pulse mode interrupt is selected, and "1" when level mode
                                  interrupt is selected.

INDEX (HOST->)                         This bit is used for select operation mode of the card as follows. When Power on,
                             R/W Card Hard Reset and Soft Reset, this data is "000000" for the purpose of Memory

                                       card interface recognition.

Table 16: INDEX bit assignment

         INDEX Bit                Task File register address                      Mapping mode
543210                                                                            Memory Mapped
                                                                              Contiguous I/O Mapped
000000                            0H to FH, 400H to 7FFH                        Primary I/O Mapped

000001                               xx0H to xxFH                                                            18

000010                            1F0H to 1F7H, 3F6H to 3F7H

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc
August 2013  Wintec Industries, Inc.
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

000011                                     170H to 177H, 376H to 377H         Secondary I/O Mapped

2.3.2 Configuration and Status Register (Address 202H)

This register is used for observing the card state.

bit 7               bit 6             bit 5          bit 4   bit 3     bit 2  bit 1                 bit 0
                                      IOIS8            0       0
CHGED  SIGCHG                                                          PWD    INTR                  0

NOTE:
      1. 1nitial value: 00H

Table 17: Configuration and Status Register Function

              Name                    R/W                                                 Function
CHGED (HOST->)                          R
SIGCHG (HOST->)                              This bit indicates that CRDY/-BSY bit on Pin Replacement register is set to "1".
IOIS8 (HOST->)                        R/W    When CHGED bit is set to "1", -STSCHG pin is held "L" at the condition of
PWD (HOST->)                          R/W    SIGCHG bit set to "1" and the card configured for the I/O interface.
                                      R/W    This bit is set or reset by the host for enabling and disabling the status-change signal
INTR (HOST->)                                (-STSCHG pin). When the card is configured I/O card interface and this bit is set to
                                        R    "1", -STSCHG pin is controlled by CHGED bit. If this bit is set to "0", -STSCHG
                                             pin is kept "H".
                                             The host sets this field to "1" when it can provide I/O cycles only with one 8-bit
                                             data bus (D7 to D0).
                                             When this bit is set to "1", the card enters sleep stat (Power Down mode). When
                                             this bit is reset to "0", the card transfers to idle state (active mode). RRDY/-BSY bit
                                             on Pin Replacement Register becomes BUSY when this bit is changed. RRDY/-
                                             BSY will not become Ready until the power state requested has been entered. This
                                             card automatically powers down when it is idle, and powers back up when it
                                             receives a command.
                                             This bit indicates the internal state of the interrupt request. This bit state is available
                                             whether I/O card interface has been configured or not. This signal remains true until
                                             the condition which caused the interrupt request has been serviced. If interrupts are
                                             disabled by the IEN bit in the Device Control Register, this bit is a zero.

2.3.3 Pin Replacement Register (Address 204H)

This register is used for providing the signal state of IREQ signal when the card configured I/O card interface.

bit 7               bit 6             bit 5          bit 4   bit 3     bit 2  bit 1                 bit 0
                                                               1
0                            0        CRDY/-BSY      0                 1      RRDY/-BSY             0

NOTE:
      1. Initial value 0CH

Table 18: Pin Replacement Register Function

              Name                    R/W                                                 Function
CRDY/-BSY (HOST->)                    R/W
RRDY/-BSY (HOST->)                    R/W    This bit is set to "1" when the RRDY/-BSY bit changes state. This bit may also be
                                             written by the host
                                             When read, this bit indicates +READY pin states. When written, this bit is used for
                                             CRDY/-BSY bit masking

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                               19
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

2.3.4 Socket and Copy Register (Address 206H)

This register is used for identification of the card from the other cards. Host can read and write this register. This
register should be set by host before Configuration Option register is set.

   bit 7           bit 6              bit 5     bit 4            bit 3  bit 2             bit 1  bit 0
                                                                          0                 0      0
   0                         0        0         DRV#             0

NOTE:
      1. Initial value: 00H

Table 19: Socket and Copy Register Function

            Name                R/W                                                       Function
DRV# (HOST->)                   R/W
                                             This field is used for the configuration of the plural cards. When host configures the
                                             plural cards, written the card's copy number in this field. In this way, host can
                                             perform the card's master/slave organization.

2.4 Task File Register Specification

These registers are used for reading and writing the storage data in the card. These registers are mapped five types
by the configuration of INDEX in Configuration Option register. The decoded addresses are shown as follows.

Table 20: Memory map (INDEX=0)

-REG A10 A9 -A4 A3 A2 A1 A0 Offset                                        -OE=L                    -WE=L

1         0                     0000                         0H        Data register            Data register
                                                                      Error register          Feature register
1         0                     0001                         1H   Sector count register    Sector count register
                                                                 Sector number register   Sector number register
1         0                     0000                         2H   Cylinder low register    Cylinder low register
                                                                 Cylinder high register   Cylinder high register
1         0                     0001                         3H    Drive head register      Drive head register
                                                                      Status register       Command register
1         0                     0110                         4H  Dup. even data register  Dup. even data register
                                                                 Dup. odd data register   Dup. odd data register
1         0                     0111                         5H    Dup. error register     Dup. feature register
                                                                   Alt. status register   Device control register
1         0                     0110                         6H  Drive address register
                                                                    Even data register            Reserved
1         0                     1111                         7H     Odd data register        Even data register
                                                                                             Odd data register
1         0                     1000                         8H

1         0                     1001                         9H

1         0                     1 1 1 1 DH

1         0                     1     1      1  0            EH

1         0                     1111                         FH

1         1                                     0            8H

1         1                                     1            9H

Table 21: Contiguous I/O map (INDEX=1)

-REG      A10 -A4               A3 A2 A1 A0        Offset               -IORD=L                  -IOWR=L

   0                             0000                0H                Data register            Data register
   0                             0001                1H               Error register          Feature register
   0                             0010                2H           Sector count register    Sector count register
   0                             0011                3H          Sector number register   Sector number register
   0                             0100                4H           Cylinder low register    Cylinder low register
   0                             0101                5H          Cylinder high register   Cylinder high register
   0                             0110                6H            Drive head register      Drive head register
   0                             0111                7H               Status register       Command register
   0                             1000                8H          Dup. even data register  Dup. even data register
   0                             1001                9H          Dup. odd data register   Dup. odd data register
   0                             1101               DH             Dup. error register     Dup. feature register

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                               20
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

0             1110                              EH             Alt. status register  Device control register
                                                             Drive address register          Reserved
0             1111                              FH

Table 22: Primary I/O Map (INDEX=2)

-REG A10  A9 -A4                      A3 A2 A1  A0           -IORD=L                                -IOWR=L
                                                                                         Data register
   0       1FH                         000      0 Data register                          Feature register
   0       1FH                         000                                               Sector count register
   0       1FH                         001      1 Error register                         Sector number register
   0       1FH                         001                                               Cylinder low register
   0       1FH                         010      0 Sector count register                  Cylinder high register
   0       1FH                         010      1 Sector number register                 Drive head register
   0       1FH                         011      0 Cylinder low register                  Command register
   0       1FH                         011      1 Cylinder high register                 Device control register
   0       3FH                         011      0 Drive head register                    Reserved
   0       3FH                         011      1 Status register
                                                0 Alt. status register                              -IOWR=L
                                                                                         Data register
                                                1 Drive address register                 Feature register
                                                                                         Sector count register
Table 23: Secondary I/O Map (INDEX=3)                                                    Sector number register
                                                                                         Cylinder low register
-REG A10  A9 -A4                      A3 A2 A1  A0           -IORD=L                     Cylinder high register
                                                                                         Drive head register
   0       17H                         000      0 Data register                          Command register
   0       17H                         000                                               Device control register
   0       17H                         001      1 Error register                         Reserved
   0       17H                         001      0 Sector count register
   0       17H                         010      1 Sector number register                          -IOWR=L
   0       17H                         010      0 Cylinder low register              Data register
   0       17H                         011      1 Cylinder high register             Feature register
   0       17H                         011                                           Sector count register
   0       37H                         011      0 Drive head register                Sector number register
   0       37H                         011                                           Cylinder low register
                                                1 Status register                    Cylinder high register
                                                                                     Drive head register
                                                0 Alt. status register               Command register
                                                1 Drive address register             Device control register
                                                                                     Reserved
Table 24: True IDE Mode I/O Map

-CE2 -CE1 A2      A1                  A0                     -IORD=L

1  0      0       0                   0         Data register
                                                Error register
1  0      0       0                   1         Sector count register
                                                Sector number register
1  0      0       1                   0         Cylinder low register
                                                Cylinder high register
1  0      0       1                   1         Drive head register
                                                Status register
1  0      1       0                   0         Alt. status register
                                                Drive address register
1  0      1       0                   1

1  0      1       1                   0

1  0      1       1                   1

0  1      1       1                   0

0  1      1       1                   1

2.4.1 Data Register

This register is a 16-bit register that has read/write ability, and it is used for transferring 1 sector data between the
card and the host. This register can be accessed in word mode and byte mode. This register overlaps the Error and
Feature register.

bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
                                                                       D0 to D15

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                              21
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

2.4.2 Error Register

This register is a read only register, and is used for analyzing the error content during card accessing. This register is
valid when the BSY bit in Status Register and Alternate Status Register are set to "0" (Ready).

bit 7  bit 6                          bit 5  bit 4           bit 3  bit 2  bit 1                           bit 0

BBK    UNC                            "0"    IDNF            "0"    ABRT   `0'                             AMNF

Table 25: Error Register Function

bit           Name                                                                Function

7      BBK (Bad BlocK detected)              This bit is set when a Bad Block is detected in requested ID field.
                                             This bit is set when Uncorrectable error is occurred at reading the card.
6      UNC (Data ECC error)                  The requested sector ID is in error or cannot be found.
                                             This bit is set if the command has been aborted because of the card
4      IDNF (ID Not Found)                   status condition. (Not ready, Write fault, Invalid command, etc.)
                                             This bit is set in case of a general error.
2      ABRT (AboRTed command)

0      AMNF (Address Mark Not Found)

2.4.3 Feature Register

This register is a write only register, and provides information regarding features of the drive, which the host wishes
to utilize.

bit 7  bit 6                          bit 5  bit 4           bit 3  bit 2  bit 1                           bit 0

                                             Feature byte

2.4.4 Sector Count Register

This register contains the numbers of sectors of data requested to be transferred on a read or write operation between
the host and the card. If the value of this register is zero, a count of 256 sectors is specified. In plural sector transfer,
if not successfully completed, the register contains the number of sectors, which need to be transferred in order to
complete, the request. This register's initial value is "01H".

bit 7  bit 6                          bit 5  bit 4           bit 3  bit 2  bit 1                           bit 0

                                             Sector count byte

2.4.5 Sector Number Register

This register contains the starting sector number, which is started by following sector transfer command.

bit 7  bit 6                          bit 5  bit 4           bit 3  bit 2  bit 1                           bit 0

                                             Sector number byte

2.4.6 Cylinder Low Register

This register contains the low 8-bit of the starting cylinder address, which is started by following sector transfer
command.

bit 7  bit 6                          bit 5  bit 4           bit 3  bit 2  bit 1                           bit 0

                                             Cylinder low byte

2.4.7 Cylinder High Register

This register contains the high 8-bit of the starting cylinder address, which is started by following sector transfer
command.

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                                   22
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256MB 32GB

bit 7  bit 6                          bit 5      bit 4         bit 3   bit 2                bit 1  bit 0

                                                 Cylinder high byte

2.4.8 Drive Head Register

This register is used for selecting the Drive number and head number for the following command.

bit 7  bit 6                          bit 5      bit 4         bit 3   bit 2                bit 1  bit 0
                                        1
   1   LBA                                       DRV           Head #

NOTE:
      1. DRV: Drive number

Table 26: Drive Head Register Function

bit    Name                                                            Function

7      1                              This bit is set to "1".

                                      LBA is a flag to select either Cylinder / Head / Sector (CHS) or Logical Block

                                      Address (LBA) mode. When LBA = 0, CHS mode is selected. When LBA = 1, LBA

                                      mode is selected. In LBA mode, the Logical Block Address is interrupted as follows:

6      LBA                            LBA07 - LBA00: Sector Number Register D7 - D0.

                                      LBA15 - LBA08: Cylinder Low Register D7 - D0.

                                      LBA23 - LBA16: Cylinder High Register D7 - D0.

                                      LBA27 - LBA24: Drive / Head Register bits HS3 - HS0.

5      1                              This bit is set to "1".

                                      This bit is used for selecting the Master (Card 0) and Slave (Card 1) in Master/Slave

4      DRV (DRiVe select) organization. The card is set to be Card 0 or 1 by using DRV# of the Socket and Copy

                                      register.

3 -0   Head number                    This bit is used for selecting the Head number for the following command. Bit 3 is
                                      MSB.

2.4.9 Status Register

This register is read only register, and it indicates the card status of command execution. When this register is read
in configured I/O card mode (INDEX = 1, 2, 3) and level interrupt mode, -IREQ is negated. This register should be
accessed in byte mode. In word mode, it is recommended that Alternate status register may be used as this register.

bit 7  bit 6                          bit 5      bit 4         bit 3   bit 2                bit 1  bit 0

BSY    DRDY                           DWF        DSC           DRQ     CORR                 IDX    ERR

Table 27: Status Register Function

bit           Name                                                                     Function

7      BSY (BuSY)                            This bit is set when the card internal operation is executing. When this bit is set
                                             to "1", other bits in this register are invalid.
6      DRDY (Drive ReaDY)                    If this bit and DSC bit are set to "1", the card is capable of receiving the read
                                             or write or seek requests. If this bit is set to "0", the card prohibits these
5      DWF (Drive Write Full)                requests.
                                             This bit is set if this card indicates the write fault status.
4      DSC (Drive Seek Complete)             This bit is set when the drive seek complete.
                                             This bit is set when the information can be transferred between the host and
3      DRQ (Data ReQuest)                    Data register. This bit is cleared when the card receives the other command.
                                             This bit is set when a correctable data error has been occurred and the data has
2      CORR (CORRected data)                 been corrected.
                                             This bit is always set to "0".
1      IDX (InDeX)                           This bit is set when the previous command has ended in some type of error.
                                             The error information is set in the other Status register or Error register. This
0      ERR (ERRor)                           bit is cleared by the next command.

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                                         23
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W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

2.4.10 Alternate Status Register

This register is the same as Status register in physically, so the it assignment refers to previous item of Status
register. But this register is different from Status register that IREQ is not negated when data read.

2.4.11 Command Register

This register is write only register, and it is used for writing the command at executing the drive operation. The
command code written in the command register, after the parameter is written in the Task File during the card is
Ready state.

Table 28: Command Register

Command                               Command Code                                                     Used Parameter  LBA
                                                                               FR SC SN CY DR HD
                                                                                                                         N
Check power mode                      E5H or 98H                               NNNNYN                                    N
Execute drive diagnostic                  90H                                  NNNNYN                                    Y
Erase sector                              C0H                                  NYYYYY                                    Y
Format track                              50H                                  NYNYYY                                    N
Identify Drive                            ECH                                  NNNNYN                                    N
Idle                                                                           NYNNYN                                    N
Idle immediate                        E3H or 97H                               NNNNYN                                    N
Initialize drive parameters           E1H or 95H                               NYNNYY                                    N
Read buffer                                                                    NNNNYN                                    Y
Read multiple                             91H                                  NYYYYY                                    Y
Read long sector                          E4H                                  NNYYYY                                    Y
Read sector                               C4H                                  NYYYYY                                    Y
Read verify sector                    22H or 23H                               NYYYYY                                    N
Recalibrate                           20H or 21H                               NNNNYN                                    N
Request sense                         40H or 41H                               NNNNYN                                    Y
Seek                                      1XH                                  NNYYYY                                    N
Set features                              03H                                  YNNNYN                                    N
Set multiple mode                         7XH                                  NYNNYN                                    N
Set sleep mode                            EFH                                  NNNNYN                                    N
Stand by                                  C6H                                  NNNNYN                                    N
Stand by immediate                    E6H or 99H                               NNNNYN                                    Y
Translate sector                      E2H or 96H                               NYYYYY                                    N
Wear level                            E0H or 94H                               NNNNYY                                    N
Write buffer                              87H                                  NNNNYN                                    Y
Write long sector                         F5H                                  NNYYYY                                    Y
Write multiple                            E8H                                  NYYYYY                                    Y
Write multiple w/o erase              32H or 33H                               NYYYYY                                    Y
Write sector                              C5H                                  NYYYYY                                    Y
Write sector w/o erase                    CDH                                  NYYYYY                                    Y
Write verify                          30H or 31H                               NYYYYY
                                          38H
                                          3CH

NOTE:
         FR: Feature register
         SC: Sector Count register
         SN: Sector Number register
         CY: Cylinder register
         DR: DRV bit of Drive Head register
         HD: Head Number of Drive Head register
         LBA: Logical Block Address Mode Supported
         Y: The register contains a valid parameter for this command
         N: The register does not contain a valid parameter for this command.

2.4.12 Device Control Register

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

August 2013  Wintec Industries, Inc.                                                                                        24
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

This register is write only register, and it is used for controlling the card interrupt request and issuing an ATA soft
reset to the card.

bit7         bit6                     bit5        bit4         bit3         bit2                   bit1         bit0

                                                               1            SRST                   nIEN         0

Table 29: Device Control Register Function

bit          Name                                                        Function

7 -4                                  Don't care

3            1                        This bit is set to "1".

                                      This bit is set to "1" in order to force the card to perform Task File Reset operation.

2      SRST (Software ReSeT) This does not change the Card Configuration registers as a Hardware Reset does. The

                                      card remains in Reset until this bit is reset to "0".

1      nIEN (Interrupt ENable)        This bit is used for enabling IREQ. When this bit is set to "0", IREQ is enabled.
                                      When this bit is set to "1", IREQ is disabled.

0            0                        This bit is set to "0".

2.4.13 Drive Address Register

This register is read only register, and it is used for confirming the drive status. This register is provided for
compatibility with the AT disk drive interface. It is recommended that this register be not mapped into the host's I/O
space because of potential conflicts on bit7.

bit 7        bit 6                    bit 5       bit 4        bit 3        bit 2                  bit 1        bit 0

             nWTG                     nHS3        nHS2         nHS1         nHS0                   nDS1         nDS0

Table 30: Drive Address Register Function

bit          Name                                                        Function

7                                     This bit is unknown.

6      nWTG (WriTing Gate) This bit is unknown.

5 -2   nHS3 -0(Head Select3 - These bits are the negative value of Head Select bits (bit 3 to 0) in Drive/Head

             0)                       register.

1      nDS1 (Idrive Select1) This bit is unknown.

0      nDS0 (Idrive Select0) This bit is unknown.

2.5 ATA Command Specification

This table summarizes the ATA command set with the paragraphs. Following shows the support commands and
command codes, which are written in, command registers.

Table 31: ATA Command Set

No.                  Command                      Command Code FR SC SN CY DR HD LBA

1      Check power mode                           E5H or 98H          -  -                   -  -         Y  -             -

2      Execute drive diagnostic                          90H          -  -                   -  -         Y  -             -

3      Erase sector                                      C0H          -  YYYYYY

4      Format track                                      50H          -  Y                   -  YYYY

5      Identify Drive                                    ECH          -  -                   -  -         Y  -             -

6      Idle                                       E3H or 97H          -  Y                   -  -         Y  -             -

7      Idle immediate                             E1H or 95H          -  -                   -  -         Y  -             -

8      Initialize drive parameters                       91H          -  Y                   -  -         Y  Y             -

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August 2013  Wintec Industries, Inc.                                                                                           25
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

9        Read buffer                                       E4H     -  -  -  -                                    Y  -  -
                                                           C4H
10 Read multiple                                        22H, 23H   -  YYYYYY
                                                        20H, 21H
11 Read long sector                                     40H, 41H   -  -  YYYYY
                                                           1XH
12 Read sector                                             03H     -  YYYYYY
                                                           7XH
13 Read verify sector                                      EFH     -  YYYYYY
                                                           C6H
14 Recalibrate                                         E6H or 99H  -  -  -  -Y                                      -  -
                                                       E2H or 96H
15 Request sense                                       E0H or 94H  -  -  -  -Y                                      -  -
                                                           87H
16 Seek                                                    F5H     -  -  YYYYY
                                                           E8H
17 Set features                                        32H or 33H  Y  -  -  YY                                      -  -
                                                           C5H
18 Set multiple mode                                       CDH     -  Y-    -Y                                      -  -
                                                       30H or 31H
19 Set sleep mode                                          38H     -  -  -  -Y                                      -  -
                                                           3CH
20 Stand by                                                        -  -  -  -Y                                      -  -

21 Stand by immediate                                              -  -  -  -Y                                      -  -

22 Translate sector                                                -  YYYYYY

23 Wear level                                                      -  -  -  - YY                                       -

24 Write buffer                                                    -  -  -  -Y                                      -  -

25 Write long sector                                               -  -  YYYYY

26 Write multiple                                                  -  YYYYYY

27 Write multiple w/o erase                                        -  YYYYYY

28 Write sector                                                    -  YYYYYY

29 Write sector w/o erase                                          -  YYYYYY

30 Write verify                                                    -  YYYYYY

NOTE:
         FR: Feature register
         SC: Sector Count register (00H to FFH)
         SN: Sector Number register (01H to 20H)
         CY: Cylinder register (to)
         DR: DRV bit of Drive Head register
         HD: Head No. (0 to 3) of Drive Head register
         NH: No. of Heads
         Y: Set up
          - : Not Set up

2.5.1 ATA Command Set Description

1. Check Power Mode (code: E5H or 98H): This command checks the power mode.
2. Execute Drive Diagnostic (code: 90H): This command performs the internal diagnostic tests implemented by

     the Card.
3. Erase Sector(s) (code: C0H): This command is used to erase data sectors.
4. Format Track (code: 50H): This command writes the desired head and cylinder of the selected drive. But

     selected sector data is not exchanged. This card accepts a sector buffer of data from the host to follow the
     command with same protocol as the Write Sector command.
5. Identify Drive (code: ECH): This command enables the host to receive parameter information from the Card.

Table 32: Identify Drive Information

Word    Default       Total Bytes                                                  Data Field Type Information
Address  Value
                             2                         General Configuration:
    0    848Ah                                         848Ah: Removable Disk (Default)
                             2                         044Ah: Fixed Disk (Option)
    1    XXXX                2                         Number of cylinders
    2    0000h               2                         Reserved
    3    00XXh               2                         Number of heads
    4    0000h               2                         Number of unformatted bytes per track
    5    XXXX                2                         Number of unformatted bytes per sector
    6    XXXX                                          Number of sectors per track

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August 2013  Wintec Industries, Inc.                                                                                      26
INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

  7 -8   XXXX                         4    Number of sectors per card (Word 7 = MSW, Word 8 = LSW)
    9     0000h
           aaaa                       2    Reserved
10 -19   0002h
   20     0002h                       20   Serial Number in ASCII (Right Justified)
   21     0004h
   22      aaaa                       2    Buffer type: Dual ported multi-sector
           aaaa
23 -26   0001h                       2    Buffer size in 512 byte increments
27-46    0000h
                                      2    # of ECC bytes passed on Read/Write Long Commands
   47     0200h
   48                                 8    Firmware revision in ASCII. Big Endian Byte Order in Word
          0000h
   49     0200h                       40   Model number in ASCII (Left Justified) Big Endian Byte Order in Word
          0000h
   50     0003h                       2    Maximum of 1 sector on Read/Write Multiple command
   51    XXXXh
   52    XXXXh                        2    Double Word not supported
   53    XXXXh
   54    XXXXh                        2    Capabilities:
   55     010Xh                            Bit 9: LBA Supported
   56    XXXX
57-58    0000h                       2    Reserved
   59
60 -61   0000h                       2    PIO data transfer cycle timing mode 2
   62
          0003h                       2    DMA data transfer cycle timing mode (Not Supported)
   63     0000h
          0000h                       2    Field validity
   64     0078h
   65     0078h                       2    Current number of cylinders
   66    XXXXh
   67     0000h                       2    Current number of heads
   68     0000h
69-127                                2    Current sectors per track
128-159
160-255                               4    Current capacity in sectors (LBAs) (Word 57 = LSW, Word 58 = MSW)

                                      2    Multiple Sector Setting is valid

                                      4    Total number of sectors addressable in LBA Mode

                                      2    Reserved

                                      2    Multiword DMA Transfer:
                                           0000h: Not Supported

                                      2    Advanced PIO Modes supported

                                      2    Minimum DMA transfer cycle time per word

                                      2    Recommended DMA transfer cycle time.

                                      2    Minimum PIO transfer cycle time without flow control

                                      2    Minimum PIO transfer cycle time with IORDY flow control

                                      130  Reserved

                                      64   Reserved Vendor Unique Bytes

                                      192  Reserved

6. Idle (code: E3H or 97H): This command causes the PC Card to set BSY, enter the Idle mode, clear BSY and
     generate an interrupt. If sector count is non-zero, the automatic power down mode is enabled. If the sector count
     is zero, the automatic power down mode is disabled.

7. Idle Immediate (code: E1H or 95H): This command causes the Card to set BSY, enter the Idle (Read) mode,
     clear BSY and generate an interrupt.

8. Initialize Drive Parameters (code: 91H): This command enables the host to set the number of sectors per track
     and the number of heads per cylinder.

9. Read Buffer (code: E4H): This command enables the host to read the current contents of the PC card's sector
     buffer.

10. Read Multiple (code: C4H): This command performs similarly to the Read Sectors command. Interrupts are not
     generated on each sector, but on the transfer of a block, which contains the number of sectors defined by a Set
     Multiple command.

11. Read Long Sector (code: 22H, 23H): This command performs similarly to the Read Sector(s) command except
     that it returns 516 bytes of data instead of 512 bytes.

12. Read Sector(s) (code: 20H, 21H): This command reads from 1 to 256 sectors as specified in the Sector Count
     register. A sector count of 0 requests 256 sectors. The transfer begins at the sector specified in the Sector
     Number register.

13. Read Verify Sector(s) (code: 40H, 41H): This command is identical to the Read Sectors command, except that
     DRQ is never set and no data is transferred to the host.

14. Recalibrate (code: 1XH): This command is effectively a NOP command to the Card and is provided for
     compatibility purposes.

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INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

15. Request Sense (code: 03H): This command requests an extended error code after command ends with an error.
16. Seek (code: 7XH): This command is effectively a NOP command to the Card although it does perform a range

     check.
17. Set Features (code: EFH): This command is used by the host to establish or select certain features.

Feature                                                         Operation

  01H    Enable 8-bit data transfers.
  55H    Disable Read Look Ahead.
  66H    Disable Power on Reset (POR) establishment of defaults at Soft Reset.
  81H    Disable 8-bit data transfer.
BBH     4 bytes of data apply on Read/Write Long commands.
CCH     Enable Power on Reset (POR) establishment of defaults at Soft Reset.

18. Set Multiple Mode (code: C6H): This command enables the Card to perform Read and Write Multiple
     operations and establishes the block count for these commands.

19. Set Sleep Mode (code: E6H or 99H): This command causes the Card to set BSY, enter the Sleep mode, clear
     BSY and generate an interrupt.

20. Stand By (code: E2H or 96H): This command causes the Card to set BSY, enter the Sleep mode (which
     corresponds to the ATA "Standby" Mode), clear BSY and return the interrupt immediately.

21. Stand By Immediate (code: E0H or 94H): This command causes the Card to set BSY, enter the Sleep mode
     (which corresponds to the ATA "Standby" Mode), clear BSY and return the interrupt immediately.

22. Translate Sector (code: 87H): This command allows the host a method of determining the exact number of
     times a user sector has been erased and programmed.

23. Wear level (code: F5H): This command is effectively a NOP command and only implemented for backward
     compatibility. The Sector Count Register will always be returned with a 00H indicating Wear Level is not
     needed.

24. Write Buffer (code: E8H): This command enables the host to overwrite contents of the Card's sector buffer with
     any data pattern desired.

25. Write Long Sector (code: 32H or 33H): This command is provided for compatibility purposes and is similar to
     the Write Sector(s) command except that it writes 516 bytes instead of 512 bytes.

26. Write Multiple (code: C5H): This command is similar to the Write Sector command. Interrupts are not
     presented on each sector, but on the transfer of a block, which contains the number of sectors defined by Set
     Multiple command.

27. Write Multiple without Erase (code: CDH): This command is similar to the Write Multiple command with the
     exception that an implied erase before write operation is not performed.

28. Write Sector(s) (code: 30H or 31H): This command writes from 1 to 256 sectors as specified in the Sector
     Count register. A sector count of zero requests 256 sectors. The transfer begins at the sector specified in the
     Sector Number register.

29. Write Sector(s) without Erase (code: 38H): This command is similar to the Write Sector(s) command with the
     exception that an implied erase before write operation is not performed.

30. Write Verify (code: 3CH): This command is similar to the Write Sector(s) command, except each sector is
     verified immediately after being written.

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W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

2.5.2 Sector Transfer Protocol

                                        Figure 6: Sector Read

NOTE: 1 sector read procedure after the card configured I/O interface is shown as follows.

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W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

                                       Figure 7: Sector Write

NOTE: 1 sector write procedure after the card configured I/O interface is shown as follows.

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3.0 Electrical Specification

3.1 General

Table 33: Absolute Maximum Ratings (VCC=3.3V 5% or VCC=5V 10%)

Symbol                                 Parameter                            Min     Max                   Units

VCC      VCC With Respect to GND                                            -0.3     5.5                    V
                                                                                  VCC + 0.3                 V
VIN / VOUT All Input/Output Voltages1                                       -0.3                           C
                                                                                      70                   C
TA       Operating Temperature (Standard Temp)                              0         85                   C
                                                                                     150                    V
TA       Operating Temperature (Industrial Temp)                            -40   VCC + 0.5

TS       Storage Temperature                                                -65

V*       Voltage on any Pin Except VCC with Respect to GND                  -0.5

NOTE:

   1. VIN / VOUT Min. = -2.0V for Pulse Width 0.20ns

Table 34: Input Leakage Control

Symbol   Parameter                            Type           Conditions     MIN   MAX                     Units

   IL    Input Leakage Current                IxZ Vih = Vcc/Vil = Gnd       -10   10                      A

RPU1 Pull Up Resistor                         IxU Vcc = 5.0V                20k   50k                     Ohm

RPD1 Pull Down Resistor                       IxD Vcc = 5.0V                20k   50k                     Ohm

NOTE: The minimum pull-up resistor leakage current meets the PCMCIA specification of 10k ohms but is intentionally higher in the Compact
          Flash Memory Card to reduce power use.

Table 35: Input Characteristics

Type     Parameter                    Symbol         Vcc = 3.3 V                   Vcc = 5.0 V            Units
                                                                                                            V
1 Input Voltage CMOS                    Vih   MIN TYP MAX                   MIN TYP MAX                     V
                                        Vil                                                                 V
2 Input Voltage CMOS                    Vih    2.4                           2.4
                                        Vil                            0.6                           0.8
3      Input Voltage CMOS               Vih
       Schmitt Trigger                  Vil    1.5                           2.0
                                                                       0.6                           0.8

                                                           1.8                           2.8
                                                           1.0                           2.0

Table 36: Output Drive Type

   Type                     Output Type                                     Valid Conditions

   OTx   Totempole                                                               Ioh & Iol
   OZx   Tri-State N-P Channel                                                   Ioh & Iol
   OPx   P-Channel Only                                                          Ioh only
   ONx   N-Channel Only                                                           Iol only

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August 2013  Wintec Industries, Inc.                                                                             31
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Table 37: Output Drive Characteristics

Type                Parameter              Symbol  Conditions           MIN           TYP MAX             Units
                                             Voh   Ioh = -4 mA           Vcc                                V
                                                   Iol = 4 mA           -0.8V                      GND      V
          1        Output Voltage          Vol                                                     +0.4V    V
                                                   Ioh = -8 mA           Vcc                               A
                                           Voh     Iol = 8 mA           -0.8V                      GND
                                                   Ioh = -8 mA                                     +0.4V
          2        Output Voltage          Vol     Iol = 8 mA            Vcc
                                                    Vol = Gnd           -0.8V                      GND
                                           Voh     Voh = Vcc                                       +0.4V
                                                                         -10
          3        Output Voltage          Vol                                                       10

          X        Tri-State Leakage       Ioz
                   Current

Table 38: Capacitance (Ta = 25C, f = 1MHz)

       Parameter    Symbol                         Condition                   Min    Max                 Unit
Input capacitance     Cin                          Vin = 0V
Output capacitance   Cout                          Vout = 0V                   -      10                  pF

                                                                               -      35                  pF

Table 39: Power-up/Power-down Timing

The timing specification was defined to retain data in the Flash Card during power-up or power-down cycles and to
permit peripheral cards to perform power-up initialization.

             Item                  Symbol          Condition                          Value

                                                                               Min    Max                 Unit

                                                   0V < Vcc < 2.0V             0      ViMAX               V
                                                   2.0V < Vcc < VIH
CE signal level1       Vi (CE)                                                                                                 < VIH < Vcc
CE Setup Time         Tsu (Vcc)                                                VIH    ViMAX
CE Recover Time     Tsu (RESET)
                                                                               20                         ms
                     Trec (Vcc)
                                                                               20                         ms

                                                                               0.001                      ms

Vcc Rising Time2                      tpr       10%  90% of (Vcc + 5%)         0.1    300                 ms

                                      tpf       90% of (Vcc 5%)  10%         3.0    300                 ms

                      Tw (RESET)                                               10                         s
                    Th (Hi-z Reset)
Reset Width         Ts (Hi-z Reset)                                            1                          ms

                                                                               0                          ms

NOTE:        ViMAX means Absolute Maximum Voltage for Input in the period of 0V < Vcc < 2.0V, Vi (CE) is only 0V - ViMAX.
      1.     The tpr and tpf are defined as "linear waveform" in the period of 10% to 90% or vice-versa. Even if the waveform is not "linear
      2.     waveform," its rising and falling time must be met by this specification.

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                                     Figure 8: Power Up/Power Down Timing

Figure 9: Power Up/Power Down Timing for Systems Not Supporting RESET

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3.2 DC Characteristics

Table 40: (Ta = 0 to +70C, Vcc = 5V 10%, 3.3V 10%)

Parameter               Symbol        Conditions             VCC = 3.3V 5%        VCC = 5V 10%        Unit

                                                             Min Typ Max         Min Typ Max

Input leakage current1        ILI     VIN = GND to VCC       -    -       0.1    -      -      0.1 mA

Output voltage                VOL     IOL = 8 mA             -    -       0.4    -      -      0.4        V

                              VOH     IOL = -8 mA            VCC-0.8 -        -         -           -     VI

Input voltage                 VIL        -                   -    -       0.6    -      -      0.8        V
(CMOS)
                              VIH        -                   2.4  -           -  4.0    -           -     V

Input voltage                 VIL        -                   -    1.0         -  -      2.0         -     V

(Schmitt trigger)             VIH        -                   -    1.8         -  -      2.8         -     V

Sleep/Standby Current         ISP1    Ctrl = Vcc-0.2V2       -    -       4.3    -      -      4.3 mA

Sector Read Current     ICCR(DC)      Ctrl = Vcc-0.2V2       -    40 75          -      45     80         mA
                        ICCR(Max)                                                -      100    130
                                                             -    90 120

Sector Write Spec       ICCR(DC)      Ctrl = Vcc-0.2V2       -    40 75          -      45     80         mA
                        ICCR(Max)                                                -      100    130
                                                             -    90 120

NOTE:

1. Except Pulled-Up Input Pin

2. CMOS Level in Memory Card & I/O Mode

3.3 AC Characteristics

          (Ta = 0 to +70C, Vcc = 5V10%, 3.3V10%)

3.3.1 General

Attribute Memory access time is defined as 250 ns. Detailed timing specifications are shown in Table 41.

Table 41: Attribute Memory Read Timing

                   Speed Version                                                        300ns

                        Item                Symbol                IEEE Symbol Min (ns)         Max (ns)

Read cycle time                                    tCR            tAVAV          250           -

Address access time                                ta(A)          tAVQV          -             250

Card Enable access time                     ta(CE)                tELQV          -             250
Output Enable access time
Output disable time (-CE)                   ta(OE)                tGLQV          -             125
Output disable time (-OE)
Address setup time                          tdis(CE)              tEHQZ          -             100

                                            tdis(OE)              tGHQZ          -             100

                                            tsu(A)                tAVGL          30            -

Output enable time (-CE)                    ten(CE)               tELQNZ         5             -

Output enable time (-OE)                    ten(OE)               tGLQNZ         5             -

Data valid from Address Change                    tv(A)           tAXQX          0             -

Note: All times are in nanoseconds. Dout signifies data provided by the CompactFlash Card to the system. The CE signal or both the OE
          signal and the WE signal shall be de-asserted between consecutive cycle operations.

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                              Figure 10: Attribute Memory Read Timing Diagram

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The Card Configuration Register (Attribute Memory) write access time is defined as 250ns. Detailed timing
specifications are shown in Table 42.

Table 42: Attribute Memory Write Timing

Speed Version                                                                                            250 ns

                    Item                 Symbol              IEEE Symbol  Min (ns)                               Max (ns)

Write cycle time                         tCW                 tAVAV        250                                    -

Write pulse width                        tw(WE)              tWLWH        150                                    -
Address setup time
                                         tsu(A)              tAVWL        30                                     -

Write recover time                       trec(WE)            tWMAX        30                                     -
Data setup time for WE
                                      tsu(D-WEH)             tDVWH        80                                     -

Data hold time                           th(D)               tWMDX        30                                     -

Note: All times are in nanoseconds. Din signifies data provided by the system to the CompactFlash Card.

                        Figure 11: Attribute Memory Write Timing Diagram

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Table 43: I/O Access Read Timing

                  Item                Symbol                 IEEE Symbol         Min (ns)  Max (ns)

Data delay after IORD                td(IORD)               tIGLQV              -         45

Data hold following IORD             th(IORD)               tIGHQX              5         -

-IORD pulse width                     tw(IORD)               tIGLIGH             55        -

Address setup before IORD            tsuA(IORD)             tAVIGL              15        -

Address hold following IORD          thA(IORD)              tIGHAX              10        -

-CE setup before IORD                tsuCE(IORD)            tELIGL              5         -

-CE hold following IORD              thCE(IORD)             tIGHEH              10        -

-REG setup before IORD               tsuREG(IORD)           tRGLIGL             5         -

-REG hold following IORD             thREG(IORD)            tIGHRGH             0         -

-INPACK delay falling from IORD      tdfINPACK(IORD)        tIGLIAL             -         45

-INPACK delay rising from IORD       tdrINPACK(IORD)        tIGHIAH             -         45

-IOIS16 delay falling from address    tdfIOIS16(ADR)         tAVISL              -         35

-IOIS16 delay rising from address     tdrIOIS16(ADR)         tAVISH              -         35

Wait Delay Falling from IORD          tdWT(IORD)             tIGLWTL             -         35

Data Delay from Wait Rising           td(WT)                 tWTHQV              -         0

Wait pulse width                      tw(WT)                 tWTLWTH             -         350

Note: Maximum load on WAIT, -INPACK, and IOIS16 is 1 LSTTL with 50 pF total load. All times are in nanoseconds. Minimum time from
          WAIT high to IORD high is 0 nanosecond, but minimum IORD width shall be met. Dout signifies data provided by the CompactFlash
          Card to the system. Wait pulse width meets PCMCIA specifications of 12s but is intentionally less in this specification.

                                      Figure 12: I/O Access Read Timing Diagram

Wintec W7CFxxx-H4 and W8CFxxx-H4 Series Datasheet v1 08.doc

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INDUSTRIAL GRADE CompactFlashTM Card
W7CFxxxA-H4 Series RoHS 6/6 Compliant
256MB 32GB

Table 44: I/O Access Write Timing

                  Item                 Symbol                IEEE Symbol Min (ns) Max (ns)

Data setup before IOWR               tsu(IOWR)             tDVIWH               15  -

Data hold following IOWR             th(IOWR)              tIWHDX               5   -

- IOWR pulse width                     tw(IOWR)              tIWLIWH              55  -

Address setup before IOWR            tsuA(IOWR)            tAVIWL               15  -

Address hold following IOWR          thA(IOWR)             tIWHAX               10  -

-CE setup before IOWR               tsuCE(IOWR)            tELIWL               5   -

-CE hold following IOWR              thCE(IOWR)            tIWHEH               10  -

-REG setup before IOWR              tsuREG(IOWR)           tRGLIWL              5   -

-REG hold following IOWR            thREG(IOWR)            tIWHRGH              0   -

-IOIS16 delay falling from address    tdfIOIS16(ADR)         tAVISL               -   35

-IOIS16 delay rising from address     tdrIOIS16(ADR)         tAVISH               -   35

Wait Delay Falling from IOWR           tdWT(IOWR)            tIWLWTL              -   35

IOWR high from Wait high              tdrIOWR(WT)            tWTJIWH              0   -

Wait pulse width                       tw(WT)                tWTLWTH              -   350

Note: Maximum load on WAIT, -INPACK, and IOIS16 is 1 LSTTL with 50 pF total load. All times are in nanoseconds. Minimum
          time from WAIT high to IORD high is 0 nanosecond, but minimum IORD width shall be met. Din signifies data provided by
          the CompactFlash Card to the system. Wait pulse width meets PCMCIA specifications of 12s but is intentionally less in this
          specification.

                                      Figure 13: I/O Access Write Timing Diagram

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Table 45: Common Memory Access Read Timing

Item                                  Symbol                 IEEE Symbol  Min (ns) Max (ns)

Output Enable access time             ta(OE)                 tGLQV        -   45

Output disable time (-OE)             tdis(OE)               tGHQZ        -   45

Address setup time                      tsu (A)               tAVGL       10  -
Address hold time                        th(A)                tGHAX
-CE setup time                          tsu(CE)               tELGL       10  -
-CE hold time                           th(CE)                tGHEH
Wait Delay Falling from OE            tv(WT-OE)              tGLWTV       0   -

                                                                          10  -

                                                                          -   35

Data Setup for Wait Release           tv(WT)                 tQVWTH       -   0

Wait pulse width                      tw(WT)                 tWTLWTH      -   350

Note: Maximum load on WAIT is 1 LSTTL with 50 pF total load. All times are in nanoseconds. Dout signifies data provided by the
          CompactFlash Card to the system. The WAIT signal may be ignored if the OE cycle to cycle time is greater than the Wait
          pulse width. The Wait pulse width meets PCMCIA specifications of 12s but is intentionally less in this specification.

                  Figure 14: Common Memory Access Read Timing Diagram

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Table 46: Common Memory Access Write Timing

                  Item                Symbol                 IEEE Symbol  Min (ns) Max (ns)

Data setup time (-WE)                 tsu(D-WEH)             tDVWH        20  -

Data hold time                         th(D)                 tWMDX        10  -

WE pulse time                         tw(WE)                 tWLWH        70  -

Address setup time                    tsu (A)                tAVWL        30  -

-CE setup time                        tsu(CE)                tELWL        0   -

Write recover time                    trec(WE)               tWMAX        30  -

Address hold time                      th(A)                 tGHAX        20  -

-CE Hold following WE                 th(CE)                 tGHEH        20  -

Wait Delay Falling from WE            tv(WT-WE)              tWLWTV       -   35

WE High from Wait Release             tv(WT)                 tWTHWH       0   -

Wait pulse width                      tw(WT)                 tWTLWTH      -   350

Note: Maximum load on WAIT is 1 LSTTL with 50 pF total load. All times are in nanoseconds. Din signifies data provided by the
          CompactFlash Card to the system. The WAIT signal may be ignored if the WE cycle to cycle time is greater than the Wait
          pulse width. The Max Wait pulse width can be determined from the Card Information Structure. The Wait pulse width meets
          PCMCIA specifications of 12s but is intentionally less in this specification.

                    Figure 15: Common Memory Access Write Timing Diagram

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The timing diagram for True IDE mode of operation in this section is drawn using the conventions in the ATA-4
specification, which are different than the conventions used in the PCMCIA specification. Signals are shown with
their asserted state as high regardless of whether the signal is actually negative or positive true. Consequently, the
IORD, the IOWR, and the IOCS16 signals are shown in the diagram inverted from their electrical states on the
bus.

Table 47: True IDE Mode PIO Read/Write Timing

                     Item              Mode Mode Mode Mode Mode Mode Mode             Note

                                       0                     1   2   3   4   5   6

                                       (ns) (ns) (ns) (ns) (ns) (ns) (ns)

t0 Cycle time (min)                    600 383 240 180 120 100 80                     1

t1 Address Valid to -IORD/-IOWR setup  70                    50  30  30  10  10  10
        (min)

t2 -IORD/-IOWR (min)                   165 125 100 80                    55  55  55   1

t2 -IORD/-IOWR (min) Register (8 bit)  290 290 290 80                    55  55  55   1

t2i -IORD/-IOWR recovery time (min)    -                     -   -   70  20  20  20   1
t3 -IOWR data setup (min)
                                       60                    45  30  30  15  15  15

t4 -IOWR data hold (min)               30                    20  15  10  5   5   5
t5 -IORD data setup (min)
                                       50                    35  20  20  10  10  10

t6 -IORD data hold (min)               5                     5   5   5   5   5   5

t6Z -IORD data tri-state (max)         30                    30  30  30  20  20  20   2
t7 Address valid to IOCS16 assertion
                                       90                    50  40  n/a n/a n/a n/a  4
        (max)

t8 Address valid to IOCS16 released (max) 60                45  30  n/a n/a n/a n/a  4

t9 -IORD/-IOWR to address valid hold   20                    15  10  10  10  10  10

tRD Read Data Valid to IORDY active (min), 0                 0   0   0   0   0   0

if IORDY initially low after tA

tA IORDY Setup time                    35                    35  35  35  35  35  35   3

tB IORDY Pulse Width (max)             1250 1250 1250 1250 1250 1250 1250

tC IORDY assertion to release (max)    5                     5   5   5   5   5   5

Notes: The maximum load on IOCS16 is 1 LSTTL with a 50 pF total load. All times are in nanoseconds. Minimum time from IORDY high
             to IORD high is 0 nanosec, but minimum IORD width shall still be met.

1) t0 is the minimum total cycle time, t2 is the minimum command active time, and t2i is the minimum command recovery time or
      command inactive time. The actual cycle time equals the sum of the actual command active time and the actual command
      inactive time. The three timing requirements of t0, t2, and t2i shall be met. The minimum total cycle time requirement is greater
      than the sum of t2 and t2i. This means a host implementation can lengthen either or both t2 or t2i to ensure that t0 is equal to or
      greater than the value reported in the device's identify drive data. A CompactFlash Card implementation shall support any legal
      host implementation.

2) This parameter specifies the time from the negation edge of IORD to the time that the data bus is no longer driven by the
      CompactFlash Card (tri-state).

3) The delay from the activation of IORD or IOWR until the state of IORDY is first sampled. If IORDY is inactive then the host
      shall wait until IORDY is active before the PIO cycle can be completed. If the CompactFlash Card is not driving IORDY
      negated at tA after the activation of IORD or IOWR, then t5 shall be met and tRD is not applicable. If the CompactFlash Card
      is driving IORDY negated at the time tA after the activation of IORD or IOWR, then tRD shall be met and t5 is not
      applicable.

4) t7 and t8 apply only to modes 0, 1 and 2. For other modes, this signal is not valid.

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        Notes:
        (1) Device address consists of CS0, -CS1, and A[02::00]
        (2) Data consists of D[15::00] (16-bit) or D[07::00] (8-bit)
        (3) IOCS16 is shown for PIO modes 0, 1 and 2. For other modes, this signal is ignored.
        (4) The negation of IORDY by the device is used to extend the PIO cycle. The determination of whether the cycle is to be extended

               is made by the host after tA from the assertion of IORD or IOWR. The assertion and negation of IORDY is described in the
               following three cases:
        (4-1) Device never negates IORDY: No wait is generated.
        (4-2) Device starts to drive IORDY low before tA, but causes IORDY to be asserted before tA: No wait generated.
        (4-3) Device drives IORDY low before tA: wait generated. The cycle completes after IORDY is reasserted. For cycles where a wait

                  is generated and IORD is asserted, the device shall place read data on D15-D00 for tRD before causing IORDY to be
                  asserted.

   ALL WAVEFORMS IN HIS DIAGRAM ARE SHOWN WITH THE ASSERTED STATE HIGH.
NEGATIVE TRUE SIGNALS APPEAR INVERTED ON THE BUS RELATIVE TO THE DIAGRAM.

                             Figure 16: True IDE Mode PIO Timing Diagram

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The timing diagram for True IDE MDMA mode of operation in this section is drawn using the conventions in the
ATA-4 specification, which are different than the conventions used in the PCMCIA specification. Signals are shown
with their asserted state as high regardless of whether the signal is actually negative or positive true. Consequently,
the IORD, the IOWR, and the IOCS16 signals are shown in the diagram inverted from their electrical states on
the bus.

Table 48: True IDE MDMA Mode I/O Read/Write Timing

                      Item            Mode 0 Mode 1 Mode 2 Mode 3 Mode 4             Note

                                       (ns)                  (ns)  (ns)  (ns)  (ns)

tO  Cycle time (min)                   480                   150   120   100   80    1

tD  -IORD/-IOWR asserted width (min)   215                   80    70    60    55    1

tE  -IORD data access (max)            150                   60    50    45    45

tF  -IORD data hold (min)              5                     5     5     5     5

tG  -IORD/-IOWR data setup (min)       100                   30    20    10    10

tH  -IOWR data hold (min)              20                    15    10    5     5

tI  DMACK to -IORD/-IOWR setup         0                     0     0     0     0

    (min)

tJ  -IORD/-IOWR to DMACK hold         20                    5     5     5     5

    (min)

tKR -IORD negated width (min)          50                    50    25    20    20    1

tKW -IOWR negated width (min)          215                   50    25    20    20    1

tLR -IORD to DMARQ delay (max)         120                   40    35    35    35

tLW -IOWR to DMARQ delay (max)         40                    40    35    35    35

tM  CS(1:0) valid to -IORD/-IOWR       50                    30    25    10    5

tN  CS(1:0) hold                       15                    10    10    10    10

tZ  -DMACK                             20                    25    25    25    25

    Notes:

    1) tO is the minimum total cycle time and tD is the minimum command active time, while tKR and tKW are the minimum command
          recovery time or command inactive time for input and output cycles respectively. The actual cycle time equals the sum of the

    actual command active time and the actual command inactive time. The three timing requirements of tO, tD, tKR, and tKW shall be
    met. The minimum total cycle time requirement is greater than the sum of tD and tKR or tKW for input and output cycles
    respectively. This means a host implementation can lengthen either or both of tD and either of tKR, and tKW as needed to ensure
    that tO is equal to or greater than the value reported in the device's identify drive data. A CompactFlash Card implementation
    shall support any legal host implementation.

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             Notes:
             (1) If the Card cannot sustain continuous, minimum cycle time DMA transfers, it may negate DMARQ within the time specified

                    from the start of a DMA transfer cycle to suspend the DMA transfers in progress and reassert the signal at a later time to
                    continue the DMA operation
             (2) This signal may be negated by the host to suspend the DMA transfer in progress.

       ALL WAVEFORMS IN HIS DIAGRAM ARE SHOWN WITH THE ASSERTED STATE HIGH.
   NEGATIVE TRUE SIGNALS APPEAR INVERTED ON THE BUS RELATIVE TO THE DIAGRAM.

                           Figure 17: True IDE MDMA Mode I/O Timing Diagram

3.3.2. True-IDE UDMA Mode Read and Write Characteristics

UDMA makes it possible to transfer data between host and device at higher rates. Ultra DMA uses Cyclical
Redundancy Checking, offering a high level of data protection. This CompactFlash supports Ultra DMA mode 4,
and achieving a data transfer rate up to 66 MByte/sec.

The interface timing in the True-IDE UDMA modes is not only depending on the interface hardware, but also on the
correct setup of the UDMA registers in the firmware, according to the UDMA transfer mode selected by the host.
With a correct register setup, the interface timing complies to the UDMA Mode 0 to Mode 4 timing specifications of
the CF Specification Revision 3.0, and to the UDMA Mode 0 to Mode 4 timing specifications of the ATA/ATAPI-6
Standard.

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3.4 Reset Characteristics (Memory Card Mode & I/O Card Mode)

Table 49: Hard Reset Characteristics

                     Parameter            Symbol                          Min  Typ   Max   Unit
Reset setup time
-CE recover time                          tsu(RESET)                      100  -     -     ms
VCC rising up time
VCC falling down time                     trec(VCC)                       1    -     -     s
                                              tpr
Reset pulse width                                                         0.1  -     100   ms

                                          tpf                             3    -     300   ms

                                          tw(RESET)                       10   -     -     s

                                          th(Hi-Z RESET)                  1    -     -     ms

                                          ts(Hi-Z RESET)                  0    -     -     ms

                                      Figure 18: Hard Reset Timing

Table 50: Power on Reset Characteristics

                Parameter                 Symbol                          Min  Typ   Max   Unit

-CE setup time                            tsu(VCC)                        100     -     -  ms

VCC rising up time                                           tpr          0.1     -  100   ms

NOTE:
      1. All card status is reset automatically when Vcc goes over 2.3V.

                                      Figure 19: Power on Reset Timing

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3.5 User Notes

In the reset or power off, all register information is cleared. All card status is cleared automatically when Vcc
voltage turns below about 2.5V. Notice that the card insertion/removal should not be executed when host is active in
True IDE Mode. After card hard reset, soft reset, power-on reset, or ATA reset, the card cannot be operated until
+RDY/-BSY pin is moved from "low". Notice that the card removal should be executed after card internal
operations are completed. Before the card insertion, Vcc cannot be supplied to the card. After confirmation that
CD1, -CD2 pins are inserted, supply Vcc to the card. OE must be kept at the Vcc level during power on reset in
memory card mode and I/O card mode. OE must be kept constantly at the GND level in True IDE Mode.

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4.0 Physical Specifications

Table 51: Physical Specifications

Weight:                               11.4 g (0.40 oz) typical, 14.2 g (0.50 oz) maximum
Length:                               36.40 0.15 mm (1.433 0.006 in)
Width:                                42.80 0.10 mm (1.685 0.004 in)
Thickness:                            3.3 0.10 mm (0.13 0.004 in) Excluding Lip

                                      Figure 20: Physical Dimensions

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4.1 Labeling and Marking

                                 Figure 21 & 22 CF Card Back and Front Labels

The standard labels used for Wintec Industrial CF cards are shown in figs 21 & 22. The front label will indicate the
capacity of the card and will indicate if the card is Industrial Temperature (no marking if not). The back label will
contain the various logos indicating compliance with appropriate bodies and regulations. The back label will also be
inked in marked area with the part number and lot numbers of the cards. Customized labeling is available upon
request.

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5.0 Ordering Information

  Card             Part Number                  Real              Total    Cylinders  Heads                 Sectors
Capacity                                      Capacity       Sectors/Card
                                                             (Max LBA+1)

256 MB W7CF256M1vA(I)-H41xx-yyy.zz 262,930,432               513,536       1,003      16                                                        32

512 MB W7CF512M1vA(I)-H41xx-yyy.zz 526,417,920               1,028,160     1,020      16                                                        63

1 GB       W7CF001G1vA(I)-H41xx-yyy.zz 1,054,900,224         2,060,352     2,044      16                                                        63

2 GB       W7CF002G1vA(I)-H41xx-yyy.zz 2,118,057,984         4,136,832     4,104      16                                                        63

4 GB       W7CF004G1vA(I)-H41xx-yyy.zz 4,244,889,600         8,290,800     8,225      16                                                        63

8 GB       W7CF008G1vA(I)-H41xx-yyy.zz 8,455,200,768 16,435,440            16,305     16                                                        63

16 GB      W7CF016G1vA(I)-H41xx-yyy.zz        TBA            32,014,080    31760      16                                                        63

32 GB      W7CF032G1vA(I)-H41xx-yyy.zz        TBA            TBA           TBA        TBA                                                       TBA

NOTE:
1. Total Sectors/Card = Sectors/Track * # Heads * # Cylinders
2. Real Capacity = The logical address capacity including the area used for file system and controller overhead.
3. Cards default with UDMA enabled. For DMA Disabled use "H40Px" Suffix.
4. (I) denotes Industrial Temperature option, leave blank for standard Commercial Temp.
5. The above table lists default C/H/S values for each density. Custom configurations are denoted by the W8CF prefix along with a unique three
digit suffix.

(v) Disk/Interface Options
         X : Removable Disk True IDE Capable
         T : Fixed Disk True IDE
         D : Dual ID Mode

(x) Component Flash Vendor and IC Die Revision

       P: Samsung        A : A- die For Toshiba,

       M: Micron         B : B- die E:          43nm

       T: Toshiba        C : C- die F:          32nm

                         D : D- die

(yyy)  Component Flash type
       001: 1-Nand Flash chip
       01D: 1-Nand, Dual Die, 1-CE
       1D2: 1-Nand, Dual Die, 2-CE
       1Q2: 1-Nand, Quad Die, 2-CE
       002: 2-Nand Flash chips
       02D: 2-Nand, Dual Die, 1-CE
       2D2: 2-Nand, Dual Die, 2-CE
       2Q2: 2-Nand, Quad Die, 2-CE
       04D: 4-Nand, Dual Die, 1-CE
       4D2: 4-Nand, Dual Die, 2-CE
       4Q2: 4-Nand, Quad Die, 2-CE

(zz) Firmware Options

       01  : 090721a

       02  : 090904

       03  : 091110a

       04 / A4 : 101130

       A5  : 110301

       A6  : 121107

       Firmware Revision/Options (Optional)

       Please contact the factory for the latest firmware revisions and/or custom labeling and programming

       identification.

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Contact Information:

Wintec Industries Inc.
675 Sycamore Drive
Milpitas, CA 95035 USA
Tel: (408) 856-0500 (main)
Fax: (408) 856-0501
Email: TechSupport@wintecind.com
URL: http://www.wintecind.com/oem

About Wintec Industries, Inc.:

Wintec Industries, Inc, founded in 1988, is headquartered in Milpitas, California. Wintec, an ODM/OEM solution
provider, specializes in product designs and manufacturing, including Flash modules (CF, SD, USB, embedded
Flash, etc), DRAM modules (FBDIMM, RDIMM, SODIMM, UDIMM), wireless products, modem products
(embedded, USB), Advanced Digital Display products (ADD2 DVI, HDMI, digital signage), and so on. With
experienced engineering team in Silicon Valley, Wintec provides a wide range of services and solutions for
customers. Wintec is ISO9001-certified.

Important Notice:

Wintec Industries, Inc. makes no representations or warranties with respect to the contents of this User Guide and
specifically disclaims any implied warranties of any product design for any particular purpose. Wintec Industries,
Inc. reserves the rights to revise this publication and to make changes from time to time in the content hereof
without obligation of Wintec Industries, Inc. to notify any person or organization of such revisions or changes.

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