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W364M72V-125SBM

器件型号:W364M72V-125SBM
厂商名称:White Electronic Designs Corporation
厂商官网:http://www.wedc.com/
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64Mx72 Synchronous DRAM

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W364M72V-125SBM器件文档内容

White Electronic Designs                                                                                    W364M72V-XSBX

                                                                                                                                   ADVANCED*

64Mx72 Synchronous DRAM                                                                      BENEFITS

FEATURES                                                                                           66% SPACE SAVINGS
                                                                                                   Reduced part count from 9 to 1
      High Frequency = 100, 125MHz                                                                 Reduced I/O count
      Package:                                                                                     55% I/O Reduction
       219 Plastic Ball Grid Array (PBGA), 32 x 25mm                                              Reduced trace lengths for lower parasitic
      3.3V 0.3V power supply for core and I/Os                                                    capacitance
      Fully Synchronous; all signals registered on positive                                        Suitable for hi-reliability applications
      edge of system clock cycle                                                                   Laminate interposer for optimum TCE match
      Internal pipelined operation; column address can be
      changed every clock cycle                                                              GENERAL DESCRIPTION
      Internal banks for hiding row access/precharge
      Programmable Burst length 1,2,4,8 or full page                                         The 512MByte (4.5Gb) SDRAM is a high-speed CMOS,
      8,192 refresh cycles                                                                   dynamic random-access, memory using 9 chips containing
      Commercial, Industrial and Military Temperature                                        512M bits. Each chip is internally configured as a quad-
      Ranges                                                                                 bank DRAM with a synchronous interface. Each of the
      Organized as 64M x 72                                                                  chip's 134,217,728-bit banks is organized as 8,192 rows
      Weight: W364M72V-XSBX - TBD grams typical                                              by 2,048 columns by 8 bits.

* This product is under development, is not qualified or characterized and is subject to     Read and write accesses to the SDRAM are burst oriented;
change or cancellation without notice.                                                      accesses start at a selected location and continue for a

                           ACTUAL SIZE

                                                                 25
                              White Electronic Designs

                                      W364M72V-XSBX

               Area = 800mm2          32

                                           I/O Count = 219 Balls

SAVINGS Area: 66% I/O Count: 55%

                           Discrete Approach

11.9           11.9  11.9  11.9                                                           11.9  11.9  11.9  11.9  11.9

22.3 54          54    54    54                                                             54    54    54    54    54
         TSOP  TSOP  TSOP  TSOP                                                           TSOP  TSOP  TSOP  TSOP  TSOP

         Area: 9 x 265mm2 = 2,385mm2                                                            I/O Count: 9 x 54 pins = 486 pins

January 2005                                                                              1     White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
              White Electronic Designs                              W364M72V-XSBX

                                                                                            ADVANCED

programmed number of locations in a programmed                      The 4.5Gb SDRAM uses an internal pipelined architecture to
sequence. Accesses begin with the registration of an                achieve high-speed operation. This architecture is compatible
ACTIVE command, which is then followed by a READ or                 with the 2n rule of prefetch architectures, but it also allows
WRITE command. The address bits registered coincident               the column address to be changed on every clock cycle to
with the ACTIVE command are used to select the bank                 achieve a high-speed, fully random access. Precharging one
and row to be accessed (BA0, BA1 select the bank; A0-12             bank while accessing one of the other three banks will hide
select the row). The address bits registered coincident             the precharge cycles and provide seamless, high-speed,
with the READ or WRITE command are used to select                   random-access operation.
the starting column location for the burst access.
                                                                    The 4.5Gb SDRAM is designed to operate at 3.3V. An
The SDRAM provides for programmable READ or WRITE                   auto refresh mode is provided, along with a power-saving,
burst lengths of 1, 2, 4 or 8 locations, or the full page, with     power-down mode.
a burst terminate option. An AUTO PRECHARGE function
may be enabled to provide a self-timed row precharge that
is initiated at the end of the burst sequence.

January 2005                                                     2  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
   White Electronic Designs                                                                                 W364M72V-XSBX

                            FIGURE 1 PIN CONFIGURATION                                                                            ADVANCED

                                                                            Top View

   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

A       DQ0 DQ14 DQ15 VSS    VSS                                        A9  A10     A11  A8  VCCQ VCCQ DQ16 DQ17 DQ31 VSS

B  DQ1 DQ2 DQ12 DQ13 VSS     VSS                                        A0  A7      A6   A1  VCC VCC DQ18 DQ19 DQ29 DQ30

C  DQ3 DQ4 DQ10 DQ11 VCC     VCC                                        A2  A5      A4   A3  VSS  VSS DQ20 DQ21 DQ27 DQ28

D  DQ6 DQ5 DQ8 DQ9 VCCQ VCCQ A12 DNU DNU DNU VSS VSS DQ22 DQ23 DQ26 DQ25

E  DQ7 DQML0 VCC DQMH0 NC    NC                                         NC BA0 BA1 NC        NC   NC DQML1 VSS   NC DQ24

F  CAS0# WE0# VCC CLK0 NC                                                                         RAS1# WE1# VSS DQMH1 CLK1

G  CS0# RAS0# VCC CKE0 NC                                                                         CAS1# CS1# VSS NC CKE1

H  VSS  VSS  VCC  VCCQ  VSS                                                                       VCC  VSS  Vss VCCQ VCC

J  VSS  VSS  VCC  VCCQ  VSS                                                                       VCC  VSS  VSS  VCCQ  VCC

K  NC CKE3 VCC CS3# NC                                                                            NC CKE2 VSS RAS2# CS2#

L  NC CLK3 VCC CAS3# RAS3#                                                                        NC CLK2 VSS WE2# CAS2#

M  DQ56 DQMH3 VCC WE3# DQML3 CKE4 NC CLK4 CAS4# WE4# RAS4# CS4# DQMH2 VSS DQML2 DQ39

N  DQ57 DQ58 DQ55 DQ54 NC    NC                                         NC  NC DQ71 DQ70 DQML4 NC DQ41 DQ40 DQ37 DQ38

P  DQ60 DQ59 DQ53 DQ52 VSS   VSS                                        NC  NC DQ69 DQ68 VCC VCC DQ43 DQ42 DQ36 DQ35

R  DQ62 DQ61 DQ51 DQ50 VCC   VCC                                        NC  NC DQ67 DQ66 VSS      VSS DQ45 DQ44 DQ34 DQ33

T  Vss DQ63 DQ49 DQ48 VCCQ VCCQ NC                                          NC DQ65 DQ64 VSS      VSS DQ47 DQ46 DQ32 VCC

   NOTE: DNU = Do Not Use; to be left unconnected for future upgrades.           3           White Electronic Designs Corporation (602) 437-1520 www.wedc.com
            NC = Not Connected Internally.

January 2005
Rev. 1
              White Electronic Designs                                     W364M72V-XSBX

                                                                                                   ADVANCED

                      FIGURE 2 FUNCTIONAL BLOCK DIAGRAM

                WE0#          WE# RAS# CAS#                         WE# RAS# CAS#
              RAS0#
              CAS0#           A0-12    DQ0           DQ0            A0-12  DQ0             DQ8
              A0-12           BA0-1                  DQ7            BA0-1                  DQ15
              BA0-1
                        CLK0  CLK IC0                         CLK0  CLK    IC5
                WE1#    CKE0                                  CKE0  CKE
              RAS1#     CS0#  CKE                             CS0#  CS#               DQ7
              CAS1#   DQML0                                DQMH0    DQM
                              CS#
                WE2#
              RAS2#           DQML
              CAS2#
                                       DQ7
                WE3#
              RAS3#           WE# RAS# CAS#                         WE# RAS# CAS#
              CAS3#
                              A0-12    DQ0           DQ16           A0-12  DQ0             DQ24
                WE4#                                 DQ23                                  DQ31
              RAS4#           BA0-1                                 BA0-1
              CAS4#
                        CLK1  CLK    IC1                      CLK1  CLK    IC6
                        CKE1  CKE                             CKE1  CKE
                        CS1#  CS#               DQ7           CS1#  CS#               DQ7
                      DQML1   DQM                          DQMH1    DQM

                              WE# RAS# CAS#                         WE# RAS# CAS#

                              A0-12    DQ0           DQ32           A0-12  DQ0             DQ40
                                                     DQ39                                  DQ47
                              BA0-1                                 BA0-1

                        CLK2  CLK    IC2                      CLK2  CLK    IC7
                        CKE2  CKE                             CKE2  CKE
                        CS2#  CS#               DQ7           CS2#  CS#               DQ7
                      DQML2   DQM                          DQMH2    DQM

                              WE# RAS# CAS#                         WE# RAS# CAS#

                              A0-12    DQ0           DQ48           A0-12  DQ0             DQ56
                              BA0-1                  DQ55           BA0-1                  DQ63

                        CLK3  CLK    IC3                      CLK3  CLK    IC8
                        CKE3  CKE                             CKE3  CKE
                        CS3#  CS#               DQ7           CS3#  CS#               DQ7
                      DQML3   DQM                          DQMH3    DQM

                              WE# RAS# CAS#

                              A0-12    DQ0           DQ64
                                                     DQ71
                              BA0-1

                        CLK4  CLK    IC4
                        CKE4  CKE
                        CS4#  CS#               DQ7
                      DQML4   DQM

January 2005                                         4     White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
              White Electronic Designs                           W364M72V-XSBX

                                                                                         ADVANCED

All inputs and outputs are LVTTL compatible. SDRAMs offer        REGISTER DEFINITION
substantial advances in DRAM operating performance,
including the ability to synchronously burst data at a high      MODE REGISTER
data rate with automatic column-address generation,
the ability to interleave between internal banks in order        The Mode Register is used to define the specific mode
to hide precharge time and the capability to randomly            of operation of the SDRAM. This definition includes the
change column addresses on each clock cycle during a             selec-tion of a burst length, a burst type, a CAS latency,
burst access.                                                    an operating mode and a write burst mode, as shown in
                                                                 Figure 3. The Mode Register is programmed via the LOAD
FUNCTIONAL DESCRIPTION                                           MODE REGISTER command and will retain the stored
                                                                 information until it is programmed again or the device
Read and write accesses to the SDRAM are burst oriented;         loses power.
accesses start at a selected location and continue for
a programmed number of locations in a programmed                 Mode register bits M0-M2 specify the burst length, M3
sequence. Accesses begin with the registration of an             specifies the type of burst (sequential or interleaved),
ACTIVE command which is then followed by a READ or               M4-M6 specify the CAS latency, M7 and M8 specify the
WRITE command. The address bits registered coincident            operating mode, M9 specifies the WRITE burst mode,
with the ACTIVE command are used to select the bank and          and M10 and M11 are reserved for future use. Address
row to be accessed (BA0 and BA1 select the bank, A0-12           A12 (M12) is undefined but should be driven LOW during
select the row). The address bits (A0-9, A11) registered         loading of the mode register.
coincident with the READ or WRITE command are used to
select the starting column location for the burst access.        The Mode Register must be loaded when all banks are
                                                                 idle, and the controller must wait the specified time before
Prior to normal operation, the SDRAM must be initialized.        initiating the subsequent operation. Violating either of these
The following sections provide detailed information              requirements will result in unspecified operation.
covering device initialization, register definition, command
descriptions and device operation.                               BURST LENGTH

INITIALIZATION                                                   Read and write accesses to the SDRAM are burst oriented,
                                                                 with the burst length being programmable, as shown
SDRAMs must be powered up and initialized in a predefined        in Figure 3. The burst length determines the maximum
manner. Operational procedures other than those specified        number of column locations that can be accessed for a
may result in undefined operation. Once power is applied         given READ or WRITE command. Burst lengths of 1, 2, 4
to VCC and VCCQ (simultaneously) and the clock is stable         or 8 locations are available for both the sequential and the
(stable clock is defined as a signal cycling within timing       interleaved burst types, and a full-page burst is available
constraints specified for the clock pin), the SDRAM              for the sequential type. The full-page burst is used in
requires a 100s delay prior to issuing any command              conjunction with the BURST TERMINATE command to
other than a COMMAND INHIBIT or a NOP. Starting at               generate arbitrary burst lengths.
some point during this 100s period and continuing at
least through the end of this period, COMMAND INHIBIT            Reserved states should not be used, as unknown operation
or NOP commands should be applied.                               or incompatibility with future versions may result.

Once the 100s delay has been satisfied with at least            When a READ or WRITE command is issued, a block of
one COMMAND INHIBIT or NOP command having been                   columns equal to the burst length is effectively selected.
applied, a PRECHARGE command should be applied. All              All accesses for that burst take place within this block,
banks must be precharged, thereby placing the device in          meaning that the burst will wrap within the block if a
the all banks idle state.                                        boundary is reached. The block is uniquely selected by
                                                                 A1-9, A11 when the burst length is set to two; by A2-9,
Once in the idle state, two AUTO REFRESH cycles must be          A11 when the burst length is set to four; and by A3-9, A11
performed. After the AUTO REFRESH cycles are complete,           when the burst length is set to eight. The remaining (least
the SDRAM is ready for Mode Register programming.                significant) address bit(s) is (are) used to select the starting
Because the Mode Register will power up in an unknown            location within the block. Full-page bursts wrap within the
state, it should be loaded prior to applying any operational     page if the boundary is reached.
command.

January 2005                                                  5  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
                             White Electronic Designs                                                                     W364M72V-XSBX

                                                                                                                                                  ADVANCED

FIGURE 3 MODE REGISTER DEFINITION                                                                   TABLE 1 BURST DEFINITION

                                                                                              Burst   Starting Column        Order of Accesses Within a Burst
                                                                                              Length      Address         Type = Sequential Type = Interleaved

A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Address Bus                                            2                    A0
                                                                                                                      0
                                                                                                 4                    1   0-1                 0-1
                                                                                                              A1 A0
                                                                                                 8            00          1-0                 1-0
                                                                                                              01
                                                                 Mode Register (Mx)             Full          10
                                                                                               Page           11
Reserved*                WB Op Mode CAS Latency BT Burst Length                                 (y)   A2 A1 A0
                                                                                                       000
   *Should program                                               Burst Length                          001                0-1-2-3             0-1-2-3
M12, M11, M10 = 0, 0                                                                                   010                1-2-3-0             1-0-3-2
to ensure compatibility                                                                                011                2-3-0-1             2-3-0-1
with future devices.                                                                                  100                3-0-1-2             3-2-1-0
                                                                                                       101
                                                      M2 M1M0     M3 = 0          M3 = 1               110                 0-1-2-3-4-5-6-7    0-1-2-3-4-5-6-7
                                                       0 00           1               1                111                                    1-0-3-2-5-4-7-6
                                                       0 01           2               2                                    1-2-3-4-5-6-7-0    2-3-0-1-6-7-4-5
                                                       0 10           4               4                   n = A 0-9                           3-2-1-0-7-6-5-4
                                                       0 11           8               8                 (location 0-y)     2-3-4-5-6-7-0-1    4-5-6-7-0-1-2-3
                                                       1 00                                                                                   5-4-7-6-1-0-3-2
                                                       1 01      Reserved        Reserved                                  3-4-5-6-7-0-1-2    6-7-4-5-2-3-0-1
                                                       1 10      Reserved        Reserved                                                     7-6-5-4-3-2-1-0
                                                       1 11      Reserved        Reserved                                  4-5-6-7-0-1-2-3
                                                                 Full Page       Reserved                                                     Not Supported
                                                                                                                           5-6-7-0-1-2-3-4
                                     M3                          Burst Type
                                      0                          Sequential                                                6-7-0-1-2-3-4-5
                                      1                          Interleaved
                                                                                                                           7-0-1-2-3-4-5-6
                                             M6 M5 M4                 CAS Latency
                                              0 00                       Reserved                                         Cn, Cn + 1, Cn + 2
                                              0 01                       Reserved                                          Cn + 3, Cn + 4...
                                              0 10                            2
                                              0 11                            3                                                ...Cn - 1,
                                              1 00                       Reserved                                                Cn...
                                              1 01                       Reserved
                                              1 10                       Reserved             NOTES:
                                              1 11                       Reserved             1. For full-page accesses: y = 2,048.
                                                                                              2. For a burst length of two, A1-9, A11 select the block-of-two burst; A0 selects the
                             M8  M7  M6-M0            Operating Mode
                                                                                                   starting column within the block.
                             0   0   Defined          Standard Operation                      3. For a burst length of four, A2-9, A11 select the block-of-four burst; A0-1 select the

                             -   -                 -  All other states reserved                    starting column within the block.
                                                                                              4. For a burst length of eight, A3-9, A11 select the block-of-eight burst; A0-2 select the
                         M9      Write Burst Mode
                                                                                                   starting column within the block.
                         0   Programmed Burst Length                                          5. For a full-page burst, the full row is selected and A0-9, A11 select the starting

                         1   Single Location Access                                                column.
                                                                                              6. Whenever a boundary of the block is reached within a given sequence above, the

                                                                                                   following access wraps within the block.
                                                                                              7. For a burst length of one, A0-9, A11 select the unique column to be accessed, and

                                                                                                   Mode Register bit M3 is ignored.

January 2005                                                                               6          White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
              White Electronic Designs                                               W364M72V-XSBX

                                                                                                             ADVANCED

                                   FIGURE 4 CAS LATENCY

                             T0    T1                          T2       T3

                      CLK    READ  NOP                         NOP
              Command                tLZ                           tOH

                       I/O                                       DOUT

                      CLK                          tAC                               DON'T CARE
              Command              CAS Latency = 2                                   UNDEFINED

                        I/O  T0    T1                          T2       T3       T4

                             READ  NOP                         NOP      NOP
                                                                 tLZ        tOH

                                                                          DOUT

                                                              tAC
                                   CAS Latency = 3

BURST TYPE                                                            OPERATING MODE

Accesses within a given burst may be programmed to be                 The normal operating mode is selected by setting M7and
either sequential or interleaved; this is referred to as the          M8 to zero; the other combinations of values for M7 and
burst type and is selected via bit M3.                                M8 are reserved for future use and/or test modes. The
                                                                      programmed burst length applies to both READ and
The ordering of accesses within a burst is determined by              WRITE bursts.
the burst length, the burst type and the starting column
address, as shown in Table 1.                                         Test modes and reserved states should not be used
                                                                      because unknown operation or incompatibility with future
CAS LATENCY                                                           versions may result.

The CAS latency is the delay, in clock cycles, between                           TABLE 2 CAS LATENCY
the registration of a READ command and the availability
of the first piece of output data. The latency can be set to                         ALLOWABLE OPERATING
two or three clocks.                                                                     FREQUENCY (MHz)

If a READ command is registered at clock edge n, and the                SPEED         CAS             CAS
latency is m clocks, the data will be available by clock edge            -100    LATENCY = 2     LATENCY = 3
n+m. The I/Os will start driving as a result of the clock                -125
edge one cycle earlier (n + m - 1), and provided that the                             75              100
relevant access times are met, the data will be valid by                              100             125
clock edge n + m. For example, assuming that the clock
cycle time is such that all relevant access times are met,            WRITE BURST MODE
if a READ command is registered at T0 and the latency
is programmed to two clocks, the I/Os will start driving              When M9 = 0, the burst length programmed via M0-M2
after T1 and the data will be valid by T2. Table 2 below              applies to both READ and WRITE bursts; when M9 = 1,
indicates the operating frequencies at which each CAS                 the programmed burst length applies to READ bursts, but
latency setting can be used.                                          write accesses are single-location (nonburst) accesses.

Reserved states should not be used as unknown operation
or incompatibility with future versions may result.

January 2005                                                   7        White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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              White Electronic Designs                                                            W364M72V-XSBX

                                                                                                                          ADVANCED

              TRUTH TABLE - COMMANDS AND DQM OPERATION (NOTE 1)

NAME (FUNCTION)                                                                    CS# RAS# CAS# WE# DQM    ADDR     I/Os
COMMAND INHIBIT (NOP)                                                                                         X       X
NO OPERATION (NOP)                                                                 H     X  X  X  X           X       X
ACTIVE (Select bank and activate row) ( 3)                                                                            X
READ (Select bank and column, and start READ burst) (4)                            L     H  H  H  X       Bank/Row    X
WRITE (Select bank and column, and start WRITE burst) (4)                                                 Bank/Col   Valid
BURST TERMINATE                                                                    L     L  H  H  X       Bank/Col  Active
PRECHARGE (Deactivate row in bank or banks) ( 5)                                                                      X
AUTO REFRESH or SELF REFRESH (Enter self refresh mode) (6, 7)                      L     H  L  H  L/H 8       X       X
LOAD MODE REGISTER (2)                                                                                      Code      X
Write Enable/Output Enable (8)                                                     L     H  L  L  L/H 8             Active
Write Inhibit/Output High-Z (8)                                                                               X     High-Z
                                                                                   L     H  H  L  X       Op-Code

                                                                                   L     L  H  L  X           
                                                                                                              
                                                                                   L     L  L  H  X

                                                                                   L     L  L  L  X

                                                                                              L

                                                                                              H

NOTES:                                                                                   5. A10 LOW: BA0, BA1 determine the bank being precharged. A10 HIGH: All banks
1. CKE is HIGH for all commands shown except SELF REFRESH.                                    precharged and BA0, BA1 are "Don't Care."
2. A0-11 define the op-code written to the Mode Register and A12 should be driven
                                                                                         6. This command is AUTO REFRESH if CKE is HIGH; SELF REFRESH if CKE is
     low.                                                                                     LOW.
3. A0-12 provide row address, and BA0, BA1 determine which bank is made active.
4. A0-9, A11 provide column address; A10 HIGH enables the auto precharge feature         7. Internal refresh counter controls row addressing; all inputs and I/Os are "Don't
                                                                                              Care" except for CKE.
     (nonpersistent), while A10 LOW disables the auto precharge feature; BA0, BA1
     determine which bank is being read from or written to.                              8. Activates or deactivates the I/Os during WRITEs (zero-clock delay) and READs
                                                                                              (two-clock delay).

COMMANDS                                                                                 command can only be issued when all banks are idle, and
                                                                                         a subsequent executable command cannot be issued until
The Truth Table provides a quick reference of available                                  tMRD is met.
commands. This is followed by a written description of each
command. Three additional Truth Tables appear following                                  ACTIVE
the Operation section; these tables provide current state/
next state information.                                                                  The ACTIVE command is used to open (or activate) a
                                                                                         row in a particular bank for a subsequent access. The
COMMAND INHIBIT                                                                          value on the BA0, BA1 inputs selects the bank, and the
                                                                                         address provided on inputs A0-12 selects the row. This row
The COMMAND INHIBIT function prevents new commands                                       remains active (or open) for accesses until a PRECHARGE
from being executed by the SDRAM, regardless of whether                                  command is issued to that bank. A PRECHARGE
the CLK signal is enabled. The SDRAM is effectively                                      command must be issued before opening a different row
deselected. Operations already in progress are not                                       in the same bank.
affected.
                                                                                         READ
NO OPERATION (NOP)
                                                                                         The READ command is used to initiate a burst read access
The NO OPERATION (NOP) command is used to perform                                        to an active row. The value on the BA0, BA1 inputs selects
a NOP to an SDRAM which is selected (CS# is LOW).                                        the bank, and the address provided on inputs A0-9, A11
This prevents unwanted commands from being registered                                    selects the starting column location. The value on input
during idle or wait states. Operations already in progress                               A10 determines whether or not AUTO PRECHARGE is
are not affected.                                                                        used. If AUTO PRECHARGE is selected, the row being
                                                                                         accessed will be precharged at the end of the READ
LOAD MODE REGISTER                                                                       burst; if AUTO PRECHARGE is not selected, the row will
                                                                                         remain open for subsequent accesses. Read data appears
The Mode Register is loaded via inputs A0-11 (A12                                        on the I/Os subject to the logic level on the DQM inputs
should be driven low). See Mode Register heading in the
Register Definition section. The LOAD MODE REGISTER

January 2005                                                                          8     White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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                                                                                          ADVANCED

two clocks earlier. If a given DQM signal was registered          time (tRP) is completed. This is determined as if an explicit
HIGH, the corresponding I/Os will be High-Z two clocks            PRECHARGE command was issued at the earliest possible
later; if the DQM signal was registered LOW, the I/Os will        time.
provide valid data.
                                                                  BURST TERMINATE
WRITE
                                                                  The BURST TERMINATE command is used to truncate
The WRITE command is used to initiate a burst write               either fixed-length or full-page bursts. The most recently
access to an active row. The value on the BA0, BA1                registered READ or WRITE command prior to the BURST
inputs selects the bank, and the address provided on              TERMINATE command will be truncated.
inputs A0-9, A11 selects the starting column location.
The value on input A10 determines whether or not AUTO             AUTO REFRESH
PRECHARGE is used. If AUTO PRECHARGE is selected,
the row being accessed will be precharged at the end of           AUTO REFRESH is used during normal operation of
the WRITE burst; if AUTO PRECHARGE is not selected,               the SDRAM and is analagous to CAS#-BEFORE-RAS#
the row will remain open for subsequent accesses. Input           (CBR) REFRESH in conventional DRAMs. This command
data appearing on the I/Os is written to the memory array         is nonpersistent, so it must be issued each time a refresh
subject to the DQM input logic level appearing coincident         is required.
with the data. If a given DQM signal is registered LOW,
the corresponding data will be written to memory; if the          The addressing is generated by the internal refresh
DQM signal is registered HIGH, the corresponding data             controller. This makes the address bits "Don't Care" during
inputs will be ignored, and a WRITE will not be executed          an AUTO REFRESH command. Each 512Mb SDRAM
to that byte/column location.                                     requires 8,192 AUTO REFRESH cycles every refresh
                                                                  period (tREF). Providing a distributed AUTO REFRESH
PRECHARGE                                                         command will meet the refresh requirement and ensure
                                                                  that each row is refreshed. Alternatively, 8,192 AUTO
The PRECHARGE command is used to deactivate the                   REFRESH commands can be issued in a burst at the
open row in a particular bank or the open row in all banks.       minimum cycle rate (tRC), once every refresh period
The bank(s) will be available for a subsequent row access         (tREF).
a specified time (tRP) after the PRECHARGE command
is issued. Input A10 determines whether one or all banks          SELF REFRESH*
are to be precharged, and in the case where only one
bank is to be precharged, inputs BA0, BA1 select the bank.        The SELF REFRESH command can be used to retain data
Otherwise BA0, BA1 are treated as "Don't Care." Once a            in the SDRAM, even if the rest of the system is powered
bank has been precharged, it is in the idle state and must        down. When in the self refresh mode, the SDRAM retains
be activated prior to any READ or WRITE commands being            data without external clocking. The SELF REFRESH
issued to that bank.                                              command is initiated like an AUTO REFRESH command
                                                                  except CKE is disabled (LOW). Once the SELF REFRESH
AUTO PRECHARGE                                                    command is registered, all the inputs to the SDRAM
                                                                  become "Don't Care," with the exception of CKE, which
AUTO PRECHARGE is a feature which performs the same               must remain LOW.
individual-bank PRECHARGE function described above,
without requiring an explicit command. This is accomplished       Once self refresh mode is engaged, the SDRAM provides
by using A10 to enable AUTO PRECHARGE in conjunction              its own internal clocking, causing it to perform its own
with a specific READ or WRITE command. A precharge of             AUTO REFRESH cycles. The SDRAM must remain in
the bank/row that is addressed with the READ or WRITE             self refresh mode for a minimum period equal to tRAS and
command is automatically performed upon completion of             may remain in self refresh mode for an indefinite period
the READ or WRITE burst, except in the full-page burst            beyond that.
mode, where AUTO PRECHARGE does not apply. AUTO
PRECHARGE is nonpersistent in that it is either enabled or        The procedure for exiting self refresh requires a sequence
disabled for each individual READ or WRITE command.               of commands. First, CLK must be stable (stable clock
                                                                  is defined as a signal cycling within timing constraints
AUTO PRECHARGE ensures that the precharge is initiated
at the earliest valid stage within a burst. The user must not     * Self refresh available in commercial and industrial temperatures only.
issue another command to the same bank until the precharge

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specified for the clock pin) prior to CKE going back                                                                 ADVANCED
HIGH. Once CKE is HIGH, the SDRAM must have NOP
commands issued (a minimum of two clocks) for tXSR,
because time is required for the completion of any internal
refresh in progress.
Upon exiting the self refresh mode, AUTO REFRESH
commands must be issued as both SELF REFRESH and
AUTO REFRESH utilize the row refresh counter.

                                                  ABSOLUTE MAXIMUM RATINGS

              Parameter                                                                      Unit
              Voltage on VCC, VCCQ Supply relative to Vss
              Voltage on NC or I/O pins relative to Vss                           -1 to 4.6  V
              Operating Temperature TA (Mil)
              Operating Temperature TA (Ind)                                      -1 to 4.6  V
              Storage Temperature, Plastic
                                                                      -55 to +125            C

                                                                      -40 to +85             C

                                                                      -55 to +125            C

              NOTE:
              Stress greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only and
              functional operation of the device at these or any other conditions greater than those indicated in the operational sections of this specification is not
              implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

                                                            CAPACITANCE (NOTE 2)

              Parameter                                     Symbol                Max        Unit

              Input Capacitance: CLK                        CI1                   TBD        pF

              Addresses, BA0-1 Input Capacitance            CA                    TBD        pF

              Input Capacitance: All other input-only pins  CI2                   TBD        pF

              Input/Output Capacitance: I/Os                CIO                   TBD        pF

                                                  BGA THERMAL RESISTANCE

              Description                                   Symbol                Max        Unit
              Junction to Ambient (No Airflow)
              Junction to Ball                              Theta JA              TBD        C/W
              Junction to Case (Top)
                                                            Theta JB              TBD        C/W

                                                            Theta JC              TBD        C/W

              NOTE:
              Refer to Application Note "PBGA Thermal Resistance Correlation" at www.wedc.com in the application notes section for modeling conditions.

January 2005                                                     10   White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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                                                                                                                            ADVANCED

              DC ELECTRICAL CHARACTERISTICS AND OPERATING CONDITIONS (NOTES 1, 6)

                                                             VCC, VCCQ = +3.3V 0.3V; -55C  TA  +125C

Parameter/Condition                                                                 Symbol          Min            Max         Units
Supply Voltage
Input High Voltage: Logic 1; All inputs (21)                                        VCC,VCCQ        3              3.6         V
Input Low Voltage: Logic 0; All inputs (21)
Input Leakage Current: Any input 0V  VIN  VCC (All other pins not under test = 0V)             VIH  2           VCC + 0.3      V
Input Leakage Address Current (All other pins not under test = 0V)
Output Leakage Current: I/Os are disabled; 0V  VOUT  VCCQ                                      VIL  -0.3           0.8         V
Output Levels:
Output High Voltage (IOUT = -4mA)                                                              II   10             10          A
Output Low Voltage (IOUT = 4mA)
                                                                                               II   -45            45          A

                                                                                               IOZ  -5             5           A

                                                                                               VOH  2.4                       V

                                                                                               VOL                0.4         V

                     ICC SPECIFICATIONS AND CONDITIONS (NOTES 1,6,11,13)

                                               VCC, VCCQ = +3.3V 0.3V; -55C  TA  +125C

Parameter/Condition                                                                                 Symbol         Max         Units
                                                                                                                                mA
                                                                                                            -125        -100    mA
                                                                                                                                mA
Operating Current: Active Mode;                                                                     ICC1    990         900     mA
Burst = 2; Read or Write; tRC = tRC (min); CAS latency = 3 (3, 18, 19)
                                                                                                    ICC3    405         405
Standby Current: Active Mode; CKE = HIGH; CS# = HIGH;
All banks active after tRCD met; No accesses in progress (3, 12, 19)                                ICC4    1,035       990

Operating Current: Burst Mode; Continuous burst;
Read or Write; All banks active; CAS latency = 3 (3, 18, 19)

Self Refresh Current: CKE  0.2V (Commercial and Industrial Temperature: -40C to + 85C) (27)       ICC7    54             54

January 2005                                                            11          White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
                       White Electronic Designs                                                    W364M72V-XSBX

                                                                                                                           ADVANCED

ELECTRICAL CHARACTERISTICS AND RECOMMENDED AC OPERATING CHARACTERISTICS
                                                    (NOTES 5, 6, 8, 9, 11)

Parameter                                                          Symbol         -100                  -125             Unit

                                                                             Min          Max      Min          Max

Access time from CLK (pos. edge)                      CL = 3       tAC                    7                     6        ns

                                                      CL = 2       tAC                    7                     6        ns

Address hold time                                                  tAH       1                     1                     ns

Address setup time                                                 tAS       2                     2                     ns

CLK high-level width                                               tCH       3                     3                     ns

CLK low-level width                                                tCL       3                     3                     ns

Clock cycle time (22)                                 CL = 3       tCK       10                    8                     ns

                                                      CL = 2       tCK       13                    10                    ns

CKE hold time                                                      tCKH      1                     1                     ns

CKE setup time                                                     tCKS      2                     2                     ns

CS#, RAS#, CAS#, WE#, DQM hold time                                tCMH      1                     1                     ns

CS#, RAS#, CAS#, WE#, DQM setup time                               tCMS      2                     2                     ns

Data-in hold time                                                  tDH       1                     1                     ns

Data-in setup time                                                 tDS       2                     2                     ns

Data-out high-impedance time                          CL = 3 (10)  tHZ                    7                     6        ns

                                                      CL = 2 (10)  tHZ                    7                     6        ns

Data-out low-impedance time                                        tLZ       1                     1                     ns

Data-out hold time (load) (26)                                     tOH       3                     3                     ns

Data-out hold time (no load)                                       tOHN      1.8                   1.8                   ns

ACTIVE to PRECHARGE command                                        tRAS      50           120,000  50           120,000  ns

ACTIVE to ACTIVE command period                                    tRC       70                    68                    ns

ACTIVE to READ or WRITE delay                                      tRCD      20                    20                    ns

Refresh period (8,192 rows) Commercial, Industrial               tREF                   64                    64       ms

Refresh period (8,192 rows) Military                             tREF                   16                    16       ms

AUTO REFRESH period                                                tRFC      70                    70                    ns

PRECHARGE command period                                           tRP       20                    20                    ns

ACTIVE bank A to ACTIVE bank B command                             tRRD      20                    20                    ns

Transition time (7)                                                tT        0.3          1.2      0.3          1.2      ns

WRITE recovery time                                   (23)         tWR       1 CLK + 7ns           1 CLK + 7ns           --

                                                      (24)                   15                    15                    ns

Exit SELF REFRESH to ACTIVE command                                tXSR      80                    80                    ns

January 2005                                                             12       White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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              AC FUNCTIONAL CHARACTERISTICS (NOTES 5,6,7,8,9,11)

Parameter/Condition                                                                                      Symbol  -100  -125  Units
READ/WRITE command to READ/WRITE command (17)                                                                                 tCK
CKE to clock disable or power-down entry mode (14)                                                       tCCD    1     1      tCK
CKE to clock enable or power-down exit setup mode (14)                                                                        tCK
DQM to input data delay (17)                                                                             tCKED   1     1      tCK
DQM to data mask during WRITEs                                                                                                tCK
DQM to data high-impedance during READs                                                                  tPED    1     1      tCK
WRITE command to input data delay (17)                                                                                        tCK
Data-in to ACTIVE command (15)                                                                           tDQD    0     0      tCK
Data-in to PRECHARGE command (16)                                                                                             tCK
Last data-in to burst STOP command (17)                                                                  tDQM    0     0      tCK
Last data-in to new READ/WRITE command (17)                                                                                   tCK
Last data-in to PRECHARGE command (16)                                                                   tDQZ    2     2      tCK
LOAD MODE REGISTER command to ACTIVE or REFRESH command (25)                                                                  tCK
                                                                                                         tDWD    0     0      tCK
Data-out to high-impedance from PRECHARGE command (17)                                                                        tCK
                                                                                                         tDAL    4     5

                                                                                                         tDPL    2     2

                                                                                                         tBDL    1     1

                                                                                                         tCDL    1     1

                                                                                                         tRDL    2     2

                                                                                                         tMRD    2     2

                                                                                                 CL = 3  tROH    3     3

                                                                                                 CL = 2  tROH    2     --

NOTES:                                                                                           14. Timing actually specified by tCKS; clock(s) specified as a reference only at minimum
1. All voltages referenced to VSS.                                                                    cycle rate.
2. This parameter is not tested but guaranteed by design. f = 1 MHz, TA = 25C.
3. ICC is dependent on output loading and cycle rates. Specified values are obtained             15. Timing actually specified by tWR plus tRP; clock(s) specified as a reference only at
                                                                                                      minimum cycle rate.
     with minimum cycle time and the outputs open.
4. Enables on-chip refresh and address counters.                                                 16. Timing actually specified by tWR.
5. The minimum specifications are used only to indicate cycle time at which proper               17. Required clocks are specified by JEDEC functionality and are not dependent on

     operation over the full temperature range is ensured.                                            any timing parameter.
6. An initial pause of 100s is required after power-up, followed by two AUTO                    18. The ICC current will decrease as the CAS latency is reduced. This is due to the fact

     REFRESH commands, before proper device operation is ensured. (VCC and VCCQ                       that the maximum cycle rate is slower as the CAS latency is reduced.
     must be powered up simultaneously.) The two AUTO REFRESH command wake-                      19. Address transitions average one transition every two clocks.
     ups should be repeated any time the tREF refresh requirement is exceeded.                   20. CLK must be toggled a minimum of two times during this period.
7. AC characteristics assume tT = 1ns.                                                           21. VIH overshoot: VIH (MAX) = VCCQ + 2V for a pulse width 3ns, and the pulse width
8. In addition to meeting the transition rate specification, the clock and CKE must
     transit between VIH and VIL (or between VIL and VIH) in a monotonic manner.                      cannot be greater than one third of the cycle rate. VIL undershoot: VIL (MIN) = -2V
9. Outputs measured at 1.5V with equivalent load:                                                     for a pulse width 3ns.
                                                                                                 22. The clock frequency must remain constant (stable clock is defined as a signal
                      Q                                                                               cycling within timing constraints specified for the clock pin) during access or
                                          50pF                                                        precharge states (READ, WRITE, including tWR, and PRECHARGE commands).
                                                                                                      CKE may be used to reduce the data rate.
10. tHZ defines the time at which the output achieves the open circuit condition; it is not      23. Auto precharge mode only. The precharge timing budget (tRP) begins 7.5ns/7ns
     a reference to VOH or VOL. The last valid data element will meet tOH before going                after the first clock delay, after the last WRITE is executed.
     High-Z.                                                                                     24. Precharge mode only.
                                                                                                 25. JEDEC and PC100 specify three clocks.
11. AC timing and ICC tests have VIL = 0V and VIH = 3V, with timing referenced to 1.5V           26. Parameter guaranteed by design.
     crossover point.                                                                            27. Self refresh available in commercial and industrial temperatures only.

12. Other input signals are allowed to transition no more than once every two clocks
     and are otherwise at valid VIH or VIL levels.

13. ICC specifications are tested after the device is properly initialized.

January 2005                                                                                 13  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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              White Electronic Designs                                                 W364M72V-XSBX

                                                                                                               ADVANCED

              PACKAGE DIMENSION: 219 PLASTIC BALL GRID ARRAY (PBGA), 32mm x 25mm
                                                               Bottom View

19.05 (0.750)                     32.1 (1.264) MAX           T
     NOM          1 2 3 4 5 6 7 8 9 10 11121314 1516         R
                                                             P
    1.27 (0.050)                  219 x 0.762 (0.030) NOM  N
         NOM                     19.05 (0.750) NOM           M
                                                             L
                                                             K
                                                             J 25.1 (0.988)
                                                             H MAX
                                                             G
                                                             F
                                                             E
                                                             D
                                                             C
                                                             B
                                                             A

                                                                                                       0.61
                                                                                                     (0.024)

                                                                                                      NOM

                                                                                       2.96 (0.116)
                                                                                           MAX

                  ALL LINEAR DIMENSIONS ARE MILLIMETERS AND PARENTHETICALLY IN INCHES

January 2005      14                                         White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
              White Electronic Designs                                                  W364M72V-XSBX

                                            ORDERING INFORMATION                                                ADVANCED

                                                                                        W 3 64M 72 V - XXX SB X

              WHITE ELECTRONIC DESIGNS CORP.

              SDRAM

              CONFIGURATION, 64M x 72

              3.3V Power Supply

              FREQUENCY (MHz)
                   100 = 100MHz
                   125 = 125MHz
                   ES = Non-qualified product1

              PACKAGE:
                   SB = 219 Plastic Ball Grid Array (PBGA), 32mm x 25mm

              DEVICE GRADE:

              M = Military       -55C to +125C

              I = Industrial     -40C to +85C

              C = Commercial 0C to +70C

              Blank = No temperature range specified for 'ES' Non-qualified product.

Note 1: W364M72V-ESSB is only available product until completion of qualification.

January 2005                                                                        15  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
Rev. 1
              White Electronic Designs               W364M72V-XSBX

                                                                             ADVANCED

Document Title
64M x 72 SDRAM Multi-Chip Package, 32mm x 25mm

Revision History

Rev #         History                                Release Date Status

Rev 0         Initial Release                        May 2004      Advanced
Rev 1         Changes (Pg. 1, 5-15)
              1.1 Added additional product data      January 2005  Advanced

January 2005                                     16  White Electronic Designs Corporation (602) 437-1520 www.wedc.com
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