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VG4632321A

器件型号:VG4632321A
文件大小:20123.96KB,共6页
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

524,288x32x2-bit cmos synchronous graphic ram

VG4632321A器件文档内容

VIS                                           Preliminary                                                                                                                VG4632321A

                                                                                                                                                       524,288x32x2-Bit

                                                                                                  CMOS Synchronous Graphic RAM

Overview

           The VG4632321A SGRAM is a high-speed CMOS synchronous graphic RAM containing 32M bits. It is

internally configured as a dual 512K x 32 DRAM with a synchronous interface (all signals are registered on

the positive edge of the clock signal, CLK). Each of the 512K x 32 bit bank is organized as 2048 rows by 256

columns by 32 bits. Read and write accesses to the SGRAM are burst oriented; accesses start at a selected

location and continue for a programmed number of locations in a programmed sequence. Accesses begin

with the registration of a BankActivate command which is then followed by a Read or Write command.

           The VG4632321A provides for programmable Read or Write burst lengths of 1, 2, 4, 8, or full page, with

burst termination option. An Auto Precharge function may be enabled to provide a self-timed row precharge

that is initiated at the end of the burst sequence. The refresh functions, either Auto or Self Refresh are easy

to use. In addition, it features the write per bit and the masked block write functions.

           By having a programmable Mode register and special mode register, the system can choose the best

suitable modes to maximize its performance. These devices are well suited for applications requiring high

memory bandwidth, and when combined with special graphics functions result in a device particularly well

suited to high performance graphics applications.

                                                                               Pin Assignment (Top View)

                                                                          DQ2  VSSQ  DQ1  DQ0VDD   NC  NC   NC  NC  NC  NC  NC  NC  NC  NCVSS    DQ31  DQ30  VSSQ  DQ29

Features                                                                  100  99    98   97   96  95   94  93  92  91  90  89  88  87  86   85  84    83    82  81

                                                                  DQ3  1                                                                                                 80  DQ28

                                                           VDDQ        2                                                                                                 79  VDDQ

                                                                  DQ4  3                                                                                                 78  DQ27

•  Fast access time from clock: 4.5/5/5.5/6/7ns                   DQ5  4                                                                                                 77  DQ26

•  Fast clock rate: 222/200/183/166/143MHz                 VSSQ        5                                                                                                 76  VSSQ

                                                                  DQ6  6                                                                                                 75  DQ25

•  Fully synchronous operation                                    DQ7  7                                                                                                 74  DQ24

•  Internal pipelined architecture                         VDDQ        8                                                                                                 73  VDDQ

                                                           DQ16        9                                                                                                 72  DQ15

•  Dual internal banks(512K x 32-bit x 2-bank)             DQ17        10                                                                                                71  DQ14

•  Programmable Mode and Special Mode registers            VSSQ        11                                                                                                70  VSSQ

                                                           DQ18        12                                                                                                69  DQ13
                                                                                                                                                                         68
   - CAS Latency: 1, 2, or 3                               DQ19        13                                                                                                    DQ12
                                                           VDDQ
   - Burst Length: 1, 2, 4, 8, or full page                       VDD  14                                                                                                67  VDDQ

                                                                  VSS  15                                                                                                66  VSS

   - Burst Type: interleaved or linear burst                           16                                                                                                65  VDD

   - Burst Read Single Write                               DQ20        17                                                                                                64  DQ11

                                                           DQ21        18                                                                                                63  DQ10
                                                           VSSQ
   - Load Color or Mask register                                       19                                                                                                62  VSSQ

•  Burst stop function                                     DQ22        20                                                                                                61  DQ9

                                                           DQ23        21                                                                                                60  DQ8
                                                           VDDQ
•  Individual byte controlled by DQM0-3                                22                                                                                                59  VDDQ

•  Block write and write-per-bit capability                DQM0        23                                                                                                58  NC

                                                           DQM2        24                                                                                                57  DQM3

•  Auto Refresh and Self Refresh                                  WE   25                                                                                                56  DQM1

                                                           CAS         26                                                                                                55  CLK

•  2048 refresh cycles/32ms                                       RAS  27                                                                                                54  CKE

•  Single + 3.3V ±0.3V power supply                               CS   28                                                                                                53  DSF

                                                                  BS   29                                                                                                52  NC

•  Interface: LVTTL                                               A9   30  31  32    33   34   35   36  37  38  39  40  41  42  43  44  45   46  47    48    49    50    51  A8/AP

•  JEDEC 100-pin Plastic QFP package                                       A0  A1    A2   A3   VDD  NC  NC  NC  NC  NC  NC  NC  NC  NC  A10 VSS  A4    A5    A6    A7

Key Specifications

                 VG4632321A                        -4.5/-5/-5.5/-6/-7

           tCK   Clock Cycle time(min.)            4.5/5/5.5/6/7 ns

           tRAS  Row Active time(min.)             40/40/40/42/42 ns

           tAC   Access time from CLK(max.)        4/4.5/5/5.5/6 ns

           tRC   Row Cycle time(min.)              55/55/56.5/60/62 ns

Document:                                                  Rev.1                                                                                             Page 1
VIS                 Preliminary                                            VG4632321A

                                                                      524,288x32x2-Bit

                                                     CMOS Synchronous Graphic RAM

     Block Diagram

           CLOCK

CLK        BUFFER

                                                     Column Decoder

CKE                                     Row Decoder  2048 X 256 X 32

                                                     CELL ARRAY

CS         COMMAND  CONTROL                          (BANK #0)

RAS        DECODER  SIGNAL

CAS                 GENERATOR                        Sense Amplifier

WE

DSF

                                                                              DQM0~31

           COLUMN                                                     DQs     DQ0

           COUNTER                                                    BUFFER  |

     A8                                                                       DQ31

                                        COLOR

                                        REGISTER

                    MODE                MASK

                    REGISTER

                                        REGISTER

A0         ADDRESS  SPECIAL

~          BUFFER   MODE

A7                  REGISTER

A9

A10                                                  Sense Amplifier

BS                                      Row Decoder

           REFRESH                                   2048 X 256 X 32

           COUNTER                                   CELL ARRAY

                                                     (BANK #1)

                                                     Column Decoder

Document:                        Rev.1                                Page 2
VIS                                          Preliminary                                                          VG4632321A

                                                                                                               524,288x32x2-Bit

                                                                                   CMOS Synchronous Graphic RAM

Table 1 shows the details for pin number, symbol, type, and description.

                              Table 1. Pin Description of VG4632321A

Pin Num-       Symbol  Type   Description

ber

           55  CLK     Input  Clock: CLK is driven by the system clock. All SGRAM input signals are sampled on

                              the  positive  edge  of  CLK.  CLK    also  increments    the  internal  burst   counter  and

                              control the output registers.

           54  CKE     Input  Clock Enable: CKE activates(HIGH) and deactivates(LOW) the CLK signal. If CKE

                              goes low synchronously with clock (set-up and hold time same as other inputs), the

                              internal clock is suspended from the next clock cycle and the state of output and

                              burst address is frozen as long as the CKE remains low. When both banks are in

                              the idle state, deactivating the clock controls the entry to the Power Down and Self

                              Refresh modes. CKE is synchronous except after the device enters Power Down

                              and Self Refresh modes, where CKE becomes asynchronous until after exiting the

                              same mode. The input buffers, including CLK, are disabled during Power Down

                              and Self Refresh modes providing low standby power.

           29  BS      Input  Bank Select: BS defines to which bank the BankActivate, Read, Write, or Bank-

                              Precharge command is being applied. BS is also used to program the 10th bit of

                              the Mode and Special Mode registers.

30-34,         A0-A10  Input  Address Inputs: A0-A10 are sampled during the BankActivate command (row

45,47-51                      address   A0-A10)    and  Read/Write        command  (column      address    A0-A7  with      A8

                              defining Auto Precharge) to select one location out of the 512K available in the

                              respective bank. During a Precharge command, A8 is sampled to determine if both

                              banks are to be precharged (A8 = HIGH). The address inputs also provide the

                              op-code during a Mode Register Set or Special Mode Register Set command.

           28  CS      Input  Chip  Select:  CS    enables    (sampled    LOW)     and     disables  (sampled  HIGH)        the

                              command decoder. All commands are masked when CS is sampled HIGH. CS

                              provides  for  external   bank  selection   on      systems    with    multiple  banks.   It  is

                              considered part of the command code.

           27  RAS     Input  Row   Address  Strobe:    The   RAS         signal  defines  the  operation      commands     in

                              conjunction with the CAS and WE signals, and is latched at the positive edges of

                              CLK. When RAS and CS are asserted “LOW” and CAS is asserted “HIGH”, either

                              the BankActivate command or the Precharge command is selected by the WE

                              signal. When the WE is asserted “HIGH” the BankActivate command is selected

                              and the bank designated by BS is turned on to the active state. When the WE is

                              asserted "LOW", the Precharge command is selected and the bank designated by

                              BS is switched to the idle state after precharge operation.

           26  CAS     Input  Column Address Strobe: The CAS signal defines the operation commands in

                              conjunction with the RAS and WE signals, and it is latched at the positive edges of

                              CLK. When RAS is held “HIGH” and CS is asserted “LOW”, the column access is

                              started by asserting CAS “LOW”. Then, the Read or Write command is selected by

                              asserting WE “LOW” or “HIGH”.

           25  WE      Input  Write Enable: The WE signal defines the operation commands in conjunction with

                              the RAS and CAS signals, and it is latched at the positive edges of CLK. The WE

                              input is used to select the BankActivate or Precharge command and Read or Write

                              command.

           53  DSF     Input  Define Special Function: The DSF signal defines the operation commands in

                              conjunction with the RAS and CAS and WE signals, and it is latched at the positive

                              edges of CLK. The DSF input is used to select the masked write disable/enable

                              command and block write command, and the Special Mode Register Set cycle.

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                                                                                                    524,288x32x2-Bit

                                                          CMOS Synchronous Graphic RAM

23,56,24,      DQM0-  Input   Data Input/Output Mask: DQM0-DQM3 are byte specific, nonpersistent I/O buffer

57             DQM3           controls. The I/O buffers are placed in a high-z state when DQM is sampled HIGH.

                              Input data is masked when DQM is sampled HIGH during a write cycle. Output data

                              is masked (two-clock latency) when DQM is sampled HIGH during a read cycle.

                              DQM3 masks DQ31-DQ24, DQM2 masks DQ23-DQ16, DQM1 masks DQ15-DQ8,

                              and DQM0 masks DQ7-DQ0.

97,98,100,     DQ0-   Input/  Data I/O: The DQ0-31 input and output data are synchronized with the positive

1,3,4,6,7,     DQ31   Output  edges of CLK. The I/Os are byte-maskable during Reads and Writes. The DQs also

60,61,63,                     serve as column/byte mask inputs during Block Writes.

64,68,69,

71,72,9,

10,12,13,

17,18,20,

21,74,75,

77, 78,80,

81, 83, 84

30,36-45,      NC     -       No Connect: These pins should be left unconnected.

52,58,

86-95

2,8,14,22,     VDDQ   Supply  DQ Power: Provide isolated power to DQs for improved noise immunity.

59,67,73,

           79

5,11,19,       VSSQ   Supply  DQ Ground: Provide isolated ground to DQs for improved noise immunity.

62,70,76,

82,99

15,35,65,      VDD    Supply  Power Supply: +3.3V ±0.3V

           96

16,46,66,      VSS    Supply  Ground

           85

Document:                                          Rev.1                                              Page 4
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                                                                                                               524,288x32x2-Bit

                                                                                          CMOS Synchronous Graphic RAM

Operation Mode

Fully synchronous operations are performed to latch the commands at the positive edges of                CLK.  Table 2

shows the truth table for the operation commands.

                                         Table 2. Truth Table (Note(1), (2))

              Command                    State          CKEn-1  CKEn      DQM(7)  BS  A8  A0-7  CS  RAS  CAS   WE  DSF

                                                                                          A9,

                                                                                          A10

BankActivate & Masked Write Disable      Idle(3)        H        X        X       V   V   V     L   L    H     H   L

BankActivate & Masked Write Enable       Idle(3)        H        X        X       V   V   V     L   L    H     H   H

BankPrecharge                            Any            H        X        X       V   L   X     L   L    H     L   L

PrechargeAll                             Any            H        X        X       X   H   X     L   L    H     L   L

Write                                    Active(3)      H        X        X       V   L   V     L   H    L     L   L

Block Write Command                      Active(3)      H        X        X       V   L   V     L   H    L     L   H

Write and AutoPrecharge                  Active(3)      H        X        X       V   H   V     L   H    L     L   L

Block Write and AutoPrecharge            Active(3)      H        X        X       V   H   V     L   H    L     L   H

Read                                     Active(3)      H        X        X       V   L   V     L   H    L     H   L

Read and AutoPrecharge                   Active(3)      H        X        X       V   H   V     L   H    L     H   L

Mode Register Set                        Idle           H        X        X       V   L   V     L   L    L     L   L

Special Mode Register Set                Idle(5)        H        X        X       X   X   V     L   L    L     L   H

No-Operation                             Any            H        X        X       X   X   X     L   H    H     H   X

Burst Stop                               Active(4)      H        X        X       X   X   X     L   H    H     L   L

Device Deselect                          Any            H        X        X       X   X   X     H   X    X     X   X

AutoRefresh                              Idle           H        H        X       X   X   X     L   L    L     H   L

SelfRefresh Entry                        Idle           H        L        X       X   X   X     L   L    L     H   L

SelfRefresh Exit                         Idle           L        H        X       X   X   X     H   X    X     X   X

                                         (SelfRefresh)                                          L   H    H     H   X

Clock Suspend Mode Entry                 Active         H        L        X       X   X   X     X   X    X     X   X

Power Down Mode Entry                    Any(6)         H        L        X       X   X   X     H   X    X     X   X

                                                                                                L   H    H     H   L

Clock Suspend Mode Exit                  Active         L        H        X       X   X   X     X   X    X     X   X

Power Down Mode Exit                     Any            L        H        X       X   X   X     H   X    X     X   X

                                         (Power-                                                L   H    H     H   L

                                         Down)

Data Write/Output Enable                 Active         H        X        L       X   X   X     X   X    X     X   X

Data Write/Output Disable                Active         H        X        H       X   X   X     X   X    X     X   X

Note:      1. V = Valid  X = Don’t Care  L = Low level  H = High level

           2. CKEn signal is input level when commands are provided.

           CKEn-1 signal is input level one clock cycle before the commands are provided.

           3. These are states of bank designated by BS signal.

           4. Device state is 1, 2, 4, 8, and full page burst operation.

           5. The Special Mode Register Set is also available in Row Active State.

           6. Power Down Mode can not entry in the burst operation.

           When this command assert in the burst cycle, device state is clock suspend mode.

           7. DQM0-3

Document:                                                        Rev.1                                         Page 5
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                                                                                                                                      524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

Commands

1          BankActivate & Masked Write Disable command

           (RAS = ”L”, CAS = ”H”, WE = ”H”, DSF = ”L”, BS = Bank, A0-A10 = Row Address)

           The BankActivate command activates the idle bank designated by the BS (Bank Select) signal. By

           latching the row address on A0 to A10 at the time of this command, the selected row access is initiated.

           The read or write operation in the same bank can occur after a time delay of tRCD(min.) from the time of

           bank activation. A subsequent BankActivate command to a different row in the same bank can only be

           issued after the previous active row has been precharged (refer to the following figure). The minimum

           time interval between successive BankActivate commands to the same bank is defined by tRC(min.).

           The SGRAM has two internal banks on the same chip and shares part of the internal circuitry to reduce

           chip   area,    therefore  it   restricts   the  back-to-back   activation     of  both   banks.  tRRD(min.)        specifies    the

           minimum       time    required  between         activating  different  banks.  After  this  command  is             used,  the  Write

           command and the Block Write command perform the no mask write operation.

                         T0           T1               T2   T3                            Tn+3         Tn+4     Tn+5                  Tn+6

CLK

ADDRESS               Bank A                                Bank A                        Bank A                                      Bank A

                      Row Addr.                             Col Addr.                     Row Addr.                                   Row Addr.

                                 RAS-CAS delay (tRCD)                                               RAS-RAS delay time (tRRD)

COMMAND               Bank A          NOP              NOP  R/W A with                    Bank B       NOP                     NOP    Bank A

                      Activate                              AutoPrecharge                 Activate                                    Activate

                                                            RAS Cycle time (tRC)

                                                                                  AutoPrecharge

           : “H”  or  “L”                                                                 Begin

                                 BankActivate Command Cycle (Burst                Length = n, CAS Latency = 3)

2          BankActivate & Masked Write Enable command (refer to the above figure)

           (RAS = ”L”, CAS = ”H”, WE = ”H”, DSF = ”H”, BS = Bank, A0-A10 = Row Address)

                  The BankActivate command activates the idle bank designated by BS signal. After this command is

           performed, the Write command and the Block Write command perform the masked write operation. In

           the masked write and the masked block write functions, the I/O mask data that was stored in the write

           mask register is used.

3          BankPrecharge command

   (RAS = ”L”, CAS = ”H”, WE = ”L”, DSF = ”L”, BS = Bank, A8 = ”L”, A0-A7,A9,A10 = Don’t care)

                  The BankPrecharge command precharges the bank designated by BS signal. The precharged

           bank is switched from the active state to the idle state. This command can be asserted anytime after

           tRAS(min.) is satisfied from the BankActivate command in the desired bank. The maximum time any

           bank can be active is specified by tRAS(max.). Therefore, the precharge function must be performed in

           any active bank within tRAS(max.). At the end of precharge, the precharged bank is still the idle state and

           ready to be activated again.

4          PrechargeAll command

   (RAS = ”L”, CAS = ”H”, WE = ”L”, DSF = ”L”, BS = Don’t care, A8 = ”H”, A0-A7,A9,A10 = Don’t care)

                  The PrechargeAll command precharges both banks simultaneously. Even if both banks are not in

   the active state, the PrechargeAll command can be issued. Both banks are then switched to the idle

   state.

5    Read command

   (RAS = ”H”, CAS               = ”L”, WE = ”H”, DSF = ”L”, BS = Bank, A8 = ”L”, A0-A7 = Column Address, A9,A10 = Don’t

                  care)

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                                                                                                                     524,288x32x2-Bit

                                                                                            CMOS Synchronous Graphic RAM

               The Read command is used to read burst of data on consecutive clock cycles from an active row

           in an active bank. The bank must be active for at least tRCD(min.) before Read command is issued.

           During read bursts, the valid data-out element from the starting column address will be available

           following the CAS latency after the issue of Read command. Each subsequent data-out element will

           be  valid  by  the  next  positive  clock    edge  (refer  to  the  following  figure).  The  DQs  goes   into

           high-impedance at the end of the burst, unless other command was initiated. The burst length, burst

           sequence, and CAS latency are determined by the mode register which is already prgrammed.A

           full-page burst will continue until terminated (at the end of the page it will wrap to column 0 and con-

           tinue).

                      T0       T1              T2             T3          T4       T5               T6        T7           T8

CLK

COMMAND               READ A         NOP       NOP            NOP         NOP      NOP              NOP       NOP          NOP

CAS Iatency = 1

tCK1,DQ’s                      DOUT A0         DOUT A1  DOUT A2       DOUT A3

CAS Iatency = 2

tCK2,DQ’s                                               DOUT A1

                                               DOUT A0                    DOUT A2  DOUT A3

CAS Iatency = 3

tCK3,DQ’s                                               DOUT A0       DOUT A1      DOUT A2  DOUT A3

                                     Burst Read Operation (Burst Length = 4, CAS Latency = 1, 2, 3)

           The read data appears on the DQs subjects to the values on the DQM inputs two clocks early (i.e.

           DQM latency is two clocks for output buffers). A read burst without auto precharge function may be

           interrupted by a subsequent Read or Write/Block Write command to the same bank or the other

           active bank before the end of burst length. It may be interrupted by a BankPrecharge/PrechargeAll

           command to the same bank too. The interrupt comes from Read command can occur on any clock

           cycle following a previous Read command (refer to the following figure).

                      T0             T1        T2             T3          T4       T5               T6        T7           T8

CLK

COMMAND               READ A   READ B          NOP            NOP         NOP      NOP              NOP       NOP          NOP

CAS Iatency = 1                DOUT A0         DOUT B0  DOUT B1       DOUT B2      DOUT B3

tCK1,DQ’s

CAS Iatency = 2

tCK2,DQ’s                                      DOUT A0  DOUT B0       DOUT B1      DOUT B2  DOUT B3

CAS Iatency = 3

tCK3,DQ’s                                               DOUT A0       DOUT B0      DOUT B1  DOUT B2      DOUT B3

                      Read Interrupted by a Read (Burst Length = 4, CAS Latency = 1, 2, 3)

                    The DQM inputs are used to avoid I/O contention on DQ pins when the interrupt comes from

           Write/Block Write command. The DQMs must be asserted (High) at least two clocks prior to the

           Write/Block Write command to suppress data-out on DQ pins. To guarantee DQ pins against the I/O

           contention, a single cycle with high-impedance on DQ pins must occur between the last read data

           and the Write/Block Write command (refer to the following three figures). If the data output of burst

           read occurs at the second clock of burst write, the DQMs must be asserted (High) at least one clock

           prior to the Write/Block Write command to avoid internal bus contention.

Document:                                                             Rev.1                                                Page 7
VIS                                                  Preliminary                                                                  VG4632321A

                                                                                                                          524,288x32x2-Bit

                                                                                               CMOS Synchronous Graphic RAM

                   T0         T1           T2        T3       T4                   T5          T6          T7         T8

CLK

DQM

COMMAND            NOP        READ A       NOP       NOP          NOP              NOP         WRITE B         NOP        NOP

DQ’s                                                          DOUT A0                              DINB0   DINB1          DINB2

                                                                         Must be Hi-Z before

                                                                         the Write Command

           : “H” or “L”       Read     to  Write   interval   (Burst Length °Ÿ 4, CAS Latency = 3)

                         T0       T1           T2        T3       T4               T5          T6          T7         T8

CLK                                                               1 Clk Interval

DQM

COMMAND                  NOP               BANK A             READ A               WRITE   A                   NOP        NOP

                                  NOP      ACTIVATE  NOP                                           NOP

CAS Iatency = 1

tCK1,DQ’s                                                                          DIN A0          DIN A1  DIN A2     DIN A3

                                                              Must be Hi-Z before

                                                              the Write Command

CAS Iatency = 2                                                                                    DIN A1  DIN A2     DIN A3

tCK2,DQ’s                                                                          DIN A0

     : “H” or “L”             Read     to Write interval      (Burst Length °Ÿ             4,  CAS Latency = 1,       2)

                         T0       T1           T2        T3       T4               T5          T6          T7         T8

CLK

DQM

COMMAND                  NOP      NOP      READ A        NOP      NOP              WRITE B         NOP         NOP        NOP

CAS Iatency = 1

tCK1,DQ’s                                            DOUT A0                       DIN B0          DIN B1      DINB2      DIN B3

                                                              Must be Hi-Z before

                                                              the Write Command

CAS Iatency = 2                                                                                    DIN B1  DIN B2     DIN B3

tCK2,DQ’s                                                                          DIN B0

     : “H” or “L”             Read     to  Write     interval (Burst Length °Ÿ 4,              CAS Latency = 1,       2)

                 A read burst without auto precharge function may be interrupted by a BankPrecharge/

           PrechargeAll command to the same bank. The following figure shows the optimum time that

           BankPrecharge/PrechargeAll command is issued in different CAS latency.

Document:                                                         Rev.1                                                   Page 8
VIS                                                            Preliminary                                                            VG4632321A

                                                                                                                                524,288x32x2-Bit

                                                                                                    CMOS           Synchronous Graphic RAM

                       T0            T1        T2              T3           T4       T5             T6             T7           T8

CLK

                       Bank                                             Bank(s)                                    Bank

ADDRESS                Col A                                                                                       Row

                                                                                         t RP

COMMAND                READ A        NOP       NOP             NOP      Precharge    NOP            NOP            Activate     NOP

CAS Iatency = 1                      DOUT  A0  DOUT A1         DOUT A2  DOUT A3

tCK1,DQ’s

CAS Iatency = 2                                DOUT A0         DOUT A1  DOUT A2      DOUT A3

tCK2,DQ’s

CAS Iatency = 3

tCK3,DQ’s                                                      DOUT A0  DOUT A1      DOUT A2        DOUT A3

                                     Read to Precharge (CAS Latency = 1, 2, 3)

6    Read and AutoPrecharge command

     (RAS = ”H”,       CAS = ”L”, WE = ”H”, DSF = ”L”, BS = Bank,               A8 = ”H”, A0-A7 = Column Address, A9,A10 = Don’t

           care)

                  The  Read and AutoPrecharge command automatically performs the precharge operation after the read

           operation.  Once    this  command   is   given,     any  subsequent     command     can  not     occur  within    a  time  delay  of

           {tRP(min.) + burst length}. At full-page burst, only read operation is performed in this command and the auto

           precharge function is ignored.

7    Write command

           (RAS = ”H”, CAS = ”L”, WE = ”L”, DSF = “L”, BS = Bank, A8 = ”L”, A0-A7 = Column Address, A9,A10 = Don’t

           care)

                  The Write command is used to write burst of data on consecutive clock cycles from an active row in an

           active bank. The bank must be active for at least tRCD(min.) before Write command is issued. During write

           bursts, the first valid data-in element will be registered coincident with the Write command. Subsequent data

           elements will be registered on each successive positive clock edge (refer to the following figure). The DQs

           remains high-impedance at the end of the burst, unless other command was initiated.                     The burst length and

           burst sequence are determined by the mode register which is already programmed.                       A full-page burst will con-

           tinue until terminated (at the end of the page it will wrap to column 0 and continue).

                       T0            T1        T2              T3           T4       T5             T6             T7           T8

CLK

COMMAND                NOP     WRITE A         NOP             NOP          NOP      NOP                    NOP    NOP          NOP

DQ0 - DQ3                            DIN  A0   DIN  A1         DIN  A2      DIN  A3  don’t care

                       The first data element and the write                          Extra data is masked.

                       are registered on the same clock edge.

                               Burst Write Operation (Burst Length = 4, CAS Latency = 1, 2, 3)

           Any Write performed to a row that was opened via an BankAcitvate & Masked Write Enable command is a

           masked write (Write-Per-Bit). Data is written to the 32 cells (bits) at the selected column location subject to the

           data stored in the Mask register.       The overall mask consists of the DQM             inputs, which mask on a per-byte

           basis, and the Mask register,       which masks on a per-bit basis. This is shown in the following block diagram.

Document:                                                                   Rev.1                                                     Page 9
VIS                                                   Preliminary                                                             VG4632321A

                                                                                                                       524,288x32x2-Bit

                                                                                      CMOS Synchronous Graphic RAM

DSF               D       Q                     DQM0

BankActivate      CK                                                                      DRAM

command                                                                                   CELL

                                                                        DQ7

                     MR7

                                                                        DQ6

                     MR6

                                                                          DQ5

                     MR5

                                                                        DQ4

                     MR4

                                                                        DQ3

                     MR3

                                                                          DQ2

                     MR2

                                                                          DQ1

                     MR1

                                                                        DQ0

                     MR0                                                  0 = Masked

                                                                          1 = Not Masked

Note:      Only lower byte is shown.  The operation is identical for other bytes.

                                    Write Per Bit (I/O Mask) Block Diagram

           A write   burst   without auto precharge function may be interrupted by a subsequent Write/Block

           Write, BankPrecharge/PrechargeAll,   or    Read command before the end of burst length.        The interrupt

           comes from Write/Block Write command can occur on any clock cycle following the previous Write

           command ( refer to the following figure).

              T0            T1        T2              T3      T4             T5       T6              T7               T8

CLK

COMMAND       NOP         WRITE A     WRITE B         NOP          NOP         NOP        NOP             NOP          NOP

                                1 Clk Interval

DQ’s                        DIN A0    DIN B0          DIN B1  DIN B2         DIN B3

                     Write Interrupted by a Write (Burst Length = 4, CAS Latency =                                 1,  2, 3)

           The Read command that interrupts a write burst without auto precharge function should

           be issued one cycle after the clock edge at which the last data-in element is registered.           In

           order to avoid data contention, input data must be removed from the DQs at least one clock

           cycle before the first read data appears on the outputs (refer to the following figure).  Once the

           Read command is registered, the data inputs will be ignored, and writes will not be executed.

Document:                                                          Rev.1                                                   Page 10
VIS                                                        Preliminary                                                                               VG4632321A

                                                                                                                                                     524,288x32x2-Bit

                                                                                                              CMOS Synchronous Graphic RAM

                     T0             T1         T2                 T3          T4            T5            T6            T7            T8

   CLK

COMMAND              NOP          WRITE  A     READ B             NOP         NOP           NOP           NOP           NOP           NOP

CAS latency = 1                    DIN A0                         DOUT B0     DOUT B1       DOUT B2       DOUT B3

tCK1,DQ’s

   CAS latency = 2                  DIN A0     don’t care                     DOUT B0       DOUT B1       DOUT B2       DOUT B3

   tCK2,DQ’s

CAS latency = 3                     DIN A0                                                  DOUT B0

                                               don’t care         don’t care                              DOUT B1       DOUT B2  DOUT B3

   tCK3,DQ’s

                                                                                         Input data must be removed from DQ’ s at least one clock

                                                                                         cycle before the Read data appears on the outputs to avoid

                                                                                         data contention

                             Input  data for the write is masked

                     Write   Interrupted by a Read (Burst                     Length = 4, CAS Latency = 1, 2, 3)

              The BankPrecharge/PrechargeAll command that interrupts a write burst without auto pre-

           charge function should be issued m cycles after the clock edge at which the last data-in element

           is registered, where m equals tWR/tCK rounded up to the next whole number. In addition, the

           DQM signals must be used to mask input data, starting with the clock edge following the last

           data-in  element  and   ending      with  the   clock      edge    on  which     the  BankPrecharge/PrechargeAll

           command is entered (refer to the following figure).

                        T0                 T1              T2                 T3            T4                T5             T6

   CLK

   DQM

                                                                                       tRP

COMMAND              WRITE              NOP          Precharge                NOP               NOP           Activate           NOP

ADDRESS              BANK                              BANK (S)                                               ROW

                     COLn

                                               tWR

   DQ                   DIN              DIN

                         n               n+1

           :don’t care                                     Write to Precharge

                  When Burst-Read and Single-Write mode is selected , the write burst length is 1 regardless of the

           read burst length (refer to Figures 21 and 22 in Timing Waveforms).

8          Block    Write command

           (RAS = “H” , CAS = “L” , WE = “L”, DSF = “H”                , BS =Bank , A8 = “L” , A3-A7 = Column Address, DQ0-DQ31

           = Column  Mask)

                  The block writes are non-burst accesses that write to eight column locations simultaneously. A single

           data value, which was previously loaded in the Color register, is written to the block of eight consecutive

           column locations addressed by inputs A3-A7. The information on the DQs which                            is registered coincident with

           the Block Write command is used           to mask specific column/byte combinations within the block . The mapping

           of the DQ inputs to the column/byte combinations is shown in                     following table.

Document:                                                                         Rev.1                                                              Page 11
VIS                                 Preliminary                                                              VG4632321A

                                                                                                             524,288x32x2-Bit

                                                                               CMOS Synchronous Graphic RAM

DQ            Column Address  DQ Planes   DQ                           Column Address  DQ Planes

inputs     A2    A1  A0       Controlled  Inputs                       A2  A1  A0      Controlled

DQ0           0  0   0        0~7         DQ16                         0   0   0       16~23

DQ1           0  0   1        0~7         DQ17                         0   0   1       16~23

DQ2           0  1   0        0~7         DQ18                         0   1   0       16~23

DQ3           0  1   1        0~7         DQ19                         0   1   1       16~23

DQ4           1  0   0        0~7         DQ20                         1   0   0       16~23

DQ5           1  0   1        0~7         DQ21                         1   0   1       16~23

DQ6           1  1   0        0~7         DQ22                         1   1   0       16~23

DQ7           1  1   1        0~7         DQ23                         1   1   1       16~23

DQ8           0  0   0        8~15        DQ24                         0   0   0       24~31

DQ9           0  0   1        8~15        DQ25                         0   0   1       24~31

DQ10          0  1   0        8~15        DQ26                         0   1   0       24~31

DQ11          0  1   1        8~15        DQ27                         0   1   1       24~31

DQ12          1  0   0        8~15        DQ28                         1   0   0       24~31

DQ13          1  0   1        8~15        DQ29                         1   0   1       24~31

DQ14          1  1   0        8~15        DQ30                         1   1   0       24~31

DQ15          1  1   1        8~15        DQ31                         1   1   1       24~31

           The overall Block Write mask consists of a combination of the DQM inputs, the Mask register,

and the column/byte mask information, as shown in the following diagram. The DQM and Mask reg-

ister masking operates as for normal Write command, with the exception that    the mask information

is applied simultaneously to all eight columns. Therefore, in a Block Write, a given bit is written only if

a ”0” was registered for the corresponding DQM input, a ”1” was registered for the corresponding DQ

signal, and the corresponding bit in the Mask register is ”1”.

           A block write access requires a time period of tBWC to execute, so in general, there should be

m NOP cycles, m equals (tBWC-tCK) /tCK rounded up to the next whole number, after the Block Write

command. However, BankActivate or BankPrecharge commands to the other bank are allowed.

When following a Block Write with a BankPrecharge or PrechargeAll command to the same bank, tBPL

must be met.

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VIS                              Preliminary                                                                     VG4632321A

                                                                                                                 524,288x32x2-Bit

                                                                           CMOS Synchronous Graphic RAM

                                            Block of Columns

                                            (selected by A3-A7 registered

                                            coincident  with Block Write command)

           Row in Bank

           (selected by A0-A10,

           and BS registered

           coincident with BankActivate

           Command)

           Column Mask                          DQ0

                              on the DQ         DQ1

                              inputs            DQ2

                        (registered             DQ3

                              coincident        DQ4

                                                DQ5

                              with Block        DQ6

           Write Command                        DQ7

                                   DSF D Q      DQMO

                              BankActivate  CK

                              command

                                          MR0

           Mask Register                  MR1

           (previously loaded             MR2

           from corresponding             MR3

                        DQ inputs         MR4

                                          MR5

                                          MR6

                                          MR7

                                                              CR0          CR1  CR2  CR3  CR4  CR5  CR6  CR7

           Note: Only lower byte is shown. The operation is   identical for               other          bytes.

                                 Block-Write Masking Block    Diagram

Document:                                             Rev.1                                                      Page 13
VIS                                                      Preliminary                                                                         VG4632321A

                                                                                                                                        524,288x32x2-Bit

                                                                                                    CMOS Synchronous Graphic RAM

           9   Write and AutoPrecharge command (refer to the following figure)

               (RAS = “H” , CAS = “L” , WE = “L” , DSF=”L” , BS = Bank, A8 = ”H”, A0-A7 = Column Address,

               A9,A10 = Don’t care)

                     The Write and AutoPrecharge command performs the precharge operation automatically after

               the write operation. Once this command is given, any subsequent command can not occur within a

               time delay of {burst length  +      tWR + tRP(min.)}. At full-page burst, only write operation is performed in

               this command and the auto precharge function is ignored.

                         T0            T1            T2          T3         T4           T5          T6             T7                  T8

CLK

                        Bank A                           Write A

COMMAND              Activate          NOP         NOP   Auto Precharge     NOP          NOP         NOP            NOP                 NOP

                                                                                   tDAL

                                                                                         *

CAS latency = 1                                                  DIN A0  DIN A1

tck1,DQ’s

                                                                                              tDAL

CAS latency = 2                                                                          *

tck2,DQ’s                                                        DIN A0  DIN A1

                                                                                                              tDAL

CAS latency = 3                                                  DIN A0  DIN A1          *

tck3,DQ’s

                                                                                   *     Begin AutoPrecharge

                     tDAL = tWR + tRP                                                    Bank can be reactivated at completion of tDAL

                         Burst Write with Auto-Precharge (Burst Length = 2, CAS Latency = 1, 2, 3)

           10  Block Write and AutoPrecharge command

               (RAS  =   “H” , CAS     =   “L” , WE   = “H”, DSF      =  “H” , BS  = Bank , A8  =    “H” , A3-A7 = Column Address,

               A9,A10 = Don’t care DQ0-DQ31 = Column Mask)

                 The Block Write and AutoPrecharge command performs the precharge operation automatically after

               the block write operation. Once this command is given, any subsequent command can not occur within a

               time delay of {tBPL + tRP (min.)}.

           11  Mode Register Set command

               (RAS  =   “L” , CAS     = ”L”, WE   =     “L” , DSF =  “L” , BS , A0-A10  = Register   Data)

                     The mode register stores the data for controlling the various operating modes of SGRAM. The Mode

               Register Set command programs the values of CAS latency. Addressing Mode and Burst Length in the

               Mode register to make SGRAM useful for variety of different applications. The default values of the Mode

               Register  after  power-up    are      undefined,  therefore  this   command      must     be   issued    at  the         power-up

               sequence. The state of pins A0-A10 and BS in the same cycle is the data written in the mode register.

               One clock cycle is required to complete the write in the mode register (refer to the following figure ). The

               mode register contents can be changed using the same command and the clock cycle requirements dur-

               ing operation as long as both banks are in the idle state.

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VIS                                                Preliminary                                                       VG4632321A

                                                                                                                 524,288x32x2-Bit

                                                                                          CMOS Synchronous Graphic RAM

              T0  T1                      T2       T3             T4          T5   T6          T7            T8  T9       T10

CLK               tCK2

CKE

                                                            Clock min

CS

RAS

CAS

WE

DSF

BS

A8

                                              Address key

A0-A7,

A9,A10

DQM

        Hi-Z                                  tRP

DQ

                  PrechargeAll                     Mode Register      Any

                                                   Set Command        Command

                  Mode Register Set Cycle (CAS Latency = 1, 2,                            3)

     The mode register is divided into various fields depending on functionality.

        •     Burst Length Field (A2~A0)

              This field specifies the data length of column access using the A2~A0 pins  and  selects  the

              Burst Length to be 1, 2, 4, 8, or full page.

              A2        A1                    A0                  Burst Length

              0         0                     0                            1

              0         0                     1                            2

              0         1                     0                            4

              0         1                     1                            8

              1         0                     0                       Reserved

              1         0                     1                       Reserved

              1         1                     0                       Reserved

              1         1                     1                       Full Page

Document:                                                              Rev.1                                     Page 15
VIS                                               Preliminary                                                                 VG4632321A

                                                                                                                           524,288x32x2-Bit

                                                                                                 CMOS Synchronous Graphic RAM

•  Addressing Mode Select Field (A3)

   The Addressing Mode can be one of two modes, Interleave                Mode    or Sequential Mode.

   Sequential Mode supports burst length of 1, 2, 4, 8, or full           page.   But, lnterleave Mode     only  supports

   burst length of 4 and 8.

           A3                            Addressing Mode

              0                              Sequential

              1                              Interleave

   --- Addressing Sequence of Sequential Mode

   An      internal  column     address  is  performed   by  increasing   the     address  from  the  column

   address which is input to the device. The internal column address is varied by the Burst

   Length as shown in the following table. When the value of column address, (n+m), in the

   table is larger than 255, only the least significant 8 bits are effective.

           Data n               0   1        2    3          4         5       6  7        -          255     256   257    -

           Column Address       n   n+1      n+2  n+3        n+4   n+5    n+6     n+7      -     n+255           n  n+1    -

                                   2 words:

           Burst Length            4 words:

                                   8 words:

                                   Full Page: Column address is repeated until terminated.

   --- Addressing Sequence of Interleave Mode

           A column access is started in the input column address and is performed by inverting               the

           address bits in the sequence shown in following table.

           Data n                        Column Address                              Burst Length

           Data 0        A7     A6  A5       A4   A3      A2       A1     A0

           Data 1        A7     A6  A5       A4   A3      A2       A1     A0

           Data 2        A7     A6  A5       A4   A3      A2       A1     A0      4 Words

           Data 3        A7     A6  A5       A4   A3      A2       A1     A0                     8 Words

           Data 4        A7     A6  A5       A4   A3      A2       A1     A0

           Data 5        A7     A6  A5       A4   A3      A2       A1     A0

           Data 6        A7     A6  A5       A4   A3      A2       A1     A0

           Data 7        A7     A6  A5       A4   A3      A2       A1     A0

•          CAS Latency Field (A6 ~ A4)

   This field specifies the number of clock cycles from the assertion of the Read command

   to the first read data. The minimum value of CAS Latency depends on the frequency of

   CLK. And this value satisfying the following formula must be programmed into this field.

   tCAC (min) ≤ CAS Latency x tCK

           A6              A5            A4       CAS Latency

           0                 0           0               Reserved

           0                 0           1               1 clock

           0                 1           0               2 clocks

           0                 1           1               3 clocks

           1                 X           X               Reserved

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VIS                                             Preliminary                                                               VG4632321A

                                                                                                                          524,288x32x2-Bit

                                                                                       CMOS Synchronous Graphic RAM

•   Mode field (A8~A7)

    A7 and A8 must be programmed to “00” in normal operation.

           A8                 A7                Test Mode

           0                  0                 normal mode

           0                  1                 Vendor Use Only

           1                  x                 Vendor Use Only

•   Single Write Mode (A9)

    This bit is used to select the write mode. When the A9 bit is “0”, Burst Read and      Burst  Write  mode  is

    selected. When the A9 bit is ”1”, Burst Read and Single      Write mode is Selected.

           A9                                   Single Write Mode

           0                             Burst Read and Burst Write

           1                             Burst Read and Single Write

12         Special Mode Register Set command

           (RAS = ”L”, CAS = ”L”, WE = ”L”, DSF = ”H”, BS, A0-A10 = Register Data)

           The special mode register is used to load the Color and Mask registers, which are used in Block

           Write and masked Write cycles. The control information being written to the Special Mode register is

           applied to the address inputs and the data to be written to either the Color register or the Mask register is

           applied to the DQs. When A6 is “high” during a Special Mode Register Set cycle, the Color register will be

           loaded with the data on the DQs. Similarly, when A5 is “high” during a Special Mode Register Set cycle,

           the Mask register will be loaded with the data on the DQs. A6 = A5 = 1 in the Special Mode Register Set

           cycle is illegal.

              Functions              BS         A10~A7     A6           A5          A4~A0

           Leave Unchanged           X          X            0          0           X

           Load Mask Register        X          X            0          1           X

           Load Color Register       X          X            1          0           X

               Illegal               X          X            1          1           X

           One clock cycle is required to complete the write in the Special Mode register. This command can

           be issued at the active state. As in write operation, this command accepts the data needed through DQ

           pins. Therefore it should be attended not to induce bus contention.

13         No-Operation command

           (RAS = ”H”,  CAS = ”H”,   WE = ”H”)

           The No-Operation command is used to perform a NOP to SGRAM which is selected (CS is Low).

           This prevents unwanted commands from being registered during idle or wait states.

14         Burst Stop command

           (RAS = ”H”,  CAS   = ”H”, WE = ”L’, DSF = ”L”)

           Burst Stop command is used to terminate either fixed-length or full-page bursts. This command is

           only effective in a read/write burst without auto precharge function. The terminated read burst ends after

           a delay equal to the CAS latency (refer to the following figure). The termination of a write burst is shown

           in the following figure.

Document:                                                        Rev.1                                                    Page 17
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                                                                                                                                               524,288x32x2-Bit

                                                                                                                CMOS Synchronous Graphic RAM

                       T0        T1          T2               T3          T4           T5              T6           T7          T8

CLK

COMMAND                READ A    NOP         NOP              NOP         Burst Stop     NOP           NOP          NOP         NOP

CAS Iatency = 1                  DOUT A0     DOUT A1      DOUT A2         DOUT A3      The burst ends after a delay equal to the CAS latency.

tCK1,DQ’s

CAS Iatency = 2

tCK2,DQ’s                                    DOUT A0      DOUT A1         DOUT A2      DOUT A3

CAS Iatency = 3

tCK3,DQ’s                                                 DOUT A0         DOUT A1      DOUT A2         DOUT A3

                 Termination of a Burst Write Operation (Burst Length > 4, CAS Latency = 1, 2, 3)

                           T0        T1          T2               T3         T4          T5            T6           T7          T8

CLK

COMMAND                    NOP   WRITE A     NOP              NOP          Burst Stop      NOP             NOP      NOP         NOP

CAS latency = 1, 2, 3            DIN A0          DIN  A1      DIN     A2  don’t care

DQ’s

                                                                  Input data for the Write is masked.

                       Termination of a Burst Write Operation (Burst Length = X, CAS Latency = 1, 2, 3)

15         Device Deselect command

           (CS = ”H”)

                 The Device Deselect command disables the command decoder so that the RAS, CAS, WE

           and Address inputs are ignored, regardless of whether the CLK is enabled. This command is

           similar to the No Operation command.

16         AutoRefresh command (refer to Figures 3 & 4 in Timing Waveforms)

           (RAS = ”L”, CAS = ”L”, WE = ”H”, DSF = ”L”, CKE = ”H”, BS, A0-A10 = Don’t care)

                 The   AutoRefresh        command         is  used        during   normal       operation       of  the  SGRAM       and       is

           analagous       to   CAS-before-RAS(CBR)               Refresh     in      conventional         DRAMs.       This  command          is

           non-persistent, so it must be issued each time a refresh is required. The addressing is generated

           by   the    internal  refresh     controller.  This        makes      the   address         bits  a  “don’t   care”  during         an

           AutoRefresh command. The internal refresh counter increments automatically on every auto

           refresh cycle to all of the rows. The refresh operation must be performed 2048 times within

           32ms. The time required to complete the auto refresh operation is specified by tRP(min.). To

           provide the AutoRefresh command, both banks need to be in the idle state and the device is not

           in power down mode (CKE is high in the previous cycle). This command must be followed by

           NOPs  until the      auto refresh operations is completed. The precharge time requirement,                               tRP(min.)

           must be met befor successive auto refresh operations are performed.

17         SelfRefresh Entry command (refer to Figure 5 in Timing Waveforms)

           (RAS = ”L”, CAS = ”L”, WE = ”H”, DSF = ”L”, CKE = ”L”, BS, A0-A10 = Don’t care)

                 The SelfRefresh is another refresh mode available in the SGRAM. It is the preferred refresh

           mode for data retention and low power operation. Once the SelfRefresh command is registered,

           all the inputs to the SGRAM becomes “don’t care” with the exception of CKE, which must remain

           LOW. The refresh addressing and timing is internally generated to reduce power comsumption.

           The SGRAM may remain in SelfRefresh mode for an indefinite period. Once the SGRAM enters

           the  SelfRefresh      mode     ,  tRAS(min.)       is      required     before     exit     from     SelfRefresh     mode.          The

           SelfRefresh mode is exited by restarting the external clock and then asserting high on CKE(Self-

           Refresh Exit command).

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                                                                                                             524,288x32x2-Bit

                                                                                    CMOS Synchronous Graphic RAM

18         SelfRefresh Exit command (refer to Figure 5 in Timing Waveforms)

           (CKE = ”H”, CS = ”H” or CKE = ”H”, RAS = ”H”, CAS = ”H”, WE = ”H”)

                   The command is used to exit from the SelfRefresh mode. Once this command is registered,

           NOP or Device Deselect commands must be issued for             tRC(min), because time is required for the

           completion of any bank currently being internally refreshed. If auto refresh cycles in bursts are per-

           formed during normal operation, a burst of 1024 auto refresh cycles should be completed just prior to

           entering, and just after exiting the SelfRefresh mode.

19         Clock Suspend Mode Entry/PowerDown Mode Entry command (refer to Figures 6, 7, and 8 in Timing

           Waveforms)

           (CKE = ”L”)

                   When SGRAM operating the burst cycle, the internal CLK is suspended (masked) from the sub-

           sequent cycle by issuing this command (asserting CKE ”low”). The device operation is held intact

           while CLK is suspended. On the other hand, when both banks are in the idle state, this command per-

           forms entry into the PowerDown mode. All input and output buffers (except the CKE buffer) are turned

           off in the PowerDown mode. The device may not remain in the Clock Suspend or PowerDown state

           longer than the refresh period (16ms) since the command does not perform any refresh operations.

20         Clock Suspend Mode Exit/PowerDown Mode Exit command (refer to Figures 6, 7, and 8 in Timing

           Waveforms)

           (CKE = ”H”)

                   When the internal CLK has been suspended, the operation of the internal CLK is resumed from

           the subsequent cycle by providing this command (asserting CKE “high”). When the device is in the

           PowerDown mode, the device exits this mode and all disabled buffers are turned on to the active

           state.  tPDE(min.) is required when the device exit from the PowerDown mode. Any subsequent com-

           mands can be issued after one clock cycle from the end of this command.

21         Data Write/Output Enable, Data Mask/Output Disable command

           (DQM = ”L”, ”H”)

                   During a write cycle, the DQM signal functions as Data Mask and can control every word of the

           input data. During a read cycle, the DQM functions as the control of output buffers. DQM is also used

           for device selection, byte selection and bus control in a memory system. DQM0 controls DQ0 to DQ7,

           DQM1 controls DQ8 to DQ15, DQM2 controls DQ16 to DQ23, DQM3 controls DQ24 to DQ31, DQM

           masks the DQ’s by a byte regardless that the corresponding DQ’s are in a state of write-per-bit mask-

           ing or pixel masking. the byte control. The each DQM0-3 corresponds to DQ0-7, DQ8-15, DQ16-23,

           DQ24-31.

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                                                                                                       524,288x32x2-Bit

                                                                             CMOS Synchronous Graphic RAM

Absolute Maximum      Rating

           Symbol             Item                                           Rating                    Unit

           VIN, VOUT          Input, Output Voltage                          -0.3~VDD + 0.3            V

           VDD, VDDQ          Power Supply Voltage                           -0.3~4.6                  V

           TOPR               Operating Temperature                          0~70                      °C

               TSTG           Storage Temperature                            -55~150                   °C

           TSOLDER            Soldering Temperature(10s)                     260                       °C

                 PD           Power Dissipation                              1                         W

               IOUT           Short Circuit Output Current                   50                        mA

Recommended D.C. Operating Conditions (Ta = 0~70°C)

Symbol                        Parameter                             Min.     Typ.            Max.            Unit

           VDD        Power Supply Voltage                          3.0      3.3             3.6                V

           VDDQ       Power Supply Voltage (for I/O Buffer)         3.0      3.3             3.6                V

           VIH        LVTTL Input High Voltage                      2.0      -               VDD+ 0.3           V

           VIL        LVTTL Input Low Voltage                       -0.3     -               0.8                V

Capacitance (VDD = 3.3V, f = 1MHz, Ta = 25°C)

Symbol                        Parameter                             Min.          Max.                 Unit

           CI         Input Capacitance                             -                  5               pF

           CI/O       Input/Output Capacitance                      -                  7               pF

Note: These parameters are periodically sampled and are not 100%    tested.

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                                                                                                                              524,288x32x2-Bit

                                                                                                   CMOS Synchronous Graphic RAM

Recommended D.C. Operating                          Conditions (VDD = 3.3V ± 0.3V, Ta = 0                      ~ 70°C)

                                                                     -4.5             -5             -5.5            -6             -7       Unit  Note

                Description/test condition             Symbol     Min.   Max.   Min.  Max.     Min.  Max       Min.     Max.  Min.  Max.

Operating Current                                      IDD1              230              220        210                 200            180        3,4

tRC ≥ tRC(min), Outputs Open

Address changed once during tCK(min).

Burst Length = 1, One bank active

Precharge Standby Current in non power-down            IDD2N               45             45               45            45             45         3

mode

tCK = 15ns,     C S ≥ VIH(min),  CKE ≥ VIH (min)

Input signals are changed once during 30ns.

Precharge Standby Current in non power-down            IDD2NS              20             20               20            20             20   mA

mode

tCK = ∞      ,  CKE ≥ VIH  (min),  CLK ≤  VIL (max)

Input signals are stable

Precharge Standby Current in power-down                IDD2P               2              2                2             2              2          3

mode

tCK =15ns, CKE ≤ VIL (max)

Precharge Standby Current in power-down                IDD2PS              2              2                2             2              2

mode

tCK =  ∞,    CKE ≤ VIL (max), CLK    ≤  VIL  (max)

Active Standby Current in non power down               IDD3N               50             50               50            50             50         3

mode

CKE ≥ VIH (min), tCK = 15ns(Both Bank Active)

Input signals are changed once during 30ns.

Active Standby Current in power-down mode              IDD3P               5              5                5             5              5

CKE ≤ VIL (max), tCK = 15ns,

CS ≥ VIH(min)(Both Bank Active)

Operating Current (Page Burst, and All Bank            IDD4              310              290        275                 260            230        4,5

activated)

tCCD =   tCCD(min), Outputs Open,

Multi-bank interleave, gapless data

Refresh Current                                        IDD5              230              220        210                 200            180        3

tRC ≥ tRC       (min) (tREF = 32ms)

Self Refresh Current                                   IDD6              3.5              3.5        3.5                 3.5            3.5

CKE ≤ 0.2V

Operating Current (One Bank Block Write)               IDD7              230              210        200                 180            150

tCK =   tCK(min), Outputs Open,      tBWC = tBWC(min)

Parameter                                         Description                                  Min.            Max.           Unit           Note

        IIL                               Input Leakage Current                                -5                    5              µA

                 (0V ≤ VIN ≤ VDD All other pins not under test = 0V)

        IOL                               Output Leakage Current                               -5                    5              µA

                                   Output disable, ( 0V ≤ VOUT ≤ VDDQ )

       VOH                           LVTTL Output ”H” Level Voltage                            2.4                   -              V

                                             (lOUT = -2mA)

Document:                                                                Rev.1                                                Page 21
VIS                    Preliminary                       VG4632321A

                                                    524,288x32x2-Bit

                                                 CMOS Synchronous Graphic RAM

           VOL  LVTTL  Output ”L” Level Voltage  -  0.4           V

                       (lOUT = 2mA)

Document:                            Rev.1               Page 22
VIS                                              Preliminary                                                                    VG4632321A

                                                                                                                       524,288x32x2-Bit

                                                                                            CMOS Synchronous Graphic RAM

Electrical Characteristics and Recommended A.C. Operating Conditions

(VDD = 3.3V ± 0.3V, Ta = 0~70°C) (Note: 6, 7, 8, 9, 10)         *** CL is CAS Latency.

symbol                A.C. Parameter                  -4.5             -5             -5.5              -6               -7

                                                 Min.    Max.   Min.       Max.  Min.   Max.     Min.       Max.  Min.       Max.  unit  note

tRC     Row cycle time                           55             55               56.5            60               62                     10

tRCD    RAS to CAS delay                         15             15               16.5            18               20                     10

tRP     Precharge to refresh/row activate        15             15               16.5            18               20                     10

        command

tRRD    Row activate to row activate delay       9              10               11              12               14                     10

tRAS    Row activate to precharge time           40      100K   40         100K  40     100K     42         100K  42         100K

tWR     Write recovery time                      7              7                7               7                7                ns

tCK1                                    CL* = 1  -              -                -               18               18

tCK2    Clock cycle time                CL* = 2  -              -                -               8                9

tCK3                                    CL* = 3  4.5            5                5.5             6                7

tCH     Clock high time                          2              2                2               2                2.5

tCL     Clock low time                           2              2                2               2                2.5

tAC1                                    CL* = 1             -              -                -               17               17

tAC2    Access time from CLK            CL* = 2             -              -                -               6                6

        (positive edge)

tAC3                                    CL* = 3             4              4.5              5               5.5              6

tT      Transition time of CLK (Rise and Fall)   0.5        10  0.5        10    0.5        10   0.5        10    0.5        10

tCCD    CAS to CAS Delay time                    1              1                1               1                1                CLK

tOH     Data output hold time                    1.5            2                2               2                2

tLZ     Data output low impedance                2              2                2               2                2

tHZ1    Data output high impedance(CL = 1)       -          -   -          -     -          -    2          5     3          6           9

tHZ2    Data output high impedance(CL = 2)       -          -   -          -     -          -    2          5     3          6     ns    9

tHZ3    Data output high impedance(CL = 3)       2          4   2          4.5   2          4.5  2          5     3          5           9

tIS     Data/Address/Control Input setup time    1.5            1.5              1.5             1.5              2

tIH     Data/Address/Control Input hold time     0.8            0.8              1               1                1

tSRX    Minimum CKE ”High”for Self-Refresh exit  1              1                1               1                1                CLK

tPDE    Power Down Exit set-up time              4              4                4               5                5                ns

tRSC    (Special) Mode Register Set Cycle time   2              2                2               2                2                CLK   10

tBWC    Block Write Cycle time                   1              1                1               1                1                CLK

tDAL2   Data-in to ACT (REF) Command (CL = 2)    -              -                -               1clk+            1clk+

                                                                                                 tRP              tRP              ns

tDAL3   Data-in to ACT (REF) Command (CL = 3)    1clk+          1clk+            1clk+           1clk+            1clk+

                                                 tRP            tRP              tRP             tRP              tRP

tBPL    Block Write to Precharge command         1              1                1               1                1                CLK

tREF    Refresh time                                        32             32               32              32               32    ms

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VIS                                                  Preliminary                                                           VG4632321A

                                                                                                                524,288x32x2-Bit

                                                                                      CMOS Synchronous Graphic RAM

Note:

1. Stresses greater than those listed under “Absolute Maximum Ratings” may cause permanent damage to the

      device.

2. All voltages are referenced to VSS.

3. These parameters depend on the cycle rate and these values are measured by the cycle rate under the minimum

      value of tCK and tRC. Input signals are changed one time during tCK. Assume that there is only one read/write cycle

      during tRC (min).

4. These parameters depend on the output loading. Specified values are obtained with the output open.

5. Assume minimum column address update cycle tCCD (min).

6. Power-up sequence is described in Note 11.

7. A.C. Test Conditions

           Reference Level of Output Signals                                  1.4V / 1.4V

                         Output Load                                    Reference to the Under Output Load (B)

                    Input Signal Levels                                       3.0V / 0.0V

      Transition Time (Rise and Fall) of Input Signals                                1ns

                   Reference Level of Input Signals                           1.4V

                                             3.3V                                          1.4V

                                         1.2KΩ                                             50Ω

           Output                                               Output        ZO=50Ω

                         30pF            870Ω                                              30pF

                   LVTTL D.C. Test Load (A)                              LVTTL A.C. Test Load (B)

8. Transition times are measured between VIH and VIL. Transition (rise and fall) of input signals are fixed slope (1 ns).

9. tHZ defines the time at which the outputs achieve the open circuit condition and are not reference levels.

10. These parameters account for the number of clock cycle and depend on the operating frequency of the clock, as

      follows:

the number of clock cycles = specified value of timing/Clock cycle time (count fractions as a whole number)

Latency relationship to frequency (Unit : clock cycles)

-4.5       Version (Calculation with tCK = 4.5ns ~ 30ns)

      Clock period       tRC             tRP              tRRD          tRAS  tRSC         tRCD

           (tCK)         55ns            15ns             9ns           40ns  9ns          15ns

           30ns          2                   1            1              2    1            1

           20ns          3                   1            1              2    1            1

           15ns          4                   1            1              3    1            1

           10ns          6                   2            1              4    1            2

           4.5ns         13                  4            2              9    2            4

Document:                                                         Rev.1                                         Page 24
VIS                                                Preliminary                                              VG4632321A

                                                                                                            524,288x32x2-Bit

                                                                                     CMOS Synchronous Graphic RAM

-5 Version (Calculation with tCK = 5ns ~ 30ns)

     Clock period          tRC               tRP      tRRD             tRAS  tRSC            tRCD

           (tCK)           55ns              15ns     10ns      40ns         10ns            15ns

           30ns            2                 1        1                2     1                  1

           20ns            3                 1        1                2     1                  1

           15ns            4                 1        1                3     1                  1

           10ns            6                 2        1                4     1                  2

           5ns             11                3        2                8     2                  3

-5.5 Version (Calculation with tCK = 5.5ns ~ 30ns)

     Clock period          tRC               tRP      tRRD             tRAS  tRSC            tRCD

           (tCK)           56.5ns       16.5ns        11ns      40ns         11ns            16.5ns

           30ns            2                 1        1                2     1                  1

           20ns            3                 1        1                2     1                  1

           15ns            4                 2        1                3     1                  2

           10ns            6                 2        2                4     2                  2

           5.5ns           11                3        2                8     2                  3

-6   Version (Calculation  with tCK  =  6ns  ~ 30ns)

     Clock period          tRC               tRP      tRRD             tRAS  tRSC            tRCD

           (tCK)           60ns              18ns     12ns      42ns         12ns            18ns

           30ns            2                 1        1                2     1                  1

           20ns            3                 1        1                3     1                  1

           15ns            4                 2        1                3     1                  2

           10ns            6                 2        2                5     2                  2

           6ns             10                3        2                7     2                  3

-7 Version (Calculation with tCK = 7ns ~ 30ns)

     Clock period          tRC               tRP      tRRD             tRAS  tRSC            tRCD

           (tCK)           62ns              20ns     14ns      42ns         14ns            20ns

           30ns            3                 1        1                2     1                  1

           20ns            4                 1        1                3     1                  1

           15ns            5                 2        1                3     1                  2

           10ns            7                 2        2                5     2                  2

           7ns             10                3        2                6     2                  3

11.  Power up Sequence

     Power up must be performed in the following sequence.

     1) Power must be applied to VDD and VDDQ (simultaneously) when all input signals are held       “NOP”

           state and CKE = ”H”, DQM = ”H”. The CLK signal must be started at the same time.

     2) After power-up, a pause of 200u secouds minimum is required. Then, it is recommended that

           DQM is held “high” (VDD levels) to ensure DQ output to be in the high impedance.

     3) Both banks must be precharged.

     4) Mode Register Set command must be asserted to initialize the Mode register.

     5) A minimum of 8 Auto-Refresh dummy cycles must be required to stabilize the internal circuitry of

           the device. Sequence of 4 and 5 may be changed.

Document:                                                       Rev.1                                       Page 25
VIS                                                                 Preliminary                                                                                      VG4632321A

                                                                                                                                                           524,288x32x2-Bit

                                                                                                                         CMOS Synchronous Graphic RAM

Timing Waveforms

Figure 1. AC Parameters for Write Timing (Burst Length = 4, CAS Latency = 2)

                      T0   T1        T2   T3    T4        T5  T6    T7      T8          T9  T10 T11 T12 T13 T14 T15                T16 T17 T18 T19 T20               T21  T22

CLK            t           t              tCK2

                  CH          CL

                                     tIS                                Begin Auto Precharge           Begin Auto Precharge

CKE                                                                     Bank A                         Bank B

                      tIS            tIH                                                                                                             tIS

CS

RAS

CAS

WE

DSF

BS

                                     tIH

A9                              RAx                       RBx                           RAy                                                RAz             RBy

                           tIS

A0 ~       A8                   RBx        CAx            RBx          CBx              RAy            CAy                                 RAz             RBy

DQM                                  tRCD

                                                                            tDAL             tIS

                                                tRC                                                            tIH            tWR     tRP            tRRD

DQ             Hi-Z

                                           Ax0    Ax1     Ax2     Ax3  Bx0         Bx1  Bx2       Bx3  Ay0     Ay1  Ay2  Ay3

                           Activate       Write with      Activate     Write with       Activate       Write                  Precharge    Activate        Activate

                           Command        Auto Precharge  Command Auto Precharge        Command   Command                     Command      Command   Command

                           Bank A         Command         Bank B       Command          Bank A         Bank A                 Bank A       Bank A          Bank B

                                          Bank A                       Bank B

Document:                                                                               Rev.1                                                              Page 1
VIS                                                          Preliminary                                                                     VG4632321A

                                                                                                                                        524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

Figure 2.      AC  Parameters      for Read            Timing (Burst Length           =  2, CAS Latency = 2)

                     T0       T1             T2        T3       T4  T5            T6     T7        T8      T9       T10    T11          T12  T13

CLK

                     tCH tCL            tCK2

                                             tIS                                                    Begin  Auto Precharge  tIH

CKE                                               tIH                                                      Bank B

                     tIS

CS

RAS

CAS

WE

DSF

BS

                                             tIH

A9                                 RAx                                    RBx                                                   RAy

                              tIS

A0 ~       A8                      RAx                     CAx            RBx                 CBx                               RAy

                                                       tRRD

                                                                          tRAS

                                                                                         tRC

DQM

                                             tRCD                   tAC2  tAC2           tHZ                        tRP

                                                                    tLZ   tOH

DQ             Hi-Z                                                       Ax0         Ax1                      Bx0         Bx1

                                   Activate            Read               Activate       Read with         Precharge            Activate

                                   Command             Command            Command        Auto Precharge    Command              Command

                                   Bank A              Bank A             Bank B         Command           Bank A               Bank A

                                                                                         Bank B

Document:                                                                 Rev.1                                                           Page  2
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                                                                                                                             524,288x32x2-Bit

                                                                                                     CMOS Synchronous Graphic RAM

Figure 3. Auto Refresh (CBR) (Burst Length = 4, CAS Latency = 2)

                     T0  T1         T2  T3   T4   T5     T6  T7  T8  T9        T10  T11    T12  T13  T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK

                         tCK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9                                                                                                   RAx

A0 ~       A8                                                                                        RAx       CAx

                         t  RP                    t                                 t  RC

                                                     RC

DQM

DQ             Hi-Z

                                                                                                                        Ax0  Ax1  Ax2  Ax3

                     Precharge All  Auto Refresh                 Auto Refresh                        Activate  Read

                     Command        Command                      Command                             Command   Command

                                                                                                     Bank A    Bank A

Document:                                                            Rev.1                                                   Page 3
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                                                                                                                                    524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

Figure 4. Power on Sequence and                       Auto Refresh (CBR)

                 T0  T1       T2        T3  T4   T5   T6  T7  T8  T9  T10 T11 T12 T13                  T14  T15  T16  T17 T18 T19   T20  T21  T22

CLK

                              tCK2

CKE                  High level

                     is required

                                                      Minimum of 8 Refresh cycles are required                        2 Clock min.

CS

RAS

CAS

WE

DSF

BS

A9

                                                                                                            Address Key

A0 ~ A8

DQM

                              t     RP                                                          t  RC

DQ         Hi-Z

                 Precharge All                                    2nd Auto Refresh                          Mode Register  Any

                 Command                                              Command                               Set Command    Command

           Inputs must be           1st Auto Refresh

           stable for 200 us            Command

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                                                                                                                          524,288x32x2-Bit

                                                                                          CMOS Synchronous Graphic RAM

Figure     5.  Self Refresh Entry &        Exit Cycle

               T0  T1     T2    T3     T4  T5  T6      T7  T8  T9     T10   T11  T12          T13   T14     T15  T16      T17  T18  T19

CLK

                             * Note 2                                                     tRC(min)  * Note  7

                   * Note 1                                           * Note 4

CKE                                            * Note 3                                                          tPDE

                   t                                                            tSRX

                      IS                                                        * Note 5

CS                                                                              * Note 6

RAS

               * Note 8                                                                                        * Note 8

CAS

BS

A0 ~ A9

WE

DSF

DQM

DQ                        Hi-Z                                        Hi-Z

                   Self Refresh Enter                                      Self Refresh Exit                Auto Refresh

Note: To Enter SelfRefresh Mode

1. CS, RAS & CAS with CKE should be low at the same clock cycle.

2. After 1 clock cycle, all the inputs including the system clock can be don’t care except for CKE.

3. The device remains in SelfRefresh mode as long as CKE stays “low”.

Once the device           enters SelfRefresh mode, Minimum tRAS is required before exit from SelfRefresh.

Note: To Exit SelfRefresh Mode

4. System clock restart and be stable before returning CKE high.

5. Enable CKE and CKE should be set high for minimum time of tSRX.

6 .CS starts from high.

7. Minimum tRC is required after CKE going high to complete SelfRefresh exit.

8. 1024 cycles of burst AutoRefresh is required before SelfRefresh entry and after SelfRefresh exit if the

system uses burst refresh.

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                                                                                                               524,288x32x2-Bit

                                                                                                  CMOS Synchronous Graphic RAM

Figure 6.1 Clock Suspension During Burst Read (Using CKE)

                     (Burst Length = 4, CAS Latency = 1)

                     T0      T1   T2  T3   T4       T5   T6  T7   T8   T9   T10 T11 T12      T13  T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                       t

                             CK1

CKE

CS

RAS

CAS

WE

BS

BS

A9                           RAx

A0 ~       A8                RAx     CAx

DQM

                                                                                        tHZ

DQ             Hi-Z

                                           Ax0      Ax1      Ax2                   Ax3

                          Activate         Clock Suspend     Clock Suspend  Clock Suspend

                          Command               1 Cycle      2 Cycles       3 Cycles

                             Bank A

                                     Read

                                  Command

                                  Bank A

Note: CKE to         CLK  disable/enable = 1 clock

Document:                                                                   Rev.1                              Page 6
VIS                                                        Preliminary                                        VG4632321A

                                                                                                              524,288x32x2-Bit

                                                                                                 CMOS Synchronous Graphic RAM

Figure 6.2 Clock Suspension During Burst Read (Using CKE)

                     (Burst Length = 4, CAS Latency = 2)

                     T0     T1   T2  T3     T4  T5    T6       T7  T8   T9   T10 T11 T12 T13     T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                      t

                            CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9                   RAx

A0 ~       A8        RAx         CAx

DQM                                                                                    t

                                                                                          HZ

DQ             Hi-Z

                                               Ax0    Ax1          Ax2            Ax3

                     Activate                   Clock Suspend      Clock Suspend  Clock Suspend

                     Command                          1 Cycle      2 Cycles       3 Cycles

                     Bank A

                                 Read

                                 Command

                                 Bank A

Note: CKE to         CLK disable/enables =  1  clock

Document:                                                               Rev.1                                 Page 7
VIS                                                Preliminary                                          VG4632321A

                                                                                                        524,288x32x2-Bit

                                                                                       CMOS Synchronous Graphic RAM

Figure 6.3 Clock Suspension During Burst Read (Using CKE)

                 (Burst Length = 4, CAS Latency = 3)

                 T0     T1   T2  T3  T4        T5  T6  T7  T8       T9  T10 T11 T12    T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                  t

                        CK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx

A0 ~ A8          RAx             CAx

DQM                                                                                         tHZ

DQ         Hi-Z

                                                   Ax0     Ax1          Ax2            Ax3

                 Activate        Read                  Clock Suspend    Clock Suspend  Clock Suspend

                 Command         Command                   1 Cycle      2 Cycles       3 Cycles

                 Bank A          Bank A

    Note: CKE to CLK disable/enable = 1 clock

Document:                                                             Rev.1                             Page 8
VIS                                                      Preliminary                                            VG4632321A

                                                                                                                524,288x32x2-Bit

                                                                                                   CMOS Synchronous Graphic RAM

Figure 7.1 Clock Suspension During Burst Write (Using CKE)

                     (Burst Length = 4, CAS Latency = 1)

                     T0      T1   T2  T3    T4       T5  T6  T7          T8  T9  T10 T11 T12  T13  T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                       t

                             CK1

CKE

CS

RAS

CAS

WE

DSF

BS

A9                           RAx

A0 ~       A8                RAx     CAx

DQM

DQ             Hi-Z

                                     DAx0   DAx1                   DAx2                 DAx3

                          Activate    Clock Suspend                      Clock Suspend

                          Command           1 Cycle  Clock Suspend           3 Cycles

                             Bank A                      2 Cycles

                                     Write

                                  Command

                                  Bank A

Note: CKE to         CLK  disable/enable = 1 clock

Document:                                                                    Rev.1                              Page 9
VIS                                                      Preliminary                                            VG4632321A

                                                                                                                524,288x32x2-Bit

                                                                                                   CMOS Synchronous Graphic RAM

Figure 7.2 Clock Suspension During Burst Write (Using CKE)

                     (Burst Length          = 4, CAS Latency = 2)

                     T0        T1  T2  T3   T4       T5  T6  T7          T8  T9  T10 T11 T12  T13  T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                       t

                             CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9                        RAx

A0 ~       A8             RAx        CAx

DQM

DQ             Hi-Z

                                     DAx0   DAx1                   DAx2                 DAx3

                          Activate     Clock Suspend                     Clock Suspend

                          Command           1 Cycle   Clock Suspend          3 Cycles

                             Bank A                      2 Cycles

                                     Write

                                   Command

                                   Bank A

Note:      CKE to    CLK  disable/enable = 1 clock

Document:                                                                    Rev.1                              Page 10
VIS                                                      Preliminary                                         VG4632321A

                                                                                                             524,288x32x2-Bit

                                                                                                CMOS Synchronous Graphic RAM

Figure 7.3 Clock Suspension During Burst Write (Using CKE)

                     (Burst Length = 4, CAS Latency = 3)

                     T0     T1   T2  T3  T4        T5  T6  T7  T8       T9  T10 T11 T12 T13     T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                      t

                            CK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9                   RAx

A0 ~       A8        RAx             CAx

DQM

DQ             Hi-Z

                                     DAx0          DAx1              DAx2                 DAx3

                     Activate            Clock Suspend                     Clock Suspend

                     Command                1 Cycle      Clock Suspend      3 Cycles

                     Bank A                                2 Cycles

                                     Write

                                     Command

                                     Bank A

Note:      CKE to    CLK disable/enable = 1 clock

Document:                                                                  Rev.1                             Page 11
VIS                                                       Preliminary                                                        VG4632321A

                                                                                                                       524,288x32x2-Bit

                                                                                                 CMOS Synchronous Graphic RAM

Figure 8. Power Down Mode and Clock Mask

           (Burst Length = 4, CAS Burst Length = 4, CAS Latency = 2)

                 T0     T1   T2     T3    T4  T5      T6  T7   T8     T9  T10 T11 T12  T13  T14    T15   T16  T17 T18  T19 T20 T21 T22

CLK                  t               tIS

                        CK2                                                                                            tPDE

CKE

                                                                                            Valid

CS

RAS

CAS

WE

DSF

BS

A9               RAx

A0 ~ A8          RAx                                 CAx

DQM

                                                                                       tHZ

DQ         Hi-Z

                                                          Ax0  Ax1           Ax2            Ax3

                             ACTIVE                                                                      PRECHARGE

                             STANDBY          Read            Clock Mask  Clock Mask        Precharge STANDBY          Power Down

                 Activate                     Command          Start         End            Command                    Mode Exit

                 Command                      Bank A                                             Bank A

                 Bank A                                                                                                         Any

                         Power Down       Power Down                                                                         Command

                        Mode Entry        Mode Exit                                         Power Down

                                                                                            Mode Entry

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VIS                                                    Preliminary                                                                    VG4632321A

                                                                                                                            524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

Figure 9.1 Random Column Read (Page within same Bank)

           (Burst Length = 4, CAS Latency = 1)

                 T0     T1   T2      T3   T4   T5   T6  T7       T8      T9  T10 T11 T12 T13 T14 T15 T16          T17 T18   T19  T20  T21  T22

CLK                  t

                        CK1

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAw                                                                       RAz

A0 ~ A8          RAw       CAw                 CAx          CAy                            RAz    CAz

DQM

DQ         Hi-Z

                                Aw0  Aw1  Aw2  Aw3     Ax0  Ax1     Ay0  Ay1  Ay2  Ay3                  Az0  Az1  Az2  Az3

                 Activate                      Read         Read                   Precharge    Read

                 Command                      Command   Command                    Command      Command

                 Bank A                        Bank A       Bank A                 Bank A       Bank A

                         Read                                                           Activate

                     Command                                                            Command

                        Bank A                                                          Bank A

Document:                                                                Rev.1                                              Page 13
VIS                                                 Preliminary                                                                  VG4632321A

                                                                                                                       524,288x32x2-Bit

                                                                                               CMOS Synchronous Graphic RAM

Figure 9.2 Random Column Read (Page within same Bank)

           (Burst Length = 4, CAS Latency = 2)

                 T0     T1   T2  T3   T4   T5   T6  T7     T8   T9  T10 T11 T12 T13 T14 T15 T16          T17 T18 T19 T20 T21 T22

CLK                  t

                        CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAw                                                                           RAz

A0 ~ A8          RAw         CAW                CAx        CAy                                 RAz       CAz

DQM

DQ         Hi-Z                       Aw0                                                                                   Az2  Az3

                                           Aw1  Aw2   Aw3  Ax0     Ax1  Ay0  Ay1  Ay2     Ay3                     Az0  Az1

                 Activate    Read               Read       Read                   Precharge    Activate  Read
                 Command
                             Command            Command    Command                Command      Command   Command

                 Bank A      Bank A             Bank A     Bank A                 Bank A       Bank A    Bank A

Document:                                                           Rev.1                                              Page 14
VIS                                            Preliminary                                                                        VG4632321A

                                                                                                                         524,288x32x2-Bit

                                                                                             CMOS Synchronous Graphic RAM

Figure 9.3 Random Column Read (Page within same Bank)

           (Burst Length = 4, CAS Latency = 3)

                 T0     T1   T2  T3  T4    T5  T6  T7    T8  T9  T10 T11 T12 T13 T14 T15 T16              T17       T18  T19 T20  T21  T22

CLK                  t

                        CK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAw                                                                                      RAz

A0 ~ A8          RAw             CAw                CAx          CAy                                      RAz            CAz

DQM

DQ         Hi-Z                                Aw0  Aw1     Aw2  Aw3     Ax0  Ax1  Ay0  Ay1     Ay2  Ay3                               Az0

                 Activate        Read               Read         Read                   Precharge         Activate       Read
                 Command
                                 Command           Command   Command                    Command      Command             Command
                 Bank A
                                 Bank A             Bank A       Bank A                 Bank A            Bank A         Bank A

Note: CKE to CLK disable/enable = 1 clock

Document:                                                        Rev.1                                                   Page 15
VIS                                                      Preliminary                                                             VG4632321A

                                                                                                                           524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

           Figure   10.1 Random Column Write (Page within same Bank)

                    (Burst Length = 4, CAS Latency = 1)

                          T0   T1   T2      T3  T4   T5   T6    T7         T8  T9    T10 T11 T12  T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                           tCK1

           CKE

           CS

           RAS

           CAS

           WE

           DSF

BS

           A9             RBw                                                                     RBz

           A0 ~ A8        RBw       CBw              CBx              CBy                         RBz              CBz

DQM

DQ                  Hi-Z            DBw0 DBw1  DBw2  DBw3 DBx0        DBy0 DBy1  DBy2

                                                                DBx1                   DBy3                        DBz0    DBz1  DBz2  DBz3

                          Activate                   Write            Write            Precharge                   Write
                          Command
                                                     Command    Command                Command                     Command
                          Bank B
                                                     Bank B           Bank B           Bank B                      Bank B
                                    Write

                              Command                                                          Activate
                                                                                             Command
                                    Bank B
                                                                                               Bank B

Document:                                                                     Rev.1                                         Page 16
VIS                                                  Preliminary                                                                    VG4632321A

                                                                                                                              524,288x32x2-Bit

                                                                                               CMOS Synchronous Graphic RAM

           Figure   10.2 Random Column Write (Page within same Bank)

                    (Burst Length = 4, CAS Latency = 2)

                          T0   T1   T2   T3  T4  T5  T6  T7     T8         T9  T10 T11 T12     T13 T14 T15 T16   T17 T18 T19 T20 T21 T22

CLK                           tCK2

           CKE

           CS

           RAS

           CAS

           WE

           DSF

BS

           A9             RBw                                                                          RBz

           A0 ~ A8        RBw       CBy              CBx              CBy                              RBz       CBz

DQM

DQ                  Hi-Z            DBw0 DBw1  DBw2                          DBy1  DBy2

                                                     DBw3 DBx0  DBx1  DBy0               DBy3                    DBz0   DBz1  DBz2  DBz3

                          Activate  Write            Write            Write              Precharge     Activate  Write
                          Command
                                    Command          Command    Command                  Command       Command   Command
                          Bank B
                                    Bank B           Bank B           Bank B                   Bank B  Bank B    Bank B

Document:                                                             Rev.1                                                   Page 17
VIS                                                  Preliminary                                                          VG4632321A

                                                                                                                        524,288x32x2-Bit

                                                                                                     CMOS Synchronous Graphic RAM

           Figure   10.3 Random Column Write (Page within same Bank)

                          (Burst Length = 4, CAS Latency = 3)

                          T0     T1   T2  T3  T4   T5  T6  T7   T8    T9     T10 T11 T12       T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

           CLK                t

                                 CK3

           CKE

           CS

           RAS

           CAS

           WE

           DSF

           BS

           A9             RBw                                                                                   RBz

           A0 ~ A8        RBw             CBw              CBx              CBy                                 RBz                CBz

           DQM

           DQ       Hi-Z

                                          DBw0 DBw1  DBw2  DBw3 DBx0  DBx1  DBy0   DBy1  DBy2  DBy3                                DBz0   DBz1  DBz2

                          Activate        Write            Write            Write                    Precharge  Activate           Write

                          Command         Command          Command    Command                        Command    Command   Command

                          Bank B          Bank B           Bank B           Bank B                   Bank B     Bank B    Bank B

Document:                                                             Rev.1                                               Page 18
VIS                                               Preliminary                                                                      VG4632321A

                                                                                                                        524,288x32x2-Bit

                                                                                                  CMOS Synchronous Graphic RAM

Figure     11.1 Random Row Read (Interleaving Banks)

           (Burst Length = 8, CAS Latency = 2)

                      T0     T1   T2  T3  T4  T5  T6   T7        T8        T9  T10  T11      T12  T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK

                          t  CK1

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RBx                                        RBx                    RBy

A0 ~ A8          RBx  CBx                                   RAx       CAx          RBy                                  CBy

                 tRCD

DQM                          tAC1                                              tRP

DQ         Hi-Z              Bx0                            Bx6                    Ax1            Ax4

                                   Bx1  Bx2  Bx3  Bx4  Bx5            Bx7   Ax0         Ax2  Ax3       Ax5  Ax6    Ax7        By0  By1  By2

           Activate                                         Activate  Precharge                                         Read       Precharge
                                                                                                                        Command Command
           Command                                     Command        Command                                                      Bank A
                                                                           Bank B
           Bank B                                           Bank A                                                      Bank B

                      Read                                            Read         Activate
                                                                 Command
                      Command                                                    Command

                      Bank B                                          Bank A       Bank B

Document:                                                             Rev.1                                             Page 19
VIS                                                 Preliminary                                                                         VG4632321A

                                                                                                                               524,288x32x2-Bit

                                                                                                      CMOS Synchronous Graphic RAM

Figure     11.2  Random Row Read (lnterleaving Banks)

           (Burst Length = 8, CAS Latency = 2)

                      T0     T1   T2  T3    T4  T5  T6  T7      T8   T9   T10     T11     T12  T13 T14 T15 T16       T17 T18 T19 T20 T21 T22

CLK                       t

                             CK2

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RBx                                       RBx                              RBy

A0 ~ A8          RBx         CBx                           RAx            CAx               RBy                                CBy

                      tRCD            tAC2                                             tRP

DQM

DQ         Hi-Z                                                                             Ax1

                                      Bx0   Bx1  Bx2  Bx3   Bx4      Bx5  Bx6     Bx7  Ax0            Ax2  Ax3  Ax4  Ax5  Ax6  Ax7      By0  By1

           Activate          Read                          Activate            Precharge                                       Read
                                                                                                                               Command
           Command           Command                    Command                Command
                                                                                Bank B
           Bank B            Bank B                        Bank A                                                              Bank B

                                                                          Read              Activate
                                                                     Command              Command

                                                                          Bank A            Bank B

Document:                                                            Rev.1                                                     Page 20
VIS                                                  Preliminary                                                                           VG4632321A

                                                                                                                              524,288x32x2-Bit

                                                                                                   CMOS Synchronous Graphic RAM

Figure     11.3 Random Row Read (Interleaving Banks)

           (Burst Length = 8, CAS Latency = 3)

                      T0     T1   T2   T3  T4  T5    T6  T7    T8        T9  T10  T11  T12  T13 T14 T15 T16         T17 T18 T19 T20 T21 T22

CLK                       t

                             CK3

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RBx                                      RAx                                             RBy

A0 ~ A8          RBx              CBx                     RAx                 CAx                         RBy                 CBy

                          tRCD                 tAC3                                                tRP

DQM

DQ         Hi-Z                                Bx0                                                                  Ax3  Ax4  Ax5          Ax7

                                                     Bx1  Bx2       Bx3  Bx4  Bx5     Bx6  Bx7  Ax0  Ax1  Ax2                         Ax6       By0

           Activate               Read                    Activate            Read     Precharge          Activate            Read         Precharge
                                                                                                                         Command
           Command                Command                Command              Command  Command          Command                            Command
                                                                                                                                           Bank A
           Bank B                 Bank B                  Bank A              Bank A       Bank B         Bank B              Bank B

Document:                                                           Rev.1                                                     Page 21
VIS                                                Preliminary                                                                    VG4632321A

                                                                                                                         524,288x32x2-Bit

                                                                                                 CMOS Synchronous Graphic RAM

Figure     12.1  Random Row Read (Interleaving Banks)

           (Burst Length = 8, CAS Latency = 1)

                 T0       T1   T2  T3  T4    T5    T6    T7       T8    T9  T10  T11  T12  T13 T14 T15 T16       T17 T18 T19 T20 T21 T22

CLK                    t

                          CK1

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                                         RBx                                 RAy

A0 ~ A8          RAx  CAx                                    RBx   CBx                           RAy                     CAy

                 tRCD                                                                      tRP             tWR

DQM

DQ         Hi-Z                                                                                            DBx7          DAy0 DAy1 DAy2 DAy3

                      DAx0 DAx1  DAx2  DAx3  DAx4  DAx5  DAx6 DAx7 DBx0 DBx1  DBx2  DBx3 DBx4 DBx5 DBx6

           Activate                                      Activate                     Precharge            Precharge     Write

           Command                                       Command                      Command              Command       Command

           Bank A                                        Bank B                       Bank A                     Bank B  Bank A

                      Write                                        Write                         Activate

                      Command                                Command                       Command

                      Bank A                                       Bank B                        Bank A

Document:                                                             Rev.1                                              Page 22
VIS                                                     Preliminary                                                                                    VG4632321A

                                                                                                                                             524,288x32x2-Bit

                                                                                                             CMOS Synchronous Graphic RAM

Figure 12.2         Random Row Write (Interleaving Banks)

              (Brust Length = 4, CAS Latency = 2)

                      T0     T1    T2  T3   T4    T5    T6    T7         T8    T9  T10 T11 T12 T13 T14 T15 T16                 T17 T18 T19 T20 T21 T22

CLK                       t

                             CK2

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                                                RBx                            RAy

A0 ~ A8          RAx          CAx                                   RBx        CBx                 RAy                               CAy

                        tRCD                                                       tWR*      tRP                                     tWR*

DQM

DQ            Hi-Z

                              DAx0    DAx1  DAx2  DAx3  DAx4  DAx5  DAx6 DAx7  DBx0    DBx1  DBx2  DBx3      DBx4  DBx5  DBx6  DBx7  DAy0    DAy1  DAy2  DAy3 DAy4

              Activate        Write                                 Activate   Write               Activate                          Write

              Command        Command                          Command          Command            Command                      Command

              Bank A          Bank A                                Bank B     Bank B              Bank A                            Bank A

                                                                                      Precharge                                             Precharge

                                                                                      Command                                               Command

                                                                                       Bank A                                                Bank B

* tWR      >  tWR(min.)

Document:                                                                     Rev.1                                                          Page 23
VIS                                               Preliminary                                                                                 VG4632321A

                                                                                                                                      524,288x32x2-Bit

                                                                                                       CMOS Synchronous Graphic RAM

Figure 12.3 Random Row Write (Interleaving Banks)

           (Burst Length = 8, CAS Latency = 3)

                  T0     T1   T2  T3   T4   T5    T6    T7    T8        T9    T10   T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK                   t

                         CK3

CKE        High

CS

RAS

CAS

WE

BS

BS

A9               RBx                                          RBx                                               RAy

A0 ~ A8          RBx          CAx                             RBx                   CBx                         RAy                   CAy

                      tRCD                                                          tWR*               tRP                            tW R*

DQM

DQ         Hi-Z

                              DAx0    DAx1  DAx2  DAx3  DAx4  DAx5      DAx6  DAx7  DBx0 DBx1 DBx2  DBx3  DBx4  DBx5      DBx6  DBx7  DAy0    DAy1  DAy2  DAy3

           Activate           Write                           Activate              Write   Precharge           Activate              Write         Precharge

           Command            Command                   Command                Command      Command         Command             Command             Command

           Bank A             Bank A                          Bank B                Bank B  Bank A              Bank A                Bank A        Bank B

*tWR > tWR (min)

Document:                                                               Rev.1                                                         Page 24
VIS                                                Preliminary                                                            VG4632321A

                                                                                                                          524,288x32x2-Bit

                                                                                           CMOS Synchronous Graphic RAM

Figure     13.1  Read and Write          Cycle (Burst Length = 4, CAS Latency = 1)

                 T0       T1    T2   T3   T4   T5  T6  T7  T8   T9  T10 T11 T12 T13 T14 T15 T16            T17 T18 T19 T20 T21 T22

CLK                  t

                        CK1

CKE

CS

RAS

CAS

WE

DSF

BS

A9                   RAx

A0 ~ A8              RAx   CAx                                  CAy                        CAz

DQM

DQ         Hi-Z

                                Ax0  Ax1  Ax2  Ax3              DAy0    DAy1  DAy3               Az0  Az1  Az3

           Activate                                             Write    The Write Data    Read            The Read Data

           Command                                              Command  is Masked with a  Command    is Masked with a

           Bank A                                               Bank A   Zero Clock        Bank A          Two Clock

                     Read                                                     Latency                      Latency

                 Command

                 Bank A

Document:                                                      Rev.1                                                      Page 25
VIS                                            Preliminary                                                  VG4632321A

                                                                                                       524,288x32x2-Bit

                                                                                         CMOS Synchronous Graphic RAM

Figure     13.2  Read and Write       Cycle (Burst Length = 4, CAS Latency = 2)

                 T0     T1   T2   T3  T4   T5  T6  T7     T8  T9  T10 T11 T12 T13 T14 T15 T16     T17 T18 T19 T20 T21 T22

CLK                  t

                        CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx

A0 ~ A8          RAx         CAx                              CAy                        CAz

DQM

DQ         Hi-Z

                                      Ax0  Ax1  Ax2  Ax3      DAy0    DAy1  DAy3                  Az0  Az1           Az3

                 Activate    Read                             Write    The Write Data    Read          The Read Data
                                                                                         Command
                 Command     Command                          Command  is Masked with a                is Masked with a
                                                                                         Bank A
                 Bank A      Bank A                           Bank A   Zero Clock                           Two Clock

                                                                            Latency                         Latency

Document:                                                     Rev.1                                    Page 26
VIS                                         Preliminary                                                        VG4632321A

                                                                                                          524,288x32x2-Bit

                                                                                      CMOS Synchronous Graphic RAM

Figure     13.3  Read and Write Cycle       (Burst Length = 4, CAS     Latency = 3)

                 T0   T1   T2  T3   T4  T5  T6  T7  T8   T9  T10  T11  T12 T13 T14 T15 T16           T17 T18 T19 T20 T21 T22

CLK

                     tCK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx

A0 ~ A8          RAx           CAx                                     CAy                  CAz

DQM

DQ         Hi-Z

                                        Ax0  Ax1  Ax2  Ax3     DAy0    DAy1           DAy3           Az0  Az1           Az3

                 Activate      Read                                                         Read          The Read Data
                               Command                         Write   The Write Data
                 Command                                                                    Command       is Masked with a
                               Bank A                        Command   is Masked with a
                                                                                            Bank A             Two Clock
                 Bank A                                        Bank A  Zero Clock
                                                                                                               Latency
                                                                             Latency

Document:                                               Rev.1                                             Page 27
VIS                                                   Preliminary                                                                                VG4632321A

                                                                                                                                                 524,288x32x2-Bit

                                                                                                         CMOS Synchronous Graphic RAM

Figure     14.1 Interleaving Column Read Cycle

           (Burst Length = 4, CAS Latency = 1)

                 T0     T1      T2     T3   T4   T5        T6  T7     T8      T9  T10 T11 T12 T13 T14 T15 T16                    T17 T18 T19 T20 T21 T22

CLK                  t

                        CK1

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx                        RBw

A0 ~ A8          RAx       CAx              RBw       CBw        CBx          CBy          CAy           CBz

                     tRCD        tAC1

DQM

DQ         Hi-Z

                                 Ax0   Ax1  Ax2       Ax3   Bw0  Bw1     Bx0  Bx1     By0  By1      Ay0  Ay1     Bz0  Bz1        Bz2  Bz3

                 Activate                   Activate             Read         Read         Read          Read         Precharge       Precharge
                                                                                                                      Command         Command
                 Command                    Command            Command    Command          Command       Command
                                                                                                                      Bank A          Bank B
                 Bank A                     Bank B               Bank B       Bank B       Bank A        Bank B

                           Read                       Read
                     Command                    Command

                        Bank A                   Bank B

Document:                                                                 Rev.1                                                                  Page 28
VIS                                                   Preliminary                                                                                      VG4632321A

                                                                                                                                          524,288x32x2-Bit

                                                                                                           CMOS Synchronous Graphic RAM

Figure     14.2 Interleaving Column Read Cycle

           (Burst Length = 4, CAS Latency = 2)

                 T0     T1   T2        T3  T4    T5   T6   T7           T8   T9  T10 T11 T12 T13 T14 T15 T16                    T17 T18 T19 T20 T21 T22

CLK                  t

                        CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx                             RBw

A0 ~ A8          RAx              CAx            RBw       CBw          CBx          CBy          CAy           CBz

                           t RCD           tAC2

DQM

DQ         Hi-Z

                                                 Ax0  Ax1  Ax2     Ax3  Bw0     Bw1  Bx0     Bx1  By0      By1  Ay0     Ay1     Bz0  Bz1  Bz2     Bz3

                 Activate         Read     Activate        Read         Read         Read         Read          Read                 Precharge

                 Command     Command       Command    Command      Command       Command          Command  Command                   Command

                 Bank A           Bank A   Bank B          Bank B       Bank B       Bank B       Bank A        Bank B                    Bank B

                                                                                                                     Precharge
                                                                                                                     Command

                                                                                                                        Bank A

Document:                                                                   Rev.1                                                         Page 29
VIS                                                    Preliminary                                                                                  VG4632321A

                                                                                                                                               524,288x32x2-Bit

                                                                                                            CMOS Synchronous Graphic RAM

Figure 14.3.     Interleaved     Column Read Cycle (Burst Length = 4, CAS Latency = 3)

                 T0   T1   T2    T3  T4   T5     T6    T7         T8     T9  T10 T11 T12 T13 T14 T15 T16                    T17 T18 T19 T20 T21 T22

CLK

                     tCK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx                      RBx

A0 ~ A8          RAx             CAx      RBx               CBx          CBy          CBz           CAy

DQM                        tRCD                  tAC3

DQ         Hi-Z                                        Ax0  Ax1     Ax2  Ax3     Bx0  Bx1      By0  By1     Bz0  Bz1        Ay0  Ay1      Ay2  Ay3

                                 Read                       Read         Read         Read          Read         Precharge  Precharge
                                                       Command                                      Command
                 Activate        Command                              Command         Command                    Command         Command

                 Command         Bank A                     Bank B       Bank B       Bank B        Bank A       Bank B          Bank A

                 Bank A                Activate

                                      Command

                                         Bank B

Document:                                                                    Rev.1                                                             Page 30
VIS                                                            Preliminary                                                                               VG4632321A

                                                                                                                                                 524,288x32x2-Bit

                                                                                                                CMOS Synchronous Graphic RAM

Figure 15.1.     Interleaved       Column         Write Cycle (Burst                    Length    = 4,    CAS Latency = 1)

                 T0     T1   T2         T3  T4    T5    T6      T7         T8       T9  T10 T11   T12     T13 T14 T15 T16            T17 T18 T19 T20 T21 T22

CLK

                     t  CK1

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx               RBw

A0 ~ A8          RAx       CAx     RBw                  CBw           CBx           CBy           CAy                   CBz

                                                                                                                tRP

DQM                  tRCD                                                                                                                  tWR   tRP

                           tRRD

DQ         Hi-Z            DAx0    DAx1     DAx2  DAx3  DBw0    DBw1  DBx0    DBx1  DBy0    DBy1  DAy0    DAy1          DBz0   DBz1  DBz2  DBz3

                                  Activate                                                                              Write              Precharge

                 Activate                               Write         Write         Write         Write         Command                    Command

                 Command     Command              Command       Command             Command  Command            Bank B                           Bank B

                 Bank A            Bank B               Bank B        Bank B        Bank B        Bank A  Precharge

                           Write                                                                          Command

                        Command                                                                                 Bank A

                           Bank A

Document:                                                                           Rev.1                                                                Page 31
VIS                                                       Preliminary                                                                                            VG4632321A

                                                                                                                                                    524,288x32x2-Bit

                                                                                                                  CMOS Synchronous Graphic RAM

Figure     15.2.  Interleaved     Column        Write Cycle (Burst                     Length       = 4,  CAS Latency = 2)

                  T0      T1  T2       T3  T4   T5        T6    T7      T8         T9  T10 T11      T12   T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                      t  CK2

CKE

CS

RAS

CAS

WE

DSF

BS

A9                RAx                           RBw

A0 ~ A8           RAx             CAx           RBw             CBw           CBx           CBy           CAy           CBz

DQM                         tRCD                                                                                                        tRP   tWR           tRP

                                  tRRD

DQ         Hi-Z                   DAx0    DAx1  DAx2      DAx3  DBw0    DBw1  DBx0    DBx1  DBy0    DBy1  DAy0    DAy1  DBz0    DBz1    DBz2  DBz3

                  Activate        Write         Activate        Write         Write         Write         Write         Write                 Precharge

                  Command     Command      Command        Command       Command        Command      Command       Command                     Command

                  Bank A          Bank A        Bank B          Bank B        Bank B        Bank B        Bank A        Bank B                      Bank B

                                                                                                                        Precharge

                                                                                                                        Command

                                                                                                                                Bank A

Document:                                                                          Rev.1                                                            Page 32
VIS                                                    Preliminary                                                                                           VG4632321A

                                                                                                                                               524,288x32x2-Bit

                                                                                                            CMOS Synchronous Graphic RAM

Figure 15.3.     Interleaved       Column        Write Cycle (Burst              Length       = 4,    CAS Latency = 3)

                 T0      T1  T2    T3        T4  T5    T6    T7         T8  T9   T10 T11      T12     T13 T14 T15 T16             T17 T18 T19 T20 T21 T22

CLK

                     t  CK3

CKE

CS

RAS

CAS

WE

DSF

BS

A9               RAx                         RBw

A0 ~ A8          RAx               CAx       RBw                   CBw           CBx          CBy           CAy           CBz

                                                                                                                          tWR            tRP   tWR (min)

DQM                          tRCD

                           tRRD > tRRD(min)

DQ         Hi-Z                    DAx0      DAx1      DAx2  DAx3  DBw0    DBw1  DBx0   DBx1  DBy0    DBy1  DAy0    DAy1  DBz0    DBz1   DBz2  DBz3

                                             Activate              Write         Write        Write         Write         Write                Precharge

                 Activate                    Command         Command        Command     Command       Command       Command                    Command

                 Command                     Bank B                Bank B   Bank B            Bank B        Bank A        Bank B                     Bank B

                 Bank A

                                   Write                                                                                       Precharge

                                   Command                                                                                     Command

                                   Bank A                                                                                        Bank A

Document:                                                                   Rev.1                                                                    Page 33
VIS                                                             Preliminary                                                                             VG4632321A

                                                                                                                                                524,288x32x2-Bit

                                                                                                                  CMOS Synchronous Graphic RAM

Figure 16.1. Auto Precharge after Read Burst (Burst Length = 4, CAS Latency = 1)

                      T0   T1   T2       T3   T4        T5   T6  T7        T8   T9    T10 T11 T12 T13 T14 T15 T16           T17 T18 T19 T20 T21 T22

CLK

                          tCK1

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                     RBx                                       RBy                                           RBz

A0~A8            RAx  CAx                CAx       CBx                     CAy     RBy               CBy                         RBz       CBz

DQM

DQ         Hi-Z                Ax0  Ax1  Ax2       Ax3     Bx0   Bx1  Bx2  Bx3     Ay0     Ay1  Ay2  Ay3     By0  By1  By2  By3                    Bz0  Bz1  Bz2  Bz3

                                         Activate                               Activate        Read with                        Activate

           Activate                      Command                                Command         Auto Precharge              Command

           Command                       Bank B                                    Bank B       Command                          Bank B

           Bank A                                                                                    Bank B

                      Read                    Read with               Read with                                                       Read with

                      Command                Auto Precharge           Auto Precharge                                             Auto Precharge

                      Bank A                  Command                 Command                                                         Command

                                                   Bank B                  Bank A                                                          Bank B

Document:                                                                          Rev.1                                                           Page 34
VIS                                                                Preliminary                                                                        VG4632321A

                                                                                                                                                 524,288x32x2-Bit

                                                                                                                 CMOS Synchronous Graphic RAM

Figure 16.2          Auto Precharge after Read Burst (Burst Length = 4, CAS Latency = 2)

                          T0     T1   T2    T3   T4   T5   T6      T7   T8   T9   T10 T11 T12 T13 T14 T15 T16                    T17 T18 T19 T20 T21 T22

CLK

                              t  CK2

CKE            High

CS

RAS

CAS

DSF

WE

BS

A9                   RAx                    RBx                                              RBy                       RAz

A0 ~       A8        RAx         CAx        RBx            CBx                    RAy        RBy            CBy        RAz            CAz

DQM

DQ             Hi-Z                         Ax0       Ax1  Ax2     Ax3  Bx0  Bx1  Bx2   Bx3  Ay0       Ay1  Ay2   Ay3  By0       By1  By2   By3  Az0  Az1  Az2

               Activate          Read with  Activate  Read with              Read with       Activate  Read with       Activate  Read with

               Command           Command    Command   Auto Precharge         Auto Precharge  Command   Auto Precharge  Command   Auto Precharge

               Bank A                                 Command                Command                   Command         Bank A    Command

                                 Bank A     Bank B         Bank B            Bank A          Bank B    Bank B                    Bank A

Document:                                                                         Rev.1                                                          Page 35
VIS                                                      Preliminary                                                                        VG4632321A

                                                                                                                                  524,288x32x2-Bit

                                                                                                             CMOS Synchronous Graphic RAM

Figure 16.3 Auto Precharge after Read Burst                          (Burst Length = 4, CAS Latency = 3)

                      T0     T1   T2  T3   T4    T5  T6  T7          T8   T9  T10 T11 T12 T13 T14 T15 T16              T17 T18    T19 T20 T21 T22

CLK

                          t  CK3

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                       RBx                                                     RBy

A0 ~ A8          RAx              CAx      RBx        CBx                      CAy                 RBy                 CBy

DQM

           Hi-Z                                  Ax0     Ax1  Ax2    Ax3  Bx0  Bx1       Bx2  Bx3  Ay0       Ay1  Ay2  Ay3        BY0  BY1  BY2  BY3

           Activate                    Activate

           Command                                    Read with

           Bank A                     Command        Auto Precharge                                Activate            Read with

                                  Read Bank B         Command                 Read with            Command        Auto Precharge

                                  Command             Bank B              Auto Precharge           Bank B              Command

                                  Bank A                                      Command                                  Bank B

                                                                               Bank A

Document:                                                                     Rev.1                                                    Page 36
VIS                                                                 Preliminary                                                                             VG4632321A

                                                                                                                                                       524,288x32x2-Bit

                                                                                                                          CMOS Synchronous Graphic RAM

Figure 17.1 Auto Precharge after Write Burst                                  (Burst Length = 4, CAS Latency = 1)

                      T0     T1   T2     T3   T4    T5          T6  T7  T8         T9     T10 T11 T12 T13 T14 T15 T16                 T17 T18 T19 T20 T21 T22

CLK

                          t  CK1

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                RBx                                                     RBy                                       RAz

A0 ~ A8          RAx  CAx           RBx             CBx                       CAy           RBy             CBy                       RAz       CAz

DQM

DQ         Hi-Z       DAx0    DAx1  DAx2      DAx3  DBx0    DBx1  DBx2  DBx3  DAy0    DAy1  DAy2      DAy3  DBy0    DBy1  DBy2  DBy3            DAz0  DAz1  DAz2  DAz3

           Activate                 Activate        Write with                              Activate                                  Activate

           Command                Command     Auto Precharge                              Command                                     Command

           Bank A                   Bank B    Command                                       Bank B                                    Bank A

                                                    Bank B

                      Write                                                   Write with

                                                                        Auto Precharge                Write with                           Write with

                      Command                                           Command                                                       Auto Precharge

                      Bank A                                                  Bank A                  Auto Precharge                  Command

                                                                                                      Command                              Bank A

                                                                                                            Bank B

Document:                                                                                 Rev.1                                                        Page 37
VIS                                                                  Preliminary                                                                                             VG4632321A

                                                                                                                                                                             524,288x32x2-Bit

                                                                                                                   CMOS Synchronous Graphic RAM

Figure 17.2. Auto Precharge after Write Burst                                      (Burst Length = 4, CAS Latency = 2)

                      T0     T1   T2  T3        T4   T5    T6        T7        T8  T9  T10 T11 T12 T13 T14 T15 T16                      T17 T18 T19 T20 T21 T22

CLK

                          t  CK2

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                       RBx                                                           RBy                            RAz

A0 ~ A8          RAx         CAx           RBx             CBx                       CAy                 RBy       CBy                  RAz             CAz

DQM

DQ         Hi-Z              DAx0    DAx1  DAx2      DAx3  DBx0    DBx1  DBx2  DBx3  DAy0    DAy1  DAy2  DAy3      DBy0     DBy1        DBy2      DBy3  DAz0    DAz1         DAz2  DAz3

           Activate          Write         Activate  Write with                                          Activate                       Activate

           Command           Command  Command        Auto Precharge                  Write with    CBoamnmk aBndAutoWPrirteecwhiathrge  CBomanmkaAndAutWo Pritreecwhiathrge

           Bank A                                    Command                       Auto Precharge

                             Bank A        Bank B          Bank B                  Command                         Command

                                                                                     Bank A                        Bank B                         Command

                                                                                                                                                        Bank A

Document:                                                                              Rev.1                                                                                 Page 38
VIS                                                        Preliminary                                                                                      VG4632321A

                                                                                                                                                524,288x32x2-Bit

                                                                                                               CMOS Synchronous Graphic RAM

Figure 17.3. Auto Precharge after Write Burst                            (Burst Length = 4, CAS Latency = 3)

                 T0      T1   T2  T3   T4      T5    T6    T7        T8  T9    T10 T11 T12 T13 T14 T15                   T16  T17 T18 T19 T20 T21           T22

CLK

                      t  CK3

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                  RBx                                                                      RBy

A0 ~ A8          RAx          CAx     RBx                  CBx                       CAy                       RBy            CBy

DQM

DQ         Hi-Z               DAx0    DAx1     DAx2  DAx3  DBx0    DBx1  DBx2  DBx3  DAy0    DAy1  DAy2  DAy3                 DBy0        DBy1  DBy2  DBy3

           Activate                                  Write with                                                Activate

           Command                   Activate        Auto Precharge            Write with                Command              Write with

           Bank A                 Command            Command                   Auto Precharge                  Bank B    Auto Precharge

                                      Bank B               Bank B              Command                                        Command

                                                                                     Bank A                                   Bank B

                              Write

                              Command

                              Bank A

Document:                                                                      Rev.1                                                            Page 39
VIS                                                               Preliminary                                                                                    VG4632321A

                                                                                                                                                            524,288x32x2-Bit

                                                                                                                         CMOS Synchronous Graphic RAM

Figure 18.1. Full Page Read Cycle (Burst Length = Full Page, CAS Latency = 1)

                      T0     T1    T2  T3    T4    T5    T6           T7       T8  T9  T10 T11 T12 T13 T14 T15 T16                         T17 T18     T19  T20  T21  T22

CLK

                          t  CK1

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx          RBx                                                                                                            RBy

A0 ~ A8          RAx  CAx      RBx                                        CBx                                                                   RBy

DQM                   tRRD                                                                                                                 tRP

DQ         Hi-Z                Ax      Ax+1  Ax+2  Ax-2  Ax-1     Ax  Ax+1     Bx  Bx+1  Bx+2  Bx+3  Bx+4     Bx+5       Bx+6  Bx+7

           Activate          Activate                                 Read                                                     Precharge

           Command                                                    Command                                                  Command

           Bank A            Command                                  Bank B                                                         Bank B

                             Bank B    The burst counter wraps

                      Read             from the highest order             Full Page burst operation does not                                 Activate

                      Command          page address back to zero          terminate when the burst length is satisfied;        Burst Stop    Command

                      Bank A           during this time interval          the burst counter increments and continues           Command       Bank B

                                                                          bursting beginning with the starting address.

Document:                                                                              Rev.1                                                                Page 40
VIS                                                     Preliminary                                                                                             VG4632321A

                                                                                                                                                      524,288x32x2-Bit

                                                                                                                     CMOS Synchronous Graphic RAM

Figure 18.2. Full Page Read Cycle (Burst Length = Full Page, CAS Latency = 2)

                      T0     T1   T2  T3  T4    T5  T6  T7               T8   T9  T10 T11 T12 T13 T14 T15 T16                       T17 T18 T19 T20             T21  T22

CLK

                          t  CK2

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9               RAx                  RBx                                                                                                        RBy

A0 ~ A8          RAx         CAx      RBx                                CBx                                                                     RBy

DQM                                                                                                                                         tRP

DQ         Hi-Z                       Ax   Ax+1  Ax+2  Ax-2        Ax-1  Ax      Ax+1  Bx  Bx+1  Bx+2  Bx+3          Bx+4     Bx+5  Bx+6

           Activate          Read     Activate                           Read                          Burst Stop                   Precharge         Activate
                                                                      Command
           Command           Command  Command                                                          Command
                                                                         Bank B                                                     Command           Command
                             Bank A   Bank A
           Bank A                                                                                                                   Bank B            Bank B

                                           The burst counter wraps             Full Page burst operation does not terminate

                                           from the highest order              when the burst length is satisfied; the burst

                                           page address back to zero           counter increments and continues bursting

                                           during this time interval           beginning with the starting address.

Document:                                                                         Rev.1                                                               Page 41
VIS                                                                Preliminary                                                                             VG4632321A

                                                                                                                                                           524,288x32x2-Bit

                                                                                                                           CMOS Synchronous Graphic RAM

Figure 18.3. Full Page Read                Cycle (Burst Length = Full Page, CAS Latency = 3)

                      T0     T1   T2   T3  T4  T5        T6  T7       T8    T9  T10 T11 T12 T13 T14 T15 T16                            T17 T18 T19 T20 T21 T22

CLK

                          t  CK3

CKE        High

CS

RAS

CAS

WE

DSF

BS

                 RAx                       RBx                                                                                                   RBy

A9

                 RAx              CAx      RBx                              CBx                                                                  RBy

A0 ~ A8

DQM                                                                                                                                         tRP

           Hi-Z                                      Ax  Ax+1  Ax+2   Ax-2  Ax-1    Ax  Ax+1  Bx  Bx+1            Bx+2     Bx+3  Bx+4    Bx+5

DQ

                                                                            Read                                                 Precharge       Activate
                                                                          Command
           Activate               Read     Activate                                                                              Command         Command
                                                                            Bank B
           Command                Command  Command                                                                               Bank B          Bank B

           Bank A                 Bank A   Bank B                                                                          Burst Stop

                                                                                                                           Command

                                                                            Full Page burst operation does not terminate

                                                                            when the burst length is satisfied; the burst

                                                                            counter increments and continues bursting

                                           The burst counter wraps          beginning with the starting address.

                                           from the highest order

                                           page address back to zero

                                           during this time interval

Document:                                                                           Rev.1                                                                  Page 42
VIS                                                                   Preliminary                                                                          VG4632321A

                                                                                                                                                           524,288x32x2-Bit

                                                                                                                                  CMOS Synchronous Graphic RAM

Figure 19.1 Full Page Write Cycle (Burst Length = Full Page, CAS Latency = 1)

                          T0     T1    T2  T3     T4     T5           T6  T7        T8  T9  T10 T11 T12 T13 T14 T15 T16                         T17 T18    T19 T20 T21  T22

CLK

                              t  CK1

CKE            High

CS

RAS

CAS

WE

DSF

BS

           A9        RAx          RBx                                                                                                               RBy

A0 ~ A8              RAx  CAx      RBx                                       CBx                                                                    RBy

DQM

           DQ  Hi-Z       DAx     DAx+1    DAx+2  DAx+3  DAx-1  DAx           DBx   DBx+1  DBx+2      DBx+3  DBx+4  DBx+5  DBx+6  DBx+7

                                                                      DAx+1

               Activate          Activate                                    Write                                         Data is

                                                                          Command                                          ignored       Precharge

               Command           Command                                                                                                 Command

               Bank A            Bank B                                   Bank B                                                         Bank B

                                           The burst counter wraps                                                                  Burst Stop   Activate

                          Write            from the highest order                                                                   Command      Command

                          Command          page address back to zero                                                                             Bank B

                                           during this time interval

                          Bank A                                      Full Page burst operation does

                                                                      not terminate when the burst

                                                                      length is satisfied;the burst counter

                                                                      increments and continues bursting

                                                                      beginning with the starting address

Document:                                                                                  Rev.1                                                           Page 43
VIS                                                            Preliminary                                                                      VG4632321A

                                                                                                                                                524,288x32x2-Bit

                                                                                                                    CMOS Synchronous Graphic RAM

Figure 19.2 Full     Page Write        Cycle (Burst Length = Full Page, CAS Latency = 2)

                 T0     T1   T2  T3    T4      T5     T6          T7  T8        T9  T10 T11 T12 T13 T14 T15 T16                 T17 T18 T19 T20 T21 T22

CLK

                     t  CK2

CKE        High

CS

RAS

CAS

WE

DSF

BS

A9         RAx                         RBx                                                                                            RBy

A0 ~ A8    RAx          CAx            RBx                               CBx                                                          RBy

DQM

DQ                      DAx     DAx+1  DAx+2   DAx+3  DAx-1  DAx  DAx+1  DBx     DBx+1  DBx+2  DBx+3  DBx+4  DBx+5  DBx+6

           Activate     Write    Activate                                Write                           Data is ignored   Precharge  Activate

           Command   Command     Command                              Command                                              Command    Command

           Bank A       Bank A         Bank B                            Bank B                                            Bank B     Bank B

                                       The burst counter wraps        Full Page burst operation does                Burst Stop

                                       from the highest order         not terminate when the burst                  Command

                                       page address back to zero      length is satisfied;the burst counter

                                       during this time interval      increments and continues bursting

                                                                      beginning with the starting address.

Document:                                                                        Rev.1                                                          Page 44
VIS                                                    Preliminary                                                                                     VG4632321A

                                                                                                                                        524,288x32x2-Bit

                                                                                                              CMOS Synchronous Graphic RAM

Figure19.3 Full Page Write Cycle (Burst Length = Full Page, CAS Latency = 3)

                 T0  T1    T2   T3  T4        T5  T6   T7          T8  T9  T10 T11 T12 T13 T14 T15 T16                        T17 T18 T19 T20 T21          T22

CLK

CKE                  tCK3

           High

CS

RAS

CAS

WE

DSF

BS

A9         RAx                           RBx                                                                                            RBy

A0 ~ A8    RAx             CAx           RBx                               CBx                                                          RBy

DQM

                                                                                                                              Data  is  ignored

DQ         Hi-Z            DAx    DAx+1  DAx+2  DAx+3  DAx-1  DAx   DAx+1  DBx    DBx+1  DBx+2  DBx+3  DBx+4  DBx+5

           Activate        Write    Activate                               Write                                     Precharge          Activate
                           Command
           Command                  Command                            Command                                       Command            Command

           Bank A          Bank A   Bank B                                 Bank B                                    Bank B             Bank B

                                         The burst counter wraps           Full Page burst operation does         Burst stop

                                         from the highest order            not terminate when the burst           Command

                                         page addresss back to zero        length is satisfied;the burst counter

                                         during this time interval         inrements and continues bursting

                                                                           beginning with the starting address.

Document:                                                                  Rev.1                                                                 Page  45
VIS                                                      Preliminary                                                               VG4632321A

                                                                                                                       524,288x32x2-Bit

                                                                                                CMOS Synchronous Graphic RAM

Figure 20. Byte Write Operation (Burst Length = 4, CAS Latency = 2)

                     T0     T1   T2  T3  T4  T5     T6   T7    T8   T9  T10 T11 T12 T13         T14 T15 T16  T17 T18 T19 T20 T21   T22

CLK            High      t

                            CK2

CKE

           CS

RAS

CAS

WE

DSF

           BS

           A9  RAx

A0 ~ A8        RAx          CAx                                CAy                      CAz

DQM0

DQM1~3

DQ0 - DQ7                            Ax0  Ax1       Ax2               DAy1  DAy2                     Az1     Az2

DQ8 - DQ31     Hi-Z                                 Ax2  Ax3                      DAy3          Az0  Az1          Az3

                                          Ax1                  DAy0 DAy1                                    Az2

               Activate     Read               Lower Byte                                       Lower Byte             Lower Byte

               Command   Command                    is masked  Write                    Read    is masked              is masked

               Bank A       Bank A                             Command                Command

                                     Upper 3 Bytes             Bank A                   Bank A

                                     are masked                         Upper 3 Bytes

                                                                          are masked

Document:                                                              Rev.1                                           Page 46
VIS                                                 Preliminary                                                                       VG4632321A

                                                                                                                        524,288x32x2-Bit

                                                                                            CMOS Synchronous Graphic RAM

Figure 21. Burst Read and Single Write                   Operation (Burst Length = 4, CAS Latency = 2)

                     T0     T1   T2  T3   T4  T5  T6  T7  T8   T9       T10 T11 T12 T13 T14 T15 T16          T17 T18 T19 T20 T21 T22

CLK            High      t

                            CK2

CKE

           CS

RAS

CAS

WE

DSF

           BS

           A9  RAx

A0 ~ A8        RAx          CAx                           CAw           CAx            CAy                              CAz

DQM0

DQM1~3

DQ0 - DQ7      Hi-Z                  Ax0  Ax1  Ax2  Ax3   DQw0                              Ay0         Ay1        Ay3  Az0

DQ8 - DQ31     Hi-Z                  Ax0                                DQx0                Ay0              Ay2   Ay3  Az0

                                          Ax1  Ax2  Ax3   DQw0

                                                                                            Lower Byte                                Lower Byte

                                                          Single Write           Read       is masked                   Single Write  is masked

                                                          Command             Command                                   Command

               Activate     Read                          Bank A                Bank A      Upptr 3 Bytes               Bank A

               Command      Command                                                                     is masked

               Bank A       Bank A                                      Single Write

                                                                        Command

                                                                        Bank A

Document:                                                          Rev.1                                                Page 47
VIS                                                      Preliminary                                                            VG4632321A

                                                                                                                           524,288x32x2-Bit

                                                                                                   CMOS Synchronous Graphic RAM

Figure 22. Full Page Burst Read and Single Write                        Operation

                (Burst Length = Full Page, CAS Latency = 3)

                      T0     T1   T2    T3  T4  T5  T6   T7        T8   T9  T10 T11       T12 T13 T14 T15 T16    T17 T18 T19 T20 T21  T22

           CLK  High      t

                             CK3

           CKE

           CS

           RAS

           CAS

           WE

           DSF

           BS

           A9

                RAv

A0 ~ A8         RAv               CAv                                          CAw        CAx           CAy

DQM0

DQM1~3

DQ0 - DQ7

                                                    Av0  Av1  Av2  Av3      DQw0          DQx0                   Av0  Av1  Av2  Av3

DQ8 - DQ31                                                    Av2                                                          Av2

                                                Av0      Av1       Av3         DQw0       DQx0                   Av0  Av1       Av3

                Activate                            Burst Stop              Single Write  Single Write  Read

                Command           Read              Command                 Command       Command       Command  Burst Stop

                Bank A            Command                                   Bank A        Bank A        Bank A   Command

                                  Bank A

Document:                                                               Rev.1                                              Page 48
VIS                                                           Preliminary                                                                                                         VG4632321A

                                                                                                                                                                  524,288x32x2-Bit

                                                                                                                           CMOS Synchronous Graphic RAM

           Figure 23. Random Row Read (lnterleaving Banks)

                    (Burst Length = 2, CAS Latency = 1)

                          T0        T1    T2        T3   T4        T5  T6    T7            T8     T9  T10 T11 T12 T13              T14 T15         T16    T17 T18 T19 T20 T21                      T22

           CLK

                              t  CK1

           CKE      High

                                        Begin Auto      Begin Auto     Begin Auto     Begin Auto      Begin Auto   Begin Auto      Begin Auto      Begin Auto     Begin Auto      Begin Auto

                                        Precharge       Precharge      Precharge      Precharge       Precharge    Precharge       Precharge       Precharge      Precharge       Precharge

           CS                             Bank B         Bank A             Bank B         Bank A          Bank B        Bank A          Bank B         Bank A          Bank B          Bank A

           RAS

           CAS

           WE

           DSF

           BS

           A9       RBu              RAu            RBv               RAv             RBw             RAW          RBx             RAx             RBy            RAy             RBz              RAz

           A0 ~ A8  RBu       CBu    RAu      CAu   RBv       CBv     RAv    CAv      RBw   CBw       RAw  CAw     RBx     CBx     RAx     CAx     RBy    CBy     RAy     CAy     RBz    CBz       RAz

           DQM                                t RP            t RP           tRP               t RP        t RP            tRP             t RP           tRP             t RP           tRP

           DQ                        Bu0      Bu1   Au0       Au1     Bv0    Bv1      Av0   Av1       Bw0  Bw1     Aw0     Aw1     Bx0     Bx1     Ax0    Ax1     By0     By1     Ay0    Ay1     Bz0

                    Activate        Activate        Activate       Activate       Activate       Activate        Activate        Activate       Activate        Activate       Activate  Activate

                    Command   Command         Command         Command        Command           Command     Command         Command         Command        Command         Command        Command

                    Bank B          Bank A          Bank B          Bank A         Bank B        Bank A          Bank B          Bank A         Bank B          Bank A          Bank B        Bank A

                              Read            Read            Read           Read           Read           Read            Read            Read           Read            Read           Read

                          Bank B            Bank A            Bank B         Bank A         Bank B         Bank A          Bank B          Bank A         Bank B          Bank A         Bank B

                          With Auto     With Auto        With Auto         With Auto       With Auto  With Auto    With Auto            With Auto  With Auto           With Auto        With Auto

                          Precharge     Precharge        Precharge         Precharge       Precharge  Precharge    Precharge            Precharge  Precharge           Precharge        Precharge

Document:                                                                             Rev.1                                                                             Page 49
VIS                                                            Preliminary                                                                           VG4632321A

                                                                                                                                               524,288x32x2-Bit

                                                                                                              CMOS Synchronous Graphic RAM

           Figure 24.  Full  Page Random              Column Read (Burst Length = Full Page, CAS Latency = 2)

                             T0     T1   T2       T3       T4  T5  T6      T7       T8  T9  T10 T11 T12 T13 T14 T15 T16                   T17 T18 T19 T20 T21 T22

           CLK

                                 t  CK2

           CKE

           CS

           RAS

           CAS

           WE

           DSF

           BS

           A9                RAx             RBx                                                                                               RBw

           A0 ~ A8           RAx             RBx     CAx     CBx   CAy         CBy          CAz               CBz                              RBw

                                                                                                                                     tRP

           DQM

                                       tRRD          tRCD

           DQ                                                      Ax0    Bx0  Ay0     Ay1  By0     By1  Az0  Az1     Az2  Bz0  Bz1   Bz2

                             Activate    Activate          Read                Read         Read              Read

                       Command           Command      Command              Command      Command          Command           Precharge

                             Bank A          Bank B        Bank B              Bank B       Bank A            Bank B       Command Bank B

                                                     Read          Read                                               (Precharge Termination)

                                             Command              Command                                                                  Activate

                                                     Bank A       Bank A                                                                  Command

                                                                                                                                           Bank B

Document:                                                                      Rev.1                                                                Page 50
VIS                                                           Preliminary                                                                    VG4632321A

                                                                                                                                             524,288x32x2-Bit

                                                                                                                  CMOS Synchronous Graphic RAM

Figure 25.     Full Page   Random Column Write (Burst Length = Full Page, CAS Latency = 2)

               T0     T1   T2       T3      T4       T5  T6    T7           T8    T9     T10 T11 T12 T13 T14 T15 T16              T17 T18 T19 T20 T21 T22

CLK

                   t  CK2

CKE

CS

RAS

CAS

WE

DSF

BS

           A9  RAx             RBx                                                                                                   RBw

A0 ~ A8        RAx             RBx     CAx     CBx    CAy           CBy           CAz                CBz                             RBw

                                                                                                                        tWR   tRP

DQM

                         tRRD          tRCD

           DQ                          DAx0    DBx0   DAy0    DAy1  DBy0    DBy1  DAz0   DAz1  DAz2  DBz0   DBz1  DBz2

               Activate    Activate            Write                Write         Write              Write        Precharge

               Command     Command            Command          Command          Command        Command            Command Bank B

               Bank A          Bank B         Bank B                Bank B      Bank A         Bank B       (Precharge Termination)

                                                                                                                                   Activate

                                       Write          Write                                                       Write Data       Command

                                       Command        Command                                                     is masked        Bank B

                                       Bank A         Bank A

Document:                                                                         Rev.1                                                      Page 51
VIS                                                     Preliminary                                                                               VG4632321A

                                                                                                                                            524,288x32x2-Bit

                                                                                                            CMOS Synchronous Graphic RAM

Figure 26.1.  Precharge        Termination        of a Burst (Burst Length =                 Full Page, CAS Latency = 1)

              T0     T1   T2        T3  T4  T5    T6    T7    T8           T9  T10 T11 T12   T13 T14 T15 T16                T17 T18 T19 T20 T21 T22

CLK               t

                     CK1

CKE

CS

RAS

CAS

WE

DSF

BS

                     RAx                                              RAy                              RAz

A9

                     RAx       CAx                                    RAy  CAy                         RAz  CAz

A0 ~ A8

                                                        tWR   tRP                                 tRP       Precharge

DQM                                                                                                         Termination of

                                                                                                            a Read Burst

DQ

                               DAx0   DAx1  DAx2  DAx3  DAx4                       Ay0  Ay1  Ay2            DAz0    DAz1  DAz2  DAz3  DAz4  DAz5  DAz6  DAz7

                     Activate  Precharge Termination    Precharge          Read         Precharge           Write
                                                                                                       Command
                  Command      of a Write Burst.        Command            command      Command
                                                                                                            Bank A
                     Bank A    Write data is masked.          Bank A       Bank A       Bank A

                               Write                          Activate                            Activate

                          Command                             Command                             Command

                               Bank A                         Bank A                              Bank A

Document:                                                                  Rev.1                                                            Page 52
VIS                                                     Preliminary                                                                       VG4632321A

                                                                                                                                524,288x32x2-Bit

                                                                                                CMOS Synchronous Graphic RAM

Figure 26.2. Precharge Termination of a Burst

                 (Burst Length = 8 or Full Page, CAS Latency = 2)

                 T0  T1    T2  T3  T4           T5   T6    T7     T8   T9  T10  T11 T12 T13 T14 T15       T16  T17 T18 T19 T20 T21           T22

CLK

                     tCK2

           High

CKE

CS

RAS

CAS

WE

DSF

BS

           RAx                                               RAy                                RAz

A9

           RAx       CAx                                     RAy       CAy                      RAz       CAz

A0 ~ A8

                                                tWR     tRP                               tRP                                          tRP

DQM

DQ

                     DAx0    DAx1  DAx2  DAx3                                   Ay0  Ay1   Ay2                            DAz0  DAz1   DAz2

           Activate  Write                      Precharge    Activate  Read     Precharge       Activate  Read                 Precharge

           Command   Command                    Command      Command   command  Command         Command   Command              Command
                                                                                                          Bank A
           Bank A    Bank A                     Bank A       Bank A    Bank A                   Bank A                         Bank A

                                                                                Bank A                         Precharge

                             Precharge Termination                                                             Termination of

                             of a Write Burst.                                                                 a Read Burst

                             Write data is masked.

Document:                                                              Rev.1                                                    Page 53
VIS                                                      Preliminary                                                                 VG4632321A

                                                                                                                   524,288x32x2-Bit

                                                                                               CMOS Synchronous Graphic RAM

Figure 26.3 Precharge Termination of a Burst

           (Burst Length = 4, 8 or Full page, CAS Latency = 3)

                 T0     T1   T2     T3   T4   T5         T6   T7   T8   T9  T10 T11  T12  T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK                  t

                        CK3

           High

CKE

CS

RAS

CAS

WE

DSF

BS

A9         RAx                                                RAy                                          RAz

A0 ~ A8    RAx               CAx                              RAy           CAy                            RAz

                                         tWR             tRP                                   t  RP

DQM

DQ                           DAx0       DAx1                                              Ay0  Ay1    Ay2

           Activate          Write            Precharge       Activate      Read          Precharge   Activate     Precharge Termination

           Command           Command          Command         Command       Command       Command     Command      of a Write Burst

           Bank A            Bank A           Bank A          Bank A        Bank A        Bank A           Bank A

                             Write Data       Precharge Termination

                             is masked        of a Write Burst

Document:                                                               Rev.1                                      Page 54
VIS                                     Preliminary                                  VG4632321A

                                                                                     524,288x32x2-Bit

                                                                       CMOS Synchronous Graphic RAM

Ordering Information

           Part Number          Frequency                     Package  Packing Type

           VG4632321AQ  -  7           143MHz                 QFP      Tray

           VG4632321AQ  -  7R          143MHz                 QFP      Tape & Reel

           VG4632321AQ  -  6           166MHz                 QFP      Tray

           VG4632321AQ  -  6R          166MHz                 QFP      Tape & Reel

           VG4632321AQ  -  55          183MHz                 QFP      Tray

           VG4632321AQ  -  55R         183MHz                 QFP      Tape & Reel

           VG4632321AQ  -  5           200MHz                 QFP      Tray

           VG4632321AQ  -  5R          200MHz                 QFP      Tape & Reel

           VG4632321AQ  -  45          222MHz                 QFP      Tray

           VG4632321AQ  -  45R         222MHz                 QFP      Tape & Reel

VG4632321AQ  -  7

• VG            •  VIS Memory Product

• 46            •  Synchronous Graphic

• 32321         •  Sync, 2k self - ref. 1M x 32 SGRAM

•A              •  Revision

•Q              •  Package Type (Q : QFP)

•7              •  Speed (7 : 7ns, 6 : 6ns, 5 : 5ns)

•R              •  Packing Type (R : Tape & Reel, Blank  :  Tray)

Document:                                              Rev.1                         Page 55
VIS                                     Preliminary  VG4632321A

                                                     524,288x32x2-Bit

                                                     CMOS Synchronous Graphic RAM

           Outline Drawing Information

Document:                               Rev.1        Page 56
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