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VG366440(80/16)41DT(L)-7

器件型号:VG366440(80/16)41DT(L)-7
文件大小:13975.74KB,共6页
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

cmos synchronous dynamic ram

VG366440(80/16)41DT(L)-7器件文档内容

VIS                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                            CMOS Synchronous Dynamic RAM

Description

The VG36644041D, VG36648041D and VG36641641D are high-speed 67,108,864-bit synchronous

dynamic random-access memories, organized as 4,194,304 x 4 x 4, 2,097,152 x 8 x 4 and 1,048,576 x 16 x

4 (word x bit x bank), respectively.

The synchronous DRAMs achieved high-speed data transfer using the pipeline architecture. All input

and outputs are synchronized with the positive edge of the clock.The synchronous DRAMs are compatible

with Low Voltage TTL (LVTTL).These products are packaged in 54-pin TSOPII.

Features

• Single 3.3V (±0.3V ) power supply

• High speed clock cycle time

-6  : 166MHz<3-3-3>, available only on 4MX16 option

-7  : 143MHz<3-3-3>, 133MHz<2-3-2>

-7L: 133MHz<3-3-3>

-8H: 100MHz<2-2-2>

• Fully synchronous operation referenced to clock rising edge

• Possible to assert random column access in every cycle

• Quad internal banks controlled by A12 & A13 (Bank Select)

• Byte control by LDQM and UDQM for VG36641641D

• Programmable Wrap sequence (Sequential / Interleave)

• Programmable burst length (1, 2, 4, 8 and full page)

• Programmable /CAS latency (2 and 3)

• Automatic precharge and controlled precharge

• CBR (Auto) refresh and self refresh

• X4, X8, X16  organization

• LVTTL compatible inputs and outputs

• 4,096 refresh cycles / 64ms

• Burst termination by Burst stop and Precharge command

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VIS                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                          CMOS Synchronous Dynamic RAM

Pin Configurations

                                             VG36644041 ( x4 )

                                             VG36648041 ( x8 )

                                             VG36641641 ( x16 )

      VDD         VDD       VDD           1                      54  VSS     VSS              VSS

      NC          DQ0       DQ0           2                      53  DQ15    DQ7              NC

      VDDQ  VDDQ            VDDQ          3                      52  VSSQ    VSSQ             VSSQ

      NC          NC        DQ1           4                      51  DQ14    NC               NC

      DQ0         DQ1       DQ2           5                      50  DQ13    DQ6              DQ3

      VSSQ        VSSQ      VSSQ          6                      49  VDDQ    VDDQ             VDDQ

      NC          NC        DQ3           7                      48  DQ12    NC               NC

      NC          DQ2       DQ4           8                      47  DQ11    DQ5              NC

      VDDQ        VDDQ      VDDQ          9                      46  VSSQ    VSSQ             VSSQ

      NC          NC        DQ5       10                         45  DQ10    NC               NC

      DQ1         DQ3       DQ6       11                         44  DQ9     DQ4              DQ2

      VSSQ        VSSQ      VSSQ      12                         43  VDDQ    VDDQ             VDDQ

      NC          NC        DQ7       13                         42  DQ8     NC               NC

      VDD         VDD       VDD       14                         41  VSS     VSS              VSS

      NC          NC        LDQM      15                         40  NC      NC               NC

      /WE         WE        WE        16                         39  UDQM    DQM              DQM

      /CAS        /CAS      /CAS      17                         38  CLK     CLK              CLK

      /RAS        /RAS      /RAS      18                         37  CKE     CKE              CKE

      /CS         /CS       /CS       19                         36  NC      NC               NC

A13/BA0     A13/BA0     A13/BA0       20                         35  A11     A11              A11

A12/BA1     A12/BA1     A12/BA1       21                         34  A9      A9               A9

      A10         A10       A10       22                         33  A8      A8               A8

      A0          A0        A0        23                         32  A7      A7               A7

      A1          A1        A1        24                         31  A6      A6               A6

      A2          A2        A2        25                         30  A5      A5               A5

      A3          A3        A3        26                         29  A4      A4               A4

      VDD         VDD       VDD       27                         28  VSS     VSS              VSS

Pin Descriptions

Pin Name                        Function     Pin Name                               Function

CLK               Master Clock               DQM                     DQ Mask Enable

CKE               Clock Enable               A0-11                   Address Input

/CS               Chip Select                BA0,1                   Bank Address

/RAS              Row Address Strobe         VDD                     Power Supply

/CAS              Column Address Strobe      VDDQ                    Power Supply for DQ

/WE               Write Enable               VSS                     Ground

DQ0 ~ DQ15        Data I/O                   VSSQ                    Ground for DQ

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                                                                                 CMOS Synchronous Dynamic RAM

Block Diagram

CLK      Clock

CKE      Generator

Address                                                                          Bank D

                                                    Row                          Bank C

                                                    Address                      Bank B

                                                    Buffer

                                                    &               Row Decoder

                                     Mode           Refresh

                                     Register       Counter

                                                                                 Bank A

                    Command Decoder                                              Sense Amplifier                                                 DQM

CS                                   Control Logic  Column                       Column Decoder        &

RAS                                                 Address                      Latch Circuit

CAS                                                 Buffer                                                               Input & Output

WE                                                  &                                                     Latch Circuit                  Buffer

                                                    Burst                        Data Control Circuit                                            DQ

                                                    Counter

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                                                                          CMOS Synchronous Dynamic RAM

Pin Function

     Symbol         Input                                           Function

CLK                 Input  Maste Clock: Other inputs signals are referenecd to the CLK rising edge

CKE                 Input  Clock Enable: CKE HIGH activates, and CKE LOW deactivates internal clock signals,

                           device input buffers and output drivers. Deactivating the clock provides PRECHARGE

                           POWER-DOWN and SELF REFRESH operation (all banks idle), or ACTIVE POWER-

                           DOWN (row ACTIVE in any bank).

/CS                 Input  Chip Select: CS# enables (registered LOW) and disables (registered HIGH) the com-

                           mand decoder. All commands are masked when CS# is registered HIGH. CS# provides

                           for external bank selection on systems with multiple banks. CS# is considered part of

                           the command code.

/RAS, /CAS,         Input  Command Inputs: RAS#, CAS# and WE# (along with CS#) define the command being

/WE                        entered.

A0 - A13            Input  Address   Inputs:  Provide  the  row  address  for  ACTIVE  commands,    and  the  column

                           address and AUTO PRECHARGE bit for READ/WRITE commands, to select one loca-

                           tion out of the memory array in the respective bank.

                           The row address is specified by A0-A11.

                           The column address is specified by A0-A9 (X4) / A0-A8 (X8) / A0-A7 (X16)

BA0,BA1             Input  Bank Address Inputs: BA0 and BA1 define to which bank an ACTIVE, READ, WRITE or

                           PRECHARGE command is being applied.

DQM, UDQM     ,     Input  Address Inputs: Provide the row address for ACTIVE commands (row address A0-

LDQM                       A10), and the column address and AUTO PRECHARGE bit for READ/WRITE com-

                           mands (column address A0-A7 with A10 defining AUTO PRECHARGE), to select one

                           location out of the memory array in the respective bank.

DQ0 - DQ15          I/O    Data Input / Output: Data bus

VDD, VSS         Supply    Power Supply for the memory array and peripheral circuitry

VDDQ, VSSQ       Supply    Power Supply are supplied to the output buffers only

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                                                                               CMOS Synchronous Dynamic RAM

Absolute Maximum Ratings

               Parameter                     Symbol                Conditions              Value                            Unit

Supply Voltage                               VDD            with respect to VSS            -0.5 to 4.6                      V

Supply Voltage for Output                    VDDQ           with respect to VSSQ           -0.5 to 4.6                      V

Input Voltage                                VI             with respect to VSS            -0.5 to VDD+0.5                  V

Output Voltage                               VO             with respect to VSSQ           -0.5 to VDDQ+0.5                 V

Short circuit output current                 IO                                            50                               mA

Power dissipation                            PD             Ta = 25 °C                     1                                W

Operating temperature                        TOPT                                          0 to 70                          °C

Storage temperature                          TSTG                                          -65 to 150                       °C

Caution  Exposing the device to stress above those listed in Absolute Maximum Ratings could cause permanent damage. The

         device is not meant to be operated under conditions outside the limits described in the operational section of this

         specification. Exposure to Absolute Maximum Rating conditions for extended periods may affect device reliability.

Recommended Operating            Conditions  (Ta = 0 ~  70  °C,  unless otherwise  noted)

               Parameter                     Symbol                                Limits                                   Unit

                                                                   Min.            Typ.        Max.

Supply Voltage                               VDD                   3.0             3.3            3.6                       V

Supply Voltage for DQ                        VDDQ                  0               0                0                       V

Ground                                       VSS                   3.0             3.3            3.6                       V

Ground for DQ                                VSSQ                  0               0                0                       V

High Level Input Voltage (all    inputs)     VIH                   2.0                     VDD + 0.3                        V

Low Level Input    Voltage (all  inputs)     VIL                   -0.3                           0.8                       V

Pin Capacitance (Ta = 0 ~ 70°C, VDD = VDDQ = 3.3 ± 0.3V , VSS = VSSQ = 0V, unless otherwise noted)

                       Parameter                                   Symbol          Min         Max                          Unit

Input Capacitance, address & control pin                           CIN             2.5            3.8                       pF

Input Capacitance, CLK pin                                         CCLK            2.5            3.5                       pF

Data input / output capacitance                                    CI/O            4.0            6.5                       pF

Document :1G5-0177                                          Rev.2                                   Page 5
      VIS                                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                                                          CMOS Synchronous Dynamic RAM

DC Characteristics 1

(Ta = 0 ~ 70°C, VDD = VDDQ = 3.3 ± 0.3V, VSS = VSSQ = 0V, Ouput Open, unless otherwise noted)

      Parameter            Symbol               Test Conditions             Organization       Limits (max.)               Unit  Notes

                                                                                          -6   -7        -7L  -8H

Operating current          ICC1    One bank active                           x4           -    75        75   70

                                   tRC = tRC(MIN), tCLK = tCLK(MIN),         x8           -    75        75   70           mA    1, 2

                                   BL = 1, CL=3                              x16          95   85        85   80

Precharge standby          ICC2P   CKE ≤ VIL(MAX), tCK = 15ns               x4/x8/x16               2

current in power down      ICC2PS  CKE ≤ VIL(MAX), CLK ≤ VIL(MAX)                                                          mA

mode                                                                        x4/x8/x16               1

Precharge standby          ICC2N   CCKSE ≥ VCC - 0.2V                       x4/x8/x16

current in non power               tCK = 15ns, CCKKEE ≥ VIH(MIN)                                    20                     mA    3

down mode

                           ICC2NS  CCKSE ≥ VCC - 0.2V

                                   CLK ≤ VIL(MAX),CCKKEE ≥ VVIH(MIN)        x4/x8/x16               15                     mA

                                   All input signals are stable.

Active standby current     ICC3P   CKE ≤ VIL(MAX), tCK = 10ns               x4/x8/x16               7

in power down mode         ICC3PS  CKE ≤ VIL(MAX), CLK ≤ VIL(MAX)                                                          mA

                                                                            x4/x8/x16               5

Active standby current     ICC3N   CCKSE ≥ VCC - 0.2V

in Nonpower down                   tCK = 15ns, CCKKEE ≥ VIH(MIN)            x4/x8/x16               30                     mA    3

mode

                           ICC3NS  CCKSE ≥ VCC - 0.2V

                                   CLK ≤ VIL(MAX),CCKKEE ≥ VVIH(MIN)        x4/x8/x16               25                     mA

                                   All input signals are stable.

Operating current          ICC4    All banks active                          x4           -    90        90   70

(Burst mode)                       tCK = tCK(MIN), BL=4, CL=3                x8           -    90        90   70           mA

                                   All banks active                          x16          130  100       100  80

Refresh current            ICC5    tRC = tRC(MIN), tCLK = tCLK(MIN)         x4/x8/x16     150  130       130  110          mA

Self refresh current       ICC6    CKE ≤ 0.2V                               x4/x8/x16               1                      mA    4

                                                                                                    0.5                    mA    5

NOTES

1. ICC(max) is specified at the output open condition.

2. -6 grade is available only on 4MX16 option.

3. Input signals are changed one time during 30ns.

4. Normal version: VG366440(80/16)41DT

5. Low power version: VG366440(80/16)41DTL

DC Characteristics 2

(Ta = 0 ~ 70°C, VDD = VDDQ = 3.3 ±  0.3V , VSS =        VSSQ = 0V, unless otherwise noted)

              Parameter                 Symbol                        Test Condition                     Min  Max                Unit

Input leakage current (Inputs)                  II (L)  0 ≤ VIN ≤ VDD(MAX)                               -5           5          uA

                                                        Pins not under test = 0V

Output leakage current (I/O pins)               IO (L)  0 ≤ VOUT ≤ VDD(MAX)

                                                        DQ# in H - Z., DOUT is disabled                  -5           5          uA

High level output voltage                       VOH     IOH = -2mA                                       2.4                     V

Low level output voltage                        VOL     IOL = 2mA                                                     0.4        V

       Document :1G5-0177                                            Rev.2                                    Page 6
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                   CMOS Synchronous Dynamic RAM

AC Characteristics (Ta = 0 ~      70°C,   VDD   = VDDQ = 3.3 ± 0.3V , VSS = VSSQ = 0V, unless otherwise noted)

Test Conditions

AC input Levels (VIH/VIL)                       2.0 / 0.8V     Input timing reference level /        1.4V

                                                               Output timing reference level

Input rise and fall time                        1ns            Output load condition                 50pF

Note): 1.if clock rising time is  longer  than  1ns, (tr/2-0.5ns) should be added to the parameter.

Output Load Conditions

      VDDQ                 VDDQ

      VOUT                                           Ω Z = 50

Device                                                                                         50PF

Under

Test

Document :1G5-0177                                          Rev.2                                    Page 7
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                                    CMOS Synchronous Dynamic RAM

A.C. Characteristics (Ta = 0 ~ 70°C, VDD = VDDQ = 3.3 ± 0.3V , VSS = VSSQ = 0V, unless otherwise noted)

                                                                            Limits

       Parameter                 Sym-          -6  *1              -7                    -7L             -8H          Unit  Note

                                     bol

                                          Min          Max  Min        Max   Min              Max   Min       Max

CLK cycle time          CL =  3  tCK3     6                 7                       7.5             8                 ns

                        CL =  2  tCK2     7.5               7.5                     10              10                ns

CLK to valid output     CL =  3  tAC3                  5               5.4                    5.4             6       ns    *2

delay                   CL =  2  tAC2                  6               6                      6               6       ns    *2

CLK high pulse width             tCH      2.5               2.5                     2.5             3                 ns

CLK low pulse width              tCL      2.5               2.5                     2.5             3                 ns

CKE setup time                   tCKS     1.5               1.5                     1.5             2                 ns

CKE hold time                    tCKH     0.8               0.8                     0.8             1                 ns

Address setup time               tAS      1.5               1.5                     1.5             2                 ns

Address hold time                tAH      0.8               0.8                     0.8             1                 ns

Command setup time               tCMS     1.5               1.5                     1.5             2                 ns

Command hold time                tCMH     0.8               0.8                     0.8             1                 ns

Data input setup time            tDS      1.5               1.5                     1.5             2                 ns

Data input hold time             tDH      0.8               0.8                     0.8             1                 ns

Output data hold        CL =  3  tOH3     2.5               2.7                     2.7             3                 ns    *2

time                    CL =  2  tOH2     2.5               2.7                     3               3                 ns    *2

CLK to output in low - Z         tLZ      0                 0                       0               0                 ns

CLK to output in H - Z           tHZ      2.5          5    2.7        5.4          2.7       5.4   3         6       ns

ROW cycle time                   tRC      60                63               67.5                   70                ns

ROW active time                  tRAS     42       100K     42         100K         45        100K  50        100K    ns

RAS to CAS delay                 tRCD     18                20                      20              20                ns

Row precharge time               tRP      15                15                      20              20                ns

Row active to active delay       tRRD     12                14                      15              20                ns

Data in to precharge             tDPL     12                14                      15              20                ns

Transition time                  tT       1            10   1          10           1         10    1         10      ns

Mode reg. set cycle              tRSC     2                 2                       2               2                 tck

Refresh time                     tREF                  64              64                     64              64      ms

Notes

1. -6 grade is available only on 4MX16 option.

2. if clock rising time is longer than 1ns, (tr/2-0.5ns)    should be added to the parameter.

      Document :1G5-0177                                    Rev.2                                             Page 8
VIS                                                                                   VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                                             CMOS Synchronous Dynamic RAM

Basic Features and Function Description

1. Simplified State Diagram

                                                                                                                                  Self

                                                                                                                                  Refresh

                     Mode                 MRS                                                SELFSeEnLtFryexit

                     Register                                                                                                REF                AUTO

                          Set                                                         IDLE                                                      Refresh

                                                                                                                   CKE

                                                                                      ACT        CKE

                                                                                                                                  Power

                                                                                                                                        Down

                                                                                                 CKE                                    Active

                                                                                      ROW                                               Power

                                                                          ACTIVE                                             CKE        Down

                                        BST                                                                                  BST

          Write (Write recovery)                Write        Auto prWreitdeharwitgeh        RAuetaodPwreitchharge  Read           Read

                                                rite recovery                         PRE

                                             W

WRITE         CKE                                      Read (write                    recovery)                                   READ        CKE        READ

SUSPEND                          WRITE                                                                                                                   SUSPEND

              CKE                                                                     Write                                                     CKE

                     Write with                 AutoRPeraedchwaitrhge                 (writAeWurertoictoePvewreriytc)hharge             Read with

          Auto Precharge                                                                                                          Auto Precharge

WRITE A       CKE                WRITE A     PRE (Precharge termination)                    PRE (Precharge termination)                         CKE      READA

SUSPEND              CKE                                                                                                     READ A             CKE      SUSPEND

          POWER                Precharge                       Precharge

          ON

                                                                                                                                                         Automatic sequence

                                                                                                                                                         Manual input

                                                               Note: After the AUTO refresh operation, precharge operation is

                                                                                      performed automatically and enter the IDLE state

Document  :1G5-0177                                                                   Rev.2                                                              Page 9
VIS                                                               VG36644041DT / VG36648041DT / VG36641641DT

                                                                                         CMOS Synchronous Dynamic RAM

2.Truth Table

2.1 Command Truth Table

       FUNCTION                Symbol                     CKE                                                        A11

                                              n-          1    n     CS          RAS     CAS   WE    BA     A10     A9 - A0

Device deselect                DESL            H               X         H       X       X     X     X      X        X

No operation                   NOP             H               X         L       H       H     H     X      X        X

Mode register set              MRS             H               X         L       L       L     L     L      L        V

Bank activate                  ACT             H               X         L       L       H     H     V      V        V

Read                           READ            H               X         L       H       L     H     V      L        V

Read with auto precharge       READA           H               X         L       H       L     H     V      H        V

Write                          WRIT            H               X         L       H       L     L     V      L        V

Write with auto precharge      WRITA           H               X         L       H       L     L     V      H        V

Precharge select bank          PRE             H               X         L       L       H     L     V      L        X

Precharge all banks            PALL            H               X         L       L       H     L     X      H        X

Burst stop                     BST             H               X         L       H       H     L     X      X        X

CBR (Auto) refresh             REF             H               H         L       L       L     H     X      X        X

Self refresh                   SELF            H               L         L       L       L     H     X      X        X

2.2 DQM Truth Table

                                                                                         CKE                DQM

                   FUNCTION                                    Symbol            n-1           n-1

Data write/output enable                                       ENB                  H          X                 L

Data mask/output disable                                       MASK                 H          X                 H

2.3 CKE Truth Table

                                                                               CKE                                   Add -

Current State                  Function                      Symbol         n-1       n  CS    RAS   CAS    WE       ress

Activating           Clock suspend mode entry                               H         L     X     X      X     X     X

Any                  Clock suspend                                          L         L     X     X      X     X     X

Clock suspend        Clock suspend mode exit                                L         H     X     X      X     X     X

Idle                 CBR refresh command                     REF            H         H     L     L      L     H     X

Idle                 Self refresh entry                      SELF           H         L     L     L      L     H     X

Self refresh         Self refresh exit                                      L         H     L     H      H     H     X

                                                                            L         H     H     X      X     X     X

Idle                 Power down entry                                       H         L     X     X      X     X     X

Power down           Power down exit                                        L         H     X     X      X     X     X

H : High level, L : Low level

X : High or Low level (Don’t care), V : Valid Data input

Document :1G5-0177                                                Rev.2                                     Page 10
VIS                                                 VG36644041DT / VG36648041DT / VG36641641DT

                                                                CMOS Synchronous Dynamic RAM

2.4 Operative Command    Table  (note  1)                                                                 (1/3)

HCurrent state  CS  RAS  CAS    WE         Address  Command                 Action                        Notes

Idle            H   X    X      X      X            DESL        Nop or Power down                         2

                L   H    H      X      X            NOP or BST  Nop or Power down                         2

                L   H    L      H      BA, CA, A10  READ/READA  ILLEGAL                                   3

                L   H    L      L      BA, CA, A10  WRIT/WRITA  ILLEGAL                                   3

                L   L    H      H      BR, RA       ACT         Row active

                L   L    H      L      BA, A10      PRE/PALL    Nop

                L   L    L      H      X            REF/SELF    Refresh or Self refresh                   4

                L   L    L      L      Op-Code      MPS         Mode register access

Row active      H   X    X      X      X            DESL        Nop

                L   H    H      X      X            NOP or BST  Nop

                L   H    L      H      BA, CA, A10  READ/READA  Begin read : Determine AP                 5

                L   H    L      L      BA, CA, A10  WRIT/WRITA  Begin write : Determine AP                5

                L   L    H      H      BA, RA       ACT         ILLEGAL                                   3

                L   L    H      L      BA, A10      PRE/PALL    Precharge                                 6

                L   L    L      H      X            REF/SELF    ILLEGAL

                L   L    L      L      Op-Code      MRS         ILLEGAL

Read            H   X    X      X      X            DESL        Continue burst to end → Row active

                L   H    H      H      X            NOP         Continue burst to end → Row active

                L   H    H      L      X            BST         Burst stop → Row active

                L   H    L      H      BA, CA, A10  READ/READA  Term burst, new read : Determine AP       7

                L   H    L      L      BA, CA, A10  WRIT/WRITA  Term burst, start write : Determine AP    7,8

                L   L    H      H      BA, RA       ACT         ILLEGAL                                   3

                L   L    H      L      BA, A10      PRE/PALL    Term burst, precharging

                L   L    L      H      X            REF/SELF    ILLEGAL

                L   L    L      L      Op-Code      MRS         ILLEGAL

Write           H   X    X      X      X            DESL        Continue burst to end → write recovering

                L   H    H      H      X            NOP         Continue burst to end → write recovering

                L   H    H      L      X            BST         Burst stop → Row active

                L   H    L      H      BA, CA, A10  READ/READA  Term burst, start read : Determine AP     7,8

                L   H    L      L      BA, CA, A10  WRIT/WRITA  Term burst, new write : Determine AP      7

                L   L    H      H      BA, RA       ACT         ILLEGAL                                   3

                L   L    H      L      BA, A10      PRE/PALL    Term burst, precharging                   9

                L   L    L      H      X            REF/SELF    ILLEGAL

                L   L    L      L      Op-Code      MRS         ILLEGAL

Document :1G5-0177                                  Rev.2                                   Page 11
VIS                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                           CMOS Synchronous Dynamic RAM

                                                                                                    (2/3)

Current state    CS  RAS  CA  WE     Address   Command                         Action               Notes

Read with auto   H   X    X   X   X            DESL        Continue burst  to  end  →  Precharging

precharge        L   H    H   H   X            NOP         Continue burst  to  end  →  Precharging

                 L   H    H   L   X            BST         ILLEGAL

                 L   H    L   H   BA, CA, A10  READ/READA  ILLEGAL                                  11

                 L   H    L   L   BA, CA, A10  WRIT/WRITA  ILLEGAL                                  11

                 L   L    H   H   BA, RA       ACT         ILLEGAL                                  3,11

                 L   L    H   L   BA, A10      PRE/PALL    ILLEGAL                                  3,11

                 L   L    L   H   X            PEF/SELF    ILLEGAL

                 L   L    L   L   Op - Code    MRS         ILLEGAL

Write with auto  H   X    X   X   X            DESL        Continue burst to end    →     write

precharge                                                  recovering with auto precharte

                 L   H    H   H   X            NOP         Continue burst to end    →     write

                                                           recovering with auto precharge

                 L   H    H   L   X            BST         ILLEGAL

                 L   H    L   H   BA, CA, A10  READ/READA  ILLEGAL                                  11

                 L   H    L   L   BA, CA, A10  WRIT/WRITA  ILLEGAL                                  11

                 L   L    H   H   BA, RA       ACT         ILLEGAL                                  3,11

                 L   L    H   L   BA, A10      PRE/PALL    ILLEGAL                                  3,11

                 L   L    L   H   X            REF/SELF    ILLEGAL

                 L   L    L   L   Op - code    MRS         ILLEGAL

Precharging      H   X    X   X   X            DESL        Nop  →   Enter idle after tRP

                 L   H    H   H   X            NOP         Nop → Enter idle after tRP

                 L   H    H   L   X            BST         Nop  →   Enter idle after tRP

                 L   H    L   H   BA, CA, A10  READ/READA  ILLEGAL                                  3

                 L   H    L   L   BA, CA, A10  WRIT/WRITA  ILLEGAL                                  3

                 L   L    H   H   BA, RA       ACT         ILLEGAL                                  3

                 L   L    H   L   BA, A10      PRE/PALL    Nop  →   Enter idle after tRP

                 L   L    L   H   X            REF/SELF    ILLEGAL

                 L   L    L   L   Op - Code    MRS         ILLEGAL

Row activating   H   X    X   X   X            DESL        Nop  →   Enter row active after tRCD

                 L   H    H   H   X            NOP         Nop  →   Enter row active after tRCD

                 L   H    H   L   X            BST         Nop  →   Enter row active after tRCD

                 L   H    L   H   BA, CA, A10  READ/READA  ILLEGAL                                  3

                 L   H    L   L   BA, CA, A10  WRIT/WRITA  ILLEGAL                                  3

                 L   L    H   H   BA, RA       ACT         ILLEGAL                                  3, 9

                 L   L    H   L   BA, A10      PRE/PALL    ILLEGAL                                  3

                 L   L    L   H   X            REF/SELF    ILLEGAL

                 L   L    L   L   Op - Code    MRS         ILLEGAL

Document :1G5-0177                             Rev.2                                      Page 12
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                               CMOS Synchronous Dynamic RAM

                                                                                                                           (3/3)

Current      CS      RAS              CAS  WE     Address   Command                                Action                  Notes

Write        H       X                 X    X  X            DESL               Nop    → Enter row active after tDPL

recovering   L       H                 H    H  X            NOP                Nop    → Enter row active after tDPL

             L       H                 H    L  X            BST                Nop    → Enter row active after tDPL

             L       H                 L    H  BA, CA, A10  READ/READA         Start read, Determine AP                    8

             L       H                 L    L  BA, CA, A10  WRIT/WRITA         New write, Determine AP

             L       L                 H    H  BA, RA       ACT                ILLEGAL                                     3

             L       L                 H    L  BA, A10      PRE/PALL           ILLEGAL                                     3

             L       L                 L    H  X            PEF/SELF           ILLEGAL

             L       L                 L    L  Op - Code    MRS                ILLEGAL

Write        H       X                 X    X  X            DESL               Nop    → Enter precharge after tDPL

recovering   L       H                 H    H  X            NOP                Nop    → Enter precharge after tDPL

with auto

precharge    L       H                 H    L  X            BST                Nop    → Enter precharge after tDPL

             L       H                 L    H  BA, CA, A10  READ/READA         ILLEGAL                                     3,8,11

             L       H                 L    L  BA, CA, A10  WRIT/WRITA         ILLEGAL                                     3,11

             L       L                 H    H  BA, RA       ACT                ILLEGAL                                     3,11

             L       L                 H    L  BA, A10      PRE/PALL           ILLEGAL                                     3

             L       L                 L    H  X            REF/SELF           ILLEGAL

             L       L                 L    L  Op - Code    MRS                ILLEGAL

Auto         H       X                 X    X  X            DESL               Nop    Enter idle after tRC

Refreshing   L       H                 H    X  X            NOP/BST            Nop    Enter idle after tRC

             L       H                 L    X  X            READ/WRIT          ILLEGAL

             L       L                 H    X  X            ACT/PRE/PALL       ILLEGAL

             L       L                 L    X  X            REF/SELF/MRS       ILLEGAL

Mode regis-  H       X                 X    X  X            DESL               Nop    →         Enter idle after 2 Clocks

ter          L       H                 H    H  X            NOP                Nop    →         Enter idle after 2 Clocks

setting

             L       H                 H    L  X            BST                ILLEGAL

             L       H                 L    X  X            READ/WRITE         ILLEGAL

             L       L                 X    X  X            ACT/PRE/PALL/      ILLEGAL

                                                            REF/SELF/MRS

Note

1. All entries assume that CKE was active (High level) during the preceding clock cycle.

2. If both banks are idle, and CKE is inactive (Low level), the device will enter Power downmode.

All input buffers except CKE will be disabled.

3. Illegal to bank in specified states; Function may be legal in the bank indicated by BankAddress(BA),     depending on the

state of that bank.

4. If both banks are idle, and CKE is inactive (Low level), the device will enter Self refresh  mode.

All input buffers except CKE will be disabled.

5. Illegal if tRCD is not satisfied.

6. Illegal if tRAS is not satisfied.

7. Must satisfy burst interrupt condition.

8. Must satisfy bus contention, bus turn around, and/or write recovery requirements.

9. Must mask preceding data which don’t satisfy tDPL.

10. Illegal if tRRD is not satisfied.

11. Illegal for single bank, but legal for other banks in multi-bank devices.

Document :1G5-0177                                          Rev.2                                           Page 13
VIS                                                    VG36644041DT / VG36648041DT / VG36641641DT

                                                                                 CMOS Synchronous Dynamic RAM

2.5 Command Truth Table for CKE (Note 1)

Current state  CKE  CKE  CS                  RAS  CAS  WE  Address                               Action                Notes

               n-1  n

Self refresh   H    X    X                   X    X    X                      X  INVALID, CLK (n - 1)would exit S.R.

(S.R.)         L    H    H                   X    X    X                      X  S.R. Recovery                         2

               L    H    L                   H    H    X                      X  S.R. Recovery                         2

               L    H    L                   H    L    X                      X  ILLEGAL

               L    H    L                   L    X    X                      X  ILLEGAL

               L    L    X                   X    X    X                      X  Maintain S.R.

Self refresh   H    H    H                   X    X    X                      X  Idle after tRC

recovery       H    H    L                   H    H    X                      X  Idle after tRC

               H    H    L                   H    L    X                      X  ILLEGAL

               H    H    L                   L    X    X                      X  ILLEGAL

               H    L    H                   X    X    X                      X  Begin clock suspend next cycle        5

               H    L    L                   H    H    X                      X  Begin clock suspend next cycle        5

               H    L    L                   H    L    X                      X  ILLEGAL

               H    L    L                   L    X    X                      X  ILLEGAL

               L    H    X                   X    X    X                      X  Exit clock suspend next cycle         2

               L    L    X                   X    X    X                      X  Maintain clock suspend

Power down     H    X    X                   X    X    X                         INVALID, CLK (n - 1) would exit P.D.

(P.D.)         L    H    X                   X    X    X                      X  EXIT P.D.→ Idle                       2

               L    L    X                   X    X    X                      X  Maintain power down mode

Both banks     H    H    H                   X    X    X                         Refer to operations in Operative

idle                                                                             Command Table

               H    H    L                   H    X    X                         Refer to operations in Operative

                                                                                 Command Table

               H    H    L                   L    H    X                         Refer to operation in Operative

                                                                                 Command Table

               H    H    L                   L    L    H                      X  Auto Refresh

               H    H    L                   L    L    L      Op  - Code         Refer to operations in Operative

                                                                                 Command Table

               H    L    H                   X    X    X                         Refer to operations in Operative

                                                                                 Command Table

               H    L    L                   H    X    X                         Refer to operations in Operative

                                                                                 Command Table

               H    L    L                   L    H    X                         Refer to operations in Operative

                                                                                 Command Table

               H    L    L                   L    L    H                      X  Self refresh                          3

               H    L    L                   L    L    L      Op  - Code         Refer to operations in Operative

                                                                                 Command Table

               L    X    X                   X    X    X                      X  Power down                            3

Any state      H    H    X                   X    X    X                      X  Refer to operations in Operative

other than                                                                       Command Table

listed above   H    L    X                   X    X    X                      X  Begin clock suspend next cycle        4

               L    H    X                   X    X    X                      X  Exit clock suspend next cycle

               L    L    X                   X    X    X                      X  Maintain clock suspend

Note: 1. H : Hight level, L : low level, X : High or low level (Don't care).

      2. CKE Low to High transition will re-enable CLK and other inputs asynchronously. A minimum setup

        time must be satisfied before any command other than EXIT.

      3. Power down and Self refresh can be entered only from the both banks idle state.

      4. Must be legal command as defined in Operative Command Table.

      5. Illegal if tSREX is not satisfied.

Document :1G5-0177                                     Rev.2                                               Page 14
VIS                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                      CMOS Synchronous Dynamic RAM

3.Initiallization

Before starting normal operation, the following power on sequence is necessary to prevent SDRAM from      damged           or

malfunctioning.

1. Apply power and start clock. Attempt to maintain CKE high , DQN high and NOP condition at the inputs.

2. Maintain stable power, table clock , and NOP input conditions for a minimum of 200us.

3. Issue precharge commands for all bank. (PRE or PREA)

4. After all banks become idle state (after tRP), issue 8 or more auto-refresh commands.

5. Issue a mode register set command to initialize the mode regiser.

After these sequence, the SDRAM is in idle state and ready for normal operation.

4.Programming the Mode Register

The mode register is programmed by the mode register set command using address bits A13 through A0 as data

inputs. The register retains data until it is reprogrammed or the device loses power.

The mode register has four fields;

Options             : A13 through A7

CAS latency         : A6 through A4

Wrap type           : A3

Burst length        : A2 through A0

Following mode register programming, no command can be asserted befor at least two clock cycles have elapsed.

CAS Latency

CAS latency is the most critical parameter being set. It tells the device how many clocks must elapse before the data

will be available.

The value is determined by the frequency of the clock and the speed grade of the device. The value can be pro-

grammed as 2 or 3.

Burst Length

Burst Length is the number of words that will be output or input in read or write cycle. After a read burst is completed,

the output bus will become high impedance.

The burst length is programmable as 1, 2, 4, 8 or full page.

Wrap Type (Burst Sequence)

The wrap type specifies the order in which the burst data will be addressed. The order is programmable as either

“Sequential” or “Interleave”. The method chosen will depend on the type of CPU in the system.

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VIS                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                         CMOS Synchronous Dynamic RAM

5.Mode Register

13  12  11  10      9  8  7  6  5  4    3   2      1  0

0   0   0   0       0  0  1                              JEDEC Standard Test Set

13  12  11  10      9  8  7  6  5  4    3   2  1      0

x   x   x   x       1  0  0     LTMODE  WT     BL        Burst Read and Single Write (for Write Through Cache)

13  12  11  10      9  8  7  6  5  4    3   2  1      0

0   0   0   0       0  0  0     LTMODE  WT     BL        Burst Read and Burst Write               X = Don’t care

                                                                       Bits2 - 0          WT = 0    WT    =  1

                                                                       000                     1       1

                                                                       001                     2       2

                                                                          010                  4       4

                                                         Burst length  011                     8       8

                                                                       100                     R       R

                                                                       101                  R          R

                                                                       110                     R       R

                                                                       111                Fullpage     R

                                                         Wrap type     0             Sequential

                                                                       1             Interleave

                                                                                  Bits 6-4     CAS Iatency

                                                                                     000            R

                                                                                     001            R

                                                                                     010            2

                                                         Latency                     011            3

                                                         mode                        100            R

                                                                                     101            R

                                                                                     110            R

                                                                                     111            R

                                                                       Remark R             :  Reserved

Document :1G5-0177                          Rev.2                                    Page 16
VIS                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                   CMOS Synchronous Dynamic RAM

5.1 Burst Length and Sequence

(Burst of Two)

Starting Address                   Sequential Addressing           Interleave Addressing Sequence

(column address A0, binary)        Sequence (decimal)              (decimal)

                  0                                 0, 1           0, 1

                  1                                 1, 0           1, 0

(Burst of Four)

Starting Address                   Sequential Addressing           Interleave Addressing Sequence (decimal)

(column address A1 - A0, binary)   Sequence (decimal)

                  00                                0, 1, 2, 3     0, 1, 2, 3

                  01                                1, 2, 3, 0     1, 0, 3, 2

                  10                                2, 3, 0, 1     2, 3, 0, 1

                  11                                3, 0, 1, 2     3, 2, 1, 0

(Burst of Eight)

Starting Address                   Sequential Addressing           Interleave Addressing Sequence

(column address A2 - A0,  binary)  Sequence (decimal)              (decimal)

                  000              0, 1, 2, 3, 4, 5, 6, 7          0, 1, 2, 3, 4, 5, 6, 7

                  001              1, 2, 3, 4, 5, 6, 7, 0          1, 0, 3, 2, 5, 4, 7, 6

                  010              2, 3, 4, 5, 6, 7, 0, 1          2, 3, 0, 1, 6, 7, 4, 5

                  011              3, 4, 5, 6, 7, 0, 1 ,2          3, 2, 1, 0, 7, 6, 5, 4

                  100              4, 5, 6, 7, 0, 1, 2, 3          4, 5, 6, 7, 0, 1, 2, 3

                  101              5, 6 ,7, 0, 1, 2, 3, 4          5, 4, 7, 6, 1, 0, 3, 2

                  110              6, 7 ,0 ,1 ,2 ,3 ,4 ,5          6, 7, 4, 5, 2, 3, 0, 1

                  111              7, 0, 1, 2, 3, 4, 5, 6          7, 6, 5, 4, 3, 2, 1, 0

Full page burst is an extension of the above tables of sequential  addressing, with the length being 1,024

(for 16Mx4), 512 (for 8M x 8) and 256 (for 4Mx16).

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VIS                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                     CMOS Synchronous Dynamic RAM

6.Address Bits of Bank-Select and Precharge

Row   A0  A1   A2    A3  A4  A5  A6  A7  A8  A9  A10 A11 A12 A13     A12   A13        Result

(Activate command)                                                      0       0     Select Bank A

                                                                                      “Activate “ command

                                                                        0       1     Select Bank B

                                                                                      “Activate” command

                                                                        1       0     Select Bank C

                                                                                      “Activate” command

                                                                        1       1     Select Bank D

                                                                                      “Activate” command

Row   A0  A1   A2    A3  A4  A5  A6  A7  A8  A9  A10 A11 A12 A13     A10   A12     A13  Result

(Precharge command)                                                  0     0       0    Precharge Bank A

                                                                     0     0       1    Precharge Bank B

                                                                     0     1       0    Precharge Bank C

                                                                     0     1       1    Precharge Bank D

                                                                     1     X       X    Precharge All Banks

                                                                           X: Don't care

                                                                0    Disables Auto-Precharge (End of Burst)

                                                                1    Enables Auto - Precharge (End of Burst)

Co1.  A0  A1   A2    A3  A4  A5  A6  A7  A8  A9  A10  A11  A12  A13  A12   A13     Result

(CAS strobes)                                                        0     0       Enables Read/Write

                                                                                   commands for Bank A

                                                                     0     1       Enables Read/Write

                                                                                   commands for Bank B

                                                                     1     0       Enables Read/Write

                                                                                   commands for Bank C

                                                                     1     1       Enables Read/Write

                                                                                   commands for Bank D

Document :1G5-0177                               Rev.2                                        Page 18
VIS                                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                                                  CMOS Synchronous Dynamic RAM

7.Precharge

The precharge command can be asserted anytime after tRAS(min.) is satisfied.

Soon after the precharge command is asserted, the precharge operation is performed and the synchronous DRAM enters the

idle state after tRP(min.) is satisfied. The parameter tRP is the time required to perform the precharge.

The earliest timing in a read cycle that a precharge command can be asserted without losing any data in the burst is as follows.

PrechargeE                                                                                                                   Burst lengh=4

                                         T0        T1        T2           T3      T4            T5                 T6        T7

    CLK

    Command                                  Read

                                                                                         PRE

    CAS latency       =  2

    DQ                                                               Q0       Q1            Q2             Q3              Hi - Z

    Command                                  Read                                        PRE

    CAS latency = 3

    DQ                                                                                   Q1                            Q3    Hi - Z

                                                                              Q0                           Q2

                                                                                                                       (tRAS is satisfied)

In  order  to  write  all   data  to  the  memory  cell  correctly,  the  asynchronous   parameter         ”tDPL”  must  be  satisfied.     The

tDPL(min.) specification defines the earliest time that a precharge command can be asserted. The minimum number of

clocks can be calculated by dividing tDPL(min.) with the clock cycle time.

In summary, the precharge command can be asserted relative to the reference clock that indicates the last data word is

valid. In the following table, minus means clocks before the reference; plus means time after the reference.

                            CAS latency                  Read                     Write

                                      2                  -1                   + tDPL(min.)

                                      3                  -2                   + tDPL(min.)

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VIS                                                    VG36644041DT / VG36648041DT / VG36641641DT

                                                                             CMOS Synchronous Dynamic RAM

8.Auto Precharge

During a read or write command cycle, A10 controls whether auto precharge is selected. If A10 is high in the read or write

command (Read with Auto precharge command or Write with Auto precharge command), auto precharge is selected and

begins automatically.

In the write cycle, tDAL(min.) must be satisfied before asserting the next activate command to the bank being precharged.

When using auto precharge in the read cycle, knowing when the precharge starts is important because the next activate

command to the bank being precharged cannot be executed until the precharge cycle ends. Once auto precharge has

started, an activate command to the bank can be asserted after tRP has been satisfied.

A Read or Write command without auto - precharge can be terminated in the midst of a burst operation. However, a Read

or Write command with auto - precharge can not be interrupted by the same bank commands before the entire burst opera-

tion is completed. Therefore use of the same bank Read, Write, Precharge or Burst Stop command is prohibited during a

read or write cycle with auto - precharge. It should be noted that the device will not respond to the Auto - Precharge com-

mand if the device is programmed for full page burst read or write cycles.

The timing when the auto precharge cycle begins depends both on both the CAS Iatency programmed into the mode reg-

ister and whether the cycle is read or write.

8.1 Read with Auto Precharge

During a READA cycle, the auto precharge begins one clock earlier (CL = 2) or two clocks earlier (CL = 3) than the last

word output.

READ with AUTO PRECHARGE

                                                                                                            Burst lengh  =4

                              T0               T1  T2         T3            T4          T5         T6       T7           T8

CLK

                                                   No New Command to Bank B

Command

                                  READA B                                   Auto precharge starts

CAS latency = 2

DQ                                                     QB0        QB1           QB2         QB3             Hi - Z

                                                       No New Command to Bank B

                                                                            Auto precharge starts

Command                           READA B

CAS latency = 3

DQ                                                                QB0           QB1         QB2        QB3  Hi -    Z

Remark READA means READ with AUTO PRECHARGE

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VIS                                                        VG36644041DT / VG36648041DT / VG36641641DT

                                                                                 CMOS Synchronous Dynamic RAM

8.2 Write with Auto Precharge

During a write cycle, the auto precharge starts at the timing that is equal to the value of tDPL(min.) after the last data

word input to the device.

WRITE with AUTO PRECHRGE

                                                                                                     Burst    lengh =       4

                               T0             T1       T2         T3       T4            T5  T6      T7                T8

CLK

Command                                                               AUTO PRECHARGE starts

                                   WRITA B

CAS latency = 2                                                            tDPL

DQ                                 DB0            DB1      DB2        DB3                            Hi - Z_

Command                                                               AUTO PRECHARGE starts

                                   WRITA B

CAS latency = 3                                                            tDPL

DQ                                 DB0            DB1      DB2        DB3                            Hi - Z

Remark WRITA means WRITE with AUTO Precharge

In summary, the auto precharge cycle begins relative to a reference clock that indicates the last data word is valid.

In the table below, minus means clocks before the reference; plus means clocks after the reference.

                           CAS latency                 Read                      Write

                               2                       -1                  + tDPL(min.)

                               3                       -2                  + tDPL(min.)

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VIS                                                                  VG36644041DT / VG36648041DT / VG36641641DT

                                                                                           CMOS Synchronous Dynamic RAM

9. Read / Writw Command Interval

9.1 Read to Read Command Interval

During a read cycle when a new read command is asserted, it will be effective after the CAS latency, even if the previ-

ous read operation has not completed. READ will be interrupted by another READ.

Each read command can be asserted in every clock without any restriction.

READ to READ Command Interval

                                                                                                         Burst lengh=4, CAS latency=2

                    T0               T1                T2            T3           T4            T5       T6           T7           T8

CLK

Command                 Read A           Read B

DQ                                                         QA0           QB0          QB1           QB2         QB3           Hi-Z_

                               1 cycle

9.2 Write to Write Command Interval

During a write cycle, when a new Write command is asserted,                  the previous burst  will terminated and  the  new burst   will

begin with a new write command. WRITE will be interrupted by another WRITE.

Each write command can be asserted in every clock without any restriction.

WRITE to WRITE Command Interval

                                                                                                             Burst lengh=4, CAS latency=2

                    T0               T1                T2                T3           T4            T5       T6           T7           T8

CLK

Command                 Write A               Write B

DQ                      QA0                   QB0               QB1          QB2           QB3           Hi-Z_

                                     1 cycle

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VIS                                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                                        CMOS Synchronous Dynamic RAM

9.3 Write to Read Command Interval

The write command to read command interval is also a minimum of 1 cycle. Only the write data before       the read command

will be written. The data bus must be Hi-Z at least one cycle prior to the first DOUT.

WRITE to READ Command Interval

                                                                                                               Burst lengh=4

                    T0                    T1               T2    T3          T4              T5       T6       T7             T8

CLK

                                          1 cycle

Command                         WRITE A            Read B

CAS latency=2

                                DA0                        Hi-Z         QB0             QB1      QB2      QB3

DQ

Command                         Write A            Read B

CAS latency=3

                                DA0                        Hi-Z                         QB0      QB1      QB2      QB3

DQ

9.4 Read to Write Command Interval

During a read cycle, READ can be interrupted by WRITE.

DQM must be in High at least 3 clocks prior to the write command. There is a restriction to avoid a data conflict. The data

bus must be Hi-Z using DQM before Write.

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VIS                                                                  VG36644041DT / VG36648041DT / VG36641641DT

                                                                                               CMOS Synchronous Dynamic RAM

READ to WRITE  Command     Interval

                                                                                                                                     CAS latency=2

                           T0             T1             T2          T3             T4           T5              T6         T7              T8

     CLK

     Command                     Read            Write

    DQM

     DQ                    Hi-Z                  D0          D1             D2          D3

                                       1  cycle

                                                                                                                     Burst  length=8,  CAS  latency=2

               T0          T1             T2             T3          T4             T5             T6            T7              T8         T9

CLK

Command              Read                                                                                 Write

DQM

DQ                                                   Q0          Q1             Q2                        D0         D1                D2

                                                                                        Hi-Z is

                                                                                        necessary

                                                                                                       example: Burst length=4,  CAS latency=3

                     T0          T1                  T2          T3             T4           T5           T6         T7                T8

CLK

Command                    Read                                                                    Write

DQM

DQ

                                                                     Q2             Hi-Z is        D0            D1              D2

                                                                                    necessary

Document  :1G5-0177                                                  Rev.2                                                       Page 24
VIS                                                   VG36644041DT / VG36648041DT / VG36641641DT

                                                                           CMOS Synchronous Dynamic RAM

10.BURST Termination

There are two methods to terminate a burst operation other than using a read or a write command. One is the burst

stop command and the other is the precharge command.

10.1 BURST Stop Command

During a read burst, when the burst stop command is issued, the burst read data are terminated and the data bus

goes to high-impedance after the CAS latency from the burst stop command.

During a write burst, when the burst stop command is issued, the burst write data are termained and data bus goes to

Hi-Z at the same clock with the burst stop command.

Burst Termination

                                                                                            Burst lengh=X, CAS Intency=2,3

                                  T0         T1       T2         T3        T4       T5      T6             T7

CLK

Command                               Read                           BST

CAS latency=2                                             Q0         Q1        Q2           Hi-Z

DQ

CAS latency=3                                                        Q0        Q1       Q2              Hi-Z

DQ

Remark BST: Burst   stop command

                                                                                        Burst lengh=X,  CAS latency=2,3

                                  T0         T1       T2         T3        T4       T5      T6             T7

CLK

Command                               Write                                    BST

CAS latency=2,3

                                      Q0         Q0          Q1      Q2                     Hi-Z_

DQ

Remark BST: Burst   command

Document :1G5-0177                                    Rev.2                                       Page 25
VIS                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                            CMOS Synchronous Dynamic RAM

10.2 PRECHARGE TERMINATION

10.2.1 PRECHARGE TERMINATION in READ Cycle

During READ cycle, the burst read operation is terminated by a precharge command.

When the precharge command is issued, the burst read operation is terminated and precharge starts.

The same bank can be activated again after tRP from the precharge command.

When CAS latency is 2, the read data will remain valid until one clock after the precharge command.

When CAS latency is 3, the read data will remain valid until two clocks after the precharge command.

Precharge Termination  in  READ Cycle

                                                                                                              Burst lengh= X

                           T0        T1  T2      T3         T4              T5              T6            T7       T8

CLK

Command                        Read                             PRE                              ACT

                                                                                   tRP

CAS latency=2

DQ                                           Q0         Q1      Q2                      Q3            Hi-Z

command                        Read                             PRE                                           ACT

CAS latency=3                                                                               tRP

DQ                                                      Q0      Q1                      Q2            Q3           Hi-Z

Document :1G5-0177                               Rev.2                                                        Page 26
VIS                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                  CMOS Synchronous Dynamic RAM

10.2.2 Precharge Termination in WRITE Cycle

During   WRITE cycle, the burst write operation is terminated by a precharge command.

When the precharge command is issued, the burst write operation is terminated and precharge starts.

The same bank can be activated again after tRP from the precharge command. The DQM must be high to mask

invalid data in.

During WRITE cycle, the write data written prior to the precharge command will be correctly stored. However,

invalid data may be written at the same clock as the precharge command. To prevent this from happening, DQM

must be high at the same clock as the precharge command. This will mask the invalid data.

PRECHARGE TERMINATION in WRITE Cycle

                                                                                                    Burst lengh  =  X

                    T0         T1      T2        T3      T4       T5       T6                   T7       T8

CLK

Command                 Write                                PRE                           ACT

CAS latency = 2

DQM

DQ                      D0         D1        D2      D3      D4                            Hi - Z

                                                                      tRP

command                 Write                                PRE                                    ACT

CAS latency = 3

DQM

DQ                      D0         D1        D2      D3      D4            Hi - Z

                                                                           tRP

Document :1G5-0177                               Rev.2                                               Page 27
VIS                         VG36644041DT / VG36648041DT / VG36641641DT

                                   CMOS Synchronous Dynamic RAM

                    Timing  Diagram

Document :1G5-0177          Rev.2    Page 28
VIS                                                      VG36644041DT / VG36648041DT / VG36641641DT

                                                                             CMOS Synchronous Dynamic RAM

Mode Register  Set

               T0   T1  T2              T3           T4         T5  T6       T7  T8  T9  T10

CLK

CKE

                                                         tRSC

CS

RAS

CAS

WE

BS0,1

A10

                                        Address Key

ADD

DQM

                                   tRP

DQ     Hi-Z

                        Precharge           Mode Register           Command

                        Command             Set Command

                        All Banks

Document :1G5-0177                                       Rev.2                           Page 29
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                        CMOS Synchronous Dynamic RAM

AC Parameters for         Write Timing (1          of 2)

                                                                                                               Burst Length=4, CAS Latency=2

             T0       T1  T2    T3    T4      T5   T6     T7  T8          T9  T10   T11 T12 T13 T14 T15 T16 T17        T18 T19 T20 T21 T22

   CLK

             tCH tCL                  tCK2

   CKE                    tCMS                                Begin Auto Precharge  Begin Auto Precharge

             tCKS                                             Bank A                Bank B                                       tCKH

                                tCMH

   CS

   RAS

   CAS

   WE

   *BS0

   A10

                   tAS          tAH

   ADD

   DQM

                                tRCD

   DQ                                 tRRD                    tDAL                          tDS

                                              tRC                                                  tDH   tDPL  tRP

                                      QAa0 QAa1 QAa2    QAa3  QBa0 QBa1 QBa2        QBa3 QAb0 QAb1 QAb2  QAb3

                      Activate  Write with    Activate        Write with  Activate  Write without        Precharge     Activate  Activate

                      Command Auto Precharge  Command Auto Precharge Command        Auto Precharge       Command       Command   Command

                        Bank A  Command       Bank B      Command         Bank A    Command                    Bank A  Bank A    Bank B

                                      Bank A                  Bank B                Bank A

*  BS1=”L”,  Bank  C,D = Idle

Document :1G5-0177                                                        Rev.2                                                  Page 30
VIS                                                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                        CMOS Synchronous Dynamic RAM

AC Parameters for Write Timing (2 of 2)

                                                                                                               Burst Length=4, CAS Latency=3

             T0       T1  T2         T3  T4    T5    T6        T7  T8  T9      T10 T11  T12     T13 T14      T15 T16 T17 T18 T19 T20 T21 T22 T23

   CLK

             tCH tCL                     tCK3

             tCKS         tCMS                                         Begin Auto Precharge     Begin Auto Precharge

   CKE                                                                 Bank A                   Bank B                                       tCKH

                                tCMH

   CS

   RAS

   CAS

   WE

   *BS0

   A10

             tAS                tAH

   ADD

   DQM

                                tRCD

   DQ                                    tRRD                          tDAL                             tDS

                                                               RC                                        tDH             tDPL       tRP

                                         QAa0 QAa1 QAa2 QAa3 QBa0 QBa1             QBa2 QBa3            QAb0 QAb1  QAb2  QAb3

                      Activate           Write with  Activate      Write with         Activate  Write without            Precharge       Activate

                      Command         Auto Precharge Command       Auto Precharge     Command   Auto Precharge           Command         Command

                      Bank A             Command     Bank B        Command            Bank A    Command                  Bank A          Bank A

                                         Bank A                    Bank B                       Bank A

*  BS1=”L”,  Bank     C,D = Idle

Document :1G5-0177                                                             Rev.2                                                Page 31
VIS                                                                 VG36644041DT / VG36648041DT / VG36641641DT

                                                                                     CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (1 of 2)

                                                                                               Burst Length=2, CAS    Latency=2

                   T0           T1       T2         T3     T4  T5          T6  T7    T8        T9        T10    T11   T12       T13

   CLK

                   tCH tCL               tCK2

   CKE                                    tCMS                                               Begin Auto         tCKH

                                               tCMH                                          Precharge

                                                                                             Bank B

                       tCKS

   CS

   RAS

   CAS

   WE

   *BS0

   A10

                                    tAS  tAH

   ADD

                                                    tRRD

                                                                     tRAS

                                                                               tRC

   DQM

                                              tRCD             tAC2  tAC2      tHZ                         tRP

                                                               tLZ   tOH       tOH                              tHZ

   DQ        Hi-Z                                                    QAa0      QAa1                  QBa0       QBa1

                                Activate             Read            Activate  Read with       Precharge              Activate

                                Command              Command         Command   Auto Precharge  Command                Command

                                Bank A               Bank A          Bank B    Command         Bank A                 Bank A

                                                                                     Bank B

*  BS1=”L”,  Bank C,D  =  Idle

Document :1G5-0177                                                  Rev.2                                             Page 32
VIS                                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                                     CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (2 of                2)

                                                                                            Burst   Length=2, CAS Latency=3

                   T0       T1         T2    T3    T4    T5  T6     T7   T8    T9      T10     T11  T12     T13  T14     T15

   CLK

                   tCH tCL             tCK3

                                       tCMS                                                         Begin Auto

   CKE             tCKS                                                                             Precharge

                                             tCMH                                                   Bank B               tCKH

   CS

   RAS

   CAS

   WE

   *BS0

   A10

                                  tAStAH

   ADD

                                             tRRD

                                                             tRAS                                           tRP

                                                                    tRC

   DQM

                                                                   tAC3  tAC3  tHZ

                                             tRCD                  tLZ   tOH   tOH                               tHZ

   DQ        Hi-Z                                                                                         QBa0

                                                                         QAa0  QAa1                              QBa1

                            Activate               Read      Activate          Read with       Precharge               Activate

                            Command                Command   Command           Auto Precharge  Command                 Command

                            Bank A                 Bank A    Bank B            Command         Bank A                  Bank A

                                                                               Bank B

*  BS1=”L”,  Bank  C,D   =  Idle

Document :1G5-0177                                           Rev.2                                              Page 33
VIS                                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                                          CMOS Synchronous Dynamic RAM

Power on Sequence and Auto Refresh (CBR)

              T0    T1  T2     T3  T4      T5  T6  T7  T8    T9  T10 T11 T12 T13 T14      T15 T16 T17 T18 T19 T20 T21 T22

CLK

CKE                 High level                                                            tRSC

                    is required                Minimum of 8  Refresh Cycles are required

CS

RAS

CAS

WE

BS0, 1

A10

                                                                                          Address Key

ADD

DQM               High Level is Necessary

                        t  RP                                              t

        Hi-Z                                                                RC

DQ

                   Precharge     1st Auto                        2nd Auto                 Mode Register  Command

        Inputs     Command       Refresh                         Refresh                  Set Command

        must        All Banks    Command                         Command

        be stable

        for 200us

Document :1G5-0177                                           Rev.2                                       Page 34
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                                       CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (1 of                    2)

                                                                                             Burst  Length=4, CAS Latency=2

               T0     T1  T2    T3   T4  T5  T6     T7  T8  T9     T10  T11 T12 T13     T14  T15 T16 T17 T18 T19 T20 T21 T22

   CLK

                   tCK2

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa

   ADD         RAa              CAa

   DQM

                                                                                   tHZ

   DQ    Hi-Z

                                     QAa0    QAa1       QAa2                QAa3

               Activate   Read               Clock      Clock               Clock

               Command    Command          Suspended    Suspended           Suspended

               Bank A     Bank A             1 Cycle    2 Cycles            3 Cycles

*  BS1=”L”, Bank C,D =    Idle

Document :1G5-0177                                          Rev.2                                   Page 35
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                             CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (2 of 2)

                                                                                          Burst  Length=4, CAS Latency=3

               T0     T1  T2    T3  T4   T5  T6  T7  T8     T9 T10  T11 T12  T13 T14 T15  T16    T17 T18 T19 T20 T21 T22

   CLK

                   tCK3

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa

   ADD         RAa              CAa

   DQM

                                                                                    tHZ

   DQ    Hi-Z

                                             QAa0    QAa1          QAa2      QAa3

               Activate         Read                 Clock     Clock         Clock

               Command          Command            Suspended   Suspended     Suspended

               Bank A           Bank A               1 Cycles  2 Cycles      3 Cycles

*  BS1=”L”, Bank C,D =    Idle

Document :1G5-0177                                          Rev.2                                Page 36
VIS                                                                VG36644041DT / VG36648041DT / VG36641641DT

                                                                                    CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Write (Using CKE) (1 of 2)

                                                                                              Burst    Length=4, CAS Latency=2

               T0     T1   T2   T3   T4       T5  T6     T7  T8    T9  T10 T11 T12  T13  T14  T15 T16  T17 T18 T19 T20 T21 T22

   CLK

                   t  CK2

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa

   ADD         RAa              CAa

   DQM

   DQ    Hi-Z

                           DAa0             DAa1             DAa2             DAa3

               Activate              Clock        Clock            Clock

               Command          Suspended         Suspended        Suspended

               Bank A      Write     1 Cycle      2 Cycles         3 Cycles

                           Command

                           Bank A

*  BS1=”L”, Bank C,D =    Idle

Document :1G5-0177                                                 Rev.2                               Page 37
VIS                                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                                                      CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Write (Using CKE) (2 of 2)

                                                                                            Burst    Length=4, CAS Latency=3

               T0  T1      T2  T3  T4   T5      T6  T7     T8  T9    T10  T11 T12 T13  T14  T15 T16  T17 T18 T19 T20 T21 T22

   CLK

                   t  CK3

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa

   ADD         RAa             CAa

   DQM

   DQ    Hi-Z

                               DAa0           DAa1             DAa2             DAa3

               Activate                Clock        Clock            Clock

               Command             Suspended        Suspended        Suspended

               Bank A          Write   1 Cycle      2 Cycles         3 Cycles

                               Command

                               Bank A

*  BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                             Rev.2                                 Page 38
VIS                                                            VG36644041DT / VG36648041DT / VG36641641DT

                                                                                      CMOS Synchronous Dynamic RAM

Power Down Mode and Clock Mask

                                                                                                    Burst  Length=4,     CAS  Latency=2

              T0     T1   T2     T3   T4     T5    T6  T7  T8  T9      T10  T11  T12  T13  T14 T15 T16     T17 T18 T19 T20 T21 T22

CLK

                  t  CK2                                                                   t  CKH                     t

                              t  CKS                                                                                   CKS

CKE

                                                                                           VALID

   CS

RAS

CAS

   WE

*BS0

   A10        RAa

ADD           RAa                            CAa

DQM

   DQ   Hi-Z

                                                       QAa0 QAa1            QAa2           QAa3

                          ACTIVE

              Activate    STANDBY            Read                                             Precharge    Precharge          Power

              Command                        Command                                          Command      Standby            Down

              Bank A                         Bank A                                                                         Mode

                                                                                              Power Down                    Exit    Command

                  Power   Down        Power  Down          Clock Mask  Clock Mask             Mode  Entry

                  Mode    Entry       Mode   Exit          Start            End

*  BS1=”L”, Bank C,D =    Idle

Document :1G5-0177                                             Rev.2                                                     Page 39
VIS                                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                                 CMOS Synchronous Dynamic RAM

Auto Refresh (CBR)

                                                                                      Burst            Length=4,  CAS  Latency=2

               T0     T1     T2  T3       T4  T5     T6  T7  T8  T9       T10 T11 T12 T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK

                   t  CK2

CKE

CS

RAS

CAS

WE

*BS0, 1

A10                                                                              RAa

ADD                                                                              RAa                   CAa

DQM

                      t  RP                   t  RC                       t  RC

DQ       Hi-Z

                                                                                                             Q0   Q1   Q2  Q3

               Precharge     CBR Refresh                     CBR Refresh         Activate              Read

               Command                                                           Command   Command

               All Banks     Command                         Command

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                               Rev.2                                            Page 40
VIS                                                                VG36644041DT / VG36648041DT / VG36641641DT

                                                                                         CMOS Synchronous Dynamic RAM

Self  Refresh (Entry and Exit)

                                      CLK can be Stopped**

            T0      T1  T2  T3        T4  T5  T6     T7     T8    T9   T10 T11  T12 T13  T14 T15  T16   T17 T18  T19 T20      T21 T22

CLK

                                                            tSRX                                  tSRX                  tCKS

CKE                                                  tCKS

CS

RAS

CAS

WE

*BS0

A10

ADD

                                                                          tRC                                    t  RC

DQM

DQ    Hi-Z

      All Banks         Self refresh                 Self Refresh               Self Refresh                            Activate

      must be idle      Entry                               Exit                Entry             Self Refresh          Command

                                                                                                  Exit

* BS1=”L”, Bank C,D = Idle

* Clock can be stopped at CKE=Low.        If  clock  is stopped,   it  must be  restarted/stable  for 4 clock   cycles before CKE=High

Document :1G5-0177                                                 Rev.2                                                Page 41
VIS                                                                  VG36644041DT / VG36648041DT / VG36641641DT

                                                                                               CMOS Synchronous Dynamic RAM

Random   Column Read             (Page With Same Bank) (1 of 2)

                                                                                                               Burst  Length=4, CAS Latency=2

               T0     T1   T2    T3  T4  T5  T6  T7    T8         T9  T10 T11 T12 T13 T14 T15 T16                     T17 T18 T19 T20 T21 T22

   CLK

                   t  CK2

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa                                                                                   RAda

   ADD         RAa         CAa                   CAb         CAc                                     RAd       CAd

   DQM

   DQ    Hi-Z                        QAa0  QAa1  QAa2  QAa3  QAb0          QAc0  QAc1  QAc2

                                                                     QAb1                      QAc3                     QAd0  QAd1  QAd2 QAd3

               Precharge   Read                  Read        Read                Precharge           Activate  Read

               Command     Command           Command   Command                   Command       Command         Command

               Bank A      Bank A            Bank A          Bank A                    Bank A        Bank A    Bank A

*  BS1=”L”, Bank C,D =     Idle

Document :1G5-0177                                                   Rev.2                                                    Page 42
VIS                                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                                     CMOS Synchronous Dynamic RAM

Random Column Read (Page With              Same Bank)     (2 of 2)

                                                                                                 Burst  Length=4, CAS  Latency=3

            T0     T1   T2    T3  T4   T5  T6  T7     T8  T9  T10 T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                t  CK3

CKE

CS

RAS

CAS

WE

*BS0

A10         RAa                                                                                         RAd

ADD         RAa               CAa                CAb         CAc                                        RAd      CAd

DQM

DQ    Hi-Z                                 QAa0  QAa1  QAa2        QAb0  QAb1  QAc0        QAc2  QAc3

                                                             QAa3                    QAc1

            Activate          Read               Read        Read              Precharge               Activate  Read

            Command           Command          Command    Command              Command           Command         Command

            Bank A            Bank A           Bank A     Bank A               Bank A                  Bank A    Bank A

* BS1=”L”, Bank C,D =   Idle

Document :1G5-0177                                           Rev.2                                               Page 43
VIS                                                                     VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                  CMOS Synchronous Dynamic RAM

Random   Column Write             (Page With  Same Bank)             (1  of 2)

                                                                                                       Burst    Length=4, CAS      Latency=2

               T0      T1   T2    T3  T4  T5  T6       T7       T8   T9  T10 T11  T12  T13        T14  T15 T16  T17 T18 T19 T20 T21 T22

   CLK

                   t  CK2

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         Ra                                                                                 Rd

   ADD         Ra           Ca                     Cb           Cc                                Rd          Cd

   DQM

   DQ    Hi-Z               Da0     Da1  Da2       Db0     Db1  Dc0          Dc2  Dc3                         Dd0        Dd2  Dd3

                                              Da3                       Dc1                                         Dd1

               Activate     Write                  Write        Write                  Precharge  Activate  Write

               Command      Command                Command      Command                Command    Command   Command

               Bank B       Bank B                 Bank B       Bank B                 Bank B     Bank B    Bank B

*  BS1=”L”, Bank C,D     =  Idle

Document :1G5-0177                                                      Rev.2                                                 Page 44
VIS                                                                 VG36644041DT / VG36648041DT / VG36641641DT

                                                                                           CMOS Synchronous Dynamic RAM

Random  Column Write            (Page With   Same Bank) (1 of 2)

                                                                                                      Burst    Length=4, CAS Latency=3

            T0     T1     T2    T3   T4  T5  T6   T7        T8      T9  T10 T11  T12  T13  T14        T15 T16  T17 T18 T19 T20 T21 T22

CLK

                t  CK

CKE

CS

RAS

CAS

WE

*BS0

A10         Ra                                                                                               Rd

ADD         Ra                  Ca                     Cb           Cc                                       Rd  Cd

DQM

DQ    Hi-Z                      Da0     Da1  Da2  Da3  Db0     Db1  Dc0     Dc1  Dc2  Dc3                        Dd0

                                                                                                                         Dd1

            Activate            Write                  Write        Write                  Precharge  Activate   Write

            Command             Command           Command       Command                    Command    Command    Command

            Bank B              Bank B                 Bank B       Bank B                 Bank B     Bank B     Bank B

* BS1=”L”, Bank C,D    =  Idle

Document :1G5-0177                                                  Rev.2                                        Page 45
VIS                                                                 VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                CMOS Synchronous Dynamic RAM

Random Row Read             (Interleaving Banks) (1      of 2)

                                                                                                            Burst Length=8, CAS Latency=2

                T0     T1   T2     T3   T4  T5  T6   T7         T8  T9  T10 T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High

CS

RAS

CAS

WE

*BS0

A10

ADD

                t               t  AC2                                       t

DQM                RCD                                                          RP

DQ    Hi-Z                                                                                                                            QBb0 QBb1

                                   QBa0  QBa1  QBa2  QBa3 QBa4  QBa5 QBa6   QBa7  QAa0  QAa1    QAa2  QAa3  QAa4  QAa5 QAa6  QAa7

      Activate          Read                         Activate           Precharge       Active                               Read

      Command       Command                          Command            Command     Command                                  Command

      Bank B           Bank B                        Bank A             Bank B      Bank B                                   Bank B

                                                                    Read

                                                                    Command

                                                                    Bank A

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                  Rev.2                                                            Page 46
VIS                                                                 VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                 CMOS Synchronous Dynamic RAM

Random Row Read             (Interleaving Banks) (2       of    2)

                                                                                                      Burs tLength=8, CAS Latency=3

                T0     T1   T2    T3  T4     T5   T6  T7  T8       T9  T10 T11 T12 T13 T14 T15 T16              T17 T18 T19 T20 T21 T22

CLK

                    t  CK3

CKE   High

CS

RAS

CAS

WE

*BS0

A10

ADD

                    t                     t  AC3                                                 tRP

DQM                    RCD

DQ    Hi-Z

                                             QBa0  QBa1 QBa2 QBa3   QBa4  QBa5  QBa6  QBa7    QAa0  QAa1 QAa2   QAa3  QAa4 QAa5 QAa6  QAa7 QBb0

      Activate              Read                      Activate            Read        Precharge       Activate        Read            Precharge

      Command               Command                   Command          Command  Command               Command         Command         Command

      Bank B                Bank B                    Bank A           Bank A         Bank B          Bank B          Bank B          Bank A

* BS1=”L”, Bank  C,D =      Idle

Document :1G5-0177                                                  Rev.2                                                     Page 47
VIS                                                                        VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                    CMOS Synchronous Dynamic RAM

Random Row Write            (Interleaving Banks) (1         of 2)

                                                                                                          Burst      Length=8, CAS Latency=2

                T0     T1   T2  T3   T4    T5  T6     T7          T8    T9  T10 T11 T12 T13 T14 T15 T16              T17 T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High

CS

RAS

CAS

WE

*BS0

A10

ADD

DQM             tRCD                                                    t  DPL        tRP

DQ    Hi-Z

                       QAa0    QAa1  QAa2  QAa3 QAa4  QAa5  QAa6  QAa7  QBa0    QBa1  QBa2  QBa3    QBa4  QBa5 QBa6  QBa7  QAb0 QAb1  QAb2  QAb3  QAb4

      Activate         Write                          Activate                 Precharge    Active                   Write

      Command       Command                           Command               Command        Command                   Command

      Bank A           Bank A                         Bank B                Bank A          Bank A                   Bank A

                                                                        Write                                                Precharge

                                                                      Command                                                Command

                                                                      Bank B                                                 Bank B

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                         Rev.2                                                      Page 48
VIS                                                                   VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                  CMOS Synchronous Dynamic RAM

Random Row Write           (Interleaving Banks) (2        of 2)

                                                                                                         Burst     Length=8, CAS Latency=3

                T0     T1  T2      T3  T4  T5  T6   T7          T8    T9  T10 T11 T12 T13 T14 T15 T16              T17 T18 T19 T20 T21 T22

CLK

                    t  CK

CKE   High

CS

RAS

CAS

WE

*BS0

A10

ADD                                                       RBa

DQM                                                                          tDPL                 t  RP                  t  DPL

DQ    Hi-Z

                           QAa0    QAa1  QAa2 QAa3  QAa4  QAa5  QAa6  QAa7  QBa0   QBa1  QBa2  QBa3 QBa4 QBa5      QBa6  QBb7 QAb0  QAb1  QAb2  QAb3

      Activate             Write                    Activate                Write  Precharge             Activate        Write      Precharge

      Command              Command                  Command               Command        Command         Command         Command    Command

      Bank A               Bank A                   Bank B                Bank B         Bank A          Bank A          Bank A     Bank B

* BS1=”L”, Bank  C,D       = Idle

Document :1G5-0177                                                    Rev.2                                                         Page 49
VIS                                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                                        CMOS Synchronous Dynamic RAM

Read and Write Cycle (1 of        2)

                                                                                             Burst    Length=4, CAS Latency=2

            T0     T1   T2    T3  T4  T5  T6  T7         T8  T9  T10 T11 T12 T13        T14  T15 T16  T17 T18 T19 T20 T21 T22

CLK

                t  CK2

CKE

CS

RAS

CAS

WE

*BS0

A10         RAa

ADD         RAa         CAa                                  CAb                             CAc

DQM

DQ    Hi-Z                                                   DAb0 DAb1

                                  QAa0  QAa1  QAa2 QAa3                 DAb3                          QAc0  QAc1  QAc3

            Activate    Write                                Write    The Write Data         Read           The Read Data

            Command     Command                              Command  is Masked with a       Command        is Masked with

            Bank A      Bank A                               Bank A     Zero Clock           Bank A         Two Clocks

                                                                        latency                                   Latency

* BS1=”L”, Bank C,D =   Idle

Document :1G5-0177                                           Rev.2                                                Page 50
VIS                                                             VG36644041DT / VG36648041DT / VG36641641DT

                                                                                   CMOS Synchronous Dynamic RAM

Read and Write Cycle (2 of 2)

                                                                                                    Burst    Length=4, CAS Latency=3

               T0     T1   T2    T3  T4   T5  T6  T7  T8  T9    T10    T11 T12 T13 T14 T15 T16              T17 T18 T19 T20 T21 T22

   CLK

                   t  CK3

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         RAa

   ADD         RAa               CAa                                   CAb                          CAc

   DQM

   DQ    Hi-Z

                                              QAa0  QAa1  QAa2  QAa3   DAb0 DAb1           DAb3              QAc0  QAc1     QAc3

               Activate          Read                                  Write   The Write Data       Read           The Read Data

               Command           Command                              Command  is  Masked  with  a  Command        is Masked with

               Bank A            Bank A                                Bank A      Zero Clock       Bank A

                                                                                   Latency                               Two Clock

                                                                                                                         Latency

*  BS1=”L”, Bank C,D =     Idle

Document :1G5-0177                                              Rev.2                                              Page 51
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                 CMOS Synchronous Dynamic RAM

Interleaved    Column      Read Cycle (1              of 2)

                                                                                                            Burst Length=4, CAS Latency=2

               T0     T1   T2      T3     T4      T5  T6      T7  T8  T9  T10    T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

   CLK

                   t  CK2

   CKE

   CS

   RAS

   CAS

   WE

   *BS0

   A10         Ra                             Ra

   ADD         Ra              Cb             Ra          Ca          Cb        Cc      Cb       Cd

   DQM                t  RCD           t  AC2

   DQ    Hi-Z

                                          QAa0    QAa1 QAa2 QAa3 QBa0     QBa1  QBb0  QBb1 QBc0  QBc1 QAb0  QAb1  QBd0  QBd1  QBd2  QBd3

               Activate       Read        Activate    Read        Read          Read    Read     Read                   Precharge

               Command     Command        Command     Command     Command  Command Command       Command                Command

               Bank A         Bank A      Bank B      Bank B      Bank B        Bank B  Bank A   Bank B                       Bank B

                                                                                                            Precharge

                                                                                                            Command

                                                                                                            Bank A

*  BS1=”L”, Bank C,D =     Idle

Document :1G5-0177                                                        Rev.2                                                       Page 52
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                      CMOS Synchronous Dynamic RAM

Interleaved  Column      Read Cycle (2             of 2)

                                                                                                                Burst Length=4, CAS Latency=3

             T0     T1   T2    T3      T4      T5  T6     T7      T8  T9  T10     T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                 t  CK3

CKE

CS

RAS

CAS

WE

*BS0

A10          Ra                            Ra

ADD          Ra                    Ca      Ra                 Ca          Cb        Cc            Cb

DQM

                         tRCD                      tAC3

                         tRRD

DQ    Hi-Z

                                                   QAa0   QAa1    QAa2 QAa3   QBa0  QBa1    QBb0  QBb1    QBc0  QBc1  QAb0  QAb1  QAb2  QAb3

             Activate          Read                       Read            Read      Read          Read    Precharge         Precharge

             Command           Command                    Command     Command Command       Command       Command           Command

             Bank A            Bank A                     Bank B          Bank B    Bank B        Bank A        Bank B      Bank A

                                       Activate

                                       Command

                                       Bank B

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                        Rev.2                                                         Page 53
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                    CMOS Synchronous Dynamic RAM

Interleaved  Column      Write Cycle (1          of  2)

                                                                                                                  Burst Length=4, CAS Latency=2

             T0     T1   T2      T3  T4      T5  T6      T7  T8   T9      T10    T11 T12 T13 T14 T15 T16                 T17 T18 T19 T20 T21 T22

CLK

                 t  CK2

CKE

CS

RAS

CAS

WE

*BS0

A10          Ra                          Ra

ADD          Ra              Ca          Ra          Ca           Cb           Cc            Cb           Cb

DQM                    tRCD                                                                                            tRP   tDPL

                         tRRD

DQ    Hi-Z

                             DAa0  DAa1  DAa2  DAa3  DBa0   DBa1  DBb0   DBb1  DBc0    DBc1  DAb0   DAb1  DBd0   DBd1  DBd2  DBd3

             Activate    Write       Activate        Write        Write        Write         Write            Precharge      Precharge

             Command     Command     Command     Command          Command  Command     Command                Command        Command

             Bank A      Bank A          Bank B      Bank B       Bank B       Bank B  Bank A                    Bank A            Bank B

                                                                                                          Write

                                                                                                    Command

                                                                                                          Bank B

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                        Rev.2                                                            Page 54
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                        CMOS Synchronous Dynamic RAM

Interleaved  Column      Write Cycle (2            of 2)

                                                                                                                 Burst Length=4, CAS Latency=3

             T0     T1   T2    T3      T4      T5  T6     T7      T8  T9  T10     T11 T12 T13 T14 T15 T16                T17 T18 T19 T20 T21 T22

CLK

                 t  CK3

CKE

CS

RAS

CAS

WE

*BS0

A10          Ra                            Ra

ADD          Ra                    Ca      Ra                 Ca          Cb           Cc           Cb           Cd

DQM                      tRCD                                                                                    tDPL                tDPL

                         tRRD                                                                                                   tRP

DQ    Hi-Z

                               QAa0 QAa1 QAa2      QAa3   QBa0    QBa1    QBb0   QBb1  QBc0   QBc1  QAb0   QAb1  QBd0   QBd1  QBd2 QBd3

             Activate          Write                      Write           Write        Write        Write        Write               Precharge

             Command           Command                    Command     Command Command         Command      Command                   Command

             Bank A            Bank A                     Bank B          Bank B  Bank B      Bank A             Bank B                  Bank B

                                       Activate

                                       Command                                                                       Precharge

                                       Bank B                                                                        Command

                                                                                                                       Bank A

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                        Rev.2                                                          Page    55
VIS                                                                  VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                   CMOS Synchronous Dynamic RAM

Auto  Precharge after Read              Burst (1 of     2)

                                                                                                             Burst Length=4, CAS Latency=2

                T0     T1   T2  T3      T4  T5      T6  T7  T8   T9  T10         T11 T12 T13   T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High                                                               Start Auto Precharge      Start Auto Precharge      Start Auto Precharge

                                                                         Bank B                    Bank A                    Bank B

CS

RAS

CAS

WE

*BS0

A10         Ra                      Ra                                           Rb                          Rc

ADD         Ra         Ca       Ra              Ca                   Cb          Rb            Cb            Rc          Cc

DQM

DQ    Hi-Z

                                QAa0      QAa1  QAa2 QAa3  QBa0  QBa1 QBa2  QBa3 QAb0      QAb1 QAb2   QAb3  QBb0 QBb1   QBb2 QBb3   QAc0  QAc1    QAc2

      Activate         Read     Activate    Read with            Read with                                   Activate

      Command       Command     Command     Auto Precharge       Auto Precharge                            Command

      Bank A           Bank A   Bank B      Command              Command                   Read with         Bank A

                                                Bank B           Bank A                    Auto Precharge

                                                                                 Activate      Command                   Read with

                                                                                 Command       Bank B                Auto Precharge

                                                                                 Bank B                                  Command

                                                                                                                         Bank A

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                   Rev.2                                                           Page 56
VIS                                                                   VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                     CMOS Synchronous Dynamic RAM

Auto Precharge after Read             Burst (2 of     2)

                                                                                                           Burst      Length=4, CAS Latency=3

                T0     T1   T2    T3      T4  T5  T6      T7  T8  T9  T10    T11 T12 T13 T14         T15 T16          T17 T18 T19 T20 T21 T22

CLK

                    t  CK3

CKE   High                                                                     Start Auto Precharge       Start Auto      Start Auto Precharge

                                                                               Bank B                Precharge            Bank B

                                                                                                          Bank A

CS

RAS

CAS

WE

*BS0

A10         Ra                        Ra                                               Rb

ADD         Ra              Ca        Ra              Ca                   Cb          Rb            RBb              Cb

DQM

DQ    Hi-Z

                                              QAa0  QAa1  QAa2 QAa3  QBa0  QBa1  QBa2  QBa3 QAb0     QAb1  QAb2   QAb3            QBb0  QBb1 QBb2

      Activate                    Activate        Read with           Read with        Activate            Write with

      Command                     Command         Auto Precharge      Auto Precharge   Command             Auto precharge

      Bank A                      Bank B          Command             Command          Bank B              Command

                                                      Bank B          Bank A                                      Bank B

                            Read

                            Command

                            Bank A

* BS1=”L”, Bank C,D    =    Idle

Document :1G5-0177                                                    Rev.2                                                       Page 57
VIS                                                                        VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                         CMOS Synchronous Dynamic RAM

Auto Precharge after Write          Burst (1 of            2)

                                                                                                                 Burst Length=4, CAS Latency=2

                T0     T1   T2  T3      T4  T5      T6     T7  T8    T9    T10       T11 T12 T13     T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High                                                                     Start Auto Precharge      Start Auto Precharge      Start Auto Precharge

                                                                               Bank B                    Bank A                    Bank B

CS

RAS

CAS

WE

*BS0

A10         Ra                      Ra                                                 Rb                        Rc

ADD         Ra         Ca           Ra          Ca                         Cb          Rb            Cb          Rc            Cc

DQM

DQ    Hi-Z

                       QAa0   QAa1  QAa2 QAa3  QBa0  QBa1      QBa2  QBa3  QAb0  QAb1  QAb2  QAb3 QBb0 QBb1      QBb2 QBb3     QAc0 QAc1   QAc2  QAc3

      Activate         Write    Activate       Write with            Write with        Activate                  Activate                                Start Auto

      Command       Command     Command     Auto Precharge           Auto Precharge    Command               Command                             Precharge

      Bank A           Bank A       Bank B  Command                  Command           Bank B                    Bank A                                  Bank A

                                               Bank B                Bank A                                                    Write with

                                                                                                 Write with                Auto Precharge

                                                                                                                               Bank A

                                                                                             Auto Precharge

                                                                                                 Command

                                                                                                     Bank B

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                         Rev.2                                                           Page 58
VIS                                                                       VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                      CMOS Synchronous Dynamic RAM

Auto Precharge after Write          Burst (2 of       2)

                                                                                                                 Burst       Length=4, CAS Latency=3

                T0  T1    T2    T3      T4  T5  T6        T7      T8  T9  T10    T11 T12 T13 T14            T15 T16          T17 T18 T19 T20 T21 T22

CLK

                    tCK3

CKE   High                                                                          Start Auto Precharge         Start Auto      Start Auto Precharge

                                                                                    Bank B                       Precharge       Bank B

                                                                                                                 Bank A

CS

RAS

CAS

WE

*BS0

A10   Ra                            Ra                                                            Rb

ADD         Ra            Ca        Ra                Ca                       Cb                 Rb        RBb              Cb

DQM

DQ    Hi-Z

                          QAa0   QAa1     QAa2  QAa3  QBa0  QBa1  QBa2  QBa3  QAb0  QAb1    QAb2  QAb3                   QBb0    QBb1  QBb2  QBb3

      Activate                  Activate              Write with          Write with              Activate       Write with

      Command                   Command         Auto Precharge            Auto Precharge    Command              Auto precharge

      Bank A                    Bank B          Command                   Command                 Bank B         Command

                                                Bank B                    Bank A                                 Bank B

                          Write

                          Command

                          Bank A

* BS1=”L”, Bank C,D =     Idle

Document :1G5-0177                                                        Rev.2                                                              Page 59
VIS                                                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                                  CMOS Synchronous Dynamic RAM

Full Page Read      Cycle (1 of      2)

                                                                                                                  Burst Length=Full Page, CAS Latency=2

                T0     T1    T2  T3      T4  T5  T6     T7              T8      T9  T10 T11 T12 T13 T14 T15 T16                      T17 T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High

CS

RAS

CAS

WE

*BS0

A10         Ra                   Ra                                                                                                                 Rb

ADD         Ra         Ca            Ra                                 Ca                                                                          Rb

DQM                                                                                                                                          t  RP

DQ    Hi-Z

                                 QAa       QAa+1 QAa+2  QAa-2  QAa-1    QAa     QAa+1  QBa  QBa+1  QBa+2          QBa+3  QBa+4  QBa+51QBa+6

                                                                        Read        Full page burst operation does not

      Activate         Read      Activate                               Command     terminate when the burst length is          Precharge           Activate

      Command       Command      Command                                Bank B      satisfied; the burst counter                Command         Command

      Bank A           Bank A    Bank B                                             increments and continues bursting           Bank B              Bank B

                                                                                    beginning with the starting address

                                             The burst counter wraps                                                     Burst Stop

                                             from the highest order                                                      Command

                                             page address back to zero

                                             during this time interval

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                               Rev.2                                                                        Page 60
VIS                                                                      VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                            CMOS Synchronous Dynamic RAM

Full Page Read Cycle (2 of            2)

                                                                                                            Burst Length=Full Page, CAS Latency=3

                T0     T1   T2    T3  T4      T5     T6  T7       T8  T9            T10 T11 T12 T13 T14 T15 T16                 T17 T18 T19 T20 T21 T22

CLK

                    t  CK3

CKE   High

CS

RAS

CAS

WE

*BS0

A10         Ra                            Ra                                                                                                 Rb

ADD         Ra              Ca            Ra                             Ca                                                                  Rb

DQM

DQ    Hi-Z

                                                QAa  QAa+1 QAa+2  QAa-2  QAa-1      QAa  QAa+1  QBa0  QBa+1      QBa+2 QBa+3  QBa+4   QBa+5

                                                                         Read       Full page burst operation

      Activate              Read      Activate                        Command       does not teminate when                    Precharge      Activate

      Command               Command   Command                         Bank B        the burst length is satisfied;            Command        Command

      Bank A                Bank A    Bank B                                        the burst counter increments              Bank B         Bank B

                                                                                    and continues bursting

                                                         The burst counter wraps    beginning with the starting     Burst Stop

                                                         from the highest order     address                         Command

                                                         page address back to zero

                                                         during this time interval

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                       Rev.2                                                               Page 61
VIS                                                                              VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                                    CMOS Synchronous Dynamic RAM

Full Page Write        Cycle (1 of     2)

                                                                                                                    Burst Length=Full  Page, CAS Latency=2

                T0     T1      T2  T3     T4    T5  T6            T7  T8        T9  T10 T11 T12 T13 T14 T15 T16                  T17   T18 T19 T20 T21 T22

CLK

                    t  CK2

CKE   High

CS

RAS

CAS

WE

*BS0

A10         Ra                        Ra                                                                                               Rb

ADD         Ra         Ca             Ra                                 Ca                                                            Rb

DQM

                                                                                                                           tBDL

DQ    Hi-Z

                       QAa     QAa+1  QAa+2  QAa+3  QAa-1  QAa    QAa+1  QBa    QBa+1  QBa+2 QBa+3  QBa+4   QBa+5   QBa+6

      Activate         Write          Activate                           Write                      Data is ignored

                                                                      Command                                              Precharge   Activate

      Command       Command        Command                               Bank B                                            Command     Command

      Bank A           Bank A      Bank B                                                                                  Bank B      Bank B

                                       The burst counter wraps                      Full page burst operation

                                       from the highest order                       does not terminate when         Burst Stop

                                       page address back to zero                    the burst length is satisfied;  Command

                                       during this time interval                    the burst counter increments

                                                                                    and continues bursting

                                                                                    beginning with the starting

                                                                                    address

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                               Rev.2                                                           Page 62
VIS                                                                             VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                                       CMOS Synchronous Dynamic RAM

Full Page Write     Cycle (2 of        2)

                                                                                                                    Burst Length=Full Page, CAS Latency=3

                T0     T1   T2     T3  T4       T5    T6     T7          T8  T9     T10 T11 T12 T13 T14 T15 T16                    T17 T18 T19 T20 T21 T22

CLK

                    t  CK3

CKE   High

CS

RAS

CAS

WE

*BS0

A10         Ra                              Ra                                                                                                         Rb

ADD         Ra              Ca              Ra                                  Ca                                                                     Rb

DQM

                                                                                                                       tBDL        Data  is  ignored.

DQ    Hi-Z

                            DAa      DAa+1  DAa+2     DAa+3  DAa-1  DAa  DAa+1  DBa    DBa+1    DBa+2  DBa+3   DBa+4   DBa+5

      Activate              Write           Activate                            Write                                                        Activate

                                       Command                               Command                                          Precharge

      Command               Command    Bank B                                   Bank B                                        Command        Command

      Bank A                Bank A                                                                                            Bank B         Bank B

                                            The burst counter wraps                    Full page burst operation

                                            from the highest order                     does not terminate when         Burst Stop

                                            page address back to zero                  the burst length is satisfied;  Command

                                            during this time interval                  the burst counter increments

                                                                                       and continues bursting

                                                                                       beginning with the starting

                                                                                       address

* BS1=”L”, Bank C,D    =    Idle

Document :1G5-0177                                                              Rev.2                                                                  Page  63
VIS                                                         VG36644041DT / VG36648041DT / VG36641641DT

                                                                                            CMOS Synchronous Dynamic RAM

Burst Read and Single Write Operation

                                                                                                      Burst  Length=4, CAS Latency=2

               T0          T1   T2  T3  T4  T5  T6  T7  T8      T9    T10 T11 T12 T13 T14 T15 T16            T17 T18 T19 T20 T21 T22

   CLK                  t

                           CK2

   CKE   High

   CS

   RAS

   CAS

   WE

   *BS0

   A10   RAa

   ADD   RAa               CAa                          CAb           CAc           CAd                      CAe

   DQM

         Hi-Z

   DQ

         Activate          Read                         Single Write  Single Write  Read     DQs are         Single Write  DQs are

         Command           Command                      Command       Command       Command  masked          Command       masked

         Bank A            Bank A                       Bank A        Bank A        Bank A                   Bank A

*  BS1=”L”, Bank C,D =  Idle

   Document :1G5-0177                                       Rev.2                                            Page 64
VIS                                                                      VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                   CMOS Synchronous Dynamic RAM

Full Page  Random      Column          Read

                                                                                                   Burst       Length=Full Page, CAS Latency=2

           T0     T1   T2    T3      T4      T5      T6  T7        T8    T9  T10 T11 T12 T13 T14 T15 T16             T17 T18 T19 T20 T21 T22

CLK

               t  CK2

CKE

CS

RAS

CAS

WE

BS

A10        Ra          Ra                                                                                                   Rb

ADD        Ra          Ra        Ca      Ca      Cb          Cb          Cc                  Cc                             Rb

                                                                                                                     tRP

DQM

DQ   Hi-Z

                                                 QAa0  QBa0  QAb0  QAb1  QBb0    QBb1  QAc0  QAc1  QAc2  QBc0  QBc1  QBc2

           Activate    Activate          Read                Read        Read                Read         Precharge

           Command     Command         Command           Command       Command         Command     Command Bank B(Bank D)

           Bank A      Bank B            Bank B          Bank B          Bank A        Bank B      (Precharge Termination)

                                                                                                                           Activate

                                 Read            Read                                                                      Command

                             Command           Command                                                                     Bank B

                                 Bank A        Bank A

* BS1=”L”, Bank C,D =  Idle

Document :1G5-0177                                                       Rev.2                                                       Page 65
VIS                                                                          VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                        CMOS Synchronous Dynamic RAM

Full Page  Random       Column    Write

                                                                                                        Burst       Length=Full Page, CAS Latency=2

            T0     T1   T2    T3         T4      T5      T6  T7        T8    T9  T10 T11 T12 T13 T14 T15 T16               T17 T18 T19 T20 T21 T22

CLK

                t  CK2

CKE

CS

RAS

CAS

WE

*BS0

A10         Ra          Ra                                                                                                       Rb

ADD         Ra          Ra        Ca         Ca      Cb          Cb          Cc                  Cc                              Rb

                                                                                                                          tRP

DQM

DQ    Hi-Z

                                  QAa0    QBa0    QAb0   QAb1  QBb0    QBb1  QAc0    QAc1  QAc2  QBc0   QBc1  QBc2

            Activate    Activate          Write                Write         Write               Write         Precharge

            Command     Command          Command             Command       Command         Command      Command Bank B (Bank D)

            Bank A      Bank B            Bank B               Bank B        Bank A        Bank B       (Precharge Termination)

                                                                                                                               Activate

                                  Write           Write                                                        Write Data      Command

                              Command            Command                                                       is masked       Bank B

                                  Bank A         Bank A

* BS1=”L”, Bank C,D =   Idle

Document :1G5-0177                                                           Rev.2                                                       Page 66
VIS                                                                    VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                 CMOS Synchronous Dynamic RAM

Precharge Termination of a Burst (1 of 2)

                                                                                                             Burst Length=8, CAS Latency=2

            T0     T1     T2     T3    T4        T5  T6   T7       T8  T9  T10 T11 T12 T13 T14 T15 T16       T17 T18 T19 T20 T21 T22

CLK

                t  CK2

CKE   High

CS

RAS

CAS

WE

*BS0

A10   RAa                                                     RAb                                 RAc

ADD   RAa           CAa                                   RAb          CAb                        RAc        CAc

                                            tDPL     tRP                                    tRP                                   tRP

DQM

DQ    Hi-Z

                    QAa0   QAa1  QAa2       Da3                                 QAb0  QAb1  QAb2                      QAc0  QAc1  QAc2

      Activate                              Precharge     Activate     Read     Precharge        Activate    Read     Precharge

                    Write                   Command       Command      Command  Command          Command     Command

      Command      Command                  Bank A        Bank A                Bank A           Bank A      Bank A   Command

      Bank A       Bank A                                              Bank A                                         Bank A

                           Precharge Termination                                      Precharge Termination

                           of a Write Burst. Write                                    of a Read Burst.

                           data is masked.

* BS1=”L”, Bank C,D = Idle

Document :1G5-0177                                                     Rev.2                                                Page 67
VIS                                                                   VG36644041DT / VG36648041DT / VG36641641DT

                                                                                   CMOS Synchronous Dynamic RAM

Precharge Termination of a Burst (2 of 2)

                                                                                               Burst Length=8, CAS Latency=3

            T0     T1   T2    T3  T4      T5  T6   T7             T8  T9  T10 T11 T12 T13 T14 T15 T16  T17 T18 T19 T20 T21 T22

CLK

                t  CK3

CKE   High

CS

RAS

CAS

WE

*BS0

A10   RAa                                                    RAb                                             RAc

ADD   RAa               CAa                                  RAb          CAb                                RAc

                                  tDPL        tRP                         t  RAS               tRP

DQM             t  RCD

DQ    Hi-Z

                        DAa0     DAa1                                              QAb0  QAb1  QAb2    QAb3

                                  Precharge        Activate               Read     Activate            Activate

      Activate          Write     Command          Command                Command  Command             Command

      Command           Command   Bank A           Bank A                 Bank A   Bank A              Bank A

      Bank A            Bank A

                              Write Data                                                 Precharge Termination

                              is masked   Precharge Termination                          of a Read Burst.

                                          of a Write Burst.

* BS1=”L”, Bank C,D =   Idle

Document :1G5-0177                                                    Rev.2                                       Page 68
VIS                                                                                      VG36644041DT / VG36648041DT / VG36641641DT

                                                                                                                    CMOS Synchronous Dynamic RAM

Ordering information

                        Part Number                                                      Cycle time                                 Package

          VG366440(80/16)41DT(L)-6                                              6 ns (166MHz 3/3/3)

          VG366440(80/16)41DT(L)-7                                              7 ns (143MHz 3/3/3)                              400mil, 54-Pin

          VG366440(80/16)41DT(L)-7L                                             7.5 ns (133MHz 3/3/3)                            Plastic TSOP

          VG366440(80/16)41DT(L)-8H                                             10 ns (100MHz 2/2/2)

VG36648041DT(L)-7L

•  VG  :  VIS Memory Product

•  36  :  Technology/Design Rule

•  64  :  64Mb

•  80  :  Device Configuration, 40:x4, 80: x8, 16: x16

•  4   :  Device Infernal Banks

•  1   :  Interface Type, 1: LVTTL

•  D   :  Mask/Design Version

•  T   :  Package Type, T: TSOP

•  L   :  None: normal version; L:low power version

•  7L  :  Cycle time; -6 grade is available only on 4M                              X16  option

Packaging Information

• 400mil, 54-Pin Plastic TSOP

          DIM           MILLIMETERS                      INCHES                                                                                  RAD R1

                 MIN.   NOM.         MAX.         MIN.      NOM.     MAX.   54                                  28                                             RAD R

          A      ---    ---          1.20         ---       ---      0.047

          A1     0.05   ---          0.15         0.002     ---      0.006                                                   A2

          A2     0.95   1.00         1.05         0.037     0.039    0.041                                                                                  B         c

          b      0.30   ---          0.45         0.012     ---      0.018

          b1     0.30   ---          0.40         0.012     ---      0.016                                          E1       A1               L             B

          c      0.12   ---          0.21         0.005     ---      0.008                                                                                     0¢X~8¢X

          c1     0.12   ---          0.16         0.005     ---      0.006                                                       DETAIL A

          D      22.09  22.22        22.35        0.870     0.875    0.880

          ZD            0.71 REF.                        0.028 REF.                                                                 b

          e             0.80 BASIC                0.0315 BASIC                                                                      b1        SECTION          B-B

          E      11.56  11.76        11.96        0.455  0.463       0.471  1                                   27

          E1     10.03  10.16        10.29        0.395  0.400       0.405               D

          L      0.40   0.50         0.60         0.016  0.020       0.024                                                                    c1         c

          R      0.12   ---          0.25         0.005     ---      0.010

          R1     0.12   ---          ---          0.005     ---      ---                                                                   BASE METAL

                                                                                                                                           WITH PLATING

          NOTE:                                                                 ZD                                                         DETAIL A

          1. CONTROLLING DIMENSION : MILLIMETERS

          2. DIMENSION D DOES NOT INCLUDE MOLD PROTRUSION.                                                              A

          MOLD PROTRUSION SHALL NOT EXCEED 0.15mm(0.006") PER SIDE.

          DIMENSION E1 DOES NOT INCLUDE INTERLEAD PROTRUSION.

          INTERLEAD PROTRUSION SHALL NOT EXCEED 0.25mm(0.01") PER SIDE.                                e

          3. DIMENSION b DOES NOT INCLUDE DAMBAR PROTRUSIONS/INTRUSION.     b                                                              E

          ALLOWABLE DAMBAR PROTRUSION SHALL NOT CAUSE THE LEAD TO                                                   SEATING  PLANE

          BE WIDER THAN THE MAX b DIMENSION BY MORE THAN 0.13mm.                                 0.100(0.004")

          DAMBAR INTRUSION SHALL NOT CAUSE THE LEAD TO BE NARROWER

          THAN THE MIN b DIMENSION BY MORE THAN 0.07mm.

   Document :1G5-0177                                                                    Rev.2                                                                           Page 69
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