电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

VG36641641BT

器件型号:VG36641641BT
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
下载文档

器件描述

CMOS Synchronous Dynamic RAM

文档预览

VG36641641BT器件文档内容

VIS                                                         Preliminary   VG36641641BT

Description                                                               CMOS Synchronous Dynamic RAM

     The device is CMOS Synchronous Dynamic RAM organized as 1,048,576 - word x 16-bit x 4-bank. it is
fabricated with an advanced submicron CMOS technology and designed to operate from a singly 3.3V only
power supply. It is packaged in JEDEC standard pinout and standard plastic TSOP package.

Features

Single 3.3V (0.3V ) power supply
High speed clock cycle time : 8/10ns
Fully synchronous with all signals referenced to a positive clock edge
Programmable CAS Iatency (2,3)
Programmable burst length (1,2,4,8,&Full page)
Programmable wrap sequence (Sequential/Interleave)
Automatic precharge and controlled precharge
Auto refresh and self refresh modes
Quad Internal banks controlled by A12 & A13 (Bank select)
Each Bank can operate simultaneously and independently
LVTTL compatible I/O interface
Random column access in every cycle
X16 organization
Input/Output controlled by LDQM and UDQM
4,096 refresh cycles/64ms
Burst termination by burst stop and precharge command
Burst read/single write option

The information shown is subject to change without notice.

Document : 1G5-0127                                         Rev2          Page 1
VIS                                          Preliminary                                    VG36641641BT

Pin Configuration                                                CMOS Synchronous Dynamic RAM

                                             VG36641641 (2)

                     VDD      1                              54  VSS
                                                                 DQ15
                     DQ0      2                              53  VSSQ
                                                                 DQ14
                     VDDQ     3                              52  DQ13

                     DQ1      4                              51  VDDQ
                                                                 DQ12
                     DQ2      5                              50  DQ11
                                                                 VSSQ
                     VSSQ     6                              49  DQ10
                                                                 DQ9
                     DQ3      7                              48  VDDQ
                                                                 DQ8
                     DQ4      8                              47  VSS
                                                                 NC
                     VDDQ     9                              46
                                                                 UDQM
                     DQ5      10                             45  CLK
                                                                 CKE
                     DQ6      11                             44  NC

                     VSSQ     12                             43  A11
                                                                 A9
                     DQ7      13                             42  A8
                                                                 A7
                     VDD      14                             41  A6
                                                                 A5
                     LDQM     15                             40  A4
                                                                 VSS
                     WE       16                             39

                     CAS      17                             38

                     RAS      18                             37

                     CS       19                             36

                     A13/BA0  20                             35

                     A12/BA1  21                             34

                     A10      22                             33

                     A0       23                             32

                     A1       24                             31

                     A2       25                             30

                     A3       26                             29

                     VDD      27                             28

Pin Description                    Function  Pin Name                             Function
VG36641641         Address inputs              LDQM              Upper DQ Mask enable,
                   Bank select                 UDQM              Lower DQ Mask enable.
      Pin Name     Data - in/data - out         CLK              Clock input
A0 - A11          Row address strobe           CKE              Clock enable
A12,A13           Column address strobe         CS              Chip select
DQ0 ~ DQ15        Write enable                 VDDQ             Supply voltage for DQ
RAS               Ground                       VSSQ
CAS               Power ( + 3.3V)                               Ground for DQ
WE

VSS
VDD

Document : 1G5-0127                          Rev2                                           Page 2
VIS                                     Preliminary                  VG36641641BT

  Block Diagram                                      CMOS Synchronous Dynamic RAM

CLK      Clock
CKE      Generator

Address                        Row                           Bank D
                               Address                     Bank C
CS                             Buffer                    Bank B
RAS
CAS                               &                      Bank A
WE                             Refresh
                               Counter             Sense Amplifier
                 Command DecoderMode               Column Decoder &
                                 Control LogicRegisterLatch Circuit
                                                                                    Row Decoder
                               Column         Data Control Circuit                                                                                           DQM
                                                                                                                                Latch CircuitAddress           DQ
                                                                                                                                             Input & OutputBuffer

                                                                                                                                                 Buffer&
                               Burst
                               Counter

Document : 1G5-0127                     Rev2                         Page 3
VIS                                                Preliminary                                    VG36641641BT

                                                                CMOS Synchronous Dynamic RAM

Absolute Maximum D.C. Ratings

                    Parameter                      Symbol            Value                    Unit

Voltage on any pin relative to Vss                 VIN, VOUT    -0.5 to + 4.6                 V

Supply voltage relative to Vss                     VDD, VDDQ    -0.5 to + 4.6                 V

Short circuit output current                       IOUT                       50              mA

Power dissipation                                        PD                   1.0             W

Operating temperature                              TOPT            0 to + 70                  C

Storage temperature                                TSTG         -55 to + 125                  C

Caution     Exposing the device to stress above those listed in Absolute Maximum Ratings could cause
         peumanent damage. The device is not meant to be operated under conditions outside the limits
         described in the operational section of this specification. Exposure to Absolute Maximum Rating
         conditions for extended periods may affect device reliability.

Maximum A.C. Operating Requirements for LVTTL Compatible

         Parameter                  Symbol               Min    Max                Unit       Notes
                                                                                                 2
Input High Voltage                  VIH                  2.0   VDDQ + 2.0          V             2

Input Low Voltage                   VIL            VSSQ -2.0    0.8                V

Recommended DC Operating Conditions for LVTTL Compatible

         Parameter                  Symbol               Min    Typ                Max        Unit

Supply Voltage                      VDD, VDDQ            3.0    3.3                3.6           V
Input High Voltage, all inputs
Input Low Voltage, all inputs       VIH                  2.0    -                  VDD + 0.3     V

                                    VIL                  -0.3   -                  0.8           V

Capacitance
(Ta = 25C, f = 1MHZ)

                    Parameter                      Symbol Min Typ Max Unit                    Notes
                                                                                                 1
Input capacitance (All input pins except CLK pin)   Cin        2.5 3.75 5.0             pF       1
CLK pin                                            CCLK                                          1
                                                               2.5 3.25 4.0             pF

Data input/output capacitance                      CI/O        4.0 5.25 6.5             pF

Notes : 1. Capacitance measured with effective capacitance measuring method.

2. The overshoot and undershoot voltage duration is  3ns with no input clamp diodes.

Document : 1G5-0127                                Rev2                                           Page 4
VIS                                                  Preliminary                                     VG36641641BT

                                                                               CMOS Synchronous Dynamic RAM

DC Characteristics (Recommended Operating Conditions unless otherwise noted)

                                                                                        VG36641641B

Parameter                  Symbol  Test Conditions                             -7            -8      Unit  Notes
                                                                                                              1
                                                                          Min Max Min Max
                                                                                                              2
Operating current          ICC1 Burst length = 1                  CL = 3           130           130 mA       3
                                                                                                 130          4
                                   One bank active                CL = 2           130                        4
                                                                                                  2 mA
                                   tRC  tRC(MIN.), Io = 0mA                                       2

Precharge standby          ICC 2P CKE  VIH(MAX.) tCK = 10ns                        2

current in power           ICC 2PS CKE  VIH(MAX.) tCK =                            2
down mode

Precharge standby current ICC 2N CCKKEE  VIH(MIN.) tCK = 10ns.                     25            25 mA

in Nonpower down mode            CCKSE  VIH(MIN.)

                                   Input signals are changed one

                                   time during 2 CLK cycles.

                           ICC 2NS CCKKEE VVIH(MIN.), tCK =                        7             7
                                    CLK  VIL(MAX.)

                                       Input signals are stable.

Active standby current in  ICC 3P CKE  VIL(MAX.), tCK = 10ns                       7             7 mA
power down mode
                           ICC 3PS CKE  VIL(MAX.), tCK =                           5             5
Active standby current in
Nonpower down mode         ICC 3N CCKKEE  VIH(MAX.), tCK = 10ns                    40            40 mA
                                   CCKSE  VIH(MIN.)

                                       Input signals are changed
                                       one time during 2CLKs.

                           ICC 3NS CCKKEE  VIH(MIN.) tCK =                         20            20
                                    CLE  VIL(MAX.)

                                       Input signals are stable.

Operating current          ICC4 CtKCKE  VtCK(MIN.), Io = 0mA CL = 3                170           170 mA
                                                                                                 120
(Burst mode)                       All banks Active               CL = 2           135

Refresh current            ICC5    tRC  tRC(MIN.)                                  220           200 mA
Self refresh current       ICC6    CKE  0.2V
                                                                                   1             1 mA

Input leakage current      ILI     CVKINE  V0, VIN  VDD + 0.3V            -5 5          -5       5 A

                                   Pins not under test = 0V

Output leakage current ILO         VCOKUTE  V0, VOUT  VDD (MAX)           -5 5          -5       5 A

                                   DQ# in H - Z., Dout disabled

Output Low Voltage         VOL     IOL = 2mA                                       0.4           0.4 mA

Output High Voltage        VOH IOH = -2mA                                 2.4           2.4          mA

Notes: 1. ICC1 depends on output loading and cycle rates. Specified values are obtained with the output
              open. In addition to this, ICC1 is measured on condition that addresses are changed only one
              time during tCK(MIN.).

          2. ICC4 depends on output loading and cycle rates. Specified values are obtained with the output
              open. In addition to this, ICC4 is measured on condition that addresses are changed only one
              time during tCK(MIN.).

          3. ICC5 is measured on condition that addresses are changed only one time during tCK(MIN.).
          4. For LVTTL compatible, VG36648041.

Document : 1G5-0127                                  Rev2                                            Page 5
VIS                                               Preliminary                    VG36641641BT

                                                                  CMOS Synchronous Dynamic RAM

A. C Characteristics : (Ta = 0 to 70C VDD = 3.3V 0.3VSS = 0V)

Test Conditions for LVTTL Compatible :  2.0/0.8V  Input timing reference level/  1.4V
         AC input Levels (VIH/VIL)         1ns    Output timing reference level  50pF

           Input rise and fall time               Output load condition

AC Test Load Circuits (for LVTTL interface) :                                    1.4V

      VDDQ  VDDQ                                                                     50
      VOUT
                                                  Z = 50                                50PF
Device
Under
Test

Document : 1G5-0127                               Rev2                           Page 6
VIS                                            Preliminary                                   VG36641641BT

                                                                           CMOS Synchronous Dynamic RAM

A. C Characteristics : (Ta = 0 to 70C VDD = 3.3V 0.3V, VSS = 0V)

                                                                            VG36641641B            Unit

     Parameter                          CAS    symbol                   -7               -8         ns
                                      Latency                                                       ns
                                                                                                    ns
                                                                   Min      Max   Min        Max    ns
                                                                                                    ns
CLK cycle time                        3        tck3                     7                8          ns
                                                                                                    ns
CLK to valid output delay             2        tck2                10             10                ns
                                                                                                    ns
CLK high pulse width                  3        tAc3                         5                6      ns
CLK low pulse width                                                                                 ns
CKE setup time                        2        tAc2                         6                6      ns
CKE hold time                                                                                       ns
Address setup time                             tCH                 2.5                   3          ns
Address hold time                                                                                   ns
Command setup time                             tCL                 2.5                   3          ns
Command hold time                                                                                   ns
Data input setup time                          tCKS                     2                2
Data input hold time                                                                                ns
Output data hold time                          tCKH                     1                1          ns
CLK to output in low - Z                                                                            ns
CLK to output in H - Z                         tAS                      2                2          ns
                                                                                                    ns
                                               tAH                      1                1          ns
                                                                                                   CLK
                                               tCMS                     2                2         CLK

                                               tCMH                     1                1

                                               tDS                      2                2

                                               tDH                      1                1

                                               tOH                      3                3

                                               tLZ                      0                0

                                      3        tHZ                          5                6

                                      2                                     6                6

CLK to output in Hi - Z without load           tOHN        1.8              120K     1.8     120K
Row active to active delay                     tRRD         14                        16
RAS to CAS delay                               tRCD         20                        20
Row precharge time                              tRP         20                        20
ROW active time                                tRAS         40                        48
ROW cycle time                                 tRC          60                        68
Last data in to burst stop                     tBDL
Data - in to ACT(REF) command                  tDAL          1                          1
                                                       1+ tRP                     1+tRP

Data - in to precharge                         tDPL                     1                1         CLK
Transition time                                 tT
Mode reg. set cycle                                                     1   10           1   10 ns
Power down exit setup time                     tRSC
Self refresh exit time                         tPDE                     2                2         CLK
Refresh time                                   tSRX
                                               tREF                     2                2           ns

                                                                        1                1         CLK

                                                                            64               64 ms

Document : 1G5-0127                            Rev2                                          Page 7
VIS                                                                     Preliminary                                                  VG36641641BT

Basic Features and Function Description                                                                        CMOS Synchronous Dynamic RAM
         1.Simplified State Diagram

                      Mode              MRS                                                         Self                     AUTO
                     Register                                                                        Refresh                Refresh
                                                                        IDLE
                        Set                                                   SELFSeEnLtFryexit
                                                                                              REF

                                                                        ACT     CKE
                                                                              CKE

                                                                                                                    Power
                                                                                                                    Down

                                                                      ROW     CKE                                   Active
                                                                     ACTIVE              CKE                        Power
                                                                                                                    Down

                               BST                                                                   Read      BST
                                               Auto prWreitdeharwitgeh
Write (Write recovery)                     Write                              RAuetaodPwreitchharge                 Read
                                          rite recovery
                                        W                               PRE

  WRITE CKE                    WRITE         Read (write recovery)                                             READ       CKE           READ
SUSPEND CKE                                                                                                                  CKE     SUSPEND

   Write with                           AutoRPeraedchwaitrhge             Write                                        Read with
Auto Precharge                                                                                                      Auto Precharge
                                                                        (writAeWurertoictoePvewreriytc)hharge
                                        PRE (Precharge termination)
WRITE A CKE                   WRITE A                                  PRE (Precharge termination)                       CKE         READA
SUSPEND CKE                                                                                                                          SUSPEND
                                                                                                               READ A       CKE

POWER                Precharge                           Precharge
   ON

                                                                                                                                    Automatic sequence
                                                                                                                                   Manual input
                                                         Note: After the AUTO refresh operation, precharge operation is
                                                                 performed automatically and enter the IDLE state

Document : 1G5-0127                                                     Rev2                                                         Page 8
VIS                                                          Preliminary                                      VG36641641BT

                                                                                 CMOS Synchronous Dynamic RAM

2.Truth Table
   2.1 Command Truth Table

                                            CKE                                                                         A11
                                                                                                           A10 A9 - A0
           FUNCTION         Symbol       n-1 n                    CS RAS CAS WE BA
Device deselect              DESL
No operation                 NOP         H                X        H     X          X       X        X     X        X
Mode register set            MRS
Bank activate                 ACT        H                X        L     H          H       H        X     X        X
Read                         READ
Read with auto precharge    READA        H                X        L     L          L       L        L     L        V
Write                        WRIT
Write with auto precharge   WRITA        H                X        L     L          H       H        V     V        V
Precharge select bank         PRE
Precharge all banks          PALL        H                X        L     H          L       H        V     L        V
Burst stop                    BST
CBR (Auto) refresh            REF        H                X        L     H          L       H        V     H        V
Self refresh                 SELF
                                         H                X        L     H          L       L        V     L        V

                                         H                X        L     H          L       L        V     H        V

                                         H                X        L     L          H       L        V     L        X

                                         H                X        L     L          H       L        X     H        X

                                         H                X        L     H          H       L        X     X        X

                                         H                H        L     L          L       H        X     X        X

                                         H                L        L     L          L       H        X     X        X

       2.2 DQM Truth Table                                                             CKE                    DQM

                         FUNCTION                         Symbol              n -1             n -1        U        L
Data write/output enable                                    ENB
Data mask/output disable                                   MASK                  H             X                 L
Upper byte write enable/output enable                      ENBU
Lower byte write enable/output enable                      ENBL                  H             X                 H
Upper byte write inhibit/output disable
Lower byte write inhibit/output disable                   MASKU                  H             X           L        X
                                                          MASKL
                                                                                 H             X           X        L

                                                                                 H             X           H        X

                                                                                 H             X           X        H

2.3 CKE Truth Table

                                                                         CKE                                        Add -
                                                                                                                    ress
  Current State              Function                     Symbol   n-1 n            CS RAS CAS WE
Activating       Clock suspend mode entry                                                                             X
Any              Clock suspend                              REF       H       L        X       X        X     X       X
Clock suspend    Clock suspend mode exit                   SELF                                                       X
Idle             CBR refresh command                                  L       L        X       X        X     X       X
Idle             Self refresh entry                                                                                   X
Self refresh     Self refresh exit                                    L       H        X       X        X     X       X
                                                                                                                      X
                                                                      H       H        L       L        L     H       X
                                                                                                                      X
                                                                      H       L        L       L        L     H

                                                                      L       H        L       H        H     H

                                                                      L       H        HX               X     X

Idle             Power down entry                                     H       L        X       X        X     X
Power down       Power down exit
                                                                      L       H        X       X        X     X

H : High level, L : Low level
X : High or Low level (Don't care), V : Valid Data input

Document : 1G5-0127                                          Rev2                                          Page 9
VIS                                     Preliminary                        VG36641641BT

                                                     CMOS Synchronous Dynamic RAM

   2.4 Operative Command Table Notes 1  Command               Action                 (1/3)
HCurrent state CS RAS CAS WE Address                                                   Notes

Idle        H X X XX                    DESL      Nop or Power down                        2

            L H H XX                    NOP or BST Nop or Power down                       2

            L H L H BA, CA, A10 READ/READA ILLEGAL                                         3

            L H L L BA, CA, A10 WRIT/WRITA ILLEGAL                                         3

            L L H H BR, RA              ACT       Row active

            L L H L BA, A10             PRE/PALL  Nop

            L L L HX                    REF/SELF  Refresh or Self refresh                  4

            L L L L Op-Code             MPS       Mode register access

Row active  H X X XX                    DESL      Nop

            L H H XX                    NOP or BST Nop

            L H L H BA, CA, A10 READ/READA Begin read : Determine AP                       5

            L H L L BA, CA, A10 WRIT/WRITA Begin write : Determine AP                      5

            L L H H BA, RA              ACT       ILLEGAL                                  3

            L L H L BA, A10             PRE/PALL  Precharge                                6

            L L L HX                    REF/SELF  ILLEGAL

            L L L L Op-Code             MRS       ILLEGAL

Read        H X X XX                    DESL      Continue burst to end  Row active

            L H H HX                    NOP       Continue burst to end  Row active

            L H H LX                    BST       Burst stop  Row active

            L H L H BA, CA, A10 READ/READA Term burst, new read : Determine AP             7

            L H L L BA, CA, A10 WRIT/WRITA Term burst, start write : Determine AP          7,8

            L L H H BA, RA              ACT       ILLEGAL                                  3

            L L H L BA, A10             PRE/PALL  Term burst, precharging

            L L L HX                    REF/SELF  ILLEGAL

            L L L L Op-Code             MRS       ILLEGAL

Write       H X X XX                    DESL      Continue burst to end  write recovering

            L H H HX                    NOP       Continue burst to end  write recovering

            L H H LX                    BST       Burst stop  Row active

            L H L H BA, CA, A10 READ/READA Term burst, start read : Determine AP           7,8

            L H L L BA, CA, A10 WRIT/WRITA Term burst, new write : Determine AP            7

            L L H H BA, RA              ACT       ILLEGAL                                  3

            L L H L BA, A10             PRE/PALL  Term burst, precharging                  9

            L L L HX                    REF/SELF  ILLEGAL

            L L L L Op-Code             MRS       ILLEGAL

Document : 1G5-0127                     Rev2                               Page 10
VIS                                    Preliminary                          VG36641641BT

                                                    CMOS Synchronous Dynamic RAM

Current state    CS RAS CA WE Address  Command             Action                     (2/3)
Read with auto    H X X XX                                                           Notes
precharge         L H H HX             DESL      Continue burst to end  Precharging
                  L H H LX             NOP       Continue burst to end  Precharging    11
Write with auto   L H L H BA, CA, A10                                                  11
precharge         L H L L BA, CA, A10  BST       ILLEGAL                              3,11
                  L L H H BA, RA                                                      3,11
Precharging       L L H L BA, A10      READ/READA ILLEGAL
                  L L L HX                                                             11
Row activating    L L L L Op - Code    WRIT/WRITA ILLEGAL                              11
                  H X X XX                                                            3,11
                                       ACT       ILLEGAL                              3,11
                  L H H HX
                                       PRE/PALL  ILLEGAL                                3
                  L H H LX                                                              3
                  L H L H BA, CA, A10  PEF/SELF  ILLEGAL                                3
                  L H L L BA, CA, A10
                  L L H H BA, RA       MRS       ILLEGAL                                3
                  L L H L BA, A10                                                       3
                  L L L HX             DESL      Continue burst to end  write         3,9
                  L L L L Op - code                                                     3
                  H X X XX                       recovering with auto precharte

                  L H H HX             NOP       Continue burst to end  write

                  L H H LX                       recovering with auto precharge

                  L H L H BA, CA, A10  BST       ILLEGAL
                  L H L L BA, CA, A10
                  L L H H BA, RA       READ/READA ILLEGAL
                  L L H L BA, A10
                                       WRIT/WRITA ILLEGAL
                  L L L HX
                  L L L L Op - Code    ACT       ILLEGAL
                  H X X XX
                  L H H HX             PRE/PALL  ILLEGAL
                  L H H LX
                  L H L H BA, CA, A10  REF/SELF  ILLEGAL
                  L H L L BA, CA, A10
                  L L H H BA, RA       MRS       ILLEGAL
                  L L H L BA, A10      DESL
                  L L L HX             NOP       Nop  Enter idle after tRP
                  L L L L Op - Code    BST       Nop  Enter idle after tRP
                                                 Nop  Enter idle after tRP

                                       READ/READA ILLEGAL

                                       WRIT/WRITA ILLEGAL

                                       ACT       ILLEGAL

                                       PRE/PALL  Nop  Enter idle after tRP

                                       REF/SELF  ILLEGAL

                                       MRS       ILLEGAL

                                       DESL      Nop  Enter row active after tRCD
                                       NOP       Nop  Enter row active after tRCD
                                       BST       Nop  Enter row active after tRCD

                                       READ/READA ILLEGAL

                                       WRIT/WRITA ILLEGAL

                                       ACT       ILLEGAL

                                       PRE/PALL  ILLEGAL

                                       REF/SELF  ILLEGAL

                                       MRS       ILLEGAL

Document : 1G5-0127                    Rev2                                 Page 11
VIS                                  Preliminary                             VG36641641BT

                                                  CMOS Synchronous Dynamic RAM

Current     CS RAS CAS WE Address    Command                 Action                                              (3/3)
                                                                                                                 Notes

Write       H        X  X XX         DESL         Nop  Enter row active after tDPL
                                     NOP          Nop  Enter row active after tDPL
recovering  L        H  H HX

            L        H  H LX         BST          Nop  Enter row active after tDPL

            L        H  L H BA, CA, A10 READ/READA Start read, Determine AP                                      8

            L        H  L  L BA, CA, A10 WRIT/WRITA New write, Determine AP

            L        L  H H BA, RA   ACT          ILLEGAL                                                        3

            L        L  H L BA, A10  PRE/PALL     ILLEGAL                                                        3

            L        L  L HX         PEF/SELF     ILLEGAL

            L        L  L L Op - Code MRS         ILLEGAL

Write       H        X  X XX         DESL         Nop  Enter precharge after tDPL
                                     NOP          Nop  Enter precharge after tDPL
recovering  L        H  H HX         BST          Nop  Enter precharge after tDPL
with auto

precharge   L        H  H LX

            L        H  L H BA, CA, A10 READ/READA ILLEGAL                                                       3,8,11

            L        H  L  L BA, CA, A10 WRIT/WRITA ILLEGAL                                                      3,11

            L        L  H H BA, RA   ACT          ILLEGAL                                                        3,11

            L        L  H L BA, A10  PRE/PALL     ILLEGAL                                                        3

            L        L  L HX         REF/SELF     ILLEGAL

            L        L  L L Op - Code MRS         ILLEGAL

Auto        H        X  X XX         DESL         Nop Enter idle after tRC
                                     NOP/BST      Nop Enter idle after tRC
Refreshing  L        H  H XX         READ/WRIT    ILLEGAL

            L        H  L XX

            L        L  H XX         ACT/PRE/PALL ILLEGAL

            L        L  L XX         REF/SELF/MRS ILLEGAL

Mode regis- H        X  X XX         DESL         Nop  Enter idle after 2 Clocks

ter         L        H  H HX         NOP          Nop  Enter idle after 2 Clocks
setting
            L        H  H LX         BST          ILLEGAL

            L        H  L XX         READ/WRITE ILLEGAL

            L        L  X XX         ACT/PRE/PALL/ ILLEGAL
                                     REF/SELF/MRS

Note: 1. All entries assume that CKE was active (High level) during the preceding clock cycle.
        2. If both banks are idle, and CKE is inactive (Low level), the device will enter Power downmode.
           All input buffers except CKE will be disabled.
        3. Illegal to bank in specified states; Function may be legal in the bank indicated by BankAddress(BA),

           depending on the state of that bank.

        4. If both banks are idle, and CKE is inactive (Low level), the device will enter Self refresh mode.
           All input buffers except CKE will be disabled.

        5. Illegal if tRCD is not satisfied.
        6. Illegal if tRAS is not satisfied.
        7. Must satisfy burst interrupt condition.
        8. Must satisfy bus contention, bus turn around, and/or write recovery requirements.
        9. Must mask preceding data which don't satisfy tDPL.
        10. Illegal if tRRD is not satisfied.
        11. Illegal for single bank, but legal for other banks in multi-bank devices.

Document : 1G5-0127                  Rev2                            Page 12
VIS                                           Preliminary                                     VG36641641BT

   2.5 Command Truth Table for CKE Note 1                           CMOS Synchronous Dynamic RAM

Current state CKE CKE CS RAS CAS WE Address                                         Action                Notes
                      n-1 n

Self refresh  H      XXX                   X  X     X               INVALID, CLK (n - 1)would exit S.R.
    (S.R.)
              L      HH X                  X  X     X               S.R. Recovery                         2

              L      HLH                   H  X     X               S.R. Recovery                         2

              L      HLH                   L  X     X               ILLEGAL

              L      HL L                  X  X     X               ILLEGAL

              L      LXX                   X  X     X               Maintain S.R.

Self refresh  H      HH X                  X  X     X               Idle after tRC
recovery
              H      HLH                   H  X     X               Idle after tRC

              H      HLH                   L  X     X               ILLEGAL

              H      HL L                  X  X     X               ILLEGAL

              H      LHX                   X  X     X               Begin clock suspend next cycle        5

              H      L LH                  H  X     X               Begin clock suspend next cycle        5

              H      L LH                  L  X     X               ILLEGAL

              H      LLL                   X  X     X               ILLEGAL

              L      HX X                  X  X     X               Exit clock suspend next cycle         2

              L      LXX                   X  X     X               Maintain clock suspend

Power down    H      XXX                   X  X                     INVALID, CLK (n - 1) would exit P.D.

(P.D.)        L      HX X                  X  X     X               EXIT P.D. Idle                        2

              L      LXX                   X  X     X               Maintain power down mode

Both banks    H      HH X                  X  X                     Refer to operations in Operative
idle                                                                Command Table

              H      HLH                   X  X                     Refer to operations in Operative
                                                                    Command Table

              H      HL L                  H  X                     Refer to operation in Operative
                                                                    Command Table

              H      HL L                  L  H     X               Auto Refresh

              H      HL L                  L  L Op - Code Refer to operations in Operative

                                                                    Command Table

              H      LHX                   X  X                     Refer to operations in Operative
                                                                    Command Table

              H      L LH                  X  X                     Refer to operations in Operative
                                                                    Command Table

              H      LLL                   H  X                     Refer to operations in Operative
                                                                    Command Table

              H      LLL                   L  H     X               Self refresh                          3

              H      LLL                   L  L Op - Code Refer to operations in Operative

                                                                    Command Table

              L      XXX                   X  X     X               Power down                            3

Any state     H      HX X                  X  X     X               Refer to operations in Operative

other than                                                          Command Table

listed above  H      LXX                   X  X     X               Begin clock suspend next cycle        4

              L      HX X                  X  X     X               Exit clock suspend next cycle

              L      LXX                   X  X     X               Maintain clock suspend

Note: 1. H : Hight level, L : low level, X : High or low level (Don't care).
       2. CKE Low to High transition will re-enable CLK and other inputs asynchronously. A minimum setup

        time must be satisfied before any command other than EXIT.

3. Power down and Self refresh can be entered only from the both banks idle state.
4. Must be legal command as defined in Operative Command Table.
5. Illegal if tSREX is not satisfied.

Document : 1G5-0127                           Rev2                                          Page 13
VIS                                           Preliminary                       VG36641641BT

                                                           CMOS Synchronous Dynamic RAM

5.Mode Register (Address Input for Mode Set)

13 12 11 10 9 8 7 6 5 4 3 2 1 0

00 0 0 0 0 1         Reserved                       JEDEC Standard Test Set

13 12 11 10 9 8 7 6 5 4 3 2 1 0

x x x x 1 0 0 LTMODE WT                       BL    Burst Read and Single Write (for Write Through Cache)

13 12 11 10 9 8 7 6 5 4 3 2 1 0

x x x x 0 0 0 LTMODE WT                       BL    Burst Read and Burst Write           X = Don't care

                                                                         Bits2 - 0 WT = 0 WT = 1

                                                                         000         1      1

                                                                         001         2      2

                                                                         010         4      4

                                                           Burst length  011         8      8
                                                           Wrap type
                                                                         100         R      R

                                                                         101         R      R

                                                                         110         R      R

                                                                         111 Full page R

                                                                         0 Sequential
                                                                         1 Interleave

                                                                             Bits6 - 4 CAS Iatency

                                                                                000      R

                                                                                001      R

                                                                                010      2

                                                           Latency           011         3
                                                            mode
                                                                             100         R

                                                                             101         R

                                                                             110         R

                                                                                111      R

                                                                         Remark R : Reserved

Document : 1G5-0127                           Rev2                              Page 14
VIS                               Preliminary                                     VG36641641BT

                                                          CMOS Synchronous Dynamic RAM

5.1 Burst Length and Sequence

        (Burst of Two)            Sequential Addressing   Interleave Addressing Sequence (decimal)
Starting Address                  Sequence (decimal)
(column address A0, binary)                                                         0, 1
                                                 0, 1                               1, 0
                        0
                                                 1, 0
                        1

        (Burst of Four)           Sequential Addressing   Interleave Addressing Sequence (decimal)
Starting Address                  Sequence (decimal)
(column address A1 - A0, binary)                                                 0, 1, 2, 3
                                              0, 1, 2, 3                         1, 0, 3, 2
                       00                     1, 2, 3, 0                         2, 3, 0, 1
                       01                     2, 3, 0, 1                         3, 2, 1, 0
                       10                     3, 0, 1, 2
                       11

         (Burst of Eight)         Sequential Addressing   Interleave Addressing Sequence(decimal)
                                  Sequence (decimal)
Starting Address
(column address A2 - A0, binary)

     000                          0, 1, 2, 3, 4, 5, 6, 7  0, 1, 2, 3, 4, 5, 6, 7

     001                          1, 2, 3, 4, 5, 6, 7, 0  1, 0, 3, 2, 5, 4, 7, 6

     010                          2, 3, 4, 5, 6, 7, 0, 1  2, 3, 0, 1, 6, 7, 4, 5

     011                          3, 4, 5, 6, 7, 0, 1 ,2  3, 2, 1, 0, 7, 6, 5, 4

     100                          4, 5, 6, 7, 0, 1, 2, 3  4, 5, 6, 7, 0, 1, 2, 3

     101                          5, 6 ,7, 0, 1, 2, 3, 4  5, 4, 7, 6, 1, 0, 3, 2

     110                          6, 7 ,0 ,1 ,2 ,3 ,4 ,5  6, 7, 4, 5, 2, 3, 0, 1

     111                          7, 0, 1, 2, 3, 4, 5, 6  7, 6, 5, 4, 3, 2, 1, 0

Full page burst is an extension of the above tables of Sequential Addressing, with the length being 512
for 8M x 8 devices.

Document : 1G5-0127               Rev2                    Page 15
VIS                  Preliminary                                      VG36641641BT

                                                    CMOS Synchronous Dynamic RAM

6.Address Bits of Bank-Select and Precharge
  6.1 Quad banks controlled by A12 & A13 (for VG36648041/VG36648042)

Row A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13  A12 A13 Result
(Activate command)
                                                       0              0 Select Bank A

                                                                      "Activate " command

                                                       0              1 Select Bank B

                                                                      "Activate" command

                                                       1              0 Select Bank C

                                                                      "Activate" command

                                                       1              1 Select Bank D

                                                                      "Activate" command

Row A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13  A10 A12 A13 Result
(Precharge command)                                  0 0 0 Precharge Bank A
                                                     0 0 1 Precharge Bank B
                                                     0 1 0 Precharge Bank C
                                                     0 1 1 Precharge Bank D
                                                     1 X X Precharge All Banks

                                                             X: Don't care

                           0 Disables Auto - Precharge (End of Burst)
                           1 Enables Auto - Precharge (End of Burst)

Co1. A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A12 A13 Result

(CAS strobes)                                       0                 0 Enables Read/Write

                                                                      commands for Bank A

                                                    0                 1 Enables Read/Write

                                                                      commands for Bank B

                                                    1                 0 Enables Read/Write

                                                                      commands for Bank C

                                                    1                 1 Enables Read/Write

                                                                      commands for Bank D

Document : 1G5-0127  Rev2                                             Page 16
VIS                                          Preliminary                                                          VG36641641BT

                                                                                             CMOS Synchronous Dynamic RAM

7.Precharge

    The precharge command can be asserted anytime after tRAS(min) is satisfied.
    Soon after the precharge command is asserted, the precharge operation is performed and the synchronous DRAM
enters the idle state after tRP(min.) is satisfied. The parameter tRP is the time required to perform the precharge.
    The earliest timing in a read cycle that a precharge command can be asserted without losing any data in the burst is
as follows.

                                                                                                                      Burst lengh=4

PrechargeE            T0           T1  T2          T3                                        T4       T5      T6      T7
      CLK
      Command             Read

     CAS latency = 2                                                                             PRE
      DQ
                                             Q0        Q1                                        Q2       Q3          Hi - Z

Command                   Read                                                                   PRE

CAS latency = 3

    DQ                                                                                           Q1               Q3  Hi - Z
                                                                                         Q0
                                                                                                          Q2
CAS latency = 2 : One clock earlier than the last output data.
                    3 : Two clocks earlier than the last output data.

                                                                                                                  (tRAS is satisfied)

     In order to write all data to the memory cell correctly, the asynchronous parameter "tDPL" must be satis-
fied. The tDPL(min.) specification defines the earliest time that a precharge command can be asserted. The
minimum number of clocks can be calculated by dividing tDPL(min.) by the clock cycle time.

     In summary, the precharge command can be asserted relative to the reference clock that indicates the
last data word is valid. In the following table, minus means clocks before the reference; plus means time
after the reference.

                      CAS latency      Read               Write
                             2           -1            + tDPL(min.)
                             3           -2            + tDPL(min.)

Document : 1G5-0127                          Rev2                                                                 Page 17
VIS                                              Preliminary                                           VG36641641BT

                                                                CMOS Synchronous Dynamic RAM

8.Auto Precharge

       During a read or write command cycle, A10 controls whether auto precharge is selected. If A10 is high
  in the read or write command (Read with Auto precharge command or Write with Auto precharge com-
  mand), auto precharge is selected and begins automatically after the burst access.

       In the write cycle, tDAL(min.) must be satisfied before asserting the next activate command to the bank
  being precharged.

       When using auto precharge in the read cycle, knowing when the precharge starts is important because
  the next activate command to the bank being precharged cannot be executed until the precharge cycle
  ends. Once auto precharge has started, an activate command to the bank can be asserted after tRP has
  been satisfied.

       A Read or Write command without auto - precharge can be terminated in the midst of a burst operation.
  However, a Read or Write command with auto - precharge can not be interrupted by the same bank com-
  mands before the entire burst operation is completed. Therefore use of the same bank Read, Write, Pre-
  charge or Burst Stop command is prohibited during a read or write cycle with auto - precharge. It should be
  noted that the device will not respond to the Auto - Precharge command if the device is programmed for full
  page burst read or write cycles.

       The timing when the auto precharge cycle begins depends both on both the CAS Iatency programmed
  into the mode register and whether the cycle is read or write.

8.1 Read with Auto Precharge
          During a READA cycle, the auto precharge begins one clock earlier (CL = 2) or two clocks earlier

     (CL = 3) than the last word output.

READ with AUTO PRECHARGE

                                                                                                       Burst lengh = 4

                     T0           T1         T2        T3       T4       T5                        T6  T7              T8

CLK                      READA B             No New Command to Bank B
Command                                                                     Auto precharge starts

CAS latency = 2

DQ                                               QB0       QB1      QB2      QB3                               Hi - Z
Command                                                                                                QB3 Hi - Z
                                                 No New Command to Bank B
                                                                         Auto precharge starts

                         READA B

CAS latency = 3                                            QB0      QB1      QB2
DQ

Remark READA means READ with AUTO PRECHARGE

Document : 1G5-0127                              Rev2                                                  Page 18
VIS                                                        Preliminary                                          VG36641641BT

                                                                          CMOS Synchronous Dynamic RAM

8.2 Write with Auto Precharge
          During a write cycle, the auto precharge starts at the timing that is equal to the value of tDPL(min.)

      after the last data word input to the device.

WRITE with AUTO PRECHRGE

                                                                                                                Burst lengh = 4

                               T0             T1       T2        T3       T4  T5                            T6  T7       T8

CLK                            WRITA B            No New Command to Bank B
Command                                                                              AUTO PRECHARGE starts

CAS latency = 2                                                                 tDPL

DQ                                   DB0          DB1      DB2       DB3                                        Hi - Z_
                                   WRITA B                                                                      Hi - Z
Command                                                No New Command to Bank B
CAS latency = 3                                                                    AUTO PRECHARGE starts
DQ
                                                                               tDPL

                                   DB0            DB1      DB2       DB3

Remark WRITA means WRITE with AUTO Precharge

     In summary, the auto precharge cycle begins relative to a reference clock that indicates the last data
word is valid.

     In the table below, minus means clocks before the reference; plus means clocks after the reference.

                     CAS latency                       Read                  Write
                            2                            -1               + tDPL(min.)
                            3                            -2               + tDPL(min.)

9.Read/Write Command Interval

Document : 1G5-0127                                        Rev2                                                 Page 19
VIS                                   Preliminary                              VG36641641BT

                                                       CMOS Synchronous Dynamic RAM

8.3 Multibank Operation- Read with Auto Precharge
        During a READA cycle interrupted by a Read, Write command of another banks, the auto-pre-

charge scheduled time would not be changed.

Multibank Operation

                                                                                                                                                                                      Burst lengh=8

                              T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14

CLK                                         Auto precharge bank A starts
Command
CAS latency=2        READA A  Read B
DQ                   READA A
                                                                               Hi-Z
Command
CAS latency=3                 QA0 QA1 QB0 QB1 QB2 QB3 QB4 QB5 QB6 QB7
DQ
                                            Auto precharge bank A starts

                              Read B

                                                                                                   Hi-Z

                                      QA0 QA1 QB0 QB1 QB2 QB3 QB4 QB5 QB6 QB7

                                      Similiar top.21

Document : 1G5-0127                   Rev2                                     Page 20
VIS                                                       Preliminary                                   VG36641641BT

                                                                          CMOS Synchronous Dynamic RAM

8.4 Multibank Operation- Write with Auto Precharge
        During a WRITEA cycle interrupted by a Read, Write command of another banks, the auto-pre-

     charge scheduled time would not be changed.

Multibank Operation                     T1 T2 T3 T4 T5 T6                 T7 T8                  Burst lengh=8
                               T0
                                                                                         T9 T10

CLK                                                                            Auto precharge bank A starts
Command
CAS latency=2                      WRITA A        Read B
DQ
                                   DA0       DA1                DB0  DB1  DB2  DB3  DB4                 DB5                                                           Hi-Z
Command
CAS latency=3                                                                  Auto precharge bank A starts

DQ                                 WRITA A        Read B

                                   DA0       DA1                     DB0  DB1  DB2  DB3                 DB4                                                           Hi-Z

Multibank Operation                                                                                                                                    Burst lengh=8
                          T0 T1 T2
                                                  T3 T4 T5 T6 T7 T8 T9 T10 T11

CLK                                                                       Auto precharge bank A starts

Command              WRITA A                 Write B
CAS latency=2
DQ                   DA0                DA1       DB0 DB1 DB2 DB3 DB4 DB5 DB6       DB7                      Hi-Z

Command                                                                   Auto precharge bank A starts
CAS latency=3
DQ                   WRITA A                 Write B

                     DA0                DA1       DB0 DB1 DB2 DB3 DB4 DB5 DB6       DB7                      Hi-Z

Document : 1G5-0127                                       Rev2                           Page 21
VIS                                                         Preliminary                                  VG36641641BT

                                                                                  CMOS Synchronous Dynamic RAM

9.1 Read to Read command interval
         During a read cycle when a new read command is asserted, it will be effective after the CAS latency,

    even if the previous read operation has not completed. READ will be interrupted by another READ.
         Each read command can be asserted in every clock without any restriction.

READ to READ Command Interval

                                                                                            Burst lengh=4, CAS latency=2

                     T0           T1           T2           T3           T4       T5        T6       T7           T8

   CLK                   Read A       Read B
Command

DQ                                                 QA0          QB0          QB1       QB2      QB3          Hi-Z_

                         1 cycle

9.2 Write to Write Command Interval
         During a write cycle, when a new Write command is asserted, the previous burst will terminated and the

    new burst will begin with a new write command. WRITE will be interrupted by another WRITE.
         Each write command can be asserted in every clock without any restriction.

WRITE to WRITE Command Interval

                                                                                                Burst lengh=4, CAS latency=2

                     T0           T1               T2           T3           T4        T5       T6       T7               T8

   CLK                   Write A          Write B
Command

DQ                       QA0              QB0          QB1          QB2           QB3       Hi-Z_

                                 1 cycle

Document : 1G5-0127                                         Rev2                                         Page 22
VIS                                                              Preliminary                           VG36641641BT

                                                                                CMOS Synchronous Dynamic RAM

9.3 Write to Read Command Interval
         The write command to read command interval is also a minimum of 1 cycle. Only the write data before

     the read command will be written. The data bus must be Hi-Z at least one cycle prior to the first DOUT.

WRITE to READ Command Interval

                                                                                                       Burst lengh=4

                     T0              T1          T2              T3         T4       T5       T6       T7             T8

  CLK                             1 cycle
                         WRITE A Read B
Command
CAS latency=2                   DA0              Hi-Z                  QB0      QB1      QB2      QB3
DQ

Command                  Write A         Read B
CAS latency=3
DQ                                                         Hi-Z                 QB0      QB1      QB2               QB3
                                DA0

9.4 Read to Write Command Interval
          During a read cycle, READ can be interrupted by WRITE.
          DQM must be in High at least 3 clocks prior to the write command. There is a restriction to avoid a data

     conflict. The data bus must be Hi-Z using DQM before Write.

Document : 1G5-0127                                              Rev2                             Page 23
VIS                                                                 Preliminary                                        VG36641641BT

                                                                                           CMOS Synchronous Dynamic RAM

READ to WRITE Command Interval

                                                                                                                       CAS latency=2

                           T0          T1               T2          T3          T4           T5            T6      T7      T8

CLK

Command                          Read           Write

DQM

DQ                         Hi-Z                 D0          D1          D2          D3

                                       1 cycle

                                                                                                               Burst length=8, CAS latency=2

         T0                T1          T2               T3          T4          T5             T6          T7      T8           T9

CLK                  Read                                                                           Write
Command
DQM                                                 Q0      Q1              Q2                      D0         D1      D2

DQ

                                                                                     Hi-Z is
                                                                                    necessary

                                                                                                   example: Burst length=4, CAS latency=3

                     T0          T1                 T2          T3          T4           T5         T6         T7      T8

CLK                        Read                                                              Write
Command
DQM

DQ

                                                                    Q2          Hi-Z is        D0          D1      D2

                                                                                necessary

                           The minimum command interval = (4+1) cycles

Document : 1G5-0127                                                 Rev2                                               Page 24
VIS                                                Preliminary                              VG36641641BT

                                                                    CMOS Synchronous Dynamic RAM

10.BURST Termination
        There are two methods to terminate a burst operation other than using a read or a write command.

    One is the burst stop command and the other is the precharge command.

    10.1 BURST Stop Command
                During a read burst. when the burst stop command is asserted, the burst read data are termi-

          nated and the data bus goes to high-impedance after the CAS latency from the burst stop com-
          mand.

                During a write burst, when the burst stop command is asserted, any data provided at that cycle
          will not be written. The burst write is effectively terminated and no further data can be written until a
          new write command is asserted.

Burst Termination                                                                    Burst lengh=X, CAS Intency=2,3

             CLK                T0         T1      T2      T3       T4       T5      T6                              T7
            Command
                                    Read                       BST

CAS latency=2                                          Q0      Q1       Q2           Hi-Z
       DQ
                                                               Q0       Q1       Q2         Hi-Z
CAS latency=3
       DQ

Remark BST: Burst stop command

                                                                                 Burst lengh=X, CAS latency=2,3

                                T0         T1      T2      T3       T4       T5      T6                              T7

CLK

Command                             Write                               BST

CAS latency=2,3                     Q0         Q0      Q1      Q2                    Hi-Z_
      DQ

Remark BST: Burst command                          Rev2                                    Page 25
Document : 1G5-0127
VIS                                          Preliminary                                               VG36641641BT

                                                               CMOS Synchronous Dynamic RAM

10.2 PRECHARGE TERMINATION
       10.2.1 PRECHARGE TERMINATION in READ Cycle
                   During READ cycle, the burst read operation is terminated by a precharge command. When the
             precharge command is asserted, the burst read operation is terminated and precharge starts.
                   The same bank can be activated again after tRP from the precharge command.
                   When CAS latency is 2,the read data will remain valid until one clock after the precharge com-
             mand.
                   When CAS latency is 3, the read data will remain valid until two clocks after the precharge com-
             mand.

Precharge Termination in READ Cycle

                                                                                                       Burst lengh= X

                     T0        T1    T2      T3        T4       T5       T6                      T7                  T8

CLK                      Read                              PRE                              ACT
Command                  Read
CAS latency=2                            Q0        Q1      Q2       Q3                           Hi-Z
DQ
                                                                    tRP
command
CAS latency=3                                              PRE                                          ACT
DQ                                                                                     tRP             Hi-Z

                                                   Q0      Q1       Q2                      Q3

Document : 1G5-0127                          Rev2                                                      Page 26
VIS                                                 Preliminary                            VG36641641BT

                                                                 CMOS Synchronous Dynamic RAM

     10.2.2 Precharge Termination in WRITE Cycle

                      During WRITE cycle, the burst write operation is terminated by a precharge com-
                 mand. When the precharge command is asserted, the burst write operation is termi-
                 nated and precharge starts.

                      The same bank can be activated again after tRP from the precharge command. The
                 DQM must be high to mask invalid data in.

                      During WRITE cycle, the write data written prior to the precharge command will be
                 correctly stored. However, invalid data may be written at the same clock as the pre-
                 charge command. To prevent this from happening, DQM must be high at the same
                 clock as the precharge command. This will mask the invalid data.

PRECHARGE TERMINATION in WRITE Cycle

                                                                                           Burst lengh = X

                     T0         T1      T2      T3      T4       T5       T6           T7                T8

CLK

Command                 Write                              PRE                   ACT
CAS latency = 2
DQM                     D0         D1      D2      D3      D4                    Hi - Z
DQ                                                                                         ACT
                                                                     tRP
command
CAS latency = 3          Write                              PRE

DQM                      D0         D1      D2      D3      D4            Hi - Z
DQ                                                                        tRP

Document : 1G5-0127                             Rev2                                       Page 27
VIS                  Preliminary     VG36641641BT

                                  CMOS Synchronous Dynamic RAM

                     Timing Diagram

Document : 1G5-0127  Rev2            Page 28
VIS                                                       Preliminary                                                                     VG36641641BT

                                                                                                                                  CMOS Synchronous Dynamic RAM

Mode Register Set

           T0        T1  T2              T3           T4                                                             T5  T6       T7  T8  T9 T10

CLK

CKE

                                                                                                               tRSC

CS

RAS
CAS
WE

BS
A10

                                         Address Key

ADD

DQM

                                    tRP

DQ   Hi-Z

                         Precharge           Mode Register                                                               Command
                         Command             Set Command

                         All Banks

Document : 1G5-0127                                       Rev2                                                                            Page 29
VIS                                                       Preliminary                                      VG36641641BT

                                                                                    CMOS Synchronous Dynamic RAM

AC Parameters for Write Timing (1 of 2)

                                                                                           Burst Length=4, CAS Latency=2

     T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK  tCH tCL                  tCK2
CKE    tCKS
                     tCMS                       Begin Auto Precharge Begin Auto Precharge

                                                Bank A          Bank B (Bank D)                            tCKH

                        tCMH

CS

RAS
CAS

WE

BS

A10  tAS                tAH
ADD
DQM                     tRCD
DQ
                              tRRD              tDAL                    tDS
                                        tRC                                    tDH
                                                                                    tDPL tRP

                              QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3

              Activate     Write with Activate  Write with Activate Write without   Precharge Activate      Activate
                                                                                                           Command
              Command Auto Precharge Command Auto Precharge Command Auto Precharge  Command Command
                                                                                                   Bank A   Bank B
              Bank A       Command Bank B       Command Bank A Command                     Bank A
                                                                                                           (Bank D)
                              Bank A (Bank D)   Bank B          Bank A

                                                (Bank D)

Document : 1G5-0127                                       Rev2                                             Page 30
VIS                                                                 Preliminary                             VG36641641BT

                                                                                 CMOS Synchronous Dynamic RAM

AC Parameters for Write Timing (2 of 2)

                                                                                               Burst Length=4, CAS Latency=3,4

      T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23

CLK

      tCH tCL              tCK3

CKE   tCKS           tCMS                           Begin Auto Precharge Begin Auto Precharge                    tCKH

                                                    Bank A                    Bank B (Bank D)

                     tCMH

CS

RAS

CAS

WE

BS

A10  tAS            tAH
ADD

DQM                      tRCD                             tDAL                   tDS
  DQ                              tRRD  tRC                                         tDH

                                                                                                 tDPL       tRP

                           QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3               QAb0 QAb1 QAb2 QAb3

               Activate        Write with Activate      Write with  Activate     Write without   Precharge        Activate
               Command     Auto Precharge Command   Auto Precharge  Command      Auto Precharge  Command         Command
               Bank A                                               Bank A       Command
                              Command Bank B           Command                   Bank A           Bank A          Bank A
                                 Bank A (Bank D)          Bank B
                                                         (Bank D)

Document : 1G5-0127                                             Rev2                                        Page 31
VIS                                                    Preliminary                                    VG36641641BT

                                                                            CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (1 of 2)

                                                                             Burst Length=2, CAS Latency=2

            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13

CLK         tCH tCL   tCK2                                                         Begin Auto  tCKH
CKE             tCKS
CS                     tCMS                                                       Precharge
                             tCMH                                           Bank B (Bank D)

RAS                       tAH
CAS                   tAS
WE
                                           tRRD
  BS
A10
ADD

                                                       tRAS
                                                                       tRC

DQM

                      tRCD                       tAC2  tAC2   tHZ                     tRP
                                                 tLZ   tOH   tOH                                 tHZ

DQ    Hi-Z                                             QAa0 QAa1             QBa0 QBa1

                      Activate     Read           Activate   Read with       Precharge         Activate
                      Command      Command        Command    Auto Precharge  Command           Command
                      Bank A       Bank A         Bank B     Command         Bank A            Bank A

                                                 (Bank D)      Bank B
                                                              (Bank D)

Document : 1G5-0127                              Rev2                                                 Page 32
VIS                                                      Preliminary                              VG36641641BT

                                                                               CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (2 of 2)

                                                                                 Burst Length=2, CAS Latency=3

                       T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15

CLK                    tCH tCL  tCK3                                                   Begin Auto                  tCKH
CKE                    tCKS                                                            Precharge
CS                               tCMS                                                 Bank B (Bank D)
                                       tCMH

RAS                                 tAH
CAS                             tAS

  WE                                      tRRD
   BS
A10                                                     tRAS                                     tRP
ADD
                                                               tRC
DQM
                                                               tAC3 tAC3 tHZ
                 Hi-Z
                                          tRCD                 tLZ  tOH tOH                                   tHZ
  DQ                                                                                           QBa0 QBa1
                                                                    QAa0 QAa1

                                Activate        Read      Activate    Read with        Precharge        Activate
                                                Command   Command                                       Command
                                Command         Bank A    Bank B      Auto Precharge Command             Bank A
                                Bank A                                Command
                                                         (Bank D)                      Bank A
                                                                      Bank B (Bank D)

Document : 1G5-0127                                      Rev2                                     Page 33
VIS                                         Preliminary                                            VG36641641BT

                                                         CMOS Synchronous Dynamic RAM

Power on Sequence and Auto Refresh (CBR)

                   T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                  High level                                                       tRSC
CKE                  is required
                                            Minimum of 2 Refresh Cycles are required
CS

RAS

CAS

WE

BS

A10

                                                                                      Address Key

ADD

DQM                High Level is Necessary               t
                            t                            RC
             Hi-Z            RP

  DQ

                  Precharge  1st Auto       2nd Auto                                  Mode Register Command
                                            Refresh                                   Set Command
      Inputs Command         Refresh        Command
      must All Banks         Command
      be stable

     for 100us

Document : 1G5-0127                         Rev2                                                   Page 34
VIS                                                    Preliminary           VG36641641BT

                                                                    CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (1 of 2)

                                                                             Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                 t
                 CK2

CKE

CS

RAS

CAS

WE

BS

A10              RAa

ADD              RAa        CAa

DQM

           Hi-Z                      QAa0 QAa1  QAa2                    tHZ

DQ                                                              QAa3

                  Activate  Read     Clock      Clock          Clock
                                                             Suspended
                 Command    Command  Suspended Suspended
                  Bank A    Bank A                             3 Cycles
                                     1 Cycle    2 Cycles

Document : 1G5-0127                                    Rev2                  Page 35
VIS                                                  Preliminary                  VG36641641BT

                                                                  CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (2 of 2)

                                                                                  Burst Length=4, CAS Latency=3

     T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

     t
     CK3

CKE

CS

RAS

CAS

WE

BS

A10  RAa

ADD  RAa                         CAa

DQM                                       QAa0 QAa1   QAa2                   tHZ
                                                                     QAa3
              Hi-Z                Read      Clock       Clock
                                          Suspended   Suspended     Clock
  DQ                             Command                          Suspended
                                 Bank A     1 Cycles    2 Cycles
                       Activate                                     3 Cycles
                     Command

                       Bank A

Document : 1G5-0127                                  Rev2                         Page 36
VIS                                                          Preliminary       VG36641641BT

                                                                               CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Write (Using CKE) (1 of 2)

                                                                               Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK              t
CKE              CK2

CS

RAS

CAS

WE

BS

A10              RAa

ADD              RAa        CAa

DQM

           Hi-Z             DAa0  DAa1           DAa2                    DAa3

DQ

                  Activate              Clock      Clock       Clock
                                                 Suspended   Suspended
                 Command             Suspended
                  Bank A                           2 Cycles    3 Cycles
                                        1 Cycle
                               Write
                            Command
                              Bank A

Document : 1G5-0127                                          Rev2              Page 37
VIS                                                               Preliminary       VG36641641BT

                                                                                    CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Write (Using CKE) (2 of 2)

                                                                                    Burst Length=4, CAS Latency=3

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                             t
                              CK

CKE

CS

RAS

CAS
WE

BS

A10              RAa

ADD              RAa              CAa

DQM

           Hi-Z                   DAa0  DAa1          DAa2                    DAa3

DQ

                  Activate                   Clock      Clock       Clock
                                                      Suspended   Suspended
                 Command                  Suspended
                  Bank A                                2 Cycles    3 Cycles
                                             1 Cycle
                                     Write
                                  Command
                                    Bank A

Document : 1G5-0127                                               Rev2              Page 38
VIS                                                      Preliminary                     VG36641641BT

                                                                      CMOS Synchronous Dynamic RAM

Power Down Mode and Clock Mask
                                                                                                                      Burst Length=4, CAS Latency=2
                                                                                                                            CLK can be Stopped*

                     T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK              t          t                                         t                  t
CKE              CK2        CKS                                        CKH               CKS
                                                                      VALID
CS

RAS

CAS
WE

BS

A10              RAa

ADD              RAa                 CAa

DQM

           Hi-Z                               QAa0 QAa1   QAa2        t
                                                                      HZ
DQ                                                                     QAa3

                  Activate   ACTIVE  Read                                    Precharge   Precharge  Power
                            STANDBY  Command                                 Command     Standby    Down
                 Command             Bank A                                                         Mode
                  Bank A                                                     Power Down             Exit Command
                                                                             Mode Entry
                 Power Down Power Down        Clock Mask  Clock Mask
                 Mode Entry Mode Exit              Start      End

Document : 1G5-0127                           Rev2                                       Page 39
VIS                                         Preliminary                                    VG36641641BT

                                                                          CMOS Synchronous Dynamic RAM

Auto Refresh (CBR)

                                                                               Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                 t
                 CK2

CKE

CS

RAS

CAS

WE

BS                                                                       RAa
A10

ADD                                                                       RAa       CAa

DQM

                 t                      t                            t
                 RP                     RC                            RC

           Hi-Z                             CBR Refresh                                    Q0 Q1 Q2 Q3
                                              Command
DQ

                 Precharge CBR Refresh                                    Activate  Read
                 Command Command
                                                                          Command Command
                  All Banks

Document : 1G5-0127                         Rev2                                           Page 40
VIS                                              Preliminary                            VG36641641BT

                                                              CMOS Synchronous Dynamic RAM

Self Refresh (Entry and Exit)

                                         CLK can be Stopped*
                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                                      tSRX                 tSRX                      tCKS
CKE                                tCKS

CS

RAS

CAS

WE
BS

A10

ADD                                              tRC                                t
DQM                                                                                 RC

          Hi-Z

DQ

     All Banks       Self refresh  Self Refresh        Self Refresh                     Activate
     must be idle        Entry         Exit                Entry Self Refresh           Command
                                                                              Exit

* Clock can be stopped at CKE=Low. If clock is stopped, it must be restarted/stable for 4 clock cycles before CKE=High

Document : 1G5-0127                              Rev2                                   Page 41
VIS                                             Preliminary                                    VG36641641BT

                                                             CMOS Synchronous Dynamic RAM

Random Column Read (Page Within same Bank)(1 of 2)

                                                                                          Burst Length=4, CAS Latency=2

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                t
                CK2

CKE

CS

RAS

CAS
WE

BS

A10             RAa                                                                 RAda

ADD             RAa     CAa      CAb   CAc                                          RAd   CAd

DQM

          Hi-Z                   QAa0 QAa1 QAa2 QAa3 QAb0 QAb1 QAc0 QAc1 QAc2 QAc3             QAd0 QAd1 QAd2 QAd3

DQ

                Precharge Read   Read  Read           Precharge Activate Read
                                                      Command Command Command
                Command Command  Command Command      Bank A Bank A Bank A
                Bank A
                        Bank A   Bank A Bank A

Document : 1G5-0127                             Rev2                                           Page 42
VIS                                      Preliminary                                       VG36641641BT

                                                      CMOS Synchronous Dynamic RAM

Random Column Read (Page Within same Bank)(2 of 2)

                                                               Burst Length=4, CAS Latency=3

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                t
                CK3

CKE

CS

RAS

CAS

WE
BS

A10             RAa                                                                   RAd

ADD             RAa       CAa      CAb   CAc                                          RAd  CAd

DQM

          Hi-Z                     QAa0 QAa1 QAa2 QAa3 QAb0 QAb1 QAc0 QAc1 QAc2 QAc3

DQ

                Activate   Read    Read  Read       Precharge   Activate                    Read
                          Command                   Command                                Command
                Command   Bank A   Command Command  Bank A     Command                      Bank A
                 Bank A                                         Bank A
                                   Bank A Bank A

Document : 1G5-0127                      Rev2                                              Page 43
VIS                                                     Preliminary                       VG36641641BT

                                                                     CMOS Synchronous Dynamic RAM

Random Column Write (Page Within same Bank) (1 of 2)

                                                                         Burst Length=4, CAS Latency=2

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                t
                CK2

CKE

CS

RAS

CAS

WE

BS

A10             Ra                                                   Rd

ADD             Ra         Ca        Cb     Cc                       Rd  Cd

DQM

          Hi-Z             Da0 Da1 Da2 Da3 Db0 Db1 Dc0 Dc1 Dc2 Dc3       Dd0 Dd1 Dd2 Dd3

DQ

                 Activate    Write   Write  Write             Precharge Activate Write
                Command    Command                            Command Command Command
                           Bank B    Command Command          Bank B Bank B Bank B
                 Bank B                                       (Bank D) (Bank D) (Bank D)
                           (Bank D)  Bank B Bank B
                (Bank D)
                                     (Bank D) (Bank D)

Document : 1G5-0127                                     Rev2                              Page 44
VIS                                       Preliminary                           VG36641641BT

                                                              CMOS Synchronous Dynamic RAM

Random Column Write (Page Within same Bank) (1 of 2)

                                                                 Burst Length=4, CAS Latency=3

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                            t
                             CK

CKE

CS

RAS

CAS
WE
  BS

A10      Ra                                                      Rd

ADD      Ra          Ca        Cb         Cc                     Rd         Cd

DQM

DQ Hi-Z              Da0 Da1 Da2 Da3 Db0 Db1 Dc0 Dc1 Dc2 Dc3                Dd0 Dd1

         Activate      Write       Write    Write     Precharge   Activate   Write
         Command     Command   Command    Command     Command    Command    Command
                     Bank B               Bank B       Bank B    Bank B
          Bank B     (Bank D)    Bank B   (Bank D)    (Bank D)   (Bank D)   Bank B
                                (Bank D)                                    (Bank D)
         (Bank D)

Document : 1G5-0127                       Rev2                              Page 45
VIS                                           Preliminary                                                 VG36641641BT

                                                                  CMOS Synchronous Dynamic RAM

Random Row Read (Interleaving Banks)(1 of 2)

                                                                  Burst Length=8, CAS Latency=2

          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK            t
CKE High       CK2

CS

RAS

CAS

WE

BS

A10

ADD

DQM       t              t                          t
          RCD            AC2                        RP

DQ Hi-Z                  QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7  QBb0 QBb1

     Activate    Read          Activate       Precharge Active     Read
               Command        Command
     Command    Bank B         Bank A         Command Command     Command
      Bank B   (Bank D)                                 Bank B    Bank B
     (Bank D)                                 Bank B    (Bank D)  (Bank D)
                                              (Bank D)

                                          Read
                                         Command
                                         Bank A

Document : 1G5-0127                           Rev2                                                        Page 46
VIS                                            Preliminary                       VG36641641BT

                                                                 CMOS Synchronous Dynamic RAM

Random Row Read (Interleaving Banks) (2 of 3)

                                                                      Burs tLength=8, CAS Latency=3

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK             t
CKE High        CK3

CS

RAS

CAS

WE

BS

A10

ADD

DQM             t              t                                 tRP
                RCD            AC3

          Hi-Z                 QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBb0

DQ

     Activate          Read          Activate  Read Precharge          Activate   Read Precharge
                                    Command    Command Command        Command    Command Command
     Command         Command         Bank A             Bank B         Bank B    Bank B Bank A
      Bank B                                   Bank A  (Bank D)                  (Bank D)
     (Bank D)         Bank B                                          (Bank D)
                     (Bank D)

Document : 1G5-0127                            Rev2                              Page 47
VIS                                             Preliminary                             VG36641641BT

                                                                  CMOS Synchronous Dynamic RAM

Random Row Write (Interleaving Banks) (1 of 2)

                                                                  Burst Length=8, CAS Latency=2

          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK            t
CKE High       CK2

CS

RAS

CAS

WE

BS

A10

ADD

DQM            t                                t     tRP         t
               RCD                              DPL               DPL

DQ Hi-Z             QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QAb0 QAb1 QAb2 QAb3 QAb4

     Activate       Write  Activate             Precharge Active   Write

     Command Command       Command              Command Command   Command
     Bank A                 Bank B               Bank A Bank A     Bank A
               Bank A
                                                                             Precharge
                           (Bank D) Write
                                                                             Command
                                     Command
                                                                              Bank B
                                     Bank B                                 (Bank D)

                                     (Bank D)

Document : 1G5-0127                             Rev2                   Page 48
VIS                                             Preliminary                                    VG36641641BT

                                                                       CMOS Synchronous Dynamic RAM

Random Row Write (Interleaving Banks) (2 of 2)

                                                                            Burst Length=8, CAS Latency=3

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                            t
                             CK

CKE High

CS

RAS

CAS

WE
BS

A10

ADD                           RBa

DQM             t                                     tDPL             tRP             t
                RCD                                                                    DPL

          Hi-Z       QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBb7 QAb0 QAb1 QAb2 QAb3

DQ

     Activate          Write  Activate            Write     Precharge        Activate  Write Precharge
                     Command  Command                       Command         Command    Command Command
     Command          Bank A   Bank B           Command       Bank A                           Bank B
      Bank A                  (Bank D)                                        Bank A   Bank A  (Bank D)
                                                 Bank B
                                                (Bank D)

Document : 1G5-0127                             Rev2                                           Page 49
VIS                                                      Preliminary                                       VG36641641BT

                                                                                      CMOS Synchronous Dynamic RAM

Read and Write Cycle (1 of 2)

                                                                                      Burst Length=4, CAS Latency=2

                   T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                   t
                   CK2

CKE

CS

RAS                RAa
CAS
WE                RAa  CAa                              CAb                          CAc

  BS
A10
ADD

DQM                                 QAa0 QAa1 QAa2 QAa3  DAb0 DAb1  DAb3                        QAc0 QAc1  QAc3

             Hi-Z

  DQ

                    Activate Write                           Write   The Write Data      Read   The Read Data
                                                         Command    is Masked with a  Command   is Masked with
                   Command Command
                    Bank A Bank A                           Bank A    Zero Clock        Bank A    Two Clocks
                                                                         latency                     Latency

Document : 1G5-0127                                      Rev2                                              Page 50
VIS                                       Preliminary                                                  VG36641641BT

                                                                             CMOS Synchronous Dynamic RAM

Read and Write Cycle (2 of 2)

                                                                                              Burst Length=4, CAS Latency=3

                    T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                    t
                    CK3

CKE

CS

RAS

CAS

WE

BS

A10                 RAa

ADD                 RAa        CAa                             CAb                            CAc

DQM                                       QAa0 QAa1 QAa2 QAa3  DAb0 DAb1             DAb3              QAc0 QAc1  QAc3

              Hi-Z

  DQ

                     Activate      Read                        Write The Write Data Read               The Read Data
                    Command    Command                         Command
                                                                 Bank A  is  Masked  with  a  Command  is Masked with
                      Bank A      Bank A                                                       Bank A   a Two Clock
                                                                             Zero Clock
                                                                                                            Latency
                                                                             Latency

Document : 1G5-0127                       Rev2                                                         Page 51
VIS                                                   Preliminary                                    VG36641641BT

                                                                           CMOS Synchronous Dynamic RAM

Interleaved Column Read Cycle (1 of 2)

                                                                                     Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                 t
                 CK2

CKE

CS

RAS

CAS

WE

BS

A10              Ra             Ra

ADD              Ra         Cb  Ra   Ca         Cb    Cc             Cb    Cd

DQM                  t          t
                     RCD        AC2

           Hi-Z                 QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBb0 QBb1 QBc0 QBc1 QAb0 QAb1 QBd0 QBd1 QBd2 QBd3

DQ

                  Activate  Read Activate Read  Read  Read           Read  Read           Precharge
                 Command
                            Command Command Command Command Command Command Command       Command
                   Bank A   Bank A Bank B Bank B Bank B Bank B Bank A Bank B               Bank B
                                                                                          (Bank D)
                                (Bank D) (Bank D) (Bank D) (Bank D)        (Bank D)

                                                                               Precharge

                                                                               Command
                                                                                Bank A

Document : 1G5-0127                                   Rev2                                Page 52
VIS                                                               Preliminary                                       VG36641641BT

                                                                                     CMOS Synchronous Dynamic RAM

Interleaved Column Read Cycle (2 of 2)

                                                                                              Burst Length=4, CAS Latency=3

                    T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                    t
                    CK3

CKE

CS

RAS

CAS

WE

BS

A10                 Ra               Ra

ADD                 Ra               Ca Ra             Ca         Cb    Cc           Cb

DQM                            tRCD                    tAC3
                               tRRD                        QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBb0 QBb1 QBc0 QBc1 QAb0 QAb1 QAb2 QAb3
              Hi-Z

  DQ

                     Activate          Read              Read       Read Read         Read    Precharge  Precharge
                    Command          Command                      Command Command                        Command
                                                       Command                       Command  Command     Bank A
                      Bank A           Bank A           Bank B     Bank B Bank B      Bank A   Bank B
                                                        (Bank D)  (Bank D) (Bank D)           (Bank D)
                                             Activate
                                             Command
                                               Bank B
                                             (Bank D)

Document : 1G5-0127                                               Rev2                                              Page 53
VIS                                                                 Preliminary                                        VG36641641BT

                                                                                         CMOS Synchronous Dynamic RAM

Interleaved Column Write Cycle (1 of 2)

                                                                                             Burst Length=4, CAS Latency=2

                    T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                    t
                    CK2

CKE

CS

RAS

CAS
WE

BS

A10                 Ra                   Ra

ADD                 Ra         Ca        Ra        Ca        Cb       Cc        Cb       Cb

DQM                     tRCD                                                                 tRP tDPL
                           tRRD
              Hi-Z
                               DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBb0 DBb1 DBc0 DBc1 DAb0 DAb1 DBd0 DBd1 DBd2 DBd3
  DQ

                     Activate    Write   Activate    Write   Write    Write     Write            Precharge  Precharge
                    Command    Command   Command   Command
                                          Bank B             Command  Command   Command          Command    Command
                      Bank A     Bank A             Bank B   Bank B   Bank B     Bank A           Bank A     Bank B
                                         (Bank D)  (Bank D)                                                 (Bank D)
                                                             (Bank D) (Bank D)            Write

                                                                                         Command
                                                                                          Bank B
                                                                                         (Bank D)

Document : 1G5-0127                                                 Rev2                                        Page 54
VIS                                                           Preliminary                                             VG36641641BT

                                                                                   CMOS Synchronous Dynamic RAM

Interleaved Column Write Cycle (2 of 2)

                                                                                          Burst Length=4, CAS Latency=3

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CLK

                            t
                             CK

CKE

CS

RAS

CAS
WE

BS

A10                 Ra               Ra

ADD                 Ra               Ca Ra             Ca     Cb    Cc             Cb     Cd

DQM                            tRCD                                                       tDPL                tDPL

              Hi-Z             tRRD                                                                      tRP

  DQ                                 QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBb0 QBb1 QBc0 QBc1 QAb0 QAb1 QBd0 QBd1 QBd2 QBd3

                     Activate          Write           Write  Write Write          Write  Write               Precharge
                    Command          Command                                                                  Command
                                                       Command Command Command Command Command
                      Bank A           Bank A          Bank B Bank B Bank B Bank A Bank B                       Bank B
                                                       (Bank D) (Bank D) (Bank D)                              (Bank D)
                                             Activate                                     (Bank D)
                                             Command
                                               Bank B                                         Precharge
                                             (Bank D)                                         Command
                                                                                               Bank A

Document : 1G5-0127                                           Rev2                                                    Page 55
VIS                                                             Preliminary                                                   VG36641641BT

                                                                                          CMOS Synchronous Dynamic RAM

Auto Precharge after Read Burst (1 of 2)

                                                                                                          Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK              t
CKE High         CK2

                                                                Start Auto Precharge      Start Auto Precharge      Start Auto Precharge
                                                                Bank B (Bank D)           Bank A                    Bank B (Bank D)

CS

RAS

CAS

WE

BS

A10  Ra               Ra                                                        Rb                        Rc

ADD  Ra          Ca   Ra  Ca                                    Cb              Rb        Cb              Rc    Cc

DQM

           Hi-Z       QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QAc2

DQ

      Activate Read Activate Read with                          Read with                           Activate
     Command Command Command Auto Precharge
                                                                Auto Precharge                      Command
       Bank A Bank A Bank B Command
                                      (Bank D) Bank B           Command                   Read with Bank A
                                                      (Bank D)
                                                                Bank A                    Auto Precharge

                                                                           Activate       Command                 Read with
                                                                                           Bank B             Auto Precharge
                                                                           Command
                                                                            Bank B        (Bank D)                Command
                                                                                                                   Bank A
                                                                                (Bank D)

Document : 1G5-0127                                             Rev2                                                          Page 56
VIS                                                          Preliminary                                  VG36641641BT

                                                                                 CMOS Synchronous Dynamic RAM

Auto Precharge after Write Burst (2 of 2)

                                                                                         Burst Length=4, CAS Latency=3

          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                   t
CKE High              CK3

                                                                   Start Auto Precharge  Start Auto      Start Auto Precharge
                                                                   Bank B (Bank D)                       Bank B (Bank D)
                                                                                         Precharge
                                                                                         Bank A

CS

RAS

CAS

WE

BS

A10  Ra                    Ra                                                Rb

ADD  Ra                    Ca Ra            Ca               Cb              Rb RBb                  Cb

DQM

           Hi-Z                             QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3   QBb0 QBb1 QBb2

DQ                                Activate   Read with           Read with    Activate       Write with
                                  Command   Auto Precharge                               Auto precharge
            Activate               Bank B   Command          Auto Precharge  Command
          Command                 (Bank D)  Bank B (Bank D)                                 Command
                                                                Command        Bank B    Bank B (Bank D)
             Bank A          Read                                Bank A       (Bank D)
                           Command

                             Bank A

Document : 1G5-0127                                          Rev2                                         Page 57
VIS                                           Preliminary                                                 VG36641641BT

                                                                            CMOS Synchronous Dynamic RAM

Auto Precharge after Write Burst (1 of 2)

                                                                               Burst Length=4, CAS Latency=2

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK              t
CKE High         CK2

                                                  Start Auto Precharge      Start Auto Precharge      Start Auto Precharge
                                                  Bank B (Bank D)           Bank A                    Bank B (Bank D)

CS

RAS

CAS

WE

BS

A10  Ra                  Ra                           Rb                       Rc

ADD  Ra          Ca      Ra        Ca         Cb      Rb                Cb     Rc                 Cc

DQM

           Hi-Z  QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QAc2 QAc3

DQ

     Activate Write Activate Write with       Write with Activate              Activate                   Start Auto
                                                                                                          Precharge
     Command Command Command Auto Precharge   Auto Precharge Command           Command
                                                                                                            Bank A
     Bank A      Bank A   Bank B   Command    Command Bank B                   Bank A Write with
                         (Bank D)   Bank B                                                Auto Precharge
                                    (Bank D)  Bank A  (Bank D)

                                                                   Write with                     Bank A

                                                          Auto Precharge

                                                                   Command

                                                                      Bank B

                                                                   (Bank D)

Document : 1G5-0127                           Rev2                                                        Page 58
VIS                                                                 Preliminary                                  VG36641641BT

                                                                                        CMOS Synchronous Dynamic RAM

Auto Precharge after Write Burst (2 of 2)

                                                                                                Burst Length=4, CAS Latency=3

         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                                                                       Start Auto Precharge  Start Auto  Start Auto Precharge
                                                                          Bank B (Bank D)                   Bank B (Bank D)
                           t                                                                    Precharge
                              CK                                                                Bank A

CKE High

CS

RAS

CAS

WE

BS

A10  Ra                           Ra                                                Rb

ADD  Ra                           Ca Ra            Ca               Cb              Rb RBb      Cb

DQM

           Hi-Z                   QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3   QBb0 QBb1 QBb2 QBb3

DQ                                       Activate   Read with           Read with    Activate       Write with
                                         Command   Auto Precharge                               Auto precharge
           Activate                       Bank B   Command          Auto Precharge  Command
          Command                        (Bank D)  Bank B (Bank D)                                 Command
                                                                       Command        Bank B    Bank B (Bank D)
            Bank A                  Read                                Bank A       (Bank D)
                                  Command

                                    Bank A

Document : 1G5-0127                                                 Rev2                                         Page 59
VIS                                                                 Preliminary                                                        VG36641641BT

                                                                                 CMOS Synchronous Dynamic RAM

Full Page Read Cycle (1 of 2)

                                                                                 Burst Length=Full Page, CAS Latency=2

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK             t
CKE High        CK2

CS

RAS

CAS
WE

BS

A10  Ra               Ra                                                                                                     Rb

ADD  Ra         Ca    Ra                                     Ca                                                              Rb

DQM                                                                                                      t
                                                                                                         RP

          Hi-Z        QAa QAa+1 QAa+2 QAa-2 QAa-1 QAa QAa+1 QBa QBa+1 QBa+2 QBa+3 QBa+4 QBa+51QBa+6

DQ

     Activate   Read    Activate                             Read Full page burst operation does not
                                                                    terminate when the burst length is
     Command Command  Command                             Command   satisfied; the burst counter                  Precharge  Activate
                       Bank B                                       increments and continues bursting             Command
     Bank A Bank A    (Bank D)                            Bank B    beginning with the starting address           Bank B     Command
                                                          (Bank D)                                               (Bank D)
                                                                                                                              Bank B
                                  The burst counter wraps                                                Burst Stop          (Bank D)
                                                                                                         Command
                                  from the highest order

                                  page address back to zero

                                  during this time interval

Document : 1G5-0127                                                 Rev2                                                               Page 60
VIS                                               Preliminary                                                                        VG36641641BT

                                                                                  CMOS Synchronous Dynamic RAM

Full Page Read Cycle (2 of 2)

                                                                                  Burst Length=Full Page, CAS Latency=3

          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                     t
CKE High                CK3

CS

RAS

CAS
WE
  BS

A10   Ra                              Ra                                                                                         Rb

ADD   Ra                     Ca       Ra          Ca                                                                             Rb

DQM

          Hi-Z                            QAa QAa+1 QAa+2 QAa-2 QAa-1 QAa QAa+1 QBa0 QBa+1 QBa+2 QBa+3 QBa+4 QBa+5

DQ                              Read    Activate  Read Full page burst operation
                             Command                                         does not teminate when
              Activate        Bank A  Command     Command                    the burst length is satisfied;           Precharge  Activate
             Command                   Bank B                                the burst counter increments             Command
                                      (Bank D)    Bank B                     and continues bursting                   Bank B     Command
               Bank A                             (Bank D)                                                           (Bank D)     Bank B
                                                                                                                                 (Bank D)
                                                  The burst counter wraps beginning with the starting        Burst Stop
                                                  from the highest order address                             Command
                                                  page address back to zero

                                                  during this time interval

Document : 1G5-0127                               Rev2                                                                           Page 61
VIS                                                                     Preliminary                                                                   VG36641641BT

                                                                                                     CMOS Synchronous Dynamic RAM

Full Page Write Cycle (1 of 2)

                                                                                                   Burst Length=Full Page, CAS Latency=2

                   T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE High           CK2

CS

RAS

CAS

WE
BS

A10  Ra                   Ra                                                                                                                Rb

ADD  Ra            Ca     Ra                               Ca                                                                               Rb

DQM                                                                                                                                   tBDL

             Hi-Z  QAa QAa+1 QAa+2 QAa+3 QAa-1 QAa QAa+1 QBa QBa+1 QBa+2 QBa+3 QBa+4 QBa+5 QBa+6

  DQ

     Activate      Write    Activate                         Write               Data is ignored                                            Activate
                                                           Command                                                                          Command
     Command Command      Command                                                                       Precharge                            Bank B
      Bank A Bank A        Bank B                              Bank B                                                                       (Bank D)
                          (Bank D)                            (Bank D)                                  Command

                                The burst counter wraps                 Full page burst operation       Bank B
                                from the highest order                                                  (Bank D)
                                page address back to zero
                                during this time interval               does not terminate when         Burst Stop

                                                                        the burst length is satisfied;  Command

                                                                        the burst counter increments

                                                                        and continues bursting

                                                                        beginning with the starting

                                                                        address

Document : 1G5-0127                                                     Rev2                                                                          Page 62
VIS                                                                   Preliminary                                                                          VG36641641BT

                                                                                   CMOS Synchronous Dynamic RAM

Full Page Write Cycle (2 of 2)

                                                                                   Burst Length=Full Page, CAS Latency=3

                 T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                            t
                             CK

CKE High

CS

RAS

CAS
WE
  BS

A10   Ra                              Ra                                                                                                               Rb

ADD   Ra                    Ca        Ra                              Ca                                                                               Rb

DQM                                                                                                                            tBDL  Data is ignored.

             Hi-Z           DAa DAa+1 DAa+2 DAa+3 DAa-1 DAa DAa+1 DBa DBa+1 DBa+2 DBa+3 DBa+4 DBa+5

  DQ                           Write    Activate                        Write                                            Precharge   Activate
                            Command   Command                         Command                                            Command     Command
                  Activate             Bank B                                                                            Bank B       Bank B
                 Command     Bank A   (Bank D)                           Bank B                                         (Bank D)     (Bank D)
                                                                        (Bank D)
                   Bank A                  The burst counter wraps                                              Burst Stop
                                           from the highest order               Full page burst operation       Command
                                           page address back to zero            does not terminate when
                                           during this time interval            the burst length is satisfied;
                                                                                the burst counter increments
                                                                                and continues bursting
                                                                                beginning with the starting
                                                                                address

Document : 1G5-0127                                                   Rev2                                                                             Page 63
VIS                                                    Preliminary                            VG36641641BT

                                                                    CMOS Synchronous Dynamic RAM

Byte Write Operation

                                                                                  Burst Length = 4, CAS Latency = 2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                  tCK2

CKE   High

CS

RAS

CAS

WE
BS

A10   RAa

ADD   RAa            CAa                               CAb     CAz

LDQM

UDQM

DQ0~DQ7 Hi-Z

DQ8~DQ15 Hi-Z

      Activate         Read    Upper Byte  Lower Byte  Write Write Upper Read     Lower Byte  Lower Byte
      Command        Command   is masked   is masked   Command is masked Command  is masked   is masked
       Bank A
                       Bank A                          Bank A  Bank A

Document : 1G5-0127                                    Rev2                                   Page 64
VIS                                    Preliminary                                           VG36641641BT

                                                       CMOS Synchronous Dynamic RAM

Burst Read and Single Write Operation

                                                                       Burst Length = 4, CAS Latency = 2

                        T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                     tCK2

CKE   High

CS

RAS

CAS

WE
BS

A10   RAa

ADD            RAa      CAa            CAb     CAc     CAd                                   CAe

LDQM

UDQM

                  Hi-Z

DQ0~DQ7

DQ8~DQ15 Hi-Z

      Activate            Read         Single Write Single Write Read  Lower Byte            Single Write Lower Byte
      Command           Command        Command Command Command         is masked             Command is masked
       Bank A                                          Bank A                                Bank A
                          Bank A       Bank A  Bank A                            Upper Byte
                                                                                 is masked

Document : 1G5-0127                    Rev2                                                  Page 65
VIS                                                           Preliminary                                                VG36641641BT

                                                                                 CMOS Synchronous Dynamic RAM

Full Page Random Column Read

                                                                                 Burst Length=Full Page, CAS Latency=2

                   T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

                   t
                   CK2

CKE

CS

RAS

CAS
WE
  BS

A10                Ra         Ra                                                                        Rb

ADD                Ra         Ra Ca Ca Cb           Cb        Cc       Cc                    Rb

                                                                                 tRP

DQM                                        QAa0 QBa0 QAb0 QAb1 QBb0 QBb1 QAc0 QAc1 QAc2 QBc0 QBc1 QBc2

             Hi-Z

  DQ

                    Activate  Activate    Read        Read      Read     Read               Precharge
                   Command                                    Command            Command Bank B(Bank D)
                              Command   Command     Command   Bank A   Command
                    Bank A                          Bank B                        (Precharge Termination)
                              Bank B     Bank B     (Bank D)           Bank B
                              (Bank D)  (Bank D)                       (Bank D)                                Activate
                                                                                                               Command
                                    Read     Read                                                               Bank B
                                  Command  Command                                                             (Bank D)
                                   Bank A   Bank A

Document : 1G5-0127                                           Rev2                                                       Page 66
VIS                                                  Preliminary                                      VG36641641BT

                                                                        CMOS Synchronous Dynamic RAM

Full Page Random Column Write

                                                                        Burst Length=Full Page, CAS Latency=2

         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK

         t
         CK2

CKE

CS

RAS

CAS
WE
  BS

A10      Ra          Ra                                                               Rb

ADD      Ra          Ra Ca Ca Cb           Cb        Cc       Cc                                  Rb

                                                                                      tRP

DQM

DQ Hi-Z                  QAa0 QBa0 QAb0 QAb1 QBb0 QBb1 QAc0 QAc1 QAc2 QBc0 QBc1 QBc2

          Activate   Activate    Write       Write     Write    Write             Precharge
         Command                                     Command            Command Bank B (Bank D)
                     Command   Command     Command   Bank A   Command
          Bank A                           Bank B                        (Precharge Termination)
                      Bank B    Bank B     (Bank D)           Bank B
                     (Bank D)  (Bank D)                       (Bank D)

                           Write    Write                               Write Data    Activate
                         Command  Command                               is masked     Command
                          Bank A   Bank A                                              Bank B
                                                                                      (Bank D)

Document : 1G5-0127                                  Rev2                                             Page 67
VIS                                                      Preliminary                              VG36641641BT

                                                                             CMOS Synchronous Dynamic RAM

Precharge Termination of a Burst (1 of 2)

                                                                  Burst Length=4,8 or Full Page, CAS Latency=2

                T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK             t
CKE High        CK2

CS

RAS

CAS

WE
BS

A10  RAa                                      RAb                                 RAc

ADD  RAa        CAa                           RAb        CAb                      RAc    CAc

                         tDPL tRP                                 tRP                             tRP

DQM

          Hi-Z  QAa0 QAa1 QAa2 Da3                                QAb0 QAb1 QAb2                  QAc0 QAc1 QAc2

DQ

      Activate    Write  Precharge             Activate    Read   Precharge  Activate       Read  Precharge
     Command    Command  Command              Command    Command  Command    Command     Command  Command
                Bank A   Bank A               Bank A     Bank A   Bank A     Bank A       Bank A   Bank A
      Bank A

                     Precharge Termination                        Precharge Termination
                                                                     of a Read Burst.
                     of a Write Burst. Write
                     data is masked.

Document : 1G5-0127                                      Rev2                                     Page 68
VIS                                                                   Preliminary                                VG36641641BT

                                                                                   CMOS Synchronous Dynamic RAM

Precharge Termination of a Burst (2 of 3)

                                                                               Burst Length=4,8 or Full Page, CAS Latency=3

          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                      t
CKE High                 CK3

CS

RAS

CAS

WE
BS

A10  RAa                                          RAb                                                   RAc

ADD  RAa                      CAa                                RAb  CAb                                   RAc
DQM                                                                     t
                                       tDPL       tRP                                        tRP
                                                                        RAS

                         t
                         RCD

          Hi-Z                DAa0 DAa1                                            QAb0 QAb1 QAb2 QAb3

DQ                              Write  Precharge    Activate            Read       Activate  Activate
                              Command  Command    Command             Command      Command   Command
               Activate       Bank A   Bank A     Bank A              Bank A       Bank A     Bank A
              Command

               Bank A

                              Write Data Precharge Termination                     Precharge Termination
                              is masked of a Write Burst.                          of a Read Burst.

Document : 1G5-0127                                                   Rev2                                       Page 69
VIS                                                                                                                                  Preliminary                                                                        VG36641641BT

                                                                                                                                                   CMOS Synchronous Dynamic RAM

Ordering information                                                                   Cycle time                                       Package
                                                                                           7ns                                           400mil
             Part Number                                                                   8ns                                           54-Pin
         VG36646141BT-7                                                                   10ns                                       Plastic TSOP
         VG36646141BT-8
         VG36646141BT-10

VG36648041BT-8

VG                  VIS Memory Product
36                  Technology/Design Rule
64                  64Mb
16                  Device Configuration, 16: x4
4                   Device Infernal Banks
1                   Interface Type, 1: LVTTL
B                   Mask/Design Version
T                   Package Type, T: TSOP
8                   Cycle time, 10: 10ns, 8: 8ns, 7: 7ns

Packaging Information
400mil, 54-Pin Plastic TSOP

DDIIMM               MMIILLLLIIMMEETTEERRSS                       IINNCCHHEESS                                                                                                                                      RRAADD RR11
                                                                                                                                                                                                                                    RRAADD RR
          MMIINN..   NNOOMM.. MMAAXX.. MMIINN..                   NNOOMM.. MMAAXX..                                     5544                           2288

      AA  ------     ------                  11..2200  ------     ------ 00..004477                                                                                           AA22

      AA11 00..0055  ------                  00..1155 00..000022  ------ 00..000066

      AA22 00..9955  11..0000                11..0055 00..003377 00..003399 00..004411                                                                                                                                                  BB     cc

      bb  00..3300   ------                  00..4455 00..001122  ------ 00..001188

      bb11 00..3300  ------                  00..4400 00..001122  ------ 00..001166                                                                                            EE11  AA11                           LL                  BB

      cc  00..1122   ------                  00..2211 00..000055  ------ 00..000088                                                                                                                                                         00XX~~55XX

      cc11 00..1122  ------                  00..1166 00..000055  ------ 00..000066                                                                                                        DDEETTAAIILL AA

      DD 2222..0099 2222..2222 2222..3355 00..887700 00..887755 00..888800

ZZDD                 00..7711 RREEFF..                            00..002288 RREEFF..                                                                                                                     bb

      ee             00..8800 BBAASSIICC               00..00331155 BBAASSIICC                                                                                                                            bb11      SSEECCTTIIOONN BB--BB

      EE 1111..5566 1111..7766 1111..9966 00..445555 00..446633 00..447711                                              11                             2277

      EE11 1100..0033 1100..1166 1100..2299 00..339955 00..440000 00..440055                                                               DD

      LL  00..4400   00..5500                00..6600 00..001166 00..002200 00..002244                                                                                                                              cc11 cc

      RR  00..1122   ------                  00..2255 00..000055  ------ 00..001100

      RR11 00..1122  ------                  ------ 00..000055    ------               ------                                                                                                                       BBAASSEE MMEETTAALL
                                                                                                                                                                                                              WWIITTHH PPLLAATTIINNGG

NNOOTTEE::                                                                                                                     ZZDD                                                                                    DDEETTAAIILL AA
11.. CCOONNTTRROOLLLLIINNGG DDIIMMEENNSSIIOONN :: MMIILLLLIIMMEETTEERRSS                                                bb                                                           AA

22.. DDIIMMEENNSSIIOONN DD DDOOEESS NNOOTT IINNCCLLUUDDEE MMOOLLDD PPRROOTTRRUUSSIIOONN..                                                          ee                                                           EE
   MMOOLLDD PPRROOTTRRUUSSIIOONN SSHHAALLLL NNOOTT EEXXCCEEEEDD 00..1155mmmm((00..000066"")) PPEERR SSIIDDEE..
                                                                                                                                                                               SSEEAATTIINNGG PPLLAANNEE
   DDIIMMEENNSSIIOONN EE11 DDOOEESS NNOOTT IINNCCLLUUDDEE IINNTTEERRLLEEAADD PPRROOTTRRUUSSIIOONN..
   IINNTTEERRLLEEAADD PPRROOTTRRUUSSIIOONN SSHHAALLLL NNOOTT EEXXCCEEEEDD 00..2255mmmm((00..0011"")) PPEERR SSIIDDEE..                             00..110000((00..000044""))

33.. DDIIMMEENNSSIIOONN bb DDOOEESS NNOOTT IINNCCLLUUDDEE DDAAMMBBAARR PPRROOTTRRUUSSIIOONNSS//IINNTTRRUUSSIIOONN..
   AALLLLOOWWAABBLLEE DDAAMMBBAARR PPRROOTTRRUUSSIIOONN SSHHAALLLL NNOOTT CCAAUUSSEE TTHHEE LLEEAADD TTOO
   BBEE WWIIDDEERR TTHHAANN TTHHEE MMAAXX bb DDIIMMEENNSSIIOONN BBYY MMOORREE TTHHAANN 00..1133mmmm..
   DDAAMMBBAARR IINNTTRRUUSSIIOONN SSHHAALLLL NNOOTT CCAAUUSSEE TTHHEE LLEEAADD TTOO BBEE NNAARRRROOWWEERR
  TTHHAANN TTHHEE MMIINN bb DDIIMMEENNSSIIOONN BBYY MMOORREE TTHHAANN 00..0077mmmm..

Document : 1G5-0127                                                                                                                  Rev2                                                                               Page 70
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved