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VG3617801BT-8H

器件型号:VG3617801BT-8H
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

16Mb CMOS Synchronous Dynamic RAM

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VG3617801BT-8H器件文档内容

VIS                                                             VG3617801CT
                          16Mb CMOS Synchronous Dynamic RAM

Description

      The VG3617801CT is CMOS Synchronous Dynamic RAMs organized as 1,048,576-word X 8-bit X 2-
bank. It is fabricated with an advanced submicron CMOS technology and is designed to operate from a sin-
gle 3.3V power supply. This is packaged using JEDEC standard pinouts and standard plastic TSOP.

Features

Single 3.3V(0.3V ) power supply
Clock Frequency:100MHz
Fully synchronous with all signals referenced to a positive clock edge
Programmable CAS Iatency (2,3)
Programmable burst length (1,2,4,8,& Full page)
Programmable wrap sequence (Sequential/Interleave)
Automatic precharge and controlled precharge
Auto refresh and self refresh modes
Dual Internal banks controlled by A11(Bank select)
Simultaneous and independent two bank operation
I/O level : LVTTL interface
Random column access in every cycle
X8 organization
Input/output control by DQM
2048 refresh cycles/32ms
Burst termination by burst stop and precharge command
Burst read single write option

Document:1G5-0133  Rev.1  Page 1
VIS                                                                                                      VG3617801CT
                                                                   16Mb CMOS Synchronous Dynamic RAM

Pin Configuration

                                 44-Pin Plastic TSOP(II)(400 mil)

                         VDD     1                             44        VSS

                            DQ0  2                             43        DQ7

                        VSSQ     3                             42        VSSQ

                           DQ1   4                             41        DQ6

                        VDDQ     5                             40        VDDQ

                           DQ2   6                             39        DQ5

                       VSSQ      7                             38        VSSQ

                           DQ3   8   VG3617801CT               37        DQ4

                      VDDQ       9                             36        VDDQ

                             NC  10                            35        NC
                             NC
                                 11                            34        NC
                            WE                                           DQM
                           CAS   12                            33        CLK

                           RAS   13                            32        CKE

                             CS  14                            31        NC

                   (BS)A11       15                            30        A9
                          A10                                            A8
                           A0    16                            29        A7
                           A1                                            A6
                           A2    17                            28        A5
                           A3                                            A4
                         VDD     18                            27        VSS

                                 19                            26

                                 20                            25

                                 21                            24

                                 22                            23

Pin Description
(VG3617801CT)

     Pin Name                            Function                  Pin Name               Function
A0-A11                                                                DQM      DQ mask enable
                   Address inputs
DQ0~DQ7            - Row address A0-A10                            CLK         Clock input
RAS                - Column address A0-A8                          CKE         Clock enable
CAS                                                                 CS         Chip select
WE                                            A11:Bank select      VDDQ        Supply voltage for DQ
VSS                                                                VSSQ        Ground for DQ
VDD                Data-in/data-out
                   Row address strobe
                   Column address strobe
                   Write enable

                   Ground

                   Power

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                                              16Mb CMOS Synchronous Dynamic RAM

Block Diagram

CLK      Clock
CKE      Generator

Address                       Row                        Bank B
                              Address
CS                           Buffer                     Bank A
RAS
CAS                              &                 Sense Amplifier
WE                            Refresh              Column Decoder &
                              Counter              Latch Circuit
                    Command DecoderMode       Data Control Circuit
                                       Control LogicRegister
                                                                                        Row Decoder
                              Column                                                                                                                          DQM
                                                                                                                                  Latch CircuitAddress           DQ
                                                                                                                                              Input & OutputBuffer

                                                                                                                                                  Buffer&
                              Burst
                              Counter

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VIS                                                                                                       VG3617801CT
                                                                    16Mb CMOS Synchronous Dynamic RAM

Absolute Maximum Ratings                            Symbol                Value                       Unit

                           Parameter                VIN,VOUT              -1.0 to +4.6                V
Voltage on any pin relative to Vss
Supply voltage relative to Vss                     VDD,VDDQ              -1.0 to +4.6                V
Short circuit output current
Power dissipation                                        IOUT                 50                     mA
Operating temperature
Operating temperature                                    PD                   1.0                    W

                                                          TOPT            0 to + 70                   J

                                                          TSTG            -55 to + 125                J

Recommended DC Operating Conditions

              Parameter               Symbol        Min         Typ       Max                   Unit  Note
Supply Voltage                          VDD
Input High Voltage, all inputs          VIH         3.0         3.3       3.6                   V       1
Input Low Voltage, all inputs            VIL                                                            2
                                                    2.0                 VDD+0.3               V

                                                    -0.3                0.8                   V

Note 1.Overshoot limit : VIH(MAX.)=VDDQ+2.0V with a pulse width < 3ns
       2.Undershoot limit : VIL=VSSQ-2.0V with a pulse < 3ns and -1.5V with a pulse < 5ns

Capacitance
(Ta=25J,f=1MHZ)

                  Parameter                         Symbol           Min                   Max        Unit

Input capacitance(CLK)                              C11              2.5                   4          pF

Input capacitance(all input pins except data pins)  C12              2.5                   5          pF

Data input/output capacitance                       CI/O             4.0                   6.5        pF

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                                                                          16Mb CMOS Synchronous Dynamic RAM

DC Characteristics(Recommended Operating Conditions unless otherwise noted)

                                                                                         VG3617801CT

        Parameter    Symbol             Test Conditions                   -8H            -8L           -10      Unit    Notes
Operating current                                                                                                        1,2
                                                                          Min Max Min Max Min Max
                                                                                                                         1,2
                     ICC1 Burst length=1                           CL=3        90             90            85 mA          2

                                        tRC  tRC (MIN.),Io=0mA CL=2            85             85            80

                                        One bank active                                                     3 mA
                                                                                                            2
Precharge standby    ICC2P CKE  V IL(MAX.)tCK=15ns                             3              3             30 mA
current in power     ICC2PS CKE  V IL(MAX)tCK=
down mode                                                                      2              2

Precharge standby    ICC2N              CKE  V IH(MIN.)tCK=15ns                30             30
current in Nonpower
down mode                               CS  V IH(MIN.)

                                        Input signals are changed.
                                        one time during 30ns.

                     ICC2NS CKE  V IH(MIN.), tCK=                              6              6             6
                              CLK  V IL(MAX.)
                                                                                                            3 mA
                                 Input signals are stable.                                                  2
                                                                                                            30 mA
Active standby current Icc3P            CKE  V IL(MAX.),tCK=15ns               3              3
in power down mode                      CKE  V IL(MAX.),tCK=
                                                                               2              2
                                Icc3PS

Active standby current Icc3N            CKE  V IL(MAX.),tCK=15ns               30             30
in nonpower down
                                        CS  V IL(MIN.)
mode
                                        Input signals are changed
                                        one time during 30ns

                     Icc3NS             CKE  V IH(MIN.) tCK=                   15             15            15
                                        CLE  V IL(MAX.)

                                        Input signals are stable.

Operating current    Icc4               tCK  tCK (MIN.),Io=0mA CL=3            120       120           105 mA
(Burst mode)                                                                                           100
                                        Burst length=4
                                                                   CL=2        115       105

Refresh current      Icc5               tRC  tRC (MIN.)            CL=3        110       110           100 mA
                                                                   CL=2                                95
                                                                               105       105

Self refresh current Icc6               CKE  0.2V                              2              2             2 mA
Input leakage current ILI
                                        Vin  0 , Vin  VDD +0.3V           -5 5 -5 5 -5 5 uA

                                        Pins not under test=0V

Output leakage current ILO              VOUT  0 , VOUT  VDD +0.3V -5 5 -5 5 -5 5                                uA

                                        DQ# in H-Z., Dout disabled

Output Low Voltage VOL                  IOL=2mA                                0.4       0.4           0.4 V
Output High Voltage VOH
                                        IOH=2mA                           2.4       2.4           2.4           V

Notes 1.Icc depends on output loading and cycle rates. Specified values are obtained with the output open.
        2.Icc is measured on condition that addresses are changed only one time during tCK(MIN.).

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                                                                16Mb CMOS Synchronous Dynamic RAM

A.C Characteristics:
     Test Conditions: (Ta=0 to 70C VDD=3.3V 0.3V ,VSS=0V)

AC input Levels(VIH/VIL)              2.0/0.8V      Input timing reference level/                      1.4V
Input rise and fall time                1ns        Output timing reference level                      50pF

                                                    Output load condition

Parameter                   CAS                                   VG3617801CT                                Unit

                            Latency symbol             -8H               -8L                 -10

                                                Min          Max  Min         Max     Min         Max

CLK cycle time              3    tCk3           10                10                  10                     ns

CLK to valid output delay   2    tCk2           10                13                  15                     ns

CLK high pulse width        3    tAC3                        6                     6              8          ns
CLK low pulse width
CKE setup time              2    tAC2                        6                     7              8          ns
CKE hold time
Address setup time               tCH            3                 3                   4                      ns
Address hold time
Data input setup time            tCL            3                 3                   4                      ns
Data input hold time
Command setup time               tCKS           3                 3                   3                      ns
Command hold time
Output data hold time            tCKH           1                 1                   1                      ns
CLK to output in low-Z
CLK to output in Hi-Z            tAS            2                 2                   3                      ns
Row active to active delay
RAS to CAS delay                 tAH            1                 1                   1                      ns
Row precharge time
ROW active time                  tDS            2                 2                   3                      ns
ROW cycle time
Last data in to burst stop       tDH            1                 1                   1                      ns
Data-in to ACT(REF)
Command (Auto Precharge)         tCMS           2                 2                   3                      ns
Data-in to precharge
Transition time                  tCMH           1                 1                   1                      ns
Mode reg. set cycle
Power down exit setup time       tOH            3                 3                   3                      ns
Self refresh exit time
Refresh time                     tLZ            0                 0                   0                      ns

                                 tHZ            3            8    3                8  3           8          ns

                                 tRRD           20                20                  20                     ns

                                 tRCD           20                20                  26                     ns

                                 tRP            20                20                  26                     ns

                                 tRAS           50 120,000 50 120,000 60 120,000 ns

                                 tRC            70                70                  86                     ns

                                 tBDL           1 CLK             1 CLK               1 CLK                  ns

                                 tDAL       1CLK+tRP              1CLK+tRP            1CLK+tRP               ns

                                 tDPL           1 CLK             1 CLK               1 CLK                  ns
                                 tT
                                 tRSC           1            10   1           10      1           10         ns
                                 tPDE
                                 tSRX           2 CLK             2 CLK               2 CLK                  ns
                                 tREF
                                                8                 8                   8                      ns

                                                8                 8                   8                      ns

                                                             32               32                  32         ms

Document:1G5-0133                               Rev.1                                        Page 6
VIS                                                                                                                                      VG3617801CT
                                                                                                   16Mb CMOS Synchronous Dynamic RAM
Basic Features and Function description
         1.simplified State diagram

                                                                                                               Self
                                                                                                              Refresh

                    Mode              MRS                                    SELFSeEnLtFryexit                          AUTO
                   Register                                                                  REF                       Refresh
                                                                      IDLE
                      Set

                                                                      ACT      CKE
                                                                             CKE

                                                                                                              Power
                                                                                                              Down

                                                                   ROW       CKE                              Active
                                                                  ACTIVE                CKE                   Power
                                                                                                              Down

                             BST                                                                   Read  BST
                                             Auto prWreitdeharwitgeh
                   Write                 Write                              RAuetaodPwreitchharge             Read

                                                                      PRE

  WRITE CKE                  WRITE              Read                                                     READ          CKE         READ
SUSPEND CKE                                                                                                               CKE   SUSPEND

   Write with                         AutoRPereacdhwaritghe           Write                                      Read with
Auto Precharge                                                                                                Auto Precharge
                                                                       ARuetoadPwreicthharge

WRITE A CKE                 WRITE A  PRE(Precharge termination)            PRE(Precharge termination)                 CKE      READ A
SUSPEND CKE                                                                                                                     SUSPEND
                                                                                                         READ A        CKE

POWER              Precharge                    Precharge
   ON

                                                                                                                           Automatic sequence
                                                                                                                          Manual input
                                                Note: After the AUTO refresh operation, precharge operation is
                                                        performed automatically and enter the IDLE state

Document:1G5-0133                                                     Rev.1                                                     Page 7
VIS                                                                                                         VG3617801CT
                                                                      16Mb CMOS Synchronous Dynamic RAM
2.Truth Table
    2.1 Command Truth Table

                                             CKE                                                                                A9-
                                                                 CS RAS CAS WE A11 A10 A0
           FUNCTION          Symbol      n-1 n

Device deselect               DESL       H               X         H  X    X       X    X     X          X
No operation                  NOP
Mode register set             MRS        H               X         L  H    H       H    X     X          X
Bank activate                  ACT
Read                          READ       H               X         L  L    L         L  L     X          V
Read with auto precharge     READA
Write                         WRIT       H               X         L  L    H       H    V     V          V
Write with auto precharge    WRITA
Precharge select bank          PRE       H               X         L  H    L       H    V     L          V
Precharge all banks           PALL
Burst stop                     BST       H               X         L  H    L       H    V     H          V
Auto refresh (CBR)             CBR
                                         H               X         L  H    L         L  V     L          V

                                         H               X         L  H    L         L  V     H          V

                                         H               X         L  L    H         L  V     L          X

                                         H               X         L  L    H         L  X     H          X

                                         H               X         L  H    H         L  X     X          X

                                         H               H         L  L    L       H    X     X          X

   2.2 DQM Truth Table                                                     CKE                DQM

                        FUNCTION                         Symbol       n-1       n-1        U       L
Data write/output enable
Data mask/output disable                                   ENB        H         X             L
Upper byte write enable/output enable                     MASK
Lower byte write enable/output enable                     ENBU        H         X             H
Upper byte write inhibit/output disable                   ENBL
Lower byte inhibit/output disable                        MASKU        H         X          L       X
                                                         MASKL
                                                                      H         X          X       L

                                                                      H         X          H       X

                                                                      H         X          X       H

2.3 CKE Truth Table

  Current State                Function                  Symbol       CKE  CS RAS CAS WE           Add-
Activating         Clock suspend mode entry                        n-1 n                           ress
Any                Clock suspend                           REF      HL     XX           X     X
Clock suspend      Clock suspend mode exit                SELF      LL                               X
Idle               CBR refresh command                              LH     XX           X     X      X
Idle               Self refresh entry                               HH                               X
Self refresh       Self refresh exit                                HL     XX           X     X      X
                                                                    LH                               X
Idle               Power down entry                                 LH     L    L       L     H      X
Power down         Power down exit                                  HL                               X
                                                                    LH     L    L       L     H      X
                                                                                                     X
                                                                           LH           H     H

                                                                           HX           X     X

                                                                           XX           X     X

                                                                           XX           X     X

H : High level, L : Low level
X : high or Low level(Don't care), V : Valid Data input

Document:1G5-0133                                           Rev.1                                Page 8
VIS                                                                                        VG3617801CT
                                                     16Mb CMOS Synchronous Dynamic RAM

2.4 Operative Command Table Notes 1                       (1/3)

Current state CS RAS CAS WE          Address     Command                           Action          Notes
                                              DESL        Nop or Power down                           2
Idle        H      X  X  XX                   NOP or BST  Nop or Power down                           2
                                              READ/READA  ILLEGAL                                     3
            L      H  H  XX                   WRIT/WRITA  ILLEGAL                                     3
                                              ACT         Row active
            L      H  L  H BA,CA,A10          PRE/PALL    Nop                                         4
                                              REF/SELF    Refresh or Self refresh
            L      H  L  L BA,CA,A10          MPS         Mode register access                        5
                                              DESL        Nop                                         5
            L      L  H  H BR,RA              NOP or BST  Nop                                         3
                                              READ/READA  Begin read:Determine AP                     6
            L      L  H  L BA,A10             WRIT/WRITA  Begin write:Determine AP
                                              ACT         ILLEGAL                                     7
            L      L  L  HX                   PRE/PALL    Precharge                                 7,8
                                              REF/SELF    ILLEGAL                                     3
            L      L  L  L Op-Code            MRS         ILLEGAL
                                              DESL        Continue burst to end  Row active         7,8
Row active  H      X  X  XX                               Continue burst to end  Row active           7
                                              NOP         Burst stop  Row active                      3
            L      H  H  XX                               Term burst, new read:Determine AP           9
                                              BST         Term burst, start write:Determine AP
            L      H  L  H BA,CA,A10                      ILLEGAL
                                              READ/READA  Term burst,precharging
            L      H  L  L BA,CA,A10          WRIT/WRITA  ILLEGAL
                                              ACT         ILLEGAL
            L      L  H  H BA,RA              PRE/PALL    Continue burst to end  write recovering
                                              REF/SELF    Continue burst to end  Write recovering
            L      L  H  L BA,A10             MRS         Burst stop  Row active
                                              DESL        Term burst, start read: determine AP
            L      L  L  HX                               Term burst, new write:Determine AP
                                              NOP         ILLEGAL
            L      L  L  L Op-Code                        Term burst precharging
                                              BST         ILLEGAL
Read        H      X  X  XX                               ILLEGAL
                                              READ/READA
            L      H  H  HX                   WRIT/WRITA
                                              ACT
            L      H  H  LX                   PRE/PALL
                                              REF/SELF
            L      H  L  H BA,CA,A10          MRS

            L      H  L  L BA,CA,A10

            L      L  H  H BA,RA

            L      L  H  L BA,A10

            L      L  L  HX

            L      L  L  L Op-Code

Write       H      X  X  XX

            L      H  H  HX

            L      H  H  LX

            L      H  L  H BA,CA,A10

            L      H  L  L BA,CA,A10

            L      L  H  H BA,RA

            L      L  H  L BA,A10

            L      L  L  HX

            L      L  L  L Op-Code

Document:1G5-0133                             Rev.1       Page 9
VIS                                                                                 VG3617801CT
                                              16Mb CMOS Synchronous Dynamic RAM

                                                                                                                        (2/3)

Current state    CS RAS CA WE Address         Command                          Action          Notes
Read with auto                                DESL        Continue burst to end  Prech arging
precharge          H  X  X  XX                NOP         Continue burst to end  Prech arging     3
                                              BST         ILLEGAL                                 3
Write with auto    L  H  H  HX                READ/READA  ILLEGAL
precharge                                     WRIT/WRITA  ILLEGAL                                 3
                   L  H  H  LX                ACT         ILLEGAL                                 3
Precharging                                   PRE/PALL    ILLEGAL
                   L  H  L  H BA,CA,A10       PEF/SELF    ILLEGAL                                 3
Row activating                                MRS         ILLEGAL                                 3
                   L  H  L  L BA,CA,A10       DESL        Continue burst to end  Write            3
                                                          recovering with auto precharge
                   L  L  H  H BA,RA           NOP         Continue burst to end  Write            3
                                                          recovering with auto precharge          3
                   L  L  H  L BA,A10          BST         ILLEGAL                               3,10
                                              READ/READA  ILLEGAL                                 3
                   L  L  L  HX                WRIT/WRITA  ILLEGAL
                                              ACT         ILLEGAL
                   L  L  L  L Op-Code         PRE/PALL    ILLEGAL
                                              REF/SELF    ILLEGAL
                   H  X  X  XX                MRS         ILLEGAL
                                              DESL
                   L  H  H  HX                            Nop  Enter idle after tRP
                                              NOP
                   L  H  H  LX                BST          Nop  Enter idle after tRP
                                                          Nop  Enter idle after tRP
                   L  H  L  H BA,CA,A10       READ/READA  ILLEGAL
                                              WRIT/WRITA  ILLEGAL
                   L  H  L  L BA,CA,A10       ACT         ILLEGAL
                                              PRE/PALL    Nop  Enter idle after tRP
                   L  L  H  H BA,RA                       ILLEGAL
                                              REF/SELF    ILLEGAL
                   L  L  H  L BA,A10          MRS         Nop  Enter row active after tRCD
                                              DESL        Nop  Enter row active after tRCD
                   L  L  L  HX                NOP         Nop  Enter row active after tRCD
                                              BST         ILLEGAL
                   L  L  L  L Op-code         READ/READA  ILLEGAL
                                              WRIT/WRITA  ILLEGAL
                   H  X  X  XX                ACT         ILLEGAL
                                              PRE/PALL    ILLEGAL
                   L  H  H  HX                REF/SELF    ILLEGAL
                                              MRS
                   L  H  H  LX

                   L  H  L  H BA,CA,A10

                   L  H  L  L BA,CA,A10

                   L  L  H  H BA,RA

                   L  L  H  L BA,A10

                   L  L  L  HX

                   L  L  L  L Op-Code

                   H  X  X  XX

                   L  H  H  HX

                   L  H  H  LX

                   L  H  L  H BA,CA,A10

                   L  H  L  L BA,CA,A10

                   L  L  H  H BA,RA

                   L  L  H  L BA,A10

                   L  L  L  HX

                   L  L  L  L Op-Code

Document:1G5-0133                      Rev.1              Page 10
VIS                                                                                VG3617801CT
                                             16Mb CMOS Synchronous Dynamic RAM

Current state  CS RAS CA WE Address   Command        Action                                                                       (3/3)
Write                                 DESL           Nop  Enter row active after tDPL                                          Notes
recovering     H   X  X XX            NOP            Nop  Enter row active after tDPL
                                                     Nop  Enter row active after tDPL                                      8
Write          L   H  H HX            BST            Start read, Determine AP                                              3
recovering                                           New write, Determine AP                                               3
with auto      L   H  H LX            READ/READA     ILLEGAL
precharge                             WRIT/WRITA     ILLEGAL                                                               3,8
               L   H  L H BA,CA,A10   ACT            ILLEGAL                                                               3
Refreshing                            PRE/PALL       ILLEGAL                                                               3
               L   H  L  L BA,CA,A10  PEF/SELF       Nop  Enter precharge after tDPL                                       3
Mode register                         MRS            Nop  Enter precharge after tDPL
accessing      L   L  H H BA,RA       DESL           Nop  Enter precharge after tDPL
                                      NOP            ILLEGAL
               L   L  H L BA,A10                     ILLEGAL
                                      BST            ILLEGAL
               L   L  L HX            READ/READA     ILLEGAL
                                      WRIT/WRITA     ILLEGAL
               L   L  L  L Op-Code    ACT            ILLEGAL
                                      REF/PALL       Nop  Enter idle after tRC
               H   X  X XX            REF/SELF       Nop  Enter idle after tRC
                                      MRS            ILLEGAL
               L   H  H HX            DESL           ILLEGAL
                                      NOP/BST        ILLEGAL
               L   H  H LX            READ/WRIT      Nop  Enter idle after 2 Clocks
                                      ACT/PRE/PALL   Nop  Enter idle after 2 Clocks
               L   H  L H BA,CA,A10   REF/SELF/MRS   ILLEGAL
                                      DESL           ILLEGAL
               L   H  L  L BA,CA,A10  NOP            ILLEGAL
                                      BST
               L   L  H H BA,RA       READ/WRITE
                                      ACT/PRE/PALL/
               L   L  H L BA,A10      REF/SELF/MRS

               L   L  L HX

               L   L  L  L Op-Code

               H   X  X XX

               L   H  H XX

               L   H  L  XX

               L   L  H XX

               L   L  L  XX

               H   X  X XX

               L   H  H HX

               L   H  H LX

               L   H  L  XX

               L   L  X XX

Note 1. All entries assume that CKE was active (High level)during the preceding clock cycle.
       2. If both banks are idle, and CKE is inactive(Low level), the device will enter Power down mode.
           All input buffers except CKE will be disabled.
       3. Illegal to bank in specified states; Function may be legal in the bank indicated by Bank Address (BA),
           depending on the state of that bank.
       4. If both banks are idle, and CKE is inactive(Low level), the device will enter Self refresh mode.
           All input buffers except CKE will be disabled.
       5. IIIegal if tRCD is not satisfied.
       6. IIIegal if tRAS is not satisfied.
       7. Must satisfy burst interrupt condition.
       8. Must satisfy bus contention, bus turn around, and/or write recovery requirements.
       9. Must mask preceding data if tDPL is not satisfied.

     10. IIIegal if tRRD is not satisfied.

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VIS                                                                                          VG3617801CT
                                                       16Mb CMOS Synchronous Dynamic RAM

2.5 Command Truth Table for CKE Note 1

Current state CKE RAS CS RAS CAS           WE Address                   Action                                                   Notes

              n-1  n

Self refresh  H    XXX                  X  X      X     INVALID,CLK(n-1)would exit S.R.

(S.R.)        L    HH X                 X  X      X     S.R. Recovery                                                            2

              L    H  L  H              H  X      X     S.R. Recovery                                                            2

              L    H  L  H              L  X      X     ILLEGAL                                                                  2

              L    H  L  L              X  X      X     ILLEGAL                                                                  2

              L    LXX                  X  X      X     Maintain S.R.

Self refresh  H    HH X                 X  X      X     Idle after tRC

recovery      H    H  L  H              H  X      X     Idle after tRC

              H    H  L  H              L  X      X     ILLEGAL

              H    H  L  L              X  X      X     ILLEGAL

              H    LHX                  X  X      X     Begin clock suspend next cycle                                           5

              H    L  L  H              H  X      X     Begin clock suspend next cycle                                           5

              H    L  L  H              L  X      X     ILLEGAL

              H    L  L  L              X  X      X     ILLEGAL

              L    HX X                 X  X      X     Exit clock suspend next cycle                                            2

              L    LXX                  X  X      X     Maintain clock suspend

Power down H       XXX                  X  X            INVALID, CLK(n-1) would exit P.D.

(P.D.)        L    HX X                 X  X      X     EXIT P D   Idle                                                       2

              L    LXX                  X  X      X     Maintain power down mode

Both banks    H    HH X                 X  X            Refer to operations in Operative

idle                                                    Command Table

              H    H  L  H              X  X            Refer to operations in Operative

                                                        Command Table

              H    H  L  L              H  X            Refer to operation in Operative

                                                        Command Table

              H    H  L  L              L  H      X     Refresh

              H    H  L  L              L  L      Op-   Refer to operations in Operative

                                                  Code  Command Table

              H    LHX                  X  X            Refer to operations in Operative

                                                        Command Table

              H    L  L  H              X  X            Refer to operations in Operative

                                                        Command Table

              H    L  L  L              H  X            Refer to operations in Operative

                                                        Command Table

              H    L  L  L              L  H      X     Self refresh                                                             3

              H    L  L  L              L  L      Op-   Refer to operations in Operative

                                                  Code  Command Table

              L    XXX                  X  X      X     Power down                                                               3

Any state     H    HX X                 X  X      X     Refer to operations in Operative

other than                                              Command Table

listed above H     LXX                  X  X      X     Begin clock suspend next cycle                                           4

              L    HX X                 X  X      X     Exit clock suspend next cycle

              L    LXX                  X  X      X     Maintain clock suspend

Note 1. H : Hight level, L : low level, X : High or low level(Don't care).
       2. CKE Low to High transition will re-enable CLK and other inputs asynchronously. A minimum setup time must be satisfied
           before any command other than EXIT.
       3. Power down and Self refresh can be entered only from the both banks idle state.
       4. Must be legal command as defined in Operative Command Table.
       5.IIIegal if tSREX is not satisfied.

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3.Initiallization
       The synchronous DRAM is initialized in the power on sequence. Once power has been applied, a

   100us minimum delay is needed in which stable power and input signals are maintained. During this delay,
   CKE and DQM recommend to be held high.

       After the 100us delay, both banks must be precharged using the precharge command. Once precharge
   is completed and the minimum tRP is satisfied, the mode register can be programmed.

       Minimum two CBR refresh commands must be performed before or after the mode register set com-
   mand.

4.Programming the Mode Register
      The mode register is programmed by the mode register set command using address bits A11 through

  A0 as data inputs. The register retains data until it is reprogrammed or until the device loses power.

The mode register has four fields;

Options            : A11 through A7
CAS latency        : A6 through A4
Wrap type          : A3
Burst length       : A2 through A0

   Following mode register programming, no command can be asserted befor at least two clock cycles
have elapsed.

CAS Latency

   CAS latency is the most critical parameter to be set. It tells the device how many clocks must elapse
before the data will be available. The SDRAM is capable of reconfiguring its internal architecture based
on the value of CAS latency.

   The value is determined by the frequency of the clock and the speed grade of the device. The value
can be programmed as 2 or 3.

Burst Length

    Burst Length is the number of words that will be output or input in read or write cycle. After a read burst
is completed, the output bus will become high impedance.

    The burst length is programmable as 1,2,4,8 or full page.

Wrap Type (Burst Sequence)

    The wrap type specifies the order in which the burst data will be addressed. The order is programmable
as either "Sequential" or "Interleave". The method chosen will depend on the type of CPU in the system.

    Some microprocessor cache systems are optimized for sequential addressing and others for inter-
leaved addressing. Both sequences support bursts of 1,2,4 and 8. Only the sequential burst. supports the
full-page length.

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5.Mode Register               Reserved Test Set
   11 10 9 8 7 6 5 4 3 2 1 0
   0 00 01                    Burst Read and Single Write
                                             X=Don't care
11 10 9 8 7 6 5 4 3 2 1 0
                              Mode Register Set
x x 1 0 0 LTMODE WT  BL

11 10 9 8 7 6 5 4 3 2 1 0

x x 0 0 0 LTMODE WT  BL

                                            Bits2-0 WT=0 WT=1

                                            000                1  1

                                            001                2  2

                                            010                4  4

                              Burst length  011                8  8
                              Wrap type
                                            100                R  R

                                            101                R  R

                                            110                R  R

                                            111 Full page R

                                            0 Sequential
                                            1 Interleave

                              Latency       Bits6-4            CAS Iatency
                               mode           000                     R
                                              001
                                              010                     R
                                             011                      2
                                             100                      3
                                             101                     R
                                             110                     R
                                              111                     R
                                                                     R

                                            Remark R:Reserved

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5.1 Burst Length and Sequence
     (Burst of Two)

Starting Address                Sequential Addressing     Interleave Addressing
(column address A0, binary)     Sequence (decimal)        Sequence(decimal)

                        0                       0,1                        0,1

                        1                       1,0                        1,0

(Burst of Four)

Starting Address                Sequential Addressing     Interleave Addressing
(column address A1-A0, binary)  Sequence (decimal)        Sequence(decimal)

                       00                    0,1,2,3                    0,1,2,3
                       01                    1,2,3,0                    1,0,3,2
                       10                    2,3,0,1                    2,3,0,1
                       11                    3,0,1,2                    3,2,1,0

(Burst of Eight)

Starting Address                Sequential Addressing     Interl
(column address A2-A0, binary)  Sequence (decimal)        eave Addressing
                                                          Sequence(decimal)
                      000                0,1,2,3,4,5,6,7
                      001                1,2,3,4,5,6,7,0            0,1,2,3,4,5,6,7
                      010                2,3,4,5,6,7,0,1            1,0,3,2,5,4,7,6
                      011                3,4,5,6,7,0,1,2            2,3,0,1,6,7,4,5
                      100                4,5,6,7,0,1,2,3            3,2,1,0,7,6,5,4
                      101                5,6,7,0,1,2,3,4            4,5,6,7,0,1,2,3
                      110                6,7,0,1,2,3,4,5            5,4,7,6,1,0,3,2
                      111                7,0,1,2,3,4,5,6            6,7,4,5,2,3,0,1
                                                                    7,6,5,4,3,2,1,0

Full page burst is an extension of the above tables of sequential addressing, with the length being 512/
256 words for 2Mx8/1Mx16 devices, respectively.

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6.Address Bits of Bank-Select and Precharge
                                             0 Select Bank A "Activate" command
Row A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11    1 Select Bank B "Activate" command
(Activate command)

Row A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11    A10 A11 Result
(Precharge)                                    0 0 Precharge Bank A
                                               0 1 Precharge Bank B
                                               1 x Precharge All Banks

                                                 x:Don't care

                                             0 Disables Auto-Precharge (End of Burst)
                                             1 Enables Auto-Precharge (End of Burst)

Col. A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11
(CAS strobes)

                                             0 Enable Read/Write commands for Bank A
                                             1 Enable Read/Write commands for Bank B

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7.PRECHARGE

    The PRECHARGE command can be asserted anytime after tRAS(min) is satisfied.
    Soon after the PRECHARGE command is asserted, PRECHARGE operation is performed. The synchronous DRAM
enters the idle state after tRP(min) is satisfied. The parameter tRP is the time required to perform the PRECHARGE.
    The earliest timing in a READ cycle that a PRECHARGE command can be asserted without losing any data in the
burst is as followed.

PRECHARGE

                                                                                                                   Burst lengh=4

                   T0          T1                                    T2           T3      T4       T5      T6      T7

CLK                      Read
Command
                                                                                              PRE
CAS latency=2
DQ                                                                       Q0           Q1      Q2       Q3          Hi-Z_

Command                  Read                                                                 PRE
CAS latency=3
DQ                                                                                                                      Hi-Z

                                                                                      Q0      Q1       Q2      Q3

CAS latency= 2: One clock earlier than the last output data.
                   3: Two clocks earlier than the last output data.

                                                                                                                   (tRAS is satisfied)

     In order to write all data to the memory cell correctly, the asynchronous parameter"tDPL" must be satisfied.
The tDPL(MIN.) specification defines the earliest time that a PRECHARGE command can be asserted after a WRITE
cycle. The minimum number of clocks are calculated by dividing tDPL(min.) by the clock cycle time.

     In summary, the PRECHARGE command can be asserted relative to the reference clock of the last valid
data. In the following table, minus means clocks before the reference, plus means time after the reference.

CAS latency        READ                                               WRITE
       2             -1                                              +tDPL(min.)
       3             -2                                              +tDPL(min)

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8.AUTO PRECHARGE

        During a READ or WRITE command cycle, A10 controls whether AUTO PRECHARGE is selected. If A10 is
  high in the READ or WRITE command (READ with AUTO PRECHARGE command or WRITE with AUTO PRE-
  CHARGE command), AUTO PRECHARGE is selected and precharging begins automatically after the burst
  access.

        In the WRITE cycle, tDAL(min.) must be satisfied to assert the next active command to the bank being pre-
  charged.

        When using AUTO PRECHARGE in the READ cycle, knowing when the PRECHARGE starts is important
  because the tRAS must be satisfied. Once AUTO PRECHARGE has started, an active command to the bank can
  be asserted after tRP(min.) has been satisfied.

        The timing at which the AUTO PRECHARGE cycle begins depends both on the CAS Iatency programmed
  into the mode register and on whether the cycle is READ or WRITE.

    8.1 READ with AUTO PRECHARGE
               During a READA cycle, the AUTO PRECHARGE begins one clock earlier(CAS Iatency of 2) or two

         clocks earlier(CAS Iatency of 3) than the last data word output.

READ with AUTO PRECHARGE

                                                                                                      Burst lengh=4

                   T0              T1        T2         T3       T4       T5                 T6       T7             T8

CLK                       READA B
Command

                                                                 Auto precharge starts

CAS latency=2                                    QB0        QB1      QB2                QB3           Hi-Z
DQ

                                                                 Auto precharge starts

Command                   READA B

CAS latency=3                                               QB0      QB1      QB2                QB3      Hi-Z
DQ

Remark READA means READ with AUTO PRECHARGE

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VIS                                                                                                       VG3617801CT
                                                                    16Mb CMOS Synchronous Dynamic RAM

8.2 WRITE with AUTO PRECHARGE
          During a WRITA cycle, the AUTO PRECHARGE starts at tDPL(min.) after the last data word input to

      the device

WRITE with AUTO PRECHRGE

                                                                                                 Burst lengh=4

                   T0              T1              T2           T3       T4  T5              T6  T7             T8

CLK                       WRITA B                                     AUTO PRECHARGE starts
Command                                                                  tDPL
                          DB0                 DB1      DB2                                       Hi-Z_
CAS latency=2                                                       DB3
DQ

Command                   WRITA B                                   AUTO PRECHARGE starts
CAS latency=3                                                          tDPL
DQ
                          DB0                 DB1      DB2          DB3                          Hi-Z

Remark WRITA means WRITE with AUTO PRECHARGE

In summary, the auto precharge cycle begins relative to a reference clock that indicates the last data word is
valid.
In the table below, minus means clocks before the reference; plus means clocks after the reference.

CAS latency        READ                             WRITE
       2             -1                            +tDPL(min.)
       3             -2                            +tDPL(min)

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VIS                                                                                                           VG3617801CT
                                                                        16Mb CMOS Synchronous Dynamic RAM

9.READ/WRITE Command Interval

9.1 READ to READ command interval

    When a new READ command is asserted during a READ cycle, it will be effective after the CAS latency,
even if the previous READ operation has not completed. READ will be interrupted by another READ.

    A READ command can be asserted in every clock without restriction.

READ to READ Command Interval

                                                                                          Burst lengh=4, CAS latency=2

                   T0            T1                T2       T3          T4       T5       T6          T7       T8

   CLK                 Read A           Read B
Command

DQ                                                     QA0         QB0      QB1      QB2         QB3           Hi-Z_

                               1 cycle

9.2 WRITE to WRITE Command Interval

         When a new WRITE command is asserted during a WRITE cycle, the previous burst will be terminated
    and the new burst will begin with the new WRITE command. WRITE will be interrupted by another WRITE.

         A WRITE command can be asserted in every clock without restriction.

WRITE to WRITE Command Interval

                                                                                          Burst lengh=4, CAS latency=2

                   T0            T1                T2       T3          T4       T5       T6          T7       T8

   CLK                 Write A            Write B
Command

DQ                     QA0                QB0          QB1         QB2      QB3           Hi-Z_

                                 1 cycle

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VIS                                                                                                           VG3617801CT
                                                                        16Mb CMOS Synchronous Dynamic RAM

9.3 WRITE to READ Command Interval
         The WRITE command to READ command interval is a minimum of 1 cycle. Only the WRITE data pre-

     ceding the READ command will be written. The data bus must be in high-impedance at least one cycle prior
     to the first DOUT.

WRITE to READ Command Interval

                                                                                                        Burst lengh=4

                   T0                T1          T2              T3          T4       T5       T6       T7             T8

  CLK                           1 cycle
                       WRITE A Read B
Command
CAS latency=2                   DA0              Hi-Z                   QB0      QB1      QB2      QB3
DQ

Command                Write A           Read B
CAS latency=3
DQ                                                         Hi-Z                  QB0      QB1      QB2         QB3
                                DA0

9.4 READ to WRITE Command Interval

          During READ cycle, READ can be interrupted by WRITE. The data bus must be in high-impedance
     using DQM before the WRITE command. DQM must be high at least 3 clocks prior to the WRITE command.
     This restriction is necessary to avoid a data bus conflict.

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VIS                                                                                                                 VG3617801CT
                                                                              16Mb CMOS Synchronous Dynamic RAM

READ to WRITE Command Interval

                                                                                                                     CAS latency=2

                         T0          T1               T2          T3          T4           T5            T6      T7      T8

CLK

Command                        Read           Write

DQM

DQ                       Hi-Z                 D0          D1          D2          D3

                                     1 cycle

                                                                                                             Burst length=8, CAS latency=2

         T0              T1          T2               T3          T4          T5             T6          T7      T8           T9

CLK                Read                                                                           Write
Command
DQM                                               Q0      Q1              Q2                      D0         D1      D2

DQ

                                                                                   Hi-Z is
                                                                                  necessary

                                                                                                 example: Burst length=4, CAS latency=3

                   T0          T1                 T2          T3          T4           T5         T6         T7      T8

CLK                      Read                                                              Write
Command
DQM

DQ

                                                                  Q2          Hi-Z is        D0          D1      D2

                                                                              necessary

                         The minimum command interval = (4+1) cycles

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VIS                                                                                              VG3617801CT
                                                           16Mb CMOS Synchronous Dynamic RAM

10.BURST TERMINATION
         There are two methods to terminate a BURST operation other than using a READ or a WRITE command.

    One is the BURST STOP command and the other is the PRECHARGE command.

10.1 BURST STOP Command

      During a READ BURST. when the BURST STOP command is asserted, the BURST READ outputs
are terminated and the data bus goes to high-impedance after the CAS latency from the BURST STOP
command.

      During a WRITE BURST. when the BURST STOP command is asserted, any data provided at that
cycle will not be written. The BURST WRITE is effectively terminated and no further data can be written
until a new WRITE command is asserted.

Burst Termination

                                                                                     Burst lengh=X, CAS Intency=2,3

                                T0         T1      T2      T3       T4       T5      T6                    T7

CLK

Command                             Read                       BST

CAS latency=2                                          Q0      Q1       Q2           Hi-Z
       DQ
                                                               Q0       Q1       Q2         Hi-Z
CAS latency=3
       DQ

Remark BST: Burst stop command

                                                                                 Burst lengh=X, CAS latency=2,3

                                T0         T1      T2      T3       T4       T5      T6                    T7

CLK

Command                             Write                               BST

CAS latency=2,3                     Q0         Q0      Q1      Q2                    Hi-Z_
      DQ

Remark BST: Burst stop command

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                                                        16Mb CMOS Synchronous Dynamic RAM

10.2 PRECHARGE TERMINATION

       10.2.1 PRECHARGE TERMINATION in READ Cycle

                       During a READ cycle, the BURST READ operation can be terminated by a PRECHARGE
                 command. When the PRECHARGE command is asserted, the BURST READ operation is termi-
                 nated and PRECHARGE starts.

                       Read data will remain valid until one clock(CAS latency of 2)or two clocks(CAS latency of 3)
                 after the PRECHARGE command and the same bank can be activated again after tRP(min) from
                 the PRECHARGE command.

PRECHARGE TERMINATION in READ Cycle

                                                                                                      Burst lengh= X

                   T0        T1      T2      T3         T4       T5       T6                      T7                 T8

CLK

Command                Read                                 PRE                              ACT

CAS latency=2                            Q0         Q1      Q2       Q3                      Hi-Z
DQ
                                                                     tRP
command
CAS latency=3          Read                                 PRE                                                       ACT
DQ                                                                                      tRP                          Hi-Z

                                                    Q0      Q1       Q2                      Q3

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VIS                                                                                             VG3617801CT
                                                          16Mb CMOS Synchronous Dynamic RAM

     10.2.2 PRECHARGE TERMINATION in WRITE Cycle

                   During a WRITE cycle, the BURST WRITE operation can be terminated by a PRECHARGE
             command. when the PRECHARGE command is asserted, the BURST WRITE operation in imme-
             diately terminated and PRECHARGE starts.

                   The same bank can be activated again after tRP(min.) from the PRECHARGE command. The
             DQM must be high to mask invalid data in.

                   When CAS latency is 2 or 3, the data written prior to the PRECHARGE command will be cor-
             rectly stored. However, invalid data may be written at the same clock as the PRECHARGE com-
             mand. To prevent this from happening, DQM must be high at the same clock as the PRECHARGE
             command. This will mask the invalid data.

PRECHARGE TERMINATION in WRITE Cycle33

                                                                                       Burst lengh = X

                   T0         T1      T2      T3      T4       T5       T6         T7           T8

CLK

Command               Write                              PRE                 ACT
CAS latency=2
DQM                   D0         D1      D2      D3      D4                  Hi-Z
DQ                                                                                        ACT
                                                                   tRP
command
CAS latency=3          Write                              PRE
DQM
DQ                     D0         D1      D2      D3      D4            Hi-Z

                                                                        tRP

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VIS                                                             VG3617801CT
                          16Mb CMOS Synchronous Dynamic RAM

                   Timing Diagram

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VIS                                                                                                            VG3617801CT
                                                                         16Mb CMOS Synchronous Dynamic RAM

Mode Register Set

                           T0  T1  T2     T3                  T4     T5  T6   T7  T8  T9  T10

CLK                                                           t
CKE                                                            RSC
CS

RAS                                                      Key
CAS                                       t
WE                                        RP
A11(BS)
A10
A0-A9
DQM

                     Hi-Z
DQ

                               Precharge  Mode Register              Command
                               Command    Set Command
                               All Banks

Document:1G5-0133                                             Rev.1                       Page 27
VIS                                                                                                                 VG3617801CT
                                                                              16Mb CMOS Synchronous Dynamic RAM

AC Parameters for Write Timing (1 of 2)

                                                                                               Burst Length=4, CAS Latency=2

         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK         tCL                    tCK2             Begin Auto Precharge Begin Auto Precharge                      t
CKE      tCH                                                                                                       CKH
CS                      t                           Bank A                    Bank B
          tCKS          CMS

                           tCMH

RAS                RAa                    RBa                       RAb                                  RAc       RBb
CAS
WE       tAS            tAH
A11(BS)
A10                RAa        CAa         RBa       CBa             RAb       CAb                        RAc       RBb
A0~A9
DDM                     tRCD
DQ
                              tRRD                  tDAL                      tDS
                                     tRC                                             tDH
                                                                                              tDPL tRP

                              DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBa2 DBa3 DAb0 DAb1 DAb2 DAb3

           Activate Write with            Activate    Write with    Activate    Write with    Precharge  Activate   Activate
         Command Auto Precharge          Command                    Command                   Command    Command   Command
                                                    Auto Precharge            Auto Precharge
            Bank A Command                Bank B      Command        Bank A     Command        Bank A     Bank A    Bank B
                             Bank A                    Bank B                    Bank A

Document:1G5-0133                                                   Rev.1                                          Page 28
VIS                                                                                                               VG3617801CT
                                                                            16Mb CMOS Synchronous Dynamic RAM

AC Parameters for Write Timing (2 of 2)

                                                                                         Burst Length=4, CAS Latency=3

         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23

CLK         tCL               tCK3
CKE      tCH
CS                 tCMS                                Begin Auto Precharge      Begin Auto Precharge                      tCKH
           tCKS                                        Bank A                    Bank B

                        tCMH

RAS
CAS
WE

A11(BS)            RAa                       RBa                       RAb                                                 RAc
A10                                                                                                                        RAc
         tAS            tAH
A0~A9
DDM                RAa        CAa            RBa       CBa             RAb       CAb
DQ
                           tRCD                                 tDAL             tDS
                                    tRRD     tRC                                    tDH

                                                                                                       tDPL       tRP

                              DAa0 DAa1 DAa2 DAa3      DBa0 DBa1 DBa2 DBa3       DAb0 DAb1 DAb2 DAb3

                 Activate        Write with  Activate      Write with  Activate  Write without         Precharge        Activate
                 Command     Auto Precharge  Command   Auto Precharge  Command   Auto Precharge        Command         Command
                 Bank A                      Bank B                    Bank A    Command
                                Command                   Command                Bank A                 Bank A          Bank A
                                   Bank A                    Bank B

Document:1G5-0133                                      Rev.1                                                      Page 29
VIS                                                                                                    VG3617801CT
                                                                 16Mb CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (1 of 2)

                                                                                Burst Length=2, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13

CLK            tCH tCL   tCK2                                             Begin Auto       tCKH
CKE                tCKS                                                   Precharge
CS                         tCMS                                           Bank B
                               tCMH

RAS                      RAa                          RBa                                               RAb
CAS
WE                           tAH
A11(BS)                  tAS
A10
A0-A9                    RAa            CAa           RBa            CBa                                RAb

                                        tRRD

                                                      tRAS
                                                                     tRC

DQM

                                  tRCD           tAC2 tAC2      tHZ                     tRP
                                                                                                   tHZ
                                                 tLZ  tOH       tOH
                                                                                QBa0 QBa1
DQ       Hi-Z                                         QAa0 QAa1

                         Activate       Read          Activate  Read with       Precharge  Activate
                         Command        Command       Command   Auto Precharge  Command    Command
                         Bank A         Bank A                                  Bank A     Bank A
                                                      Bank B    Bank B

Document:1G5-0133                                     Rev.1                                                  Page 30
VIS                                                                                                   VG3617801CT
                                                                16Mb CMOS Synchronous Dynamic RAM

AC Parameters for Read Timing (2 of 2)

                                                                                Burst Length=2, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15

CLK            tCH tCL  tCK3                                                    Begin Auto          tCKH
CKE            tCKS                                                             Precharge
CS                        tCMS                                                  Bank B
                              tCMH

RAS

CAS
WE

A11(BS)

A10                     RAa                      RBa                                                      RAb
A0-A9                                                                                                     RAb
DQM                         tAH                                                            tRP
                        tAS

                        RAa             CAa      RBa                CBa

                                  tRRD

                                                 tRAS
                                                           tRC

                                  tRCD            tAC3 tAC3 tHZ                                tHZ
                                                 tLZ tOH tOH                    QBa0 QBa1
DQ       Hi-Z
                                                         QAa0 QAa1

                        Activate        Read     Activate       Read with       Precharge   Activate
                        Command         Command  Command        Auto Precharge              Command
                        Bank A          Bank A   Bank B         Command         Command     Bank A
                                                                Bank B          Bank A

Document:1G5-0133                                Rev.1                                      Page 31
VIS                                                                                         VG3617801CT
                                                      16Mb CMOS Synchronous Dynamic RAM
Power on Sequence and Auto Refresh (CBR)

         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                 High level                                                          tRSC
CKE                 is required
CS                                      Minimum of 2 Refresh Cycles are required

RAS

CAS

WE

A11(BS)

A10

                                                                                  Address Key

A0~A9

DDM            High Level is Necessary           t
DQ                      t                         RC
                         RP
                                           2nd Auto
         Inputs Precharge 1st Auto         Refresh                                Mode         Command
                                           Command
         must       Command Refresh                                               Register

         be stable All Banks Command                                              Set Command

         for 100us

Document:1G5-0133                          Rev.1                                               Page 32
VIS                                                                                              VG3617801CT
                                                           16Mb CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (1 of 2)

                                                                       Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE             RAa
A11(BS)
A10            RAa        CAa
A0~A9

DDM                                                               tHZ
                                                           QAa3
DQ       Hi-Z

                                   QAa0 QAa1  QAa2

                Activate  Read       Clock      Clock        Clock
                                   Suspended  Suspended    Suspended
               Command    Command
                Bank A    Bank A     1 Cycle    2 Cycles     3 Cycles

Document:1G5-0133                                   Rev.1              Page 33
VIS                                                                                            VG3617801CT
                                                         16Mb CMOS Synchronous Dynamic RAM

Clock Suspension During Burst Read (Using CKE) (2 of 2)

                                                          Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RAa

A0~A9          RAa        CAa

DDM

DQ       Hi-Z                                                    tHZ
                                                          QAa3
                                   QAa0 QAa1  QAa2

                Activate   Read      Clock      Clock       Clock
                                   Suspended  Suspended   Suspended
               Command    Command
                Bank A    Bank A     1 Cycle    2 Cycles    3 Cycles

Document:1G5-0133                             Rev.1                   Page 34
VIS                                                                                                     VG3617801CT
                                                                  16Mb CMOS Synchronous Dynamic RAM

Clock Suspension During burst Write (Using CKE) (1 of 2)

                                                                               Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE             RAa
A11(BS)
A10            RAa        CAa
A0~A9

DDM

DQ       Hi-Z

                          QAa0  QAa1           QAa2                      QAa3

                Activate              Clock      Clock       Clock
                                    Suspended  Suspended   Suspended
               Command
                Bank A                1 Cycle    2 Cycles    3 Cycles
                             Write

                          Command
                          Bank A

Document:1G5-0133                                          Rev.1               Page 35
VIS                                                                                                          VG3617801CT
                                                                       16Mb CMOS Synchronous Dynamic RAM

Clock suspension during Burst write (Using CKE) (2 of 2)

                                                                       Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RAa

A0~A9          RAa              CAa

DDM

DQ       Hi-Z                                                                                t
                                                                  QAa3
                          QAa0       QAa1      QAa2

                Activate              Clock      Clock       Clock
                                               Suspended   Suspended
               Command             Suspended
                Bank A                1 Cycle    2 Cycles    3 Cycles

                             Write

                          Command
                          Bank A

Document:1G5-0133                                          Rev.1                                Page 36
VIS                                                                                                       VG3617801CT
                                                                    16Mb CMOS Synchronous Dynamic RAM
Power Down Mode and Clock Mask
                                                                                    Burst Length=4, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK            t          t                                               t                  t
CKE            CK2        CKS                                              CKH               CKS
CS                                                                        VALID

RAS

CAS

WE

A11(BS)

A10            RAa

A0~A9          RAa                 CAa

DDM      Hi-Z                                                             t
DQ                                                                        HZ
                                            QAa0 QAa1         QAa2         QAa3

                Activate   ACTIVE  Read                                          Precharge   Precharge  Power
                          STANDBY  Command                                       Command     Standby    Down
               Command             Bank A                                                               Mode
                Bank A                                                           Power Down             Exit Command
                                                                                 Mode Entry
               Power Down Power Down        Clock Mask        Clock Mask
               Mode Entry Mode Exit              Start            End

Document:1G5-0133                                      Rev.1                                            Page 37
VIS                                                                                                           VG3617801CT
                                                                        16Mb CMOS Synchronous Dynamic RAM
Auto Refresh (CBR)
                                                                                        Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS
CAS

WE                                                                      RAa
A11(BS)
A10                                                                     RAa       CAa
A0~A9

DDM

               t                      t                            t
               RP                     RC                            RC

DQ       Hi-Z                             CBR Refresh                                    Q0 Q1 Q2 Q3
                                            Command
               Precharge CBR Refresh                                    Activate  Read
               Command Command
                                                                        Command Command
                All Banks

Document:1G5-0133                         Rev.1                                          Page 38
VIS                                                                                             VG3617801CT
                                                          16Mb CMOS Synchronous Dynamic RAM
Self Refresh (Entry and Exit)

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                                        tSRX                         tSRX              tPDE
CKE                                  tCKS
CS

RAS
CAS

WE
A11(BS)
A10
A0~A9

                                                   tRC                                t
                                                                                      RC

DDM

DQ       Hi-Z

         All Banks     Self refresh  Self Refresh         Self Refresh                    Activate
         must be idle      Entry         Exit                                             Command
                                                          Exit          Self Refresh

                                                                        Exit

Document:1G5-0133                                  Rev.1                                  Page 39
VIS                                                                                         VG3617801CT
                                                      16Mb CMOS Synchronous Dynamic RAM

Random Column Read (Page Within same Bank)(1 of 2)

                                                                                   Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE             RAa                                                                 RAda
A11(BS)
A10            RAa     CAa      CAb   CAc                                          RAd   CAd
A0~A9

DDM

DQ       Hi-Z                   QAa0 QAa1 QAa2 QAa3 QAb0 QAb1 QAc0 QAc1 QAc2 QAc3             QAd0 QAd1 QAd2 QAd3

               Precharge Read   Read  Read            Precharge Activate Read
                                                      Command Command Command
               Command Command  Command Command       Bank A Bank A Bank A
               Bank A
                       Bank A   Bank A Bank A

Document:1G5-0133                              Rev.1                                          Page 40
VIS                                                                                       VG3617801CT
                                                    16Mb CMOS Synchronous Dynamic RAM

Random Column Read (Page Within same Bank)(2 of 2)

                                                               Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RAa                                                                    RAd

A0~A9          RAa        CAa      CAb   CAc                                          RAd  CAd

DDM

DQ       Hi-Z                      QAa0 QAa1 QAa2 QAa3 QAb0 QAb1 QAc0 QAc1 QAc2 QAc3

                Activate   Read    Read  Read       Precharge   Activate                    Read
                          Command                   Command                                Command
               Command    Bank A   Command Command  Bank A     Command                      Bank A
                Bank A                                          Bank A
                                   Bank A Bank A

Document:1G5-0133                        Rev.1                                             Page 41
VIS                                                                                                                VG3617801CT
                                                                             16Mb CMOS Synchronous Dynamic RAM

Random Column Write (Page Within same Bank) (1 of 2)

                                                                             Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE             RAa                                                           RAd
A11(BS)
A10            RBa        CBa      CBb    CBc                                RBd  CBd
A0~A9

DDM

DQ       Hi-Z             DBa0 DBa1 DBa2 DBa3 DBb0 DBb1 DBc0 DBc1 DBc2 DBc3       DBd0 DBd1 DBd2 DBd3

                Activate   Write   Write  Write          Precharge Activate Write
                          Command                        Command Command Command
               Command    Bank B   Command Command       Bank B Bank B Bank B
                Bank B
                                   Bank B Bank B

Document:1G5-0133                                 Rev.1                                Page 42
VIS                                                                                         VG3617801CT
                                                      16Mb CMOS Synchronous Dynamic RAM

Random Column Write (Page Within same Bank) (2 of 2)

                                                                            Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RBa                                                          RBd

A0~A9          RBa       CBa      CBb    CBc                                CBd        RBd

DDM

DQ       Hi-Z            DBa0 DBa1 DBa2 DBa3 DBb0 DBb1 DBc0 DBc1 DBc2 DBc3             DBd0 DBd1 DBd2

               Activate    Write  Write  Write        Precharge              Activate   Write
                         Command                      Command               Command    Command
               Command   Bank B   Command Command     Bank B                Bank B     Bank B
                Bank B
                                  Bank B Bank B

Document:1G5-0133                        Rev.1                                         Page 43
VIS                                                                                              VG3617801CT
                                                           16Mb CMOS Synchronous Dynamic RAM

Random Row Read (Interleaving Banks) (1 of 2)

                                                                  Burst Length=8, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK2

         High

CS

RAS

CAS

WE

A11(BS)

A10      RBa                       RAa                     RBb

A0~A9    RBa            CBa        RAa         CAa         RBb    CBb

                   t          t                        t
                   RCD        AC2                      RP

DDM

DQ       Hi-Z                 QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7  QBb0 QBb1

         Activate       Read        Activate    Precharge Active   Read
                                   Command     Command Command    Command
         Command Command            Bank A      Bank B Bank B     Bank B
         Bank B
                   Bank B

                                               Read

                                              Command

                                              Bank A

Document:1G5-0133                              Rev.1                                                           Page 44
VIS                                                                                                 VG3617801CT
                                                              16Mb CMOS Synchronous Dynamic RAM

Random Row Read (Interleaving Banks) (2 of 2)

                                                                          Burst Length=8, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK3

         High

CS

RAS

CAS

WE

A11(BS)

A10      RBa                                RAa                           RBb

A0~A9    RBa                  CBa           RAa        CAa                RBb       CBb

                        t              t                      tRP
                         RCD           AC3
         Hi-Z
DDM
DQ                                     QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBb0

         Activate               Read         Activate     Read Precharge  Activate   Read Precharge
                              Command       Command    Command Command    Command   Command Command
         Command              Bank B         Bank A     Bank A Bank B     Bank B    Bank B Bank B
          Bank B

Document:1G5-0133                                      Rev.1                             Page 45
VIS                                                                                               VG3617801CT
                                                            16Mb CMOS Synchronous Dynamic RAM

Random Row Write (Interleaving Banks) (1 of 2)

                                                                   Burst Length=8, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK2

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                   RBa                          RAb

A0~A9    RAa            CAa    RBa              CBa         RAb    CAb

DDM                t                            t      tRP         t
DQ                 RCD                          DPL                DPL

         Hi-Z           QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBa0 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 DAb0 DAb1 DAb2 DAb3 DAb4

         Activate       Write   Activate         Precharge Active   Write
                               Command          Command Command    Command
         Command Command        Bank B           Bank A Bank A      Bank A
         Bank A
                   Bank A                                                     Precharge
                                                                              Command
                                                Write                          Bank B

                                          Command

                                          Bank B

Document:1G5-0133                               Rev.1                   Page 46
VIS                                                                                                VG3617801CT
                                                             16Mb CMOS Synchronous Dynamic RAM

Random Row Write (Interleaving Banks) (2 of 2)

                                                                             Burst Length=8, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK3

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                     RBa                                         RAb

A0~A9    RAa            CAa      RBa            CBa                          RAb        CAb

DDM            t                                       tDPL             tRP             t
DQ             RCD                                                                      DPL

         Hi-Z           DAa0 DAa1 DAa2 DAa3 DAa4 DAa5 DAa6 DAa7 DBa0 DBa1 DBa2 DBa3 DBa4 QBa5 DBa6 DBb7 DAb0 DAb1 DAb2 DAb3

         Activate         Write  Activate       Write        Precharge        Activate     Write Precharge
                        Command  Command                                     Command    Command Command
         Command         Bank A   Bank B        Command Command
          Bank A                                                               Bank A     Bank A Bank B
                                                Bank B       Bank A

Document:1G5-0133                               Rev.1                                        Page 47
VIS                                                                                                             VG3617801CT
                                                                          16Mb CMOS Synchronous Dynamic RAM

Read and Write Cycle (1 of 2)

                                                                                            Burst Length=4, CAS Latency=2

CLK                      T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                             t
                                CK2

RAS                      RAa
CAS
WE                       RAa  CAa                              CAb                          CAc
A11(BS)
A10
A0~A9

DQM                                       QAa0 QAa1 QAa2 QAa3  DAb0 DAb1  DAb3                        QAc0 QAc1  QAc3

                   Hi-Z

DQ

                          Activate Write                           Write   The Write Data      Read   The Read Data
                                                               Command    is Masked with a  Command   is Masked with
                         Command Command
                          Bank A Bank A                           Bank A    Zero Clock        Bank A    Two Clocks
                                                                               latency                     Latency

Document:1G5-0133                                              Rev.1                                             Page 48
VIS                                                                                                            VG3617801CT
                                                                         16Mb CMOS Synchronous Dynamic RAM

Read and Write Cycle (2 of 2)

                                                                                                Burst Length=4, CAS Latency=3

                         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                      t
                         CK3

CKE

CS

RAS

CAS

WE

A11(BS)

A10                      RAa        CAa                             CAb                            CAc
A0~A9                    RAa

DQM                                            QAa0 QAa1 QAa2 QAa3  DAb0 DAb1             DAb3              QAc0 QAc1  QAc3

                   Hi-Z

DQ

                          Activate      Read                        Write The Write Data Read               The Read Data
                         Command    Command                         Command
                                                                      Bank A  is  Masked  with  a  Command  is Masked with
                           Bank A      Bank A                                                       Bank A     Two Clock
                                                                                  Zero Clock                     Latency

                                                                                  latency

Document:1G5-0133                              Rev.1                                                        Page 49
VIS                                                                                              VG3617801CT
                                                           16Mb CMOS Synchronous Dynamic RAM

Interleaved Column Read Cycle (1 of 2)

                                                                 Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE

A11(BS)

A10            RAa             RBa

A0~A9          RAa        CAb  RBa  CBa       CBb   CBc    CAb   CBd

DQM                 t          t
                    RCD        AC2

DQ       Hi-Z

                               QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBb0 QBb1 QBc0 QBc1 QAb0 QAb1 QBd0 QBd1 QBd2 QBd3

                Activate  Read Activate Read  Read  Read   Read  Read              Precharge
               Command                                                             Command
                          Command Command Command Command Command Command Command   Bank B
                 Bank A    Bank A Bank B Bank B Bank B Bank B Bank A Bank B

                                                                 Precharge

                                                                       Command

                                                                       Bank A

Document:1G5-0133                                   Rev.1                          Page 50
VIS                                                                                                          VG3617801CT
                                                                       16Mb CMOS Synchronous Dynamic RAM

Interleaved Column Read Cycle (2 of 2)

                                                                                     Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RAa              RBa

A0~A9          RAa              CAa RBa           CBa      CBb    CBc       CAb

DQM

                          tRCD                    tAC3
                          tRRD                        QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBb0 QBb1 QBc0 QBc1 QAb0 QAb1 QAb2 QAb3

DQ       Hi-Z

                Activate          Read              Read     Read Read       Read    Precharge  Precharge
               Command          Command           Command  Command Command                      Command
                                                                            Command  Command     Bank A
                 Bank A           Bank A           Bank B   Bank B Bank B    Bank A   Bank B

                                        Activate
                                        Command
                                          Bank B

Document:1G5-0133                                          Rev.1                                           Page 51
VIS                                                                                                            VG3617801CT
                                                                         16Mb CMOS Synchronous Dynamic RAM

Interleaved Column Write Cycle (1 of 2)

                                                                                  Burst Length=4, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE

A11(BS)

A10            RAa                  RBa

A0~A9          RAa        CAa       RBa       CBa      CBb      CBc      CAb      CBb

                    tRCD                                                               tRP tDPL
                       tRRD
DQM

DQ       Hi-Z

                          DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBb0 DBb1 DBc0 DBc1 DAb0 DAb1 DBd0 DBd1 DBd2 DBd3

                Activate    Write   Activate    Write  Write    Write    Write            Precharge  Precharge
               Command    Command   Command   Command                                                Command
                                                       Command  Command  Command          Command     Bank B
                 Bank A     Bank A   Bank B    Bank B  Bank B   Bank B    Bank A           Bank A

                                                                                   Write
                                                                                  Command
                                                                                   Bank B

Document:1G5-0133                                             Rev.1                                        Page 52
VIS                                                                                                         VG3617801CT
                                                                      16Mb CMOS Synchronous Dynamic RAM

Interleaved Column Write Cycle (2 of 2)

                                                                             Burst Length=4, CAS Latency=3

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK3

RAS

CAS

WE

A11(BS)

A10            RAa              RBa

A0~A9          RAa              CAa RBa           CBa    CBb    CBc   CAb    CBd

                          tRCD                                               tDPL          tRP tDPL

DQM

                          tRRD

DQ       Hi-Z

                                DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBb0 DBb1 DBc0 DBc1 DAb0 DAb1 DAd0 QAd1 QAd2 QAd3

                Activate          Write           Write  Write Write  Write  Write         Precharge
               Command          Command                                                    Command
                                                  Command Command Command Command Command
                 Bank A           Bank A          Bank B Bank B Bank B Bank A Bank B         Bank B

                                        Activate                             Precharge
                                        Command                              Command
                                          Bank B                              Bank A

Document:1G5-0133                                        Rev.1                                                   Page 53
VIS                                                                                                                   VG3617801CT
                                                                                16Mb CMOS Synchronous Dynamic RAM

Auto Precharge after Read Burst (1 of 2)

                                                                                                    Burst Length=4, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK            t
CKE            CK2

         High                                                      Start Auto Precharge    Start Auto Precharge  Start Auto Precharge
                                                                   Bank B                  Bank A                Bank B

CS

RAS

CAS

WE

A11(BS)

A10      RAa            RBa                                                RBb                         RAc

A0~A9    RAa       CAa  RBa  CBa                                   CAb     RBb             CBb         RAc       CAc

DQM

DQ       Hi-Z

                        QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QAc2

          Activate Read Activate Read with                         Read with Activate               Activate
         Command Command Command Auto Precharge
                                                                   Auto Precharge Command           Command
           Bank A Bank A Bank B Command
                                                           Bank A  Command Bank B Read with Bank A
                                                                   Bank A              Auto Precharge

                                                                                           Command            Read with

                                                                                           Bank B           Auto Precharge

                                                                                                              Command

                                                                                                                 Bank A

Document:1G5-0133                                                  Rev.1                                                    Page 54
VIS                                                                                                              VG3617801CT
                                                                           16Mb CMOS Synchronous Dynamic RAM

Auto Precharge after Read Burst (2 of 2)

                                                                                        Burst Length=4, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                 t
                    CK3

CKE      High                                                     Start Auto Precharge  Start Auto Precharge  Start Auto Precharge
                                                                  Bank B                Bank A                Bank B

CS

RAS

CAS

WE

A11(BS)

A10      RAa             RBa                                      RBb

A0~A9    RAa             CAa RBa           CBa             CAb RBb                      CBb

DQM

DQ       Hi-Z

                                           QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QBa2 QBa3 QAb0 QAb1 QAb2 QAb3 QBb0 QBb1 QBb2 QBb3

          Activate         Read             Read with      Read with                    Read with
         Command         Command
                                           Auto Precharge  Auto Precharge       Auto Precharge
           Bank A          Bank A           Command
                                                              Command             Command
                                 Activate     Bank B           Bank A              Bank B
                                 Command
                                   Bank B                             Activate

                                                                      Command

                                                                      Bank B

Document:1G5-0133                                          Rev.1                                              Page 55
VIS                                                                                                  VG3617801CT
                                                               16Mb CMOS Synchronous Dynamic RAM

Auto Precharge after Write Burst (1 of 2)

                                                                                  Burst Length=4, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK              t
CKE              CK2

         High                                    Start Auto Precharge    Start Auto Precharge  Start Auto Precharge
                                                 Bank B                  Bank A                Bank B

CS

RAS

CAS

WE

A11(BS)

A10      RAa             RBa                              RBb                     RAc

A0~A9    RAa       CAa   RBa     CBa             CAb      RBb            CBb      RAc          CAc

DQM

DQ       Hi-Z

                 DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBa2 DBa3 DAb0 DAb1 DAb2 DAb3 DBb0 DBb1 DBb2 DBb3 DAc0 DAc1 DAc2 DAc3

         Activate Write Activate Write with      Write with Activate              Activate                  Start Auto
                                                                                                            Precharge
         Command Command Command Auto Precharge  Auto Precharge Command           Command
                                                                                                              Bank A
         Bank A  Bank A  Bank B  Command         Command  Bank B                  Bank A Write with
                                  Bank B          Bank A
                                                                      Write with
                                                                                            Auto Precharge
                                                               Auto Precharge
                                                                                               Bank A

                                                                      Command

                                                                         Bank B

Document:1G5-0133                                Rev.1                                                      Page 56
VIS                                                                                                              VG3617801CT
                                                                           16Mb CMOS Synchronous Dynamic RAM

Auto Precharge after Write Burst (2 of 2)

                                                                                        Burst Length=4, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                 t
CKE                 CK3

         High                                                     Start Auto Precharge  Start Auto Precharge Start Auto Precharge
                                                                  Bank B
                                                                                        Bank A       Bank B

CS

RAS

CAS

WE

A11(BS)

A10      RAa             RBa                                                            RBb

A0~A9    RAa             CAa RBa           CBa             CAb                          RBb     CBb

DQM

DQ       Hi-Z

                         DAa0 DAa1 DAa2 DAa3 DBa0 DBa1 DBa2 DBa3 DAb0 DAb1 DAb2 DAb3            DBb0 DBb1 DBb2 DBb3

          Activate               Activate   Write with         Write with   Activate                Write with
         Command                 Command   Auto Precharge  Auto Precharge  Command              Auto precharge
                                  Bank B   Command
           Bank A                                             Command        Bank B                Command
                           Write             Bank B            Bank A                                Bank B
                         Command

                           Bank A

Document:1G5-0133                                          Rev.1                                                Page 57
VIS                                                                                                                 VG3617801CT
                                                                              16Mb CMOS Synchronous Dynamic RAM

Full Page Read Cycle (1 of 2)

                                                                              Burst Length=Full Page, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK2

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa              RBa                                                                                                   RBb

A0~A9    RAa       CAa    RBa                                    CBa                                                            RBb

DDM                                                                                                         t
DQ                                                                                                          RP

         Hi-Z

                          QAa QAa+1 QAa+2 QAa-2 QAa-1 QAa QAa+1 QBa QBa+1 QBa+2 QBa+3 QBa+4 QBa+51QBa+6

         Activate  Read     Activate                             Read Full page burst operation does not
                          Command                                      terminate when the burst length is
         Command Command   Bank B                             Command  satisfied; the burst counter                  Precharge  Activate
                                                              Bank B   increments and continues bursting             Command    Command
         Bank A Bank A                                                                                               Bank B      Bank B
                                                                       beginning with the starting address
                                                                                                            Burst Stop
                                      The burst counter wraps                                               Command

                                      from the highest order

                                      page address back to zero

                                      during this time interval

Document:1G5-0133                                                      Rev.1                                                              Page 58
VIS                                                                                                            VG3617801CT
                                                                         16Mb CMOS Synchronous Dynamic RAM

Full Page Read Cycle (2 of 2)

                                                                         Burst Length=Full Page, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                 t
CKE                 CK3

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                      RBa                                                                                         RBb

A0~A9    RAa             CAa      RBa         CBa                                                                             RBb

DDM                                                                                                       t
                                                                                                          RP

DQ       Hi-Z

                                       QAa QAa+1 QAa+2 QAa-2 QAa-1 QAa QAa+1 QBa0 QBa+1 QBa+2 QBa+3 QBa+4 QBa+5

          Activate          Read    Activate  Read Full page burst operation
         Command         Command  Command                                does not teminate when
                          Bank A   Bank B     Command                    the burst length is satisfied;            Precharge  Activate
          Bank A                              Bank B                     the burst counter increments              Command    Command
                                                                                                                   Bank B      Bank B
                                                                                  and continues bursting
                                              The burst counter wraps beginning with the starting         Burst Stop
                                              from the highest order address                              Command
                                              page address back to zero

                                              during this time interval

Document:1G5-0133                             Rev.1                                                                           Page 59
VIS                                                                                                                   VG3617801CT
                                                                                16Mb CMOS Synchronous Dynamic RAM

Full Page Write Cycle (1 of 2)

                                                                                                  Burst Length=Full Page, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                t
CKE                CK2

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa              RBa                                                                                                               RBb

A0~A9    RAa       CAa    RBa                              CBa                                                                              RBb

DDM                                                                                                                                   tBDL

DQ       Hi-Z      DAa DAa+1 DAa+2 DAa+3 DAa-1 DAa DAa+1 DBa DBa+1 DBa+2 DBa+3 DBa+4 DBa+5 DBa+6

         Activate  Write    Activate                            Write           Data is ignored                                             Activate
                          Command                                                                                                           Command
         Command Command   Bank B                          Command                                     Precharge                             Bank B
          Bank A Bank A                                    Bank B                                      Command
                                The burst counter wraps                                                Bank B
                                from the highest order
                                page address back to zero              Full page burst operation
                                during this time interval
                                                                       does not terminate when         Burst Stop

                                                                       the burst length is satisfied;  Command

                                                                       the burst counter increments

                                                                       and continues bursting

                                                                       beginning with the starting

                                                                       address

Document:1G5-0133                                               Rev.1                                                                                 Page 60
VIS                                                                                                              VG3617801CT
                                                                           16Mb CMOS Synchronous Dynamic RAM

Full Page Write Cycle (2 of 2)

                                                                           Burst Length=Full Page, CAS Latency=3

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                  t
CKE                  CK3

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                        RBa                                                                                            RBb

A0~A9    RAa              CAa       RBa                             CBa                                                            RBb

DDM                                                                                                                          tBDL  Data is ignored.
DQ
         Hi-Z             DAa DAa+1 DAa+2 DAa+3 DAa-1 DAa DAa+1 DBa DBa+1 DBa+2 DBa+3 DBa+4 DBa+5

           Activate          Write    Activate                        Write                                            Precharge   Activate
          Command         Command   Command                         Command                                            Command     Command
                                     Bank B                         Bank B                                             Bank B       Bank B
            Bank A         Bank A
                                         The burst counter wraps              Full page burst operation       Burst Stop
                                         from the highest order               does not terminate when         Command
                                         page address back to zero            the burst length is satisfied;
                                         during this time interval            the burst counter increments
                                                                              and continues bursting
                                                                              beginning with the starting
                                                                              address

Document:1G5-0133                                                   Rev.1                                                                            Page 61
VIS                                                                                                             VG3617801CT
                                                                          16Mb CMOS Synchronous Dynamic RAM

Byte Write Operation

                                                                                      Burst Length=4, CAS Latency=2

                         T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                      t
CKE                      CK2
CS
         High

RAS

CAS

WE

A11(BS)

A10      RAa

A0~A9    RAa             CAa                               CAb            CAz

LDQM

UDQM

                   Hi-Z

DQ0~DQ7

DQ8~DQ15 Hi-Z

         Activate          Read    Upper Byte  Lower Byte  Write Write Upper Read     Lower Byte  Lower Byte
         Command         Command   is masked   is masked   Command is masked Command  is masked   is masked
          Bank A
                           Bank A                          Bank A         Bank A

Document:1G5-0133                                                  Rev.1                          Page 62
VIS                                                                                          VG3617801CT
                                                       16Mb CMOS Synchronous Dynamic RAM

Burst Read and Single Write Operation

                                                                       Burst Length=4, CAS Latency=2

                          T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                       t
CKE                       CK2
CS
         High

RAS

CAS

WE

A11(BS)

A10      RAa

A0~A9    RAa              CAa          CAb     CAc     CAd                                   CAe

LDQM

UDQM

                    Hi-Z

DQ0~DQ7

DQ8~DQ15 Hi-Z

         Activate           Read       Single Write Single Write Read  Lower Byte            Single Write Lower Byte
         Command          Command      Command Command Command         is masked             Command is masked
          Bank A                                       Bank A                                Bank A
                            Bank A     Bank A  Bank A                            Upper Byte
                                                                                 is masked

Document:1G5-0133                              Rev.1                                         Page 63
VIS                                                                                                  VG3617801CT
                                                               16Mb CMOS Synchronous Dynamic RAM

Full Page Random Column Read

                                                                        Burst Length=Full Page, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE

A11(BS)

A10            RAa        RBa                                                                    RBb

A0~A9          RAa        RBa CAa CBa CAb    CBb      CAc      CBc                 RBb
DQM
                                                                        tRP

DQ       Hi-Z

                                    QAa0 QBa0 QAb0 QAb1 QBb0 QBb1 QAc0 QAc1 QAc2 QBc0 QBc1 QBc2

                Activate  Activate    Read     Read     Read     Read            Precharge
               Command    Command   Command  Command  Command  Command     Command Bank B
                          Bank B     Bank B  Bank B   Bank A   Bank B   (Precharge Termination)
                Bank A
                                                                                                    Activate
                            Read      Read                                                          Command
                          Command   Command                                                          Bank B
                           Bank A    Bank A

Document:1G5-0133                                     Rev.1                                                   Page 64
VIS                                                                                                  VG3617801CT
                                                               16Mb CMOS Synchronous Dynamic RAM

Full Page Random Column Write

                                                                        Burst Length=Full Page, CAS Latency=2

CLK            T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CKE
CS                   t
                      CK2

RAS

CAS

WE

A11(BS)

A10            RAa        RBa                                                               RBb

A0~A9          RAa        RBa CAa CBa CAb    CBb      CAc      CBc                                     RBb
DQM
                                                                                            tRP

DQ       Hi-Z

                               QAa0 QBa0 QAb0 QAb1 QBb0 QBb1 QAc0 QAc1 QAc2 QBc0 QBc1 QBc2

                Activate  Activate    Write    Write    Write    Write           Precharge
               Command    Command   Command  Command  Command  Command     Command Bank B
                          Bank B     Bank B  Bank B   Bank A   Bank B
                Bank A                                                  (Precharge Termination)

                            Write     Write                             Write Data          Activate
                          Command   Command                             is masked           Command
                           Bank A    Bank A                                                  Bank B

Document:1G5-0133                                     Rev.1                                                 Page 65
VIS                                                                                                         VG3617801CT
                                                                      16Mb CMOS Synchronous Dynamic RAM
Precharge Termination of a Burst (1 of 2)
                                                                       Burst Length=4,8 or Full Page, CAS Latency=2

               T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                 t
CKE                 CK2

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                                      RAb                                 RAc

A0~A9    RAa        CAa                           RAb        CAb                      RAc    CAc

                             tDPL tRP                                 tRP                             tRP

DQM

DQ       Hi-Z

                    QAa0 QAa1 QAa2 Da3                                QAb0 QAb1 QAb2                  QAc0 QAc1 QAc2

          Activate    Write  Precharge             Activate    Read   Precharge  Activate       Read  Precharge
         Command    Command  Command              Command    Command  Command    Command     Command  Command
                    Bank A   Bank A               Bank A     Bank A   Bank A     Bank A       Bank A   Bank A
          Bank A

                         Precharge Termination                        Precharge Termination
                                                                         of a Read Burst.
                         of a Write Burst. Write
                         data is masked.

Document:1G5-0133                                            Rev.1                                    Page 66
VIS                                                                                                                      VG3617801CT
                                                                                   16Mb CMOS Synchronous Dynamic RAM
Precharge Termination of a Burst (2 of 2)
                                                                                    Burst Length=4,8 or Full Page, CAS Latency=3

                        T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22

CLK                     t
CKE                     CK3

         High

CS

RAS

CAS

WE

A11(BS)

A10      RAa                                     RAb                                                    RAc

A0~A9    RAa                 CAa                                RAb        CAb                              RAc
DQM
                                      tDPL       tRP                         tRAS            tRP

                        t                                              Read
                        RCD                                          Command
                                                                     Bank A
DQ

                  Hi-Z

                             DAa0 DAa1                                             QAb0 QAb1 QAb2 QAb3

          Activate             Write  Precharge    Activate                        Activate  Activate
         Command             Command  Command    Command                           Command   Command
                             Bank A   Bank A     Bank A                            Bank A     Bank A
          Bank A

                             Write Data Precharge Termination                      Precharge Termination
                             is masked of a Write Burst.                           of a Read Burst.

Document:1G5-0133                                                    Rev.1                                       Page 67
    VIS                                                                                                                                  VG3617801CT
                                                                                                   16Mb CMOS Synchronous Dynamic RAM

Ordering information

         Part Number                                        Cycle time                  Package

      VG3617801BT-8H                                           10ns                      400mil
      VG3617801BT-8L                                           10ns                      44-Pin
      VG3617801BT-10                                           10ns                  Plastic TSOP

VG3617801BT-10

VG          VIS Memory Product

36          Technology/Design Rule

17801       Device Type/Configuration

B             Mask/Design Version

T             Package Type, T: TSOP

10          Cycle time, 10: 10ns, CL=2,tRP=2,tRCD=2 for PC 66

                                       8L: 10ns, CL=3,tRP=2,tRCD=2 for PC 100

                                       8H: 10ns, CL=2,tRP=2,tRCD=2 for PC 100

Packaging Information

400mil, 44-Pin Plastic TSOP

                                                                                                                          RAD R1

         DIM        MILLIMETERS               INCHES

              MIN.  NOM. MAX. MIN.            NOM. MAX.                44                      23            A2                                        RAD R
                                                                                                         E1
         A    ---   ---          1.27  ---    --- 0.050                                                                                                              c
                                                                                               22                                                      B
         A1 0.05    ---          0.15 0.002   --- 0.006

         A2 0.95    1.00         1.06 0.037 0.039 0.042

         b    0.30  ---          0.45 0.012   --- 0.018                                                                   L                            B
                                                                                                                                                             0X~5X
         b1 0.30    ---          0.40 0.012   --- 0.016                                                      A1 DETAIL A

         c    0.12  ---          0.21 0.005   --- 0.008

         c1 0.10    ---          0.16 0.004   --- 0.006                                                          b

         D 18.28 18.41 18.54           0.720  0.725 0.730                                                        b1       SECTION B-B

         ZD         0.805 REF.                0.0317 REF.

         e          0.80 BASIC                0.0315 BASIC

         E 11.56 11.76 11.96 0.455 0.463 0.471                         1                                                        c1 c

         E1 10.03 10.16 10.29 0.395 0.400 0.405                                      D                                      BASE METAL
                                                                                                                     WITH PLATING
         L    0.40  0.50         0.60 0.016 0.020 0.024

         R    0.10  ---          0.25 0.004   --- 0.010

         R1 0.10    ---          --- 0.004    ---           ---

      NOTE:                                                                ZD                                                                    DETAIL A
      1. CONTROLLING DIMENSION : MILLIMETERS                                      b                              A
      2. DIMENSION D DOES NOT INCLUDE MOLD PROTRUSION.
                                                                                               e                                                    E
          MOLD PROTRUSION SHALL NOT EXCEED 0.15(0.006") PER SIDE.                              0.100(0.004)      SEATING PLANE
          DIMENSION E1 DOES NOT INCLUDE INTERLEAD PROTRUSION.
          INTERLEAD PROTRUSION SHALL NOT EXCEED 0.25(0.01") PER SIDE.

      3. DIMENSION b DOES NOT INCLUDE DAMBAR PROTRUSIONS/INTRUSION.
          ALLOWABLE DAMBAR PROTRUSION SHALL NOT CAUSE THE LEAD TO
          BE WIDER THAN THE MAX b DIMENSION BY MORE THAN 0.13mm.
          DAMBAR INTRUSION SHALL NOT CAUSE THE LEAD TO BE NARROWER
          THAN THE MIN b DIMENSION BY MORE THAN 0.07mm.

      Document:1G5-0133                                                                 Rev.1                                                                           Page 68
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