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VG26VS17405FJ

器件型号:VG26VS17405FJ
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

4,194,304 x 4 - Bit CMOS Dynamic RAM

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VG26VS17405FJ器件文档内容

VIS                                                         VG26(V)(S)17405FJ
                                                               4,194,304 x 4 - Bit
       Description
                                                          CMOS Dynamic RAM

     The device CMOS Dynamic RAM organized as 4,194,304 words x 4 bits with extended data out access
mode. It is fabricated with an advanced submicron CMOS technology and designed to operate from a single
5V only or 3.3V oniy power supply. Low voltage operation is more suitable to be used on battery backup,
portable electronic application. A new refresh feature called "self-refresh" is supported and very slow CBR
cycles are being performed. lt is packaged in JEDEC standard 26/24-pin plastic SOJ.

Features

Single 5V( 10%) or 3.3V(+10%,-5%) only power supply
High speed t RAC acess time: 50/60ns
Low power dissipation

   - Active wode : 5V version 660/605 mW (Mas)
                       3.3V version 432/396 mW (Mas)

   - Standby mode: 5V version 1.375 mW (Mas)
                          3.3V version 0.54 mW (Mas)

Extended - data - out(EDO) page mode access
I/O level: TTL compatible (Vcc = 5V)

               LVTTL compatible (Vcc = 3.3V)
2048 refresh cycle in 32 ms(Std.) or 128 ms(S-version)
4 refresh modesh:

  - RAS only refresh
  - CAS - before - RAS refresh
  - Hidden refresh
  - Self-refresh(S-version)

Document:1G5-0162   Rev.1                                 Page 1
VIS                                                                     VG26(V)(S)17405FJ
                                                                           4,194,304 x 4 - Bit

                                                                      CMOS Dynamic RAM

Pin Configuration
26/24-PIN 300mil Plastic SOJ

VCC                1                               26  VSS
                                                       DQ4
DQ1                2                       25          DQ3
                                                       CAS
DQ2                3   VG26(V)(S)17405J    24          OE
                                                       A9
WE                 4                       23
                                                       A8
RAS                5                       22          A7
                                                       A6
NC                 6                               21  A5
                                                       A4
A10                8                       19          VSS

A0                 9                       18

A1                 10                      17

A2                 11                      16

A3                 12                      15

VCC                13                      14

Pin Description

Pin Name                                 Function

A0-A10                 Address inputs
                       - Row address
                       - Column address                A0-A10
                       - Refresh address               A0-A10
                                                       A0-A10

DQ1~DQ4                Data-in / data-out

RAS                    Row address strobe

CAS                    Column address strobe

WE                     Write enable

OE                     Output enable

Vcc                    Power (+5 V or + 3.3V)

Vss                    Ground

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VIS                                                                       VG26(V)(S)17405FJ
                                                                             4,194,304 x 4 - Bit

                                                                        CMOS Dynamic RAM

Block Diagram                    CONTROL                DATA-IN BUFFER
                                   LOGIC
            WE
            CAS

                    NO. 2 CLOCK                                         DATA-OUT       DQ. 1
                    GENERATOR                                            BUFFER          .

                    COLUMN                                                             DQ4
                   ADDRESS
                  BUFFERS (11)                                                           OE

A0                REFRESH                COLUMN
A1              CONTROLLER               DECODER
A2
A3                 REFRESH                   2048
A4                COUNTER
A5                                                  SENSE AMPLIFIERS
A6                    ROW                                  I/O GATING
A7                 ADDRESS                                 2048x4
A8               BUFFERS (11)
A9                              ROW                    2048x2048x4
A10               NO. 1 CLOCK       DECODER              MEMORY
                 GENERATOR                                 ARRAY
RAS                                               2048

                                                                                  Vcc
                                                                                  Vss

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VIS                                                                                   VG26(V)(S)17405FJ
                                                                                         4,194,304 x 4 - Bit

                                                                                    CMOS Dynamic RAM

TRUTH TABLE

                                                        ADDRESSES

           FUNCTION          RAS   CAS  WE    OE ROW COL                   DQS      Notes
STANDBY                        H  HX                                                   1
                                        X     X         X    X High-Z
                                     L
READ                         L       L     H     L  ROW      COL Data-Out
                                     L     L     X  ROW      COL Data-ln
WRITE: (EARLY WRITE )        L    HL    HL    LH    ROW      COL Data-Out,Data-ln
                                  HL       H     L  ROW      COL Data-Out
READ WRITE                   L    HL
                                  HL
EDO-PAGE- 1st Cycle          L    HL
                                  HL
MODE READ                            L
                                     L
             2nd Cycle       L       H  H     L         n/a  COL Data-Out
                                     L
EDO-PAGE 1st Cycle           L          L     X     ROW COL Data-In

MODE WRITE

             2nd Cycle       L          L     X         n/a  COL Data-In

EDO-         1st Cycle       L          H  L L  H ROW        COL Data-Out, Data-In
                                                             COL Data-Out, Data-In
PAGE-MODE                                                    COL Data-Out

READ-WRITE 2nd Cycle         L          H  L L  H n/a

HIDDEN       READ       LH L            H     L     ROW
REFRESH      WRITE      LH L

                                        L     X     ROW COL Data-In

RAS-ONLY REFRESH             L          X     X     ROW n/a High-Z

CBR REFRESH             HL              H     X         X    X High-Z

Notes: 1. EARLY WRITE only.

Document:1G5-0162                                Rev.1                              Page 4
VIS                                                                                                    VG26(V)(S)17405FJ
                                                                                                          4,194,304 x 4 - Bit
       Absolute Maximum Ratings
                                  Parameter                                                          CMOS Dynamic RAM

         Voltage on any pin relative to Vss                   Symbol                 Value           Unit

         Supply voltage relative to Vss             5V           VT             -1.0 to + 7.0        V
                                                  3.3V
         Short circuit output current                           VCC             -0.5 to + 4.6
         Power dissipation                          5V          IOUT
         Operating temperature                    3.3V           PD             -1.0 to + 7.0        V
         Storage temperature                                   TOPT
                                                               TSTG             -0.5 to + 4.6

                                                                                     50              mA

                                                                                     1.0             W

                                                                                0 to + 70            C

                                                                                -55 to + 125         C

Recommended DC Operating Conditions

Parameter/Condition             Symbol                  5 Volt Version          3.3 Volt Version     Unit

                                                  Min Typ            Max        Min Typ        Max

Supply Voltage                               VCC  4.5 5.0                 5.5 3.15 3.3               3.6 V

Input High Voltage, all inputs               VIH  2.4         - VCC + 1.0       2.0         - VCC + 0.3 V

Input Low Voltage, all inputs                VIL  -1.0        -           0.8 -0.3          -        0.8 V

Capacitance
Ta = 25C, VCC = 5V 10 % or 3.3V (+10%,-5%), f = 1MHz

                   Parameter                      Symbol                Typ     Max            Unit  Note
                                                                                                       1
Input capacitance (Address)                             CI1                  -       5         pF      1

Input capacitance (RAS, CAS, OE, WE)                    CI2                  -       7         pF    1, 2

Output capacitance                                      CI/O                 -       7         pF
(Data-in, Data-out)

Note: 1. Capacitance measured with effective capacitance measuring method.
        2. RAS, CAS = VIH to disable Dout.

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VIS                                                                                VG26(V)(S)17405FJ
                                                                                      4,194,304 x 4 - Bit

                                                                                 CMOS Dynamic RAM

DC Characteristics; 5- Volt Verion
(Ta = 0 to + 70 C, VCC= + 5V 10 ,VSS = 0V)

Parameter                   Symbol            Test Conditions   VG26(V)(S)17405  Unit Notes

                                                                   -5        -6

                                                                Min Max Min Max

Operating current           ICC1 RAS cycling                    - 120     - 110 mA 1, 2
                                        CAS, cycling
                 Low
                 power                  tRC = min
                 S-version
                                    TTL interface               -      2  -      2 mA
                                    RAS, CAS = VIH
                                    Dout = High-Z

                                        CMOS interface          - 0.25    - 0.25 mA

Standby  Standard                    RAS, CAS  Vcc -0.2V               2  -      2 mA
Current  power
         version            ICC2 Dout = High-Z

                                        TTL interface
                                        RAS, CAS = VIH
                                        Dout = High-Z

                                    CMOS interface                     1  -      1 mA

                                    RAS, CAS  Vcc -0.2V

                                    Dout = High-Z

RAS-only                    ICC3    RAS cycling, CAS = VIH      - 120     - 110 mA 1, 2
refresh current                     tRC = min

EDO page mode               ICC4    tRC = min                   - 90      - 80 mA 1, 3
current                                                         - 120     - 110 mA 1, 2
                            ICC5    tRC = min
CAS-before-RAS              ICC8    RAS, CAS cycling            - 350     - 350 A
refresh current                                                 - 500     - 500 A
                                    tRAS  100s
Self-refresh current
(S - Version)               ICC9    Standby: VCC- 0.2V  RAS

CAS- before- RAS long               CAS before RAS refresh:
refresh current
(S-Version)                         2048 cycles / 128ms

                                    RAS, CAS: 0V  VIL  0.2V

                                    VCC- 0.2V  VIH  VIH (Max)

                                    Dout = High-Z, tRAS  300ns

Document:1G5-0162                                     Rev.1                      Page 6
VIS                                                                              VG26(V)(S)17405FJ
                                                                                    4,194,304 x 4 - Bit

                                                                               CMOS Dynamic RAM

DC Characteristics ; 5-Volt Version (Cont.)
(Ta = 0 to + 70C, VCC = + 5V 10 %,VSS = 0V)

                                                             VG26(V)(S) 17405

                                                             -5           -6

        Parameter       Symbol         Test Conditions  Min Max Min Max Unit Notes
Input leakage current      ILI
Output leakage current     ILO  0V  VIN  VCC + 0.5V     -5       5    -5       5 A

Output high Voltage       VOH   0V  VOUT  VCC + 0.5V    -5       5    -5       5 A
Output low voltage        VOL
                                Dout = Disable          2.4      - 2.4         -V
                                IOH = - 5mA
                                IOL = + 4.2mA           -        0.4  -        0.4 V

Notes:
       1. ICC is specified as an average current. It depends on output loading condition and cycle rate when the
          device is selected. ICC max is specified at the output open condition.
       2. Address can be changed once or less while RAS = VIL.
       3. For ICC4, address can be changed once or less within one EDO page mode cycle time.

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VIS                                                                                 VG26(V)(S)17405FJ
                                                                                       4,194,304 x 4 - Bit

                                                                                  CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Version
(Ta = 0 to 70C , VCC = + 3.3V (+10%,-5%), VSS = 0V)

Parameter                    Symbol  Test Conditions                VG26(V)(S)17405 Unit Notes

                                                                    -5        -6

                                                                 Min Max Min Max

Operating current            ICC1 RAS cycling                    - 120     - 110 mA 1, 2
                                         CAS, cycling
                  Low
                  power                  tRC = min
                  S-version
                             ICC2 LVTTL interface                - 0.5     - 0.5 mA
                                         RAS, CAS = VIH

                                         Dout = High-Z

                                     CMOS interface              - 0.15    - 0.15 mA

Standby                              RAS, CAS  VCC -0.2V
Current                              Dout = High-Z

         Standard                    LVTTL interface             -      2  -      2 mA
         power                       RAS, CAS = VIH
         version                     Dout = High-Z

                                     CMOS interface              - 0.5     - 0.5 mA

                                     RAS, CAS  VCC -0.2V
                                     Dout = High-Z

RAS- only refresh current    ICC3    RAS cycling, CAS = VIH      - 120     - 110 mA 1, 2
EDO page mode current                tRC = min                   - 90      - 80 mA 1, 3

                             ICC4 tPC = min

CAS- before- RAS refresh     ICC5    tRC = min                   - 120     - 110 mA 1, 2
current                      ICC8    RAS, CAS cycling            - 250     - 250 A
                                                                 - 300     - 300 A
Self- refresh current                tRASS  100s
(S-Version)
                             ICC9    Standby: VCC- 0.2V  RAS
CAS- before- RAS long
refresh current                      CAS before RAS refresh:
(S-Version)
                                     2048 cycles / 128ms

                                     RAS, CAS: 0V  VIL  0.2V

                                     VCC- 0.2V  VIH  VIH (max)

                                     Dout = High-Z, tRAS  300ns

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VIS                                                                               VG26(V)(S)17405FJ
                                                                                     4,194,304 x 4 - Bit

                                                                                CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Version (Cont.)
(Ta = 0 to 70C, VCC= +3.3V (+10%,-5%), VSS= 0V)

                                                              VG26(V)(S) 17405  Unit Notes

                                                              -5           -6

        Parameter       Symbol        Test Conditions    Min Max Min Max
Input leakage current   ILI     0V  Vin  VCC + 0.3V
Output leakage current  ILO                              -5       5    -5       5 A
                                0V  Vout  VCC + 0.3V
Output high Voltage     VOH     Dout = Disable           -5       5    -5       5 A
Output low voltage      VOL     IOH = -2mA
                                IOL = +2mA               2.4      - 2.4         -V

                                                         -        0.4  -        0.4 V

Notes:
    1. ICC is specified as an average current. It depends on output loading condition and cycle rate when the
       device is selected. ICC max is specified at the output open condition.
    2. Address can be changed once or less while RAS = VIL.
    3. For ICC4, address can be changed once or less within one EDO page mode cycle time.

Document:1G5-0162                                 Rev.1                         Page 9
VIS                                                                                           VG26(V)(S)17405FJ
                                                                                                 4,194,304 x 4 - Bit

                                                                                            CMOS Dynamic RAM

AC Characteristics
(Ta = 0 to + 70C, Vcc = 5V 10 % or 3.3V (+10%,-5%), Vss = 0V) *1, *2, *3, *4
Test conditions
Output load: two TTL Loads and 50pF (V CC = 5.0V 10 %)

                   one TTL Load and 30pF (VCC = 3.3V (+10%,-5%))
Input timing reference levels:

VIH = 2.4V, VIL = 0.8V (VCC = 5.0V 10 %); VIH = 2.0V, VIL = 0.8V (VCC = 3.3V(+10%,-5%) )
Output timing reference levels:

VOH = 2.0V, VOL = 0.8V (VCC = 5V 10 %, 3.3V (+10%,-5%))

Read, Write, Read- Modify- Write and Refresh Cycles
(Common Parameters)

                                                                VG26(V)(S) 17405            Unit  Notes

                                                                -5          -6                       5
                                                                                                     6
                    Parameter      Symbol            Min Max Min Max                                 7
Random read or write cycle time      tRC                                                             8
RAS precharge time                    tRP                   84      - 104                   - ns     9
CAS precharge time in normal mode    tCPN
RAS pulse width                      tRAS                   30      -   40                  - ns    10
CAS pulse width                      tCAS                                                           11
Row address setup time               tASR                   10      -   10                  - ns
Row address hold time                tRAH
Column address setup time            tASC                   50 10000    60 10000 ns
Column address hold time             tCAH
RAS to CAS delay time                tRCD                   8 10000     10 10000 ns
RAS to column address delay time     tRAD
Column address to RAS lead time      tRAL                   0       -   0                   - ns
RAS hold time                        tRSH
CAS hold time                        tCSH                   8       -   10                  - ns
CAS to RAS precharge time            tCRP
OE to Din delay time                 tOED                   0       -   0                   - ns
Transition time (rise and fall)       tT
Refresh period                       tREF                   8       -   10                  - ns
Refresh period (S- Version)          tREF
CAS to output in Low- Z              tCLZ                   12      37  14        45 ns
CAS delay time from Din              tDZC
OE delay time from Din               tDZO                   10      25  12        30 ns

                                                            25      -   30                  - ns

                                                            8       -   10                  - ns

                                                            38      -   40                  - ns

                                                            5       -   5                   - ns

                                                            12      -   15                  - ns

                                                            1       50  1         50 ns

                                                            -       32  -         32 ms

                                                            - 128       - 128 ms

                                                            0       -   0                   - ns

                                                            0       -   0                   - ns

                                                            0       -   0                   - ns

Document:1G5-0162                                    Rev.1                                        Page 10
VIS                                                                                    VG26(V)(S)17405FJ
                                                                                          4,194,304 x 4 - Bit
      Read Cycle
                                                                                     CMOS Dynamic RAM
                               Parameter
       Access time from RAS                                      VG26(V)(S)17405     Unit  Notes
       Access time from CAS
       Access time from column address                           -5           -6             12
       Access time from OE                                                                 13, 14
       Read command setup time              Symbol          Min Max Min Max                14, 15
       Read command hold time to CAS           tRAC
       Read command hold time to RAS           tCAC         -        50   -        60 ns      7
       Output buffer turn-off time              tAA                                        10, 16
       Output buffer turn-off time from OE     tOEA         -        13   -        15 ns
                                               tRCS                                          16
     Write Cycle                               tRCH         -        25   -        30 ns     17
                                               tRRH                                          17
                                Parameter      tOFF         -        12   -        15 ns
       Write command setup time                tOEZ
       Write command hold time                              0          -  0          - ns
       Write command pulse width
       Write command to RAS lead time                       0          -  0          - ns
       Write command to CAS lead time
       Data-in setup time                                   10         -  10         - ns
       Data-in hold time
       WE to Data-in delay                                  0        12   0        15 ns

     Read- Modify- Write Cycle                              0        12   0        15 ns

                                Parameter                        VG26(V)(S) 17405    Unit  Notes
       Read-modify- write cycle time                                                       7, 18
       RAS to WE delay time                                      -5           -6
       CAS to WE dealy time                                                                  19
       Column address to WE delay time      Symbol          Min Max Min Max                  19
       OE hold time from WE                  tWCS
                                             tWCH           0          -  0          - ns
Document:1G5-0162                             tWP
                                             tRWL           8          -  10         - ns
                                             tCWL
                                              tDS           8          -  10         - ns
                                              tDH
                                             tWED           13         -  15         - ns

                                                            8          -  10         - ns

                                                            0          -  0          - ns

                                                            8          -  10         - ns

                                                            10         -  10         - ns

                                                                 VG26(V)(S) 17405    Unit  Notes

                                            Symbol                 -5            -6          18
                                             tRWC           Min Max       Min Max            18
                                             tRWD                                            18
                                             tCWD           108        - 133         - ns
                                             tAWD
                                              tOEH          64         -  77         - ns

                                                            26         -  32         - ns

                                                            39         -  47         - ns

                                                            8          -  10         - ns

                                                     Rev.1                           Page 11
VIS                                                                                       VG26(V)(S)17405FJ
                                                                                             4,194,304 x 4 - Bit

                                                                                        CMOS Dynamic RAM

Refresh Cycle                                           VG26(V)(S)17405

                    Parameter                      -5                  -6
CAS setup time (CBR refresh)
CAS hold time (CBR refresh)              Symbol    Min Max Min Max Unit                 Notes
RAS precharge to CAS hold time               tCSR
RAS pulse width (self refresh)               tCHR  5             -     5          - ns    10
RAS precharge time (self refresh)            tRPC                                          7
CAS hold time (CBR self refresh)            tRASS  8             -     10         - ns
WE setup time                                tRPS
WE hold time                                 tCHS  5             -     5          - ns
                                             tWSR
                                             tWHR  100           - 100            - s

                                                   90            - 110            - ns

                                                   -50           - -50            - ns

                                                   0             -     0          - ns

                                                   10            -     10         - ns

EDO Page Mode Cycle                                          VG26(V)(S) 17405

                        Parameter                            -5               -6
EDO page mode cycle time
EDO page mode CAS precharge time        Symbol    Min Max Min Max Unit Notes
EDO page mode RAS pulse width             tPC
Access time from CAS precharge            tCP          20          - 25          - ns
RAS hold time from CAS precharge
OE high hold time from CAS high          tRASP         10          - 10          - ns
OE high pulse width                       tCPA
Data output hold time after CAS low      tCPRH         50 105         60 105 ns        20
Output disable delay from WE             tOEHC           - 30
WE pulse width for output disable when    tOEP                            - 35 ns 10, 14
CAS high                                 tCOH
                                          tWHZ          30          - 35          - ns
                                          tWPZ
                                                          5         -      5      - ns

                                                        10          - 10          - ns

                                                          4         -      4      - ns

                                                          3 10             3 10 ns

                                                          7         -      7      - ns

Document:1G5-0162                                  Rev.1                                Page 12
VIS                                                                              VG26(V)(S)17405FJ
                                                                                    4,194,304 x 4 - Bit

                                                                               CMOS Dynamic RAM

EDO Page Mode Read Modify Write Cycle                        VG26(V)(S) 17405

                        Parameter                            -5        -6
EDO page mode read- modify- write cycle
CAS precharge to WE delay time           Symbol  Min Max Min Max Unit               Notes
EDO page mode read- modify- write cycle   tCPW                                        10
time                                                    45      - 55          - ns

                                          tPRWC          56      - 68          - ns

Document:1G5-0162                                 Rev.1                              Page 13
VIS                         VG26(V)(S)17405FJ
                               4,194,304 x 4 - Bit

                          CMOS Dynamic RAM

Notes :
     1. AC measurements assume tT = 2ns.
     2. An initial pause of 100 s is required after power up, and it followed by a minimum of eight
         initialization cycles (RAS - only refresh cycle or CAS - before - RAS refresh cycle). If the internal
         refresh counter is used, a minimun of eight CAS - before - RAS refresh cycles are required.
     3. In delayed write or read-modify-write cycles, OE must disable output buffer prior to applying data to
         the device.
     4. All the VCC and VSS pins shall be supplied with the same voltages.
     5. tRAS(min) = tRWD(min)+tRWL(min)+tT in read-modify-write cycle.
     6. tCAS(min) = tCWD(min)+tCWL(min)+tT in read-modify-write cycle.
     7. tASC(min), tRCS(min), tWCS(min), and tRPC are determined by the falling edge of CAS .
     8. tRCD(max) is specified as a reference point only, and tRAC(max) can be met with the tRCD(max) limit.
         Otherwise, tRAC is controlled exclusively by tCAC if tRCD is greater than the specified tRCD(max) limit.
     9. tRAD(max) is specified as a reference point only, and tRAC(max) can be met with the tRAD(max) limit.
         Otherwise, tRAC is controlled exclusively by tAA if tRAD is greater than the specified tRAD(max) limit.

    10. tCRP, tCHR, tRCH, tCPA and tCPW are determined by the rising edge of CAS .
    11. VIH(min) and VIL(max) are reference levels for measuring timing or input signals. Therefore, transition

         time is measured between VIH and VIL.

   12. Assumes that tRCD  tRCD(max) and tRAD  tRAD(max). If tRCD or tRAD is greater than the maximum

         recommended value shown in this table, tRAC exceeds the value shown.

   13. Assumes that tRCD  tRCD(max) and tRAD  tRAD (max).

    14. Access time is determined by the maximum of tAA, tCAC, tCPA.

   15. Assumes that tRCD  tRCD (max) and tRAD  tRAD (max).

    16. Either tRCH or tRRH must be satisfied for a read cycle.
    17. tOFF(max) and tOEZ(max) define the time at which the output achieves the open circuit condition (high

          impedance). tOFF is determined by the later rising edge of RAS or CAS.
    18. tWCS, tRWD, tCWD, and tAWD are not restrictive operating parameters. They are included in the data

          sheet as electrical characteristics only. If tWCS  tWCS (min), the cycle is an early write cycle and the

       data out will remain open circuit (high impedance) throughout the entire cycle. If tRWD  tRWD (min),
        tCWD  tCWD (min), tAWD  tAWD (min) and tCPW  tCPW (min), the cycle is a read-modify-write and

          the data output will contain data read from the selected cell. If neither of the above sets of conditions
          is satisfied, the condition of the data output (at access time) is indeterminate.
    19. These parameters are referenced to CAS separately in an early write cycle and to WE edge in a
          delayed write or a read-modify-write cycle.
    20. tRASP defines RAS pulse width in EDO page mode cycles.

Document:1G5-0162  Rev.1  Page 14
VIS                                                                                                      VG26(V)(S)17405FJ
                                                                                                            4,194,304 x 4 - Bit
       Timing Waveforms
         Read Cycle                                                                                   CMOS Dynamic RAM

                                                                             tRC             tRP
                                                                            t RAS             tCRP
                                                                                           tCPN
        RAS                                                           tCSH
      CAS                                                                                tRRH
ADDRESS                                                  tRCD                     tRSH   tRCH
                                   tT                                         tCAS

                                        tRAD                                  tRAL

                         tASR           tRAH                    tASC        tCAH

                                   Row                                Column

                                                          tRCS

WE

OE

                                                                                   tOEA                tOEZ
                                                                              tCAC                      tOFF
                                                                                                        tOFF
                                                        tAA
                                              tRAC                                       D OUT

DQ1~DQ4

                                                                            tCLZ

Note :             = dont' care
                   = Invalid Dout

Document:1G5-0162                                                           Rev.1                             Page 15
VIS                                                                                                VG26(V)(S)17405FJ
                                                                                                      4,194,304 x 4 - Bit
       Early Write Cycle
                                                                                                CMOS Dynamic RAM
                                                                    tRC
                                                                   t RAS        tRP
                                                                                 tCRP
         RAS                                                 tCSH                    tCPN
       CAS
ADDRESS                                          tRCD                tRSH
                           tT                                      tCAS

                                       tRAD                              tRAL
                                 tRAH
                           tASR                        tASC        tCAH

                                 Row                                      tRAL
                                                             Column

                                                       tWCS              t WCH

           WE                                          tDS              tDH
DQ1~DQ4
                                                                   DIN

Document:1G5-0162                                                  Rev.1        Page 16
VIS                                                                                            tRC                                         VG26(V)(S)17405FJ
                                                                                              t RAS                                           4,194,304 x 4 - Bit
       Delayed Write Cycle
                                                                       tRCD         tCSH                                                 CMOS Dynamic RAM
                        RAS                                                                        tRSH
                                                                                                                         tRP
                                                             tT                                  tCAS
                      CAS                                                                                                    tCRP
                                                                                                                              tCPN

                   tASR                                          tRAH        tASC    tCAH

ADDRESS            Row                                                       Column
           WE
           OE                                                                t RCS                   tCWL
                                                                                                             t RWL
    DQ1~DQ4                                                                                                  t WP

                                                                                       t OED             t OEH
                                                                             t DS

                                                                                              tDS                   tDH

                                                                                                         DIN

Document:1G5-0162                                                                             Rev.1                      Page 17
VIS                                                                                             VG26(V)(S)17405FJ
                                                                                                   4,194,304 x 4 - Bit
          Read - Modify - Write Cycle
                                                                                              CMOS Dynamic RAM

        RAS        tT                                               tRWC                      tRP
                                          tRCD                     t RAS
      CAS                                                                                     tCRP
ADDRESS                                                                    tCAS                 tCPN

        WE         tASR           tRAD          tASC         tCAH
DQ1~DQ4                       tRAH

         OE              Row                         Column
DQ1~DQ4                                         tRCS
                                                                   tCWD                 tCWL
                                                                                      tRWL
                                                                   tAWD
                                                                   tRWD            tWP

                                                tDZC                          tDS     tDH
                                                   tDZO      OPEN                  DIN

                                                                         tOED      tOEH

                                        tRAC    tOEA                     tOEZ
                                                tCAC                DOUT

                                                tAA

Document:1G5-0162                                            Rev.1                                    Page 18
VIS                                                                                                                       VG26(V)(S)17405FJ
                                                                                                                             4,194,304 x 4 - Bit

                                                                                                                        CMOS Dynamic RAM

EDO Page Mode Read Cycle

                                                                              tRASP                                     tRP

                                                                                                            tCPRH         tCRP
                                                                                                                             tCPN
RAS                                         tCSH                             tPC                            tRSH
                       tCRP       tRCD                                tCP
                                                  tCAS                               tCAS     t CP          tCAS

CAS

                   tASR                tRAD  tASC tCAH                tASC tCAH                       tASC  tRAL
                                  tRAH                                    Column 2                          tCAH

ADDRESS                      Row             Column 1                                                 Column N                           Row

                                  tRCS                                                                                  tRRH
                                                                                                                         tRCH
                                                                tOEA
WE       WE
                                    tRAC
                                                      tAA                                     tOEHC
                                                               tCAC
                                                                                                      tOEP

                                                                                                            tOEA

OE       OE

                                                                      tCPA                             tCPA                                        tOEZ
                                                                       tAA                               tAA                    tOFF

                                                                                     tCAC             tOEZ                         tOFF
                                                                                        tCOH                            DOUT N
                                                                                                                  tCAC

DQ1~DQ4                                                               DOUT 1

                                                                                              DOUT 2

Document:1G5-0162                                                     Rev.1                                             Page 19
VIS                                                                                          VG26(V)(S)17405FJ
                                                                                                4,194,304 x 4 - Bit

                                                                                           CMOS Dynamic RAM

EDO Page Mode Early Write Cycle

                                                          t RASP                           tRP

RAS                    tT                                                                       tCRP
CAS
                                        tCSH                     tPC                tRSH

                                  tRCD              tCAS  tCP           tCAS  t CP  tCAS        tCPN

                       tASR tRAH   tASC       tCAH        tASC tCAH           tASC tCAH
                             Row                              Column 2           Column N
ADDRESS                                  Column 1

                                   tWCS       tWCH        tWCS tWCH           tWCS tWCH

WE                 WE

                                        tDS   tDH         tDS         tDH     tDS   tDH

DQ1~DQ4                                      DIN 1               DIN 2              DIN N

Document:1G5-0162                                         Rev.1                            Page 20
VIS                                                                                                                  VG26(V)(S)17405FJ
                                                                                                                        4,194,304 x 4 - Bit

                                                                                                                   CMOS Dynamic RAM

EDO Page Mode Read-Early-Write Cycle

                                                                     t RASP                                        tRP
                                                                                                                   tCRP
                                                                                               tCPRH
                                                                                                                      tCPN
        RAS                                   tCSH                   tPC                                tRSH
       CAS                          tRCD                                                                                               Row
ADDRESS            tCRP                             tCAS  tCP                tCAS        t CP  tCAS

                                   tCSH                                                        tCAL
                              tRAD                                                             tRAL
                                                                                               tCAH
                   tASR       tRAH        tASC      tRAH  tASC tCAH                      tASC
                                                              Column 2
                         Row              Column 1                                             Column N

                                                                             tRCH        tWCS

                              tRCS                                                             tWCH

WE           WE

                                                    tOEA

                                                                                         tWED

OE           OE

                                    tRAC                  tCPA
                                                           tAA
                                          tAA
                                                 tCAC                              tWHZ

                                                                    tCAC                                      tDH
                                                          tCOH                           tDS

DQ1~DQ4                                                   Data               Data
                                                          Doutput 1          Doutput 2

                                                                                               Data
                                                                                               Input N

Document:1G5-0162                                         Rev.1                                                    Page 21
VIS                                                                                                                  VG26(V)(S)17405FJ
                                                                                                                        4,194,304 x 4 - Bit

                                                                                                                   CMOS Dynamic RAM

EDO Page Mode Read-Modify-Write Cycle

                                                                   tRASP

RAS                                                          tCP  tPRWC                                  tCPRH                         tRP
              tT                               tCAS                                       tCP                tCAS           tCRP

CAS                         tRCD                                           tCAS

                           tRAD                                                                         tRAL
                                                                                                    tASC
            tASR            tASC                                      tASC
                                                                           tCAH                        tCAH
                      tRAH               tCAH
                                                                   Column 2
ADDRESS               Row                ColumCnol1umn 1                                            Column N
                                                                           tCPW
                                         tRWD             tCWL              tAWD  tCWL              tCPW tCWL        tRWL
                                         tAWD              tRCS             tCWD    tRCS            tAWD
                                         tCWD
                                                                                                     tCWD

WE                WE

                            tRCS           tWP                                  tWP                             tWP
                                                                   tDZC tDS                                   tDS
                                         tDS                                                        tDZC
                                                          tDH                                  tDH
                            tDZC

                                                                                                                            tDH

DQ1~DQ4                                  OPEN             DIN 1    OPEN           DIN 2             OPEN             DIN N
                                                                   tDZO
                                                                                                    tDZO
                            tDZO

                                         tOED                      tOED           tOEH              tOED             tOEH

                                                          tOEH

        OE                        tOEA                                tCAC        tOEA                tCAC    tOEA
DQ1~DQ4                                                               tAA              tOEZ            tAA           tOEZ
                                  tCAC                             tCPA                             tCPA
                                    tAA

                           tRAC

                                                          tOEZ

                                         DOUT 1                           DOUT 2                          DOUT N

Document:1G5-0162                                                  Rev.1                                                    Page 22
VIS                                                                                       VG26(V)(S)17405FJ
                                                                                             4,194,304 x 4 - Bit

                                                                                        CMOS Dynamic RAM

Read Cycle with WE Controlled Disable

         RAS                                          tCSH
        CAS
ADDRESS                                  tRCD               tCAS
         WE        tT

                         tRAD

                   tASR  tRAH                  tASC    tCAH

                   Row                         Column

                         t RCS                                     t RCH         t WPZ

                                                                          tWHZ

         OE                                    t DS          tOEA          tOEZ
DQ1~DQ4                                                     tCAC   DOUT
                                                 tAA
                               tRAC

                                                            tCLZ

Document:1G5-0162                                           Rev.1                       Page 23
VIS                                                                                                                             VG26(V)(S)17405FJ
                                                                                                                                   4,194,304 x 4 - Bit

                                                                                                                              CMOS Dynamic RAM

RAS-Only Refresh Cycle

                                                              tRC                                                       tRP
                                                              tRAS

RAS

                                  tT                                                                              tRPC        tCRP
                         tCRP

      CAS                tASR                     tRAH
ADDRESS
                                      ROW

                                tOFF

                                                                                               Hi-Z
DQ1~DQ4

CAS-Before-RAS Refresh Cycle

                                                  tRC                                                             tRC

                         tRP                tRAS              tRP                                           tRAS        tRP

        RAS        tRPC        tT                       tRPC                                                            tCRP
        CAS                   tCSR
        WE                            tCHR                                                           tCSR   tCHR
DQ1~DQ4
                              tWSR tWHR                                                              tWSR   tWHR

                   tOFF

                                                        Hi-Z

Document:1G5-0162                                                                                    Rev.1                          Page 24
VIS                                                                       VG26(V)(S)17405FJ
                                                                             4,194,304 x 4 - Bit
  CBR Self-Refesh Cycle
                                                                        CMOS Dynamic RAM
RAS                tRPC                     tRASS
                                        OPEN                          tRPS
                         tCSR
                                                             tCHS
      CAS                tOFF
DQ1~DQ4                      tWSR tWHR             High lmpedance

        WE

Document:1G5-0162                       Rev.1      Page 25
VIS                                                                                                                     VG26(V)(S)17405FJ
                                                                                                                           4,194,304 x 4 - Bit

                                                                                                                      CMOS Dynamic RAM

Hidden Refresh Cycle

                                                                   tRC                         tRC               tRC

                                                          tRAS                    tRP    tRAS       tRP    tRAS       tRP
                                                         (READ)
                                                                                         (REFRESH)         (REFRESH)

RAS
                      tT

                                                                                                           tCHR       tCRP

                                                                         tRSH

                                     tRCD                                                tCAS

      CAS          tASR       t RAD  tASC                                 tRAL
ADDRESS                   t RAH                                          tCAH

                          ROW                            COlumn

                                                  t RCS                                                               tRRH
WE                                                                                                                           tRCH

         OE                                                                t OEA                                            tOEZ
DQ1~DQ4                                                                  tCAC                                          tOFF
                                                                                                                      t OFF
                                                                    tAA
                                                         t RAC

                                                                                                    D OUT

Document:1G5-0162                                                                 Rev.1                               Page 26
VIS                                                                                                                                       VG26(V)(S)17405FJ
                                                                                                                                             4,194,304 x 4 - Bit

                                                                                                                                        CMOS Dynamic RAM

Ordering information                                 Access time                 Package
                                                         50 ns              300mil 26/24-Pin
             Part Number                                 60 ns
       VG26(V)(S)17405J-5                                                      Plastic SOJ
       VG26(V)(S)17405J-6

VG26(V)(S) 17405EJ-5

VG                VIS Memory Product
26                Technology
V                  3.3V Version
S                  Self refresh
17405             Device Type and Configuation
                   Revision
J                  Package Type (J : SOJ)
5                  Speed (5 : 50 ns, 6 : 60 ns)

Packaging information
300 mil, 26/24-Pin Plastic SOJ

         DIM       MILLIMETERS      INCHES                          26          D          14                          b
                                                                     1      21 19                 E1 E                b1
              MIN. NOM. MAX. MIN. NOM. MAX.             A2
                                                                            68             13                                    c1 c
         A 3.25 3.51 3.76 0.128 0.138 0.148                                    CL                                           BASE METAL
                                                                                                                        WITH PLATING
         A1 2.08 ---          --- 0.082 ---     ---
                                                                                                                 SECTION B-B
         A2        2.54 REF.        0.100 REF.

         b 0.41 ---           0.51 0.016 --- 0.020

         b1 0.41 0.46 0.48 0.016 0.018 0.019

         b2 0.66 ---          0.81 0.026 --- 0.032

         c 0.18 ---           0.30 0.007 ---  0.012
         c1 0.18 ---          0.28 0.007 ---  0.011

         D 17.02 17.15 17.27        0.670 0.675 0.680
                                           0.335 BASIC
         E         8.51 BASIC
                                    0.295 0.300 0.305
         E1 7.49 7.62 7.75                 0.267 BASIC
                                           0.050 BASIC
         E2        6.78 BASIC
                                    0.030 --- 0.040
         e         1.27 BASIC

         R1 0.76 ---          1.02                                                         0.025" MIN.

                                                                                                        A            BB

                                                                                                           A1

NOTE:                                                                                   e               RAD R1   E2
1. CONTROLLING DIMENSION : INCHES
                                                                        b2         4-e     0.004" SEATING PLANE
2. DIMENSION D DOES NOT INCLUDE MOLD PROTRUSION.
  MOLD PROTRUSION SHALL NOT EXCEED 0.006"(0.15mm) PER SIDE.             b 0.007"M
  DIMENSION E1 DOES NOT INCLUDE INTERLEAD PROTRUSION.

  INTERLEAD PROTRUSION SHALL NOT EXCEED 0.01"(0.25mm) PER SIDE.

3. DIMENSION b2 DOES NOT INCLUDE DAMBAR PROTRUSION OR
  INTRUSION. DAMBAR PROTRUSION SHALL NOT CAUSE THE
  SHOULDER WIDTH TO EXCEED b2 MAX BY MORE THAN 0.005"(0.127mm)
  DAMBAR INTRUSION SHALL NOT REDUCE THE SHOULDER WIDTH
  TO LESS THAN 0.001"(0.025mm) BELOW b2 MIN.

Document:1G5-0162                                                           Rev.1                                                       Page 27
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