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VG26V18165CJ-6

器件型号:VG26V18165CJ-6
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

1,048,576 x 16 - Bit CMOS Dynamic RAM

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VG26V18165CJ-6器件文档内容

VIS                                                          VG26(V)(S)18165C
                                                             1,048,576 x 16 - Bit
       Description                                        CMOS Dynamic RAM

     The device CMOS Dynamic RAM organized as 1,048,576 words x 16 bits with extended data out access
mode. It is fabricated with an advanced submicron CMOS technology and designed to operate from a single
5V only or 3.3V oniy power supply. Low voltage operation is more suitable to be used on battery backup,
portable electronic application. A new refresh feature called "self-refresh" is supported and very slow CBR
cycles are being performed. lt is packaged in JEDEC standard 42-pin plastic SOJ.

Features

Single 5V(10 %) or 3.3V(10 %) only power supply
High speed tRAC acess time: 50/60ns
Low power dissipation

   - Active wode : 5V version 660/605 mW (Mas)
                       3.3V version 432/396 mW (Mas)

   - Standby mode: 5V version 1.375 mW (Mas)
                           3.3V version 0.54 mW (Mas)

Extended - data - out(EDO) page mode access
I/O level: TTL compatible (Vcc = 5V)

                 LVTTL compatible (Vcc = 3.3V)
1024 refresh cycle in 16 ms(Std.) or 128 ms(S-version)
4 refresh modes:

  - RAS only refresh
  - CAS - before - RAS refresh
  - Hidden refresh
  - Self-refresh(S-version)

Document:1G5-0147   Rev.1                                 Page 1
VIS                                                                    VG26(V)(S)18165C
                                                                       1,048,576 x 16 - Bit
Pin Configuration                                                   CMOS Dynamic RAM
42-Pin 400mil Plastic SOJ
                                                                              Page 2
VCC                1                              42  VSS

DQ1                2                              41  DQ16

DQ2                3                              40  DQ15

DQ3                4                              39  DQ14

DQ4                5                              38  DQ13

VCC                6                              37  VSS

DQ5                7                              36  DQ12

DQ6                8                              35  DQ11

DQ7                9           VG26(V)(S)18165CJ  34  DQ10

DQ8                10                             33  DQ9

NC                 11                             32  NC

NC                 12                             31  LCAS

WE                 13                             30  UCAS

RAS                14                             29  OE

NC                 15                             28  A9

NC                 16                             27  A8

A0                 17                             26  A7

A1                 18                             25  A6

A2                 19                             24  A5

A3                 20                             23  A4

VCC                21                             22  VSS

Pin Description

    Pin Name                   Function
A0-A9
                       Address inputs                 A0-A9
DQ1~DQ16               - Row address                  A0-A9
RAS                    - Column address               A0-A9
UCAS, LCAS             - Refresh address
WE
OE                     Data-in / data-out
Vcc
Vss                    Row address strobe

                       Column address strobe

                       Write enable

                       Output enable

                       Power (+5 V or + 3.3V)

                       Ground

Document:1G5-0147                                            Rev.1
VIS                                                                             VG26(V)(S)18165C
                                                                                1,048,576 x 16 - Bit
                                                                             CMOS Dynamic RAM

Block Diagram

      WE

      LCAS                    CAS  CONTROL
                                     LOGIC
      UCAS                                                 DATA - IN BUFFER

                  NO.2 CLOCK                                                 DATA - OUT       DQ. 1
                  GENERATOR                                                   BUFFER            .

                 COLUMN-                                                                      DQ16
                 ADDRESS
                BUFFERS (10)                                                                    OE

A0              REFRESH                    COLUMN
A1            CONTROLLER                   DECODER
A2
A3              REFRESH                        1024
A4              COUNTER
A5                                                   SENSE AMPLIFIERS
A6                 ROW -                                   I/0 GATING
A7              ADDRESS                                      1024x16
A8             BUFFERS (10)
A9                                 ROW                     1024 x 1024 x 16
               NO.1 CLOCK             DECODER               MEMORY
RAS           GENERATOR                                     ARRAY
                                                     1024

                                                                                         Vcc
                                                                                         Vss

Document:1G5-0147                  Rev.1                                     Page 3
VIS                                                                                           VG26(V)(S)18165C
                                                                                              1,048,576 x 16 - Bit
                                                                                           CMOS Dynamic RAM

TRUTH TABLE                                                   ADDRESSES

            FUNCTION          RAS      LCAS  UCAS WE      OE  ROW COL                      DQS          Notes
                                H      HX
STANDBY                        L            HX    X      X   X    X High-Z
READ : WORD                    L         L
READ : LOWER BYTE                        L  L     H      L   ROW  COL Data-Out
                                                              ROW
                                          H  H     H      L   ROW  COL Lower Byte: Data-Out
                                                              ROW             Upper Byte: High-Z
READ: UPPER BYTE              L           L  L     H      L
                                                                   COL Lower Byte: High-Z
WRITE: WORD                   L           L  L     L      X                   Upper Byte: Data-Out

                                          H                        COL Data-In

(EARLY WRITE)                             L
                                       HL
WRITE: LOWER                  L        HL    H     L      X   ROW  COL Lower Byte: Data-In
                                       HL                                     Upper Byte: High-Z
BYTE (EARLY)                           HL
                                       HL
WRITE : UPPER                 L        HL    L     L      X   ROW  COL Lower Byte: High-Z
                                                                              Upper Byte: Data-In
BYTE (EARLY)                              L
                                          L
READ WRITE                    L           H  L     HL LH      ROW COL Data-Out, Data-In                 1,2
                                          L
PAGE-MODE 1st Cycle           L              HL    H      L   ROW COL Data-Out                          2

READ

                   2nd Cycle  L              HL    H      L   n/a  COL Data-Out                         2

PAGE-MODE 1st Cycle           L              HL    L      X   ROW COL Data-In                           1

WRITE

                   2nd Cycle  L              HL    L      X   n/a  COL Data-In                          1

PAGE-MODE 1st Cycle           L              HL HL LH         ROW COL Data-Out, Data-In                 1,2

READ-

WRITE              2nd Cycle  L              HL    HL LH      n/a  COL Data-Out, Data-In                1,2
                                                L
HIDDEN             READ       LHL                  H      L   ROW COL Data-Out                          2
REFRESH            WRITE      LHL

                                    L        L     L      X   ROW COL Data-In                           1,3
                                 HL
RAS-ONLY REFRESH                             H     X      X   ROW n/a High-Z
CBR REFRESH
                                             L     H      X   X    X High-Z                             4

Notes: 1. These WRITE cycles may also be BYTE WRITE cycles (either LCAS or UCAS active).
          2. These READ cycles may also be BYTE READ cycles (either LCAS or UCAS active).
          3. EARLY WRITE only.
          4. At least one of the two CAS signals must be active (LCAS or UCAS).

Document:1G5-0147                                  Rev.1                                        Page 4
VIS                                                                                                     VG26(V)(S)18165C
                                                                                                        1,048,576 x 16 - Bit
       Absolute Maximum Ratings                                                                      CMOS Dynamic RAM
                                  Parameter
                                                              Symbol                 Value           Unit
         Voltage on any pin relative to Vss
                                                    5V           VT             -1.0 to + 7.0        V
         Supply voltage relative to Vss           3.3V
                                                                VCC             -0.5 to + 4.6
         Short circuit output current               5V          IOUT
         Power dissipation                        3.3V           PD             -1.0 to + 7.0        V
         Operating temperature                                 TOPT
         Storage temperature                                   TSTG             -0.5 to + 4.6

                                                                                     50              mA

                                                                                     1.0             W

                                                                                0 to + 70            J

                                                                                -55 to + 125         J

Recommended DC Operating Conditions

Parameter/Condition             Symbol                  5 Volt Version          3.3 Volt Version     Unit

                                                  Min Typ            Max        Min Typ        Max

Supply Voltage                               VCC  4.5 5.0                 5.5 3.0 3.3                3.6 V

Input High Voltage, all inputs               VIH  2.4         - VCC + 1.0       2.0         - VCC + 0.3 V

Input Low Voltage, all inputs                VIL  -1.0        -           0.8 -0.3          -        0.8 V

Capacitance
Ta = 25C, VCC = 5V 10 % or 3.3V 10 %, f = 1MHz

                   Parameter                      Symbol                Typ     Max            Unit  Note
                                                                                                       1
Input capacitance (Address)                             CI1                  -       5         pF      1

Input capacitance                                       CI2                  -       7         pF    1, 2

(RAS , LCAS , UCAS, OE, WE)

Output capacitance                                      CI/O                 -       7         pF
(Data-in, Data-out)

Note: 1. Capacitance measured with effective capacitance measuring method.
        2. RAS, LCAS and UCAS = VIH to disable Dout.

Document:1G5-0147                                             Rev.1                                  Page 5
VIS                                                                                 VG26(V)(S)18165C
                                                                                    1,048,576 x 16 - Bit
                                                                                 CMOS Dynamic RAM

DC Characteristics; 5- Volt Verion
(Ta = 0 to + 70 C, VCC= + 5V 10 %,VSS = 0V)

Parameter                   Symbol             Test Conditions  VG26(V)(S)18165C  Unit Notes

                                                                   -5        -6

                                                                Min Max Min Max

Operating current           ICC1 RAS cycling                    - 120     - 110 mA 1, 2
                                        LCAS / UCAS cycling
                 Low
                 power                  tRC = min
                 S-version
                                    TTL interface               -      2  -       2 mA
                                    RAS, LCAS / UCAS = VIH
                                    Dout = High-Z

                                        CMOS interface          - 0.25    - 0.25 mA

Standby  Standard                    RAS, CAS  Vcc -0.2V               2  -       2 mA
Current  power
         version            ICC2 Dout = High-Z

                                        TTL interface
                                        RAS,LCAS / UCAS = VIH
                                        Dout = High-Z

                                    CMOS interface                     1  -       1 mA

                                    RAS, CAS  Vcc -0.2V

                                    Dout = High-Z

RAS-only                    ICC3 RAS cycling,                   - 120     - 110 mA 1, 2
refresh current                         LCAS / UCAS = VIH

EDO page mode                           tRC = min
current
                            ICC4    tRC = min                   - 90      - 80 mA 1, 3
CAS-before-RAS                                                  - 120     - 110 mA 1, 2
refresh current             ICC5    tRC = min                   - 350     - 350 A
                            ICC8    RAS, LCAS / UCAS cycling    - 500     - 500 A
Self-refresh current
(S - Version)                       tRAS  100s

CAS- before- RAS long       ICC9    Standby: VCC- 0.2V  RAS
refresh current
(S-Version)                         CAS before RAS refresh:

                                    2048 cycles / 128ms

                                    RAS,LCAS / UCAS:

                                    0V  VIL  0.2V

                                    VCC- 0.2V  VIH  VIH (Max)

                                    Dout = High-Z, tRAS  300ns

Document:1G5-0147                                  Rev.1                          Page 6
VIS                                                                               VG26(V)(S)18165C
                                                                                  1,048,576 x 16 - Bit
                                                                               CMOS Dynamic RAM

DC Characteristics ; 5-Volt Version (Cont.)
(Ta = 0 to + 70C, VCC = + 5V 10 %,VSS = 0V)

                                                             VG26(V)(S)18165C

                                                             -5           -6

        Parameter       Symbol         Test Conditions  Min Max Min Max Unit Notes
Input leakage current      ILI
Output leakage current     ILO  0V  VIN  VCC + 0.5V     -5       5    -5       5 A

Output high Voltage       VOH   0V  VOUT  VCC + 0.5V    -5       5    -5       5 A
Output low voltage        VOL
                                Dout = Disable          2.4      - 2.4         -V
                                IOH = - 5mA
                                IOL = + 4.2mA           -        0.4  -        0.4 V

Notes:
       1. ICC is specified as an average current. It depends on output loading condition and cycle rate when the
          device is selected. ICC max is specified at the output open condition.
       2. Address can be changed once or less while RAS = VIL.
       3. For ICC4, address can be changed once or less within one EDO page mode cycle time.

Document:1G5-0147                              Rev.1                           Page 7
VIS                                                                                  VG26(V)(S)18165C
                                                                                     1,048,576 x 16 - Bit
                                                                                  CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Version
(Ta = 0 to 70C, VCC = + 3.3V 10 %, VSS = 0V)

Parameter                    Symbol             Test Conditions     VG26(V)(S)18165C Unit Notes

                                                                    -5        -6

                                                                 Min Max Min Max

Operating current            ICC1 RAS cycling                    - 120     - 110 mA 1, 2
                                         LCAS / UCAS cycling
                  Low                    tRC = min               - 0.5     - 0.5 mA
                  power
                  S-version  ICC2 LVTTL interface
                                         RAS, LCAS / UCAS = VIH
                                         Dout = High-Z           - 0.15    - 0.15 mA

Standby  Standard                        CMOS interface          -      2  -      2 mA
Current  power
         version                         RAS, CAS  VCC -0.2V
                                         Dout = High-Z
                                                                 - 0.5     - 0.5 mA
                                         LVTTL interface
RAS- only refresh current                RAS, LCAS / UCAS = VIH  - 120     - 110 mA 1, 2
                                         Dout = High-Z
EDO page mode current                                            - 90      - 80 mA 1, 3
                                         CMOS interface          - 120     - 110 mA 1, 2
CAS- before- RAS refresh                                         - 250     - 250 A
current                                  RAS, CAS  VCC -0.2V     - 300     - 300 A
Self- refresh current                    Dout = High-Z
(S-Version)
CAS- before- RAS long        ICC3 RAS cycling
refresh current                          LCAS / UCAS = VIH
(S-Version)                              tRC = min

                             ICC4 tPC = min

                             ICC5    tRC = min
                             ICC8    RAS, LCAS / UCAS cycling

                                     tRASS  100s

                             ICC9    Standby: VCC- 0.2V  RAS

                                     CAS before RAS refresh:

                                     2048 cycles / 128ms

                                     RAS, LCAS / UCAS :

                                     0V  VIL  0.2V

                                     VCC- 0.2V  VIH  VIH (max)

                                     Dout = High-Z, tRAS  300ns

Document:1G5-0147                                   Rev.1                         Page 8
VIS                                                                               VG26(V)(S)18165C
                                                                                  1,048,576 x 16 - Bit
                                                                               CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Version (Cont.)
(Ta = 0 to 70C, VCC= +3.3V 10 %, VSS= 0V)

                                                             VG26(V)(S)18165C  Unit Notes

                                                             -5           -6

        Parameter       Symbol        Test Conditions   Min Max Min Max
Input leakage current   ILI     0V  Vin  VCC + 0.3V
Output leakage current  ILO                             -5       5    -5       5 A
                                0V  Vout  VCC + 0.3V
Output high Voltage     VOH     Dout = Disable          -5       5    -5       5 A
Output low voltage      VOL     IOH = -2mA
                                IOL = +2mA              2.4      - 2.4         -V

                                                        -        0.4  -        0.4 V

Notes:
    1. ICC is specified as an average current. It depends on output loading condition and cycle rate when the
       device is selected. ICC max is specified at the output open condition.
    2. Address can be changed once or less while RAS = VIL.
    3. For ICC4, address can be changed once or less within one EDO page mode cycle time.

Document:1G5-0147                                Rev.1                         Page 9
VIS                                                                                       VG26(V)(S)18165C
                                                                                          1,048,576 x 16 - Bit
                                                                                       CMOS Dynamic RAM

AC Characteristics
(Ta = 0 to + 70C, Vcc = 5V 10 % or 3.3V 10 %, Vss = 0V) *1, *2, *3, *4, *5
Test conditions
Output load: two TTL Loads and 50pF (VCC = 5.0V 10 %)

                   one TTL Load and 50pF (VCC = 3.3V 10 %)
Input timing reference levels:

VIH = 2.4V, VIL = 0.8V (VCC = 5.0V 10 %); VIH = 2.0V, VIL = 0.8V (VCC = 3.3V 10 %)
Output timing reference levels:

VOH = 2.0V, VOL = 0.8V (VCC = 5V 10 %, 3.3V 10 %)

Read, Write, Read- Modify- Write and Refresh Cycles
(Common Parameters)

                                                                VG26(V)(S) 18165C      Unit   Notes

                    Parameter         Symbol                -5               -6
Random read or write cycle time         tRC          Min Max          Min Max
RAS precharge time                       tRP
LCAS / UCAS precharge time in normal    tCPN                84  - 104                  - ns
mode
RAS pulse width                         tRAS                30  -     40               - ns
LCAS / UCAS pulse width                 tCAS
Row address setup time                  tASR                10  -     10               - ns
Row address hold time                   tRAH
Column address setup time               tASC                50 10000  60 10000 ns             6
Column address hold time                tCAH
RAS to LCAS / UCAS delay time           tRCD                8 10000   10 10000 ns             7
RAS to column address delay time        tRAD
Column address to RAS lead time         tRAL                0   -     0                - ns
RAS hold time                           tRSH
LCAS / UCAS hold time                   tCSH                8   -     10               - ns
LCAS / UCAS to RAS precharge time       tCRP
OE to Din delay time                    tOED                0   -     0                - ns   8
Transition time (rise and fall)
Refresh period                           tT                 8   -     10               - ns
Refresh period (S- Version)             tREF
LCAS / UCAS to output in Low- Z         tREF                12  37    14               45 ns  9
LCAS / UCAS delay time from Din         tCLZ
OE delay time from Din                  tDZC                10  25    12               30 ns  10
                                        tDZO
                                                            25  -     30               - ns

                                                            8   -     10               - ns

                                                            38  -     40               - ns

                                                            5   -     5                - ns   11

                                                            12  -     15               - ns

                                                            1   50    1                50 ns  12

                                                            -   16    -                16 ms

                                                            - 128     - 128 ms

                                                            0   -     0                - ns

                                                            0   -     0                - ns

                                                            0   -     0                - ns

Document:1G5-0147                                    Rev.1                                    Page 10
VIS                                                                                 VG26(V)(S)18165C
                                                                                    1,048,576 x 16 - Bit
                                                                                 CMOS Dynamic RAM

Read Cycle

                                                              VG26(V)(S)18165C   Unit   Notes

                                                              -5          -6              13
                                                                                        14, 15
                        Parameter        Symbol          Min Max Min Max                15, 16
Access time from RAS                        tRAC
Access time from LCAS / UCAS                tCAC         -        50  -          60 ns     8
Access time from column address              tAA                                        11, 17
Access time from OE                         tOEA         -        13  -          15 ns
Read command setup time                     tRCS                                          17
Read command hold time to LCAS / UCAS       tRCH         -        25  -          30 ns    18
Read command hold time to RAS               tRRH                                          18
Output buffer turn-off time                 tOFF         -        12  -          15 ns
Output buffer turn-off time from OE         tOEZ
                                                         0        -   0          - ns

                                                         0        -   0          - ns

                                                         10       -   10         - ns

                                                         0        12  0          15 ns

                                                         0        12  0          15 ns

Write Cycle                                                   VG26(V)(S)18165C   Unit   Notes

                          Parameter                           -5          -6            8, 19
Write command setup time
Write command hold time                 Symbol          Min Max Min Max                  20
Write command pulse width                tWCS                                            21
Write command to RAS lead time           tWCH           0        -   0          - ns     21
Write command to LCAS / UCAS lead time    tWP
Data-in setup time                       tRWL           8        -   10         - ns
Data-in hold time                        tCWL
WE to Data-in delay                       tDS           8        -   10         - ns
                                           tDH
                                          tWED           13       -   15         - ns

                                                         8        -   10         - ns

                                                         0        -   0          - ns

                                                         8        -   10         - ns

                                                         10       -   10         - ns

Read- Modify- Write Cycle                                     VG26(V)(S) 18165C  Unit   Notes

                          Parameter                           -5          -6              19
Read-modify- write cycle time                                                            19
RAS to WE delay time                    Symbol          Min Max Min Max                  19
LCAS / UCAS to WE dealy time             tRWC
Column address to WE delay time          tRWD           108      - 133          - ns
OE hold time from WE                     tCWD
                                          tAWD           64       -   77         - ns
                                           tOEH
                                                         26       -   32         - ns

                                                         39       -   47         - ns

                                                         8        -   10         - ns

Document:1G5-0147                                 Rev.1                          Page 11
VIS                                                                                            VG26(V)(S)18165C
                                                                                               1,048,576 x 16 - Bit
                                                                                            CMOS Dynamic RAM

Refresh Cycle

                                                       VG26(V)(S)18165C

                                                       -5                  -6

                   Parameter         Symbol            Min Max Min Max Unit                 Notes

LCAS / UCAS setup time (CBR refresh) tCSR              5             -     5          - ns    11
                                                                                               8
LCAS / UCAS hold time (CBR refresh)       tCHR         8             -     10         - ns

RAS precharge to CAS hold time            tRPC         5             -     5          - ns

RAS pulse width (self refresh)            tRASS        100           - 100            - s

RAS precharge time (self refresh)         tRPS         90            - 110            - ns

LCAS / UCAS hold time (CBR self           tCHS         -50           - -50            - ns

refresh)

WE setup time                             tWSR         0             -     0          - ns

WE hold time                              tWHR         10            -     10         - ns

EDO Page Mode Cycle                                              VG26(V)(S)18165C

                        Parameter                                -5               -6
EDO page mode cycle time
EDO page mode LCAS / UCAS precharge      Symbol       Min Max Min Max Unit                 Notes
time                                       tPC
EDO page mode RAS pulse width              tCP             20          - 25          - ns
Access time from LCAS / UCAS precharge
RAS hold time from LCAS / UCAS pre-                        10          - 10          - ns
charge
OE high hold time from LCAS / UCAS high     tRASP          50 105         60 105 ns        22
OE high pulse width                         tCPA
Data output hold time after LCAS / UCAS     tCPRH            - 30             - 35 ns 11, 15
low
Output disable delay from WE                               30          -  35         - ns
WE pulse width for output disable when
LCAS / UCAS high                            tOEHC            5         -      5      - ns
                                                                                      - ns
                                                 tOEP       10          - 10          - ns

                                                tCOH          5         -      5

                                                tWHZ          3 10             3 10 ns
                                                tWPZ
                                                              7         -      7      - ns

Document:1G5-0147                                      Rev.1                                Page 12
VIS                                                                           VG26(V)(S)18165C
                                                                              1,048,576 x 16 - Bit
                                                                           CMOS Dynamic RAM

EDO Page Mode Read Modify Write Cycle                    VG26(V)(S)18165C

                        Parameter                            -5        -6
EDO page mode read- modify- write cycle
LCAS / UCAS precharge to WE delay time   Symbol  Min Max Min Max Unit           Notes
EDO page mode read- modify- write cycle   tCPW                                    11
time                                                    45      - 55      - ns

                                          tPRWC          56      - 68      - ns

Document:1G5-0147                                 Rev.1                          Page 13
VIS                          VG26(V)(S)18165C
                             1,048,576 x 16 - Bit
                          CMOS Dynamic RAM

Notes :
     1. AC measurements assume tT = 2ns.
     2. An initial pause of 100 s is required after power up, and it followed by a minimum of eight
         initialization cycles (RAS - only refresh cycle or CAS - before - RAS refresh cycle). If the internal
         refresh counter is used, a minimun of eight CAS - before - RAS refresh cycles are required.
     3. In delayed write or read-modify-write cycles, OE must disable output buffer prior to applying data to
         the device.
     4. All the VCC and VSS pins shall be supplied with the same voltages.

    5. When both LCAS and UCAS go low at the same time, all 16-bits data are witten into the device. LCAS
       and UCAS cannot be staggered within the same write/read cycles.

     6. tRAS(min) = tRWD(min)+tRWL(min)+tT in read-modify-write cycle.
     7. tCAS(min) = tCWD(min)+tCWL(min)+tT in read-modify-write cycle.
     8. tASC(min), tRCS(min), tWCS(min), and tRPC are determined by the falling edge of CAS .
     9. tRCD(max) is specified as a reference point only, and tRAC(max) can be met with the tRCD(max) limit.

         Otherwise, tRAC is controlled exclusively by tCAC if tRCD is greater than the specified tRCD(max) limit.
     10. tRAD(max) is specified as a reference point only, and tRAC(max) can be met with the tRAD(max) limit.

         Otherwise, tRAC is controlled exclusively by tAA if tRAD is greater than the specified tRAD(max) limit.
    11. tCRP, tCHR, tRCH, tCPA and tCPW are determined by the rising edge of CAS .
    12. VIH(min) and VIL(max) are reference levels for measuring timing or input signals. Therefore, transition

         time is measured between VIH and VIL.

   13. Assumes that tRCD  tRCD(max) and tRAD  tRAD(max). If tRCD or tRAD is greater than the maximum

         recommended value shown in this table, tRAC exceeds the value shown.

   14. Assumes that tRCD  tRCD(max) and tRAD  tRAD (max).

    15. Access time is determined by the maximum of tAA, tCAC, tCPA.

   16. Assumes that tRCD  tRCD (max) and tRAD  tRAD (max).

    17. Either tRCH or tRRH must be satisfied for a read cycle.
    18. tOFF(max) and tOEZ(max) define the time at which the output achieves the open circuit condition (high

          impedance). tOFF is determined by the later rising edge of RAS or CAS.
    19. tWCS, tRWD, tCWD, and tAWD are not restrictive operating parameters. They are included in the data

          sheet as electrical characteristics only. If tWCS  tWCS (min), the cycle is an early write cycle and the

       data out will remain open circuit (high impedance) throughout the entire cycle. If tRWD  tRWD (min),

        tCWD  tCWD (min), tAWD  tAWD (min) and tCPW  tCPW (min), the cycle is a read-modify-write and

          the data output will contain data read from the selected cell. If neither of the above sets of conditions
          is satisfied, the condition of the data output (at access time) is indeterminate.
     20. tCWL shall be satisfied by both LCAS and UCAS.
    21. These parameters are referenced to LCAS or LCAS separately in an early write cycle and to WE edge
          in a delayed write or a read-modify-write cycle.
     22. tRASP defines RAS pulse width in EDO page mode cycles.

Document:1G5-0147  Rev.1  Page 14
VIS                                                                                                                        VG26(V)(S)18165C
                                                                                                                           1,048,576 x 16 - Bit
Timing Waveforms                                                                                                       CMOS Dynamic RAM
Word Read Cycle
                                                                                                            tRP
                                                                                                  tRC           tCRP
                                                                                                 t RAS           tCPN

        RAS                                                                                tCSH                tRRH
                                                                                                               tRCH
      UCAS                               tRCD                                                         tRSH
      LCAS         tT                                                                             tCAS

ADDRESS                       tRAD                                                                tRAL

                   tASR       tRAH                                          tASC           tCAH

                         Row                                                      Column

                                                                      tRCS

                   WE

           OE                                                                                        tOEA   tOEZ
DQ1~DQ16                                                                                         tCAC                   tOFF

                                                                                      tAA                   DOUT
                                                                            tRAC

                                                                                                 tCLZ

Document:1G5-0147                                                                          Rev.1                              Page 15
VIS                                                                                                 VG26(V)(S)18165C
                                                                                                    1,048,576 x 16 - Bit
                                                                                                 CMOS Dynamic RAM

Byte Read Cycle

                                                               tRC

                                                               t RAS              tRP

               RAS                                     tCSH                 tCRP

            UCAS                           tRCD                  tRSH
       (or LCAS)    tT                                         tCAS

            LCAS    tASR               tRAD      tASC                tRAL
       (or UCAS)               tRAH                            tCAH

      ADDRESS             Row                          Column

                WE             tRCS                                                        tRRH
                OE                                                          tRCH

     DQ9~DQ16                                                         tOEA              tOEZ
  (or DQ1~DQ8)                                                   tCAC                   tOFF
                                                 tAA
      DQ1~DQ8                                                                     DOUT
(or DQ9~DQ16)                  tRAC

                                                              tCLZ

                                                 High-Z

Document:1G5-0147                                      Rev.1                                     Page 16
VIS                                                                                   VG26(V)(S)18165C
                                                                                      1,048,576 x 16 - Bit
                                                                                   CMOS Dynamic RAM

Word Early Write Cycle

                                                                tRC           tRP
                                                               t RAS         tCRP

        RAS                                            tCSH

      UCAS                                tRCD                        tRSH
      LCAS         tT                                               tCAS

ADDRESS                              tRAD                      tRAL

                   tASR        tRAH             tASC   tCAH

                          Row                          Column

                                                t WCS                 t WCH

     WE

                                                t DS                tDH

DQ1~DQ16                                                       DIN

Document:1G5-0147                                      Rev.1                       Page 17
VIS                                                                                             VG26(V)(S)18165C
                                                                                                1,048,576 x 16 - Bit
                                                                                             CMOS Dynamic RAM

Byte Early Write Cycle

                                                                     tRC                tRP
                                                                    t RAS        tCRP

        RAS                                                 tCSH

     LCAS                                       tRCD                       tRSH
(or UCAS)                 tT                                             tCAS

     LCAS          tASR                tRAD           tASC        tRAL
(or UCAS)                      tRAH                         tCAH

ADDRESS                   Row                               Column

                                                      tWCS                 tWCH

          WE                                          tDS                tDH

DQ9~DQ16                                                            DIN
DQ1~DQ8

Document:1G5-0147                                                   Rev.1                    Page 18
VIS                                                                                                   VG26(V)(S)18165C
                                                                                                      1,048,576 x 16 - Bit
                                                                                                   CMOS Dynamic RAM

Word Delayed Write Cycle

                                                                 tRC                         tRP
                                                                t RAS                        tCRP
                                                                                      tCPN
      RAS                                             tCSH

     UCAS                                 tRCD                     tRSH
     LCAS          tT                                           tCAS

                   tASR     tRAH                tASC  tCAH

ADDRESS           Row                                  Column
                                                tRCS
           WE                                                          tCWL
           OE                                                                   tRWL
DQ1~DQ16
                                                                              tWP

                                                      t OED              tOEH

                                                                t DS     tDH

                                                OPEN                     DIN

Document:1G5-0147                                     Rev.1                                        Page 19
VIS                                                                                           VG26(V)(S)18165C
                                                                                              1,048,576 x 16 - Bit
                                                                                           CMOS Dynamic RAM

Byte Delayed Write Cycle

                                                                   tRC               tRP
                                                                  t RAS              tCRP

               RAS                                        tCSH

             LCAS                             tRCD                  tRSH
       (or UCAS)     tT                                           tCAS

             LCAS    tASR        tRAH               tASC  tCAH
        (or UCAS)
                            Row                           Column
       ADDRESS
                                                                  tCWL    tRWL
                 WE
                                                    tRCS                  t WP
                 OE
                                                          tOED            tOEH
      DQ9~DQ16
  (or DQ1~DQ8)                                                    t DS          tDH

      DQ1~DQ8                                       OPEN                  DIN
(or DQ9~DQ16)

Document:1G5-0147                                         Rev.1                            Page 20
VIS                                                                                                             VG26(V)(S)18165C
                                                                                                                1,048,576 x 16 - Bit
Word Read-Modify-Write Cycle                                                                               CMOS Dynamic RAM

                                                                     tRWC                                         tRP
                                                                 t RAS
                                                                                                               tCRP
       RAS         tT                                                      tCAS                                 tCPN
                                            tRCD
     UCAS
     LCAS

                                tRAD

                   tASR  tRAH                     tASC    tCAH

ADDRESS                 Row                             Column
                                                  tRCS
          WE                                                               tCWD                     tCWL
DQ1~DQ16                                                                                           tRWL
                                                                           tAWD                    tWP
          OE                                                                tRWD
DQ1~DQ16
                                                                                             t DS       tDH
                                                                 OPEN                              Din

                                                                                     t OED            t OEH

                                                   t OEA                        t OEZ
                                                   t CAC                   DOUT
                                                  t AA

                                t RAC

Document:1G5-0147                                         Rev.1                                              Page 21
VIS                                                                                                              VG26(V)(S)18165C
                                                                                                                 1,048,576 x 16 - Bit
                                                                                                              CMOS Dynamic RAM

EDO Page Mode Word Read-Modify-Write Cycle

                                                                         tRASP

RAS                                                         tCP         tPRWC                      tCPRH                            tRP
                                                                                               tCP     tCAS               tCRP
               tT
                               tRCD         tCAS                                tCAS
UCAS
LCAS

                              tRAD                                                                     tRAL
                                                                                                    tASC
                   tASR        tASC                               tASC
                                                                      tCAH                             tCAH
                         tRAH         tCAH

ADDRESS                  Row          ColumCnol1umn 1             Column 2                          Column N

                                      tRWD             tCWL               tCPW   tCWL               tCPW tCWL
                                      tAWD              tRCS              tAWD                      tAWD
                                      tCWD                                 tCWD                                tRWL
                                                                                                     tCWD

WE                 WE

                               tRCS    tWP                                       tWP                            tWP
                                                                               tDS                            tDS
                                      tDS
                                                      tDH                                      tDH                                 tDH

DQ1~DQ16                              OPEN             Din 1      OPEN           Din 2              OPEN       Din N
                                                                  tDZO

                                      tOED                               tOED    tOEH               tOED       tOEH

                                                       tOEH

          OE                    tOEA                                 tCAC        tOEA                 tCAC    tOEA
DQ1~DQ16                        tCAC                                 tAA              tOEZ             tAA          tOEZ
                                                                  tCPA                              tCPA
                                 tAA
                         tRAC

                                                       tOEZ

                                      DOUT 1                             DOUT 2                     DOUT N

Document:1G5-0147                                                 Rev.1                                                   Page 22
VIS                                                                                                                            VG26(V)(S)18165C
                                                                                                                               1,048,576 x 16 - Bit
                                                                                                                            CMOS Dynamic RAM

EDO Page Mode Word Read-Early-Write Cycle

                                                                     t RASP                                                 tRP
                                                                                                                            tCRP
                                                                                                             tCPRH
                                                                                                                              tCPN
      RAS                                      tCSH                  tPC                                     tRSH
                                                                                                                                           Row
    UCAS           tCRP                  tRCD        tCAS  tCP               tCAS         t CP               tCAS
    LCAS
                                   tCSH                                                             tCAL
ADDRESS                        tRAD                                                                 tRAL
                                                                                          tASC tCAH
                   tASR tRAH                   tASC tCAH   tASC tCAH
                                                              Column 2                      Column N
                         Row                   Column 1

                                                                                tRCH      tWCS

                                   tRCS                                                                      tWCH

WE WE

                                                     tOEA
                                                                                                       tWED

     OE OE

                               tRAC                        tCPA                    tWHZ
                                            tAA
                                                                     tAA
                                           tCAC
                                                                          tCAC                                         tDH

                                                                     tCOH                 tDS

DQ1~DQ16                 OPEN                                Data                 Data
                                                           Output 1             Output 2

                                                                                                             Data
                                                                                                             Intput N

Document:1G5-0147                                          Rev.1                                                            Page 23
VIS                                                                               VG26(V)(S)18165C
                                                                                  1,048,576 x 16 - Bit
                                                                               CMOS Dynamic RAM

Read Cycle with WE Controlled Disable

        RAS                                         tCSH

     UCAS                               tRCD               tCAS
      LCAS         tT

ADDRESS                 tRAD
        WE
         OE        tASR tRAH                  tASC    tCAH

DQ1~DQ16           Row                        Column

                        t RCS                                     tRCH         tWPZ

                                                                         tWHZ

                                                                  t OED

                                            t DS            tOEA         tOEZ
                                                           tCAC
                                              tAA
                              tRAC

                                                                  DOUT

                                                          tCLZ

Document:1G5-0147                                   Rev.1                            Page 24
VIS                                                                                                                                              VG26(V)(S)18165C
                                                                                                                                                 1,048,576 x 16 - Bit
   RAS - Only Refresh Cycle                                                                                                                  CMOS Dynamic RAM

                                                                                                                 tRC               tRP
                                                                                                                 tRAS

             RAS

                                  tT                                                                                         tRPC        tCRP
                         tCRP

UCAS
LCAS

                         tASR                     tRAH

ADDRESS                               Row

                   tOFF

                                                        OPEN

DQ1~DQ16

CAS-Before-RAS Refresh Cycle

                                                  tRC                                                                        tRC

                         tRP                tRAS              tRP                                                      tRAS        tRP

RAS

                   tRPC        tT                       tRPC                                                                       tCRP
                              tCSR
                                      tCHR                         tCSR                                                tCHR

UCAS                          tWSR tWHR                            tWSR                                                tWHR
LCAS

   WE

                   tOFF

                                                        OPEN

DQ1~DQ16

Document:1G5-0147                                                  Rev.1                                                                       Page 25
VIS                                                                                                                     VG26(V)(S)18165C
                                                                                                                        1,048,576 x 16 - Bit
                                                                                                                     CMOS Dynamic RAM

Hidden Refresh Cycle

                                                                   tRC                        tRC               tRC

                                                           tRAS                  tRP    tRAS       tRP    tRAS       tRP
                                                          (READ)
                                                                                        (REFRESH)         (REFRESH)

RAS
                    tT

                                                                                                          tCHR       tCRP

                                       tRCD                               tRSH          tCAS

UCAS                                                                      tRAL
LCAS                                                                     tCAH

                   tASR         t RAD  tASC
                             t RAH

ADDRESS                 Row                               Column

                                                   t RCS                                                             tRRH
     WE                                                                                                                    tRCH

        OE                                                               tORD
DQ1~DQ16
                                                                           tOEA                                           tOEZ
                                                                         tCAC                                         tOFF
                                                                                                                     tOFF
                                                                    tAA
                                                          tRAC

                                                                                                   D OUT

Document:1G5-0147                                                                Rev.1                                     Page 26
VIS                                                                         VG26(V)(S)18165C
                                                                            1,048,576 x 16 - Bit
                                                                         CMOS Dynamic RAM

Ordering information       Access time                       Package
                               50 ns                      400mil 42-Pin
             Part Number       60 ns                       Plastic SOJ
      VG26(V)(S)18165CJ-5
      VG26(V)(S)18165CJ-6

VG26(V)(S)18165CJ-5

VG                VIS Memory Product
26                Technology
V                  3.3V Version
S                  Self refresh
18165             Device Type and Configuation
C                  Revision
J                  Package Type (J : SOJ, T : TSOP II)
5                  Speed (5 : 50 ns, 6 : 60 ns)

Document:1G5-0147                                         Rev.1          Page 27
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