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VG26S17400EJ-6

器件型号:VG26S17400EJ-6
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

4,194,304 x 4 - Bit CMOS Dynamic RAM

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VG26S17400EJ-6器件文档内容

VIS                                                              VG26(V)(S)17400E
                                                                  4,194,304 x 4 - Bit
        Description                                          CMOS Dynamic RAM

      The device is CMOS Dynamic RAM organized as 4,194,304 words x 4 bits. It is fabricated
with an advanced submicron CMOS technology and designed to operate from a single 5V only
or 3.3V only power supply. Low voltage operation is more suitable to be used on battery
backup, portable electronic application. A new refresh feature called " self-refresh " is supported
and very slow CBR cycles are being performed. It is packaged in JEDEC standard 26/24 - pin
plastic SOJ or TSOP (II).

Features

Single 5V (10 %) or 3.3V (10 %) only power supply

High speed tRAC access time : 50/60 ns
Low power dissipation

   - Active mode : 5V version 605/550 mW (Max.)
                           3.3V version 396/360 mW (Max.)

   - Standby mode : 5V version 1.375 mW (Max.)
                              3.3V version 0.54 mW (Max.)

Fast Page Mode access
I/O level : TTL compatible (Vcc = 5V)

                 LVTTL compatible (Vcc = 3.3V)
2048 refresh cycles in 32 ms (Std) or 128ms (S - version)
4 refresh mode :

   - RAS only refresh
   - CAS-before-RAS refresh
   - Hidden refresh
   - Self - refresh (S - version)

Document : 1G5-0142  Rev.1                                                                           Page 1
VIS                                                                             VG26(V)(S)17400E
                                                                                 4,194,304 x 4 - Bit
     Pin configuration                                                      CMOS Dynamic RAM

       26/24 - PIN 300mil Plastic SOJ

     VCC  1                                      26        VSS

     DQ1  2                                      25        DQ4

     DQ2  3                                      24        DQ3

     WE   4                  VG26(V) (S)17400EJ  23        CAS

     RAS  5                                      22        OE

     NC   6                                      21        A9

     A10  8                                      19        A8

     A0   9                                      18        A7

     A1   10                                     17        A6

     A2   11                                     16        A5

     A3   12                                     15        A4

     VCC  13                                     14        VSS

Pin Description

Pin Name                                         Function

A0 - A10             Address inputs
                     - Row address
                     - Column address                      A0 - A10
                     - Refresh address                     A0 - A10
                                                           A0 - A10

DQ1 ~ DQ4 Data - in/data - out

RAS                  Row address strobe

CAS                  Column address strobe

WE                   Write enable

OE                   Output enable

Vcc                  Power (+ 5V or + 3.3V)

Vss                  Ground

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VIS                                                                                            VG26(V)(S)17400E
                                                                                                4,194,304 x 4 - Bit
        Block Diagram                                                                      CMOS Dynamic RAM

                        WE                  CONTROL                       DATA - IN BUFFER
                        CAS                   LOGIC

                                                                                                                     DQ1
                                                                                                                     DQ4

                               NO. 2 CLOCK                                                  DATA - OUT
                               GENERATOR                                                     BUFFER

A0                             COLUMN-              COLUMN
A1                            ADDRESS               DECODER
A2                          BUFFERS (11)
A3                                                      2048
A4                            REFRESH
A5                          CONTROLLER                         SENSE AMPLIFIERS
A6                                                                    I/O GATING
A7                             REFRESH                                2048 x 4
A8                            COUNTER
A9                                                ROW                    2048 x 2048 x 4
A10                                ROW                DECODER                MEMORY
                                ADDRESS                                        ARRAY
RAS                         BUFFERS (11)                           2048

                             NO. 1 CLOCK                                                                Vcc
                             GENERATOR                                                                  Vss

Document : 1G5-0142                         Rev.1                                           Page 3
VIS                                                                          VG26(V)(S)17400E
                                                                              4,194,304 x 4 - Bit
                                                                         CMOS Dynamic RAM

Truth Table

                                                     ADDRESSES

          FUNCTION              RAS   CAS                       ROW COL  DQS         Notes
STANDBY                           H  HX    WE OE                                        1
                                  L
READ                              L     L  X  X      X    X High - Z
WRITE : (EARLY                          L
WRITE)                            L        H  L ROW COL Data - Out
READ WRITE                              L
                                           L  X ROW COL Data - In

                                           H  L L  H ROW  COL Data - Out, Data - In
                                                          COL Data - Out
PAGE -               1st Cycle  L    HL    H  L ROW       COL Data - Out
                                     HL
MODE READ            2st        L          H  L      n/a
                                     HL
                     Cycle           HL

PAGE -               1st Cycle  L    HL    L  X ROW COL Data - In
                                     HL
MODE WRITE 2st                  L          L  X      n/a COL Data - In
                                        L
                     Cycle              L
                                        H
PAGE - MODE 1st Cycle           L       L  H  L L  H ROW  COL Data - Out, Data - In
                                           H  L L  H n/a  COL Data - Out, Data - In
READ - WRITE         2st        L

                     Cycle

HIDDEN               READ       LHL        H  L ROW COL Data - Out
REFRESH              WRITE      LHL
                                           L  X ROW COL Data - In

RAS - ONLY REFRESH              L          X  X ROW n/a High - Z

CBR REFRESH                     HL         H  X      X    X High - Z

Notes : 1. EARLY WRITE only.

Document : 1G5-0142                           Rev.1                           Page 4
VIS                                                                                                      VG26(V)(S)17400E
                                                                                                          4,194,304 x 4 - Bit
       Absolute Maximum Rating                                                                       CMOS Dynamic RAM
                                     Parameter
                                                                 Symbol              Value           Unit
       Voltage on any pin relative to Vss                           VT
                                                 5V                              -1.0 to + 7.0       V
       Supply voltage relative to Vss           3.3V               Vcc
                                                                                 -0.5 to + 4.6
       Short circuit output current               5V               IOUT
       Power dissipation                        3.3V                PD           -1.0 to + 7.0       V
       Operating temperature                                      TOPT
       Storage temperature                                        TSTG           -0.5 to + 4.6

                                                                                     50              mA

                                                                                     1.0             W

                                                                                    0 to + 70        C

                                                                                 -55 to + 125        C

Recommended DC Operating Conditions

Parameter/Condition                             Symbol       5 Volt Version      3.3 Volt Version    Unit

                                                        Min Typ        Max      Min Typ         Max

Supply Voltage                                  Vcc     4.5 5.0        5.5      3.0 3.3         3.6      V

Input High Voltage, all inputs                  VIH     2.4     - VCC + 1.0 2.0      - VCC + 0.3         V

Input Low Voltage, all inputs                   VIL     -1.0 -         0.8      -0.3 -          0.8      V

Capacitance
Ta = 25C, VCC = 5V10% or 3.3V10 %, f = 1MHz

                     Parameter                          Symbol         Typ      Max            Unit  Note

Input capacitance (Address)                             Cl1                  -   5             pF    1

Input capacitance                                       Cl2                  -   7             pF    1
(RAS, CAS, OE, WE)

Output capacitance                                      CI/O                 -   7             pF    1,2
(Data - in, Data - out)

Note : 1. Capacitance measured with effective capacitance measuring method.
         2. CAS = VIH to disable Dout.

Document : 1G5-0142                                             Rev.1                                Page 5
VIS                                                                                       VG26(V)(S)17400E
                                                                                           4,194,304 x 4 - Bit
       DC Characteristics; 5 - Volt verion                                            CMOS Dynamic RAM

      (Ta= 0 to 70C, VCC = + 5V10%, Vss = 0V)

                                                                 VG26 (V) (S) 17400E

Parameter                 Symbol  Test Conditions                -5      -6           Unit Notes

                                                                 Min Max Min Max

Operating                          RAS cycling                   - 110 - 100 mA 1, 2
current                   ICC1 CAS cycling
                                                                 -2-2
             Low                   tRC = min.                                                  mA
             power
             S - version           TTL interface                 - 0.25  - 0.25
                                   RAS, CAS = VIH                                    mA
Standby Standard                   Dout = high - Z
Current power                                                    -2-2
                                   CMOS interface                                              mA
             version
                                 RAS, CAS  VCC - 0.2V            -1-1
RAS - only                                                                                     mA
refresh current                    Dout = high - Z
Fast page mode            ICC2 TTL interface                     - 110   - 100                     1, 2
current                                                          - 80
CAS - before - RAS                 RAS, CAS = VIH                - 110                mA
refresh current                    Dout = high - Z               - 350
Self - refresh currant                                           - 500   - 70                      1,3
(S - Version)                      CMOS interface
CAS - before - RAS                                                                    mA
long refresh                     RAS, CAS  VCC - 0.2V
current (S - Version)                                                    - 100                     1, 2
                                   Dout = high - Z
                                                                                      mA
                          ICC3 RAS cycling, CAS = VIH
                                   tRC = min.                            - 350 A

                          ICC4                                           - 500 A
                                   tPC = min.

                          ICC5 tRC = min.
                                   RAS, CAS cycling

                          ICC8 tRASS  100S

                          ICC9 Standby : VCC - 0.2V  RAS
                                   CAS before RAS refresh :
                                   2048 cycles/128ms
                                    RAS, RAS : 0V  VIL  0.2V
                                   VCC - 0.2V  VIH  VIH (Max)
                                   Dout = high - Z, tRAS  300ns

Document : 1G5-0142                              Rev.1                                             Page 6
VIS                                                                                      VG26(V)(S)17400E
                                                                                          4,194,304 x 4 - Bit
                                                                                     CMOS Dynamic RAM

DC Characteristics ; 5 - Volt Version (cont.)

(Ta = 0 to 70C, VCC = + 5V10%, Vss = 0V)

                                                                VG26 (V) (S) 17400E

     Parameter       Symbol                    Test Conditions  -5   -6

                                                                Min Max Min Max Unit Notes

lnput leakage        ILI 0V  Vin  VCC + 0.5V                    -5 5 -5 5 A
current

Output leakage       ILO 0V  Vout  VCC + 0.5V                   -5 5 -5 5 A
current                       Dout = Disable

Output high          VOH lOH = -5mA                             2.4  - 2.4           -V
voltage

Output low           VOL lOL = + 4.2mA                          - 0.4 - 0.4 V
voltage

Notes :
         1. lCC is specified as an average current. It depends on output loading condition and cycle rate when
            the device is selected. lCC max is specified at the output open condition.
         2. Address can be changed once or less while RAS = VIL.
         3. For lCC4, address can be changed once or less within one Fast page mode cycle time.

Document : 1G5-0142                            Rev.1                                     Page 7
VIS                                                                                        VG26(V)(S)17400E
                                                                                            4,194,304 x 4 - Bit
                                                                                       CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Verion

(Ta = 0 to 70C, VCC = + 3.3V 10%, Vss = 0V)

                                                                  VG26 (V) (S) 17400E

Parameter                 Symbol  Test Conditions                 -5      -6           Unit Notes

                                                                  Min Max Min Max

Operating                           RAS cycling                   - 110 - 100 mA 1, 2
current
                          ICC1 CAS cycling
             Low                    tRC = min.
             power
             S - version          LVTTL interface                 - 0.5   - 0.5
                                  RAS, CAS = VIH                                      mA
Standby Standard                  Dout = high - Z
Current power
                                    CMOS interface                - 0.25  - 0.25
             version                                                                  mA
                                  RAS, CAS  VCC - 0.2V
RAS - only                                                        -2-2
refresh current                     Dout = high - Z                                             mA
Fast page mode
current                   ICC2 LVTTL interface
CAS - before - RAS                  RAS, CAS = VIH
refresh current                     Dout = high - Z
Self - refresh currant
(S - Version)                     CMOS interface                  - 0.5   - 0.5
CAS - before - RAS                                                                    mA
long refresh                      RAS, CAS  VCC - 0.2V
current (S - Version)
                                  Dout = high - Z

                          ICC3 RAS cycling, CAS = VIH             - 110   - 100                     1, 2
                                    tRC = min.                    - 80
                                                                  - 110                mA
                                                                  - 250
                          ICC4                                    - 300   - 70                      1,3

                                  tPC = min.                                           mA

                          ICC5 tRC = min.                                 - 100                     1, 2
                                    RAS, CAS cycling
                                                                                       mA

                          ICC8 tRASS  100S                               - 250 A

                          ICC9 Standby : VCC - 0.2V  RAS                  - 300 A
                                    CAS before RAS refresh :
                                    2048 cycles/128ms

                                    RAS, RAS : 0V  VIL  0.2V
                                    VCC - 0.2V  VIH  VIH (Max)
                                    Dout = high - Z, tRAS  300ns

Document : 1G5-0142                                   Rev.1                                         Page 8
VIS                                                                              VG26(V)(S)17400E
                                                                                  4,194,304 x 4 - Bit
                                                                             CMOS Dynamic RAM

DC Characteristics ; 3.3 - Volt Version (cont.)

(Ta = 0 to 70C, VCC = + 3.3V10%, VSS= 0V)

                                                        VG26 (V) (S) 17400E

         Parameter   Symbol  Test Conditions            -5   -6              Unit Notes

                                                        Min Max Min Max

Input leakage        ILI 0V  Vin  VCC + 0.3V            -5 5 -5 5 A
current

Output leakage       ILO 0V  Vout  VCC + 0.3V           -5 5 -5 5 A
current                       Dout = Disable

Output high          VOH lOH = -2mA                     2.4  - 2.4           -V
voltage

Output low           VOL lOL = + 2mA                    - 0.4 - 0.4 V
voltage

Notes :

1. lCC is specified as an average current. It depends on output loading condition and cycle rate when
   the device is selected. lCC max is specified at the output open condition.

2. Address can be changed once or less while RAS = VIL.
3. For lCC4, address can be changed once or less within one Fast page mode cycle time.

Document : 1G5-0142                              Rev.1                           Page 9
VIS                                                                                              VG26(V)(S)17400E
                                                                                                  4,194,304 x 4 - Bit
       AC Characteristics                                                                    CMOS Dynamic RAM

      (Ta = 0 to + 70C, VCC = 5V 10% or 3.3V 10%, VSS = 0V) * 1, * 2, * 3, * 4

       Test conditions

       Output load : two TTL Loads and 100pF(VCC = 5.0V 10%)
                      one TTL Load and 100pF(VCC = 3.3V 10%)

         Input timing reference levels :

        VIH = 2.4V, VlL = 0.8V (VCC = 5.0V 10%); VIH = 2.0V, VlL = 0.8V (VCC = 3.3V 10%)

         Output timing reference levels :

        VOH = 2.0V, VOL = 0.8V (VCC = 5V 10%, 3.3V 10%)

Read, Write, Read - Modify - Write and Refresh Cycles

(Common Parameters)

                                                       VG26 (V) (S) 17400E

Parameter                          Symbol         -5                    -6                           Notes
                                           Min Max                                      Unit
                                                                                                        5
                                                                 Min Max                                6
                                                                                                        7
Random read or write cycle time    tRC                 90  - 110                             - ns       8
                                                                                                        9
RAS precharge time                 tRP                 30  - 40                              - ns
                                                                                                       10
CAS precharge time in normal mode  tCPN                10  - 10                              - ns      11

RAS pulse width                    tRAS                50 10000  60 10000 ns

CAS pulse width                    tCAS                12 10000 15 10000 ns

Row address setup time             tASR                0   -     0                           - ns

Row address hold time              tRAH                8   - 10                              - ns

Column address setup time          tASC                0   -     0                           - ns

Column address hold time           tCAH                8   - 10                              - ns

RAS to CAS delay time              tRCD                12  37 14                             45 ns

RAS to column address delay time   tRAD                10  25 12                             30 ns

Column address to RAS lead time    tRAL                25  - 30                              - ns

RAS hold time                      tRSH                13  - 15                              - ns

CAS hold time                      tCSH                50  - 60                              - ns

CAS to RAS precharge time          tCRP                5   -     5                           - ns

OE to Din delay time               tOED                12  - 15                              - ns

Transition time (rise and fall)    tT                  1   50    1                           50 ns

Refresh period                     tREF                -   32    -                           32 ms

Refresh period (S - Version)       tREF                -   128   -                           128 ms

CAS to output in Low-Z             tCLZ                0   -     0                           - ns

CAS delay time from Din            tDZC                0   -     0                           - ns

OE delay time from Din             tDZO                0   -     0                           - ns

Document : 1G5-0142                        Rev.1                                                     Page 10
VIS                                                                           VG26(V)(S)17400E
                                                                               4,194,304 x 4 - Bit
       Read Cycle                                                         CMOS Dynamic RAM

        Parameter                                    VG26 (V) (S) 17400E
        Access time from RAS
        Access time from CAS                              -5      -6      Unit   Notes
        Access time from column address
        Access time from OE                  Symbol  Min Max Min Max               12
        Read command setup time                tRAC                              13,14
        Read command hold time to CAS          tCAC  -        50  - 60 ns        14,15
        Read command hold time to RAS           tAA
        Output buffer turn-off time            tOEA  - 13         - 15 ns           7
        Output buffer turn-off time from OE    tRCS                              10,16
       Write Cycle                             tRCH  - 25         - 30 ns
                                               tRRH                                16
        Parameter                              tOFF  - 13         - 15 ns          17
        Write command setup time               tOEZ                                17
        Write command hold time                      0        -   0       - ns
        Write command pulse width
        Write command to RAS lead time               0        -   0       - ns
        Write command to CAS lead time
        Data-in setup time                           0        -   0       - ns
        Data-in hold time
       Read - Modigy - Write Cycle                   0 13         0 15 ns
                                                     0 13
        Parameter                                                 0       15 ns
        Read - modify - write cycle time
        RAS to WE delay time                         VG26 (V) (S) 17400E
        CAS to WE delay time
        Column address to WE delay time              -5           -6      Unit   Notes
        OE hold time from WE                                                      7,18
                                             Symbol  Min Max Min Max
                                              tWCS                                 19
                                              tWCH   0        -   0       - ns     19
                                               tWP
                                              tRWL   8        - 10        - ns
                                              tCWL
                                               tDS   8        - 10        - ns
                                               tDH
                                                     13       - 15        - ns

                                                     8        - 10        - ns

                                                     0        -   0       - ns

                                                     8        - 10        - ns

                                                     VG26 (V) (S) 17400E

                                                     -5           -6      Unit   Notes

                                             Symbol  Min Max Min Max               18
                                              tRWC                                 18
                                              tRWD   125      - 150       - ns     18
                                              tCWD
                                              tAWD   65       - 80        - ns
                                               tOEH
                                                     30       - 35        - ns

                                                     40       - 50        - ns

                                                     8        - 10        - ns

Document : 1G5-0142                          Rev.1                               Page 11
VIS                                                                             VG26(V)(S)17400E
                                                                                 4,194,304 x 4 - Bit
                                                                            CMOS Dynamic RAM

Refresh Cycle

                                                       VG26 (V) (S) 17400E

                                                           -5      -6       Unit  Notes
                                                                                    10
Parameter                               Symbol Min Max Min Max                       7

CAS setup time (CBR refresh)            tCSR           10       - 10        - ns  Notes
CAS hold time (CBR refresh)             tCHR                                        20
RAS precharge to CAS hold time          tRPC           10       - 10        - ns
                                                                                  10,14
                                                       5        -  5        - ns
                                                                                  Notes
RAS pulse width (self refresh)          tRASS          100      - 100       - s    11
RAS precharge time (self refresh)                                           - ns
CAS hold time (CBR self refresh)        tRPS           90       - 110       - ns
WE setup time                                                               - ns
WE hold time                            tCHS           -50      - -50       - ns
Fast Page Mode Cycle
                                        tWSR           0        -  0

                                        tWHR           10       - 10

                                                       VG26 (V) (S) 17400E

                                                       -5          -6       Unit

Parameter                               Symbol Min Max Min Max

Fast page mode cycle time               tPC            35       - 40        - ns
Fast page mode CAS Precharge time
                                        tCP            10       - 10        - ns

Fast page mode RAS pulse width          tRASP          50 105      60 105 ns
Access time from CAS precharge           tCPA
RAS hold time from CAS precharge        tCPRH          - 30        - 35 ns
Fast Page Mode Read Modify Write Cycle
                                                       30       -  35       - ns

                                                       VG26 (V) (S) 17400E

                                                            -5         -6   Unit

Parameter                               Symbol Min Max Min Max

Fast page mode read - modify - write cycle CAS tCPW    45          - 55     - ns

precharge to WE delay time

Fast page mode read - modify - write cycle time tPRWC  70          - 80     - ns

Document : 1G5-0142                            Rev.1                              Page 12
VIS                             VG26(V)(S)17400E
                                 4,194,304 x 4 - Bit
                            CMOS Dynamic RAM

Notes :
  1. AC measurements assume tT = 5ns.
  2. An initial pause of 100 s is required after power up, and it followed by a minimum of eight initialization
       cycles (RAS-only refresh cycle or CAS-before-RAS refresh cycle). If the internal refresh counter is
       used, a minimum of eight CAS-before-RAS refresh cycles are required.
  3. In delayed write or read-modify-write cycles, OE must disable output buffer prior to applying data to
       the device.
  4. All the VCC and VSS pins shall be supplied with the same voltage.
  5. tRAS(min) = tRWD(min) + tRWL(min) + tT in read - modify-write cycle.
  6. tCAS(min) = tCWD(min) + tCWL(min) + tT in read - modify-write cycle.
  7. tASC(min), tRCS(min), tWCS(min) and tRPC are determined by the falling edge of CAS.
  8. tRCD(max) is specified as a reference point only, and tRAC(max) can be met with the tRCD(max) limit.
       Otherwise, tRAC is controlled exclusively by tCAC if tRCD is greater than the specified tRCD(max) limit.
  9. tRAD(max) is specified as a reference point only, and tRAC(max) can be met with the tRAD(max) limit.
       Otherwise, tRAC is controlled exclusively by tAA if tRAD is greater than the specified tRAD(max) limit.
  10. tCRP, tCHR, tRCH, tCPA and tCPW are determined by the rising edge of CAS.
  11. VIH(min) and VIL(max) are reference levels for measuring timing or input signals. Therefore, transition
       time is measured between VIH and VIL.

12. Assumes that tRCD  tRCD(max) and tRAD  tRAD(max). If tRCD or tRAD is greater than the maximum

       recommended value shown in this table, tRAC exceeds the value shown.

13. Assumes that tRCD  tRCD(max) and tRAD  tRAD(max).

  14. Access time is determined by the maximum among tAA, tCAC, tCPA.

15. Assumes that tRCD  tRCD(max) and tRAD  tRAD(max).

  16. Either tRCH or tRRH must be satisfied for a read cycle.
  17. tOFF(max) and tOEZ(max) define the time at which the output achieves the open circuit condition (

       high impedance).
  18. tWCS, tRWD, tCWD, and tAWD are not restrictive operating parameters. They are included in the data

     sheet as electrical characteristics only. If tWCS  tWCS(min), the cycle is an early write cycle and the
     data output will remain open circuit (high impedance) throughout the entire cycle. If tRWD  tRWD(min),
     tCWD  tCWD(min), tAWD  tAWD(min), and tCPW  tCPW(min), the cycle is a read-modify-write and the

       data output will contain data read from the selected cell. If neither of the above sets of conditions is
       satisfied, the condition of the data output (at access time) is indeterminate.
  19. These parameters are referenced to CAS in an early write cycle and to WE edge in a delayed write or a
       read-modify-write cycle.
  20. tRASP defines RAS pulse width in Fast page mode cycles.

Document : 1G5-0142  Rev.1  Page 13
VIS                                                                                                        VG26(V)(S)17400E
                                                                                                            4,194,304 x 4 - Bit
       Timing Waveforms                                                                                CMOS Dynamic RAM
       Read Cycle
                                                                                        tRP
                                                                              tRC            tCRP
                                                                             t RAS            tCPN

RAS                                                                   tCSH                tRRH
CAS                                                                                        tRCH
                                                           tRCD                  tRSH
                                     tT                                      tCAS

                                          tRAD                               tRAL

                         tASR        tRAH                        tASC        tCAH

ADDRESS                              Row                               Column

                                                       tRCS

WE

OE

                                                                                  tOEA                 tOEZ
                                                                             tCAC                            tOFF

                                                          tAA                           DOUT
                                                tRAC

DQ1 ~ DQ4                                                                    tCLZ

Note :               = don't care
                     = Invalid Dout

Document : 1G5-0142                                                          Rev.1                                 Page 14
VIS                                                                                                 VG26(V)(S)17400E
                                                                                                     4,194,304 x 4 - Bit
         Early Write Cycle                                                                     CMOS Dynamic RAM

                                                                      tRC         tRP
                                                                     t RAS
                                                                                   tCRP
         RAS                                                   tCSH                    tCPN
       CAS
ADDRESS                                            tRCD                tRSH
                             tT                                      tCAS

                                         tRAD                              tRAL
                                   tRAH
                             tASR                        tASC        tCAH

                                   Row                                      tRAL
                                                               Column

                                                         tWCS              t WCH

           WE                                            tDS              tDH
DQ1 ~ DQ4
                                                                     DIN

Document : 1G5-0142                                                  Rev.1        Page 15
VIS                                                                                               tRC                                   VG26(V)(S)17400E
                                                                                                 t RAS                                   4,194,304 x 4 - Bit
         Delayed Write Cycle                                                                                                       CMOS Dynamic RAM
                                                                          tRCD         tCSH
                           RAS                                                                        tRSH             tRP

                                                                tT                                  tCAS                   tCRP
                         CAS                                                                                                tCPN

                     tASR                                           tRAH        tASC    tCAH

ADDRESS              Row                                                        Column
           WE
           OE                                                                   t RCS                   t CWL
                                                                                                                t RWL
    DQ1 ~ DQ4                                                                                                   tWP

                                                                                          t OED             tOEH
                                                                                t DS

                                                                                                   tDS           tDH
                                                                                OPEN                        DIN

Document : 1G5-0142                                                                     Rev.1                          Page 16
VIS                                                                                                 VG26(V)(S)17400E
                                                                                                     4,194,304 x 4 - Bit
             Read - Modify - Write Cycle                                                       CMOS Dynamic RAM

        RAS          tT                                               tRWC                      tRP
                                            tRCD                     t RAS
      CAS                                                                                       tCRP
ADDRESS                                                                      tCAS                 tCPN

        WE           tASR           tRAD          tASC         tCAH
DQ1 ~ DQ4                       tRAH

         OE                Row                         Column
DQ1 ~ DQ4                                         tRCS
                                                                     tCWD                 tCWL
                                                                     tAWD               tRWL
                                                                     tRWD
                                                                                     tWP

                                                  tDZC                                  tDH
                                                                                     DIN
                                                                                tDS
                                                               OPEN

                                                  tDZO                     tOED      tOEH

                                           tRAC   tOEA                     tOEZ
                                                  tCAC                DOUT

                                                  tAA

Document : 1G5-0142                                            Rev.1                                    Page 17
VIS                                                                                                           VG26(V)(S)17400E
                                                                                                               4,194,304 x 4 - Bit
         Fast Page Mode Read Cycle                                                                       CMOS Dynamic RAM

                                                                      tRASP                               tRP

                                                                                              tCPRH         tCRP
                                                                                                               tCPN
RAS                                               tCSH               tPC                            tRSH
                       tCRP             tRCD                  tCP
                                                        tCAS                 tCAS       t CP        tCAS

CAS

                         tASR          tRAD  tASC tCAH        tASC tCAH                 tASC        tRAL
                                  tRAH                            Column 2                          tCAH

ADDRESS                      Row             Column 1                                         Column N                             Row

                                  tRCS                                                                            tRRH
                                                                                                                   tRCH

WE                   WE

                                                        tOEA                 tOEA

                                                                                                    tOEA

OE                   OE

                                  tRAC                                tCPA                  tCPA                  tOEZ
                                                   tAA                                        tAA         tOFF
                                                                       tAA
                                                  tCAC                 tOEZ             tOEZ
                                                  tCLZ
                                                              tOFF                tCAC
                                                                             tCLZ
                                                                                        tOFF        tCAC

                                                                                              tCLZ

DQ1 ~ DQ4                                                     DOUT 1                                      DOUT N        OPEN

                                                                             DOUT 2

Document : 1G5-0142                                           Rev.1                                       Page 18
VIS                                                                                               VG26(V)(S)17400E
                                                                                                   4,194,304 x 4 - Bit
         Fast Page Mode Early Write Cycle                                                    CMOS Dynamic RAM

                                                                      t RASP                         tRP

RAS                      tT                                                                                   tCRP
CAS
                                            tCSH                           tPC                tRSH

                                    tRCD                 tCAS         tCP         tCAS  t CP  tCAS        tCPN

                         tASR tRAH          tASC  tCAH                tASC tCAH         tASC tCAH
                               Row                                        Column 2         Column N
ADDRESS                                           Column 1

                                            tWCS  tWCH                tWCS tWCH         tWCS tWCH

WE                   WE

                                            tDS   tDH                 tDS       tDH     tDS   tDH

DQ1 ~ DQ4                                         DIN 1                    DIN 2              DIN N

Document : 1G5-0142                                            Rev.1                                 Page 19
VIS                                                                                                                            VG26(V)(S)17400E
                                                                                                                                4,194,304 x 4 - Bit
         Fast Page Mode Delayed Write Cycle                                                                               CMOS Dynamic RAM

RAS                                   tCSH               tCP                tRASP                               tCPRH                              tRP
              tT                                                                                                                        tCRP
                                                                                                     tCP          tRSH
CAS                            tRCD          tCAS                                   tPC                           tCAS
                                                                                  tCAS

                              tRAD

           tASR                tASC                                            tASC                              tASC
                                                                                    tCAH                            tCAH
                         tRAH                tCAH
                                                                            Column 2
ADDRESS                  Row           ColumCnol1umn 1                                                           Column N
                                                                tCWL
                                                                                               tCWL                        tCWL
                                                                                                           tRCS
                                                                                                                                 tRWL

                               tRCS                                   tRCS

WE                   WE

                                                   tWP                                    tWP                              tWP

                                             tDS                            tDZC tDS                                        tDS
                                                                                                                 tDZC
                               tDZC                     tDH
                                 tDZO                                                          tDH                                      tDH

DQ1 ~ DQ4                              OPEN        DIN 1                     OPEN         DIN 2                  OPEN            DIN N

                                                                      tDZO                                tDZO

                                       tOED                                  tOED              tOEH              tOED            tOEH

                                                        tOEH

OE

Document : 1G5-0142                                                   Rev.1                                                      Page 20
VIS                                                                                                                                 VG26(V)(S)17400E
                                                                                                                                     4,194,304 x 4 - Bit
         Fast Page Mode Read - Modify - Write Cycle                                                                            CMOS Dynamic RAM

                                                                                tRASP

RAS                                                                tCP         tPRWC                                         tCPRH                       tRP
              tT                                     tCAS                                              tCP                       tCAS         tCRP

CAS                            tRCD                                                     tCAS

                              tRAD

            tASR               tASC                                               tASC                                tASC
                                                                                       tCAH                              tCAH
                         tRAH                  tCAH
                                                                               Column 2
ADDRESS                  Row                   ColumCnol1umn 1                                                        Column N
                                                                                       tCPW
                                               tRWD             tCWL                    tAWD  tCWL                    tCPW tCWL        tRWL
                                               tAWD                tRCS                 tCWD    tRCS                  tAWD
                                               tCWD
                                                                                                                       tCWD

WE                   WE

                               tRCS              tWP                                        tWP                                     tWP
                                                                                                                      tDZC tDS
                               tDZC            tDS                             tDZC tDS
                                                                tDH                                        tDH                                          tDH

DQ1 ~ DQ4                                      OPEN             DIN 1           OPEN          DIN 2                                     DIN N

                               tDZO                                      tDZO   tOED                            tDZO            tOED
                                                                                                  tOEH                  tCPA
                                               tOED             tCPA                                                                    tOEH
                                                                                         tOEA                                    tOEA
                                                     tOEA tOEH

        OE                          tAA        tCAC                               tCAC tOEA                            tCAC
DQ1 ~ DQ4                                               tOEZ                   tAA                                    tAA
                              tRAC
                                         tCLZ

                                                                         tCLZ                 tOEZ              tCLZ                   tOEZ

                                               DOUT 1                           DOUT 2                                        DOUT N

Document : 1G5-0142                                                      Rev.1                                                         Page 21
VIS                                                                                             VG26(V)(S)17400E
                                                                                                 4,194,304 x 4 - Bit
                                                                                            CMOS Dynamic RAM

RAS - Only Refresh Cycle

                                                                tRC                    tRP
                                                                tRAS

RAS

                                    tT                                           tRPC        tCRP
                           tCRP

      CAS                  tASR                     tRAH
ADDRESS
                                        Row

                     tOFF

                                                          OPEN

DQ1 ~ DQ4

CAS - Before - RAS Refresh Cycle

                                                    tRC                          tRC

                           tRP                tRAS              tRP        tRAS        tRP

     RAS             tRPC        tT                       tRPC                         tCRP
     CAS                        tCSR
     WE                                 tCHR                         tCSR  tCHR

                                tWSR tWHR                            tWSR  tWHR

                     tOFF

                                                          OPEN

DQ1 ~ DQ4

Document : 1G5-0142                                       Rev.1                                    Page 22
VIS                                                                             VG26(V)(S)17400E
                                                                                 4,194,304 x 4 - Bit
        CBR Self - Refesh Cycle ( S - Version Only )                        CMOS Dynamic RAM

                                                      tRASS                     tRPS

RAS                  tRPC                                              tCHS

                                 tCSR                        High lmpedance

       CAS                 tOFF
DQ1 - DQ4
                           tWSR tWHR
        WE
                                                      OPEN

Document : 1G5-0142                                   Rev.1  Page 23
VIS                                                                                                           VG26(V)(S)17400E
                                                                                                               4,194,304 x 4 - Bit
         Hidden Refresh Cycle                                                                            CMOS Dynamic RAM

                                                                   tRC                        tRC               tRC

                                                          tRAS                     tRP  tRAS       tRP    tRAS       tRP
                                                         (READ)
                                                                                        (REFRESH)         (REFRESH)

RAS
                      tT

                                                                                                          tCHR       tCRP

                                                                          tRSH

                                           tRCD                                         tCAS

      CAS            tASR           t RAD  tASC                            tRAL
ADDRESS                         t RAH                                     tCAH

                          Row                            Column

                                                  t RCS                                                              tRRH
WE                                                                                                                          tRCH

         OE                                                                 t OEA                                         tOEZ
DQ1 ~ DQ4                                                                 tCAC                                       tOFF

                                                                    t AA
                                                         t RAC

                                                                                                   D OUT

Document : 1G5-0142                                                       Rev.1                                      Page 24
VIS                                                                                                                                           VG26(V)(S)17400E
                                                                                                                                               4,194,304 x 4 - Bit
       Ordering information                                                                                                               CMOS Dynamic RAM
                    Part Number
                                                          Access Time                             Package
        VG26 (V) (S) 17400EJ - 5                                50 ns                        300mil 26/24 - Pin

        VG26 (V) (S) 17400EJ - 6                                60 ns                            Plastic SOJ

VG26 (V) (S) 17400EJ - 5

VG                  VIS Memory Product

26                  Technology

V                   3.3V version

S                   Self refresh

17400               Device Type and Configuration
E                   Revision
J                   Package Type (J : SOJ , T : TSOJ II)
5                   Speed (5 : 50 ns, 6 : 60 ns)

Packaging information
300 mil, 26/24-Pin Plastic SOJ

         DIM         MILLIMETERS      INCHES                          26         D           14                          b
                                                                       1      21 19                 E1 E                b1
              MIN. NOM. MAX. MIN. NOM. MAX.               A2
                                                                              68             13                                    c1 c
         A 3.25 3.51 3.76 0.128 0.138 0.148                                      CL                                           BASE METAL
                                                                                                                          WITH PLATING
         A1 2.08 ---            --- 0.082 ---     ---
                                                                                                                   SECTION B-B
         A2          2.54 REF.        0.100 REF.

         b 0.41 ---             0.51 0.016 --- 0.020

         b1 0.41 0.46 0.48 0.016 0.018 0.019

         b2 0.66 ---            0.81 0.026 ---  0.032

         c 0.18 ---             0.30 0.007 ---  0.012
         c1 0.18 ---            0.28 0.007 ---  0.011

         D 17.02 17.15 17.27          0.670 0.675 0.680
                                             0.335 BASIC
         E           8.51 BASIC
                                      0.295 0.300 0.305
         E1 7.49 7.62 7.75                   0.267 BASIC
                                             0.050 BASIC
         E2          6.78 BASIC
                                      0.030 --- 0.040
         e           1.27 BASIC

         R1 0.76 ---            1.02                                                         0.025" MIN.

                                                                                                          A            BB

                                                                                                             A1

    NOTE:                                                                                 e               RAD R1   E2
    1. CONTROLLING DIMENSION : INCHES
                                                                          b2         4-e     0.004" SEATING PLANE
    2. DIMENSION D DOES NOT INCLUDE MOLD PROTRUSION.
      MOLD PROTRUSION SHALL NOT EXCEED 0.006"(0.15mm) PER SIDE.           b 0.007"M
      DIMENSION E1 DOES NOT INCLUDE INTERLEAD PROTRUSION.

      INTERLEAD PROTRUSION SHALL NOT EXCEED 0.01"(0.25mm) PER SIDE.

    3. DIMENSION b2 DOES NOT INCLUDE DAMBAR PROTRUSION OR
      INTRUSION. DAMBAR PROTRUSION SHALL NOT CAUSE THE
      SHOULDER WIDTH TO EXCEED b2 MAX BY MORE THAN 0.005"(0.127mm)
      DAMBAR INTRUSION SHALL NOT REDUCE THE SHOULDER WIDTH
      TO LESS THAN 0.001"(0.025mm) BELOW b2 MIN.

Document : 1G5-0142                                                           Rev.1                                                       Page 25
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