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UPD78C11AL

器件型号:UPD78C11AL
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厂商名称:NEC [NEC]
厂商官网:http://www.ncsd.necel.com/
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器件描述

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UPD78C11AL器件文档内容

                                                 DDAATATASSHHEETET

                                                   MOS INTEGRATED CIRCUIT

            PD78C10A, 78C11A, 78C12A

           8-BIT SINGLE-CHIP MICROCOMPUTER (WITH A/D CONVERTER)

DESCRIPTION
   The PD78C11A is a CMOS 8-bit microprocessor which can integrate 16-bit ALU, ROM, RAM, an A/D converter,

a multi-function timer/event counter, and a general-purpose serial interface into a single chip, then expand the
memory (ROM/RAM) up to 60K bytes externally. The PD78C10A is a ROM-less product of the PD78C11A, and can
directly address the external memory up to 64k bytes. The PD78C12A is a product which has more built-in ROM
capacity than the PD78C11A, and its memory (ROM/RAM) can be externally extended up to 56K bytes. The
PD78C10A, PD78C11A, and PD78C12A operated at low power consumption, because they have a CMOS
construction. Also, they can hold data with low power consumption by using standby function.

   On-chip PROM products, PD78CP14 and PD78CP18 which are ideal for evaluation or preproduction use during
system development, early start-up and short-run multiple-device production of application sets, are available.

FEATURES
Abundant 159 types of instructions : 87AD series instruction set, multiplication/division instructions,

                                                        16-bit operation instructions
Instruction cycle : 0.8 s (at 15 MHz operation)
On-chip ROM : 4096W 8 (PD78C11A), 8192W 8 (PD78C12A)

                           Non (PD78C10A)
On-chip RAM : 256W 8
High-precision 8-bit A/D converter : 8 analog inputs
General-purpose serial interface : Asynchronous, synchronous, I/O interface mode
Multi-function 16-bit timer/event counter
Two 8-bit timers
I/O lines : 32 (PD78C10A), 44 (PD78C11A, 78C12A)
Interrupt function (external - 3, internal - 8) : Non-maskable interrupt 1, maskable interrupt 10
Standby function : HALT mode, hardware/software STOP mode
Zero-cross detection function : (2 inputs)
On-chip pull-up resistor (port A, B, C: PD78C11A, 78C12A only) by mask option

Caution The PD78C10A does not hava a mask option.

Document No. IC-2678C           The information in this document is subject to change without notice.
      (O. D. No. IC-7769E)                          The mark 5 shows major revised points.

Date Published February 1995 P                                                                           1990
Printed in Japan
                                                              PD78C10A,78C11A,78C12A

ORDERING INFORMATION    Package                               On-Chip ROM
        Ordering Code
                                                                    None
   PD78C10ACW          64-pin plastic shrink DIP (750 mil)         None
   PD78C10AGF-3BE      64-pin plastic QFP (14 20 mm)             None
   PD78C10AGQ-36       64-pin plastic QUIP                         None
   PD78C10AL           68-pin plastic QFJ ( 950 mil)           Mask ROM
   PD78C11ACW-      64-pin plastic shirink DIP (750 mil)    Mask ROM
   PD78C11AGF--3BE  64-pin plastic QFP (14 20 mm)         Mask ROM
   PD78C11AGQ--36   64-pin plastic QUIP                     Mask ROM
   PD78C11AGQ--37   64-pin plastic QUIP straight            Mask ROM
   PD78C11AL-       68-pin plastic QFJ ( 950 mil)           Mask ROM
   PD78C12ACW-      64-pin plastic shrink DIP (750 mil)     Mask ROM
   PD78C12AGF--3BE  64-pin plastic QFP (14 20 mm)         Mask ROM
   PD78C12AGQ--36   64-pin plastic QUIP                     Mask ROM
   PD78C12AGQ--37   64-pin plastic QUIP straight            Mask ROM
   PD78C12AL-       68-pin plastic QFJ ( 950 mil)

2
                                              PD78C10A,78C11A,78C12A

PIN CONFIGURATION (TOP VIEW)

For PD78C10ACW, PD78C10AGQ-36, PD78C11ACW-, PD78C11AGQ--36/37, PD78C12ACW-,

PD78C12AGQ--36/37.

                              PA0     1   64  VDD

                              PA1     2   63  STOP

                              PA2     3   62  PD7

                              PA3     4   61  PD6

                              PA4     5   60  PD5

                              PA5     6   59  PD4

                              PA6     7   58  PD3

                              PA7     8   57  PD2

                              PB0     9   56  PD1

                              PB1     10  55  PD0

                              PB2     11  54  PF7

                              PB3     12  53  PF6

                              PB4     13  52  PF5

                              PB5     14  51  PF4

                              PB6     15  50  PF3

                              PB7     16  49  PF2

                            PC0/TXD   17  48  PF1

                            PC1/RXD   18  47  PF0

                            PC2/SCK   19  46  ALE

                            PC3/INT2  20  45  WR

                              PC4/TO  21  44  RD

                              PC5/CI  22  43  AVDD

                            PC6/CO0   23  42  VAREF

                            PC7/CO1   24  41  AN7

                              NMI     25  40  AN6

                              INT1    26  39  AN5

                            MODE1     27  38  AN4

                              RESET   28  37  AN3

                            MODE0     29  36  AN2

                              X2      30  35  AN1

                              X1      31  34  AN0

                              VSS     32  33  AVSS

For PD78C10AGF-3BE, PD78C11AGF--3BE, PD78C12AGF--3BE

                            PD2
                                  PD1
                                         PD0
                                                PF7
                                                      PF6
                                                             PF5
                                                                    PF4
                                                                           PF3
                                                                                 PF2
                                                                                        PF1
                                                                                               PF0
                                                                                                      ALE
                                                                                                            WR
                                                                                                                   RD
                                                                                                                          AVDD
                                                                                                                                VAREF
                                                                                                                                       AN7
                                                                                                                                              AN6
                                                                                                                                                     AN5

                        51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

  PD3                   52                                       32                                                                                       AN4
  PD4                                                                                                                                                     AN3
  PD5                   53                                       31                                                                                       AN2
  PD6                                                                                                                                                     AN1
  PD7                   54                                       30                                                                                       AN0
STOP                                                                                                                                                      AVSS
   VDD                  55                                       29                                                                                       VSS
  PA0                                                                                                                                                     X1
  PA1                   56                                       28                                                                                       X2
  PA2                                                                                                                                                     MODE0
  PA3                   57                                       27                                                                                       RESET
  PA4                                                                                                                                                     MODE1
  PA5                   58                                       26                                                                                       INT1

                        59                                       25

                        60                                       24

                        61                                       23

                        62                                       22

                        63                                       21

                        64                                       20

                            m 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

                            PA6                                                                                                                                  3
                                  PA7
                                         PB0
                                               PB1
                                                     PB2
                                                            PB3
                                                                   PB4
                                                                          PB5
                                                                                PB6
                                                                                       PB7
                                                                                              PC0/TXD
                                                                                                     PC1/RXD
                                                                                                           PC2/SCK
                                                                                                                  PC3/INT2
                                                                                                                         PC4/TO
                                                                                                                                PC5/CI
                                                                                                                                      PC6/CO0
                                                                                                                                             PC7/CO1
                                                                                                                                                    NM1
                                                  PD78C10A,78C11A,78C12A

For PD78C10AL, PD78C11AL-, PD78C12AL-

                      IC
                            PA6
                                  PA5
                                        PA4
                                              PA3
                                                    PA2
                                                          PA1
                                                                PA0
                                                                      VDD
                                                                             STOP
                                                                                   PD7
                                                                                         PD6
                                                                                               PD5
                                                                                                     PD4
                                                                                                           PD3
                                                                                                                 PD2
                                                                                                                       IC

                      9 8 7 6 5 4 3 2 1 68 67 66 65 64 63 62 61

           PA7    10                              60                                                                        PD1
           PB0                                                                                                              PD0
           PB1    11                              59                                                                        PF7
           PB2                                                                                                              PF6
           PB3    12                              58                                                                        PF5
           PB4                                                                                                              PF4
           PB5    13                              57                                                                        PF3
           PB6                                                                                                              PF2
           PB7    14                              56                                                                        PF1
    PC0/TXD                                                                                                                 PF0
    PC1/RXD       15                              55                                                                        ALE
   PC2/SCK                                                                                                                  WR
   PC3/INT2       16                              54                                                                        RD
                                                                                                                            AVDD
              IC  17                              53                                                                        IC
     PC4/TO                                                                                                                 VAREF
      PC5/CI      18                              52                                                                        AN7
   PC6/CO0
                  19                              51

                  20                              50

                  21                              49

                  22                              48

                  23                              47

                  24                              46

                  25                              45

                  26                              44

                      27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43

                      PC7/C01
                            NMI
                                  INT1

                                        MODE1
                                              RESET

                                                    MODE0
                                                          X2
                                                                X1
                                                                      VSS

                                                                             AVSS
                                                                                   AN0
                                                                                         AN1
                                                                                               AN2
                                                                                                     AN3
                                                                                                           AN4
                                                                                                                 AN5
                                                                                                                       AN6

4
          X1                                                  16                                                                                      8               PORT F              BLOCK DIAGRAM
          X2                                                                                                                                                 8
                       OSC                                LATCH                                                                                                               8  PF7-0/
   PC0/TXD                                                                                                                                                    8
   PC1/RXD                                                INC/DEC                                                                     16                                         AB15-8
   PC2/SCK
                                                              PC                            12/                                                              8
                                                                                            13
                                                              SP                                                                                             8
                                                                       MAIN
                       SERIAL I/O     8                       EA       G.R

                                                      V            A                 PROGRAM*1                                                                        PORT D
                                                                                     MEMORY
                                                      B            C   ALT                                                                                                    8  PD7-0/
                                                                       G.R
                                                      D            E                                            8                                                                AD7-0

                                                      H            L                                     DATA
                                                                                                         MEMORY
   NMI                                                        EA'                                        (256-BYTE)

                                      8               V'           A'

   INT1                INT.

                       CONTROL                        B'           C'

                                                      D'           E'                                                                                                 PORT C

                    4                                 H'           L'                                                                                                         8  PC7-0*2

                                                          BUFFER

   PC3/INT2/TI         TIMER                              8/16                 8                              8
       PC4/TO                                   8

         PC5/CI                                    8                           INTERNAL DATA BUS                                                  8                   PORT B
      PC6/CO0                                                                                                                                                      8
      PC7/CO1                                                                                                                                                                 8  PB7-0*2
                                                                                                                                 8
                       TIMER/                             16           16                 6
                                                                                                                            INST.REG
                       EVENT COUNTER  8               LATCH            LATCH              PSW
                                                                                                                                                                   8
   AN7-0         8                                                         16                        16                     INST.                                     PORT A
                                                                                                                            DECODER
                       A/D            8                                                                                                                                       8  PA7-0*2

   VAREF               CONVERTER                                                             ALU
   AVDD                                                                                      (8/16)
   AVSS                                                                                                                                                                                                  PD78C10A,78C11A,78C12A
                                                                           16

                                                                              READ/WRITE             SYSTEM                 STAND BY
                                                                              CONTROL                CONTROL                CONTROL

   * 1. It depends on a product type.                                          RD WR                 ALE MODE1 MODE0 RESET  STOP      VDD  VSS
            The PD78C11A has 4K bytes, and the PD78C12A has 8K
5           bytes.
            The PD78C10A does not incorporate a program memory.

       2. An on-chip pull-up resistor is available by mask option
            (PD78C11A, 78C12A only).
                                                                          PD78C10A,78C11A,78C12A

                                                                  CONTENTS
1. PIN FUNCTIONS ..................................................................................................................................... 7

       1.1 LIST OF PIN FUNCTION ................................................................................................................................ 7
       1.2 PIN INPUT/OUTPUT CIRCUITS .................................................................................................................... 9
       1.3 PIN MASK OPTIONS ...................................................................................................................................... 14
       1.4 RECOMMENDED CONNECTION OF UNUSED PINS .................................................................................. 14

2. DIFFERENCES BETWEEN PD78C10A AND PD78C11A, 78C12A ................................................... 15
3. RESET OPERATIONS ............................................................................................................................. 17
4. INSTRUCTION SET ................................................................................................................................. 20

       4.1 IDENTIFIER/DESCRIPTION OF OPERAND ................................................................................................... 20
       4.2 SYMBOL DESCRIPTION OF OPERATION CODE ......................................................................................... 21
       4.3 INSTRUCTION EXECUTION TIME ................................................................................................................ 22
5. LIST OF MODE REGISTERS .................................................................................................................. 34
6. ELECTRICAL SPECIFICATIONS ............................................................................................................. 35
7. CHARACTERISTIC CURVES (REFERENCE VALUES) ......................................................................... 47
8. DIFFERENCES IN 87AD SERIES PRODUCTS ...................................................................................... 50
9. PACKAGE INFORMATION ..................................................................................................................... 54
10. RECOMMENDED SOLDERING CONDITIONS...................................................................................... 60
APPENDIX DEVELOPMENT TOOLS ............................................................................................................ 62

6
                                                                           PD78C10A,78C11A,78C12A

1. PIN FUNCTIONS
1.1 LIST OF PIN FUNCTION (1/2)

    Pin Name    I/O                                    Function
PA7 to PA0
(Port A)        Input/Output 8-bit input-output port, which can specify input/output bit-wise.
PB7 to PB0
(Port B)        Input/Output 8-bit input-output port, which can specify input/output bit-wise.
PC0/TXD
                Input-output/                                              Transmit Data
PC1/RxD         Output                                                     Output pin for serial data.

PC2/SCK         Input-output/                                              Receive Data
                Input                                                      Input pin for serial data.
PC3/INT2/TI
                Input-output/                                              Serial Clock
PC4/TO          Input-output                                               Input-output pin for serial clock.
                                                                           It becomes output clock for the internal
PC5/CI          Input-output/  Port C                                      clock use, and input for the external.
                Input/Input    8-bit input-output port,
PC6/CO0                        which can specify input/ output bit-wise.   Interrupt Request/Timer Input
PC7/CO1                                                                    Maskable interrut input pin of the edge
                Input-output/                                              trigger (falling edge), or an external clock
PD7 to PD0/     Output                                                     input pin for a timer. Also, it can be used
AD7 to AD0                                                                 as a zero-cross detection pin for AC
PF7 to PF0/     Input-output/                                              input.
AB15 to AB8     Input
                                                                           Timer Output
WR                                                                         Square wave defining one cycle of internal
(Write Strobe)                                                             clock or timer counter time as half cycle
                                                                           is output.
RD
(Read Strobe)                                                              Counter Input
ALE                                                                        External pulse input pin to timer/event
(Address Latch                                                             counter.
Enable)
                Input-output/                                              Counter Output 0, 1
                Output                                                     Programmable rectangle wave output by
                                                                           timer/event counter.
                                       Port D
                Input-output/ 8-bit input-output port, which can specify   Address/Data Bus
                Input-output input-output in byte units (PD78C11A).       When external memory is used, it be-
                                                                           comes multiplexed address/data bus.
                Input-output/ Port F
                               8-bit input-output port, which can specify  Address Bus
                Output                                                     When external memory is used, it be-
                               input-output bit-wise.                      comes address bus.

                Output         Strobe signal which is output for write operation of external memory. It becomes high in
                               any cycle other than the data write machine cycle of external memory. When RESET signal
                               is either low or in the hardware STOP mode, this signal becomes output high-impedance.

                Output         Strobe signal which is output for read operation of external memory. It becomes high in any
                               cycle other than the read machine cycle of external memory. When RESET signal is either
                               low or in the hardware STOP mode, this signal becomes output high-impedance.

                Output         Strobe signal to latch externally the lower address information which is output to PD7 to
                               PD0 pins to access external memory. When RESET signal is either low or in the hardware
                               STOP mode, this signal becomes output high-impedance.

                                                                                                7
                                                                            PD78C10A,78C11A,78C12A

   1.1 LIST OF PIN FUNCTION (2/2)

           Pin Name   I/O                                                Function

                                    PD78C11A and 78C12A sets MODE0 pin to "0" (low level), and MODE1 pin to "1" (high
                                    level*)

                                    PD78C10A allows you to set MODE0, MODE1 pins to select 4K, 16K, or 64K bytes for the
                                    size of the memory which is installed externally.

      MODE0           Input-output            MODE0 MODE1 External Memory
      MODE1
      (Mode)          Input                   0                          0         4K bytes
                      Input
      NMI             Input                   1                          0         16K bytes
      (Non-Maskable
      Interrupt)                              1                          1         64K bytes
      INT1
      (Interrupt                    Also, when each of MODE0 and MODE1 pins is set to "1"*, it is synchronized to ALE to output
      Request)                      a control signal.
      AN7 to AN0
      (Analog Input)                Non-maskable interrupt input pin of the edge trigger (falling edge)

                                    A maskable interrupt input pin of the edge trigger (rising edge). Also, it can be used as a
                                    zero-cross detection pin for AC input.

                                    8 pins of analog input to A/D converter. AN7 to AN4 can be used as edge detection (falling
                                    edge) input.

      VAREF           Input         A common pin serving both as a standard voltage input pin for A/D converter and as a
      (Reference                    control pin for A/D converter operation.
      Voltage)

      AVDD                          Power supply pin for A/D converter.
      (Analog VDD)

      AVSS                          GND pin for A/D converter.
      (Analog VSS)
                                    Crystal connection pins for system clock oscillation. X1 should be input when a clock is
      X1, X2                        supplied from outside. Input the clock of the reverse phase of X1 to X2.

5     (Crystal)                     Low-level active system reset input.

      RESET           Input         Control signal input pin in hardware STOP mode. The oscillation stops when a clock is
      (Reset)                       supplied from outside.
                                    Positive power supply pin.
      STOP
      (Stop)

      VDD

      VSS                           GND pin.

   * Pull-up. Pull-up resister R is 4 [k]  R  0.4 tCYC [k] (tCYC is ns unit).
   Remarks The PD78C11A and PD78C12A are pull-up resistor incorporation specifiable by mask option at ports

                   A, B and C.

   8
                                     PD78C10A,78C11A,78C12A

1.2 PIN INPUT/OUTPUT CIRCUITS
    Tables 1-1 and 1-2, and figures (1) to (15) show input- output circuits of each pin in a partially simplified form.

                                                      Table 1-1 Pin Type No. (PD78C10A)

    Pin Name  Type No.     Pin Name  Type No.
PA7 to PA0         5    RESET             2
PB7 to PB0         5    RD                4
PC1 to PC0         5    WR                4
PC2/SCK            8    ALE               4
PC3/INT2          10    STOP              2
PC7 to PC4         5    MODE0            11
PD7 to PD0         5    MODE1            11
PF7 to PF0         5    AN3 to AN0        7
NMI                5    AN7 to AN4       12
INT1               2    VAREF            13

Table 1-2 Pin Type No. (PD78C11A and 78C12A)

    Pin Name  Type No.     Pin Name  Type No.
PA7 to PA0      5-A     RESET            2
PB7 to PB0      5-A     RD               4
PC1 to PC0      5-A     WR               4
PC2/SCK         8-A     ALE              4
PC3/INT2       10-A     STOP             2
PC7 to PC4      5-A     MODE0           11
PD7 to PD0        5     MODE1           11
PF7 to PF0        5     AN3 to AN0       7
NMI               2     AN7 to AN4      12
INT1              9     VAREF           13

                                               9
(1) Type 1                                                                  PD78C10A,78C11A,78C12A

                                                         IN  V DD
                                                               P- ch
                                                               N- ch

(2) Type 2                        IN
(3) Type 4  output data

                                                             V DD       OUT
                                                                  P-ch
                                       output disable
(4) Type 4-A                                                  N-ch

                                            output data         V DD    OUT
                                        output disable         P-ch
10                                                           N-ch
                                                                        PD78C10A,78C11A,78C12A

(5) Type 5

                 output data                    Type4                    IN/OUT
              output disable

(6) Type 5-A                                     Type1
                                                Type4-A
                 output data                                             IN/OUT
              output disable

                                                Type1

(7) Type 7                                                       AV DD
(8) Type 8
              IN                P-ch                      +
                         AV DD  N-ch
                                                          -
                                AVSS            Sampling          AV SS
                                                C

                                                          Reference Voltage
                                                          (From Voltage Tap of Series Resistance String)

                                   output data            Type5                  IN/OUT
                                output disable

                                                          Type2

                                MCC
                                                                                                                                              11
                                                                                  PD78C10A,78C11A,78C12A

(9) Type 8-A

                 output data                                           Type5-A          IN/OUT
              output disable                                            Type2

(10) Type 9             MCC                                            self bias
(11) Type 10  IN                                                       enable

                                                                       Type1      data

                 output data                                           Type5            IN/OUT
              output disable                                           Type9

                      self bias
                      enable

                                                                  MCC

12
                                                                                            PD78C10A,78C11A,78C12A

(12) Type 10-A

                                                            output data            Type5-A                 IN/OUT
                                                         output disable             Type9

                                                                 self bias
                                                                 enable

                                                         MCC

(13) Type 11

                                                                                            IN/OUT

                output data                                                 N-ch

                                                                            Type1

(14) Type 12                                                                Type7           Edge Detector
                                                                            Type2
                                                    IN
                                                                                   Type1
(15) Type 13

                                                     IN

                STOP Mode
                                                                  AV SS

                                                                                                                                                  13
                                                                                      PD78C10A,78C11A,78C12A

1.3 PIN MASK OPTIONS
   PD78C11A and 78C12A has the following mask options, which can be selected bit-wise according to the

application.

                 Pin Name                                               Mask Options
          PA7 to PA0
          PB7 to PB0        Pull-up resistor incorporated
          PC7 to PC0        Pull-up resistor not incorporated

Cautions  1. Zero-cross function can not be operated normally if pull-up resistor is incorporated
             in PC3.

          2. PD78C10A has no mask option.

1.4 RECOMMENDED CONNECTION OF UNUSED PINS

                               Pin                  Recommended Connection

                           PA7 to PA0   Connect to VSS or VDD via resistor
                           PB7 to PB0
                           PC7 to PC0   Leave open
                           PD7 to PD0   Connect to VDD
                            PF7 to PF0  Connect to VSS or VDD
                                        Connect to VDD
                                 RD     Connect to VSS
                                 WR     Connect to AVSS or AVDD
                                ALE
                               STOP
                            INT1, NMI
                                AVDD
                               AVAREF
                                AVSS
                           AN7 to AN0

14
                                                                                 PD78C10A,78C11A,78C12A

2. DIFFERENCES BETWEEN PD78C10A AND PD78C11A, 78C12A

   The difference between the PD78C10A and PD78C11A, 78C12A is whether or not there is an on-chip mask
programmable ROM. The memory map differs accordingly as described below.

(1) PD78C10A
   Since the PD78C10A does not have an on-chip ROM, all memory, except the on-chip RAM area (addresses FF00H

to FFFFH) can be installed outside. The size of this external memory can be selected from among 4K bytes (0000H
to 0FFFH), 16K bytes (0000H to 3FFFH), and 64K bytes (0000H to FEFFH) by MODE0 and MODE1 pin setting as shown
in the following table and Fig. 2-1.

                                Control Pin               External Memory               On-Chip RAM

Operation Mode                               4K bytes (address 0000H to 0FFFH)   Address FF00H to FFFFH
                           MODE1 MODE0       16K bytes (address 0000H to 3FFFH)  Address FF00H to FFFFH
                                             64K bytes (address 0000H to FEFFH)  Address FF00H to FFFFH
4K bytes access  0        0

16K bytes access 0        1

64K bytes access 1        1

    External memory is accessed by using PD7 to PD0 (multiplexed address/data bus), PF7 to PF0 (address bus), and
the RD, WR, and ALE signals. When 4K-byte or 16K-byte external memory is accessed PF7 to PF0 not used as address
lines can be used as general purpose input/output ports.

    The size of external memory can be specified by MODE0 and MODE1 pin setting. Preset each bit of MEMORY
MAPPING reisters MM2, MM1, and MM0 to "0".

(2) PD78C11A and 78C12A
   The PD78C11A has an on-chip mask programmable ROM at addresses 0000H to 0FFFH and RAM at addresses

FF00H to FFFFH. Externally, memory can be extended up to 60K bytes (addresses 1000H to FEFFH) in steps. The
PD78C12A has an on-chip mask programmable ROM at address 0000H to 1FFFH and RAM at address FF00H to
FFFFH. Externally, memory can be extended up to 56K bytes (address 2000H to FEFFH) in steps. The size of the
external extension memory can be selected from among no external memory, 256 bytes, 4K bytes, 16K bytes, and
56K/60K bytes* by MEMORY MAPPING register setting. External memory can be accessed by using PD7 to PD0
(multiplexed address/data bus), PF7 to PF0 (address bus), and the RD, WR, and ALE signals. Programs and data
can be stored in external memory. PF7 to PF0 become address lines corresponding to the size of external memory.
The remaining pins can be used as general purpose input/output ports.

PF7   PF6           PF5      PF4             PF3   PF2  PF1                     PF0  External Memory
Port  Port          Port     Port            Port  Port  Port
Port  Port          Port     Port            AB11  AB10  AB9                     Port Maximam 256 bytes
Port  Port          AB13     AB12            AB11  AB10  AB9
AB15  AB14          AB13     AB12            AB11  AB10  AB9                     AB8 Maximum 4K bytes

                                                                                 AB8 Maximum 16K bytes

                                                                                 AB8 Maximum 56K/60K bytes*

* PD78C11A: 60K bytes, PD78C12A: 56K bytes

                                                                                                             15
ABCJKL123:;DEMN"+,45=FGOPPD78C10A,78C11A,78C12AFig. 2-1 PD78C10A Memory Map

    0000H  4K Bytes Access         16K Bytes Access        64K Bytes Access
    0FFFH
                External                   External              External
                Memory                    Memory                 Memory

           Not Used         3FFFH

    FF00H  On-Chip RAM               Not Used              On-Chip RAM
    FFFFH                          On-Chip RAM

           MODE0 = 0               MODE0 = 1               MODE0 = 1

           MODE1 = 0               MODE1 = 0               MODE1 = 1

16
                                                                         PD78C10A,78C11A,78C12A

3. RESET OPERATIONS
   When RESET Input becomes low, the system reset is activated to create the following status.
    INTERRUPT ENABLE F/F is reset and interrupt is disabled.
    All the interrupt mask registers are set (1) and interrupt is masked.
    An interrupt request flag is reset (0) and hold interrupt is eliminated.
    Each bit of PSW is reset (0).
    0000H is loaded into the program counter (PC).
    The MODE A, MODE B, MODE C, and MODE F registers are set to FFH and the bits (MM0, 1, and 2) of the MODE
      CONTROL C and MEMORY MAPPING registers are respectively reset (0), then all the
      ports (A, B, C, D, and F) become input port (output high-impedance).
    All the test flags but SB flag are reset (0).
    A timer mode register is set to FFH, and TIMER F/F is reset.
    The mode register (ETMM, EOM) of a timer/event counter is reset (0).
    The serial mode high register(SMH) of serial interface is reset (0), while the serial mode low register (SML) is
      set to 48H.
    The A/D channel mode register of the A/D converter is reset (0).
    WR, RD, ALE signals become high-impedance.
    The ZC1, ZC2 bits of the zero-cross mode register (ZCM) are set (1).
    The internal timing generator is initialized.
    Data memory and the following register contents are undefined:
              Stack pointer (SP)
              Expansion accumulator (EA, EA'), accumulator (A, A')
              General register (B, C, D, E, H, L, B', C', D', E', H', L')
              Output latch of each port
              TIMER REG0, 1 (TM0, TM1)
              TIMER/EVENT COUNTER REG0, 1 (ETM0, ETM1)
              RAE bit of MEMORY MAPPING register
              SB flag of test flag
   When RESET input becomes high, the reset status is released. Then, execution of the program is started from

0000H. The contents of various kinds of registers must be initialized or re-initialized in the program, if necessary.
   Table 3-1 shows the state of each hardware after reset.
   Table 3-2 shows the state of each pin after reset.

                                                                                                                                                                   17
                                                                      PD78C10A,78C11A,78C12A

                                      Table 3-1 State of Each Hardware after Reset

                                          Hardware                                                State after Reset
                                                                                     Previous contents held.
                      Power-on reset                                                 Undefined

Internal data         Reset input         Writing Write address data                 Previous contents held.
memory                during normal       by CPU Address data other than the aboove
                      operation                                                      Undefined
                                          Operation other than writing by CPU
                                                                                     0000H
                      Reset input in standby mode                                    Undefined
                                                                                     FFH
Expansion accumulator (EA, EA')                                                      00H
                                                                                     0
Accumulator (A, A')                                                                  Undefined
                                                                                     0
General register (B, C, D, E, H, L, B', C', D', E', H', L')                          0
                                                                                     FFH
Working register vector register (V, V')                                             0
                                                                                     1
Program counter (PC)                                                                 Previous contents held.
                                                                                     Contents immediately before
Stack pointer (SP)                                                                   RESET input held
                                                                                     FFH
                      Mode register (MA, MB, MC, MF)                                 0
                                                                                     Undefined
Port                  MCC register
                                                                                     00H
                      MM register (bits MM0 to MM2)
                                                                                     Undefined
Output latch of each port
                                                                                     00H
                      INTERRUPT ENABLE F/F                                           48H
                                                                                     00H
Interrupt             Request flag                                                   Undefined
                                                                                     1
                      Mask register

Test flag (except SB flag)

                      Power-on reset

Standby flag (SB) Standby mode

                      Reset input during normal operation

                      Timer mode register (TMM)

Timer                 Timer F/F

                      Timer register (TM0, TM1)

                      Timer/event counter mode register (ETMM)

                      Timer/event counter output mode register (EOM)

Timer/event counter Timer/event counter register (ETM0, ETM1)

                      Timer/event counter capture register (ECPT)

                      Timer/event counter (ECNT)

Serial interface      Serial mode high register (SMH)
                      Serial mode low register (SML)

A/D channel mode register (ANM)

MM register (MM3; RAE bit)

Zero cross mode register (ZC1, ZC2 bits)

18
                                PD78C10A,78C11A,78C12A

Table 3-2 State of Each Pin after Reset

                      Pin        State after Reset
WR                              High-impedance
RD
ALE
All ports (PA, PB, PC, PD, PF)

                                                    19
                                                                                 PD78C10A,78C11A,78C12A

4. INSTRUCTION SET
4.1 IDENTIFIER/DESCRIPTION OF OPERAND

    Identifier                                                      Description

        r              V, A, B, C, D, E, H, L

        r1             EAH, EAL, B, C, D, E, H, L

        r2             A, B, C

        sr             PA, PB, PC, PD, PF, MKH, MKL, ANM, SMH, SML, EOM, ETMM, TMM, MM, MCC, MA, MB, MC, MF,

                       TXB, TM0, TM1, ZCM

        sr1            PA, PB, PC, PD, PF, MKH, MKL, ANM, SMH, EOM, TMM, RXB, CR0, CR1, CR2, CR3

        sr2            PA, PB, PC, PD, PF, MKH, MKL, ANM, SMH, EOM, TMM

        sr3            ETM0, ETM1

        sr4            ECNT, ECPT

        rp             SP, B, D, H

        rp1            V, B, D, H, EA

        rp2            SP, B, D, H, EA

        rp3            B, D, H

        rpa            B, D, H, D+, H+, D, H
        rpa1           B, D, H
        rpa2           B, D, H, D+, H+, D, H, D+byte, H+A, H+B, H+EA, H+byte
        rpa3           D, H, D++, H++, D+byte, H+A, H+B, H+EA, H+byte

        wa             8 bit immediate data

        word           16 bit immediate data
        byte           8 bit immediate data
        bit            3 bit immediate data

        f              CY, HC, Z

        irf            NMI*, FT0, FT1, F1, F2, FE0, FE1, FEIN, FAD, FSR, FST, ER, OV, AN4, AN5, AN6, AN7, SB

   * NMI can also be described as FNMI.                          2. rp to rp3 (register pair) 4. f (flag)

Remarks
1. sr to sr4 (special register)

PA :       PORT A                   ETMM :     TIMER/EVENT       SP : STACK POINTER         CY : CARRY
PB :                                           COUNTER MODE
PC :       PORT B                              TIMER/EVENT       B    : BC                  HC : HALF CARRY
PD :                                           COUNTER OUTPUT
PF :       PORT C                   EOM :      MODE              D    : DE                  Z     : ZERO
MA :                                           A/D CHANNEL MODE
MB :       PORT D                              A/D CONVERSION    H    : HL
MC :                                           RESULT 0 to 3
MCC :      PORT F                                                V    : VA                  5. irf (interrupt flag)
MF :                                           TX BUFFER
MM :       MODE A                   ANM :      RX BUFFER         EA : EXTENDED              NMI : NMI INPUT
TM0 :                                          SERIAL MODE High                ACCUMULATOR  FT0 : INTFT0
TM1 :      MODE B                   CR0 :      SERIAL MODE Low
TMM :                                          MASK High
ETM0 :     MODE C                   to         MASK Low          3. rpa to rpa3 (rp addressing) FT1 : INTFT1
                                               ZERO CROSS MODE
ETM1 :     MODE CONTROL C           CR3                                                                                    F1 : INTF1

ECNT :     MODE F                   TXB :                        B    : (BC)                F2 : INTF2

ECPT :     MEMORY MAPPING           RXB :                        D    :      (DE)           FE0   : INTFE0
                                                                             (HL)           FE1   : INTFE1
           TIMER REG0               SMH :                        H    :      (DE)+          FEIN  : INTFEIN
                                                                             (HL)+          FAD   : INTFAD
           TIMER REG1               SML :                        D+   :      (DE)          FSR   : INTFSR
                                                                             (HL)          FST   : INTFST
           TIMER MODE               MKH :                        H+   :      (DE)++         ER    : ERROR
                                                                             (HL)++         OV    : OVERFLOW
           TIMER/EVENT              MKL :                        D   :      (DE + byte)    AN4   : ANALOG INPUT 4 to 7
                                                                             (HL + A)
           COUNTER REG0             ZCM :                        H   :

           TIMER/EVENT                                           D++  :

           COUNTER REG1                                          H++  :

           TIMER/EVENT                                           D + byte :

           COUNTER UPCOUNTER                                     H+A :

           TIMER/EVENT                                           H + B : (HL + B)           to

           COUNTER CAPTURE                                       H + EA : (HL + EA)         AN7
                                                                 H + byte : (HL + byte)     SB : STANDBY

20
                                                                        PD78C10A,78C11A,78C12A

4.2 SYMBOL DESCRIPTION OF OPERATION CODE

r                                    r1                       rpa

    R2 R1 R0 reg                         T2 T1 T0 reg            A3 A2 A1 A0   addressing

    0 00 V                r2             0 0 0 EAH               0000          (BC)
    0 01 A          r                    0 0 1 EAL               0001
    0 10 B                               0 10 B                  0010          (DE)              rpa1
    0 11 C                               0 11 C                  0011                                     rpa2
    1 00 D                               1 00 D                  0100          (HL)         rpa
    1 01 E                               1 01 E                  0101
    1 10 H                               1 10 H                  0110          (DE)+
    1 11 L                               1 11 L                  0111
                                                                 1011          (HL)+
                                                                 1100
                                                                 1101          (DE)-
                                                                 1110
                                                                 1111          (HL)-

                                                                               (DE + byte)

                                                                               (HL + A)

sr                                                                             (HL + B)

                                                                               (HL + EA)

    S5 S4 S3 S2 S1 S0 Special-reg                                              (HL + byte)

    000000            PA
    000001
    000010            PB
    000011
    000101            PC
    000110
    000111            PD                 sr1 sr2              rpa3
    001000
    001001            PF                                          C3 C2 C1 C0
    001010
    001011            MKH                                         0010         addressing
    001100                                                        0011
    001101            MKL                                         0100         (DE)
    010000                                                        0101         (HL)
    010001            ANM                                         1011         (DE)++
    010010                                                        1100         (HL)++
    010011            SMH                                         1101         (DE + byte)
    010100                                                        1110         (HL + A)
    010111            SML            sr                           1111         (HL + B)
    011000                                                                     (HL + EA)
    011001            EOM                                                      (HL + byte)
    011010
    011011            ETMM
    100000
    100001            TMM
    100010
    100011            MM
    101000
                      MCC

                      MA

                      MB

                      MC

                      MF

                      TXB                                     irf

                      RXB                                        I4 I3 I2 I1 I0

                      TM0                                        00000                INTF
                                                                 00001
                      TM1                                        00010                NMI
                                                                 00011                FT0
                      CR0                                        00100                FT1
                                                                 00101                F1
                      CR1                                        00110                F2
                                                                 00111                FE0
                      CR2                                        01000                FE1
                                                                 01001                FEIN
                      CR3                                        01010                FAD
                                                                 01011                FSR
                      ZCM                                        01100                FST
                                                                 10000                ER
sr3    special-reg            sr4    special-reg                 10001                OV
                                                                 10010                AN4
   U0    ETM0                    V0    ECNT                      10011                AN5
   0     ETM1                    0     ECPT                      10100                AN6
   1                             1                                                    AN7
                                                                                      SB

rp                                                rp1                   f

  P2 P1 P0  reg-pair                                Q2 Q1 Q0  reg-pair         F2 F1 F0          flag

   0 00        SP                                    0 00        VA            0 00
   0 01        BC rp                                 0 01        BC
   0 10        DE                                    0 10        DE            0 10              CY
   0 11        HL                                    0 11        HL
   1 00        EA             rp2 rp3                1 00        EA            0 11              HC

                                                                               1 00              Z

                                                                                                                21
                                                                          PD78C10A,78C11A,78C12A

4.3 INSTRUCTION EXECUTION TIME
    1 state shown here is composed of 3 clock cycles. When a clock cycle of 15 MHz is used, the execution time should

be 200 ns (= 3 1/15 s). In this case, the 4-state instruction which is the minimum execution time should be execution
time of 0.8 s.

22
Note 1                            Mnemonic  Operand                                Operation Code                   State                Operation     Skip
                                                                                                                                                    Condition
                                                                     B1            B2              B3         B4
                                                         0 0 0 1 1 T2 T1 T0
                                              r1, A                                                      High Adrs  4        r1  A
                                              A, r1                                                      High Adrs
                                         * sr, A         0 0 0 0 1 T2 T1 T0                                         4        A  r1
                                         * A, sr1
                                                         0 1 0 0 1 1 0 1 1 1 S5 S4 S3 S2 S1 S0                      10       sr  A

                                  MOV

                                                         0 1 0 0 1 1 0 0 1 1 S5 S4 S3 S2 S1 S0                      10       A  sr1

                                            r, word      0 1 1 1 0 0 0 0 0 1 1 0 1 R2 R1 R0 Low Adrs                17       r  (word)

                                              word, r    0 1 1 1 0 0 0 0 0 1 1 1 1 R2 R1 R0 Low Adrs                17       (word)  r
                                         * r, byte
8-bit data transfer instructions                         0 1 1 0 1 R2 R1 R0        Data                             7        r  byte
                                              sr2, byte
                                  MVI    * wa, byte      0 1 1 0 0 1 0 0 S3 0 0 0 0 S2 S1 S0       Data             14       sr2  byte
                                         * rpa1, byte
                                  MVIW   * wa            01110001                  Offset          Data             13       (V. wa)  byte
                                  MVIX   * wa
                                  STAW   * rpa2          0 1 0 0 1 0 A1 A0         Data                             10       (rpa1)  byte
                                  LDAW   * rpa2          01100011                  Offset
                                  STAX                                                                              10       (V. wa)  A
                                  LDAX
                                                         00000001                  Offset                           10       A  (V. wa)

                                                         A3 0 1 1 1 A2 A1 A0       Data*1                           7/13*3 (rpa2)  A

                                                         A3 0 1 0 1 A2 A1 A0       Data*1                           7/13*3   A  (rpa2)
                                                                                                                       4
                                                                                                                       4     B  B', C  C', D  D'
                                                                                                                             E  E', H  H', L  L'

                                                                                                                             V, A  V', A', EA  EA'
                                                                                                                                                                        PD78C10A,78C11A,78C12AEXX00010001

23                                EXA                    00010000

                                  EXH                    01010000                                                      4     H, L  H', L'

                                  BLOCK                  00110001                                                     13     (DE)+ (HL)+, C  C 1
                                  DMOV                                                                              (C + 1)  End if borrow
Note 2                                      rp3, EA      1 0 1 1 0 1 P1 P0
                                            EA, rp3                                                                    4     rp3L  EAL, rp3H  EAH

                                                         1 0 1 0 0 1 P1 P0                                          4        EAL  rp3L, EAH  rp3H

                                  Note 1. Instruction Group
                                             2. 16-bit data transfer instructions
                                                                                                                                                                        PD78C10A,78C11A,78C12ANote 1MnemonicOperandOperation CodeStateOperationSkip
                                                                                                                                                                            Condition
24                                                           B1                                 B2              B3           B4
                                                                                                                        High Adrs
                                             sr3, EA         0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 U0                                      14       sr3  EA
                                             EA, sr4                                                                    High Adrs
                                   DMOV

                                                                                          1 1 0 0 0 0 0 V0                         14       EA  sr4

                                   SBCD      word            0 1 1 1 0 0 0 0 0 0 0 1 1 1 1 0 Low Adrs                              20       (word)  C, (word + 1)  B

                                   SDED      word                                         00101110                                 20       (word)  E, (word + 1)  D

                                   SHLD      word                                           00111110                               20       (word)  L, (word + 1)  H
                                   SSPD      word                                           00001110
16-bit data transfer instructions  STEAX     rpa3            0 1 0 0 1 0 0 0 1 0 0 1 C3 C2 C1 C0                Data*2               20     (word)  SPL, (word + 1)  SPH
                                                                                                                                        *3  (rpa3)  EAL, (rpa3 + 1)  EAH
                                   LBCD      word            0 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 Low Adrs                                       C  (word), B  (word + 1)
                                                                                                                                   14/20
                                                                                                                                     20

                                   LDED      word                                         00101111                                 20       E  (word), D  (word + 1)

                                   LHLD      word                                         00111111                                 20       L  (word), H  (word + 1)

                                   LSPD      word                                         00001111                                   20     SPL  (word), SPH  (word + 1)
                                                                                                                                        *3
                                   LDEAX     rpa3            0 1 0 0 1 0 0 0 1 0 0 0 C3 C2 C1 C0                Data*2                      EAL  (rpa3), EAH  (rpa3 + 1)
                                                             1 0 1 1 0 Q2 Q1 Q0                                                    14/20
                                   PUSH      rp1             1 0 1 0 0 Q2 Q1 Q0                                                      13     (SP 1)  rp1H, (SP 2)  rp1L
                                                                                                                                     10     SP  SP 2
                                   POP         rp1           0 P2 P1 P0 0 1 0 0           Low Byte          High Byte                10     rp1L  (SP), rp1H  (SP + 1)
                                   LXI    * rp2, word                                                                                17     SP  SP + 2
                                                                                                                                      8
                                   TABLE                     01001000 10101000                                                              rp2  word
                                                             0 1 1 0 0 0 0 0 1 1 0 0 0 R2 R1 R0
                                                       A, r                                                                                 C  (PC + 3 + A)
                                   ADD                                                                                                      B  (PC + 3 + A + 1)

                                                       r, A                                                                                 AA+r

Note 2                                                 A, r                               0100                                     8        rr+A
                                   ADC                                                    1101
                                                                                                                                   8        A  A + r + CY
                                                       r, A
                                                                                          0101                                     8        r  r + A + CY

                                   Note 1. Instruction Group
                                              2. 8-bit operation instructions (register)
Note                                     Mnemonic  Operand                   Operation Code                               State           Operation                                               Skip
                                                                                                           B4                                                                                  Condition
                                                                   B1        B2                        B3                                                                                      No Carry
                                                                                                                                                                                               No Carry
                                                             A, r  0 1 1 0 0 0 0 0 1 0 1 0 0 R2 R1 R0      8                     AA+r
                                         ADDNC                                                                                                                                                 No
                                                                       0010                                8                     rr+A                                                          Borrow
                                                             r, A                                                                                                                              No
                                                                       1110                                8                     A A r                                                       Borrow
                                                             A, r
                                         SUB                           0110                                8                     rrA                                                          No
                                                                                                                                                                                               Borrow
                                                             r, A      1111                                8                     A  A r CY                                                 No
                                                                       0111                                                                                                                    Borrow
                                                             A, r                                          8                     r  r A CY                                                 Borrow
                                         SBB                                                                                                                                                   Borrow
8-bit operation instructions (register)                                1011                                8                     AAr                                                          No Zero
                                                             r, A                                                                                                                              No Zero
                                                                       0011                                8                     rrA
                                                             A, r
                                         SUBNB                         1 0 0 0 1 R2 R1 R0                  8                     AAr

                                                             r, A      0000                                8                     rrA

                                                             A, r      1001                                8                     AAr
                                         ANA
                                                                       0001                                8                     rrA
                                                             r, A      1 0 0 1 0 R2 R1 R0
                                                                                                           8                     AAr
                                                             A, r
                                         ORA                           0001                                8                     rrA

                                                                                                                                                                        PD78C10A,78C11A,78C12Ar, A1 0 1 0 1 R2 R1 R08Ar1

25                                                           A, r      0010                                8                     rA1
                                         XRA
                                                                       1011                                8                     Ar
                                                             r, A
                                                                       0011                                8                     rA
                                                             A, r      1110
                                         GTA                                                               8                     Ar

                                                             r, A      0110                                8                     rA

                                                             A, r
                                         LTA

                                                             r, A

                                                             A, r
                                         NEA

                                                             r, A

                                         Note Instruction Group
                                                                                                                                                                        PD78C10A,78C11A,78C12ANoteMnemonicOperandOperation CodeStateOperationSkip
                                                                                                          B4                                                                                   Condition
26                                                               B1        B2                         B3                                                                                       Zero
                                                                                                                                                                                               Zero
8-bit operation                                            A, r  0 1 1 0 0 0 0 0 1 1 1 1 1 R2 R1 R0       8                     Ar                                                            No Zero
  instructions (register)                                                                                                                                                                      Zero
                                       EQA                           0111                                 8                     rA
                                                           r, A                                                                                                                                No Carry

                                       ONA       A, r                1100                                 8                     Ar                                                             No
                                                                                                                                                                                               Borrow
                                       OFFA      A, r                1101                                 8                     Ar
                                                                                                                                                                                               No
                                       ADDX      rpa             0 1 1 1 0 0 0 0 1 1 0 0 0 A2 A1 A0       11                    A  A + (rpa)                                                   Borrow
                                                                                                1101                                                                                           Borrow
                                       ADCX      rpa                                                      11                    A  A + (rpa) + CY                                              No Zero
                                                                                                                                                                                               Zero
                                       ADDNCX rpa                    1010                                 11                    A  A + (rpa)                                                   No Zero
                                                                                                                                                                                               Zero
                                       SUBX      rpa                 1110                                 11                    A  A (rpa)

8-bit operation instructions (memory)  SBBX      rpa                 1111                                 11                    A  A (rpa) CY

                                       SUBNBX rpa                    1011                                 11                    A  A (rpa)

                                       ANAX      rpa                 1 0 0 0 1 A2 A1 A0                   11                    A  A  (rpa)

                                       ORAX      rpa                 1001                                 11                    A  A  (rpa)

                                       XRAX      rpa                 1 0 0 1 0 A2 A1 A0                   11                    A  A  (rpa)

                                       GTAX      rpa                 1 0 1 0 1 A2 A1 A0                   11                    A (rpa) 1

                                       LTAX      rpa                 1011                                 11                    A (rpa)

                                       NEAX      rpa                 1110                                 11                    A (rpa)

                                       EQAX      rpa                 1111                                 11                    A (rpa)

                                       ONAX      rpa                 1100                                 11                    A  (rpa)
                                                                     1101
                                       OFFAX     rpa                                                      11                    A  (rpa)

                                       Note Instruction Group
Note                                   Mnemonic  Operand                              Operation Code                            State               Operation     Skip
                                                                                                                 B4                                            Condition
                                                                                  B1  B2                   B3
                                                                      01000110                                                                                 No Carry
                                              * A, byte                               Data                       7                     A  A + byte             No Carry
                                                                                                                                                               No Carry
                                       ADI       r, byte              0 1 1 1 0 1 0 0 0 1 0 0 0 R2 R1 R0   Data  11                    r  r + byte
                                                                                                                                                               No
                                                   sr2, byte          0110            S3 1 0 0 0 S2 S1 S0        20                    sr2  sr2 + byte         Borrow
                                              * A, byte                                                                                                        No
                                                                      01010110        Data                       7                     A  A + byte + CY        Borrow
                                                                                                                                                               No
                                       ACI       r, byte              0 1 1 1 0 1 0 0 0 1 0 1 0 R2 R1 R0   Data  11                    r  r + byte + CY        Borrow

                                                 sr2, byte            0110            S3 1 0 1 0 S2 S1 S0        20                    sr2  sr2 + byte + CY

Immediate data operation instructions         * A, byte               00100110        Data                       7                     A  A + byte

                                       ADINC     r, byte              0 1 1 1 0 1 0 0 0 0 1 0 0 R2 R1 R0   Data  11                    r  r + byte

                                                   sr2, byte          0110            S3 0 1 0 0 S2 S1 S0        20                    sr2  sr2 + byte
                                              * A, byte
                                                                      01100110        Data                       7                     A  A byte

                                       SUI       r, byte              0 1 1 1 0 1 0 0 0 1 1 0 0 R2 R1 R0   Data  11                    r  r byte

                                                   sr2, byte          0110            S3 1 1 0 0 S2 S1 S0        20                    sr2  sr2 byte
                                              * A, byte
                                                                      01110110        Data                       7                     A  A byte CY

                                       SBI       r, byte              0 1 1 1 0 1 0 0 0 1 1 1 0 R2 R1 R0   Data  11                    r  r byte CY

                                                                                                                                                                        PD78C10A,78C11A,78C12Asr2, byte0110S3 1 1 1 0 S2 S1 S020sr2  sr2 byte CY
                                              * A, byte
27                                                                    00110110        Data                       7                     A  A byte

                                       SUINB     r, byte              0 1 1 1 0 1 0 0 0 0 1 1 0 R2 R1 R0   Data  11                    r  r byte

                                                           sr2, byte  0110            S3 0 1 1 0 S2 S1 S0        20                    sr2  sr2 byte

                                                     * A, byte        00000111        Data                       7                     A  A  byte
                                       ANI
                                                                      0 1 1 1 0 1 0 0 0 0 0 0 1 R2 R1 R0   Data  11                    r  r  byte
                                                           r, byte

                                       Note Instruction Group
                                                                                                                                                                        PD78C10A,78C11A,78C12ANoteMnemonicOperandOperation CodeStateOperationSkip
                                                                                                          B4                                                                                   Condition
28                                                             B1        B2                         B3
                                                                                                                                                                                               No
                                       ANI       sr2, byte     0 1 1 0 0 1 0 0 S3 0 0 0 1 S2 S1 S0  Data  20                    sr2  sr2  byte                                                 Borrow
                                                                                                                                                                                               No
                                            * A, byte          00010111  Data                             7                     A  A  byte                                                     Borrow
                                                                                                                                                                                               No
                                       ORI       r, byte       0 1 1 1 0 1 0 0 0 0 0 1 1 R2 R1 R0   Data  11                    r  r  byte                                                     Borrow
                                                                                                                                                                                               Borrow
                                                 sr2, byte     0110      S3 0 0 1 1 S2 S1 S0              20                    sr2  sr2  byte                                                 Borrow
                                            * A, byte                                                                                                                                          Borrow
                                                               00010110  Data                             7                     A  A  byte                                                     No Zero
                                                                                                                                                                                               No Zero
                                       XRI       r, byte       0 1 1 1 0 1 0 0 0 0 0 1 0 R2 R1 R0   Data  11                    r  r  byte                                                     No Zero
                                                                                                                                                                                               Zero
Immediate data operation instructions            sr2, byte     0110      S3 0 0 1 0 S2 S1 S0              20                    sr2  sr2  byte                                                 Zero
                                            * A, byte                                                                                                                                          Zero
                                                               00100111  Data                             7                     A byte 1

                                       GTI       r, byte       0 1 1 1 0 1 0 0 0 0 1 0 1 R2 R1 R0   Data  11                    r byte 1

                                                 sr2, byte     0110      S3 0 1 0 1 S2 S1 S0              14                    sr2 byte 1
                                            * A, byte
                                                               00110111  Data                             7                     A byte

                                       LTI       r, byte       0 1 1 1 0 1 0 0 0 0 1 1 1 R2 R1 R0   Data  11                    r byte

                                                 sr2, byte     0110      S3 0 1 1 1 S2 S1 S0              14                    sr2 byte
                                            * A, byte
                                                               01100111  Data                             7                     A byte

                                       NEI       r, byte       0 1 1 1 0 1 0 0 0 1 1 0 1 R2 R1 R0   Data  11                    r byte

                                                 sr2, byte     0110      S3 1 1 0 1 S2 S1 S0              14                    sr2 byte
                                            * A, byte
                                                               01110111  Data                             7                     A byte

                                       EQI       r, byte       0 1 1 1 0 1 0 0 0 1 1 1 1 R2 R1 R0   Data  11                    r byte

                                                 sr2, byte     0110      S3 1 1 1 1 S2 S1 S0              14                    sr2 byte

                                       Note Instruction Group
Note                                     Mnemonic      Operand                         Operation Code                         State               Operation                                       Skip
                                                                                                               B4                                                                              Condition
                                                                             B1        B2              B3                                                                                      No Zero
                                                                 01000111                                                                                                                      No Zero
                                               * A, byte                         Data                          7                     A  byte                                                   No Zero
                                                                                                                                                                                               Zero
Immediate data                           ONI       r, byte       0 1 1 1 0 1 0 0 0 1 0 0 1 R2 R1 R0    Data    11                    r  byte                                                   Zero
  operation instructions                                                                                                                                                                       Zero
                                                    sr2, byte    0110            S3 1 0 0 1 S2 S1 S0           14                    sr2  byte
                                               * A, byte                                                                                                                                       No Carry
                                                                 01010111        Data                          7                     A  byte
                                                                                                                                                                                               No
                                         OFFI      r, byte       0 1 1 1 0 1 0 0 0 1 0 1 1 R2 R1 R0    Data    11                    r  byte                                                   Borrow
                                                   sr2, byte
                                                                 0110            S3 1 0 1 1 S2 S1 S0           14                    sr2  byte                                                 No
                                                                                                                                                                                               Borrow
                                         ADDW      wa            01110100 11000000                     offset  14                    A  A +(V. wa)                                             Borrow
                                                                                                                                                                                               No Zero
                                         ADCW      wa                            1101                          14                    A  A + (V. wa) + CY                                       Zero
                                                                                                                                                                                               No Zero
                                         ADDNCW wa                               1010                          14                    A  A + (V. wa)

Working register operation instructions  SUBW      wa                            1110                          14                    A  A (V. wa)

                                         SBBW      wa                            1111                          14                    A  A (V. wa) CY

                                         SUBNBW wa                               1011                          14                    A  A (V. wa)

                                         ANAW      wa                            10001000                      14                    A  A  (V. wa)

                                         ORAW      wa                            1001                          14                    A  A  (V. wa)

                                                                                                                                                                        PD78C10A,78C11A,78C12AXRAWwa1001000014A  A  (V. wa)

29                                       GTAW      wa                            10101000                      14                    A (V. wa) 1

                                         LTAW      wa                            1011                          14                    A (V. wa)

                                         NEAW      wa                            1110                          14                    A (V. wa)
                                                                                 1111
                                         EQAW      wa                                                          14                    A (V. wa)

                                         ONAW      wa                            1100                          14                    A  (V. wa)

                                         Note Instruction Group
                                                                                                                                                                        PD78C10A,78C11A,78C12ANoteMnemonicOperandOperation CodeStateOperationSkip
                                                                                                            B4                                                                                 Condition
30                                                               B1              B2                 B3                                                                                         Zero

                                         OFFAW     wa            01110100 11011000                  Offset  14                    A  (V. wa)                                                   No
                                                                                                                                                                                               Borrow
Working register operation instructions  ANIW * wa, byte         00000101  Offset                   Data    19                    (V. wa)  (V. wa)  byte                                       Borrow
                                                                                                                                                                                               No Zero
                                         ORIW * wa, byte         0001                                       19                    (V. wa)  (V. wa)  byte                                       Zero
                                                                                                                                                                                               No Zero
                                         GTIW * wa, byte         0010                                       13                    (V. wa) byte 1                                           Zero

                                         LTIW    * wa, byte      0011                                       13                    (V. wa) byte                                               No Carry
                                                                 0110
                                         NEIW * wa, byte                                                    13                    (V. wa) byte                                               No
                                                                                                                                                                                               Borrow
                                         EQIW * wa, byte         0111                                       13                    (V. wa) byte

                                         ONIW * wa, byte         0100                                       13                    (V. wa)  byte

                                         OFFIW     wa, byte      0101                                       13                    (V. wa)  byte

                                         EADD      EA, r2        0 1 1 1 0 0 0 0 0 1 0 0 0 0 R1 R0          11                    EA  EA + r2
                                         DADD      EA, rp3
                                                                       0 1 0 0 1 1 0 0 0 1 P1 P0            11                    EA  EA + rp3

                                         DADC      EA, rp3                 1101                             11                    EA  EA + rp3 +CY
                                         DADDNC    EA, rp3
16-bit operation instructions            ESUB      EA, r2                              1010                 11                    EA  EA + rp3
                                                                       0 0 0 0 0 1 1 0 0 0 R1 R0
                                                                                                            11                    EA  EA r2

                                         DSUB      EA, rp3             0 1 0 0 1 1 1 0 0 1 P1 P0            11                    EA  EA rp3

                                         DSBB      EA, rp3                 1111                             11                    EA  EA rp3 CY
                                         DSUBNB    EA, rp3
                                                                           1011                             11                    EA  EA rp3

                                         DAN       EA, rp3                 1 0 0 0 1 1 P1 P0                11                    EA  EA  rp3
                                         DOR       EA, rp3                 1001
                                                                                                            11                    EA  EA  rp3

                                         DXR       EA, rp3                 1 0 0 1 0 1 P1 P0                11                    EA  EA  rp3

                                         Note Instruction Group
Note 2 16-bit operation instructions Note 1  Mnemonic                Operand                           Operation Code                     State                Operation        Skip
                                                                                                                           B4                                                Condition
                                                                              B1                       B2              B3
                                                                                                                                                                             No
                                             DGT       EA, rp3                0 1 1 1 0 1 0 0 1 0 1 0 1 1 P1 P0            11                    EA rp3 1                Borrow
                                             DLT       EA, rp3
                                             DNE       EA, rp3                                   1011                      11                    EA rp3                    Borrow
                                             DEQ       EA, rp3
                                                                                                 1110                      11                    EA rp3                    No Zero

                                                                                                 1111                      11                    EA rp3                    Zero

                                             DON       EA, rp3                                               1100          11                    EA  rp3                     No Zero
                                             DOFF      EA, rp3                                               1101                                                            Zero
                                             MUL       r2                     0 1 0 0 1 0 0 0 0 0 1 0 1 1 R1 R0            11                    EA  rp3
                                             DIV       r2                                                    0011
                                                                                                                           32                    EA  A r2

                                                                                                                           59                    EA  EA r2, r2  Remainder

                                             INR        r2                    0 1 0 0 0 0 R1 R0                            4                     r2  r2 + 1                  Carry
                                             INRW  * wa                       00100000
Increment/decrement instructions                                              0 0 P1 P0 0 0 1 0  Offset                    16                    (V. wa)  (V. wa) + 1        Carry
                                                                              10101000           Offset
                                                                 rp           0 1 0 1 0 0 R1 R0                            7                     rp  rp + 1
                                                                              00110000
                                             INX                                                                           7                     EA  EA + 1
                                                                 EA

                                             DCR        r2                                                                 4                     r2  r2 1                  Borrow
                                             DCRW  * wa
                                                                                                                           16                    (V. wa)  (V. wa) 1        Borrow

                                                                                                                                                                        PD78C10A,78C11A,78C12Arp0 0 P1 P0 0 0 1 17rp  rp 1
                                             DCX                              10101001
31                                                                            01100001                                     7                     EA  EA 1
                                                                 EA
                                                                                                                           4                     Decimal Adjust Accumulator
                                             DAA

Note 3                                       STC                              01001000 00101011                            8                     CY  1
                                             CLC                                                             00101010
                                             NEGA                                                            00111010      8                     CY  0

                                                                                                                           8                     AA+1

                                             Note  1. Instruction Group
                                                   2. Multiplication/division instructions
                                                   3. Other operation instructions
                                                                                                                                                                        PD78C10A,78C11A,78C12ANoteMnemonicOperandOperation CodeStateOperationSkip
                                                                                                        B4                                                              Condition
32                                                           B1               B2                 B3

                                     RLD                     01001000 00111000                          17                    Rotate Left Digit
                                     RRD
                                                                                 1001                   17 Rotate Right Digit

                                     RLL       r2                                0 1 R1 R0              8                     r2m + 1  r2m, r20  CY, CY  r27

                                     RLR       r2                                0 0 R1 R0              8                     r2m 1  r2m, r27  CY, CY  r20

Rotation/shift instructions          SLL       r2                         0 0 1 0 0 1 R1 R0             8                     r2m + 1  r2m, r20  0, CY  r27

                                     SLR       r2                                0 0 R1 R0              8                     r2m 1  r2m, r27  0, CY  r20

                                     SLLC      r2                         0 0 0 0 0 1 R1 R0             8                     r2m + 1  r2m, r20  0, CY  r27             Carry

                                     SLRC      r2                                0 0 R1 R0              8                     r2m 1  r2m, r27  0, CY  r20             Carry

                                     DRLL      EA                         10110100                      8                     EAn + 1  EAn, EA0  CY, CY  EA15

                                     DRLR      EA                                0000                   8                     EAn 1  EAn, EA15  CY, CY  EA0

                                     DSLL      EA                         10100100                      8                     EAn + 1  EAn, EA0  0, CY  EA15

                                     DSLR       EA                               0000                   8                     EAn 1  EAn, EA15  0, CY  EA0
                                     JMP   * word
                                     JB                      01010100     Low Adrs           High Adrs  10                    PC  word

Call Instructions Jump instructions                          00100001                                   4                     PCH  B, PCL  C

                                     JR        word          1 1 jdisp 1                                10                    PC  PC + 1 + jdisp 1

                                     JRE   * word            0100111      jdisp                         10                    PC  PC + 2 + jdisp

                                     JEA                     01001000 00101000                          8                     PC  EA
                                     CALL
                                     CALB  * word            01000000     Low Adrs           High Adrs  16                    (SP 1)  (PC + 3)H, (SP 2)  (PC + 3)L
                                     CALF  * word                                                                             PC  word, SP  SP 2

                                                             01001000 00101001                          17 (SP 1)  (PC + 2)H, (SP 2)  (PC + 2)L
                                                                                                               PCH  B, PCL  C, SP  SP 2

                                                             01111        fa                            13 (SP 1)  (PC + 2)H, (SP 2)  (PC + 2)L
                                                                                                               PC15 11  00001, PC10 0  fa, SP  SP 2

                                     Note Instruction Group
Note 2 Note 1             Mnemonic        Operand                              Operation Code                              State                 Operation                           Skip
                                                                                                            B4                                                                    Condition
                                                           B1                  B2                       B3

                          CALT       word          100         ta                                           16                    (SP 1)  (PC + 1)H, (SP 2)  (PC + 1)L
                          SOFTI                                                                                                   PCL  (128 + 2ta), PCH  (129 + 2ta), SP  SP 2

                                                   01110010                                                 16                    (SP 1) PSW, (SP 2)  (PC + 1)H, (SP 3)
                                                                                                                                   (PC + 1)L, PC  0060H, SP  SP 3

Return                    RET                      10111000                                                 10                    PCL  (SP), PCH  (SP + 1)
   instructions                                                                                                                   SP SP + 2

                          RETS                             1001                                             10 PCL  (SP), PCH  (SP + 1), SP  SP +2                                Uncondi-
                                                                                                                  PC  PC + n                                                      tional skip

                          RETI                     01100010                                                 13                    PCL  (SP), PCH  (SP + 1)
                          BIT                                                                                                     PSW  (SP + 2), SP  SP + 3

                                     * bit, wa     0 1 0 1 1 B2 B1 B0        Offset                         10                    Skip if (V. wa) bit = 1                         (V. wa)bit
                                                                                                                                                                                      =1

Skip instructions         SK         f             0 1 0 0 1 0 0 0 0 0 0 0 1 F2 F1 F0                       8                     Skip if f = 1                                   f=1

                          SKN        f                                   0001                               8                     Skip if f = 0                                   f=0

                          SKIT       irf                                 0 1 0 I4 I3 I2 I1 I0               8                     Skip if irf = 1, then reset irf                 irf = 1
                                                                                                                                                                                  irf = 0
                          SKNIT      irf                                          0 1 1 I4 I3 I2 I1 I0      8                     Skip if irf = 0
                                                   00000000                                                                       Reset irf, if irf = 1

CPU control instructions  NOP                                                                               4                     No Operation

                          EI                       10101010                                                 4                     Enable Interrupt

                          DI                       10111010                                                 4                     Disable Interrupt

                          HLT                      01001000 00111011                                        12                    Set Halt Mode

                                                                                                                                                                        PD78C10A,78C11A,78C12ASTOP01001000 1011101112Set Stop Mode

33
                          * 1. Data is B2 if rpa2 = D + byte, H + byte.

                          2. Data is B3 if rpa3 = D + byte, H + byte.

                          3. In the State item, a figure is in the right side of slash if rpa2 and rpa3 are D + byte, H + A, H + B, H + EA, H + byte.

                          Remarks The idle state when each instruction is skipped is different from the execution state as shown below.

                                     1-byte instruction        : 4 states            3-byte instruction (with *) : 10 states

                                     2-byte instruction (with *) : 7 states          3-byte instruction     : 11 states

                                     2-byte instruction        : 8 states            4-byte instruction     : 14 states

                          Note 1.       Instruction Group

                                 2.     Call instructions
                                         PD78C10A,78C11A,78C12A

5. LIST OF MODE REGISTERS

        Name of Mode Registers    Read/                                            Function
                                  Write  Specifies bit-wise the input/output of the port A.
                                         Specifies bit-wise the input/output of the port B.
    MA   MODE A register          W      Specifies bit-wise the port/control mode of the port C.
                                         Specifies bit-wise the input/output of the port C which is in port mode.
    MB   MODE B register          W      Specifies the port/extension mode of port D and port F.
                                         Specifies bit-wise the input/output of the port F which is in port mode.
    MCC  MODE CONTROL             W      Specifies operating mode of timer.
         C register                      Specifies the operating mode of timer/event counter.
                                         Control the output level of CO0 and CO1.
    MC   MODE C register          W
                                         Specifies the operating mode of serial interface.
    MM   MEMORY MAPPING           W
         register                        Specifies the enable/disable of the interrupt request.

    MF   MODE F register          W      Specifies the operating mode of A/D converter.
                                         Specifies the operation of zero-cross detector circuit.
    TMM Timer mode register       R/W

         Timer/event counter
    ETMM mode register            W

    EOM  Timer/event counter      R/W
         output mode register

    SML                           W

         Serial mode register

    SMH                           R/W

    MKL  Interrupt mask register  R/W
    MKH

    ANM  A/D channel mode         R/W
         register

    ZCM  Zero-cross mode          W
         register

34
                                                                  PD78C10A,78C11A,78C12A

6. ELECTRICAL SPECIFICATIONS
ABSOLUTE MAXIMUM RATINGS (TA = 25 C)

PARAMETER                SYMBOL        TEST CONDITIONS            RATING             UNIT

                         VDD                                      0.5 to +7.0       V

Power supply voltage     AVDD                                     AVSS to VDD +0.5   V

                         AVSS                                     0.5 to +0.5       V

Input voltage            VI                                       0.5 to VDD +0.5   V

Output voltage           VO                                       0.5 to VDD +0.5   V

                                        All output pins           4.0                mA
                         IOL
Output current low
                                        Total of all output pins
                                                                  100                mA

                                        All output pins           2.0               mA
                         IOH
Output current high
                                        Total of all output pins
                                                                  50                mA

A/D converter reference  VAREF                                    0.5 to AVDD +0.3  V
input voltage

Operating ambient        TA                                       40 to +85         C

temperature

Storage temperature      Tstg                                     65 to +150        C

Caution Even if one of the parameters exceeds its absolute maximum rating even momentarily, the quality of  5

the product may be degraded. The absolute maximum rating therefore specifies the upper or lower limit

of the value at which the product can be used without physical damages. Be sure not to exceed or fall

below this value when using the product.

                                                                                           35
                                                                          PD78C10A,78C11A,78C12A

OSCILLATOR CHARACTERISTICS (TA = 40 to +85 C, VDD = AVDD = +5.0 V 10 %, VSS = AVSS = 0 V,
                                                    VDD 0.8 V  AVDD  VDD, 3.4 V  VAREF  AVDD)

    RESONATOR RECOMMENDED CIRCUIT       PARAMETER                    TEST CONDITIONS MIN. MAX. UNIT

                                                                     A/D converter not  4                            15   MHz

                  X1                X2                               used
             C1
Ceramic*1                                         Oscillator frequency (fXX)
or
crystal                                 C2
resonator*2
                                                                                             A/D converter used 5.8
                                                                                                                     15   MHz

                                                                     A/D converter not  4                            15   MHz

                                                                     used

                      X1            X2  X1 input frequency (fX)

External                                 X1 rise time,               A/D converter used 5.8                          15   MHz
clock                                    fall time (tr, tf)
                                         X1 input high, low
                                         level width (tH, tL)                           0                            20   ns

                          HCMOS
                          Inverter

                                                                                        20                           250  ns

Cautions 1. Place oscillator circuit as close as possible to X1, X2 pins.
                2. Ensure that no other signal lines pass through the shadow area.

* 1. The ceramic oscillators and external capacitance given in the following
         table are recommended.

                                        RECOMMENDED CONSTANTS

    MAKER                 PRODUCT NAME

                                        C1[pF]                   C2[pF]

                      CSA7.37MT         30                       30
                      CST7.37MTW
                      CSA12.0MT         On-chip                  On-chip
                      CST12.0MTW
Murata Mfg. Co., Ltd  CSA15.00MX001     30                       30
TDK Corp.             FCR8.0MC
                      FCR10.0MC         On-chip                  On-chip
                      FCR12.0OMC
                      FCR15.0MC         15                       15

                                        On-chip                  On-chip

* 2. When a crystal oscillator is used, the following external capacitance is
         recommended.
         C1 = C2 = 10 pF

36
                                                                   PD78C10A,78C11A,78C12A

CAPACITANCE (TA = 25 C, VDD = VSS = 0 V)

PARAMETER                 SYMBOL           TEST CONDITIONS         MIN.  TYP.  MAX. UNIT

Input capacitance         CI                                                   10  pF

                                  fC = 1 MHz

Output capacitance        CO                                                   20  pF

                                  Unmeasured pins returned to 0 V

Input-output capacitance  CIO                                                  20  pF

                                                                                          37
                                                                            PD78C10A,78C11A,78C12A

DC CHARACTERISTICS (TA = 40 to +85 C, VDD = AVDD = +5.0 V 10 %, VSS = AVSS = 0 V)

    PARAMETER       SYMBOL             TEST CONDITIONS                      MIN.     TYP.  MAX.     UNIT
                                                                                             0.8     V
                    VIL1    All except RESET, STOP, NMI,                    0                         V
                                                                                           0.2 VDD
                            SCK, INT1, TI, AN4 to AN7                                        VDD      V
                                                                                              VDD
Input voltage low                                                                            0.45     V
                                                                                                      V
                    VIL2    RESET, STOP, NMI, SCK, INT1,                    0               200      V
                                                                                             10
                            TI, AN4 to AN7                                                   10      V
                                                                                             1.3     A
                    V1IH    All except RESET, STOP, NMI,                      2.2             20     A
                                                                            0.8 VDD           25
Input voltage               SCK, INT1, TI, AN4 to AN7, X1, X2                                 13     A
high                                                                                                mA
                            RESET, STOP, NMI, SCK, INT1,                                      15     A
                    VIH2                                                                      50    mA
                            TI, AN4 to AN7, X1, X2                                            75    mA

Output voltage low  VOL     IOL = 2.0 mA                                    VDD                       V
                    VOH     IOH = 1.0 mA                                   1.0                     A
Output voltage              IOH = 100 A                                                            A
high                                                                        VDD                      k
                                                                            0.5

Input current       II      INT1*1, TI(PC3)*2 ; 0 V  VI  VDD

Input leakage       ILI     All except INT1, TI (PC3),
current
                            0 V  VI  VDD

Output leakage      ILO     0 V  VO  VDD
current

AVDD power          AIDD1   Operating mode fXX = 15 MHz                              0.5

supply current      AIDD2   STOP mode                                                10

VDD power           IDD1    Operating mode fXX = 15 MHz                              13

supply current      IDD2    HALT mode fXX = 15 MHz                                   7

Data retention      VDDDR Hardware/software STOP mode                       2.5

voltage

Data retention              Hardware/software*3 VDDDR = 2.5 V                        1
current
                    IDDDR
Pull-up resistor*4
                            STOP mode                   VDDDR = 5 V 10%             10

                    RL      Ports A, B and C            3.5 V  VDD  5.5 V,  17       27

                                                        VI = 0 V

Caution For a detailed description of the hardware STOP mode, refer to the 87AD Series mPD78C18 User's
                Manual.

* 1. If self-bias should be generated by ZCM register.
    2. If the control mode is set by MCC register, and self-bias should be generated by ZCM register.
    3. If self-bias is not generated.
    4. PD78C11A and 78C12A only.

38
                                                                        PD78C10A,78C11A,78C12A

AC CHARACTERISTICS (TA = 40 to +85 C, VDD = AVDD = +5.0 V 10 %, VSS = AVSS = 0 V)
Read/write Operation:

PARAMETER                       SYMBOL               TEST CONDITIONS    MIN.          MAX.  UNIT
                                                                         66           250    ns
X1 input cycle time             tCYC                                     30                  ns
                                                                         35            20    ns
Address setup time (to ALE  )   tAL                                     100           250    ns
                                                                                      135    ns
Address hold time (from ALE  )  tLA     fXX = 15 MHz, CL = 100 pF        15           120    ns
                                                                          0                  ns
RD  delay time from address     tAR                                      80                  ns
                                                                        215                  ns
Address float time from RD      tAFR    CL = 100 pF                                          ns
                                                                                             ns
Data input time from address    tAD

Data input time from ALE        tLDR
Data input time from RD                      fXX = 15 MHz, CL = 100 pF

                                tRD

RD  delay time from ALE         tLR

Data hold time (from RD  )      tRDH    CL = 100 pF

ALE  delay time from RD         tRL     fXX = 15 MHz, CL = 100 pF

                                             In Data Read                                   ns
                                             fXX = 15 MHz, CL = 100 pF
RD low level width              tRR

                                             In OP Code Fetch           415                 ns
                                             fXX = 15 MHz, CL = 100 pF

ALE high level width            tLL     fXX = 15 MHz, CL = 100 pF       90                  ns

M1 setup time (to ALE  )        tML                                     30                  ns

M1 hold time (from ALE  )       tLM                                     35                  ns
IO/M setup time (to ALE  )                    fXX = 15 MHz
                                                                        30                  ns
                                tIL

IO/M hold time (from ALE  )     tLI                                     35                  ns

WR  delay time from address     tAW                                     100                 ns

                                        fXX = 15 MHz, CL = 100 pF

Data output time from ALE       tLDW                                                  180   ns

Data output time from WR        tWD     CL = 100 pF                                   100   ns

WR  delay time from ALE         tLW                                     15                  ns

Data setup time (to WR  )       tDW                                     165                 ns

Data hold time (from WR  )      tWDH    fXX = 15 MHz, CL = 100 pF       60                  ns

ALE  delay time from WR         tWL                                     80                  ns

WR low level width              tWW                                     215                 ns

                                                                                                  39
                                                                               PD78C10A,78C11A,78C12A

Serial Operation :             SYMBOL                  TEST CONDITIONS         MIN.       MAX.  UNIT
               PARAMETER                                                       800        210    ns
                                                       *1                      400               ns
  SCK cycle time                                                                1.6              s
                                           SCK input                           335               ns
  SCK low level width                                                          160               ns
                               tCYK                    *2                      700               ns
  SCK high level width                                                         335               ns
  RXD setup time (to SCK  )                SCK output                          160               ns
  RXD hold time (from SCK  )                                                   700               ns
  TXD delay time from SCK                                         *1            80               ns
                                           SCK input                            80               ns
                                                                                                 ns
                               tKKL                    *2

                                           SCK output

                                                                  *1
                                           SCK input

                               tKKH                    *2

                                           SCK output

                               tRXK        *1

                               tKRX        *1

                               tKTX        *1

* 1. If clock rate is 1 in asynchronous mode, synchronous mode, or I/O interface mode.
    2. If clock rate is 16 or 64 in asynchronous mode.

Remarks The numeric values in the table are those when fXX = 15 MHz, CL = 100 pF.

Zero-Cross Characteristics :

             PARAMETER         SYMBOL                         TEST CONDITIONS  MIN.       MAX.   UNIT
                                  VZX                                            1         1.8  VACP-P
Zero-cross detection input        AZX      AC combination                                 135
                                           60 Hz sine wave                     0.05              mV
Zero-cross accuracy               fZX
                                                                                          1     kHz
Zero-cross detection input
frequency

Other Operation :              SYMBOL                  TEST CONDITIONS         MIN.       MAX.  UNIT
               PARAMETER                                                         6              tCYC
                               tTIH, tTIL                                        6              tCYC
  TI high, low level width                                                      48              tCYC
                               tCI1H, tCI1L Event count mode                    10               s
  CI high, low level width                                                      36              tCYC
                               tCI2H,tCI2L Pulse width test mode                36              tCYC
  NMI high, low level width                                                     36              tCYC
  INT1 high, low level width   tNIH, tNIL                                       10               s
  INT2 high, low level width
  AN4 to AN7, low level width  tI1H, tI1L
  RESET high, low level width
                               tI2H, tI2L

                               tANH, tANL

                               tRSH, tRSL

40
                                                                            PD78C10A,78C11A,78C12A

A/D CONVERTER CHARACTERISTICS (TA = 40 to +85 C, VDD = +5.0 V 10 %, VSS = AVSS = 0 V,
                                                         VDD 0.5 V  AVDD  VDD, 3.4 V  VAREF  AVDD)

PARAMETER                SYMBOL         TEST CONDITIONS                     MIN.  TYP. MAX.               UNIT

Resolution                                                                  8                             Bits

                                 3.4 V  VAREF  AVDD, 66 ns  tCYC  170 ns               0.8% FSR

Absolute accuracy*               4.0 V  VAREF  AVDD, 66 ns  tCYC  170 ns               0.6% FSR
                                                                                       0.4% FSR
                                 TA = 10 to +70 C,
                                 4.0 V  VAREF  AVDD, 66 ns  tCYC  170 ns

                                 66 ns  tCYC  110 ns                        576                           tCYC
                                 110 ns  tCYC  170 ns
Conversion time          tCONV

                                                                            432                           tCYC

                                 66 ns  tCYC  110 ns                        96                            tCYC
                                 110 ns  tCYC  170 ns
Sampling time            tSAMP

                                                                            72                            tCYC

Analog input voltage VIAN        AN0 to AN7 (including unused pins)         0.3       VAREF +0.3         V

Analog input             RAN                                                      50                      M         5
impedance

Reference voltage        VAREF                                              3.4        AVDD               V

                         IAREF1  Operating mode                                   1.5                3.0  mA
                         IAREF2  STOP mode
VAREF current

                                                                                  0.7                1.5  mA

AVDD power supply        AIDD1   Operating mode fXX = 15 MHz                      0.5                1.3  mA
current                  AIDD2   STOP mode
                                                                                  10                 20   A

* Quantization error (1/2 LSB) is not included.

AC Timing Test Point             2.2 V           Test Points         2.2 V
           VDD 1.0 V           0.8 V                               0.8 V
                 0.45 V

                                                                                                                41
                                                        PD78C10A,78C11A,78C12A

tCYC-Dependent AC Characteristics Expression

PARAMETER                               EXPRESSION      MIN./MAX.  UNIT
  tAL      2T 100                                       MIN.       ns
  tLA      T 30                                         MIN.       ns
  tAR      3T 100                                       MIN.       ns
  tAD      7T 220                                       MAX.       ns
  tLDR     5T 200                                       MAX.       ns
  tRD      4T 150                                       MAX.       ns
  tLR      T 50                                         MIN.       ns
  tRL      2T 50                                        MIN.       ns
           4T 50 (In data read)
  tRR      7T 50 (In OP code fetch)                   MIN.       ns
           2T 40
  tLL      2T 100                                     MIN.       ns
  tML      T 30
  tLM      2T 100                                     MIN.       ns
  tIL      T 30
  tLI      3T 100                                     MIN.       ns
  tAW      T + 110
  tLDW     T 50                                       MIN.       ns
  tLW      4T 100
  tDW      2T 70                                      MIN.       ns
  tWDH     2T 50
  tWL      4T 50                                      MIN.       ns
  tWW      12T (SCK input)*1/6T (SCK input)*2
           24T (SCK output)                             MAX.       ns
  tCYK     5T + 5 (SCK input)*1/2.5T + 5 (SCK input)*2
           12T 100 (SCK output)                       MIN.       ns
  tKKL     5T + 5 (SCK input)*1/2.5T + 5 (SCK input)*2
           12T 100 (SCK output)                       MIN.       ns
  tKKH
                                                        MIN.       ns

                                                        MIN.       ns

                                                        MIN.       ns

                                                        MIN.       ns

                                                        MIN.       ns

                                                        MIN.       ns

* 1. If clock rate is 1, in asynchronous mode, synchronous mode, or I/O interface mode.
    2. If clock rate is 16 64, in asynchronous mode.

Cautions 1. T = tCYC = 1/fXX
                2. Other items which are not listed in this table are not dependent on oscillator frequency (fXX).

42
                                                                                                                  PD78C10A,78C11A,78C12A

Timing Waveform
Read operation

                                  tCYC

             X1

  PF7 - 0        Address (Lower)                                              Address (Upper)
                                                                tAD
  PD7 - 0        tLL                         tLA                                                                  tRDH
                                                                                                       Read Data    tRL
      ALE                                                              tLDR
                                                                tAFR
       RD
                                        tAL                          tRD
MODE1                                                                   tRR
  (M1)*1
MODE0                                               tLR
(IO/M)*2                                     tAR

                 tML                         tLM

                 tIL                         tLI

* 1. When MODE1 pin is pulled up, M1 signal is output to MODE1 pin in the 1st OP code fetch cycle.
    2. When MODE0 pin is pulled up, IO/M signal is output to MODE0 pin in sr to sr2 register read cycle.

Write operation

X1

  PF7 - 0                                                 tLDW       Address (Upper)
  PD7 - 0
                 Address (Lower)                                                         Write Data
      ALE                                                                       tDW
      WR         tLL                         tLA                                                                  tWDH
                                                                            tWW                                   tWL
MODE0                                                          tWD
(IO/M)*3
                                        tAL

                                                      tLW
                                             tAW

                 tIL                         tLI

* 3. When MODE0 pin is pulled up, IO/M signal is output to MODE0 pin in sr to sr2 register write cycle.

                                                                                                                         43
                                                                        PD78C10A,78C11A,78C12A

Serial Operation                                     tCYK
           SCK
           TXD                          tKKL               tKKH
           RXD
                                  tKTX
Timer Input Timing
                                               tRXK
                         TI
                                                                 tKRX

                                        tTIH                     tTIL

Timer/Event Counter Input Timing

    Event Counter Mode

                                        tCI1H                    tCI1L

    CI

    Pulse Width Test Mode

                                        tCI2H                    tCI2L

    CI

44
                                                                                     PD78C10A,78C11A,78C12A

Interrupt Input Timing

                                                            tNIH           tNIL

NMI

                                                            tI1L           tI1H

INT1

                                                            tI2H           tI2L

INT2

Reset Input Timing

                                                            tRSH           tRSL

RESET                                              0.8 VDD

                                                                  0.2 VDD

External Clock Timing                                       t H

                                          0.8 VDD                          tf
                  X1                                                            t H

                                       0.8 V
                                        tr

                                                                  tCYC

                                                                                     45
                                                               PD78C10A,78C11A,78C12A

   DATA MEMORY STOP MODE LOW POWER SUPPLY VOLTAGE DATA RETENTION CHARACTERISTICS
   (TA = 40 to +85 C)

       PARAMETER         SYMBOL               TEST CONDITIONS  MIN.                  TYP. MAX.  UNIT

   Data retention power   VDDDR                                2.5                       5.5      V
   supply voltage                                                                                A
                                                                                                 A
   Data retention power              VDDDR = 2.5 V                                   1   15      s
   supply current                    VDDDR = 5 V 10%                                            s
                          IDDDR

5                                                                                    10  50

   VDD rise/fall time    tRVD, tFVD                            200

   STOP setup time        tSSTVD                               12T +0.5
   (to VDD)

   STOP hold time         tHVDST                               12T +0.5                         s
   (from VDD)

   Data Retention Timing                      90 %     VDDDR
               VDD                              10 %

          STOP                       tFVD                        tRVD
                                      tSSTVD                   tHVDST

                                                                               VIH2
                                                                            VIL2

   46
                                                                         PD78C10A,78C11A,78C12AVDD Power Supply Current IDD1, IDD2 [mA]

7. CHARACTERISTIC CURVES (REFERENCE VALUES)
                                                                       IDD1, IDD2 vs VDD

                                                                                                              (TA = 25 C, fXX = 15 MHz)
                                    20

                                                                                                         IDD1 (TYP.)
                                    15

                                    10
                                                                                                         IDD2 (TYP.)

                                      5

                                                                                    0  4.5     5.0                           5.5                                                    6

                                                                                               Power Supply Voltage VDD [V]

                                                                                                                            IDD1, IDD2 vs fXX

                                                                                                                                                                      (TA = 25 C, VDD = 5 V)
                                                                                    30

VDD Power Supply Current IDD1, IDD2 [mA]                                            20
                                                                                                                                                                   IDD1 (TYP.)

                                                                                    10
                                                                                                                                                                   IDD2 (TYP.)

                                                                                    0       5       10                                                                          15

                                                                                            Oscillator Frequency fXX [MHz]

                                                                                                                                                                                               47
    Output Current Low IOL [mA]                                                        PD78C10A,78C11A,78C12A

                                                                                IOL vs VOL

                                                                                                                   (TA = 25 C, VDD = 5 V)
                                  2.5

                                                                                    TYP.
                                  2.0

                                  1.5

                                  1.0

                                  0.5

                                        0  0.1        0.2  0.3              0.4                      0.5
                                  1.5
                                  1.0          Output Voltage Low VOL [V]

                                                           IOH vs VOH

                                                                            (TA = 25 C, VDD = 5 V)

                                                TYP.

    Output Current High IOH [mA]  0.5

                                        0  0.1        0.2  0.3              0.4                      0.5

                                           Power Supply Voltage Output Voltage High VDD VOH [V]

48
                                                             PD78C10A,78C11A,78C12A

Data Retention Power Supply Current IDDDR [ A]                                           IDDDR vs VDDDR

                                                                                                                                                (TA = 25 C)
                                                 10

                                                  8

                                                  6

                                                                                                                                                   TYP.
                                                  4

                                                  2

                                                 0  2  3  4  5                                                                                                6

                                                       Data Retention Power Supply Voltage VDDDR [V]

                                                                                                                                                                 49
                                                                          PD78C10A,78C11A,78C12A

8. DIFFERENCES IN 87AD SERIES PRODUCTS (1/2)

                  Product Name    PD7810, 7811*1                PD7810H, 7811H              PD78C10, 78C11*1

    Item                                                                                 159 kinds (STOP instruction
                                                                                         added)
Number of instructions                             158 kinds

On-chip ROM                       ROM less (PD7810)             ROM less (PD7810H)     ROM less (PD78C10)
                                  4K 8 bits (PD7811)          4K 8 bits (PD7811H)  4K 8 bits (PD78C11)

On-chip RAM                                                                256 8 bits  28 (ZCM register added)
Nnmber of special registers                                  27
Operating frequency
Power supply voltage              10 to 12 MHz 4 to 10 MHz       4 to 15 MHz                       4 to 15 MHz*2
Operating temperature range                                        5 V 10 %
                                  5 V 5 %  5 V 10 %            10 to +70 C                        5 V 10 %

                                  10 to +70 C 40 to +85 C                                       40 to +85 C

Standby function                  Thirty-two bytes of the on-chip RAM 256 bytes of data  Three kinds: HALT mode,
                                  are held by low power supply voltage (3.2 V)           software STOP mode, and
                                                                                         hardware STOP mode. All
Number of HALT instruction state                             11                          data of on-chip RAM are
                                                                                         held by low power supply
                                                                                         voltage (2.5V) in software/
                                                                                         hardware STOP mode.

                                                                                                            12

HALT      CPU operation                     M3 T2 cycle repeated                                               Stop
mode      ALE
                                                   High level                                                  Low level

Zero crossing detector self-bias            Self-bias control impossible                 Self-bias control possible (by
control                                                                                  ZCM register specification)

NMI, RESET noise elimination                By clock sampling                                                  By analog delay
method

A/D converter operation control             Operation stop impossible                    Operation stop possible
                                                                                         (VAREF pin operation)

                                                                                         0.4% (TA = 10 to +70 C,

A/D converter absolute accuracy   0.4% (TA = 10 to +50 C)                                              0.6%  VAREF = 4.0V to AVDD)
     (Unit: FSR)                  0.6% (TA = 40 to +85 C)    0.4% (TA = 10 to +70 C)*3                     (TA = 40 to +85 C,
                                                                                                               VAREF = 4.0V to AVDD)
VAREF voltage range                                                                                      0.8%  (TA = 40 to +85 C
Analog input voltage range
AICC/AIDD1                                  AVCC to 0.5V to AVCC                                               VAREF = 3.4V to AVDD)
AIDD2                                                                                                          3.4 V to AVDD
IAREF/IAREF1
IAREF2                                                           0V to VAREF

                                                   6 mA Typ.                                                   0.5 mA Typ.

                                                             --                                                10 A Typ.

                                  0.5 mA Typ.                    2.0 mA Typ.                                   1.5 mA Typ.

                                                             --                                                0.7 mA Typ.

* 1.      PD7810, 7811, 78C10 and 78C11 are maintenance products.
   2.     K, E, P masks apply from 4 MHz to 12 MHz.
   3.     The PD7810HG and 7811HG G masks, PD7810HCW and 7811HCW K masks apply TA = 0 to +70 C.

50
                                                                        PD78C10A,78C11A,78C12A

PD78C10A, 78C11A,           PD78CP14                       PD78CP18
         78C12A

                         159 kinds (STOP instruction added)

ROM less (PD78C10A)     16K 8 bits (PROM)                 32K 8 bits (PROM)
4K 8 bits (PD78C11A)
8K 8 bits (PD78C12A)                                          1024 8 bits

               256 8 bits                                       4 to 15 MHz
                                                                   5 V 10 %
                         28 (ZCM register added)                 40 to +85 C

4 to 15 MHz                  6 to 15 MHz
  5 V 10 %                     5 V 5 %
40 to +85 C
                             40 to +85 C

Three kinds: Halt mode, software STOP mode, and hardware STOP mode. All data of
on-chip RAM are held by low power supply voltage (2.5 V) in software/hardware STOP
mode.

                                                            12
                                                          STOP
                                                       Low level
                                           Self-bias control possible
                                       (by ZCM register specification)

                                                 By analog delay

                           Operation stop impossible (VAREF pin operation)

0.4% (TA = 10 to +70 C, VAREF = 4.0 V to AVDD)
0.6% (TA = 40 to +85 C, VAREF = 4.0 V to AVDD)
0.8% (TA = 40 to +85 C, VAREF = 3.4 V to AVDD)

0.3 V to VAREF + 0.3 V      3.4V to AVDD         0.3 V to VAREF + 0.3 V
                              0V to VAREF
                             0.5mA Typ.
                              10 A Typ.
                             1.5 mA Typ.
                             0.7 mA Typ.

                                                                                    51
                                                                              PD78C10A,78C11A,78C12A

   DIFFERENCES IN 87AD SERIES PRODUCTS (2/2)

       Item              Product Name    PD7810, 7811*1               PD7810H, 7811H                          PD78C10, 78C11*1

                         RD/WR                            High level

   Operation             ALE                                                 Output                             High-impedance
   during RESET          PD/PF*4         Zero is output at the pin specified by the address bus.
                                         Other pins are high impedance.
   On-chip pull-up register
   (Mask option)                                                                                Impossible

   Device configuration                                   NMOS                                                  CMOS

   Standby current                       3.2 mA (10 to +70C) MAX.           3.2 mA MAX.                          50 A MAX.
                                         3.5 mA (40 to +85C) MAX.                                             (VDD = 5 V 10 %)

   Current consumption                   203.2 mA (10 to +70C) MAX.         203.2 mA MAX.                     25 mA MAX.
                                         223.5 mA (40 to +85C) MAX.                                      *5
   SCK         Cycle time input
   (Unit: ns)  Low level width                             20T
               High level width                         10T + 80
                                                        10T 80

   Bus         TLDW                                                           T + 110
                                                                                 100
   timing      TWD
                                                                              4T 100
5  (Unit: ns)
                    TDW

   Hardware STOP mode restrictions                        --                                                    Yes

   Asyncronous mode restrictions                          No                                                    Yes

   during external SCK input.

   Package                               64-pin plastic shrink DIP                                              64-pin plastic shrink DIP
                                         64-pin plastic QUIP straight*7                                         64-pin plastic QUIP
                                         64-pin plastic QUIP                                                    straight*8
                                                                                                                64-pin plastic QUIP
                                                                                                                64-pin plastic QFP
                                                                                                                (14 20 mm, 2.05 mm
                                                                                                                thickness)
                                                                                                                64-pin plastic QFP
                                                                                                                (14 20 mm, 2.70 mm
                                                                                                                thickness)
                                                                                                                68-pin plastic QFJ

   Pin connection*10                     VCC (64-pin), VDD (63-pin)                                             VDD (64-pin), STOP (63-pin)

   * 1. PD7810, 7811, 78C10 and 78C11 are maintenance products.                                                (Unit : ns)
      4. For PD7810, 7810H, 78C10 and 78C10A.
      5.

                                         For the asyncronous mode with clock  For the asyncronous mode with clock
                                         rate x1, syncronous mode, and I/O    rate 16 and 64
                                         interface mode

                       Cycle time input  12T                                                                6T
             SCK Low level width
                                         5T + 5                                            2.5T + 5
                       High level width
                                         5T + 5                                            2.5T + 5

   Remarks T = tCYC = 1/fxx

   52
                                                                                  PD78C10A,78C11A,78C12A

PD78C10A, 78C11A,             PD78CP14                       PD78CP18
         78C12A

                               High-impedance

Only PD78C11A, 78C12A                             Impossible
possible (ports A, B, C)
                                    CMOS                          50 A MAX.
           50 A MAX.                                          (VDD = 5 V 10 %)
       (VDD = 5 V 10 %)          1 mA MAX.
                               (VDD = 5 V 5 %)
         25 mA MAX.
                               32 mA MAX.                      35 mA MAX.

                                  *5

                     T + 110                                   T + 130

                     110                                       140

                     4T 100                                  4T 140                                                 5

         Yes*6                                       No

                                  No

                          64-pin plastic shrink DIP

                          64-pin plastic QUIP            64-pin plastic shrink DIP
                                                         64-pin plastic QUIP
                          64-pin plastic QFP (14 20    64-pin plastic QFP (14 20
                                                         mm, 2.70 mm thickness)
64-pin plastic shrink DIP mm, 2.70 mm thickness)         64-pin ceramic shrink DIP
                                                         with window
64-pin plastic QUIP straight*9 68-pin plastic QFJ        64-pin ceramic WQFN

64-pin plastic QUIP       64-pin ceramic shrink DIP

64-pin plastic QFP (14 20 with window

mm, 2.70 mm thickness) 64-pin ceramic QUIP with

68-pin plastic QFJ        window

                          64-pin ceramic WQFN

                          VDD (64-pin), STOP (63-pin)

* 6. K mask products only
    7. PD7811, 7811H only
    8. PD78C11, only
    9. PD78C11A, 78C12A only

   10. Items in the parentheses are the pin numbers for the 64-pin plastic shrink DIP, 64-pin plastic QUIP straight
         and 64-pin plastic QUIP.

Caution  Since the oscillator characteristics, I/O level, and some internal operation timing are different, be careful
         when studying direct replacement of the mPD78C10A, 78C11A, 78C12A and PD7810, 7811, 7810H,
         7811H, 78C10, 78C11.

                                                                                      53
9. PACKAGE INFORMATION                                                    PD78C10A,78C11A,78C12A

   64 PIN PLASTIC SHRINK DIP (750 mil)                                             33

                       64

          1                                                               32

                    A

                                                                                                      K

                                                                                                      L

       I

    J

    G  H     F                                                                M                                   R

             D  NM                                                        CB

       NOTE                                                               ITEM MILLIMETERS INCHES
       1) Each lead centerline is located within 0.17 mm (0.007 inch) of
                                                                          A   58.68 MAX. 2.311 MAX.
            its true position (T.P.) at maximum material condition.
                                                                          B   1.78 MAX. 0.070 MAX.
       2) Item "K" to center of leads when formed parallel.
                                                                          C   1.778 (T.P.) 0.070 (T.P.)

                                                                          D   0.500.10               0.020+00..000045

                                                                          F   0.9 MIN.                0.035 MIN.

                                                                          G   3.20.3                 0.1260.012

                                                                          H   0.51 MIN.               0.020 MIN.

                                                                          I   4.31 MAX.               0.170 MAX.

                                                                          J   5.08 MAX.               0.200 MAX.

                                                                          K   19.05 (T.P.) 0.750 (T.P.)

                                                                          L   17.0                    0.669

                                                                          M   0 . 2 5 + 00 .. 10 05  0.010+00..000043

                                                                          N   0.17                    0.007

                                                                          R   0~15                   0~15

                                                                                                      P64C-70-750A,C-1

54
PD78C10A,78C11A,78C12A

                                                      55
                                                                          PD78C10A,78C11A,78C12A

56
64PIN PLASTIC QFP (14 20) (UNIT: mm)                                                PD78C10A,78C11A,78C12A

                                                      A                                          detail of lead end
                                                      B

     51                                                  33
   52                                                       32

                                                                           C   D      S
                                                                                              Q
                                                                                                         55

   64                                                       20

F     1                                                  19

   G     H IM                                            J

                                                                K

P

                                                                           M

                                                     N             L

NOTE                                                                                  P64GF-100-3B8,3BE,3BR-1
Each lead centerline is located within 0.20
mm (0.008 inch) of its true position (T.P.) at           ITEM         MILLIMETERS                INCHES
maximum material condition.                                A
                                                           B          23.60.4        0.9290.016
                                                           C          20.00.2        0.795+00..000098
                                                           D          14.00.2        0.551+00..000098
                                                           F          17.60.4        0.6930.016
                                                           G
                                                           H          1.0             0.039
                                                            I
                                                           J          1.0             0.039
                                                           K
                                                           L          0.400.10       0.016+00..000045
                                                           M          0.20            0.008
                                                           N
                                                           P          1.0 (T.P.)      0.039 (T.P.)
                                                           Q          1.80.2         0.071+00..000089
                                                           S          0.80.2         0.031+00..000098
                                                                      0.15+00..1005  0.006+00..000043
                                                                      0.12            0.005

                                                                      2.7             0.106

                                                                      0.10.1         0.0040.004

                                                                      3.0 MAX.        0.119 MAX.

                                                                                                                57
                                                                          PD78C10A,78C11A,78C12A

     ES 64PIN CERAMIC QFP (REFERENCE DRAWING) (UNIT: mm)

                                                                                                    Cautions 1. The metal cap is connected to
                                                                                                                          pin 26 and is VSS (GND) level.

                                                                                                                     2. The bottom leads are tilted.
                                                                                                                     3. Since cutting of the end of the

                                                                                                                          leads is no process-controlled,
                                                                                                                          the lead length is unspecified.

58
                                                                                                               PD78C10A,78C11A,78C12A

68PIN PLASTIC QFJ ( 950 mil) (UNIT: mm)                                                          C          D

                                                                             A
                                                                             B

                                    68
                                     1

      J  F                                                                      E

G                                                                                                           U
   H

      I     K                                                                                            T
                 M                                                              Q

                    NM

NOTE                                              P                             MILLIMETERS                       P68L-50A1-2
                                                                                 25.20.2                     INCHES
Each lead centerline is located within 0.12     ITEM                             24.20                      0.9920.008
mm (0.005 inch) of its true position (T.P.) at    A                              24.20                      0.953
maximum material condition.                       B                              25.20.2                   0.953
                                                  C                              1.940.15                  0.9920.008
                                                  D                              0.6                        0.076+00..000076
                                                   E                             4.40.2                    0.024
                                                   F                             2.80.2                    0.173+00..000098
                                                  G                              0.9 MIN.                   0.110+00..000098
                                                  H                              3.4                        0.035 MIN.
                                                   I                             1.27 (T.P.)                0.134
                                                   J                             0.401.0                   0.050 (T.P.)
                                                   K                             0.12                       0.016+00..000045
                                                  M                              23.120.20                 0.005
                                                  N                              0.15                       0.910+00..000098
                                                   P                             R 0.8                      0.006
                                                  Q                              0.20+00..1005             R 0.031
                                                   T                                                        0.008+00..000042
                                                  U

                                                                                                                               59
                                                           PD78C10A, 78C11A, 78C12A

5 10. RECOMMENDED SOLDERING CONDITIONS

            The PD78C10A, 78C11A, and 78C12A should be soldered and mounted under the conditions recommended in
        the table below.

            For detail of recommended soldering conditions, refer to the information document "Semiconductor Device
        Mounting Technology Manual" (IEI-1207).

            For soldering methods and conditions other than those recommended below, contact our sales personnel.

                        Table 10-1 Surface Mounting Type Soldering Conditions

(1) PD78C10AGF-3BE     : 64-pin plastic QFP (14 20 mm)

    PD78C11AGF--3BE : 64-pin plastic QFP (14 20 mm)

    PD78C12AGF--3BE : 64-pin plastic QFP (14 20 mm)

      Soldering Method                                   Soldering Conditions                      Recommended
    Infrared reflow                                                                              Condition Symbol
                        Package peak temperature : 235 C, Duration : 30 sec. max. (210
    VPS                 C min.), Number of times : 2 max.                                              IR35-00-2
                        
    Wave soldering      (1) Start the second reflow after the device temperature by the first          VP15-00-2
    Pin part heating
                             reflow returns to normal.                                                 WS60-00-1
                        (2) Flux washing by the water after the first reflow should be avoided.

                        Package peak temperature : 215 C, Duration : 40 sec. max. (200
                        C min.), Number of times : 2 max.
                        
                        (1) Start the second reflow after the device temperature by the first

                             reflow returns to normal.
                        (2) Flux washing by the water after the first reflow should be avoided.

                        Solder bath temperature : 260 C max., Duration : 10 sec. max.,
                        Number of times : 1
                        Pre-heating temperature : 120 C max. (package surface tempera-
                        ture)

                        Pin temperature : 300 C max.,
                        Duration: 3 sec. max. (per device side)

Caution Do not use two or more soldering methods in combination (except the pin part heating method).

(2) PD78C10AL          : 68-pin plastic QFJ ( 950 mil)
   PD78C11AL-       : 68-pin plastic QFJ ( 950 mil)
   PD78C12AL-       : 68-pin plastic QFJ ( 950 mil)

      Soldering Method                                   Soldering Conditions                      Recommended
    Infrared reflow                                                                              Condition Symbol
    VPS                 Package peak temperature : 230 C, Duration : 30 sec. max.
    Pin part heating    (210 C min.), Number of times : 1                                             IR30-00-1
                        Package peak temperature : 215 C, Duration : 40 sec. max.
                        (200 C min.), Number of times : 1                                            VP15-00-1
                        Pin temperature : 300 C max., Duration : 3 sec. max. (per device
                        side)

Caution Do not use two or more soldering methods in combination (except the pin part heating method).

60
                                                                        PD78C10A, 78C11A, 78C12A

                         Table 10-2 Inserted Type Soldering Conditions

(1) PD78C10ACW          : 64-pin plastic shrink DIP (750 mil)
   PD78C11ACW-       : 64-pin plastic shrink DIP (750 mil)
   PD78C12ACW-       : 64-pin plastic shrink DIP (750 mil)
   PD78C10AGQ-36        : 64-pin plastic QUIP
   PD78C11AGQ--36    : 64-pin plastic QUIP
   PD78C12AGQ--36    : 64-pin plastic QUIP

       Soldering Method               Soldering Conditions
Wave soldering           Solder bath temperature: 260 C max.
(pin only)               Duration: 10 sec. max.
                         Pin temperature: 300 C max.
Pin part heating         Duration: 3 sec. max. (per pin)

Caution Ensure that the application of wave soldering is limited to
                the pins and no solder touches the main unit directly.

(2) PD78C11AGQ--37 : 64-pin plastic QUIP straight
   PD78C12AGQ--37 : 64-pin plastic QUIP straight

    Soldering Method                  Soldering Conditions
Pin part heating         Pin temperature: 300 C max.
                         Duration: 3 sec. max. (per pin)

                                                                        61
                                                                                  PD78C10A,78C11A,78C12A

APPENDIX DEVELOPMENT TOOLS                                                                                                  5

    The following development tools are available to develop a system which uses 87AD series products.
Language Processor

                            This is a program which converts a program written in mnemonic to an object code that micro-
                            computer execution is possible.
                            Besides, it contains a function to automatically create a symbol/table, and optimize a branch
                            instruction.

87AD series                 Host Machine                  OS      Supply Medium   Ordering Code (Product Name)
relocatable assembler       PC-9800 series                          3.5-inch 2HD
                                                    MS-DOSTM                                  S5A13RA87
          (RA87)                                     Ver. 2.11       5-inch 2HD
                                                                    3.5-inch 2HC              S5A10RA87
                                       IBM PC/ATTM        to         5-inch 2HC               S7B13RA87
PROM Write Tools                                    Ver. 5.00A*                               S7B10RA87

                                                     PC DOSTM
                                                      (Ver. 3.1)

              PG-1500       With an provided board and an optional programmer adapter connected, this PROM programmer
                            can manipulate from a stand-alone or host machine to perform programming on single-chip
                            microcomputer which incorporates PROM.
                            It is also capable of programming a typical PROM ranging from 256K to 4M bits.

    Hardware  PA-78CP14CW/  PROM programmer adapter for PD78CP14/78CP18. Used by connecting to PG-1500.
              GF/GQ/KB/L

              PA-78CP14CW For PD78CP14CW, 78CP14DW, 78CP18CW, 78CP18DW

              PA-78CP14GF For PD78CP14GF-3BE, 78CP18GF-3BE

              PA-78CP14GQ For PD78CP14G-36, 78CP14R, 78CP18GQ-36

              PA-78CP14KB For PD78CP14KB, 78CP18KB

              PA-78CP14L    For PD78CP14L

                            Connected PG-1500 to a host machine by using serial and parallel interface, to control the PG-
                            1500 on a host machine.

    Software  PG-1500        Host Machine                 OS      Supply Medium   Ordering Code (Product Name)
              controller    PC-9800 series                          3.5-inch 2HD             S5A13PG1500
                                                      MS-DOS         5-inch 2HD              S5A10PG1500
                                                     Ver. 2.11

                                                          to
                                                    Ver. 5.00A*

                            IBM PC/AT               PC DOS        5-inch 2HC      S7B10PG1500
                                                    (Ver. 3.1)

    * Ver. 5.00/5.00A has a task swap function, but this function cannot be used with this software.
Remarks Operation of assemblers and the PG-1500 controller are guaranteed only on the host machines and

                operating systems quoted above.

62
                                                                       PD78C10A,78C11A,78C12A

Debugging tools

   An in-circuit emulator (IE-78C11-M) is available as a program debugging tool for 87AD series. The following table
shows its system configuration.

Hardware  IE-78C11-M       The IE-78C11-M is an in-circuit emulator which works with 87AD series.
          EV-9001-64       Only the IE-78C11-M should be used for a plastic QUIP package, while it should be used with a
          EV-9200G-64      conversion socket for a plastic shrink DIP package.
                           It can be connected to a host machine to perform efficient debugging.

                           Conversion sockets for plastic shrink DIP.
                           Used in combination with the IE-78C11-M.

                           64-pin LCC socket. Can be used as a substitute for 64-pin plastic QFP products with window in
                           combination with the PD78CP14KB/78CP18KB.

                           Connects the IE-78C11-M to host machine by using the RS-232-C, then controls the IE-78C11-M
                           on host machine.

Software  IE-78C11-M       Host Machine         OS     Supply Medium   Ordering Code (Product Name)
          control program  PC-9800 series                3.5-inch 2HD            S5A13IE78C11
          (IE controller)                   MS-DOS        5-inch 2HD             S5A10IE78C11
                                            Ver. 2.11     5-inch 2HC              S7B10IE78C11
                           IBM PC/AT
                                                 to
                                           Ver. 3.30D

                                            PC DOS
                                           (Ver. 3.1)

Remarks Operation of the IE controller is guaranteed only on the host machine and operating systems quoted
                above.

                                                                                                                          63
        PD78C10A,78C11A,78C12A

[MEMO]

64
                                                                 PD78C10A,78C11A,78C12A

                         NOTES FOR CMOS DEVICES

1 PRECAUTION AGAINST ESD FOR SEMICONDUCTORS

     Note: Strong electric field, when exposed to a MOS device, can cause destruction of
               the gate oxide and ultimately degrade the device operation. Steps must be
               taken to stop generation of static electricity as much as possible, and quickly
               dissipate it once, when it has occurred. Environmental control must be
               adequate. When it is dry, humidifier should be used. It is recommended to
               avoid using insulators that easily build static electricity. Semiconductor
               devices must be stored and transported in an anti-static container, static
               shielding bag or conductive material. All test and measurement tools including
               work bench and floor should be grounded. The operator should be grounded
               using wrist strap. Semiconductor devices must not be touched with bare
               hands. Similar precautions need to be taken for PW boards with semiconductor
               devices on it.

2 HANDLING OF UNUSED INPUT PINS FOR CMOS

     Note: No connection for CMOS device inputs can be cause of malfunction. If no
               connection is provided to the input pins, it is possible that an internal input
               level may be generated due to noise, etc., hence causing malfunction. CMOS
               device behave differently than Bipolar or NMOS devices. Input levels of CMOS
               devices must be fixed high or low by using a pull-up or pull-down circuitry. Each
               unused pin should be connected to VDD or GND with a resistor, if it is considered
               to have a possibility of being an output pin. All handling related to the unused
               pins must be judged device by device and related specifications governing the
               devices.

3 STATUS BEFORE INITIALIZATION OF MOS DEVICES

     Note: Power-on does not necessarily define initial status of MOS device. Production
               process of MOS does not define the initial operation status of the device.
               Immediately after the power source is turned ON, the devices with reset
               function have not yet been initialized. Hence, power-on does not guarantee
               out-pin levels, I/O settings or contents of registers. Device is not initialized
               until the reset signal is received. Reset operation must be executed immedi-
               ately after power-on for devices having reset function.

                                                                                                                                                       65
                                                       PD78C10A,78C11A,78C12A

The export of these products from Japan is regulated by the Japanese government. The export of some or all of these products
may be prohibited without governmental license. To export or re-export some or all of these products from a country other
than Japan may also be prohibited without a license from that country. Please call an NEC sales representative.

The customer must judge : PD78C11ACW-, 78C11AGF--3BE, 78C11AGQ--36, 78C11AGQ--37,

the need for license  PD78C11AL-, 78C12ACW-, 78C12AGF--3BE, 78C12AGQ--36,

                      PD78C12AGQ--37, 78C12AL-

License not needed :  PD78C10ACW, 78C10AGF-3BE, 78C10AGQ-36, 78C10AL

No part of this document may be copied or reproduced in any form or by any means without the prior written
consent of NEC Corporation. NEC Corporation assumes no responsibility for any errors which may appear in this
document.
NEC Corporation does not assume any liability for infringement of patents, copyrights or other intellectual
property rights of third parties by or arising from use of a device described herein or any other liability arising
from use of such device. No license, either express, implied or otherwise, is granted under any patents,
copyrights or other intellectual property rights of NEC Corporation or others.
While NEC Corporation has been making continuous effort to enhance the reliability of its semiconductor devices,
the possibility of defects cannot be eliminated entirely. To minimize risks of damage or injury to persons or
property arising from a defect in an NEC semiconductor device, customer must incorporate sufficient safety
measures in its design, such as redundancy, fire-containment, and anti-failure features.
NEC devices are classified into the following three quality grades:
"Standard", "Special", and "Specific". The Specific quality grade applies only to devices developed based on
a customer designated "quality assurance program" for a specific application. The recommended applications
of a device depend on its quality grade, as indicated below. Customers must check the quality grade of each
device before using it in a particular application.

    Standard: Computers, office equipment, communications equipment, test and measurement equipment,
                  audio and visual equipment, home electronic appliances, machine tools, personal electronic
                  equipment and industrial robots

    Special: Transportation equipment (automobiles, trains, ships, etc.), traffic control systems, anti-disaster
                  systems, anti-crime systems, safety equipment and medical equipment (not specifically designed
                  for life support)

    Specific: Aircrafts, aerospace equipment, submersible repeaters, nuclear reactor control systems, life
                  support systems or medical equipment for life support, etc.

The quality grade of NEC devices in "Standard" unless otherwise specified in NEC's Data Sheets or Data Books.
If customers intend to use NEC devices for applications other than those specified for Standard quality grade,
they should contact NEC Sales Representative in advance.
Anti-radioactive design is not implemented in this product.

                                                                           M4 94.11

                          MS-DOS is a trademark of Microsoft Corporation.
                      PC/AT and PC DOS are trademarks of IBM Corporation.
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