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UPD720201K8-701-BAC-A

器件型号:UPD720201K8-701-BAC-A
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
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器件描述

UPD720201K8-701-BAC-A器件文档内容

                               Data Sheet

PD720201/PD720202              R19DS0047EJ0500
                                             Rev.5.00
ASSP (USB3.0 HOST CONTROLLER)
                                       Jan. 17, 2013

1. OVERVIEW

The PD720201 and PD720202 are Renesas' third generation Universal Serial Bus 3.0 host controllers,
which comply with Universal Serial Bus 3.0 Specification, and Intel's eXtensible Host Controller Interface
(xHCI). These devices reduce power consumption and offer a smaller package foot-print making them ideal
for designers who wish to add the USB3.0 interface to mobile computing devices such as laptops and
notebook computers.

The PD720201 supports up to four USB3.0 SuperSpeed ports and the PD720202 supports up to two
USB3.0 SuperSpeed ports. The PD720201 and PD720202 use a PCI Express Gen 2 system interface
bus allowing system designers to easily add up to four (PD720201) or two (PD720202) USB3.0
SuperSpeed ports to systems containing the PCI Express bus interface. When connected to USB 3.0-
compliant peripherals, the PD720201 and PD720202 can transfer information at clock speeds of up to 5
Gbps. The PD720201 and PD720202 and USB3.0 standard are fully compliant and backward compatible
with the previous USB2.0 standard. The new USB3.0 standard supports data transfer speeds of up to ten
times faster than those of the previous-generation USB2.0 standard, enabling quick and efficient transfers of
large amounts of information.

     1.1  Features

       z Compliant with Universal Serial Bus 3.0 Specification Revision 1.0, which is released by USB
             Implementers Forum, Inc
                - Supports the following speed data rate as follows: Low-Speed (1.5 Mbps) / Full-Speed (12
                      Mbps) / Hi-Speed (480 Mbps) / SuperSpeed (5 Gbps)
                - PD720201 supports up to 4 downstream ports for all speeds
                - PD720202 supports up to 2 downstream ports for all speeds
                - Supports all USB compliant data transfer types as follows; Control / Bulk / Interrupt /
                      Isochronous transfer

          z Compliant with Intel's eXtensible Host Controller Interface (xHCI) Specification Revision 1.0
                - Supports USB debugging capability on all SuperSpeed ports.

          z Supports USB legacy function
          z Compliant with PCI Express Base Specification Revision 2.0
          z Supports Latency Tolerance Reporting ECN of PCI Express Specification
          z Supports ExpressCardTM Standard Release1.0
          z Supports PCI Express Card Electromechanical Specification Revision 2.0
          z Supports PCI Bus Power Management Interface Specification Revision 1.2
          z Supports USB Battery Charging Specification Revision 1.2 and other portable devices

                - DCP mode of BC 1.2
                - CDP mode of BC 1.2
                - China Mobile Phone Chargers
                - EU Mobile Phone Chargers
                - Apple iOS products
          z Operational registers are direct-mapped to PCI memory space
          z Supports Serial Peripheral Interface (SPI) type ROM for Firmware
          z Supports Firmware Download Interface from system BIOS or system software
          z System clock: 24 MHz crystal

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PD720201/PD720202          1. OVERVIEW

z Small and low count pin package with improved signal pin assignment for efficient PCB layout
      - PD720201 adopts 68pin QFN (8 x 8)
      - PD720202 adopts 48pin QFN (7 x 7)

z 3.3 V and 1.05 V power supply

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PD720201/PD720202                                                     1. OVERVIEW

1.2 Applications

Desktop and Laptop computers, Tablet, Server, PCI Express Card / Express Card, Digital TV, Set-Top-Box,
BD Player/Recorder, Media Player, Digital Audio systems, Projector, Multi Function Printer, Storage, Router,
NAS, etc

1.3 Ordering Information

         Part Number             Package       Operating temperature        Remark
PD720201K8-701-BAC-A       68-pin QFN (8 8)          0 ~ 85 C      Lead-free product
PD720202K8-701-BAA-A       48-pin QFN (7 x 7)                         Lead-free product
                                                      -40 ~ 85 C
PD720201K8-711-BAC-A       68-pin QFN (8 8)                         Lead-free product
PD720202K8-711-BAA-A       48-pin QFN (7 x 7)                         Lead-free product

Note PD720201K8-711-BAC-A & PD720202K8-711-BAA-A should use the FW Download function.
              PD720201K8-711-BAC-A & PD720202K8-711-BAA-A do not support the External ROM (Serial
               Peripheral Interface (SPI) type ROM).
              PD720201 & PD720202 should download the firmware from the External ROM (-701 versions only)
               or by FW download function after Power on Reset.
               Regarding the External ROM & FW Download function, refer to "6.How to Access External ROM" & "7.
              FW Download Interface" in the PD720201 & PD720202 User's manual : R19UH0078E.

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PD720201/PD720202                                              1. OVERVIEW

1.4 Block Diagram

                           Figure 1-1. PD720201 Block Diagram

                           Figure 1-2. PD720202 Block Diagram

PCI Express      Complies with PCI Express Gen2 interface, with 1 lane. This block includes both
Gen2 Interface   the link and PHY layers.
xHCI Controller  Handles all support required for USB 3.0, SuperSpeed and Hi-/Full-/Low-speed.
                 This block includes the register interface from the system.
Root hub
SS PHY           Hub function in host controller.
HS/FS/LS PHY     For SuperSpeed Tx/Rx
Power SW I/F
                 For Hi-/Full-/Low-Speed Tx/Rx
SPI Interface
                 Connected to external power switch for port power control and over current
OSC              detection.
                 Connected to external serial ROM. When system BIOS or system software does
                 not support FW download function, the external serial ROM is required.
                 Internal oscillator block.

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PD720201/PD720202                                                                                                                           1. OVERVIEW

1.5 Pin Configuration (TOP VIEW)

    68-pin QFN (8 8)
      PD720201K8-701-BAC-A
      PD720201K8-711-BAC-A
                                                  Figure 1-3. Pin Configuration of PD720201

            U2DM4
                   U2DP4
                          VDD33
                                  U3RXDN4
                                         U3RXDP4
                                                 VDD10
                                                        U3TXDN4
                                                                U3TXDP4
                                                                       VDD10
                                                                               U2DM3
                                                                                      U2DP3
                                                                                              VDD33
                                                                                                     U3RXDN3
                                                                                                             U3RXDP3
                                                                                                                    VDD10
                                                                                                                            U3TXDN3
                                                                                                                                   U3TXDP3

            68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52

SMIB 1                                                                                                                                      51 U2DM2

PERSTB 2                                                                                                                                    50 U2DP2

PEWAKEB 3                                                                                                                                   49 VDD33

PECLKP 4                                                                                                                                    48 U3RXDN2

PECLKN 5                                                                                                                                    47 U3RXDP2

AVDD33 6                                                                                                                                    46 VDD10

PETXP 7                                                                                                                                     45 U3TXDN2

PETXN 8                                                                                                                                     44 U3TXDP2

VDD10 9                    GND                                                                                                              43 VDD10

PERXP 10                                                                                                                                    42 U2DM1

PERXN 11                                                                                                                                    41 U2DP1

VDD10 12                                                                                                                                    40 VDD33

PECREQB 13                                                                                                                                  39 U3RXDN1

PONRSTB 14                                                                                                                                  38 U3RXDP1

VDD33 15                                                                                                                                    37 VDD10

SPISO 16                                                                                                                                    36 U3TXDN1

SPICSB 17                                                                                                                                   35 U3TXDP1

            18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34

            SPISCK
                   SPISI
                          OCI4B

                                  PPON4
                                         OCI3B
                                                 PPON3
                                                        OCI2B
                                                                PPON2
                                                                       OCI1B
                                                                               PPON1
                                                                                      VDD10
                                                                                              VDD33

                                                                                                     XT2
                                                                                                             XT1
                                                                                                                    AVDD33
                                                                                                                            RREF
                                                                                                                                   IC(L )

R19DS0047EJ0500 Rev. 5.00                                                                                                                   Page 5 of 40
Jan. 17, 2013
PD720201/PD720202                                                                                                               1. OVERVIEW
    48-pin QFN (7 x 7)
      PD720202K8-701-BAA-A
      PD720202K8-711-BAA-A

                                                  Figure 1-4. Pin Configuration of PD720202

                           PEWAKEB
                                  PERSTB
                                         SMIB
                                                 U2DM2
                                                        U2DP2
                                                                VDD33
                                                                       VDD10
                                                                               U3RXDN2
                                                                                      U3RXDP2
                                                                                              VDD10
                                                                                                     U3TXDN2
                                                                                                             U3TXDP2

                           48 47 46 45 44 43 42 41 40 39 38 37

PECLKP 1                                                                                                              36 U2DM1

PECLKN 2                                                                                                              35 U2DP1

AVDD33 3                                                                                                              34 VDD33

PETXP 4                                                                                                               33 VDD10

PETXN 5                                                                                                               32 U3RXDN1

VDD10 6                    GND                                                                                        31 U3RXDP1
PERXP 7                                                                                                               30 VDD10

PERXN 8                                                                                                               29 U3TXDN1

VDD10 9                                                                                                               28 U3TXDP1

PECREQB 10                                                                                                            27 IC(L)

PONRSTB 11                                                                                                            26 RREF

VDD33 12                                                                                                              25 AVDD33

                           13 14 15 16 17 18 19 20 21 22 23 24

                           SPISO
                                  SPICSB
                                         SPISCK

                                                 SPISI
                                                        OCI2B
                                                                PPON2
                                                                       OCI1B
                                                                               PPON1
                                                                                      VDD10
                                                                                              VDD33

                                                                                                     XT2
                                                                                                             XT1

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2. PIN FUNCTION

This section describes each pin functions.

2.1 Power supply

                                            Table 2-1. Power Supply

    Pin    PD720201          PD720202           I/O                              Function
  Name         Pin No.           Pin No.      Type    +3.3 V power supply
VDD33
         15, 29, 40, 49,   12, 22, 34, 43     Power
VDD10    57, 66
                           6, 9, 21, 30, 33,  Power +1.05 V power supply.
AVDD33   9, 12, 28, 37,    39, 42
GND      43, 46, 54, 60,
IC(L)    63                3, 25              Power   +3.3 V power supply for analog circuit.
                           GND PAD            Power   Connect to ground.
         6, 32             27                         Test pin. Connect to ground.
                                                 I
         GND PAD

         34

2.2 Analog Signal

                                            Table 2-2. Analog Signal

    Pin    720201     720202    I/O           Active                             Function
  Name     Pin No.    Pin No.  Type           Level   Reference resistor connection.

RREF     33         26         USB2              -

2.3 System clock

                                            Table 2-3. System Clock

    Pin    720201     720202   Type           Active                             Function
  Name     Pin No.    Pin No.                 Level
                                  I                   Oscillator in
XT1      31         24         (OSC)             -    Connect to 24 MHz crystal.
                                                      Oscillator out
XT2      30         23            O              -    Connect to 24 MHz crystal.
                               (OSC)

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PD720201/PD720202                                                                  2. PIN FUNCTION

2.3.1 System Interface signal

                                     Table 2-4. System Interface Signal

Pin Name    720201          720202      I/O   Active                             Function
PONRSTB     Pin No.         Pin No.   Type    Level
                           11                  Low    Power on reset signal. When supporting wakeup
           14                            I            from D3cold, this signal should be pulled high
                           46         (3.3 V   Low    with system auxiliary power supply.
SMIB       1                         Schmitt
                                      Input)          System management Interrupt signal. This is
                                                      controlled with the USB Legacy Support
                                        O             Control/Status register. Refer to the User's
                                     (Open            Manual.
                                     Drain)

2.3.2 PCI Express Interface

                                     Table 2-5. PCI Express Interface

Pin Name   720201          720202     I/O    Active                             Function
PECLKP      Pin No.         Pin No.   Type    Level   PCI Express 100 MHz Reference Clock.
                           1
           4               2             I       -
                           4         (PCIE)
PECLKN 5                   5                  -       PCI Express 100 MHz Reference Clock.
                           7             I
PETXP      7               8         (PCIE)   -       PCI Express Transmit Data+.
                           47
PETXN      8                            O     -       PCI Express Transmit Data-.
                           48        (PCIE)
PERXP      10                                 -       PCI Express Receive Data+.
                           10           O
PERXN      11                        (PCIE)   -       PCI Express Receive Data-.

PERSTB 2                                 I    Low PCI Express "PERST#" signal.
                                     (PCIE)
PEWAKEB 3                                     Low PCI Express "WAKE#" signal. This signal is used
                                         I                for remote wakeup mechanism, and requests the
PECREQB 13                           (PCIE)               recovery of power and reference clock input.

                                         I    Low PCI Express "CLKREQ#" signal. This signal is
                                     (3.3 V               used to request run/stop of reference clock.
                                     Input)

                                        O
                                     (Open
                                     Drain)

                                        O
                                     (Open
                                     Drain)

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PD720201/PD720202                                             2. PIN FUNCTION

2.3.3 USB Interface

                                    Table 2-6. USB Interface

   Pin Name  720201        720202     I/O    Active                             Function
U3TXDP1      Pin No.       Pin No.   Type    Level
U3TXDN1      35            28                        USB3.0 Transmit data D+ signal for SuperSpeed
U3RXDP1      36            29          O        -
U3RXDN1      38            31       (USB3)      -    USB3.0 Transmit data D- signal for SuperSpeed
U2DP1        39            32                   -
U2DM1        41            35          O        -    USB3.0 Receive data D+ signal for SuperSpeed
OCI1B        42            36       (USB3)      -
             26            19                   -    USB3.0 Receive data D- signal for SuperSpeed
PPON1                                   I     Low
                                    (USB3)           USB2.0 D+ signal for Hi-/Full-/Low-Speed
U3TXDP2                                       High
U3TXDN2                                 I            USB2.0 D- signal for Hi-/Full-/Low-Speed
U3RXDP2                             (USB3)      -
U3RXDN2                                         -    Over-current status input signal.
U2DP2                                 I/O       -    0: Over-current condition is detected
U2DM2                               (USB2)      -    1: No over-current condition is detected
OCI2B                                           -    USB port power supply control signal.
                                      I/O       -    0: Power supply OFF
PPON2                               (USB2)    Low    1: Power supply ON
                                                     USB3.0 Transmit data D+ signal for SuperSpeed
                                        I     High
                                    (3.3 V           USB3.0 Transmit data D- signal for SuperSpeed
                                     Input)
                                                     USB3.0 Receive data D+ signal for SuperSpeed
             27            20       O
                                                     USB3.0 Receive data D- signal for SuperSpeed
                                    (3.3 V
                                                     USB2.0 D+ signal for Hi-/Full-/Low-Speed
                                    Output)
                                                     USB2.0 D- signal for Hi-/Full-/Low-Speed
             44            37          O
                                    (USB3)           Over-current status input signal.
                                                     0: Over-current condition is detected
             45            38          O             1: No over-current condition is detected
                                    (USB3)           USB port power supply control signal.
                                                     0: Power supply OFF
             47            40           I            1: Power supply ON
                                    (USB3)

             48            41           I
                                    (USB3)

             50            44       I/O

                                    (USB2)

             51            45       I/O

                                    (USB2)

             24            17          I
                                    (3.3 V
                                    Input)

             25            18       O

                                    (3.3 V

                                    Output)

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PD720201/PD720202                                        2. PIN FUNCTION

Pin Name  720201 720202        I/O     Active  Function
          Pin No. Pin No.     Type     Level

U3TXDP3   52               -     O     -       USB3.0 Transmit data D+ signal for SuperSpeed
                              (USB3)

U3TXDN3   53               -     O     -       USB3.0 Transmit data D- signal for SuperSpeed
                              (USB3)

U3RXDP3   55               -      I    -       USB3.0 Receive data D+ signal for SuperSpeed
                              (USB3)

U3RXDN3   56               -      I    -       USB3.0 Receive data D- signal for SuperSpeed
                              (USB3)

U2DP3     58               -    I/O    -       USB2.0 D+ signal for Hi-/Full-/Low-Speed
                              (USB2)

U2DM3     59               -    I/O    -       USB2.0 D- signal for Hi-/Full-/Low-Speed
                              (USB2)

OCI3B     22               -     I     Low Over-current status input signal.
                              (3.3 V               0: Over-current condition is detected
                              Input)               1: No over-current condition is detected

PPON3     23               -     O     High    USB port power supply control signal.
                               (3.3 V          0: Power supply OFF
                              Output)          1: Power supply ON

U3TXDP4   61               -     O     -       USB3.0 Transmit data D+ signal for SuperSpeed
                              (USB3)

U3TXDN4   62               -     O     -       USB3.0 Transmit data D- signal for SuperSpeed
                              (USB3)

U3RXDP4   64               -      I    -       USB3.0 Receive data D+ signal for SuperSpeed
                              (USB3)

U3RXDN4   65               -      I    -       USB3.0 Receive data D- signal for SuperSpeed
                              (USB3)

U2DP4     67               -    I/O    -       USB2.0 D+ signal for Hi-/Full-/Low-Speed
                              (USB2)

U2DM4     68               -    I/O    -       USB2.0 D- signal for Hi-/Full-/Low-Speed
                              (USB2)

OCI4B     20               -     I     Low Over-current status input signal.
                              (3.3 V               0: Over-current condition is detected
                              Input)               1: No over-current condition is detected

PPON4     21               -      O    High    USB port power supply control signal.
                               (3.3 V          0: Power supply OFF
                              Output)          1: Power supply ON

Note 1: The SuperSpeed signals (U3TXDPx, U3TXDNx, U3RXDPx, U3RXDNx) and high-/full-/low-signals
           (U2DPx, U2DMx) of PD720201 and PD720202 shall be connected to the same USB connecter,
           Refer to PD720201/PD720202 User's Manual.

Note 2: The Timing of PPONx assertion is changed from PD720200. The PPONx of PD720200A,
           PD720201 and PD720202 are asserted after the software sets Max Device Slots
            Enable(MaxSlotsEn) field in Configure(CONFIG) register or Host Controller Reset(HCRST) flag in
           USBCMD register. On PD720200, the PPON(2:1) are asserted immediately after the PCIe Reset.
           Regarding the CONFIG and USBCMD register, refer to the PD720201/PD720202 User's Manual.

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PD720201/PD720202                                                    2. PIN FUNCTION

2.3.4 SPI Interface

                                    Table 2-7. SPI Interface

    Pin Name  720201       720202    Type    Active                             Function
SPISCK        Pin No.      Pin No.           Level
SPICSB                                 O             SPI serial flash ROM clock signal.
SPISI            18           15     (3.3 V     -    When the external serial ROM is not mounted,
SPISO                               Output)          this signal should be pulled down through a pull-
                                                     down resistor.

                     17    14       O        -       SPI serial flash ROM chip select signal.

                                     (3.3 V          When the external serial ROM is not mounted,
                                    Output)          this signal should be pulled down through a pull-

                                                     down resistor.

                     19    16       O        -       SPI serial flash ROM slave input signal.

                                     (3.3 V          When the external serial ROM is not mounted,
                                    Output)          this signal should be pulled down through a pull-

                                                     down resistor.

                     16    13       I        -       SPI serial flash ROM slave output signal.

                                    (3.3 V           This signal should be pulled up through a pull-up
                                    Input)           resistor in all cases.

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PD720201/PD720202                                               3. ELECTRICAL SPECIFICATIONS

3. ELECTRICAL SPECIFICATIONS

3.1 Buffer List

    3.3 V input buffer
            OCI(4:1)B, PERSTB, IC(L)

    3.3 V input schmitt buffer
            PONRSTB

    3.3 V IOLH = 4mA output buffer
            PPON(4:1)

    3.3 V IOL = 4mA bi-directional buffer
            SPISO, SPISI, SPISCK, SPICSB

    Open drain buffer
            PEWAKEB, PECREQB, SMIB

    3.3 V oscillator interface
            XT1, XT2

    USB Classic interface
            U2DP(4:1), U2DN(4:1), RREF

    PCI Express Serdes
            PECLKP, PECLKN, PETXP, PETXN, PERXP, PERXN

    USB SuperSpeed Serdes (Serializer-Deserializer)
            U3TXDP(4:1), U3TXDN(4:1), U3RXDP(4:1), U3RXDN(4:1)

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PD720201/PD720202                         3. ELECTRICAL SPECIFICATIONS

3.2 Terminology

                           Table 3-1. Terms Used in Absolute Maximum Ratings

            Parameter        Symbol                                               Meaning
Power supply voltage       V ,V ,
Input voltage                             Indicates the voltage range within which damage or reduced
Output voltage                 DD33 DD10  reliability will not result when power is applied to a VDD pin.
Output current
                           AV             Indicates voltage range within which damage or reduced reliability
Storage temperature                DD33   will not result when power is applied to an input pin.

                           V              Indicates voltage range within which damage or reduced reliability
                               I          will not result when power is applied to an output pin.

                           VO             Indicates absolute tolerance values for DC current to prevent
                                          damage or reduced reliability when current flows out of or into
                           I              output pin.
                            O
                                          Indicates the element temperature range within which damage or
                           T              reduced reliability will not result while no voltage or current is
                              stg         applied to the device.

                          Table 3-2. Terms Used in Recommended Operating Range

            Parameter       Symbol                                                Meaning
Power supply voltage       VDD33,
High-level input voltage   V,             Indicates the voltage range for normal logic operations occur when
                                          GND = 0 V.
Low-level input voltage        DD10
                                          Indicates the voltage, which is applied to the input pins of the device,
Input rise time            AVDD33         is the voltage indicates that the high level states for normal operation
Input fall time            VIH            of the input buffer.
Operating temperature                     * If a voltage that is equal to or greater than the "Min." value is
                           V
                               IL           applied, the input voltage is guaranteed as high level voltage.
                                          Indicates the voltage, which is applied to the input pins of the device,
                           Tri            is the voltage indicates that the low level states for normal operation
                           T              of the input buffer.
                                          * If a voltage that is equal to or lesser than the "Max." value is
                              fi
                                            applied, the input voltage is guaranteed as low level voltage.
                           T
                              A           Indicates the limit value for the time period when an input voltage
                                          applied to the input pins of the device rises from 10% to 90%.

                                          Indicates the limit value for the time period when an input voltage
                                          applied to the input pins of the device falls from 90% to 10%.

                                          Indicates the ambient temperature range for normal logic operations.

                           Table 3-3. Term Used in DC Characteristics

            Parameter       Symbol                                                Meaning
Off-state output leakage   IOZ
current                                   Indicates the current that flows from the power supply pins when the
                           II             rated power supply voltage is applied when a 3-state output has
Input leakage current                     high impedance.

                                          Indicates the current that flows when the input voltage is supplied to
                                          the input pin.

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3.3 Absolute Maximum Ratings

                              Table 3-4. Absolute Maximum Ratings

Parameter                     Symbol                                                                     Condition               Rating             Units

Power supply voltage          VDD33, AVDD33                                                                                      -0.5 to +4.6       V
                              V
Input voltage, 3.3 V buffer                                                                                                      -0.5 to +1.4       V
Output voltage, 3.3 V buffer      DD10
Output current                                                                                        V < V + 0.5 VI             -0.5 to +4.6       V
Storage temperature           V                                                                          DD33
                                  I
                                                                                                      VO                               VO
                              I                                                                       4 mA Type                        8            mA

                               O                                                                                                 -65 to +125        C

                              Tstg

Caution Product quality may suffer if the absolute maximum rating is exceeded even momentarily for any
              parameters. That is, the absolute maximum ratings are rated values at which the product is on the
              verge of suffering physical damage, and therefore the product must be used under conditions that
              ensure that the absolute maximum ratings are not exceeded. The ratings and conditions indicated for
              DC characteristics and AC characteristics represent the quality assurance range during normal
              operation.

3.4 Recommended Operating Ranges

                              Table 3-5. Recommended Operating Ranges

              Parameter          Symbol                                                                  Condition       Min.    Typ.       Max.    Units
Operating voltage             VDD33, AVDD33                                                                                                  3.6      V
                              V                                                                                          3.0     3.3       1.1025     V

                                  DD10                                                                                   0.9975  1.05     V +0.3      V
                                                                                                                                              DD33    V
High-level input voltage      V  IH                                                                                      2.0                 0.8     ns
                                                                                                                                             200     ms
Low-level input voltage       VIL                                                                                        -0.3                 10     ns
                                                                                                                                             200     ms
Input rise time               T  ri                                                                   Normal Buffer      0                    10     C
                                                                                                                                             +85
                                                                                                      Schmitt Buffer     0

Input fall time               T  fi                                                                   Normal Buffer      0

                                                                                                      Schmitt Buffer     0

Operating ambient temperature TA                                                                                         0
(PD720201K8-701-BAC-A,
PD720202K8-701-BAA-A)                                                                                                    -40                   +85  C
Operating ambient temperature T

                                                                                                   A

(PD720201K8-711-BAC-A,
PD720202K8-711-BAA-A)

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3.5 DC Characteristics

                                       Table 3-6. DC Characteristics

                  Parameter              Symbol             Condition        Min.     Max.  Units
Off-state output current                                                   VDD33-0.1  10    A
Input leakage current                  IOZ         VI = VDD33 or GND                  10    A
Low-level output voltage               II          VI = VDD33 or GND                   0.1    V
High-level output voltage              V           I = 0mA                                    V

                                           OL       OL

                                       VOH         IOH = 0mA

                                       Table 3-7. USB interface block

                  Parameter              Symbol         Conditions         Min.       Max.  Unit
Output pin impedance                   Z                                   40.5
Input Levels for Low-/Full-Speed:                                                     49.5  
High-level input voltage (drive)          HSDRV                             2.0
High-level input voltage (floating)                                         2.7
Low-level input voltage                V                                                    V
Differential input sensitivity             IH                               0.2
Differential common mode range                                              0.8
Output Levels for Low-/Full-Speed:     V                                              3.6   V
High-level output voltage                  IHZ                              2.8
Low-level output voltage                                                    0.0
SE1                                    VIL                                  0.8       0.8   V
Output signal crossover point voltage                                       1.3
Input Levels for Hi-Speed:             VDI         (D+) - (D-)                              V
Hi-speed squelch detection threshold                                       100
(differential signal)                  V  CM       Includes V range        525        2.5   V
Hi-Speed disconnect detection                           DI                 -50
threshold (differential signal)
Hi-Speed data signaling common         V           RL of 14.25 k to GND    -10        3.6   V
mode voltage range                         OH      RL of 1.425 k to 3.6 V  360
Hi-Speed differential input signaling                                      -10        0.3   V
level                                  V                                   700
Output Levels for Hi-Speed:                OL                              -900             V
Hi-Speed idle state
Hi-Speed data signaling high           VOSE1                                          2.0   V
Hi-Speed data signaling low            V
Chirp J level (differential signal)
Chirp K level (differential signal)        CRS

                                       V                                              150   mV
                                           HSSQ
                                                                                      625   mV
                                       VHSDSC
                                       V                                              +500  mV

                                           HSCM

                                       See Figure 3-13

                                       VHSOI                                          +10   mV
                                       VHSOH
                                       VHSOL                                          440   mV
                                       V
                                                                                      +10   mV
                                           CHIRPJ
                                                                                      1100  mV
                                       VCHIRPK
                                                                                      -500  mV

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3.6 Pin Capacitance

                                   Table 3-8. Pin capacitance

                  Parameter           Symbol  Condition        Min.    Max.    Units
SPI Interface Pin capacitance      CSPI
                                                                       5       pF

3.7 Sequence for turning on or off power

It is recommended that the time difference between the start of power-supply rise (3.3V or 1.05V) and the
point where both power supplies are stabilized should be within 100ms, regardless of the order of power
source. A voltage of 0.1VDD has to be raised to 0.9VDD while the time difference is measured.

                                                        Figure 3-1. Order of Power Source

                      3.3V

1.05V                                         0.9VDD
GND
                           0.1VDD                                      0.1VDD

                                   Within                      Within
                                   100ms                       100ms

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3.8 AC Characteristics

3.8.1 System Clock

                           Table 3-9. System clock (XT1/XT2) ratings

Parameter                     Symbol                           Condition  Min.   Typ.   Max. Units

Clock frequency            F  CLK               Crystal                   -100   24     +100    MHz

                                                                          ppm           ppm

Clock duty cycle           T                                              40     50     60      %
                              DUTY

Remark Required accuracy of crystal or oscillator block includes initial frequency accuracy, the spread of Crystal

capacitor loading, supply voltage, temperature and aging, etc.

3.8.2 PCI Express Reference Clock

Table 3-10. PCI Express Interface - Reference Clock (PECLKP and PECLKN) Timings

                      Parameter                     Symbol            Condition  Min.    Max.   Units
Rising Edge Rate                                T              See Figure 3-5     0.6     4.0   V/ns
Falling Edge Rate                                              See Figure 3-5     0.6     4.0   V/ns
Differential Input High Voltage                    RISE        See Figure 3-8    +150            mV
Differential Input Low Voltage                                 See Figure 3-8            -150    mV
Absolute crossing point voltage                 TFALL          See Figure 3-3    +250    +550    mV
Variation of VCROSS over all rising clock edge  VIH            See Figure 3-4            +140    mV
Ring-back Voltage Margin                        V              See Figure 3-8    -100    +100    mV
Time before VRB is allowed                                     See Figure 3-8     500            ps
Average Clock Period Accuracy                       IL                           -300   +2800   ppm
Absolute Period (including Jitter and                          See Figure 3-3    9.847  10.203   ns
Spread Spectrum)                                VCROSS         See Figure 3-3
Cycle to Cycle Jitter                           VCROSS DELTA   See Figure 3-6           150      ps
Absolute Max input voltage                      V              See Figure 3-7                     V
Absolute Min input voltage                                                              +1.15     V
Duty Cycle                                          RB         See Figure 3-2                     %
Rising edge rate (PECLKP) to falling edge                                               -0.3      %
rate (PECLKN) matching                          TSTABLE
Clock source DC impedance                       TPERIOD AVG                      40     60        
                                                T
                                                                                        20
                                                   PERIOD ABS
                                                                                 40     60
                                                VCCJITTER
                                                V

                                                    MAX

                                                VMIN

                                                ZC-DC

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Figure 3-2. PCI Express Reference Clock System Measurement Point and Loading

Figure 3-3. PCI Express Single-Ended Measurement Points for Absolute Cross Point and Swing

       Figure 3-4. PCI Express Single-Ended Measurement Points for Delta Cross Point
Figure 3-5. PCI Express Single-Ended Measurement Points for Rise and Fall Time Matching

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Figure 3-6. PCI Express Differential Measurement Points for Duty Cycle and Period

Figure 3-7. PCI Express Differential Measurement Points for Rise and Fall Time

Figure 3-8. PCI Express Differential Measurement Points for Ring-back

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3.8.3 Reset

                            Table 3-11. Power on Reset (PONRSTB) Timings

                 Parameter    Symbol                 Condition                         Min.  Max. Units
Power on reset time         TPONRST   See Figure 3-9
                                                                                       1                         ms

Remarks 1. There is no order to power-on of VDD33, AVDD33, AVDD33 and VDD10.
             2. All power sources should be stable within 100 ms from the fastest rising edge of power sources.
             3. PONRSTB shall be de-asserted after all power sources and the system clock become stable.
             4. PONRSTB shall be de-asserted before de-asserting PERSTB.

                            Table 3-12. PCI Express Interface - PERSTB Signal Timings

                      Parameter       Symbol                Condition                  Min.  Max.                Units
                                    TPVPERL       See Figure 3-9                       100                        ms
Power stable to PERSTB inactive     T             See Figure 3-9                       100                        s
PECLKP/PECLKN stable before PERSTB
inactive                               PERST-CLK

                            Figure 3-9. Power Up and Reset

Remark As a power saving feature, the PD720201 / PD720202 stops XT1/XT2 oscillation whenever PERSTB is
             asserted (low) while PONRSTB is inactive (high). XT1/XT2 oscillation does not stop while PONRSTB is
             asserted (low).

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3.8.4 PCI Express CLKREQ#

        Table 3-13. PCI Express Interface Power-Up and PECREQB Signal Timings

                      Parameter         Symbol             Condition     Min.    Max.  Units
                                      TPVCRL     See Figure 3-10                        s
PONRSTB inactive to PECREQB Output                                               1
active

        Table 3-14. PCI Express Interface PECREQB Clock Control Timings

        Parameter                        Symbol        Condition         Min.    Max.  Units
                                                                                        ns
PECREQB de-asserted high to clock     T  CRHOFF  See Figure 3-11         0

parked

PECREQB asserted low to clock active  T          See Figure 3-11                 400 ns
                                         CRLON

                   Figure 3-10. PCI Express Power-Up PECREQB Timing

                                         Power Stable

        VDD33 & VDD10

                                                       PONRSTB inactive

        PONRSTB

                                                       TPVCRL

        PECREQB

        PECLKP
        PECLKN

              Figure 3-11. PCI Express PECREQB Clock Control Timing

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3.8.5 PCI Express Interface Differential Transmitter (TX) Specifications
(Refer to PCI Express Base Specification Revision 2.0 for more information)

Table 3-15. PCI Express Interface Differential Transmitter (TX) Specifications

                  Parameter                 Symbol                2.5GT/s       5.0GT/S.             (1/2)
Unit Interval                           UI                     399.88(min)    199.94(min)
                                                               400.12(max)    200.06(max)         Units
Differential Peak to Peak(p-p) Tx       V                                                          ps
voltage swing                               TX-DIFFp-p            0.8(min)       0.8(min)
                                                                 1.2(max)       1.2(max)            V
Tx de-emphasis level ratio              V                         3.0(min)       3.0(min)
                                            TX-DE-RATIO-3.5dB    4.0(max)       4.0(max)           dB
                                                               Not specified     5.5(min)
Tx de-emphasis level ratio              VTX-DE-RATIO-6dB                        6.5(max)           dB
                                                               Not specified     0.9(min)
Instantaneous lone pulse width          T                        0.75(min)      0.75(min)          UI
                                           MIN-PULSE                                               UI
Transmitter Eye including all jitter                            0.125(max)    Not specified
sources                                 TTX-EYE                                                    UI
                                                               Not specified       0.15(max)
Maximum time between the jitter         T                      Not specified           3.0         UI
median and max deviation from the          TX-EYE-MEDIAN-to-                                       ps
median                                  MAX-JITTER              0.125(min)         0.15(max)      RMS
                                                               Not specified       0.1(max)        UI
Tx deterministic jitter >1.5MHz         T                                           16(max)        UI
                                           TX-HF-DJ-DD            22(max)                         MHz
Tx RMS jitter > 1.5MHz                                            1.5(min)           8(min)       MHz
                                        TTX-LF-RMS             Not specified         5(min)       MHz
                                                               Not specified       3.0(max)        dB
Transmitter rise and fall time          T                      Not specified       1.0(max)        dB
Tx rise/fall mismatch                      TX-RISE-FALL           10(min)     10(min) for 0.05    dB
Maximum Tx PLL bandwidth                                                           1.25GHz
Minimum Tx PLL BW for 3dB peaking       T                          6(min)     8(min) for 1.25     dB
Minimum Tx PLL BW for 1dB peaking          RF-MISMATCH                              2.5GHz
Tx PLL peaking with 8MHz min BW                                   80(min)            6(min)         
Tx PLL peaking with 5MHz min BW         BWTX-PLL                 120(max)
Tx package plus Si differential return  B                                          120(max)
loss
                                            WTX-PLL-LO-3DB

                                        B
                                            WTX-PLL-LO-1DB

                                        PKGTX-PLL1
                                        P

                                            KGTX-PLL2

                                        R
                                            LTX-DIFF

Tx package plus Si common mode          R
return loss                                 LTX-CM

DC differential Tx impedance            ZTX-DIFF-DC

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                  Parameter                  Symbol                2.5GT/s        5.0GT/S.             (2/2)
                                         V                      Not specified     100(max)
Tx AC common mode voltage                                                                           Units
(5GT/s)                                      TX-CM-AC-PP                                            mVPP

Tx AC common mode voltage                VTX-CM-AC-P            20                Not specifed      mV
(2.5GT/s)
                                         I                         90(max)        90(max)           mA
Transmitter short-circuit current limit   TX-SHORT                  0(min)
                                                                  3.6(max)        0(min)            V
Transmitter DC common-mode               VTX-DC-CM                  0(min)
voltage                                                           100(max)
                                                                    0(min)        3.6(max)
                                                                   25(max)
Absolute Delta of DC Common Mode         V                          0(min)        0(min)            mV
Voltage during L0 and Electrical Idle        TX-CM-DC-ACTIVE-      20(max)
                                         IDLE-DELTA             Not specified     100(max)
Absolute Delta of DC Common Mode
Voltage between PETXP and PETXN          VTX-CM-DC-LINE-DELTA     600(max)        0(min)            mV

                                                                                  25(max)

Electrical Idle Differential Peak        V                                        0(min)            mV
Output Voltage                               TX-IDLE-DIFF-AC-p

                                                                                  20(max)

DC Electrical Idle Differential Output   V                                        0(min)            mV
Voltage                                      TX-IDLE-DIFF-DC

                                                                                  5(max)

The amount of voltage change             VTX-RCV-DETECT                           600(max)          mV
allowed during Receiver Detection
                                         TTX-IDLE-MIN           20(min)           20(min)           ns
Minimum time spent in Electrical Idle    TTX-IDLE-SET-TO-IDLE   8(max)
                                                                                  8(max)            ns
Maximum time to transition to a valid    TTX-IDLE-TO-DIFF-DATA
Electrical Idle after sending an EIOS                           8(max)            8(max)            ns
                                         TCROSSLINK
Maximum time to transition to valid      LTX-SKEW               1.0(max)          1.0(max)          ns
diff signaling after leaving Electrical  C
Idle                                                            500ps + 2UI(max)  500ps + 4UI(max)  ps
                                             TX
Crosslink random timeout                                        75(min)           75(min)           nF

Lane-to-Lane Output Skew

AC Coupling Capacitor

                                                                200(max)          200(max)

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3.8.6 PCI Express Interface Differential Receiver (RX) Specifications
(Refer to PCI Express Base Specification Revision 2.0 for more information)

Table 3-16. PCI Express Interface Differential Receiver (RX) Specifications

                  Parameter                 Symbol                 2.5GT/s          5.0GT/S.          (1/2)
Unit Interval                           UI                      399.88(min)       199.94(min)
                                                                400.12(max)       200.06(max)      Units
Differential Rx peak-peak voltage for   V                        0.175(min)        0.120(min)       ps
common Reference clock Rx                   RX-DIFF-PP-CC
architecture                                                      1.2(max)          1.2(max)         V
Differential Rx peak-peak voltage for   V
data clocked Rx architecture                RX-DIFF-PP-DC        0.175(min)        0.100(min)        V
                                                                  1.2(max)          1.2(max)
Receiver eye time opening               t                         0.40(min)       Not specified     UI
                                         RX-EYE                 Not specified       0.40(max)       UI
Max Rx inherent timing error                                    Not specified       0.34(max)       UI
Max Rx inherent timing error            t                       Not specified       0.30(max)       UI
Max Rx inherent deterministic timing     RX-TJ-CC                                                   UI
error                                                           Not specified       0.24(max)       UI
Max Rx inherent deterministic timing    tRX-TJ-DC                                                   UI
error                                   t                         0.3(max)        Not specified      -
Max time delta between median and                                                                  MHz
deviation from median                    RX-DJ-DD-CC            Not specified        0.6(min)      MHz
Minimum width pulse at Rx                                       Not specified         5(max)       MHz
Min/max pulse voltage on                tRX-DJ-DD-DC                                                dB
consecutive UI                                                     22(max)           16(max)        dB
Maximum Rx PLL bandwidth                t                          1.5(min)           8(min)        dB
Minimum Rx PLL BW for 3dB                RX-EYE-MEDIAN-to-MAX-
peaking                                 JITTER                  Not specified         5(min)        dB
Minimum Rx PLL BW for 1dB                                                                           
peaking                                 t                       Not specified           3.0
Rx PLL peaking with 8 MHz min BW         RX-MIN-PULSE           Not specified           1.0         
Rx PLL peaking with 5MHz min BW                                                10(min) for 0.05
Rx package plus Si differential return  t                          10(min)          1.25GHz
loss                                     RX-MAX-MIN-RATIO                      8(min) for 1.25
                                                                                     2.5GHz
                                        B                                             6(min)
                                            WRX-PLL-HI                               40(min)
                                                                                     60(max)
                                        B                                         Not specified
                                            WRX-PLL-LO-3DB

                                        B
                                            WRX-PLL-LO-1DB

                                        PKGRX-PLL1
                                        P

                                            KGRX-PLL2

                                        R
                                            LRX-DIFF

Common mode Rx return loss              R                         6(min)
Receiver DC single ended                    LRX-CM               40(min)
impedance                                                       60(max)
                                        ZRX-DC                   80(min)
DC differential impedance                                       120(max)
                                        Z
                                           RX-DIFF-DC

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                  Parameter            Symbol              2.5GT/s   5.0GT/S.      (2/2)
Rx AC common mode voltage          V                      150(max)   150(max)
                                                          50k(min)   50k(min)   Units
DC input CM input Impedance for        RX-CM-AC-P                               mVP
V>0 during Reset or power down
DC input CM input Impedance for    ZRX-HIGH-IMP-DC-POS                           
V<0 during Reset or power down
Electrical Idle Detect Threshold   Z                      1.0k(min)  1.0k(min)  
                                      RX-HIGH-IMP-DC-NEG
Unexpected Electrical Idle Enter                           65(min)   65(min)    mV
Detect Threshold Integration Time  VRX-IDLE-DET-DIFFp-p   175(max)
Lane to Lane skew                                         10(max)    175(max)
                                   t
                                    RX-IDLE-DET-DIFF-                10(max)    ms
                                   ENTERTIME
                                                          20(max)    8(max)     ns
                                   L
                                      RX-SKEW

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3.8.7 USB3.0 SuperSpeed Interface Differential Transmitter (TX) Specifications
(Refer to Universal Serial Bus 3.0 Specification Revision 1.0 for more information)

                   Table 3-17. Transmitter Normative Electrical Parameters

                  Parameter                  Symbol              Min    Max           Units
Unit Interval                            UI                    199.94  200.06          ps
Differential p-p Tx voltage swing        V                                              V
Tx de-emphasis                                                   0.8     1.2           dB
DC differential impedance                    TX-DIFF-PP          3.0     4.0            
The amount of voltage change                                     72      120            V
allowed during Receiver Detection        V                               0.6
AC Coupling Capacitor                        TX-DE-RATIO         75                    nF
Maximum slew rate                                                        200          ms/s
                                         R                              10
                                             TX-DIFF-DC                               Units
                                                                                       UI
                                         VTX-RCV-DETECT                                UI
                                                                                       UI
                                         C                                             UI
                                             AC-COUPLING                               pF
                                                                                       
                                         tCDR-SLEW-MAX
                                                                                       mA
                   Table 3-18. Transmitter Informative Electrical Parameters            V

                  Parameter                  Symbol             Min    Max           mVp-p
                                         t                     0.96                    mV
Deterministic min pulse                                        0.90    0.205
Tx min pulse                              MIN-PULSE-Dj         0.625   1.25            mV
Transmitter Eye                                                          30
                                         t                       18      60            mV
Tx deterministic jitter                   MIN-PULSE-Tj                  2.2
Tx input capacitance for return loss                             0      100
Transmitter DC common mode               tTX-EYE                        200
impedance                                tTX-DJ-DD               0       10
Transmitter short-circuit current limit  CTX-PARASITIC           0       10
Transmitter DC common-mode               R
voltage
Tx AC common mode voltage                    TX-DC
Absolute DC Common Mode Voltage
between U1 and U0                        ITX-SHORT
Electrical Idle Differential Peak- Peak  V
Output voltage
DC Electrical Idle Differential Output       TX-DC-CM
Voltage
                                         VTX-CM-AC-PP-ACTIVE
                                         V

                                             TX-CM-DC-ACTIVE-
                                         IDLE-DELTA

                                         VTX-IDLE-DIFF-AC-pp

                                         VTX-IDLE-DIFF-DC

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3.8.8 USB3.0 SuperSpeed Interface Differential Receiver (RX) Specifications
(Refer to Universal Serial Bus 3.0 Specification Revision 1.0 for more information)

                              Table 3-19. Receiver Normative Electrical Parameters

                  Parameter                Symbol               Min                    Max      Units
                                      UI                      199.94                  200.06      ps
Unit Interval                         R                                                           
Receiver DC common mode                                         18                      30
impedance                                 RX-DC                                         120      
DC differential impedance                                       72                                
DC Input CM Input Impedance for       RRX-DIFF-DC               25k                     300
V>0 during Reset of Power down        Z                                                          mV
LFPS Detect Threshold                                           100
                                         RX-HIGH-IMP-DC-POS                                     Units
                                                                                                 mV
                                      VRX-LFPS-DET-DIFF-p-p                                       UI
                                                                                                  UI
                              Table 3-20. Receiver Informative Electrical Parameters
                                                                                                 pF
Parameter                                     Symbol          Min                     Max     mVPeak
                                                                                              mVPeak
Differential Rx peak-to-peak voltage VRX-DIFF-PP-POST-EQ      30                      0.45
                                                                                      0.285
Max Rx inherent timing error          TRX-Tj
                                                                                       1.1
Max Rx inherent deterministic timing  TRX-DJ-DD                                        150
error                                                                                  200

Rx input capacitance for return loss  CRX-PARASITIC
                                      V
Rx AC common mode voltage
Rx AC common mode voltage during          RX-CM-AC-P
the U1 to U0 transition
                                      VRX-CM-DC-ACTIVE-IDLE-

                                      DELTA-P

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3.8.9 USB2.0 interface
(Refer to Universal Serial Bus Specification Revision 2.0 for more information)

                   Table 3-21. Low-Speed Source Electrical Characteristics

                  Parameter          Symbol     Min     Max                      Units
Driver Characteristics:
Transition Time:                T               75      300                       ns
Rise Time                          LR           75      300                       ns
Fall Time                                       80      125                        %
Rise and Fall Time Matching     T                     1.50075
Clock Timings:                     LF        1.49925    100                      Mb/s
Low-Speed Data Rate
Low-Speed Data Timing:          TLRFM          -40       25                       ns
Source Jitter for Differential                           14
Transition to SE0 Transition    T              -25      152                       ns
Source Jitter total (including     LDRATHS     -14      200                       ns
frequency tolerance):                          -152     1.50
To Next Transition              T              -200     210                       ns
For Paired Transitions             LDEOP       1.25                               ns
                                               670                                s
Differential Receiver Jitter:   TDDJ1                                             ns
To Next Transition              T                                                 ns
For Paired Transitions
Source SE0 interval of EOP         DDJ2
Receiver SE0 interval of EOP
Width of SE0 interval during    T
differential transition            UJR1

                                TUJR2
                                TLEOPT
                                T

                                   LEOPR

                                TLST

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                   Table 3-22. Full-Speed Source Electrical Characteristics

                  Parameter             Symbol     Min     Max               Units
Driver Characteristics:
Rise Time                          T                4       20                ns
Fall Time                             FR            4       20                ns
Differential Rise and Fall Time                    90    111.11                %
Matching                           T
Clock Timings:                        FF        11.9940  12.0060             Mb/s
Full-Speed Data Rate                            0.9995   1.0005               ms
Frame Interval                     TFRFM                                      ns
Consecutive Frame Interval Jitter                  -2       42
Full-Speed Data Timing:            TFDRATHS                                   ns
Source Jitter for Differential     T              -3.5       5
Transition to SE0 Transition                       -4                         ns
Source Jitter total (including        FRAME      -18.5      3.5               ns
frequency tolerance):                              -9        4
To Next Transition                 T              160                         ns
For Paired Transitions                RFI          82      18.5               ns
                                                             9                ns
Receiver Jitter:                   T                                          ns
To Next Transition                    FDEOP                175                ns
For Paired Transitions
Source SE0 interval of EOP         T                        14
Receiver SE0 interval of EOP          DJ1
Width of SE0 interval during
differential transition            T
                                      DJ2

                                   TJR1
                                   TJR2
                                   T

                                      FEOPT

                                   T
                                      FEOPR

                                   TFST

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                   Table 3-23. Hi-Speed Source Electrical Characteristics

                  Parameter                 Symbol         Min                 Max       Units
Driver Characteristics:                                    500                            ps
Rise Time (10% - 90%)                  T                   500               480.240      ps
Fall Time (10% - 90%)                     HSR                               125.0625
Driver waveform requirements                            497.760          4 Hi-Speed bit  Mb/s
Clock Timings:                         T                124.9375                          s
Hi-Speed Data Rate                        HSF                                 times
Microframe Interval
Consecutive Microframe Interval        See Figure 3-15
Difference
Hi-Speed Data Timing:                  THSDRAT
Data source jitter                     T
Receiver jitter tolerance
                                          HSFRAME

                                       T
                                          HSRFI

                                       See Figure 3-15
                                       See Figure 3-13

                                          Table 3-24. Hub Event Timings

                  Parameter                     Symbol  Min                Max           Units
                                                                           2000           s
Time to detect a downstream facing     TDCNN            2.5                 2.5
port connect event                                                          1.0           s
                                       T  DDIS          2
Time to detect a disconnect event at                                       192            ms
a hub's downstream facing port         T  DRSMDN        20
                                                                           100            ms
Duration of driving resume to a        TURSM                                60
downstream port                                                                           Bit
                                       T  HSIPDSD       88                               times
Time from detecting downstream
resume to rebroadcast                  T  HSIPDOD       8                                 Bit
                                                                                         times
Inter-packet delay for packets         THSRSPIPD1
traveling in same direction                                                               Bit
                                       T  FILT          2.5                              times
Inter-packet delay for packets
traveling in opposite direction        T                                                  s
                                          DCHBIT
Inter-packet delay for root hub                                                           s
response for Hi-Speed                  T  DCHBIT        40
                                                                                          s
Time for which a Chirp J or Chirp K
must be continuously detected by       TDCHSE0          100                500           s
hub during Reset handshake

Time after end of device Chirp K by
which hub must start driving first
Chirp K in the hub's chirp sequence

Time for which each individual Chirp
J or Chirp K in the chirp sequence is
driven downstream by hub during
reset

Time before end of reset by which a
hub must end its downstream chirp
sequence

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                 Figure 3-12. Differential Input Sensitivity Range for Low-/Full-Speed

                                         Differential Input Voltage Range

                                                    Differential Output
                                                         Crossover

                                                      Voltage Range

-1.0  0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2                                   4.6

                                         Input Voltage Range (V)

                 Figure 3-13. Receiver Sensitivity for Transceiver at U2DP/U2DM

                 Level 1                   Point 3      Point 4                 +400 mV
                                         Point 1        Point 2                Differential
                 Level 2                  Point 5        Point 6
                               0%                                                  0V
                                                                               Differential

                                                                                -400 mV
                                                                               Differential

                                         Unit Interval                   100%

                           Figure 3-14. Receiver Measurement Fixtures

         USB     Vbus              Test Supply Voltage            50           +
      Connector     D+                      15.8                  Coax         To 50  Inputs of a
                    D-                                                         High Speed Differential
       Nearest                              15.8                  50           Oscilloscope, or 50
        Device    Gnd                                             Coax         Outputs of a High Speed
                                                                               Differential Data Generator
                                                                               -

                                   143   143

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           Figure 3-15. Transmit Waveform for Transceiver at U2DP/U2DM

           Level 1                                                         +400 mV
                                                                          Differential
                                   Point 3                 Point 4

                             Point 1                       Point 2            0V
                                                                          Differential

                                   Point 5                 Point 6         -400 mV
                                                                          Differential
           Level 2
                         0%                 Unit Interval

                                                                    100%

                           Figure 3-16. Transmitter Measurement Fixtures

   USB     Vbus              Test Supply Voltage           50             +
Connector     D+                      15.8                 Coax           To 50  Inputs of a
              D-                                                          High Speed Differential
Nearest                              15.8                 50             Oscilloscope, or 50
  Device    Gnd                                            Coax           Outputs of a High Speed
                                                                          Differential Data Generator
                                                                          -

                             143            143

                   Figure 3-17. Differential Data Jitter for Low-/Full-Speed

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PD720201/PD720202          3. ELECTRICAL SPECIFICATIONS

Figure 3-18. Differential-to-EOP Transition Skew and EOP Width for Low-/Full-Speed

                   Figure 3-19. Receiver Jitter Tolerance for Low-/Full-Speed

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     PD720201/PD720202                                          3. ELECTRICAL SPECIFICATIONS

     3.8.10 SPI Type Serial ROM Interface

                    Table 3-25. SPI Type Serial ROM Interface Signals Timing (SPI Mode 0)

     Parameter                                   Symbol   Min.  Max.                          Units

     SPISCK Clock Frequency                               1     20                            MHz

     Clock pulses width Low                   tSCLLOW     25                                  ns
                                                                                              ns
     Clock pulses width high                  t  SCLHIGH  25                                  ns
                                                                                              ns
     SPICSB disable time                      tSCSDIS     100                                 ns
                                                                                              ns
     SPICSB setup time                        tSCSSU      25                                  ns

     SPICSB hold time                         t  SCSH     20

     SPISI setup time to SPISCK rising edge   tSDWSU      6

     SPISI hold time from SPISCK rising edge  tSDWH       6

     SPISO validate time from SPISCK falling  tSDRVALID         25                            ns
     edge

     SPISO hold time from SPISCK falling edge tSDRH       0                                   ns

     SPISO pull-up time from SPICSB disabled  tSRDET            170                           ns
     (Note)

Note "SPISO disable time from SPICSB disabled [tSDRDIS]" is expanded including "SPISO pull-up time [tSRDET]" as of Rev5.00.
               This specification must be met only if PD720201 and PD720202 aborts firmware loading by PCIe reset.

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     PD720201/PD720202          3. ELECTRICAL SPECIFICATIONS

                                Figure 3-20. SPI Type Serial ROM Signal Timing

                     Figure 3-21. SPISO Pull-up Timing from SPICSB disabled

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PD720201/PD720202                                                            3. ELECTRICAL SPECIFICATIONS

3.9 Power Consumption

                               Table 3-26. Power Consumption of PD720201

Parameter Device                           Condition                         VDD10 VDD33 AVDD33 Units
                   connection
                                                                             line  line  line

Power        No device There is no device on the ports under the L1          10    0.4   1.0 mA

Consumption                    condition.

                               There is no device on the ports under the L0  150   3     22 mA

                               condition.

             1 device          Only one device is connected on the port.
                                 Low-Speed data transfer on the port.
                                 Full-Speed data transfer on the port.       30    3     10 mA
                                 Hi-Speed data transfer on the port.                     22 mA
                                 SuperSpeed transfer on the port.            140   3     22 mA
                                                                                         32 mA
                                                                             150   35

                                                                             430   3

             2 devices Two devices are connected on the ports.

                               Low-Speed data transfer on the both ports. 40       3     10 mA
                                                                                         22 mA
                               Full-Speed data transfer on the both ports. 160     4     22 mA
                                                                                         32 mA
                               Hi-Speed data transfer on the both ports.     150   43

                               SuperSpeed transfer on the both ports.        520   3

             3 devices Three devices are connected on the ports.

                               Low-Speed data transfer on the three ports. 40      3     10 mA
                                                                                         22 mA
                               Full-Speed data transfer on the three ports. 170    5     22 mA
                                                                                         32 mA
                               Hi-Speed data transfer on the three ports.    150   48

                               SuperSpeed transfer on the three ports.       610   3

             4 devices Four devices are connected on the ports.

                               Low-Speed data transfer on the four ports. 40       3     11 mA
                                                                                         22 mA
                               Full-Speed data transfer on the four ports. 180     6     22 mA
                                                                                         32 mA
                               Hi-Speed data transfer on the four ports.     150   55

                               SuperSpeed transfer on the four ports.        700   3

             4 SS hubs Four SuperSpeed hub are connected on the

             with SS and all ports under SS and HS data transfer.            710   57    32 mA

             HS devices

             No device Power consumption during system sleep

             (D3-cold) condition. (Wake On Connect, Wake On                  0.9   0.3   0.1 mA

                               Disconnect and Wake On Over-current are

                               disabled.)

                               Power consumption during system sleep         3.4   0.3   1.0 mA
                               condition. (Wake On Connect, Wake On
                               Disconnect and/or Wake On Over-current
                               are enabled.)

             LS device         Power consumption during system sleep         2.9   0.3   0.1 mA
             (D3-cold)         condition with one LS device enabling the
                               remote wakeup function.

Typical condition (TA = 25C, VDD33 = 3.3 V, VDD10 = 1.05 V), operating PCI Express Gen2 system.

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PD720201/PD720202                                                       3. ELECTRICAL SPECIFICATIONS

                           Table 3-27. Power Consumption of PD720202

Parameter      Device                      Condition                    VDD10 VDD33 AVDD3 Units
             connection
                                                                        line   line 3 line

Power        No device   There is no device on the ports under the L1   8      0.2  1.0 mA
                         condition.
Consumption

                         There is no device on the ports under the L0   150    3    22 mA
                         condition.

             1 device    Only one device is connected on the port.

                           Low-Speed data transfer on the port.         30     2    10 mA

                           Full-Speed data transfer on the port.        130    3    22 mA

                           Hi-Speed data transfer on the port.          140    35   22 mA

                           SuperSpeed transfer on the port.             360    2    32 mA

             2 devices   Two devices are connected on the ports.

                           Low-Speed data transfer on the both ports.   30     2    11 mA

                           Full-Speed data transfer on the both ports.  150    3    22 mA

                           Hi-Speed data transfer on the both ports.    140    43   22 mA

                           SuperSpeed transfer on the both ports.       450    2    32 mA

             2 SS hubs Two SuperSpeed hub are connected on the both

             with SS and ports under SS and HS data transfer.           460    42   32 mA

             HS devices

             No device   Power consumption during system sleep          0.7    0.1  0.1 mA
             (D3-cold)   condition. (Wake On Connect, Wake On
                         Disconnect and Wake On Over-current are
                         disabled.)

                         Power consumption during system sleep          2.2    0.1  0.9 mA
                         condition. (Wake On Connect, Wake On
                         Disconnect and/or Wake On Over-current are
                         enabled.)

             LS device Power consumption during system sleep

             (D3-cold)   condition with one LS device enabling the remote 1.8  0.1  0.1 mA

                         wakeup function.

Typical condition (TA = 25C, VDD33 = 3.3 V, VDD10 = 1.05 V), operating PCI Express Gen2 system.

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PD720201/PD720202          4. PACKAGE DRAWINGS

4. PACKAGE DRAWINGS

PD720201K8-701-BAC-A
PD720201K8-711-BAC-A

68-PIN QFN (8x8)

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Jan. 17, 2013
PD720201/PD720202          4. PACKAGE DRAWINGS
PD720202K8-701-BAA-A
PD720202K8-711-BAA-A
48-PIN QFN (7x7)

R19DS0047EJ0500 Rev. 5.00  Page 39 of 40
Jan. 17, 2013
PD720201/PD720202            5. RECOMMENDED SOLDERING CONDITIONS

5. RECOMMENDED SOLDERING CONDITIONS

   The PD720201 and PD720202 should be soldered and mounted under the following recommended conditions.
    For soldering methods and conditions other than those recommended below, contact a Renesas Electronics sales
representative.
    For technical information, see the following website.

    Semiconductor Device Mount Manual (http://www.renesas.com/prod/package/manual/ )

PD720201K8-701-BAC-A : 68-PIN QFN (8x8)
PD720202K8-701-BAA-A : 48-PIN QFN (7x7)
PD720201K8-711-BAC-A : 68-PIN QFN (8x8)
PD720202K8-711-BAA-A : 48-PIN QFN (7x7)

Soldering Method             Soldering Conditions                                                  Symbol

Infrared reflow   Peak package's surface temperature: 260C, Reflow time: 60 seconds or less       IR60-107-3
                  (220C or higher), Maximum allowable number of reflow processes: 3,

                                            Note

                  Exposure limit : 7 days (10 hours pre-backing is required at 125C afterwards),

                  Flux: Rosin flux with low chlorine (0.2 Wt% or below) recommended.

                  

                  Non-heat-resistant trays, such as magazine and taping trays, cannot be baked
                  before unpacking.

Note The Maximum number of days during which the product can be stored at a temperature of 25C and a relative
         humidity of 65% or less after dry-pack package is opened.

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Jan. 17, 2013
REVISION HISTORY               PD720201/PD720202 Data Sheet

Rev.  Date                     Description

                         Page  Summary

0.01 Dec. 7, 2010        - First Edition issued
0.02 Apr. 21, 2011       - z Chapter1

0.03 June 6, 2011                      Updated ordering information.
0.04 September 16, 2011         z Chapter2

1.00 September 26, 2011                Updated Table 5-1. SPI Interface
2.00 March 2, 2012              z Chapter4

                                        Updated Package information.
                         - z Chapter 1

                                        Changed the revision of USB Battery Charging Specification
                                z Chapter 5

                                        Updated the Recommended Soldering Condition Information
                         - z Chapter 1

                                        Updated the section 1.2 Applications
                                z Chapter 2

                                        Modified the misdescription of SMIB (I/O Type) of Table 2-4. System
                                              Interface Signal.

                                z Chapter 3
                                        Updated the SPI Type Serial ROM Interface
                                        Updated the Power Consumption

                         - z Document promoted from Preliminary Data to full Data.

                                       (Document No. R19DS0047E)
                                z Chapter 3

                                        Modified the misdescription OCIxB of the section 3.1 Buffer List
                         - z Chapter 1

                                        Modified the typo of part number of section 1.5 Pin Configuration
                                z Chapter 2

                                        Changed the Function of SPISO of Table 2-7. SPI Interface

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                                                                             C-1
Rev.  Date                                                             Description

3.00 May 25, 2012        Page                                                 Summary
                            -z
4.00 September 20, 2012            z  Chapter 1
5.00 January 17, 2013                  Updated 1.3 Ordering Information
                                   z   Updated 1.5 Pin Configuration (TOP VIEW)
                                   z
                            -z        Chapter 3
                                   z   Updated the Operating Temperature Table 3-5. Recommended
                                   z
                                   z         Operating Ranges
                                       Deleted the condition of Table 3-6. DC Characteristics
                                       Deleted the condition of Table 3-9. System clock (XT1/XT2) ratings
                                       Deleted the condition of Table 3-11. Power on Reset (PONRSTB)

                                             Timings
                                       Change the parameter name & value of Table 3-13. PCI Express

                                             Interface -Power-Up and PECREQB Signal Timings
                                       Added the remark to Figure 3-9. Power Up and Reset

                                      Chapter 4
                                       Added the part number

                                      Chapter 5
                                       Added the part number

                                      Chapter 3
                                       Deleted the description of section 3.9

                                      Chapter 1
                                       Updated 1.1 Features
                                       Added "Note" to 1.3 Ordering Information

                                      Chapter 3
                                       Updated Table3-25 SPI Type Serial ROM Interface Signals Timing

                                             (SPI Mode 0)
                                       Added Figure 3-21 SPISO Pull-up Timing from SPICSB disabled

                                      All Chapters
                                       Modified the typo

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                                                        Notice

1. Descriptions of circuits, software and other related information in this document are provided only to illustrate the operation of semiconductor products and application examples. You are fully responsible for
      the incorporation of these circuits, software, and information in the design of your equipment. Renesas Electronics assumes no responsibility for any losses incurred by you or third parties arising from the
      use of these circuits, software, or information.

2. Renesas Electronics has used reasonable care in preparing the information included in this document, but Renesas Electronics does not warrant that such information is error free. Renesas Electronics
      assumes no liability whatsoever for any damages incurred by you resulting from errors in or omissions from the information included herein.

3. Renesas Electronics does not assume any liability for infringement of patents, copyrights, or other intellectual property rights of third parties by or arising from the use of Renesas Electronics products or
      technical information described in this document. No license, express, implied or otherwise, is granted hereby under any patents, copyrights or other intellectual property rights of Renesas Electronics or
      others.

4. You should not alter, modify, copy, or otherwise misappropriate any Renesas Electronics product, whether in whole or in part. Renesas Electronics assumes no responsibility for any losses incurred by you or
      third parties arising from such alteration, modification, copy or otherwise misappropriation of Renesas Electronics product.

5. Renesas Electronics products are classified according to the following two quality grades: "Standard" and "High Quality". The recommended applications for each Renesas Electronics product depends on
      the product's quality grade, as indicated below.
      "Standard": Computers; office equipment; communications equipment; test and measurement equipment; audio and visual equipment; home electronic appliances; machine tools; personal electronic
      equipment; and industrial robots etc.
      "High Quality": Transportation equipment (automobiles, trains, ships, etc.); traffic control systems; anti-disaster systems; anti-crime systems; and safety equipment etc.
      Renesas Electronics products are neither intended nor authorized for use in products or systems that may pose a direct threat to human life or bodily injury (artificial life support devices or systems, surgical
      implantations etc.), or may cause serious property damages (nuclear reactor control systems, military equipment etc.). You must check the quality grade of each Renesas Electronics product before using it
      in a particular application. You may not use any Renesas Electronics product for any application for which it is not intended. Renesas Electronics shall not be in any way liable for any damages or losses
      incurred by you or third parties arising from the use of any Renesas Electronics product for which the product is not intended by Renesas Electronics.

6. You should use the Renesas Electronics products described in this document within the range specified by Renesas Electronics, especially with respect to the maximum rating, operating supply voltage
      range, movement power voltage range, heat radiation characteristics, installation and other product characteristics. Renesas Electronics shall have no liability for malfunctions or damages arising out of the
      use of Renesas Electronics products beyond such specified ranges.

7. Although Renesas Electronics endeavors to improve the quality and reliability of its products, semiconductor products have specific characteristics such as the occurrence of failure at a certain rate and
      malfunctions under certain use conditions. Further, Renesas Electronics products are not subject to radiation resistance design. Please be sure to implement safety measures to guard them against the
      possibility of physical injury, and injury or damage caused by fire in the event of the failure of a Renesas Electronics product, such as safety design for hardware and software including but not limited to
      redundancy, fire control and malfunction prevention, appropriate treatment for aging degradation or any other appropriate measures. Because the evaluation of microcomputer software alone is very difficult,
      please evaluate the safety of the final products or systems manufactured by you.

8. Please contact a Renesas Electronics sales office for details as to environmental matters such as the environmental compatibility of each Renesas Electronics product. Please use Renesas Electronics
      products in compliance with all applicable laws and regulations that regulate the inclusion or use of controlled substances, including without limitation, the EU RoHS Directive. Renesas Electronics assumes
      no liability for damages or losses occurring as a result of your noncompliance with applicable laws and regulations.

9. Renesas Electronics products and technology may not be used for or incorporated into any products or systems whose manufacture, use, or sale is prohibited under any applicable domestic or foreign laws or
      regulations. You should not use Renesas Electronics products or technology described in this document for any purpose relating to military applications or use by the military, including but not limited to the
      development of weapons of mass destruction. When exporting the Renesas Electronics products or technology described in this document, you should comply with the applicable export control laws and
      regulations and follow the procedures required by such laws and regulations.

10. It is the responsibility of the buyer or distributor of Renesas Electronics products, who distributes, disposes of, or otherwise places the product with a third party, to notify such third party in advance of the
      contents and conditions set forth in this document, Renesas Electronics assumes no responsibility for any losses incurred by you or third parties as a result of unauthorized use of Renesas Electronics
      products.

11. This document may not be reproduced or duplicated in any form, in whole or in part, without prior written consent of Renesas Electronics.
12. Please contact a Renesas Electronics sales office if you have any questions regarding the information contained in this document or Renesas Electronics products, or if you have any other inquiries.
(Note 1) "Renesas Electronics" as used in this document means Renesas Electronics Corporation and also includes its majority-owned subsidiaries.
(Note 2) "Renesas Electronics product(s)" means any product developed or manufactured by or for Renesas Electronics.

SALES OFFICES                                                                                                                            http://www.renesas.com

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