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UL635H256SC45G1

器件型号:UL635H256SC45G1
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厂商名称:Simtek
厂商官网:http://www.simtek.com
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器件描述

low voltage powerstore 32k x 8 nvsram

UL635H256SC45G1器件文档内容

                                                            Obsolete - Not Recommended for New Designs

                                                                                                                            UL635H256

                                                                Low Voltage PowerStore 32K x 8 nvSRAM

Features                                       Description

•  High-performance CMOS non-                  The UL635H256 has two separate                          The      UL635H256        combines      the

       volatile static RAM 32768 x 8 bits      modes of operation: SRAM mode                           high performance and ease of use

•  35 and 45 ns Access Times                   and     nonvolatile        mode.        In     SRAM     of    a  fast  SRAM      with  nonvolatile

•  15 and 20 ns Output Enable                  mode, the memory operates as an                         data integrity.

   Access Times                                ordinary static RAM. In nonvolatile                     STORE cycles also may be initia-

•  ICC = 8 mA typ. at 200 ns Cycle             operation,       data      is      transferred    in    ted under user control via a soft-

   Time                                        parallel from SRAM to EEPROM or                         ware sequence.

•  Automatic STORE to EEPROM                   from    EEPROM             to   SRAM.         In  this  Once a STORE cycle is initiated,

   on Power Down using system                  mode        SRAM     functions          are    disab-   further input or output are disabled

   capacitance                                 led.                                                    until the cycle is completed.

•  Software initiated STORE                    The     UL635H256              is  a    fast   static   Because a sequence of addresses

•  Automatic STORE Timing                      RAM (35 and 45 ns), with a nonvo-                       is used for STORE initiation, it is

•  106 STORE cycles to EEPROM                  latile  electrically       erasable           PROM      important      that  no   other   read  or

•  100 years data retention in                 (EEPROM)         element           incorporated         write    accesses     intervene   in    the

   EEPROM                                      in  each     static      memory         cell.     The   sequence or the sequence will be

•  Automatic RECALL on Power Up                SRAM can be read and written an                         aborted.

•  Software RECALL Initiation                  unlimited    number            of  times,      while    RECALL cycles may also be initia-

•  Unlimited RECALL cycles from                independent nonvolatile data resi-                      ted by a software sequence.

   EEPROM                                      des     in  EEPROM.             Data        transfers   Internally,    RECALL     is   a  two  step

•  Wide voltage range: 2.7 ... 3.6 V           from    the  SRAM          to      the  EEPROM          procedure. First, the SRAM data is

   (3.0 ... 3.6 V for 35 ns type)              (the STORE operation) take place                        cleared and second, the nonvola-

•  Operating temperature range:                automatically        upon          power       down     tile  information    is   transferred   into

           0 to 70 °C                          using       charge       stored         in   system     the SRAM cells.

           -40 to 85 °C                        capacitance.         Transfers          from      the   The RECALL operation in no way

•  QS 9000 Quality Standard                    EEPROM           to        the     SRAM           (the  alters   the   data   in  the     EEPROM

•  ESD protection > 2000 V                     RECALL       operation)               take     place    cells. The nonvolatile data can be

   (MIL STD 883C M3015.7-HBM)                  automatically on powerup.                               recalled       an  unlimited   number   of

•  RoHS compliance and Pb- free                                                                        times.

•  Package:SOP28 (330 mil)

Pin Configuration                                                                          Pin Description

A14    1             28  VCC        G      1                32      n.c.

A12    2             27  W         A11     2                31      A10                    Signal Name          Signal Description

   A7  3             26  A13       A9      3                30      E

   A6  4             25  A8        A8      4                29      DQ7                    A0 - A14             Address Inputs

   A5  5             24  A9        A13     5                28      DQ6

   A4  6             23  A11        W      6                27      DQ5                    DQ0 - DQ7            Data In/Out

                         G         n. c.   7                26      DQ4

   A3  7   SOP       22            VCC     8   TSOP         25      DQ3                    E                    Chip Enable

   A2  8             21  A10       n. c.   9                24      VSS

   A1  9             20  E         A14     10               23      DQ2                    G                    Output Enable

   A0  10            19  DQ7       A12     11               22      DQ1

DQ0    11            18  DQ6       A7      12               21      DQ0                    W                    Write Enable

DQ1    12            17  DQ5       A6      13               20      A0

DQ2    13            16  DQ4       A5      14               19      A1                     VCC                  Power Supply Voltage

VSS    14            15  DQ3       A4      15               18      A2

                                   A3      16               17      n.c.                   VSS                  Ground

           Top View                            Top View

March 31, 2006              STK Control #ML0059                        1                               Rev 1.0
UL635H256

Block Diagram

                                                                                     EEPROM Array                               VCC

                                                                                     512 x (64 x 8)

                 A5                                                                             STORE                           VSS

                 A6

                 A7                                 Row Decoder               SRAM           RECALL

                 A8                                                           Array                                Power        VCC

                 A9                                                                                                Control

                 A11                                                   512 Rows x

                 A12                                                   64 x 8 Columns

                 A13                                                                                               Store/

                 A14                                                                                               Recall

                                                                                                                   Control

                   DQ0

                   DQ1                                                 Column I/O

                   DQ2                              Input Buffers

                   DQ3                                                 Column Decoder                              Software     A0 -  A13

                                                                                                                   Detect

                   DQ4

                   DQ5

                   DQ6                                             A0  A1     A2 A3  A4 A10                                  G

                   DQ7

                                                                                                                             E

                                                                                                                             W

Truth Table for SRAM      Operations

          Operating Mode              E                                W                G                          DQ0 - DQ7

    Standby/not selected              H                                    *                 *                     High-Z

          Internal Read               L                                H                H                          High-Z

          Read                        L                                H                L                      Data Outputs Low-Z

          Write                       L                                L                     *                 Data Inputs High-Z

* H or L

Characteristics

All voltages are referenced to VSS = 0 V (ground).

All characteristics are valid in the power supply voltage range and in the operating temperature range specified.

Dynamic measurements are based on a rise and fall time of ≤ 5 ns, measured between 10 % and 90 % of VI, as well as

input levels of VIL = 0 V and VIH = 3 V. The timing reference level of all input and output signals is 1.5 V,

with the exception of the tdis-times and ten-times, in which cases transition is measured ± 200 mV from steady-state voltage.

Absolute Maximum Ratingsa                                          Symbol                       Min.               Max.               Unit

Power Supply Voltage                                                   VCC                      -0.5               4.6                           V

Input Voltage                                                          VI                       -0.3           VCC+0.5                           V

Output Voltage                                                         VO                       -0.3           VCC+0.5                           V

Power Dissipation                                                      PD                                          1                             W

Operating Temperature      C-Type                                      Ta                       0                  70                            °C

                           K-Type                                                               -40                85                            °C

Storage Temperature                                                    Tstg                     -65                150                           °C

a:  Stresses greater than those listed under „Absolute Maximum Ratings“ may cause permanent damage to the device. This is a stress

    rating only, and functional operation of the device at condition above those indicated in the operational sections of this specification is

    not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

                           STK Control #ML0059                                       2                 Rev 1.0                  March 31, 2006
                                                                                                                       UL635H256

Recommended                     Symbol                                   Conditions                   Min.                 Max.             Unit

Operating Conditions

Power Supply Voltage            VCC                              tc = 35 ns                                 3.0                  3.6        V

                                                                 tc = 45 ns                                 2.7                  3.6        V

Input Low Voltage               VIL                              -2 V at Pulse Width                  -0.3                       0.8        V

                                                                 10 ns permitted

Input High Voltage              VIH                                                                         2.2            VCC+0.3          V

                                                                                                      C-Type               K-Type

DC Characteristics              Symbol                                   Conditions                                                         Unit

                                                                                                      Min.       Max.      Min.       Max.

Operating Supply Currentb       ICC1                             VCC         = 3.6 V

                                                                 VIL         = 0.8 V

                                                                 VIH         = 2.2 V

                                                                 tc          =  35 ns                            45                   47    mA

                                                                 tc          =  45 ns                            35                   37    mA

Average Supply Current duringc  ICC2                             VCC         =  3.6 V                            3                    4     mA

STORE                                                            E           ≤  0.2 V

                                                                 W           ≥  VCC-0.2  V

                                                                 VIL         ≤  0.2 V

                                                                 VIH         ≥  VCC-0.2  V

Operating Supply Currentb       ICC3                             VCC         =  3.6 V                            10                   11    mA

at tcR = 200 ns                                                  W           ≥  VCC-0.2  V

(Cycling CMOS Input Levels)                                      VIL         ≤  0.2 V

                                                                 VIH         ≥  VCC-0.2  V

Average Supply Current duringc  ICC4                             VCC         =  VCCmin                           2                    2     mA

PowerStore Cycle                                                 VIL         =  0.2 V

                                                                 VIH         ≥  VCC-0.2  V

Standby Supply Currentd         ICC(SB)1                         VCC         =  3.6 V

(Cycling TTL Input Levels)                                       E           =  VIH

                                                                 tc          = 35 ns                             11                   12    mA

                                                                 tc          = 45 ns                             9                    10    mA

Standby Supply Curentd          ICC(SB)                          VCC         = 3.6 V                             1                    1     mA

(Stable CMOS Input Levels)                                       E           ≥ VCC-0.2 V

                                                                 VIL         ≤ 0.2 V

                                                                 VIH         ≥ VCC-0.2 V

b:  ICC1 and ICC3 are depedent on output loading and cycle rate. The specified values are obtained with outputs unloaded.

    The current ICC1 is measured for WRITE/READ - ratio of 1/2.

c:  ICC2 and ICC4 are the average currents required for the duration of the respective STORE cycles.

d:  Bringing E ≥ VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out. See MODE SELECTION

    table. The current ICC(SB)1 is measured for WRITE/READ - ratio of 1/2.

March 31, 2006          STK Control #ML0059                           3                               Rev 1.0
UL635H256

                                                                                                  C-Type             K-Type

DC Characteristics                           Symbol                       Conditions                                               Unit

                                                                                              Min.       Max.     Min.      Max.

                                                                 VCC         = VCCmin

Output High Voltage                          VOH                 IOH         =-2 mA           2.4                  2.4             V

Output Low Voltage                           VOL                 IOL         = 2 mA                      0.4                0.4    V

                                                                 VCC         = VCCmin

Output High Current                             IOH              VOH         = 2.4 V                     -2                 -2     mA

Output Low Current                              IOL              VOL         = 0.4 V              2                  2             mA

Input Leakage Current                                            VCC         = 3.6 V

                           High                 IIH              VIH         = 3.6 V                     1                  1      μA

                           Low                  IIL              VIL         =      0V        -1                   -1              μA

Output Leakage Current                                           VCC         = 3.6 V

         High at Three-State- Output         IOHZ                VOH         = 3.6 V                      1                     1  μA

         Low  at Three-State- Output         IOLZ                VOL         =      0V        -1                   -1              μA

SRAM Memory Operations

         Switching Characteristics                               Symbol                       35                        45

    No.  Read Cycle                                                                                                                Unit

                                                                 Alt.        IEC        Min.      Max.         Min.         Max.

    1    Read Cycle Timef                                        tAVAV       tcR        35                     45                  ns

    2    Address Access Time to Data Validg                      tAVQV       ta(A)                   35                     45     ns

    3    Chip Enable Access Time to Data Valid                   tELQV       ta(E)                   35                     45     ns

    4    Output Enable Access Time to Data                       tGLQV       ta(G)                   15                     20     ns

         Valid

    5    E HIGH to Output in High-Zh                             tEHQZ    tdis(E)                    13                     15     ns

    6    G HIGH to Output in High-Zh                             tGHQZ    tdis(G)                    13                     15     ns

    7    E LOW to Output in Low-Z                                tELQX    ten(E)        5                      5                   ns

    8    G LOW to Output in Low-Z                                tGLQX    ten(G)        0                      0                   ns

    9    Output Hold Time after Address Change                   tAXQX       tv(A)      3                      3                   ns

    10   Chip Enable to Power Activee                            tELICCH     tPU        0                      0                   ns

    11   Chip Disable to Power Standbyd, e                       tEHICCL     tPD                     35                     45     ns

e:  Parameter guaranteed but not tested.

f:  Device is continuously selected with E and G both Low.

g:  Address valid prior to or coincident with E transition LOW.

h:  Measured ± 200 mV from steady state output voltage.

                           STK Control #ML0059                            4                   Rev 1.0                       March  31, 2006
                                                                                                                                UL635H256

Read  Cycle  1:  Ai-controlled  (during Read cycle: E = G = VIL, W                            =  VIH)f

                                                                           tcR  (1)

                 Ai                                                   Address Valid

                 DQi                                               ta(A)   (2)

                 Output         Previous Data Valid                                                     Output     Data  Valid

                                                     tv(A)  (9)

Read  Cycle  2:  G-, E-controlled (during Read cycle: W = VIH)g

                                                                 tcR  (1)

                 Ai                                         Address Valid

                 E                                          ta(A)     (2)                                     tPD       (11)

                                                            ta(E)     (3)                                tdis(E)   (5)

                 G                            ten(E)        (7)

                                                                      ta(G)     (4)                  tdis(G)  (6)

                 DQi                      ten(G)      (8)

                 Output   High Impedance                                                     Output  Data Valid

                                          tPU (10)

                 ICC      ACTIVE

                          STANDBY

      Switching Characteristics                             Symbol                                       35                           45

No.   Write Cycle                                                                                                                               Unit

                                          Alt. #1           Alt. #2                  IEC         Min.              Max.         Min.      Max.

12    Write Cycle Time                    tAVAV                    tAVAV             tcW             35                         45              ns

13    Write Pulse Width                   tWLWH                                      tw(W)           25                         30              ns

14    Write Pulse Width Setup Time                               tWLEH               tsu(W)          25                         30              ns

15    Address Setup Time                  tAVWL                    tAVEL             tsu(A)          0                          0               ns

16    Address Valid to End of Write       tAVWH                  tAVEH          tsu(A-WH)            25                         30              ns

17    Chip Enable Setup Time              tELWH                                      tsu(E)          25                         30              ns

18    Chip Enable to End of Write                                tELEH               tw(E)           25                         30              ns

19    Data Setup Time to End of Write     tDVWH                  tDVEH               tsu(D)          12                         15              ns

20    Data Hold Time after End of Write   tWHDX                  tEHDX               th(D)           0                          0               ns

21    Address Hold after End of Write     tWHAX                  tEHAX               th(A)           0                          0               ns

22    W LOW to Output in High-Zh, i       tWLQZ                                      tdis(W)                       13                     15    ns

23    W HIGH to Output in Low-Z           tWHQX                                      ten(W)          5                          5               ns

March 31, 2006           STK Control #ML0059                          5                                       Rev 1.0
UL635H256

Write Cycle #1: W-controlledj

                                                                     tcW     (12)

               Ai                                             Address Valid

                                                      tsu(E)         (17)                   th(A)        (21)

               E

               W                                      tsu(A-WH)      (16)

                                  tsu(A)                     tw(W)   (13)

                                  (15)                               tsu(D)   (19)        th(D)   (20)

               DQi                                                        Input Data Valid

               Input

                                                      tdis(W)        (22)                 ten(W)  (23)

               DQi     Previous Data                  Valid                  High Impedance

               Output

Write   Cycle  #2: E-controlledj

                                                              tcW       (12)

               Ai                                            Address Valid

                                  tsu(A) (15)                tw(E)   (18)                 th(A)          (21)

               E

                                                             tsu(W)  (14)

               W

               DQi                                                        tsu(D) (19)             th(D)  (20)

               Input                                                          Input Data Valid

               DQi                                                         High Impedance

               Output

            undefined                                 L- to H-level                                      H-    to  L-level

i:  If  W   is low and when E goes low, the outputs remain in the high       impedance    state.

j:  E   or  W must be VIH during address transition.

                                  STK Control #ML0059                                  6                           Rev 1.0  March 31, 2006
                                                                                                                     UL635H256

Nonvolatile Memory Operations

Mode Selection

        E          W   A13 - A0                             Mode                 I/O                      Power                        Notes

                       (hex)

        H          X                 X              Not Selected                 Output High Z            Standby

        L          H                 X              Read SRAM                    Output Data              Active                       m

        L          L                 X              Write SRAM                   Input Data               Active

        L          H   0E38                         Read SRAM                    Output Data              Active                       k, l

                       31C7                         Read SRAM                    Output Data                                           k, l

                       03E0                         Read SRAM                    Output Data                                           k, l

                       3C1F                         Read SRAM                    Output Data                                           k, l

                            303F                    Read SRAM                    Output Data                                           k, l

                       0FC0                         Nonvolatile STORE            Output High Z                                         k, l

        L          H   0E38                         Read SRAM                    Output Data              Active                       k, l

                       31C7                         Read SRAM                    Output Data                                           k, l

                       03E0                         Read SRAM                    Output Data                                           k, l

                       3C1F                         Read SRAM                    Output Data                                           k, l

                            303F                    Read SRAM                    Output Data                                           k, l

                       0C63                         Nonvolatile RECALL           Output High Z                                         k, l

k:  The six consecutive addresses must be in order listed.    W must be high during all six consecutive cycles. See STORE cycle and RECALL

    cycle tables and diagrams for further details.

    The following six-address sequence is used for testing purposes and should not be used: 0E38, 31C7, 03E0, 3C1F,       303F, 339C.

l:  While there are 15 addresses on the UL635H256, only the lower 14 are used to control software modes.

    Activation of nonvolatile cycles does not depend on the state of G.

m:  I/O state assumes that G ≤ VIL.

           PowerStore                                         Symbol

    No.    Power Up RECALL                                                       Conditions                          Min.  Max.        Unit

                                                              Alt.          IEC

    24     Power Up RECALL Durationn                        tRESTORE                                                       650         μs

                                                                                 the power supply decay

                                                                                 rate has to be smaller

    25     STORE Cycle Durationf, e                         tPDSTORE             than 10 Vs-1 after the                    10          ms

                                                                                 start of the STORE

                                                                                 operation

    26     Time allowed to Complete SRAM                      tDELAY                                                 500               ns

           Cyclef

           Low Voltage Trigger Level                        VSWITCH                                                  2.4   2.7         V

n:  tRESTORE starts from the time VCC rises above   VSWITCH.

March 31, 2006         STK Control #ML0059                               7                   Rev 1.0
UL635H256

PowerStore and automatic Power Up RECALL

                                      VCC

                    3.0 V

                    VSWITCH

                                                                                                                             t

                    PowerStore                                                 tPDSTOREp

                    Power Up

                    RECALL                 (24)                                                         (24)

                    W                      tRESTORE                                                 tRESTORE

                                                                                                    tDELAYp

                    DQi

                                           POWER UP            BROWN OUT                      BROWN OUT

                                           RECALL              NO STORE                       PowerStore

                                                               (NO SRAM WRITES)

         Software Controlled STORE/RECALL                      Symbol                           35                              45

    No.  Cyclek, o                                                                                                                           Unit

                                                               Alt.            IEC        Min.      Max.               Min.         Max.

    27   STORE/RECALL Initiation Time                          tAVAV           tcR        35                           45                    ns

    28   Chip Enable to Output Inactivep                       tELQZ        tdis(E)SR               600                             600      ns

    29   STORE Cycle Timeq                           tELQXS                 td(E)S                  10                              10       ms

    30   RECALL Cycle Timer                          tELQXR                 td(E)R                  20                              20       μs

    31   Address Setup to Chip Enables               tAVELN                 tsu(A)SR       0                           0                     ns

    32   Chip Enable Pulse Widths, t                 tELEHN                 tw(E)SR       25                           30                    ns

    33   Chip Disable to Address Changes             tEHAXN                 th(A)SR        0                           0                     ns

o:  The software sequence is clocked with E controlled READs.

p:  Once the software controlled STORE or RECALL cycle is initiated, it completes automatically, ignoring all inputs.

q:  Note that STORE cycles (but not RECALL) are aborted by VCC < VSWITCH (STORE inhibit).

r:  An automatic RECALL also takes place at power up, starting when VCC exceeds VSWITCH and takes tRESTORE. VCC must not drop below

    VSWITCH once it has been exceeded for the RECALL to function properly.

s:  Noise on the E pin may trigger multiple READ cycles from the same address and abort the address sequence.

t:  If the Chip Enable Pulse Width is less than ta(E) (see Read Cycle) but greater than or equal tw(E)SR, than the data may not be valid at

    the end of the low pulse, however the STORE or RECALL will still be initiated.

                             STK Control #ML0059                            8                   Rev 1.0                             March 31, 2006
                                                                                                                  UL635H256

Software  Controlled    STORE/RECALL Cyclet, u,              v (E =   HIGH  after STORE initiation)

                                        tcR   (27)                                 tcR  (27)

                Ai                      ADDRESS 1                                  ADDRESS 6

                E                       tw(E)SR

                                        (32)

                        tsu(A)SR  (31)              th(A)SR  (33)                  td(E)S (29)     td(E)R (30)

                DQi     High Impedance             VALID                                VALID

                Output                                                                  tdis(E)SR

                                                                                                   (28)

Software  Controlled    STORE/RECALL Cyclet, u,              v, w (E  = LOW after STORE initiation)

                                        tcR  (29)

                Ai                      ADDRESS 1                                  ADDRESS 6

                                        tw(E)SR                                                    th(A)SR  (35)

                E                       (34)

                        tsu(A)SR  (33)              th(A)SR  (35)           (33)   td(E)S (31)     td(E)R

                                                                         tsu(A)SR                           (32)

                DQi     High Impedance           VALID                                  VALID

                Output

                                                                                        tdis(E)SR  (30)

u:  W must be HIGH when E is LOW during the address sequence in order to initiate a nonvolatile cycle. G may be either HIGH or LOW

    throughout. Addresses 1 through 6 are found in the mode selection table. Address 6 determines wheter the UL635H256 performs a STORE

    or RECALL.

v:  E must be used to clock in the address sequence for the Software controlled STORE and RECALL cycles.

March 31, 2006          STK Control #ML0059                           9                            Rev 1.0
UL635H256

Test Configuration for Functional Check

                                                                                                                                                                                        3     V

                                                                                                            A0      VCCX

                                                                                                            A1

                                                                                                            A2

                                                                                                            A3

                                        Input level according to the     relevant test measurement          A4             DQ0

                                                                                                            A5             DQ1        Simultaneous measure-  ment of all 8 output pins           1.1  k

                           VIH                                                                              A6             DQ2

                                                                                                            A7

                                                                                                            A8             DQ3

                                                                                                            A9             DQ4

                                                                                                            A10            DQ5

                           VIL                                                                              A11            DQ6

                                                                                                            A12                                                                                          VO

                                                                                                            A13            DQ7

                                                                                                            A14

                                                                                                                                                                                                         30  pF w

                                                                                                            E

                                                                                                            W                                                                                    950

                                                                                                            G       VSS

w:  In measurement of tdis-times and ten-times the capacitance is 5 pF.

x:  Between VCC and VSS must be connected a high frequency bypass capacitor 0.1 μF                                                    to                     avoid disturbances.

Capacitancee                                                                                        Conditions             Symbol                                                       Min.                 Max.  Unit

Input Capacitance                       VCC                                                            = 3.0 V                 CI                                                                            8     pF

                                        VI                                                             = VSS

                                                                      f                                = 1 MHz

Output Capacitance                      Ta                                                             = 25 °C                 CO                                                                            7     pF

All Pins not under test must be connected with ground by capacitors.

Ordering Code

    Example                     UL635H256                                                              S2        C  45     G1

    Type                                                                                                                                                     Leadfree Option

                                                                                                                                                             blank = Standard Package

    Package                                                                                                                                                  G1                         = Leadfree Green Package

    S  = SOP28 (330mil)         Type 1

    S2 = SOP28 (330mil)         Type 2                                                                                                                       Access Time

                                                                                                                                                             35 = 35 ns (VCC = 3.0 ... 3.6 V)

                                                                         Operating                              Temperature    Range                         45 = 45 ns (VCC = 2.7 ... 3.6 V)

                                                                         C=                            0 to         70 °C

                                                                         K                          =  -40  to      85 °C

    y: on special request

Device Marking (example)

    Product specification                                                                                   ZMD                                                                                          Date of manufacture

                                                                                                            UL635H256S2C                                                                                 (The first 2 digits indicating

                                                                                                            45      Z      0425                                                                          the year, and the last 2

                                                                                                                               G1                                                                        digits the calendar week.)

    Internal Code                                                                                                                                                                                        Leadfree Green Package

                                STK Control #ML0059                                                                        10                                                           Rev 1.0                    March 31, 2006
                                                                                                                   UL635H256

Device Operation                                                          WRITE   operation        has  taken  place    since   the    most

                                                                          recent  STORE        or  RECALL     cycle.    Software   initiated

The UL635H256 has two separate modes of operation:                        STORE cycles are performed regardless of whether or

SRAM mode and nonvolatile mode. The memory ope-                           not a WRITE operation has taken place.

rates in SRAM mode as a standard fast static RAM.

Data is transferred in nonvolatile mode from SRAM to                      Automatic RECALL

EEPROM (the STORE operation) or from EEPROM to

SRAM (the RECALL operation). In this mode SRAM                            During power up, an automatic RECALL takes place. At

functions are disabled.                                                   a low power condition (power supply voltage < VSWITCH)

STORE cycles may be initiated under user control via a                    an internal RECALL request may be latched. As soon

software sequence and are also automatically initiated                    as power supply voltage exceeds the sense voltage of

when the power supply voltage level of the chip falls                     VSWITCH, a requested RECALL cycle will automatically

below VSWITCH. RECALL operations are automatically                        be initiated and will take tRESTORE to complete.

initiated upon power up and may also occur when the                       If the UL635H256 is in a WRITE state at the end of

VCC rises above VSWITCH, after a low power condition.                     power up RECALL, the SRAM data will be corrupted.

RECALL      cycles  may   also     be  initiated  by    a  software       To help avoid this situation, a 10 kΩ resistor should be

sequence.                                                                 connected between W and power supply voltage.

SRAM READ                                                                 Software Nonvolatile STORE

The UL635H256 performs a READ cycle whenever E                            The UL635H256 software controlled STORE cycle is

and G are LOW and W is HIGH. The address specified                        initiated by executing sequential READ cycles from six

on pins A0 - A14 determines which of the 32768 data                       specific address locations. By relying on READ cycles

bytes will be accessed. When the READ is initiated by                     only, the UL635H256 implements nonvolatile operation

an address transition, the outputs will be valid after a                  while   remaining    compatible      with   standard    32K  x  8

delay of tcR. If the READ is initiated by E or G, the out-                SRAMs. During the STORE cycle, an erase of the pre-

puts will be valid at ta(E) or at ta(G), whichever is later.              vious nonvolatile data is performed first, followed by a

The data outputs will repeatedly respond to address                       parallel programming of all the nonvolatile elements.

changes within the tcR access time without the need for                   Once a STORE cycle is initiated, further inputs and out-

transition  on  any  control    input    pins,  and     will  remain      puts are disabled until the cycle is completed.

valid until another address change or until E or G is                     Because a sequence of addresses is used for STORE

brought HIGH or W is brought LOW.                                         initiation, it is important that no other READ or WRITE

                                                                          accesses intervene in the sequence or the sequence

SRAM WRITE                                                                will be aborted.

                                                                          To  initiate  the    STORE    cycle      the  following    READ

A WRITE cycle is performed whenever E and W are                           sequence must be performed:

LOW.     The  address     inputs   must  be       stable      prior  to

entering the WRITE cycle and must remain stable until                     1.      Read addresses        0E38   (hex)    Valid READ

either E or W goes HIGH at the end of the cycle. The                      2.      Read addresses        31C7   (hex)    Valid READ

data on pins DQ0 - 7 will be written into the memory if it                3.      Read addresses        03E0   (hex)    Valid READ

is valid tsu(D) before the end of a W controlled WRITE or                 4.      Read addresses        3C1F   (hex)    Valid READ

tsu(D) before the end of an E controlled WRITE.                           5.      Read addresses        303F   (hex)    Valid READ

It  is  recommended       that  G  is    kept   HIGH    during       the  6.      Read addresses        0FC0   (hex)    Initiate STORE

entire WRITE cycle to avoid data bus contention on the                                                                  Cycle

common I/O lines. If G is left LOW, internal circuitry will

turn off the output buffers tdis (W) after W goes LOW.                    Once    the   sixth  address  in    the  sequence     has    been

                                                                          entered, the STORE cycle will commence and the chip

Automatic STORE                                                           will be disabled. It is important that READ cycles and

                                                                          not WRITE cycles be used in the sequence, although it

The UL635H256 uses the intrinsic system capacitance                       is not necessary that G be LOW for the sequence to be

to perform an automatic STORE on power down. As                           valid. After the tSTORE cycle time has been fulfilled, the

long as the decay rate from the system power supply is                    SRAM will again be activated for READ and WRITE

smaller  than   15  Vs-1  the   UL635H256         will  safely  and       operation.

automatically STORE the SRAM data in EEPROM on

power down.

In order to prevent unneeded STORE operations, auto-

matic   STORE       will  be    ignored  unless   at    least   one

March 31, 2006                STK Control #ML0059                    11                        Rev 1.0
UL635H256

Software Nonvolatile RECALL                                       Hardware Protection

A RECALL cycle of the EEPROM data into the SRAM                   The    UL635H256    offers   hardware  protection   against

is initiated with a sequence of READ operations in a              inadvertent  STORE       operation    through  VCC  Sense.

manner similar to the STORE initiation. To initiate the           When VCC < VSWITCH all software STORE operations

RECALL cycle the following sequence of READ opera-                will be inhibited.

tions must be performed:

                                                                  Low Average Active Power

1.      Read addresses     0E38      (hex)  Valid READ

2.      Read addresses     31C7      (hex)  Valid READ            The UL635H256 has been designed to draw signifi-

3.      Read addresses     03E0      (hex)  Valid READ            cantly less power when E is LOW (chip enabled) but

4.      Read addresses     3C1F      (hex)  Valid READ            the cycle time is longer than 45 ns.

5.      Read addresses     303F      (hex)  Valid READ            When E is HIGH the chip consumes only standby cur-

6.      Read addresses     0C63      (hex)  Initiate RECALL       rent.

                                            Cycle                 The overall average current drawn by the part depends

                                                                  on the following items:

Internally, RECALL is a two step procedure. First, the            1. CMOS or TTL input levels

SRAM    data  is  cleared  and   second,    the    nonvolatile    2. the time during which the chip is disabled (E HIGH)

information   is  transferred  into  the  SRAM     cells.  After  3. the cycle time for accesses (E LOW)

td(E)R cycle time the SRAM will once again be ready for           4. the ratio of READs to WRITEs

READ and WRITE operations.The RECALL operation                    5. the operating temperature

in no way alters the data in the EEPROM cells. The                6. the VCC level

nonvolatile data can be recalled an unlimited number of

times.

The information describes the type of component and shall not be considered as assured characteristics. Terms of

delivery and rights to change design reserved.

                                 STK Control #ML0059              12                  Rev 1.0             March 31, 2006
                                                                                         UL635H256

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Simtek reserves terms of delivery and reserves the right to make changes in the products or specifications, or

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March 31, 2006
Change record

Date/Rev            Name                                    Change

01.11.2001  Ivonne Steffens     format revision and release for „Memory CD 2002“

03.07.2002  Matthias Schniebel  adding 35 ns type with VCC = 3.0 ... 3.6 V

25.09.2002  Matthias Schniebel  Adding „Type 1“ to SOP28 (330mil)

09.01.2003  Matthias Schniebel  Removing 55 ns type

20.10.2003  Matthias Schniebel  Low Voltage Trigger Level VSWITCH = 2.4 ... 2.7 V (old: 2.5 ... 2.7 V)

                                changing max. decay rate from the system power supply to 15 Vs-1

                                (old: 10 Vs-1)

05.12.2003  Matthias Schniebel  ICC = 8 mA typ. at 200 ns Cycle Time

                                adding K-Type with 35 ns: ICC1 = 47 mA, ICC(SB)1 = 12mA

21.04.2004  Matthias Schniebel  adding „Leadfree Green Package“ to ordering information

                                adding „Device Marking“

7.4.2005    Stefan Günther      Page1: adding RoHS compliance and Pb- free, 106 endurance cycles

                                and 100a data retention,

                                add also S2 package (chip pack) and ordering code

31.3.2006   Troy Meester        changed to obsolete status

1.0         Simtek              Assigned Simtek Document Control Number
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