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UCD3040RGCT

器件型号:UCD3040RGCT
器件类别:半导体    电源管理   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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UCD3040RGCT
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器件描述

Fully Programmable Digital Power Controller with Four Feedback Loops and Eight DPWM Outputs 64-VQFN -40 to 125

参数

产品属性属性值
DPWM resolution(ps)250
Processor31.25MHz,32-bit ARM7
GPIOs26
RatingCatalog
Number of digital power peripheral feedback loops4
Frequency(Max)(kHz)2000
Communications1 PMBUS,1 UART,1 SPI
Non-volatile memory32kB (Program),2kB (Data)
A/D channels15
Package GroupVQFN|64
Analog comparators4
Compensator3-pole/3-zero
Approx. price(US$)3.75 | 1ku
Operating temperature range(C)-40 to 125
Number of outputs8

文档预览

UCD3040RGCT器件文档内容

www.ti.com                                                                                     UCD3040
                                                                                               UCD3028
                                                                                               UCD3020

                                                                SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                Digital Power Controllers

            Check for Samples: UCD3040, UCD3028, UCD3020

FEATURES                                                         Configurable for Voltage-Mode, Average-
                                                                    Current-Mode, and Resonant-Mode Control
1
                                                                Allows Synchronization of DPWM Waveforms
23 Digital Control of up to Four Voltage Feedback                  Between Multiple UCD3040, UCD3020 and
    Loops                                                           UCD3028 (UCD30xx) Devices

Up to Eight High-Resolution Digital Pulsewidth                Adjustable DPWM Pulse Width Enables
    Modulated (DPWM) Outputs for Supporting a                       Support for Current Balancing in a Multiphase
    Wide Range of Offline, Isolated and Non-                        Application.
    Isolated DC-to-DC Topologies
    250-ps DPWM Pulse-Width Resolution                         High-Performance 31.25-MHz, 32-Bit ARM7
    4-ns DPWM Frequency Resolution                                Processor
    Adjustable Phase Shift Between DPWM
         Outputs                                                 32-KByte Program Flash and 2-KByte Data
    Adjustable Dead Band Between Each                             Flash Memory With Error Correction Code
         DPWM Pair                                                  (ECC)
    Active-High or -Low DPWM Polarity
    Up to 2-MHz DPWM Switching Frequency                      4-KByte Data RAM
                                                                4-KByte Boot ROM
Dedicated High-Speed Error Analog-to-Digital                   Communication Peripherals
    Converter (EADC) for Each Feedback Loop
    With Sense Resolution of up to 1 mV                              PMBus
                                                                     UART
On-Chip 10-Bit D and A Converter (DAC) for                         SPI
    Setting EADC Reference Voltage                                  JTAG (Not Available in the UCD3028)
                                                                Single-Supply Solution: Internal Regulator
Dedicated Hardware Accelerated Digital                            Controls External Pass Element
    Compensators or Control Law Accelerators                     Internal Temperature Sensor
    (CLA)                                                       Up to Five Additional Timers
    Three-Pole, Three-Zero Configurable                        Built-In Watchdog, BOD, and POR
         Compensator                                             80-Pin QFP (PFC), 64-Pin QFN (RGC), 48-Pin
    Features Non-Linear Digital Control                           QFN (RGZ), and 40-Pin QFN (RHA and RMH)
    Multiple Programmable Coefficient                             Package Offerings
         Registers for Adaptive Digital                         Operating Temperature Range: 40C to 125C
         Compensation
                                                                APPLICATIONS
Up to 15-Channel, 12-Bit, 200-ksps, Analog-to-
    Digital Converter (ADC)                                     Isolated AC-to-DC and DC-to-DC Power
                                                                    Supplies
Multiple Levels of Fault Protection
    Four High-Speed Analog Comparators                         Power-Factor Correction
    External Fault Inputs                                     Non-Isolated DC-to-DC Power Supplies
    12-Bit ADC

1

           Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
           Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.
Fusion Digital Power, Code Composer Studio are trademarks of Texas Instruments.

2

All other trademarks are the property of their respective owners.

3

PRODUCTION DATA information is current as of publication date.  Copyright 20092013, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
UCD3040                                                                                   www.ti.com
UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

   This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled with
   appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.

   ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may be more
   susceptible to damage because very small parametric changes could cause the device not to meet its published specifications.

DESCRIPTION

The UCD30xx devices are members of a family of digital PWM controllers from Texas Instruments providing a
single-chip control solution for digital power-conversion applications. These devices allow digital control
implementation of a high-performance, high-frequency power supply with flexible configuration of parameters,
supervisory, monitoring, and communication functions.

The UCD30xx are fully programmable solutions that are configurable to support a wide range of isolated and
non-isolated topologies in single- or multiphase configurations. Some examples include interleaved PFC, isolated
forward, half-bridge, phase-shifted full bridge, active clamp, and resonant LLC.

At the core of the UCD30xx controllers are the digital control-loop peripherals, also known as Fusion Digital
PowerTM peripherals (FDPP). Each FDPP implements a high-speed digital control loop consisting of a dedicated
error analog-to-digital converter (EADC), a three-pole/three-zero (3p, 3z) digital compensator, and two DPWM
outputs with 250-ps pulse-width resolution. The device also contains a 12-bit, 200-ksps general-purpose ADC
with up to 15 channels, timers, interrupt controls, and communications ports such as PMBus, SCI, and SPI. The
device is based on a 32-bit ARM7 RISC CPU that performs real-time monitoring, configures peripherals, and
manages communications. The CPU executes its program out of programmable flash memory as well as ROM.

The UCD30xx is supported by Texas Instruments' Code Composer StudioTM software development environment.

                                   ORDERING INFORMATION

     OPERATING     ORDERABLE PART  PIN COUNT         SUPPLY                      PACKAGE  TOP-SIDE
   TEMPERATURE            NUMBER                                                          MARKING
                                                 40  Reel of 2500                    QFN
      RANGE, TA       UCD3028RHAR                                                    QFN  UCD3028
                      UCD3028RHAT                40  Reel of 250                     QFN  UCD3028
   40C to 125C    UCD3028RMHR                                                     QFN  3028RMH
                      UCD3028RMHT                40  Reel of 2500                    QFN  3028RMH
                      UCD3020RGZR                                                    QFN  UCD3020
                      UCD3020RGZT                40  Reel of 250                     QFN  UCD3020
                      UCD3040RGCR                                                    QFN  UCD3040
                      UCD3040RGCT                48  Reel of 2500                    QFP  UCD3040
                      UCD3040PFCR                                                    QFP  UCD3040
                       UCD3040PFC                48  Reel of 250                          UCD3040

                                                 64  Reel of 2000

                                                 64  Reel of 250

                                                 80  Reel of 1000

                                                 80  Tray of 119

2  Submit Documentation Feedback                                   Copyright 20092013, Texas Instruments Incorporated

                                  Product Folder Links: UCD3040 UCD3028 UCD3020
www.ti.com                                                                                                     UCD3040
                                                                                                               UCD3028
PRODUCT SELECTION MATRIX                                                                                       UCD3020

                                                                                SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                  FEATURE                         UCD3040        UCD3040      UCD3020     UDC3028              UDC3028
                                                                      PFC            RGC          RGZ         RHA                 RMH
ARM7 core processor
High-resolution DPWM outputs (250-ps resolution)                  Package         Package      Package     Package             Package
Number of high-speed independent feedback loops (number          31.25 MHz       31.25 MHz                                    31.25 MHz
of regulated output voltages)                                                                 31.25 MHz   31.25 MHz
12-bit, 200-ksps, general-purpose ADC channels                          8              8                                             8
Digital comparators at ADC outputs                                      4              4            6           8                    2
Flash memory (program)
Flash memory (data)                                                    15             11            2           2                    9
Flash security                                                          6              6                                             6
RAM                                                                 32 KB           32 KB     9           9                      32 KB
DPWM switching frequency                                             2 KB            2 KB                                         2 KB
Programmable fault inputs                                                                     6           6                          
High-speed analog comparators                                        4 KB            4 KB                                         4 KB
UART (SCI)                                                      Up to 2 MHz     Up to 2 MHz   32 KB       32 KB              Up to 2 MHz
PMBus                                                                   8              8                                             2
Timers                                                                  4              4      2 KB        2 KB                       4
                                                                        1              1                                           1 (1)
                                                                                                                                    
                                                                4 (16-bit) and   4 (16- bit)                                 4 (16-bit) and
                                                                  1 (24-bit)         and      4 KB        4 KB                 1 (24-bit)
                                                                                  1 (24-bit)
                                                                                       4      Up to 2 MHz Up to 2 MHz                2
                                                                                      1 (2)                                          0
                                                                                      2 (2)   6           2                          0
                                                                                                                                    
                                                                                              4           4                          
                                                                                                                                    
                                                                                              1           1 (1)
                                                                                64-pin QFN                                    40-pin QFN
                                                                                 (9 mm 9                                     (6 mm 6
                                                                                     mm)
                                                                                              4 (16-bit) and 4 (16-bit) and        mm)
                                                                                       (2)                                          
                                                                                      26      1 (24-bit)  1 (24-bit)
                                                                                                                                    (1)
Timer PWM outputs                                               4                     2 (2)          2           2                  20
                                                                                      1(1)         1 (2)         0
Timer compare outputs                                           1                                  2 (2)         0
                                                                                                                 
Timer capture inputs                                            2                                                
                                                                                                                 
Watchdog                                                                                             
                                                                                                          40-pin QFN
On-chip oscillator                                                                            48-pin QFN  (6 mm 6
                                                                                              (7 mm 7
Power-on reset and brownout reset                                                                 mm)         mm)
                                                                                                                 
JTAG                                                                                                (2)
                                                                                                    21          (1)
Package offering                                                80-pin QFP                                      20

                                                                (14 mm 14
                                                                     mm)

On-chip voltage-regulator control (external-pass element)      

Sync IN and sync OUT functions                                 

Total GPIO (includes all pins with multiplexed functions, such  33

as DPWM, fault inputs, SCI, SPI, etc.)

External Vref for 12-bit ADC                                                                  
                                                                                              2 (2)
External interrupts                                             2                             1(1)

SPI                                                             1

(1) Multiplexed pins with SYNC_IN, SYNC_OUT, and SCI
(2) Multiplexed pins with JTAG

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UCD3020

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FUNCTIONAL BLOCK DIAGRAMS

                         UCD3040 80 Pin

   EAP4                              Error ADC                  Compensator                      Digital          GPIO_06/DPWM-4A
   EAN4                                                             3P3Z                      High Res           GPIO_07/DPWM-4B
                                                                                                                  GPIO_32/FAULT-4A
   EAP3                              Error ADC                  Compensator                     PWM4              GPIO_33/FAULT-4B
   EAN3                                                             3P3Z
                                                                                                 Digital          GPIO_04/DPWM-3A
   EAP2                              Error ADC                  Compensator                    High Res           GPIO_05/DPWM-3B
   EAN2                                                             3P3Z                                         GPIO_30/FAULT-3A
                                                                                                PWM3              GPIO_31/FAULT-3B
                                         Error ADC                      Compensator
                                                                            3P3Z                Digital          GPIO_02/DPWM-2A
   EAP1                        Diff                            ADC                            High Res           GPIO_03/DPWM-2B
   EAN1                        Amp                              6 Bit                                             GPIO_10/FAULT-2A
                                                       EA                                       PWM2              GPIO_11/FAULT-2B

                                        Ref         +                                            Digital          GPIO_00/DPWM-1A
                                                                                               High Res           GPIO_01/DPWM-1B
                                                                                                                  GPIO_08/FAULT-1A
                                                                                                PWM1              GPIO_09/FAULT-1B

                                                Fusion Digital          Coeff Regs                                GPIO_28/SYNC-IN
                                                    Power                                                         GPIO_29/SYNC-OUT
                         4
             PWR                                  Peripheral

                         5                                    Internal
              GND                                          Temp Sense

AD-00/PMB_ADDR1                                 AD-02      +                                             Capture  GPIO_34/TCAP0
AD-01/PMB_ADDR2                                                                            Timers and             GPIO_35/TCAP1
                                                Ref1                   TRIP1                                     GPIO_36/TCOMPARE
        AD-02|COMP1                                                     TRIP2                           Compare
        AD-03|COMP2           ADC              AD-03      +                      ARM7                            GPIO_18/PWM1
        AD-04|COMP3                                                              Based     Watchdog PWM          GPIO_19/PWM2
        AD-05|COMP4           12 Bit                                          RISC CPU                           GPIO_20/PWM3
                                                                                                     Comms        GPIO_21/PWM4
                              200 ksps         Ref2                              Flash             PMBus
                                                                                Memory               UART        PMBUS-CLK
                                               AD-04      +                    With ECC                          PMBUS-DATA
                   AD-08                                                       Prog: 32KB               SPI       PMBUS-ALERT
                   AD-09                                                TRIP3  Data: 2KB                          PMBUS-CNTL
                   AD-10                                                       RAM: 4KB              System       GPIO_16/SCI-TX
                    AD-11                       Ref3                                                             GPIO_17/SCI-RX
                   AD-12                                                                                          GPIO_22/SPI-CLK
                   AD-13                        AD-05      +                                                      GPIO_26/SPI-CS
                   AD-14                                                                                          GPIO_24/SPI-DI
                                                                        TRIP4                                     GPIO_23/SPI-DO
ADCREFIN/EXTREF
                                                Ref4                                                             GPIO_25/INT1
                  V33FB                                                                                           GPIO_27/INT2
                     GND            Internal        Analog Comparators                                            RESET
                               3.3 V and 1.8 V
                 BPCAP                                        1.8 V
                                    Control                Regulator
                    TRST
                     TMS       Device                          Osc
                       TDI     Support                     POR/BOD
                     TDO
                     TCK        JTAG

              RET_CLK

                                                                                                                  B0376-04

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                                                                                                                      UCD3028
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                                                                                       SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                   UCD3040 64 Pin

            EAP4            Error ADC                     Compensator                    Digital     GPIO_06/DPWM-4A
            EAN4                                              3P3Z                    High Res      GPIO_07/DPWM-4B
                                                                                                     GPIO_32/FAULT-4A
            EAP3            Error ADC                     Compensator                   PWM4         GPIO_33/FAULT-4B
            EAN3                                              3P3Z
                                                                                         Digital     GPIO_04/DPWM-3A
            EAP2            Error ADC                     Compensator                  High Res      GPIO_05/DPWM-3B
            EAN2                                              3P3Z                                  GPIO_30/FAULT-3A
                                                                                        PWM3         GPIO_31/FAULT-3B
                                Error ADC                           Compensator
                                                                        3P3Z            Digital     GPIO_02/DPWM-2A
            EAP1      Diff                               ADC                          High Res      GPIO_03/DPWM-2B
            EAN1      Amp                                 6 Bit      Coeff Regs                      GPIO_10/FAULT-2A
                                              EA                                        PWM2         GPIO_11/FAULT-2B

                              Ref          +                                             Digital     GPIO_00/DPWM-1A
                                                                                       High Res      GPIO_01/DPWM-1B
                                                                                                     GPIO_08/FAULT-1A
                                                                                        PWM1         GPIO_09/FAULT-1B

           4                           Fusion Digital
PWR                                        Power

           5                             Peripheral
GND

AD-00/PMB_ADDR1                                           Internal  SPI
                                                       Temp Sense

AD-01/PMB_ADDR2                                                                              Timers
                                                                                       Watchdog PWM
AD-02|COMP1                            AD-02           +                                             GPIO_18/PWM1
                                                                                                     GPIO_19/PWM2
AD-03|COMP2                                                         TRIP1                            GPIO_20/PWM3
                                                                                                     GPIO_21/PWM4
AD-04|COMP3           ADC              Ref1            

AD-05|COMP4           12 Bit

                    200 ksps         AD-03           +
                  
                                                                  TRIP2     ARM7
                                                                   TRIP3    Based
            AD-08                      Ref2                                RISC CPU
            AD-09
            AD-10                      AD-04           +                               PMBus         PMBUS-CLK
                                                                                                     PMBUS-DATA
                                       Ref3                                                         PMBUS-ALERT
                                                                                                     PMBUS-CNTL

                                       AD-05           +

                                                                    TRIP4

                                       Ref4                                                         GPIO_16/SCI-TX
                                                                                                     GPIO_17/SCI-RX
                                                                                       UART

          V33FB            Internal        Analog Comparators                  Flash   System        RESET
             GND      3.3 V and 1.8 V                                        Memory
                                                     1.8 V                  With ECC     SPI
         BPCAP             Control                Regulator                Prog: 32KB
                                                                           Data: 2KB
            TRST           Device                     Osc                  RAM: 4KB
TMS/FUNC2(1)               Support               POR/BOD

TDI/FUNC2(1)               JTAG
TDO/FUNC2(1)            Multiplexed
TCK/FUNC2(1)            Sync In/Out

      RET_CLK

                                                                                                                      B0376-03

(1) FUNC2 for the four pins TMS, TDI, TDO, and TCK indicates secondary functions available on these pins. These are
      configurable by the IO_FUNC_MODE bits in the I/O Functional Multiplexer Control register (IOMUXCTRL).

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UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                         UCD3020 48 Pin

   EAP2                              Error ADC                  Compensator                      Digital  GPIO_06/DPWM-4A
   EAN2                                                             3P3Z                      High Res   GPIO_07/DPWM-4B
                                                                                                          GPIO_32/FAULT-4A
                                         Error ADC                      Compensator             PWM4      GPIO_33/FAULT-4B
                                                                            3P3Z
                       EAP1    Diff                            ADC                              Digital  GPIO_02/DPWM-2A
                       EAN1    Amp                              6 Bit    Coeff Regs            High Res   GPIO_03/DPWM-2B
                                                       EA                                                 GPIO_10/FAULT-2A
                            2                                                                   PWM2      GPIO_11/FAULT-2B
                PWR                    Ref          +
                                                                                                 Digital  GPIO_00/DPWM-1A
                            2                                                                  High Res   GPIO_01/DPWM-1B
                 GND                                                                                      GPIO_08/FAULT-1A
   AD-00/PMB_ADDR1                                                                              PWM1      GPIO_09/FAULT-1B
   AD-01/PMB_ADDR2
          AD-02|COMP1                           Fusion Digital
          AD-03|COMP2                               Power
          AD-04|COMP3
          AD-05|COMP4                             Peripheral

                      AD-06                                   Internal
                      AD-07                                Temp Sense
                      AD-08
                                                AD-02      +                                    GPIO      GPIO30
     ADCREFIN/ExtRef
                               ADC              Ref1                   TRIP1                   Timer     GPIO_18/PWM1
                     V33FB                                              TRIP2                   PWM       GPIO_19/PWM2
                        GND    12 Bit
                                                                                               Device     TRST
                    BPCAP      200 ksps         AD-03      +                                   Support    TMS/FUNC2(1)
                                                                                                          TDO/FUNC2(1)
                                                Ref2                             ARM7                    TDI/FUNC2(1)
                                                                                  Based                   TCK/FUNC2(1)
                                                AD-04      +                   RISC CPU

                                                                        TRIP3      Flash
                                                                                 Memory
                                                Ref3                           With ECC
                                                                               Prog: 32KB
                                                AD-05      +                   Data: 2KB
                                                                               RAM: 4KB
                                                                        TRIP4

                                                Ref4      

                                    Internal        Analog Comparators                           SPI
                               3.3 V and 1.8 V                                                   SCI
                                                              1.8 V                            PMBus
                                    Control                Regulator                           System

                                                           Osc                                            GPIO_16/SCI-TX
                                                                                                          GPIO_17/SCI-RX
                                                           POR/BOD
                                                                                                          PMBUS-CLK
                                                                                                          PMBUS-DATA
                                                                                                          PMBUS-ALERT
                                                                                                          PMBUS-CNTL

                                                                                                          RESET

                                                                                                                        B0376-01

   (1) FUNC2 for the four pins TMS, TDI, TDO, and TCK indicates secondary functions available on these pins. These are
         configurable the by IO_FUNC_MODE bits in the I/O Functional Multiplexer Control register (IOMUXCTRL).

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                                                                                                                       UCD3028
                                                                                                                       UCD3020

                                                                                        SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                            UCD3028 40 Pin

                                                                                              Digital    GPIO_06/DPWM-4A
                                                                                            High Res     GPIO_07/DPWM-4B

                                                                                             PWM4

            EAP2                  Error ADC                Compensator                        Digital    GPIO_04/DPWM-3A
            EAN2                                               3P3Z                        High Res     GPIO_05/DPWM-3B

                                      Error ADC                      Compensator             PWM3        GPIO_02/DPWM-2A
                                                                         3P3Z                           GPIO_03/DPWM-2B
                    EAP1    Diff                          ADC                                Digital    GPIO_10/FAULT-2A
                    EAN1    Amp                            6 Bit      Coeff Regs            High Res
                                                    EA                                                   GPIO_00/DPWM-1A
                         2                                                                   PWM2        GPIO_01/DPWM-1B
             PWR                      Ref        +                                                       GPIO_08/FAULT-1A
                                                                                              Digital
                         2                                                                  High Res
              GND
                                                                                             PWM1
AD-00/PMB_ADDR1
AD-01/PMB_ADDR2                                            Internal                         Timer        GPIO_18/PWM1
                                                        Temp Sense                          PWM          GPIO_19/PWM2
                   AD-02
                   AD-03                     AD-02      +
                   AD-04
                   AD-05    ADC                                      TRIP1
                   AD-06                                             TRIP2
                   AD-07      12 Bit         Ref1                                               SCI
                   AD-08    200 ksps                                                        Multiplexed
                                                                                            SYNC_IN/     SCI_TX/SYNC_OUT(1)
                     GND                     AD-03      +                      ARM7                      SCI_RX/SYNC_IN(1)
                 BPCAP                                                         Based            OUT      SYNC_IN(1)
                                                                            RISC CPU
                                             Ref2      
                                                                                Flash
                                             AD-04      +                     Memory
                                                                             With ECC
                            Internal         Ref3                   TRIP3  Prog: 32KB                   PMBUS-CLK
                                                                     TRIP4  Data: 2KB                    PMBUS-DATA
                            3.3 V and 1.8 V                                 RAM: 4KB        PMBus        PMBUS-ALERT
                                                                                            System       PMBUS-CNTL
                            Control          AD-05      +
                                                                                                         RESET
                                             Ref4                                                       TEST

                               1.8 V             Analog Comparators
                            Regulator

                            Osc

                            POR/BOD

                                                                                                                           B0376-02

(1) Requires configuration of IO_FUNC_MODE bits in the I/O functional multiplexer control register (IOMUXCTRL)

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UCD3040                                                                                                                                                                                                                                                                                                                                                                     www.ti.com
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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

UCD3040 Pin Assignments

                                                                                                                                                         PFC Package
                                                                                                                                                           (Top View)

                                  AGND             AD-06            AD-07            AD-00/PMB_ADDR1  AD-01/PMB_ADDR2  AD-02|COMP1      AD-11            AD-12            AD-13             AD-14             V33FB            EAN4          EAP4            EAN3  EAP3         EAN2        EAP2            EAN1            EAP1          AGND

                                  80               79               78               77               76               75               74               73               72                71                70               69            68              67    66           65          64              63              62            61

   ADCREFIN/EXTREF   1                                                                                                                                                                                                                                                                                                                                  60  AGND

   AD-05|COMP4       2                                                                                                                                                                                                                                                                                                                                  59  BPCAP

   AD-04|COMP3       3                                                                                                                                                                                                                                                                                                                                  58  V33A

   AD-03|COMP2       4                                                                                                                                                                                                                                                                                                                                  57  V33D

   AD-08             5                                                                                                                                                                                                                                                                                                                                  56  V33DIO

   AD-09             6                                                                                                                                                                                                                                                                                                                                  55  DGND

   AD-10             7                                                                                                                                                                                                                                                                                                                                  54  GPIO_20/PWM3

   V33DIO            8                                                                                                                                                                                                                                                                                                                                  53  GPIO_21/PWM4

   DGND              9                                                                                                                                                                                                                                                                                                                                  52  GPIO_22/SPI-CLK

   GPIO_36/TCOMPARE  10                                                                                                                                                                                                                                                                                                                                 51  GPIO_23/SPI-DO

   GPIO_35/TCAP1     11                                                                                                                                                                                                                                                                                                                                 50  GPIO_24/SPI-DI

   GPIO_34/TCAP0     12                                                                                                                                                                                                                                                                                                                                 49  GPIO_25/INT1

   RESET             13                                                                                                                                                                                                                                                                                                                                 48  TRST

   RET_CLK           14                                                                                                                                                                                                                                                                                                                                 47  TMS

   GPIO_08/FAULT-1A  15                                                                                                                                                                                                                                                                                                                                 46  TDI

   GPIO_09/FAULT-1B  16                                                                                                                                                                                                                                                                                                                                 45  TDO

   GPIO_10/FAULT-2A  17                                                                                                                                                                                                                                                                                                                                 44  TCK

   GPIO_11/FAULT-2B  18                                                                                                                                                                                                                                                                                                                                 43  GPIO_33/FAULT-4B

   PMBUS-CLK         19                                                                                                                                                                                                                                                                                                                                 42  GPIO_32/FAULT-4A

   PMBUS-DATA        20                                                                                                                                                                                                                                                                                                                                 41  GPIO_31/FAULT-3B

                                  21               22               23               24               25               26               27               28               29                30                31               32            33              34    35           36          37              38              39            40

                                  GPIO_00/DPWM-1A  GPIO_01/DPWM-1B  GPIO_02/DPWM-2A  GPIO_03/DPWM-2B  GPIO_04/DPWM-3A  GPIO_05/DPWM-3B  GPIO_06/DPWM-4A  GPIO_07/DPWM-4B  GPIO_30/FAULT-3A  GPIO_29/SYNC-OUT  GPIO_28/SYNC-IN  GPIO_27/INT2  GPIO_26/SPI-CS  DGND  PMBUS-ALERT  PMBUS-CNTL  GPIO_16/SCI-TX  GPIO_17/SCI-RX  GPIO_18/PWM1  GPIO_19/PWM2

8  Submit Documentation Feedback                                                                                                                                                                                                                                                                            Copyright 20092013, Texas Instruments Incorporated

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                                                                                                    UCD3028
                                                                                                    UCD3020

                                                                     SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                       RGC Package
                                                         (Top View)

                         64 AGND
                               63 AD-06
                                     62 AD-07
                                          61 AD-00/PMB_ADDR1
                                                60 AD-01/PMB_ADDR2
                                                       59 AD-02|COMP1
                                                             58 V33FB
                                                                   57 EAN4
                                                                         56 EAP4
                                                                               55 EAN3
                                                                                     54 EAP3
                                                                                           53 EAN2
                                                                                                 52 EAP2
                                                                                                       51 EAN1
                                                                                                             50 EAP1
                                                                                                                   49 AGND
       AD-05|COMP4 1                                                      48 AGND
       AD-04|COMP3 2
       AD-03|COMP2 3                                                      47 BPCAP

                  AD-08 4                                                 46 V33A
                  AD-09 5
                  AD-10 6                                                 45 V33D
                V33DIO 7
                  DGND 8                                                  44 V33DIO
                 RESET 9
             RET_CLK 10                                                   43 DGND
GPIO_08/FAULT-1A 11
GPIO_09/FAULT-1B 12                                                       42 GPIO_20/PWM3
GPIO_10/FAULT-2A 13
GPIO_11/FAULT-2B 14                                                       41 GPIO_21/PWM4
         PMBUS-CLK 15
       PMBUS-DATA 16                                   Thermal Pad

                                                                          40 TRST

                                                                          39                                                        TMS/FUNC2(1)

                                                                          38                                                        TDI/FUNC2(1)

                                                                          37                                                        TDO/FUNC2(1)

                                                                          36                                                        TCK/FUNC2(1)

                                                                          35 GPIO_33/FAULT-4B

                                                                          34 GPIO_32/FAULT-4A

                         GPIO_00/DPWM-1A 17                                                                                       33 GPIO_31/FAULT-3B
                               GPIO_01/DPWM-1B 18
                                     GPIO_02/DPWM-2A 19
                                           GPIO_03/DPWM-2B 20
                                                 GPIO_04/DPWM-3A 21
                                                       GPIO_05/DPWM-3B 22
                                                             GPIO_06/DPWM-4A 23
                                                                   GPIO_07/DPWM-4B 24
                                                                         GPIO_30/FAULT-3A 25

                                                                               DGND 26
                                                                                     PMBUS-ALERT 27

                                                                                           PMBUS-CNTL 28
                                                                                                 GPIO_16/SCI-TX 29
                                                                                                       GPIO_17/SCI-RX 30
                                                                                                             GPIO_18/PWM1 31
                                                                                                                   GPIO_19/PWM2 32

         (1) FUNC2 for the four pins TMS, TDI, TDO, and TCK indicates secondary functions available on these pins. These are
               configurable by the IO_FUNC_MODE bits in the I/O Functional Multiplexer Control register (IOMUXCTRL).

The UCD3040 is available in a plastic 80-pin TQFP package and a 64-pin QFN package.

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UCD3040                                                                                                                                                                                      www.ti.com
UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

UCD3020 Pin Assignments

                                                                                    RGZ Package
                                                                                      (Top View)

                                      48 ADCREFIN/EXTREF  AGND  46 AD-06  45 AD-07  44 AD-00/PMB_ADDR1  43 AD-01/PMB_ADDR2  42 AD-02|COMP1  41 V33FB  EAN2  EAP2  EAN1  EAP1

    AD-05|COMP4                    1                      47                                                                                          40    39    38    37    AGND
                                                                                                                                                                        36

    AD-04|COMP3 2                                                                                                                                                       35 BPCAP

    AD-03|COMP2                    3                                                                                                                                    34    V33A

    AD-08                          4                                                                                                                                    33    V33D

    RESET                          5                                                                                                                                    32    DGND

    GPIO_08/FAULT-1A               6                                                                                                                                    31    TRST

    GPIO_09/FAULT-1B 7                                                              Thermal Pad                                                                               TMS/FUNC2(1)

                                                                                                                                                                        30

    GPIO_10/FAULT-2A               8                                                                                                                                    29    TDI/FUNC2(1)

    GPIO_11/FAULT-2B 9                                                                                                                                                  28    TDO/FUNC2(1)

    PMBUS-CLK                      10                                                                                                                                   27    TCK/FUNC2(1)

    PMBUS-DATA                     11                                                                                                                                   26 GPIO_33/FAULT-4B

    GPIO_00/DPWM-1A                12                                                                                                                                   25 GPIO_32/FAULT-4A
                                      GPIO_01/DPWM-1B 13
                                            GPIO_02/DPWM-2A 14
                                                  GPIO_03/DPWM-2B 15
                                                        GPIO_06/DPWM-4A 16
                                                               GPIO_07/DPWM-4B 17

                                                                     GPIO30 18
                                                                            PMBUS-ALERT 19

                                                                                  PMBUS-CNTL 20
                                                                                        GPIO_16/SCI-TX 21
                                                                                              GPIO_17/SCI-RX 22
                                                                                                    GPIO_18/PWM1 23
                                                                                                           GPIO_19/PWM2 24

         (1) FUNC2 for the four pins TMS, TDI, TDO, and TCK indicates secondary functions available on these pins. These are
               configurable by the IO_FUNC_MODE bits in the I/O Functional Multiplexer Control register (IOMUXCTRL).

The UCD3020 is available in a plastic 48-pin QFN package.

10  Submit Documentation Feedback                                                                                                                                 Copyright 20092013, Texas Instruments Incorporated

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                                                                                                           UCD3028
UDC3028 Pin Assignments                                                                                    UCD3020

                                                                                              SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                           RHA Package
                                                             (Top View)

                                                          AGND
                                                                AD-06
                                                                     AD-07
                                                                          AD-00/PMB_ADDR1
                                                                                AD-01/PMB_ADDR2
                                                                                      AD-02/COPM1
                                                                                            EAN2
                                                                                                 EAP2
                                                                                                       EAN1
                                                                                                              EAP1

             AD05/COMP4                                1  40 39 38 37 36 35 34 33 32 31                                   AGND
             AD04/COMP3                                                 30                                                BPCAP
             AD03/COMP2                                                                                                   V33A
                                                       2                29                                                V33D
                         AD08                                                                                             DGND
                      RESET                            3                28                                                TEST
     GPIO_08/FAULT-1A                                                                                                     SCI_RX/SYNC_IN
     GPIO_10/FAULT-2A                                  4                27                                                SCI_TX/SYNC_OUT
GPIO_12/PMBUS-CLK                                                                                                        SYNC_IN
GPIO_13/PMBUS-DATA                                     5                26                                                GPIO_19/PWM2
     GPIO_00/DPWM-1A
                                                           Thermal Pad

                                                       6                25

                                                       7                24

                                                       8                23

                                                       9                22

                                                       10 11 12 13 14 15 16 17 18 19 2021

                                                          GPIO_01/DPWM-1B
                                                               GPIO_02/DPWM-2A
                                                                     GPIO_03/DPWM-2B
                                                                           GPIO_04/DPWM-3A
                                                                                GPIO_05/DPWM-3B
                                                                                      GPIO_06/DPWM-4A
                                                                                            GPIO_07/DPWM-4B
                                                                                                  GPIO_14/PMBUS-ALERT
                                                                                                       GPI15/PMBUS-CNTL

                                                                                                             GPIO18/PWM1

                                                                                                                          P0076-03

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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                 RMH Package
                                                   (Top View)

                                     AGND
                                           AD-06
                                                  AD-07
                                                        AD-00/PMB_ADDR1
                                                               AD-01/PMB_ADDR2
                                                                     AD-02/COPM1
                                                                            EAN2
                                                                                  EAP2
                                                                                         EAN1
                                                                                               EAP1

                                     40 39 38 37 36 35 34 33 32 31

                  AD05/COMP4 1                                                                              30 AGND
                 AD04/COMP3 2                                                                               29 BPCAP
                 AD03/COMP2 3                                                                               28 V33A
                                                                                                            27 V33D
                             AD08 4                                                                         26 DGND
                          RESET 5                                                                           25 TEST
         GPIO_08/FAULT-1A 6                                                                                 24 SCI_RX/SYNC_IN
         GPIO_10/FAULT-2A 7                                                                                 23 SCI_TX/SYNC_OUT
     GPIO_12/PMBUS-CLK 8                                                                                    22 SYNC_IN
    GPIO_13/PMBUS-DATA 9                                                                                    21 GPIO_19/PWM2
         GPIO_00/DPWM-1A 10

                                     11 12 13 14 15 16 17 18 19 20

                                     GPIO_01/DPWM-1B
                                           GPIO_02/DPWM-2A
                                                  GPIO_03/DPWM-2B
                                                        GPIO_04/DPWM-3A
                                                               GPIO_05/DPWM-3B
                                                                     GPIO_06/DPWM-4A
                                                                            GPIO_07/DPWM-4B
                                                                                  GPIO_14/PMBUS-ALERT
                                                                                         GPI15/PMBUS-CNTL

                                                                                               GPIO18/PWM1

                                                            NOTE
    RMH package has thinner package height compared to RHA package.

    RMH package also adds four corner pins. These features help to improve solder joint
    reliability

    The corner anchor pins and thermal pad should be soldered for robust mechanical
    performance and should be tied to the appropriate ground signal.

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                                                                                                UCD3028
PIN DESCRIPTIONS                                                                                UCD3020

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           UCD3040               UCD3040                    I/O              DESCRIPTION
       PFC PACKAGE           RGC PACKAGE

       Signal       NO.       Signal                   NO.

AD-00/PMB_ADDR1     77 AD-00/PMB_ADDR1 61                    I 12-bit ADC, Ch0/PMBus address sense
                                                             I 12-bit ADC, Ch1/PMBus address sense
AD-01/PMB_ADDR2     76 AD-01/PMB_ADDR2 60                    I 12-bit ADC, Ch2 and analog comparator #1
                                                             I 12-bit ADC, Ch3 and analog comparator #2
AD-02|COMP1         75 AD-02|COMP1                     59    I 12-bit ADC, Ch4 and analog comparator #3
                                                             I 12-bit ADC, Ch5 and analog comparator #4
AD-03|COMP2         4 AD-03|COMP2                      3     I 12-bit ADC, Ch6
                                                             I 12-bit ADC, Ch7
AD-04|COMP3         3 AD-04|COMP3                      2     I 12-bit ADC, Ch8
                                                             I 12-bit ADC, Ch9
AD-05|COMP4         2 AD-05|COMP4                      1     I 12-bit ADC, Ch10
                                                             I 12-bit ADC, Ch11
AD-06               79 AD-06                           63    I 12-bit ADC, Ch12
                                                             I 12-bit ADC, Ch13
AD-07               78 AD-07                           62    I 12-bit ADC, Ch14
                                                             I 12-bit ADC, external reference
AD-08               5 AD-08                            4    -- Analog ground
                                                            -- Analog ground
AD-09               6 AD-09                            5    -- Analog ground
                                                            O 1.8-V bypass capacitor connect pin
AD-10               7 AD-10                            6    -- Digital ground
                                                            -- Digital ground
AD-11               74 --                              --   -- Digital ground
                                                             I Channel #1, differential analog voltage, negative input
AD-12               73 --                              --    I Channel #2, differential analog voltage, negative input
                                                             I Channel #3, differential analog voltage, negative input
AD-13               72 --                              --    I Channel #4, differential analog voltage, negative input
                                                             I Channel #1, differential analog voltage, positive input
AD-14               71 --                              --    I Channel #2, differential analog voltage, positive input
                                                             I Channel #3, differential analog voltage, positive input
ADCREFIN/EXTREF     1--                                --    I Channel #4, differential analog voltage, positive input
                                                            I/O GPIO port 0/DPWM 1A output
AGND                60 AGND                            48   I/O GPIO port 1/DPWM 1B output
                                                            I/O GPIO port 2/DPWM 2A output
AGND                61 AGND                            49   I/O GPIO port 3/DPWM 2B output
                                                            I/O GPIO port 4/DPWM 3A output
AGND                80 AGND                            64   I/O GPIO port 5/DPWM 3B output
                                                            I/O GPIO port 6/DPWM 4A output
BPCAP               59 BPCAP                           47   I/O GPIO port 7/DPWM 4B output
                                                            I/O GPIO port 8/external fault input 1A
DGND                9 DGND                             8    I/O GPIO port 9/external fault input 1B
                                                            I/O GPIO port 10/external fault input 2A
DGND                34 DGND                            26   I/O GPIO port 11/external fault input 2B
                                                            I/O GPIO port 16/SCI transmit
DGND                55 DGND                            43   I/O GPIO port 17/SCI receive

EAN1                63 EAN1                            51

EAN2                65 EAN2                            53

EAN3                67 EAN3                            55

EAN4                69 EAN4                            57

EAP1                62 EAP1                            50

EAP2                64 EAP2                            52

EAP3                66 EAP3                            54

EAP4                68 EAP4                            56

GPIO_00/DPWM-1A     21 GPIO_00/DPWM-1A 17

GPIO_01/DPWM-1B     22 GPIO_01/DPWM-1B 18

GPIO_02/DPWM-2A     23 GPIO_02/DPWM-2A 19

GPIO_03/DPWM-2B     24 GPIO_03/DPWM-2B 20

GPIO_04/DPWM-3A     25 GPIO_04/DPWM-3A 21

GPIO_05/DPWM-3B     26 GPIO_05/DPWM-3B 22

GPIO_06/DPWM-4A     27 GPIO_06/DPWM-4A 23

GPIO_07/DPWM-4B     28 GPIO_07/DPWM-4B 24

GPIO_08/FAULT-1A    15 GPIO_08/FAULT-1A 11

GPIO_09/FAULT-1B    16 GPIO_09/FAULT-1B 12

GPIO_10/FAULT-2A    17 GPIO_10/FAULT-2A 13

GPIO_11/FAULT-2B    18 GPIO_11/FAULT-2B 14

GPIO_16/SCI-TX      37 GPIO_16/SCI-TX                  29

GPIO_17/SCI-RX      38 GPIO_17/SCI-RX                  30

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         UCD3040               UCD3040                I/O                          DESCRIPTION
     PFC PACKAGE           RGC PACKAGE

        Signal    NO.       Signal               NO.

GPIO_19/PWM2      40 GPIO_19/PWM2                32   I/O GPIO port 19/PWM output 2 (16-bit timer)
                                                      I/O GPIO port 18/PWM output 1 (16-bit timer)
GPIO_18/PWM1      39 GPIO_18/PWM1                31   I/O GPIO port 20/PWM output 3 (16-bit timer)
                                                      I/O GPIO port 21/PWM output 4 (16-bit timer)
GPIO_20/PWM3      54 GPIO_20/PWM3                42   I/O GPIO port 22/SPI clock
                                                      I/O GPIO port 23/SPI data out
GPIO_21/PWM4      53 GPIO_21/PWM4                41   I/O GPIO port 24/SPI data in
                                                      I/O GPIO port 25/interrupt 1
GPIO_22/SPI-CLK   52 --                          --   I/O GPIO port 26/SPI chip select
                                                      I/O GPIO port 27/interrupt 2
GPIO_23/SPI-DO    51 --                          --   I/O GPIO port 28/sync input to DPWM
                                                      I/O GPIO port 29/sync output from DPWM
GPIO_24/SPI-DI    50 --                          --   I/O GPIO port 30/external fault input 3A
                                                      I/O GPIO port 31/external fault input 3B
GPIO_25/INT1      49 --                          --   I/O GPIO port 32/external fault input 4A
                                                      I/O GPIO port 33/external fault input 4B
GPIO_26/SPI-CS    33 --                          --   I/O GPIO port 34/timer capture input 0
                                                      I/O GPIO port 35/timer capture input 1
GPIO_27/INT2      32 --                          --   I/O GPIO port 36/timer compare output
                                                      O PMBus alert (must have pullup to 3.3 V), general-purpose output,
GPIO-28/SYNC-IN   31 --                          --
                                                            open-drain
GPIO-29/SYNC-OUT 30 --                           --   I/O PMBus clock (must have pullup to 3.3 V)

GPIO_30/FAULT-3A  29 GPIO_30/FAULT-3A 25               I PMBus control, general-purpose input
                                                      I/O PMBus data (must have pullup to 3.3 V)
GPIO_31/FAULT-3B  41 GPIO_31/FAULT-3B 33
                                                       I Active-low device-reset input
GPIO_32FAULT-4A   42 GPIO_32FAULT-4A 34               O Return clock
                                                      I/O For 64-pin JTAG TCK or other secondary functions selectable by
GPIO_33/FAULT-4B  43 GPIO_33/FAULT-4B 35
                                                            IO_FUNC_MODE bits in I/O functional multiplexer control register. For
GPIO_34/TCAP0     12 --                          --         80-pin JTAG TCK
                                                      I/O For 64-pin JTAG TDI or other secondary functions selectable by
GPIO_35/TCAP1     11 --                          --         IO_FUNC_MODE bits in I/O functional multiplexer control register. For
                                                            80-pin JTAG TDI
GPIO_36/TCOMPARE 10 --                           --   I/O For 64-pin JTAG TDO or other secondary functions selectable by
                                                            IO_FUNC_MODE bits in I/O functional multiplexer control register. For
PMBUS-ALERT       35 PMBUS-ALERT                 27         80-pin JTAG TDO
                                                      I/O For 64-pin JTAG TMS or other secondary functions selectable by
PMBUS-CLK         19 PMBUS-CLK                   15         IO_FUNC_MODE bits in I/O functional multiplexer control register. For
PMBUS-CNTL                                                  80-pin JTAG TMS
PMBUS-DATA        36 PMBUS-CNTL                  28   I/O JTAG TRST for both 80-pin and 64-pin devices
RESET                                                 -- Analog 3.3-V supply
RET_CLK           20 PMBUS-DATA                  16   -- Digital core 3.3-V supply
TCK                                                   -- Digital I/O 3.3-V supply
                  13 RESET                       9    -- Digital I/O 3.3-V supply
                                                      -- 3.3-V linear-regulator feedback input
                  14 RET_CLK                     10

                  44 TCK/FUNC2                   36

TDI               46 TDI/FUNC2                   38

TDO               45 TDO/FUNC2                   37

TMS               47 TMS/FUNC2                   39

TRST              48 TRST                        40
V33A
V33D              58 V33A                        46
V33DIO
V33DIO            57 V33D                        45
V33FB
                  8 V33DIO                       7

                  56 V33DIO                      44

                  70 V33FB                       58

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           UCD3020       I/O                           DESCRIPTION
       RGZ PACKAGE

       Signal       NO.

AD-00/PMB_ADDR1 44        I 12-bit ADC, Ch0/PMBus address sense, least-significant address bits
                          I 12-bit ADC, Ch1/PMBus address sense, most-significant address bits
AD-01/PMB_ADDR2 43        I 12-bit ADC, Ch2 and analog comparator #1
                          I 12-bit ADC, Ch3 and analog comparator #2
AD-02|COMP1         42    I 12-bit ADC, Ch4 and analog comparator #3
                          I 12-bit ADC, Ch5 and analog comparator #4
AD-03|COMP2         3     I 12-bit ADC, Ch6
                          I 12-bit ADC, Ch7
AD-04|COMP3         2     I 12-bit ADC, Ch8
                          I 12-bit ADC, external reference
AD-05|COMP4         1    -- Analog ground
                         -- Analog ground
AD-06               46   O 1.8-V bypass-capacitor connect pin
                         -- Digital ground
AD-07               45    I Channel #1, differential analog voltage, negative input
                          I Channel #2, differential analog voltage, negative input
AD-08               4     I Channel #1, differential analog voltage, positive input
                          I Channel #2, differential analog voltage, positive input
ADCREFIN/EXTREF 48       I/O GPIO port 0/DPWM 1A output
                         I/O GPIO port 1/DPWM 1B output
AGND                36   I/O GPIO port 2/DPWM 2A output
                         I/O GPIO port 3/DPWM 2B output
AGND                47   I/O GPIO port 6/DPWM 4A output
                         I/O GPIO port 7/DPWM 4B output
BPCAP               35   I/O GPIO port 8/external fault input 1A
                         I/O GPIO port 9/external fault input 1B
DGND                32   I/O GPIO port 10/external fault input 2A
                         I/O GPIO port 11/external fault input 2B
EAN1                38   I/O GPIO port 16/SCI transmit
                         I/O GPIO port 17/SCI receive
EAN2                40   I/O GPIO port 18/PWM output 1 (16-bit timer)
                         I/O GPIO port 19/PWM output 2 (16-bit timer)
EAP1                37   I/O GPIO port 30
                         I/O GPIO port 32/external fault input 4A
EAP2                39   I/O GPIO port 33/external fault input 4B
                         O PMBUS alert (must have pullup to 3.3 V), general-purpose output, open-drain
GPIO_00/DPWM-1A 12       I/O PMBus clock (must have pullup to 3.3 V)
                          I PMBUS control, general-purpose input
GPIO_01/DPWM-1B 13       I/O PMBus data (must have pullup to 3.3 V)
                          I Active-low device-reset input
GPIO_02/DPWM-2A 14

GPIO_03/DPWM-2B 15

GPIO_06/DPWM-4A 16

GPIO_07/DPWM-4B 17

GPIO_08/FAULT-1A 6

GPIO_09/FAULT-1B 7

GPIO_10/FAULT-2A 8

GPIO_11/FAULT-2B 9

GPIO_16/SCI-TX      21

GPIO_17/SCI-RX      22

GPIO_18/PWM1        23

GPIO_19/PWM2        24

GPIO_30             18

GPIO_32/FAULT-4A 25

GPIO_33/FAULT-4B 26

PMBUS-ALERT         19

PMBUS-CLK           10

PMBUS-CNTL          20

PMBUS-DATA          11

RESET               5

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UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

          UCD3020       I/O                      DESCRIPTION
      RGZ PACKAGE

       Signal      NO.

TCK/FUNC2          27   I/O JTAG TCK or secondary functions selectable by IO_FUNC_MODE bits in I/O functional multiplexer
                               control register
TDI/FUNC2          29
                        I/O JTAG TDI or secondary functions selectable by IO_FUNC_MODE bits in I/O functional multiplexer
TDO/FUNC2          28          control register

TMS/FUNC2          30   I/O JTAG TDO or secondary functions selectable by IO_FUNC_MODE bits in I/O functional multiplexer
                               control register
TRST               31
                        I/O JTAG TMS or secondary functions selectable by IO_FUNC_MODE bits in I/O functional multiplexer
V33A               34          control register

V33D               33    I JTAG reset

V33FB              41   -- Analog 3.3-V supply

                        -- Digital core 3.3-V supply

                        -- 3.3-V linear-regulator feedback input

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                                                       SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

          UCD3028    I/O                               DESCRIPTION
RHA and RMH Package

       Signal   NO.

AD-00/PMB_ADDR1 37    I ADC12, Ch0/PMBus address sense, most-significant address bits
                      I ADC12, Ch1/PMBus address sense, least-significant address bits
AD-01/PMB_ADDR2 36    I ADC12, Ch2/analog comparator #1
                      I ADC12, Ch3/analog comparator #2
AD-02/COMP1     35    I ADC12, Ch4/analog comparator #3
                      I ADC12, Ch5/analog comparator #4
AD-03/COMP2     3     I ADC12, Ch6
                      I ADC12, Ch7
AD-04/COMP3     2     I ADC12, Ch8
                      Analog ground
AD-05/COMP4     1      Analog ground
                     O 1.8-V bypass capacitor connect pin
AD-06           39    Digital ground
                      I Channel #1, differential analog error voltage, negative input
AD-07           38    I Channel #2, differential analog error voltage, negative input
                      I Channel #1, differential analog error voltage, positive input
AD-08           4     I Channel #2, differential analog error voltage, positive input
                     I/O GPIO port 0/DPWM 1A output
AGND            30   I/O GPIO port 1/DPWM 1B output
                     I/O GPIO port 2/DPWM 2A output
AGND            40   I/O GPIO port 3/DPWM 2B output
                     I/O GPIO port 4/DPWM 3A output
BPCAP           29   I/O GPIO port 5/DPWM 3B output
                     I/O GPIO port 6/DPWM 4A output
DGND            26   I/O GPIO port 7/DPWM 4B output
                     I/O GPIO port 8/external fault input 1A
EAN1            32    I GPIO port 10/external fault input 2A
                     I/O GPIO port 12/PMBus clock (must have pullup to 3.3 V)
EAN2            34
                     I/O GPIO port 13/PMBus data (Must have pullup to 3.3 V)
EAP1            31

EAP2            33

GPIO_00/DPWM-1A 10

GPIO_01/DPWM-1B 11

GPIO_02/DPWM-2A 12

GPIO_03/DPWM-2B 13

GPIO_04/DPWM-3A 14

GPIO_05/DPWM-3B 15

GPIO_06/DPWM-4A 16

GPIO_07/DPWM-4B 17

GPIO_08/FAULT-1A 6

GPIO_10/FAULT-2A 7

GPIO_12/PMBUS-  8

CLK

GPIO_13/PMBUS-  9

DATA

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UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

              UCD3028                                                 DESCRIPTION
    RHA and RMH Package I/O

       Signal       NO.

GPIO_14/PMBUS-      18 O GPO port 14/PMBUS alert
ALERT

GPIO_15/PMBUS-      19 I GPI port 15/PMBUS control
CNTL

GPIO_18/PWM1        20 I/O GPIO port 18/ PWM output 1 (16-bit timer)

GPIO_19/PWM2        21 I/O GPIO port 19/ PWM output 2 (16-bit timer)

TEST                25 I Manufacturer Test Pin - This pin must be tied to ground. Unexpected behavior will result if not
                                     grounded.

SCI_RX/SYNC_IN      24 I/O GPIO port 39/SCI receive/sync input to DPWM

SCI_TX/SYNC_OUT 23 I/O GPIO port 40/SCI transmit/sync output from DPWM

SYNC_IN             22 I/O GPIO port 41/sync input to DPWM

RESET               5    I Active-low device-reset input

V33A                28 I Analog 3.3-V supply

V33D                27 I Digital core 3.3-V supply

Thermal pad             It is recommended that this pad be connected to analog ground.

Corner anchor pins  Corn All four corner anchors should be spoldered and tied to GND.
(RMH only)           er

                    (n/a)

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                                                                               SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

PIN MULTIPLEXING

The 64/48 pin devices incorporate an alternate function multiplexer that allows for all of the pins associated with
the JTAG port to be used as an SPI port, UART port, or sync/IO port. Therefore, some of the function pins are
lost when packaging the lower-pin-count devices. At power up, the default pins are set for JTAG TMS, TDI, TDO,
and TCK functions. To switch to the alternate functions requires writing to the IO_FUNC_MODE bits in the I/O
Functional Multiplexer Control Register (IOMUXCTRL). The following table lists six alternative functions for the
JTAG pins, selectable by setting the IO_FUNC_MODE bits.

PIN NAME          PIN # (64/48)      Alt. Func1                    Alt. Func2  Alt. Func3  Alt. Func4       Alt. Func5   Alt. Func6
    TMS                39/30     SPI-CS/GPIO-38                    SYNC-OUT    FAULT-2B        INT1             INT1         INT1
     TDI               38/29      SPI-DI/GPIO-39                               FAULT-1B
    TDO                37/28     SPI-DO/GPIO-40                      SCI-RX    SYNC-OUT      SCI-RX          SYNC-IN       TCAP0
    TCK                36/27     SPI-CLK/GPIO-41                     SCI-TX     SYNC-IN      SCI-TX         SYNC-OUT    TCOMPARE
                                                                    SYNC-IN
                                                                                               INT2             INT2       TCAP1

For the 40-pin device, the following table shows six alternative functions selectable by setting the
IO_FUNC_MODE bits.

      PIN # (40)        Alt. Func1                     Alt. Func2  Alt. Func3  Alt. Func4              Alt. Func5        Alt. Func6
           24        SPI-DI/GPIO-39                      SCI-RX    FAULT-1B      SCI-RX                 SYNC-IN            TCAP0
           23       SPI-DO/GPIO-40                       SCI-TX    SYNC-OUT      SCI-TX                SYNC-OUT
           22       SPI-CLK/GPIO-41                     SYNC-IN     SYNC-IN        INT2                                 TCOMPARE
                                                                                                           INT2            TCAP1

ABSOLUTE MAXIMUM RATINGS(1)

over operating free-air temperature range (unless otherwise noted)

      Voltage applied at V33D to DVss                                                                    VALUE               UNIT
                                                                                                       0.3 to 3.8             V
      Voltage applied at V33A to AVss                                                                  0.3 to 3.8             V
      Voltage applied to any pin (except BPCAP)(2)                                                     0.3 to 3.8             V
                                                                                                       0.3 to 2.5             V
      Voltage applied to BPCAP                                                                         55 to 150             C

Tstg  Storage temperature

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating
      Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltages referenced to VSS.

RECOMMENDED OPERATING CONDITIONS

                                                                                                       MIN NOM MAX           UNIT
                                                                                                                               V
V33D, V33DIO, V33A  Supply voltage during operation                                                    3 3.3 3.6               V
VBPCAP              Voltage applied at BPCAP                                                                                  C
TA                  Operating free-air temperature range                                                    1.8 1.95

                                                                                                       40              125

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UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

THERMAL INFORMATION

       THERMAL METRIC(1)                                UCD3020                      UCD3028  UCD3028  UNITS
                                                           RGZ                          RHA      RMH

JA     Junction-to-ambient thermal resistance(2)        48 PINS                      40 PINS  40 PINS  C/W
JCtop  Junction-to-case (top) thermal resistance(3)       26.9                         29.4     31.1
JB     Junction-to-board thermal resistance(4)            14.0                         16.9     16.9
JT     Junction-to-top characterization parameter(5)       4.5                          5.2      6.4
JB     Junction-to-board characterization parameter(6)     0.2                          0.2      0.2
JCbot  Junction-to-case (bottom) thermal resistance(7)     4.5                          5.2      6.3
                                                           1.0                          1.5      1.1

(1) For more information about traditional and new thermal metrics, see the IC Package Thermal Metrics application report, SPRA953.

(2) The junction-to-ambient thermal resistance under natural convection is obtained in a simulation on a JEDEC-standard, high-K board, as

      specified in JESD51-7, in an environment described in JESD51-2a.

(3) The junction-to-case (top) thermal resistance is obtained by simulating a cold plate test on the package top. No specific JEDEC-

      standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

(4) The junction-to-board thermal resistance is obtained by simulating in an environment with a ring cold plate fixture to control the PCB

      temperature, as described in JESD51-8.

(5) The junction-to-top characterization parameter, JT, estimates the junction temperature of a device in a real system and is extracted
      from the simulation data for obtaining JA, using a procedure described in JESD51-2a (sections 6 and 7).

(6) The junction-to-board characterization parameter, JB, estimates the junction temperature of a device in a real system and is extracted
      from the simulation data for obtaining JA , using a procedure described in JESD51-2a (sections 6 and 7).

(7) The junction-to-case (bottom) thermal resistance is obtained by simulating a cold plate test on the exposed (power) pad. No specific

      JEDEC standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

      Spacer

THERMAL INFORMATION

       THERMAL METRIC(1)                                         UCD3040                      UCD3040  UNITS
                                                                    RGC                          PFC

JA     Junction-to-ambient thermal resistance(2)                 64 PINS                      80 PINS  C/W
JCtop  Junction-to-case (top) thermal resistance(3)                29.9                         32.2
JB     Junction-to-board thermal resistance(4)                     15.4                          8.7
JT     Junction-to-top characterization parameter(5)                8.8                         10.4
JB     Junction-to-board characterization parameter(6)              0.2                          0.2
JCbot  Junction-to-case (bottom) thermal resistance(7)              8.7                         10.0
                                                                    1.5                          0.9

(1) For more information about traditional and new thermal metrics, see the IC Package Thermal Metrics application report, SPRA953.

(2) The junction-to-ambient thermal resistance under natural convection is obtained in a simulation on a JEDEC-standard, high-K board, as

      specified in JESD51-7, in an environment described in JESD51-2a.

(3) The junction-to-case (top) thermal resistance is obtained by simulating a cold plate test on the package top. No specific JEDEC-

      standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

(4) The junction-to-board thermal resistance is obtained by simulating in an environment with a ring cold plate fixture to control the PCB

      temperature, as described in JESD51-8.

(5) The junction-to-top characterization parameter, JT, estimates the junction temperature of a device in a real system and is extracted
      from the simulation data for obtaining JA, using a procedure described in JESD51-2a (sections 6 and 7).

(6) The junction-to-board characterization parameter, JB, estimates the junction temperature of a device in a real system and is extracted
      from the simulation data for obtaining JA , using a procedure described in JESD51-2a (sections 6 and 7).

(7) The junction-to-case (bottom) thermal resistance is obtained by simulating a cold plate test on the exposed (power) pad. No specific

      JEDEC standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

      Spacer

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ELECTRICAL CHARACTERISTICS

over operating free-air temperature range (unless otherwise noted)

               PARAMETER                                              TEST CONDITIONS          MIN      TYP              MAX UNIT

SUPPLY CURRENT                                            V33A = 3.3 V                                   8                   15
I33A (1)                                                  V33DIO = 3.3 V                                 2                   10
I33DIO (1)                                                V33D = 3.3 V                                  40                   45 mA
                                                          V33D = 3.3 V, storing configuration           50                   55
                            Supply current                parameters in flash memory
I33D (1)                                                                                                60                   80 mA

I33            Total supply current                       V33D = 3.3 V, storing configuration                             3.35 V
                                                          parameters in flash memory                                        4.6 V
                                                                                                                                      mA
INTERNAL REGULATOR CONTROLLER INPUTS/OUTPUTS
                                                                                                                            1.8 mA
V33            3.3-V linear regulator                     Emitter of NPN transistor            3.25     3.3
                                                                                                                            1.6 V
V33FB          3.3-V linear regulator feedback                                                          4                  256 mV

I33FB          Series-pass base drive                     Vin = 12 V                                    10                            mV
                                                                                                                                     M
Beta           Series-NPN-pass device                                                          40                             5 A
                                                                                                                                      mV
BPCAP          1.8-V Regulator Output                     V33D = 3.3V, TA = 25C                1.76
                                                                                                                                     LSB
ERROR ADC INPUTS EAPn, EANn
                                                                                                                             11 A
VCM            Common-mode voltage, each pin              AFE_GAIN field of CLA_GAINS = 0      0.15                        2.5 V
VERROR         Internal error voltage range               AFE_GAIN field of CLA_GAINS = 3      256                      2.523 V
EAP-EAN        Error voltage digital resolution
                                                                                                                      1       5
REA            Input impedance                            Ground reference                        0.5                                 mV
IOFFSET        Input offset current                       1-k source impedance                     5
VRes_DAC       EADC reference DAC resolution                                                                                  2V
                                                          Gain = 1, 8 mV/LSB                                      1.56                mV
                                                                                                                      2
               EADC offset                                Gain = 2, 4 mV/LSB                                          2  V33A V
                                                          Gain = 4, 2 mV/LSB                                          1   10(4) C
                                                                                                                      2
                                                          Gain = 8, 1 mV/LSB                                                  4 LSB
                                                                                                                              2 LSB
ANALOG INPUTS                                                                                                              400 nA

IBIAS          Bias current for PMBus addr. pins          40C to 125C                            9   2.498                        M
VADC_RANGE     Measurement range for voltage monitoring   25C to 40C                             0                        10 pF
VADC_REF_INT   Internal ADC reference voltage             25C to 85C                         2.462
                                                          25C to 125C                                                               s
ADC_Ref        Internal ADC reference V to 25C                                                  10
               reference voltage(2)                                                              20

ADC_Ref_CMP    Internal analog comparator reference       0C to 125C                         0.032        0.6%
               accuracy                                                                                 ( 6 mV)
                                                                                                  1.8
               EADC DAC reference voltage accuracy                                             10 (4)      0.5%
                                                                                                        ( 4mV)
VCMP_THRS      Analog comparator threshold voltage range                                           4
VCMP_RES                                                                                           2       31.25
ADCRef         Analog comparator threshold resolution     PFC and RGZ package
TempInternal   External reference input(3)                                                                      5
INL
DNL            Internal temperature-sense accuracy(2)     Over range from 40C to 125C
ILeakage
RIN            ADC integral nonlinearity
CIN
tADC           ADC differential nonlinearity

               Input leakage current                      3 V applied to pin

               Input impedance                            Ground reference                     8

               Input capacitance

               ADC single sample time                                                                   4.625

(1) Supply pins should be ramped at a 10-V/s or greater rate for proper device startup.
(2) Characterized by design and not production tested. Ambient temperature offset value should be used from the Data Flash information

      block to meet accuracy.
(3) For the applied external reference input (ADCRef), the actual internal reference voltage (Vref_internal) seen by the 12-bit ADC module

      should be computed using the equation: ADCRef = Vref_internal 1.05185
(4) The max/min high/low temperature values are not production tested.

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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

ELECTRICAL CHARACTERISTICS (continued)

over operating free-air temperature range (unless otherwise noted)

              PARAMETER                                                  TEST CONDITIONS                 MIN    TYP   MAX UNIT
                                                           IOH = 6 mA (6), V33DIO = 3 V
DIGITAL INPUTS/OUTPUTS(5)                                                                          V33DIO
                                                                                                           0.6
VOL           Low-level output voltage                                                                     2.1        DGND+0.25 V
                                                                                                                                             V
VOH           High-level output voltage                    IOH = 6 mA (7), V33DIO = 3 V                    52                               V
                                                                                                          208
VIH           High-level input voltage                     V33DIO = 3 V                                                           1.1 V
                                                           V33DIO = 3.5 V                                    2
VIL           Low-level input voltage                                                                     100

FAULT DETECTION LATENCY                                                                                     20

t(FAULT)      Time to disable PWM output based on          High level on FAULT pin                              70    ns
              active FAULT pin signal

t(CLF)        Time to disable the DPWM output based        Step change in analog comparator input                     ns
              on internal analog comparator                voltage from 0 V to 2 V

SYSTEM PERFORMANCE

tDelay        Digital compensator delay(8)                                                                            ns

VRESET_HI     Voltage at RESET pin at which device         For device reset                                     1.95  2.4 V
              comes out of reset

VRESET_LO     Voltage at RESET pin at which device         For device reset                                     1.4   V
              goes into reset

t(reset)      Pulse width needed at reset                                                                             s
tretention
              Retention period of flash content (data and  TJ = 25C                                                  years
              program)

Write_Cycles  Number of nonvolatile erase/write cycles     TJ = 25C                                                     k
              (data flash)                                                                                            cycles

f(PCLK)       Internal oscillator frequency(9)             TA = 125C, TA = 25C                                250   MHz
              Sync-in/sync-out pulse width                 TA = 25C
                                                                                                                16    ns

(5) DPWM outputs are low after reset. Other GPIO pins are configured as inputs after reset.

(6) The maximum total current, IOHmax and IOLmax for all outputs combined, should not exceed 12 mA to hold the maximum voltage drop
      specified. Maximum sink current per pin = 4 mA at VOL; maximum source current per pin = 4 mA at VOH.

(7) The maximum total current, IOHmax and IOLmax for all outputs combined, should not exceed 48 mA to hold the maximum voltage drop
      specified. Maximum sink current per pin = 4 mA at VOL; maximum source current per pin = 4 mA at VOH.

(8) Time from close of error ADC sample window to time when digitally calculated control effort (duty cycle) is available. This delay must be

      accounted for when calculating the system dynamic response.

(9) For improved accuracy on the internal oscillator frequency, Texas Instruments provides application notes with detailed temperature-

      compensation schemes. Contact TI or your local TI representative.

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                                                                  PMBUS TIMING

PMBus/SMBus/I2C

         The timing characteristics and timing diagram for the communications interface that supports I2C, SMBus,
         and PMBus are shown in Table 1, Figure 1, and Figure 2. The numbers in Table 1 are for 400-kHz
         operating frequency. However, the device supports all three speeds, standard (100 kHz), fast (400 kHz),
         and fast mode plus (1 MHz)..

                                      Table 1. I2C/SMBus/PMBus Timing Characteristics

                           PARAMETER                              TEST CONDITIONS                             MIN TYP MAX UNIT

Typical values at TA = 25C and VCC = 3.3 V (unless otherwise noted)

fSMB         SMBus/PMBus operating frequency                      Slave mode, SMBC 50% duty cycle                            10   400 kHz
                                                                                                                             10   400 kHz
fI2C         I2C operating frequency                              Slave mode, SCL 50% duty cycle                            1.3
                                                                                                                            0.6             s
t(BUF)       Bus free time between start and stop                 Receive mode                                              0.6             s
t(HD:STA)    Hold time after (repeated) start                                                                               0.6             s
t(SU:STA)    Repeated start setup time                            See (1)                                                                   s
t(SU:STO)    Stop setup time                                                                                                   0            ns
t(HD:DAT)    Data hold time                                       See (2)                                                  100              ns
t(SU:DAT)    Data setup time                                      See (3)                                                          35 ms
t(TIMEOUT)   Error signal/detect                                  Rise time tr = (VILmax 0.15) to (VIHmin                 1.3             s
t(LOW)       Clock low period                                     + 0.15)                                                   0.6             s
t(HIGH)      Clock high period                                                                                                     25 ms
t(LOW:SEXT)  Cumulative clock low slave extend time                                                           20 + 0.1 Cb(4)
                                                                                                              20 + 0.1 Cb(4)      300 ns
tf           Clock/data fall time
                                                                                                                                  300 ns
tr           Clock/data rise time                                 Fall time tf = 0.9 VDD to (VILmax 0.15)                       400 pF

Cb           Total capacitance of one bus line

(1) The device times out when any clock low exceeds t(TIMEOUT).
(2) t(HIGH), Max, is the minimum bus idle time. SMBC = SMBD = 1 for t > 50 ms causes reset of any transaction that is in progress. This

      specification is valid when the NC_SMB control bit remains in the default cleared state (CLK[0] = 0).

(3) t(LOW:SEXT) is the cumulative time a slave device is allowed to extend the clock cycles in one message from initial start to the stop.
(4) Cb in picofarads (pF)

                                                              tr  tf
                           t(LOW)
            VIH                                                   t(HIGH)                          t(SU:STA)                      t(SU:STO)
SMBCLK                                     t(HD:STA)                                                                                                      P
                                            t(HD:DAT)                      t(SU:DAT)
            VIL
                               t(BUF)                                                 S
            VIH            S
SMBDATA

            VIL

                        P

                                      Figure 1. I2C/SMBus/PMBus Timing Diagram

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                                   Start                                            Stop

                                                       t(LOW:SEXT)

                                                       CLKACK               CLKACK

                                          t(LOW:MEXT)          t(LOW:MEXT)                t(LOW:MEXT)

    PMB_CLK

                                       PMB_DATA

                                               Figure 2. Bus Timing in Extended Mode

                                                  FUNCTIONAL OVERVIEW

ARM PROCESSOR

The ARM7TDMI-S processor is a member of the ARM family of general-purpose 32-bit microprocessors. The
ARM architecture is based on reduced instruction set computer (RISC) principles where two instruction sets are
available, the 32-bit ARM instruction set and the 16-bit thumb instruction set. The thumb instruction set allows for
higher code density, equivalent to a 16-bit microprocessor, with the performance of the 32-bit microprocessor.

The three-stage pipelined ARM processor architectecture includes fetch, decode, and execute stages. Major
blocks in the ARM processor include a 32-bit ALU, 32 8 multiplier, and barrel shifter. A JTAG port is also
available for firmware debugging.

Memory

Within the UCD30xx architecture, there is a 1024 32-bit boot ROM that contains the initial firmware startup
routines for PMBUS communication and nonvolatile (flash) memory download. This boot ROM is executed after
power-up reset, and the code can determine if there is a valid flash program written. If a valid program is present,
the ROM code branches to the main flash program execution.

Two separate flash memories are present inside the device. The 32-Kbyte program flash memory is organized as
an 8-K 32-bit memory block and is intended to be for firmware program space. The block is configured with
page-erase capability for erasing blocks as small as 1 Kbyte per page, or with a mass erase for erasing the
entire program flash array. This program flash endurance is specified at 1000 cycles and the data retention is
good for 100 years. The 2-Kbyte data flash array is organized as a 512 32 memory. The data flash is intended
for firmware data value storage and data logging. Thus, the data flash is specified as a high-endurance memory
of 20 K cycles. The data retention for data flash is good for 100 years.

For run-time data storage and scratchpad memory, a 4-Kbyte RAM is available for firmware usage. The RAM is
organized as a 1024 32-bit array.

The UCD30xx uses error-correcting code (ECC) for improving data integrity and providing high-reliability storage
of data flash contents. ECC works by using dedicated hardware to generate extra check bits with the user data,
as it is written into the flash memory. This adds to the 32-bit memory array an additional six bits, which are then
stored into the flash array. These extra check bits, along with the hardware ECC algorithm, allow for any single-
bit error to be detected and corrected on microprocessor reading from the data flash.

CPU Memory Map and Interrupts

     When the device comes out of power-on reset and the boot ROM has executed, the large data memories are
     mapped to the processor in two different ways.
     For code execution out of ROM, the boot ROM configures the memory as follows:

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Memory Map (ROM Mode)                                          SIZE       MODULE         COMMENT

                                       ADDRESS         16 blocks, 4 KBytes  Boot ROM (maps Memory select[0]
                       0x0000 00000x0000 0FFF                  (each)      to all 16 blocks)
                       0x0000 10000x0000 1FFF
                       ...                             32 Kbytes            Program flash  Memory select[1]
                       0x0000 90000x0000 9FFF         2 Kbytes             Not used
                       0x0000 A0000x0000 AFFF         2 Kbytes             Data flash     Memory select[2]
                       0x0000 B0000x0000 EFFF         4 Kbytes             Data RAM       Memory select[3]
                       ...
                       0x0000 F0000x0000 FFFF
                       0x0001 00000x0001 7FFF
                       0x0001 80000x0001 87FF
                       0x0001 88000x0001 8FFF
                       0x0001 90000x0001 9FFF

    For code execution out of flash, the boot ROM configures the memory as follows:
Memory Map (Flash Mode)

                           ADDRESS                        SIZE                   MODULE             COMMENT
            0x0000 00000x0000 7FFF                    32K bytes            Program flash  Memory select[1]
            0x0000 80000x0000 9FFF                    8K bytes             Not used       Memory select[0]
            0x0000 A0000x0000 AFFF                    4K bytes             Boot ROM
            0x0000 B0000x0001 7FFF                    52K bytes            Not used       Memory select[2]
            0x0001 80000x0001 87FF                    2K bytes             Not used       Memory select[3]
            0x0001 88000x0001 8FFF                    2K bytes             Data flash
            0x0001 90000x0001 9FFF                    4K bytes             Data RAM

Memory Map (System and Peripherals Blocks)

                            ADDRESS                       SIZE            MODULE                    COMMENT
            0xFFF7 D8000xFFF7 D8FF                    256 bytes  UART                     Peripheral select[9]
            0xFFF7 DC000xFFF7 DCFF                    256 bytes  12-BIT ADC               Peripheral select[8]
            0xFFF7 E0000xFFF7 E0FF                    256 bytes  Loop 4 CLA filter        Peripheral select[7]
            0xFFF7 E1000xFFF7 E1FF                    256 bytes  Loop 4 DPWM              Peripheral select[7]
            0xFFF7 E4000xFFF7 E4FF                    256 bytes  Loop 3 CLA filter        Peripheral select[6]
            0xFFF7 E5000xFFF7 E5FF                    256 bytes  Loop 3 DPWM              Peripheral select[6]
            0xFFF7 E8000xFFF7 E8FF                    256 bytes  Loop 2 CLA filter        Peripheral select[5]
            0xFFF7 E9000xFFF7 E9FF                    256 bytes  Loop 2 DPWM              Peripheral select[5]
            0xFFF7 EC000xFFF7 ECFF                    256 bytes  Loop 1 CLA filter        Peripheral select[4]
            0xFFF7 ED000xFFF7 EDFF                    256 bytes  Loop 1 DPWM              Peripheral select[4]
            0xFFF7 F0000xFFF7 F0FF                    256 bytes  Misc. analog control     Peripheral select[3]
            0xFFF7 F6000xFFF7 F6FF                    256 bytes  PMBus interface          Peripheral select[2]
            0xFFF7 F8000xFFF7 F8FF                    256 bytes  SPI                      Peripheral select[1]
            0xFFF7 FA000xFFF7 FAFF                    256 bytes  GIO                      Peripheral select[1]
            0xFFF7 FD000xFFF7 FDFF                    256 bytes  Timer                    Peripheral select[0]
            0xFFFF FD000xFFFF FDFF                    256 bytes  MMC                      SAR select[2]
            0xFFFF FE000xFFFF FEFF                    256 bytes  DEC                      SAR select[1]
            0xFFFF FF200xFFFF FF37                    23 bytes   CIM                      SAR select[0]
            0xFFFF FF400xFFFF FF50                    16 bytes   PSA                      SAR select[0]

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                              ADDRESS              SIZE                MODULE               COMMENT
              0xFFFF FFD00xFFFF FFEC            28 bytes      SYS                 SAR select[0]

The registers and bit definitions inside the system and peripheral blocks are detailed in the programmer's guide
for each peripheral.

                                       Table 2. Interrupt Vector Table

        NAME    MEMORY MODULE       MODULE COMPONENT                           DESCRIPTION                                        PRIORITY
                         NAME             OR REGISTER
Unused                                                                                                                            (Lowest) 0
BRN_OUT_INT   Misc. analog control  Brownout                   Brownout interrupt                                                       1
EXT_INT       GIO                   External interrupts        Interrupt on one or all external input pins                              2
WDRST_INT     Timer                 Watchdog control           Interrupt from watchdog exceeded (reset)                                 3
WDWAKE_INT    Timer                 Watchdog control           Wake-up interrupt when watchdog equals half of set watch time            4
SCI_ERR_INT   UART or SCI           UART or SCI control        UART or SCI error interrupt. Frame, parity, or overrun                   5
SPI_INT       SPI                   SPI control                SPI-related interrupt for overrun and/or end of SPI transmission         6
SCI_RX_INT    UART or SCI           UART or SCI control        UART RX buffer has a byte                                                7
SCI_TX_INT    UART or SCI           UART or SCI control        UART TX buffer empty                                                     8
PMBUS_INT     PMBus                 PMBus                      PMBus-related interrupt                                                  9
COMP_INT      Misc. analog control  Analog comparator control  Analog comparator interrupt                                             10
DIG_COMP_INT  ADC                   12-bit ADC control         Digital comparator interrupt                                            11
OVF16_4_INT   Timer                 16-bit timer PWM 4         16-bit timer PWM4 counter overflow interrupt                            12
PWM4CMP_INT   Timer                 16-bit timer PWM 4         16-bit timer PWM4 counter compare interrupt                             13
OVF16_3_INT   Timer                 16-bit timer PWM 3         16-bit timer PWM3 counter overflow interrupt                            14
PWM3CMP_INT   Timer                 16-bit timer PWM 3         16-bit timer PWM3 counter compare interrupt                             15
OVF16_2_INT   Timer                 16-bit timer PWM 2         16-bit timer PWM2 counter overflow interrupt                            16
PWM2CMP_INT   Timer                 16-bit timer PWM 2         16-bit timer PWM2 counter compare interrupt                             17
OVF16_1_INT   Timer                 16-bit timer PWM 1         16-bit timer PWM1 counter overflow interrupt                            18
PWM1CMP_INT   Timer                 16-bit timer PWM 1         16-bit timer PWM1 counter compare interrupt                             19
OVF24_INT     Timer                 24-bit timer control       24-bit timer counter overflow interrupt                                 20
CAP1_INT      Timer                 24-bit timer control       24-bit timer capture 1 interrupt                                        21
CMP1_INT      Timer                 24-bit timer control       24-bit timer compare 1 interrupt                                        22
CMP0_INT      Timer                 24-bit timer control       24-bit timer compare 0 interrupt                                        23
CAP0_INT      Timer                 24-bit timer control       24-bit timer capture 0 interrupt                                        24
ADC_CONV_INT  ADC                   12-bit ADC control         ADC control end-of-conversion interrupt                                 25
HS Loop4      DPWM                  Loop 4                     1) Every (116) DPWM switching cycles                                   26
                                                               2) CLF flag shutdown
HS Loop3      DPWM                  Loop 3                     1) Every (116) DPWM switching cycles                                   27
                                                               2) CLF flag shutdown
HS Loop1      DPWM                  Loop 1                     1) Every (116) DPWM switching cycles                                   28
                                                               2) CLF flag shutdown
HS Loop2      DPWM                  Loop 2                     1) Every (116) DPWM switching cycles                                   29
                                                               2) CLF flag shutdown
FAULT_INT     GIO                   External faults            Fault-pin interrupt                                                     30
SYS_SSI_INT   SYS                   System software            System-software interrupt                                         (Highest) 31

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SYSTEM MODULE

The system module contains the interface logic and configuration registers to control/configure all the memory,
peripherals, and interrupt mechanisms. The blocks inside the system module are the address decoder, memory
management controller, system management, central interrupt, and clock control units.

Address Decoder (DEC)

Programmer's Reference Manual: UCD30xx Memory Address Manager (DEC) Programmer's Manual

The address decoder generates the memory selects for flash, ROM and RAM arrays. The memory map
addresses are selectable through configurable register settings for low and high boundaries. These fine memory
selects can be configured from 1-K to 16-M sizes. Power-on reset uses the default addresses in the memory
map for ROM execution, which is then configured by the ROM code to the application setup. During access to
the DEC registers, a wait state is asserted to the CPU. DEC registers are only writable in the privilege mode for
user-mode protection.

Memory Management Controller (MMC)

Programmer's Reference Manual: UCD30xx Memory Controller (MMC) Programmer's Manual

The MMC manages the interface to the peripherals by controlling the interface bus for extending the read and
write accesses to each peripheral. The unit generates eight peripheral select lines with 1 Kbyte of address space
decoding. The interface can be configured with an interface clock from divide-by-2 through divide-by-16. For
divide-by-2, each peripheral requires two clock accesses.

System Management (SYS)

Programmer's Reference Manual: UCD30xx System Module (SYS) Programmer's Manual

The SYS unit contains the software access protection by configuring user privilege levels to memory or
peripheral modules. It contains the ability to generate fault or reset conditions on decoding of illegal address or
access conditions. Also available is clock control setup for system operation.

Central Interrupt Module (CIM)

Programmer's Reference Manual: UCD30xx Central Interrupt Module (CIM) Programmer's Manual

The central interrupt module accepts 32 interrupt requests for meeting firmware timing requirements. The ARM
itself only supports two levels of interrupts, FIQ and IRQ, with FIQ being the higher interrupt to IRQ. The CIM
provides hardware expansion of interrupts by the use of FIQ/IRQ vector registers for providing the offset index in
a vector table. This numerical index value indicates the highest-precedence channel with a pending interrupt and
is used to locate the interrupt-vector address from the interrupt-vector table. Interrupt channel 0 has the lowest
precedence (priority 0), and interrupt channel 31 has the highest precedence (priority 31). The CIM is level-
sensitive to the interrupt requests, and each peripheral must keep the request high until the ARM responds to it.
To remove the interrupt request, the firmware should clear the request as the first action in the interrupt service
routine. The request channels are maskable. This allows individual channels to be selectively disabled.

Clock Control Module (CCM)

Programmer's Reference Manual: UCD30xx Miscellaneous Analog Control (MAC) Programmer's Manual

The clock-control module performs the peripheral clock divide-down and maintains the phase relationship
needed for communication between the ARM processor and MMC-controlled peripheral bus. Figure 3 shows the
UCD30xx clock domains. The interface clock (ICLK) is the peripheral clock nomenclature. This clock can run at a
frequency between one-half to one-eighth of the ARM microcontroller clock (MCLK). The clock setting is
configurable through firmware control. The default ICLK frequency is set to 15.6 MHz.

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The clock source for the logic comes from a high-speed oscillator that can run at a maximum frequency of
250 MHz. This high-frequency clock domain is known at the DPWM clock (PCLK) domain. This is divided down
by 8 to generate the data clock (DCLK, 31.25 MHz) domain and the microcontroller (MCLK, 31.25 MHz) domain.
The default MCLK frequency is set to 31.25 MHz. However, just like ICLK, this MCLK frequency is also
configurable through firmware control. DCLK supports the control-loop processing, whereas MCLK supports the
ARM processor. Inside the clock-control module (CCM), MCLK has divide-down ratios for generating the
interface clock (ICLK) in support of peripherals. For watchdog monitoring of the processor, a separate low-
frequency oscillator is provided for generating independent watchdog events.

    DCLK                           EADC Control         CLA                           DPWM
    PCLK                                DCLK           3P-3Z              DCLK
                                                       DCLK
    DCLK                           EADC Switch         ICLK                            PCLK
    PCLK                              Capacitor         CLA
                                        PCLK           3P-3Z                          DPWM
    DCLK                                               DCLK               DCLK
    PCLK                           EADC Control
                                        DCLK            CLA                            PCLK
    DCLK                                               3P-3Z
    PCLK                           EADC Switch         DCLK                           DPWM
                                      Capacitor        ICLK               DCLK
                                        PCLK            CLA
                                                       3P-3Z                           PCLK
                                   EADC Control        DCLK
                                        DCLK                                          DPWM
                                                                          DCLK
                                   EADC Switch
                                      Capacitor                                        PCLK
                                        PCLK

                                   EADC Control
                                        DCLK

                                   EADC Switch
                                      Capacitor
                                        PCLK

    12-Bit ADC                                    DEC  ICLK    SYS   CIM                Timers
         AD_CLK                                  MCLK  MMC    MCLK  MCLK
                                                       MCLK                               GIO

       WatchDog     ICLK                         CCM   MCLK                             PMBus
    Low-Frequency  MCLK                          MCLK
                                                              ARM7 CPU                  UART
          Clock        AD_ CLK                   RAM              MCLK                   (SCI)
                                                  4KB                                     SPI
            PCLK  Clock            DCLK          MCLK             Flash           ICLK
    OSC           Divide           MCLK                       Prog: 32KB
                                                 ROM           Data: 2KB
                                                  4KB
                                                 MCLK             MCLK

    PCLK = 250 MHz                 DCLK = 31.25 MHz           AD_CLK = 15.6 MHz
    MCLK = 31.25 MHz (default)     ICLK = 15.6 MHz (default)

                                   Figure 3. UCD30xx Clock Domains

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Fusion Digital Power Peripherals

At the core of the UCD30xx controller are its four Fusion Digital Power peripherals (FDPP). Each FDPP can be
configured to drive from one to eight DPWM outputs. Each FDPP consists of a differential input error ADC
(EADC), a hardware-accelerated digital three-pole/three-zero (3p/3z) compensator, and a digital PWM module.

Error ADC (EADC) Module

Programmer's Reference Manual: UCD30xx Fusion Digital Power Peripherals Programmer's Manual

For initialization of the EADC module, see the UCD30xx Fusion Digital Power Peripherals Programmer's
Manual.

The EADC module within the UCD30xx is shown in Figure 4. It contains a differential input, switch-capacitor filter
circuit for receiving the differential voltage signal (signal being sensed) from external pins EAPx and EANx. It is
compared with an internal 10-bit DAC output in order to measure the error voltage signal. Gain control (G) is
provided in the amplifier for 1-, 2-, 4-, or 8-times amplification of the differential error signal. This error signal is
then summed with an internal reference voltage (800 mV) and compared against this same reference voltage as
input to the EADC module. Thus the error signal input to EADC is:

       Error = G [(Vrefp Vrefm) (EAPx EANx)]

The full-scale of the EADC range is effectively 512 mV (8 mV times 64). Finally, the EADC value is converted
from thermometer code to a 2s-complement value for digital processing.

EAPx                        EAPx   +                                               Veadp  +           Thermo
EANx                        EANx                                                  Veadm     EADC        -to-
                                                                                              6-Bit
               EADC DAC +   Vrefp                                                                   2's Comp
                  10-Bit   Vrefm                                                         
                                         G+                                                                  6

                                   +
                                       +

                                   

                                                       800 mV

DACVAL                                                                                               Result

                                                       Figure 4. Error ADC Module

The EADC control logic receives the sample request from the DPWM module for initiating an EADC conversion.
EADC control circuitry captures the EADC 6-bit code and strobes the 3p/3z digital compensator for processing of
the representative error.

                                   Table 3. EADC and DAC Parameters

EADC                                                          0 V1.6 V
Input differential range (EAPx EANx)                        0 V1.6 V
Common-mode range (EAPx, EANx)                            1.5 M (typical)
Input impedance                                               > 10 Msps
Sampling rate                                                 < 100 nS
Conversion time                                            2 LSB (max)
INL                                                        1 LSB (max)
DNL                                                    1 LSB (~1.5% max)
Gain error

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                                         Table 3. EADC and DAC Parameters (continued)

    DAC                                                                0 V1.6 V
    DAC output range (Vrefp Vrefm)                            10 bits (1024 steps)
    DAC resolution                                             1600/1024 = 1.56 mV
    DAC LSB
    INL                                                            1.5 LSB (max)
    DNL                                                             1 LSB (max)
    Gain error
    Settling time                                                     1% (max)
                                                                         < 1 S
    GENERAL
    Front-end gain (G)                                                  1, 2, 4, 8
    Effective resolution (EAPx EANx)  8 mV (G = 1), 4 mV (G = 2), 2 mV (G = 4), 1 mV (G = 8)
    Temperature coefficient
                                                                    < 50 PPM / C

Digital Compensator

Programmer's Reference Manual: UCD30xx Fusion Digital Power Peripherals Programmer's Manual

The architecture of the digital compensator in the UCD30xx system is shown in Figure 5. The compensator is a
digital filter consisting of a second-order infinite-impulse-response (IIR) filter section cascaded with a first-order
IIR filter section. The function of the CLA is to operate on the 6-bit output from the error ADC (EADC) and
generate a command output for: (1) a fixed-frequency DPWM duty-ratio control (duty-ratio control mode), or (2) a
fixed-duty-ratio DPWM frequency control (resonant mode), or (3) a fixed-frequency DPWM phase-shift control of
a slave DPWM with respect to a master DPWM (phase-shift control mode).

The filter mathematics calculates a per-unit command (duty-ratio control or frequency control) output [YQ15(n)]
between 0 and 1. In duty-ratio-control mode, this command output is then multiplied by the user-programmable
DPWM switching period (PRD) to determine the duty ratio of the DPWM output. The 18-bit commanded duty
ratio output [YQ0(n)] from the CLA is made up as a 14.4 word. The upper 14 bits specify the low-resolution
DPWM clock (PCLK, 250 MHz or 4 ns) counts, and the lower 4 bits specify the high-resolution clock phase,
allowing a best-case DPWM resolution of 250 ps. In resonant mode, the per-unit command output [YQ15(n)] is
multiplied by the user-programmable maximum switching period (Max PRD) to determine the switching period of
the DPWM output. This commanded switching period output [YPQ0(n)] is a 14-bit word. In this case, the CLA also
generates a fixed-duty-ratio output [YQ0(n)] that is based on a user-programmable percentage of the maximum
switching period. In Figure 5 this programmable percentage is indicated as % of PRD.

Two banks of filter coefficients can be saved in the device. The user firmware can switch them, depending on the
operation of the power stage. The coefficients can be calculated using standard digital control techniques.

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                                                                                                             Scaling

                                                                                                                      X

                   Input Scaler                                                         IIR                            Max
                        and                                                           Control                          PRD

                Non-Linear Gain

                                                             Coeff           y'(n)                         yQ15(n)           18 yQ0(n)
                                                             Scaler         (=x'(n))                                   X
        6       x(n)               10 b01/K
                            X
From                              X                   +  +  X                                                         PRD or % of
EADC                                                                                                                        PRD
Output                                                       K
                                                                     Clamp

                                                                                 Z1

           Z1                                                          y'(n1)                         +           +

                                   10 b11/K                     a11/K                                                                      y(n)

                x(n1)                                                                                                 Clamp

                        X          X                   +  +          X

                                                                                      Z1

           Z1                     10 b21/K                     a21/K         Z1             x'(n1)                 a12           Z1
                                             X                      X       y'(n2)              b12                     X          y(n1)
                  x(n2)                                                                           X
                                X

                                                Figure 5. Compensator Architecture

The compensator also allows the minimum and maximum duty cycle to be programmed.

Compensator (CLA) Input

The input to the filter is a 6-bit signed number generated by the EADC. This number represents a 2s-complement
value of the power-supply output-voltage error signal (Vref Vsense). This data value is registered on the
system clock inside the EADC, and a converted data-ready signal is supplied to start the filter operation on this
new data. The error inputs E(n 1) and E(n 2) are registered in the 6-bit format to save space. The current
E(n) is not registered inside the filter. The E(n) inputs to the filter can also come from a register that is
programmed by the user software. This happens only when the CPU sample-control bit is enabled. This allows
the CLA to be a math coprocessor for the UCD30xx CPU. The E(n), E(n 1), and E(n 2) values can only be
written by the user software by setting the filter-enable bit to 0.

Compensator Input Scaling

The input of the CLA is scaled to retain the physical meaning of the converted data and to implement nonlinear
control. The scaling function does two things. First, it divides the input by 1024, which approximately converts it
back to the millivolts (1/1000 V) scale that was converted. Second, it multiplies the input by a user-programmable
nonlinear gain, and the resulting 10-bit output of the scaler is applied to the filter input. During power-supply
control-loop design, the nominal gain value in the nonlinear gain table and the EADC analog front end (AFE) gain
must be taken into consideration. After the control design, if one of these values (nonlinear gain or AFE gain) is
changed, then the other one must be adjusted accordingly in order to maintain the same product (nonlinear gain
AFE gain) and hence the same (designed) loop gain for the power supply. The following shows the AFE
control-bit settings, the corresponding AFE gain applied to the input, and the resulting EADC resolution.

     Control bits = 0x3  8 AFE gain  EADC resolution = 1mV/lsb
     Control bits = 0x2  4 AFE gain  EADC resolution = 2mV/lsb
     Control bits = 0x1  2 AFE gain  EADC resolution = 4mV/lsb
     Control bits = 0x0  1 AFE gain  EADC resolution = 8mV/lsb

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Digital Compensator Coefficients

Each compensator in the UCD30xx has a set of seven coefficients. These are stored in 12-bit Q11 format. There
are two such banks or pages of these coefficient sets. This allows CLA-coefficient bank switching at any time
during operation. Both pages of coefficients are based at the same CPU (ARM) offset address and are accessed
through the page-active control bit and page-read control bit. To read a bank of coefficients, the page-read bit is
set to point to the desired bank (1 for bank 1 or 0 for bank 0). To program/write a bank of coefficients, one must
first make the opposite bank active by writing to the page-active control bit. The switching of coefficient banks
occurs only after the filter has completed the control output calculations for the current sampling period. The
coefficient bank-active status bit must be polled to determine which bank is active. Once the opposite bank is
active, the user software can then write to the inactive page.

The compensator architecture in UCD30XX results in the following z-domain transfer function:

    ( ) GCLAz  = b01 + b11z-1 + b21z-2          1 + b12z-1
                   1 + a11z-1 + a21z-2           1 + a12z-1
                                                                                              (1)

The compensator calculates a duty-ratio command from 0 to 100 percent of the switching period. To do this, all
the values inside the compensator are kept as fractions. The hardware expects the coefficients to be scaled
down to fractions and be in 2s-complement form. This is done by dividing all of the coefficients of the second-
order IIR filter by a 2n integer that is larger than the largest coefficient.

Example:

    GCLA  (z)  =  14.35 - 24.635z-1 + 10.418z-2             1 - 0.612z-1
                      1 - 1.521z-1 + 0.521z-2                1 - 0.128z-1
                                                                                              (2)

    B01 = 14.350  In 12-bit Q11 format, B01 = (14.350/25) (211) = 0x0396
    B11 = 24.635  In 12-bit Q11 format, B11 = (24.635/25) (211) = 0xF9D7
    B21 = 10.418  In 12-bit Q11 format, B21 = (10.418/25) (211) = 0x029B
    A11 = 1.521  In 12-bit Q11 format, A11 = (1.521/25) (211) = 0x0061
    A21 = 0.521  In 12-bit Q11 format, A21 = (0.521/25) (211) = 0xFFDF
    B12 = 0.612  In 12-bit Q11 format, B12 = (0.612) (211) = 0xFB1B
    A12 = 0.128  In 12-bit Q11 format, A12 = (0.128) (211) = 0x0106

Notice that the scaling factor in the previous example was 25 = 32, the smallest 2n that is larger than the largest
coefficient (24.635 in this example). The scaling factor exponent is programmed into the device for use in the
hardware. This scaling factor is also stored as banks so that each independent coefficient set is scaled
separately. The same procedure to write new coefficients is used to program the scaling factor.

Duty-Cycle Clamps

The digital filter is equipped with upper and lower duty-ratio clamp values. These clamp values are programmed
as percentages that are multiplied by the maximum switching period. These clamp values are fed back into the
filter output storage [y'(n 1) and y'(n 2)]. The clamp values are also stored in pages with their own page
control. The user must poll the clamp active-status bit to determine the active page.

Compensator Stored Calculations Y(n)

The calculated outputs of the filter are stored in 16-bit registers. Thus y'(n 1), y'(n 2), and y(n 1) are stored
in 16-bit registers. The filter outputs y'(n 1) and y'(n 2) represent the old sampled values of the 2p/2z section
of the filter. The old sample output of the complete 3p/3z filter is represented by y(n 1). These values are
truncated down and stored in 16-bit Q15 formats. The user software can read these values at any time during
operation by accessing the appropriate registers. The user software can also write to these registers, but this is
allowed only when the filter is disabled.

Output Scaling

The output of the CLA represents a control command output in per unit, i.e., in fraction (0 to 1). This output is
then multiplied by the switching period of the DPWM to compute the DPWM duty ratio. This duty ratio is an 18-bit
value. The 4 least-significant bits determine the high-resolution duty adjustment (250 ps) of the DPWM output.
The 14 most-significant bits are used for coarse duty adjustment (4 ns) of the DPWM output.

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In resonant mode, the output is multiplied by the maximum-allowed switching period to modulate the DPWM
switching frequency. The filter output is also multiplied by a programmed percentage of the maximum-allowed
switching period to generate the required fixed DPWM duty ratio.

Nonlinear Control Capability

The nonlinear control capability of the UCD30xx is implemented by applying a user-programmable gain to the
incoming error signal. This gain is applied by use of the filter input scaler. The user has a paged table of five 6-bit
values that represent a 4.2 binary number. This allows a gain range of 0.25 to 15.75 in 0.25 increments. The
gain values are selected based on the range of the incoming error voltage from the EADC. The error voltage
range is determined by comparing it to a set of four 6-bit limits.

Error Range               Gain Applied                 Register Bits Used (FLTRNLR1)
E(n) < Limit_0             Gain0                       [50]
Limit_0 < E(n) < Limit_1   Gain1                       [116]
Limit_1 < E(n) < Limit_2   Gain2                       [2924]
Limit_2 < E(n) < Limit_3   Gain3                       [2318]
E(n) > Limit_3             Gain4                       [172]

Five gain values and the four limit selections are set up in a paged structure (Figure 6). This allows the user to
configure the off page. The active page is controlled by a bit in the control register. The switching of the pages
occurs when the filter is inactive. The status bit must be polled to determine the active page before writing to a
bank.

Status Signals

There are five status signals available to the user.
Two EADC rail signals indicate that the EADC value coming into the filter has reached the maximum or

    minimum limits.
A nonlinear page-active status shows the nonlinear table that is currently in use.
A clamp page-active status shows the clamp page that is currently in use.
A page-active status shows the coefficient page that is currently in use.

Control Signals

There are seven control signals available to the user.
The filter enable control that turns on and off filter processing. When this bit is disabled the user's software

    can write to the input error terms and the stored output results.
The page active control sets which bank of coefficients is in use by the filter. The ability to write to the

    coefficient banks depends on the setting of this control.
The read page control selects which coefficient bank is being read by the user's software.
The 3 pole 3 zero enable control turns on the filter processing through the optional 1 pole 1 zero stage.
The CPU sample enable control forces the filter to use the E(n) terms written by the user's software.
The clamp page active control sets which page of clamps are in use by the filter. The ability to write to the

    clamp pages depends on the setting of this control.
The non-linear page active control sets which page of non-linear gain table and limits are in use by the filter.

    The ability to write to the non-linear gain table and limits depend on the setting of this control.

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                                                       Coefficient Page Active Control

                                   Coefficient  Coefficient
                                     Page A       Page B

                                    B01 B11      B01 B11
                                     B21 SF       B21 SF
                                    A11 A21      A11 A21
                                    B12 A12      B12 A12

                                   Clamp Page Active Control

                                   Clamp        Clamp
                                   Page A       Page B

                                   Clamp High   Clamp High
                                   Clamp Low    Clamp Low

                                   Non-Linear Page Active Control

                                   Non-Linear   Non-Linear
                                     Page A       Page B

                                   Gain Table   Gain Table
                                   Limit Table  Limit Table

                                      Figure 6. Page Setup for Nonlinear Gain and Limits

DPWM Module

Programmers' Reference Manual: UCD30xx Fusion Digital Power Peripherals Programmer's Manual

The DPWM module represents one complete DPWM channel with two independent outputs, A and B. Multiple
DPWM modules within the UCD30xx system can be configured to support all key power topologies. DPWM
modules can be used as independent DPWM outputs, each controlling one power-supply output-voltage rail. A
DPWM module can also be used as a synchronized DPWM, with user-selectable phase shift between the DPWM
channels, in order to control power-supply outputs with multiphase or interleaved DPWM configurations.

The output of the compensator feeds the high-resolution DPWM module. The DPWM module produces the
pulse-width-modulated outputs for the power-stage switches. The compensator calculates the necessary duty
ratio as a 16-bit number in Q15 fixed-point format. This represents a value within the range 0.0 to 1.0. This duty-
ratio value is multiplied by the period of the DPWM output to generate the ON time of the corresponding DPWM
output. The resolution of the DPWM ON time is 250 ps.

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When the UCD30xx is configured to control multiple power stages from one compensator, each DPWM output-
pulse width is adjusted to correct for current imbalance between the power stages. This is done by monitoring
the current using the 12-bit ADC and increasing the pulse width of the DPWM signal driving the power stage with
the lower current and decreasing the pulse width of the DPWM signal driving the power stage with the higher-
measured current.

Each DPWM module can be synchronized to another module or to an external sync signal. An input sync signal
causes a DPWM ramp timer to reset. Sync-signal outputs from each of the four DPWM modules occur when the
ramp timer crosses a programmed threshold. In this way, the phase of the DPWM outputs for multiple power
stages can be tightly controlled.

Each DPWM module supports the following basic features:
Dedicated 14-bit time base with period/frequency control
Shadow-period register for end-of-period updates
Quadruple event-control registers (A and B, rising and falling) (events 14), used for on/off DPWM duty-ratio

    updates
Phase control relative to other DPWM modules phase trigger
Sample trigger placement for output voltage sensing at any point during the DPWM cycle
Supports two independent edge-placement DPWM outputs (same frequency or period setting)
Dead time between DPWM A and B outputs
High-resolution capabilities 16 clock frequency
Pulse cycle adjustment: 11.4 = 2048 DPWM clocks (PCLK) and 16 high-resolution (HR) phases
Current-limit flag (CLF) counter/flag capability
Active-high/active-low output-polarity selection
Provides events to trigger both CPU interrupts and start of ADC conversions

DPWM Events

Each DPWM can control the following timing events:

1. Sample trigger count This register defines where the error voltage is sampled by the error ADC (EADC) in
     relationship to the DPWM period. The programmed value set in the register should be one-fourth of the value
     calculated based on the DPWM clock, as the DCLK (DCLK = 31.25 MHz max) controlling the circuitry runs at
     one-fourth of the DPWM clock (PCLK = 250 MHz max). When this sample trigger count is equal to the
     DPWM counter, it initiates a front-end calculation by triggering the error ADC, resulting in CLA calculation
     and DPWM update. Oversampling can be set for 2, 4, or 8 times the sampling rate.

2. Phase trigger count Count offset for slaving another DPWM (multiphase/interleaved operation)

3. Period Low-resolution switching-period count (count of PCLK cycles)

4. Event 1 Count offset for rising DPWM A event (count of PCLK cycles)

5. Event 2 DPWM count for falling DPWM A event that sets the duty ratio. Last 4 bits of register are for high-
     resolution control. Upper 14 bits are the number of PCLK cycle counts.

6. Event 3 DPWM count for rising DPWM B event. The last 4 bits of register are for high-resolution control.
     The upper 14 bits are the number of PCLK cycle counts.

7. Event 4 DPWM count for falling DPWM B event. The last 4 bits of register are for high-resolution control.
     The upper 14 bits are the number of PCLK cycle counts.

8. Cycle adjust Constant offset for event-2 and event-4 adjustments

Basic comparisons between the programmed registers and the DPWM counter can create the desired edge
placements in the DPWM. High-resolution edge capability is available on events 2, 3, and 4.

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                                                                  Dual DPWM Module Settings

    EADC Sample Trigger                                                                               DPWM
    Phase Trigger                                                                                     Counter

                                    Period                  2                        1          2
                                                         1
                                                                                                      DPWM A
                                      Event 1
                                      Event 2

                                                            High-Resolution (HR)
                                                                      Edges

                                                               3                  4                3           4

    Cycle Adjust A, B  Event 3                                                          DPWM B
                       Event 4

                                                            Figure 7. DPWM Events

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DPWM Frequency

The following table shows a few examples of different DPWM frequencies based on a maximum PCLK frequency
value of 250 MHz.

                              Table 4. DPWM Frequency Range

            DPWM FREQUENCY                             PERIOD REGISTER VALUE       NUMBER OF BITS
                       (kHz)                                          (Hex)   (in 14-Bit Period Register)
                                                                       007F
                   1953.125                                            00FF                     7
                    976.563                                            01FF                     8
                     488.28                                            03FF                     9
                    244.14                                             07FF                    10
                                                                      0FFF                     11
                      122.07                                          1FFF                     12
                      61.035                                          3FFF                     13
                      30.517                                                                   14
                      15.26

                                                                        Period register = (fPCLK/fDPWM) 1

DPWM Modes of Operation

DPWM has four modes of operation. These are (1) duty-ratio control (normal), (2) phase control, (3) frequency
control (resonance), and (4) multi-output mode.

     Normal Mode (Duty-Ratio Control)
      DPWM B output is slaved and relative to DPWM A.
      When the CLA is enabled for closed-loop control, the event-2 comparison for DPWM A is controlled by

          the CLA value.
          The CLA value then sets the pulse width of DPWM A.
      For calculating the dead time between the falling edge of DPWM A and the rising edge of DPWM B, the
          initial settings of the event-2 and event-3 registers (delta) are used.
          So for CLA-enabled closed-loop control, the calculated delta (event 3 event 2) is used to place

              event 3.
      The event-4 to event-1 registers are used for the front-end dead time by controlling the falling edge of

          DPWM B to the rising edge of DPWM A.
      Events 2, 3, and 4 can be high-resolution (HR) edges.
      Cycle-adjust A is used for DPWM A pulse-duration adjustment.

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    Period

                                                 Cycle Adjust

    Event 1         1                         2  HR Edges        DPWM A

    Event 2

    Low-Resolution     tP                        3               4
       (LR) Edge                                                            DPWM B

    Event 3                                                                    Dead Time 2
                                                                               Constant Delta (Period Event 4 + Event 1)
    Event 4
                                                                                       Negative Dead Time Supported
                                 Dead Time 1
    Constant Delta (Event 3 Event 2)

      Negative Dead Time Supported

             Open-Loop Mode: tP = (Event 2 Event 1) Cycle Adjust A
             Closed-Loop Mode: tP = Event 1 + CLA Duty Value + Cycle Adjust A

                          Figure 8. Normal Mode (Duty-Ratio Control) DPWM Timing Diagram

Compensator Phase Mode (Phase-Shift Control)
Only used for a slave-mode setup, where the CLA duty-value output is used to calculate the phase offset

    from a master DPWM.
    The CLA output is used as the phase adjustment and is supported by low resolution.
Setting of event 1 and event 2 sets the pulse width of DPWM A.
Setting of event 3 and event 4 sets the pulse width of DPWM B.
Events 2, 3, and 4 can be high-resolution edges.
Cycle-adjust A is used for DPWM A pulse-width adjustment.

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DPWM                 CLA Value                         Cycle Adjust  DPWM Slave
Master               1                                                 Outputs
                                             2         HR Edges
   Start                                                                 DPWM A

      Event 1

            Event 2

            LR Edge                                    3               4
                                         tP                                       DPWM B

            Event 3                                                                  Dead Time 2
                                                                                     Constant Delta (Period Event 4 + Event 1)
            Event 4
                                                                                             Negative Dead Time Supported
                             Dead Time 1
Constant Delta (Event 3 Event 2)

  Negative Dead Time Supported

                                             tP = (Event 2 Event 1) Cycle Adjust A

               Figure 9. Compensator Phase Mode (Phase-Shift Control) DPWM Timing Diagram

Resonance Mode (Constant-On Duty Ratio With Variable Period)
DPWM B output is slaved and relative to DPWM A.
When the CLA is enabled for closed-loop operation, the event-2 comparison is controlled by the CLA duty-

    output value.
    The CLA value sets the pulse width of DPWM A.
When the CLA is enabled for closed-loop operation, the period is controlled by the CLA period-output value.
The initial settings of event 2 and event 3 (delta) are used for the calculation of the dead time between the
    falling edge of DPWM A and the rising edge of DPWM B.
    So, when the CLA is enabled for closed-loop operation, the calculated delta is used with the CLA duty-

         output value to place event 3.
The initial settings of period and event 4 (delta) are used for the calculation of the dead time between the

    falling edge of DPWM B and rising edge of DPWM A.
    So, when the CLA is enabled for closed-loop operation, the calculated delta is used with the CLA duty-

         output value to place event 4.
Events 2, 3, and 4 can be high-resolution edges.
Cycle-adjust A is used for period adjustment by the CPU.

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                                                    t

    Event 1  1                                2 HR Edges                   Cycle Adjust
                                                                 1 DPWM A
    Event 2
                                                          4
             LR Edge                             3                   DPWM B
                                       tP
                                                                        Dead Time 2
    Event 3                                                             Constant Delta (Period Event 4 + Event 1)

    Event 4                                                                     Negative Dead Time Supported

                                 Dead Time 1
    Constant Delta (Event 3 Event 2)

      Negative Dead Time Supported

             Open-Loop Mode: tP1 = (Event 2 Event 1) Cycle Adjust A
             Closed-Loop Mode: tP1 = Event 1 + CLA Duty Value + Cycle Adjust A

             Open-Loop Mode: tP2 = (Event 4 Event 3) Cycle Adjust B
             Closed-Loop Mode: tP2 = Event 3 + CLA Duty Value + Cycle Adjust B

   Figure 10. Resonance Mode (Constant-On Duty Ratio With Variable Period) DPWM Timing Diagram

Multi-Output Mode
Each DPWM module can be set up with two DPWM outputs of thesame frequency and same duty ratio.
For multiphase operation, both master- and slave-mode setup.
CLA duty-ratio output value sets the pulse width of both DPWM A and DPWM B.
DPWM A always starts at the event-1 setting
DPWM B always starts at the event-3 setting.
Can be set up as a slave DPWM, with the phase offset from another DPWM.
DPWM B can cross over the period count for full on-time duty-cycle operation.
Events 2 and 4 can be high-resolution edges.
Cycle-adjust registers for DPWM A and DPWM B are available for small pulse-width adjustments, making

    independent DPWM duty-ratio adjustments between phases for current-balancing applications.
While applying a ve cycle adjust to DPWM B, the minimum on-pulse width (calculated value of tp2 in

    Figure 11) should be limited to 0. A ve value for the DPWM B on-pulse width is not valid.

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                                                                                              SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

            Phase Trigger From Master DPWM

                                                                Cycle Adjust A

            Event 1       1                                 2  HR Edge                        1 DPWM A

            Event 2                                                                            Cycle Adjust B
                 LR Edge
                                                       tP1     3                           4  HR Edge
            Event 3
            Event 4                                                                           DPWM B

                                                            LR Edge
                                                                                      tP2

                     Open-Loop Mode: tP1 = (Event 2 Event 1) Cycle Adjust A
                     Closed-Loop Mode: tP1 = Event 1 + CLA Duty Value + Cycle Adjust A

                     Open-Loop Mode: tP2 = (Event 4 Event 3) Cycle Adjust B
                     Closed-Loop Mode: tP2 = Event 3 + CLA Duty Value + Cycle Adjust B

                                    Figure 11. Multi-Output Mode DPWM Timing Diagram

High-Resolution DPWM

The DPWM high-resolution section has DPWM edge placement capability for up to 16 phases of subclock
resolution. For the maximum 250-MHz PCLK (DPWM clock), each phase then represents 1/16 of the 4-ns
DPWM clock time, or 250 ps. The DPWM section has a disable bit and resolution-setting bits. The default
resolution setting (00) has 16 phases, and the 01 setting has eight phases (even number of phases from 0 to
15). The 10 setting uses four phases set to 0, 4, 8, and 12, whereas the 11 setting uses just the 0 and 8 phases.
So, for the maximum 250-MHz DPWM clock, the 00 setting has 250 ps resolution, the 01 setting has 500 ps
resolution, the 10 setting has 1 ns resolution, and the 11 setting has 2 ns resolution.

Oversampling

The DPWM module has the capability to trigger an oversampling event by initiating the EADC to sample the error
voltage. The default 00 configuration has the DPWM trigger the EADC once based on the sample trigger register
value. The oversampling register has the ability to trigger the sampling 2, 4, or 8 times per DPWM period.

DPWM Interrupt Generation

The DPWM has the capability to generate a CPU interrupt based on the DPWM frequency programmed in the
period register. The interrupt can be scaled by a divided ratio of up to 255 for developing a slower interrupt
service execution loop. Table 5 outlines the divide ratios that can be programmed.

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                                                                                                   8-MHz
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                                                                                              PROCESSOR
                                   Table 5. DPWM Interrupt Divide Ratio                          CYCLES
                                                                                                      8
                                       DPWM INTERRUPT SCALING/RANGE                                  16
                                                                                                     32
   INTERRUPT    INTERRUPT  INTERRUPT                SWITCHING    NUMBER OF        NUMBER OF          64
DIVIDE SETTING     DIVIDE      DIVIDE            PERIOD FRAMES                        16-MHz         128
                   COUNT                                             32-MHz                          256
           1               COUNT (hex)            (assume 1-MHz  PROCESSOR        PROCESSOR          384
           2           0                                 loop)                       CYCLES          512
           3           1                                            CYCLES               16          640
           4           3                                                                 32          768
           5           7           00            1               32                      64         1024
           6          15                                                                 128        1280
           7          31           01            2               64                      256        1536
           8          47                                                                 512        1792
           9          63           03            4               128                     768        2048
          10          79                                                                1024
          11          95           07            8               256                    1280
          12          127                                                               1536
          13          159          0F            16              512                    2048
          14          191                                                               2560
          15          223          1F            32              1024                   3072
                      255                                                               3584
                                   2F            48              1536                   4096

                                   3F            64              2048

                                   4F            80              2560

                                   5F            96              3072

                                   7F            128             4096

                                   9F            160             5120

                                   BF            192             6144

                                   DF            224             7168

                                   FF            256             8192

Compensator Updates of DPWM

Once the sampling trigger register comparison to DPWM counter count is complete, a sampling event is initiated
by the DPWM to the EADC. After some logic latency, the updated CLA value is used in event calculations.
Usually, the sampling trigger is placed away from the DPWM switching transitions. However, the DPWM has
register controls for forcing the CLA event to happen at the end of the DPWM cycle by using the update end of
period-enable bit. This control prevents updates from occurring between dead-time events. For testing, a single-
frame enable bit can be used for single-step frame operation.

Compensator Output Scaling

The DPWM has the capability to scale the incoming CLA value. The value can be multiplied by 2, 4, or 8 or
divided by 2, 4, or 8 for providing different switch capacitor gain/CLA gain options.

DPWM Current-Limit Fault (CLF) Trip Logic

The CLF logic can be enabled for counting the number of current-limit indications per DPWM switching period.
The current-limit indication is sampled at the CLA event-2 time. The number of current-limit faults allowed prior to
setting the current-limit fault flag is programmed by use of the 8-bit CLF maximum-count register. The logic can
be configured with the CLF count-continuous bit set to zero, for counting CLF indications on continuous DPWM
switching cycles. This allows the circuit to reset back to 0 if one switching cycle does not have a current-limit fault
input. Alternatively, the logic can be configured with the CLF count-continuous bit set to 1, for posting a flag if the
CLF maximum-count register value is reached over an indefinite period of time. Generation of the CLF flag is
routed to the processor and can be used as a CPU interrupt. The CLF flag is also directly connected to the
DPWM logic and is used to make the DPWM outputs go inactive.

For the UCD30xx, the source of the CLF input comes from the output of the analog comparators. Any one of the
four analog comparators (AD) can be selected in the misc. control register as the source of the DPWM CLF
input.

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                 CLF Trip Logic                           CLF_Cnt_Enable
                 CLF Input
                 Duty                   D              Q

                 CLF_Cnt_Continuous     Clk Q
                 Clock
                                                            Ena           CLF_ Enable           CLF_ FLAG
                                             CTR(8)                                                          Trip
                                     Clk                                        Set Q
                                                                                  Clk Q
                                             8
                                                                                CLF_CNT_CLR
                                             8
                                     CLF_Max_Cnt_Reg

                                     Figure 12. Current-Limit-Flag (CLF) Trip Logic

DPWM Period
        Counter

  DPWM Duty

CLF Input

CLF_CNT_CLR

CLF Count        ?                   0                           1        2                  3                     0

                    Figure 13. Current-Limit-Flag Trip-Logic Waveform

DPWM GPIO Capability

The DPWM module can be configured to have each A and B output set up independently for GPIO capability.
For setting the output, the corresponding GPIO enable bit must be set, and the GPIO value bit must be set to the
desired level (1 or 0). Separate enable and value bits exist for each A and B output. Input to the DPWM pins is
read from the DPWM overflow register.

DPWM Fault-Protection Logic

A DPWM fault-enable bit is available for causing the DPWM to turn off and go inactive on a fault input from an
external pin. Two fault pins are routed to the general-purpose I/O module first, where a latched version of the
fault is sent to the CPU as an interrupt, and to the DPWM as a fault input (Fault[1:0]). In normal mode (no DPWM
mode bits set), the connected fault signals control both the A and B outputs of the DPWM, causing both DPWM
outputs to go inactive with either fault present. In all other modes (MULTI_OUT, RESONANCE, or PHASE),
Fault[0] controls DPWM output A and Fault[1] controls DPWM B output, allowing individual fault control of each
phase. Once the latched fault value from the general-purpose I/O is cleared through the pending-GPIO fault
register, the DPWM resumes at the beginning of a switching period.

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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

Multiple DPWMs

Compensator Selection
     Each DPWM has a 2-bit field for selecting the compensator. Because each EADC is tied to one
     compensator, this capability allows for multiphase operation from any EADC source. However, this is not true
     for resonance-mode operation, when CLA1 only controls DPWM1, CLA2 controls DPWM2, and so on.

Internal Device Multisync Capability
     The DPWM can be enabled as a slave using the Multisync Slave-Enable Bit, for accepting a trigger source
     set by the master's phase trigger. This trigger is used to reset the slave DPWM to zero count for phase-offset
     synchronization. The DPWM Multisync Channel-Select bits are used for master trigger selection.

Figure 14 and Figure 15 portray the compensator and sync multiplexing options:

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    CLA-2                                                                             UCD3020
    CLA-3
    CLA-4                                              SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                       PWM Control Register Bits

            CLA Channel Select[1:0]                    PWM_Multi_Sync_Master_Trig

                 0                                     Sync Out                                          DPWM-1A
                 1 18                                                                                    DPWM-1B
                 2                                     Duty                        DPWM-1
                 3                                                                             Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

            CLA Channel Select[1:0]                            PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                 0
                 1 18                                  Sync Out                                          DPWM-2A
                 2                                                                                       DPWM-2B
                 3                                     Duty                        DPWM-2
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

            CLA Channel Select[1:0]                            PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                 0
                 1 18                                  Sync Out                                          DPWM-3A
                 2                                                                                       DPWM-3B
                 3                                     Duty                        DPWM-3
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

            CLA Channel Select[1:0]                            PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                 0
                 1 18                                  Sync Out                                          DPWM-4A
                 2                                                                                       DPWM-4B
                 3                                     Duty                        DPWM-4
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

                                                                     PWM_Multi_Sync_Channel_Select[1:0]

            Figure 14. Multiple DPWMs in the UCD3040

Copyright 20092013, Texas Instruments Incorporated        Submit Documentation Feedback               45

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UCD3020                                                                                                 DPWM-1B

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013                                                         DPWM-2A
                                                                                                        DPWM-2B
           CLA Channel Select[1:0]                                           PWM Control Register Bits
                                                 PWM_Multi_Sync_Master_Trig                             DPWM-4A
                                                                                                        DPWM-4B
    CLA-1  0                                     Sync Out
           1 18
           2                                     Duty  DPWM-1
           3                                                       Sync In

                                                 0
                                                 1
                                                 2 PWM_Multi_Sync_Slave_Trig
                                                 3

           CLA Channel Select[1:0]                       PWM_Multi_Sync_Channel_Select[1:0]
                                                 PWM_Multi_Sync_Master_Trig
                0
                1 18                             Sync Out
                2
    CLA-2       3                                Duty  DPWM-2
                                                                   Sync In

                                                 0
                                                 1
                                                 2 PWM_Multi_Sync_Slave_Trig
                                                 3

           CLA Channel Select[1:0]                       PWM_Multi_Sync_Channel_Select[1:0]
                                                 PWM_Multi_Sync_Master_Trig
                0
                1 18                             Sync Out
                2
                3                                Duty  DPWM-4
                                                                   Sync In

                                                 0
                                                 1
                                                 2 PWM_Multi_Sync_Slave_Trig
                                                 3

                                                          PWM_Multi_Sync_Channel_Select[1:0]

           Figure 15. Multiple DPWMs in the UCD3020

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        CLA-1                                                                         UCD3028
        CLA-2                                                                         UCD3020

                                                       SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                       PWM Control Register Bits

               CLA Channel Select[1:0]                 PWM_Multi_Sync_Master_Trig

                    0                                  Sync Out                                          DPWM-1A
                    1 18                                                                                 DPWM-1B
                    2                                  Duty                        DPWM-1
                    3                                                                          Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

               CLA Channel Select[1:0]                         PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                    0
                    1 18                               Sync Out                                          DPWM-2A
                    2                                                                                    DPWM-2B
                    3                                  Duty                        DPWM-2
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

               CLA Channel Select[1:0]                         PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                    0
                    1 18                               Sync Out                                          DPWM-3A
                    2                                                                                    DPWM-3B
                    3                                  Duty                        DPWM-3
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

               CLA Channel Select[1:0]                         PWM_Multi_Sync_Channel_Select[1:0]
                                                       PWM_Multi_Sync_Master_Trig
                    0
                    1 18                               Sync Out                                          DPWM-4A
                    2                                                                                    DPWM-4B
                    3                                  Duty                        DPWM-4
                                                                                               Sync In

                                                       0
                                                       1
                                                       2 PWM_Multi_Sync_Slave_Trig
                                                       3

                                                                     PWM_Multi_Sync_Channel_Select[1:0]

               Figure 16. Multiple DPWMs in the UCD3028

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UCD3028
UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

External Sync Capability

     The DPWM can output a sync signal for synchronizing multiple devices, or can sync to an input pin from an
     external device. The remote-sync slave-enable bit is used for synchronizing the DPWM from an external pin.
     For generating an output sync signal, the sync-output divide-ratio bits provide a divide-down ratio pulse of the
     DPWM switching period. In addition, the output sync must be configured in the device as an output source.

COMMUNICATION PORTS

SPI

Programmer's Reference Manual: UCD30xx SPI Module Programmer's Manual

The four-pin serial-peripheral interface (SPI) port controls the SCLK, SIMO (slave-in, master-out), SOMI (slave-
out, master-in) and SPICS (SPI chip-select) external pins. The SPI port can be configured as a master or slave.
Capability to control the serial clock phase and polarity can be configured. An 8-bit baud-clock generator is
included for selecting slower interface frequencies, as the maximum shift clock is divide-by-2 of the interface
clock (ICLK). The transmit and receive buffers have programmable data-word length from 3 to 16 bits. Interrupts
can be enabled for transmission-complete or receive-buffer reception. For noninterrupt configurations, transmit
and receive flags can be used for control status. When no SPI port is needed, the pins can be configured as
GPIO through control bits.

UART Serial Communication Interface

Programmer's Reference Manual: UCD30xx UART Module Programmer's Manual

The universal asynchronous receiver/transmitter (UART) or serial communication interface (SCI) is included
within the device for asynchronous start-stop serial data communication. The interface has a 24-bit prescaler for
supporting programmable baud rates and has programmable data-word and stop-bit options. Half- or full-duplex
operation is configurable through register bits. A loopback feature can also be set up for firmware verification.
The SCI-TX and SCI-RX pins can be used as GPIO pins when the peripheral is not being used.

PMBus

Programmer's Reference Manual: UCD30xx PMBus Interface Programmer's Manual

The PMBus interface supports independent master and slave modes controlled directly by firmware through a
processor bus interface. Individual control and status registers enable firmware to send or receive I2C, SMBus, or
PMBus messages in any of the accepted protocols, in accordance with the I2C Specification, SMBus
Specification (Version 2.0), or PMBus Power System Management Protocol Specification, respectively.

The PMBus I/F is controlled through a processor bus interface, using a 32-bit data bus and 6-bit address bus.
The PMBus I/F is connected to the expansion bus, which features four byte-write enables, a peripheral select
dedicated for the PMBus I/F, separated 32-bit data buses for reading and writing of data, and active-low write
and output-enable control signals. In addition, the PMBus interface connects directly to the I2C/SMBus/PMBus
clock, data, alert, and control signals.

Example: PMBus Address Decode via ADC12 Reading

The user can allocate two pins of 12-bit ADC input channels, AD-00 and AD-01, for PMBus address decoding. At
power up, the device applies IBIAS to each address-detect pin, and the voltage on that pin is captured by the
internal 12-bit ADC. The PMBus address is calculated as follows:

     PMBus Address = 12 bin(VAD01) + bin(VAD00)

where bin(VAD0x) is the address bin for one of 12 addresses as shown in Table 6.

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                                                                                                     UCD3020

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                         AD00,                                   VDD
                         AD01                          IBIAS

                           Pin

                                                                      On/Off Control

            Resistor to
            Set PMBus

              Address

                                                                              To ADC Mux

            Figure 17. PMBus Address-Detection Method

                                                       Table 6. PMBus Address Bins

            ADDRESS                                    VOLTAGE, V     RESISTOR, k
                 12                                         2.299             209
                 11                                         1.815             165
                 10                                         1.463             133
                  9                                         1.177             107
                  8                                         0.953            86.6
                  7                                         0.749            68.1
                  6                                         0.604            54.9
                  5                                         0.486            44.2
                  4                                         0.383            34.8
                  3                                         0.308            28.0
                  2                                         0.249            22.6
                  1                                         0.196            17.8
                  0                                         0.157            14.3

A low impedance (short) on the address pin may produce a voltage below the minimum voltage. Also, a high
impedance (open) on the address pin may produce a voltage above the maximum voltage. In these cases, the
user may design the system to use a default PMBus address.

FAULT PORTS/GIO

Programmer's Reference Manual: UCD30xx Faults and External Interrupts (GIO) Programmer's Manual

The general-purpose input/output (GIO) ports are for pins that are not associated with any hardware
communication port. These bidirectional pins can be configured by firmware to set the pin to a 1 or 0 value as an
output signal. Or the bidirectional pins can be read as inputs through memory-map reads for determining the
digital value of the pin. Two of the pins, INT1 and INT2, have additional external interrupt capability. These
interrupts can be configured for either falling- or rising-edge detection. Interrupts can be enabled or disabled and
flags can be monitored for level status.

For naming purposes, all fault input pins are GIO and are typically used in most power-controller applications as
fault-input connections.

TIMERS

Programmer's Reference Manual: UCD30xx Timer Modules Programmer's Manual

External to the Fusion Digital Power peripherals, there are three different types of timers in UCD30xx. They are
the 24-bit timer, the 16-bit timer, and the watchdog timer.

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PWM 24-Bit Timer

For all UCD30xx devices, there is one 24-bit counter PWM timer which runs off the interface clock and can
further be divided down by an 8-bit prescaler to generate a slower PWM time period. The timer has two compare
registers (data registers) for generating the PWM set/unset events. This PWM compare output (TCOMPARE) is,
however, available only in 80-pin UCD3040. The timer has a shadow register (data-buffer register) which can be
used to store CPU updates of the compare events while still using the timer. The selected shadow-register
update mode happens after the compare event matches.

The two capture pins TCAP0 and TCAP1 (available only in the 80-pin UCD3040) are inputs for recording a
capture event. A capture event can be set either to rising, falling, or both edges of the capture pin. On this event,
the counter value is stored in the corresponding capture-data register.

The counter reset can be configured to happen on a counter rollover. Five Interrupts from the PWM timer can be
set, which are the counter rollover event (overflow), either capture event 0 or 1, or the two comparison-match
events. Each interrupt can be disabled or enabled.

On an event comparison on only the second event, the TCMP pin can be configured to set, clear, toggle, or have
no action at the output. The value of the PWM pin output can be read for status or simply configured as general-
purpose I/O for reading the value of the input at the pin. The first compare event can only be used as an
interrupt.

PWM 16-Bit Timers

For all UCD30xx devices, there are four 16-bit counter PWM timers which run off the interface clock and can
further be divided down by an 8-bit prescaler to generate slower PWM time periods. Each timer has two compare
registers (data registers) for generating the PWM set/unset events. The number of such PWM outputs varies
between different UCD30xx devices. For details, check the related pin description table. Each 16-bit timer has a
shadow register (data-buffer register) which can be used to store CPU updates of compare events while still
using the timer. The selected shadow-register update mode happens after the compare event matches.

The counter reset can be configured to happen on a counter rollover, on a compare-equal event, or by a
software-controlled register. Interrupts from the PWM timer can be set due to the counter rollover event, called
an overflow, or by the two comparison-match events. Each comparison match and the overflow interrupts can be
disabled or enabled.

On an event comparison, the PWM pin can be configured to set, clear, toggle, or have no action at the output.
The value of the PWM pin output can be read for status or simply configured as general-purpose I/O for reading
the value of the input at the pin.

Watchdog Timer

A watchdog timer is provided on the device for ensuring proper firmware loop execution. The timer is clocked
from a separate low-speed oscillator source for providing a timeout range between 10 ms and 1.3 seconds. If the
timer is allowed to expire, a reset command is issued to the ARM processor. The watchdog is reset by a simple
CPU write bit to the watchdog key register by the firmware routine. On device power up, the watchdog is
disabled. Yet after it is enabled, the watchdog cannot be disabled by firmware. Only a device reset can put this
bit back to the default disabled state. A half-timer flag is also provided for status monitoring of the watchdog.

ADC12 MODULE

Programmer's Reference Manual: UCD30xx General Purpose 12-bit ADC (ADC12) Programmer's Manual

The 12-bit ADC in the UCD30xx is controlled by a state machine that generates the necessary control signals for
the successive-approximation register (SAR) ADC operation. The binary search algorithm, sampling time, and bit
timing are controlled by the logic for converging on the input analog signal and generating the 12-bit result. The
ADC module contains the wrapper and conversion logic for autosequencing a series of ADC conversions. Each
sequence has the choice of selecting any one of the 32 input channels, external and internal, available through
an analog multiplexer to the ADC. Once converted, the selected channel value is stored in the appropriate result
register. Input channels can be sampled in any desired order or programmed to repeat the same channel
multiple times during a conversion sequence. Selected channel conversions are also stored in the result registers
in time order, where result 0 is the first conversion of a session and result 15 is the last. The maximum number of
conversions that can be programmed in an autosequenced session is 16.

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               Input            Analog MUX                                                         Result
            Channels                   +                                                         Registers
                                                                                      12
                                Select Logic                                                       Result0

                        Ch-00                                                                      Result1

                        Ch-01                                                                      Result2  Digital
                                                                                                         Comp
Externally              Ch-02
Available                                                                                         Result6
                           
                                                                      12-Bit 12                       
                                                                                                      
                        Ch-14                               S/H           SAR                          
                                                                                                  Result14
                                                                          ADC
                                                                                                  Result15
            Internally  Ch-15                               SOC  EOC
            Available      

                        Ch-31

                                5                      S0 Seq0 CH-Sel              4

                                                       S1 Seq1 CH-Sel

                         S/W                           S2 Seq2 CH-Sel      State
                                                                          Pointer
                    DPWM1                                                                Maximum
                   DPWM2                               SOS                           Conversion Reg
                   DPWM3                               S14           
                   DPWM4                                                                    (5 Bit)
            External Triggers                               Seq14 CH-Sel

                                                       S15 Seq15 CH-Sel

                                              Auto Sequencer State Machine

                                               Figure 18. 12-Bit ADC Module

Sequencer

The state sequencer can autosequence up to 16 conversions of any channel in a single sequencing session. The
result of each conversion is stored in a 16-word result buffer. The desired input channel for each sequenced
conversion is programmed in the channel-select sequence registers. So, each channel-select sequence register
can be programmed with any of the 32 analog channel inputs to the ADC. The sequence always starts with the
programmed channel input in the first channel-select sequence register and progresses to the next channel-
select sequence register until the maximum-count register value is reached. The maximum-count register defines
the number of conversions in the sequence. Each of the five-bit channel-selection fields can be programmed with
any channel. Also, the same channel may be selected multiple times.

The sequencer can be triggered by the CPU or by external trigger sources. The external trigger sources are the
DPWM module A and B outputs. Additionally, the sequence can be set up to perform one single-sweep
sequence or continually start the sequence on the external trigger source. The sequencer can be enabled to
generate a CPU interrupt at the end of the sequence. The end-of-sequence can also be determined by polling
the latched-sequence-complete indication bit. This indication bit is cleared on read to ensure a valid complete
status.

Channel Mapping

The ADC12 is used to measure both internal and external voltage signals. Table 7 shows the mapping between
external/internal analog inputs and the ADC12 converter. The 32 inputs to the ADC12 are referred to by channel
numbers. Fifteen of the channels are connected to external pins. The remaining channels are internal and not
available to the user. These are used to convert the internal temperature reference and various test signals.

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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

PMBus Address Detection

The PMBus needs six address bits to uniquely identify devices on the bus, where two physical ADC pins have
been assigned to decode the address. Thus, each pin is capable of resolving one of eight possible states for
decoding three bits. For address detection, the 10-A current sources must be enabled in the PMBUS trim
register for driving current out of channels 0 and 1. Where resistors are connected to ground for producing a
voltage in the range from 0.25 V to 2 V, resulting in 0.25 V-per-address-bit steps. Grounded inputs or open pins
then result in nonvalid states. Then an ADC conversion can be performed on those channels for detecting the
address. The resistor values shown in the table are 1% EIA standard values.

                 RESISTOR VALUE                  PIN VOLTAGE  Addr. VALUE
                          Open                          Vdd        Invalid
                         200 k                           2V          111
                         174 k                                       110
                         150 k                        1.74 V         101
                         124 k                         1.5 V         100
                         100 k                         1.24V         011
                          75 k                           1V          010
                                                      0.75 V         001
                         49.9 k                        0.5 V         000
                         24.9 k                       0.25 V       Invalid
                         Ground                          0V

                                   Table 7. Analog Input Mapping to ADC12

    CHANNEL NO.  INTERNAL/EXTERNAL SIGNALS                            DESCRIPTION
    Ch-31                           AD-15
    Ch-30                           AD-15        Loop 4 test signals
    Ch-29                           AD-15
    Ch-28                           AD-15        Loop 3 test signals
    Ch-27                           AD-15
    Ch-26                           AD-15        Loop 2 test signals
    Ch-25                           AD-15
    Ch-24                           AD-15        Loop 1 test signals
    Ch-23                           AD-15
    Ch-22                           AD-15        Internal temperature sensor
    Ch-21                           AD-15        GP analog input to ADC12
    Ch-20                           AD-15        GP analog input to ADC12
    Ch-19                           AD-15        GP analog input to ADC12
    Ch-18                           AD-15        GP analog input to ADC12
    Ch-17                           AD-15        GP analog input to ADC12
    Ch-16                           AD-15        GP analog input to ADC12
    Ch-15                                        GP analog input to ADC12
    Ch-14                      Temp sensor       GP analog input to ADC12
    Ch-13                           AD-14        GP analog input to ADC12
    Ch-12                           AD-13        GP analog input to ADC12
    Ch-11                           AD-12
    Ch-10                           AD-11
    Ch-9                            AD-10
    Ch-8                            AD-09
    Ch-7                            AD-08
    Ch-6                            AD-07
    Ch-5                            AD-06
                                    AD-05

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                         Table 7. Analog Input Mapping to ADC12
                                              (continued)

            CHANNEL NO.  INTERNAL/EXTERNAL SIGNALS                          DESCRIPTION
            Ch-4                            AD-04      GP analog input to ADC12
            Ch-3                            AD-03      GP analog input to ADC12
            Ch-2                            AD-02      GP analog input to ADC12
            Ch-1                            AD-01      PMBus addr ID #2 or GP analog input
            Ch-0                            AD-00      PMBus addr ID #1 or GP analog input

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                                                 ADC12

    Loop-1                         Loop 1
      Test
                                                                                  CH-31
    Signals                                                                       CH-30
                                                                                  CH-29
    Loop-2                         Loop 2                                         CH-28
      Test                                                                        CH-27
                                                 M       AD-15 Logic              CH-26
    Signals                                                                       CH-25
                                                 U       Mapping                  CH-24
                                                                                  CH-23
                                                 X                                CH-22
                                                                                  CH-21
    Loop-3                         Loop 3                                         CH-20
      Test                                                                        CH-19
                                                                                  CH-18
    Signals                                                                       CH-17
                                                                                  CH-16
                                                  Temp   Via AD-02
                                                 Sensor                           CH-15

    Loop-4                         Loop 4        AD-14                            CH-14
      Test                                       AD-13                            CH-13
                                                 AD-12                            CH-12
    Signals                                      AD-11                            CH-11
                                                 AD-10                            CH-10
                                                 AD-09   Current Source           CH-9
                                                 AD-08   Current Source           CH-8
                                                 AD-07                            CH-7
                                                 AD-06                            CH-6
                                                 AD-05                            CH-5
                                                 AD-04                            CH-4
                                                 AD-03                            CH-3

                                                 AD-02                            CH-2

                                                 AD-01                            CH-1

                                                 AD-00                            CH-0

    Figure 19. External Analog Input Pin and Internal Connections to ADC12

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Digital Comparators

The ADC wrapper logic has digital comparators that can be used to compare the result registers against
programmed high and low limits. The first six conversion result registers (Result 0Result 5) of the ADC
sequence are the ADC results having digital comparator functionality. Therefore, for any signals requiring auto
limit monitoring, the user must use these six ADC conversion slots for monitoring of those signals. All 12 bits of
conversion result are used for comparison. The digital-comparator logic provides 12 status bits for monitoring,
two from each ADC result comparison. These status bits indicate whether the ADC result is higher than or equal
to the limit-high register setting, or is lower than or equal to the limit-low register setting.

                            12
            Result 0

                                                   12  Limit                  LimH Result 0
                               R0-LimH                 Logic                  Result 0 LimL
               
                                                    12   
                            12  R0-LimL                  
            Result 0                                    

                                                    12  Limit                  LimH Result 5
                                R0-LimH                 Logic                  Result 5 LimL

                                                    12
                                R0-LimL

                                Figure 20. Digital Comparators

MISCELLANEOUS ANALOG
Programmer's Reference Manual: UCD30xx Miscellaneous Analog Control (MAC) Programmer's Manual

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Power-On Reset (POR)/Brownout Detect (BOD)

                       V33D

              3.3 V
                 3V
                VGL

               VGH

    IReset                         tPOR                                                                         t

                                                 End of Brownout
                                                       Detect

                                                                                                                                                       t
                                                                              Brownout Detect

                                                                                And Interrupt

    Figure 21. Power-On Reset (POR)/Brownout Detect (BOD) Timing Diagram

    VGH                               Table 8. POR/BOD Limits                     VALUE
    VGL                                                                            2.4 V
    tPOR                          PARAMETER                                        2.9 V
    IReset  Voltage-good High                                                      1 ms
            Voltage-good Low
            Time delay after power is good or RESET relinquished
            Internal reset signal used by CPU core and all logic

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                                                                                                       UCD3020

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The device is held in reset until the 3.3-V supply (V33D) is in the range of 2.1 V to 2.4 V. At 2.4 V, a POR is
triggered. The brownout detection is set for 2.9 V, at which level an interrupt is sent to the microprocessor for
doing any power-down housekeeping.

Analog Comparators

Analog Comparator Connections

                                                                         Analog
                                                                     Comparators

                    AD-02                              Cin 1         +            ACMP1

                                                              Ref 1  

                    AD-03                              Cin 2         +            ACMP2

                                                              Ref 2  

                    AD-04                              Cin 3         +            ACMP3

                                                              Ref 3  

                    AD-05                              Cin 4         +            ACMP4

                                                              Ref 4  

                                                       ADC12              64
                                                                     Selectable
                                                                      Divisions

                                            Figure 22. Analog Comparator Connections

There are four analog comparators that can compare an internal voltage reference to an external output pin
voltage. The external pins are common with the general purpose ADC12 pins AD-02 through AD-05. The analog
comparator reference voltages are programmable independently between 0 V and 2 V. Each programmable
reference is controlled by the microprocessor for setting up each 6-bit digital register value. This allows for 26
steps or 3.125-mV (2 V/64) step sizes during programming of the comparator reference voltage.

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Analog Comparator Actions/Usage

                                                                 ACMP[3:0]

                                                                                                                DPWM-1
                                                                                                                   CLF
                                                                                                                   Logic

                                                                                                                DPWM-2
                                                                                                                   CLF
                                                                                                                   Logic

                                                                                                                DPWM-3
                                                                                                                    CLF
                                                                                                                   Logic

                                                                                                                DPWM-4
                                                                                                                    CLF
                                                                                                                   Logic

                                                 Figure 23. Analog Comparator Usage

The four analog comparator outputs are routed through a multiplexer for routing one of the comparator outputs to
the current-limit flag (CLF) input of a DPWM. Each DPWM CLF input source from the multiplexer can be
programmed by the CPU.

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Internal Temperature Sensor                                                                  UCD3020

                             Temp Cal                                 SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                             Temperature                       ADC12
                                Sensor
                                                       Ch-15

                             Figure 24. Internal Temperature Sensor

The temperature sensor is calibrated at room temperature (25C) via a calibration register value.

The temperature sensor output is measured using an internal channel (Ch15) of the 12-bit ADC (ADC12). This
temperature sensing is internal for all UCD30xx devices. The sensed temperature is then calculated using a
mathematical formula involving the calibration register (this effectively adds an offset to the ADC measurement).
Thus, the temperature sensor output voltage, at any temperature T, is calculated from:

     V(T) = 1.717 + [T 25] 5.93 10-3 + Voffset, where T is in C.

The temperature sensor can be enabled or disabled.

VTEMP                        Table 9. Temperature Sensor Limits             1.347 V to 2.326 V
Voltage resolution                                                              5.93 mV/C
Temperature resolution            Voltage range of sensor                        0.7C / bit
Temperature range                 Volts/C.
ITEMP                             Degree C per bit                            40C to 125C
tON                               40C to 125C                                    30 A
Vroom temperature                 Current draw of sensor when active                100 s
                                  Turn-on time/settling time of sensor             1.717 V
                                  Trimmed 25C reading

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Internal Voltage Regulators

The internal 1.8-V regulator requires an external capacitor on the BPCAP pin of the device. The value of this
capacitor ranges from 1 F to 4.7 F.

                                                 BPCAP vs. Temperature

    BPCAP  1.810
           1.800
           1.790                   Minimum Device
           1.780                   Maximum Device
           1.770                   Typical Device
           1.760
           1.750
           1.740
           1.730
           1.720
           1.710

                                   -40             25                   125

                                                   Temperature

                                   Figure 25. BPCAP vs. Temperature

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                                                                                                                     UCD3028
                                                                                                                     UCD3020

                                                                                                                    SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                        APPLICATION INFORMATION

TYPICAL APPLICATION SCHEMATICS

Example 1: Secondary-Referenced Interleaved Two-Transistor Forward

                           3.3 V

VsBias

                                                1.0 mF                                          Isolated Bias       Vbus
                                                                                                    Supply          VpBias
                                                                                        VsBias

VsBias_s                                                                       SCI_TX           Tx                  Vbus_s
                                                                               SCI_ RX                              Ibus_s
                                                                                                Rx                  On/Off
                   V33FB 41                                                                                         Temp_P
                         V33A 34                                                                   Primary          VpBias_sen
                               V33D 33                                                               Side

                                      BPCAP 35                                                   Controller

        Vo_s+  37 EAP1            DPWM-1A               12  PWM_1A
        Vo_s  38 EAN1            DPWM-1B               13  PWM_1B
               39 EAP2
               40 EAN2            DPWM-2A               14  PWM_2A               Vbus   Interleaved Two Transistor  VsBias
                                  DPWM-2B               15  PWM_2B             VpBias         Forward DC-DC         Io_sen
                                                                                                                    PWM_2A
                                  DPWM-4A               16  GPIO                                                    PWM_2B
                                  DPWM-4B               17  GPIO
                                                                                                                                  Vo
AddrSens0      44 AD-00                                 6
AddrSens1      43 AD-01                                 7
                                                        8
        Va_s 42 AD-02             FAULT-1A              9   Fault_p1   PWM_1A
        lo_sen 3 AD-03            FAULT-1B              25  Fault_p2   PWM_1B
VsBias_s 2 AD-04                  FAULT-2A              26  Fault_s1
        Isen_p1 1 AD-05           FAULT-2B
        Isen_p2 46 AD-06          FAULT-4A                  Fault_s2
                                  FAULT-4B                  GPIO                                                    Va_s        Vo_s+

                                                            GPIO

        Temp_S 45 AD-07
               48 Ext_Ref
               4 AD-08                          GPIO30 18 GPIO

PMBus-Clk     10  PMBUS-CLK                    SCI_TX  21  SCI_TX                                                                 Vo_s
PMBus-Data     11  PMBUS-DATA                   SCI_RX  22  SCI_RX
               19  PMBUS-ALERT                                                                                      Temp_S
PMBus-Alert    20  PMBUS-CNTL                   PWM1    23  GPIO       Fault_p1                                     Fault_s1
PMBus_Ctrl                                     PWM2    24  GPIO       Fault_p2                                     Fault_s2
                                                                        Isen_p1
3.3 V                                           TRST 31                Isen_p2
                                                 TMS 30
               5 RESET                             TDI 29   JTAG/GPIO
                                                 TDO 28
                           36 AGND               TCK 27
                                 47 AGND
                                       32 DGND  UCD3020, 48 pin

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SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

Example 2: Secondary-Referenced Interleaved Two-Transistor Forward With Synchronous Rectification

                             3.3 V

VsBias

                                                  1.0 mF                                              Isolated Bias       Vbus
                                                                                                          Supply          VpBias
                                                                                              VsBias

    VsBias_s                                                             SCI_TX                       Tx                  Vbus_s
                                                                         SCI_ RX                                          Ibus_s
                                                                                                      Rx                  On/Off
                     V33FB 41                                                                                             Temp_P
                           V33A 34                                                                       Primary          VpBias_sen
                                 V33D 33                                                                   Side

                                        BPCAP 35                                                       Controller

        Vo_s+    37 EAP1            DPWM-1A               12  PWM_1A
        Vo_s    38 EAN1            DPWM-1B               13  PWM_1B
                 39 EAP2
                 40 EAN2            DPWM-2A               14  PWM_2A                    Vbus  Interleaved Two Transistor  VsBias
                                    DPWM-2B               15  PWM_2B                  VpBias        Forward DC-DC         Io_sen1
                                                                         PWM_1A                                           PWM_2A
                                    DPWM-4A               16  PWM_3A                                                      PWM_2B
                                    DPWM-4B               17  PWM_3B     PWM_1B
                                                                                                                                        Vo
    AddrSens0    44 AD-00                                 6
    AddrSens1    43 AD-01                                 7
                                                          8
        Va_s 42 AD-02               FAULT-1A              9   Fault_p1
    VsBias_s 3 AD-03                FAULT-1B              25  Fault_p2
        Isen_p1 2 AD-04             FAULT-2A              26  Fault_s1
        Isen_p2 1 AD-05             FAULT-2B
        Io_sen1 46 AD-06            FAULT-4A                  GPIO
                                    FAULT-4B                  Fault_s2                                                    Va_s        Vo_s+

                                                              GPIO

        Io_sen2 45 AD-07
                 48 Ext_Ref
        Temp_S 4 AD-08                            GPIO30 18 GPIO

     PMBus-Clk   10  PMBUS-CLK                    SCI_TX  21  SCI_TX                                                                     Vo_s
    PMBus-Data   11  PMBUS-DATA                   SCI_RX  22  SCI_RX
                 19  PMBUS-ALERT                                                                                          Temp_S
    PMBus-Alert  20  PMBUS-CNTL                   PWM1    23  GPIO       Fault_p1                                         Fault_s1
     PMBus_Ctrl                                   PWM2    24  GPIO       Fault_p2                                         Fault_s2
                                                                          Isen_p1                                         PWM_3A
    3.3 V                                         TRST 31                Isen_p2                                          PWM_3B
                                                   TMS 30                                                                 Io_sen2
                 5 RESET                             TDI 29
                                                   TDO 28     JTAG/GPIO
                             36 AGND               TCK 27
                                   47 AGND
                                         32 DGND  UCD3020, 48 pin

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                                                                                                                           UCD3028
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                                                                                            SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

Example 3: Secondary-Referenced Phase-Shifted Full Bridge With Synchronous Rectification

                           3.3 V

VsBias

                                                1.0 mF                                              Isolated Bias            Vbus
                                                                                                        Supply               VpBias
                                                                                            VsBias

VsBias_s                                                               SCI_TX                       Tx                       Vbus_s
                                                                       SCI_ RX                                               Ibus_s
                                                                                                    Rx                       On/Off
                   V33FB 41                                                                                                  Temp_P
                         V33A 34                                                                       Primary               VpBias_sen
                               V33D 33                                                                   Side

                                      BPCAP 35                                                       Controller

        Vo_s+  37 EAP1            DPWM-1A               12  PWM_1A
        Vo_s  38 EAN1            DPWM-1B               13  PWM_1B
               39 EAP2
               40 EAN2            DPWM-2A               14  PWM_2A                    Vbus  Phase Shifted Full Bridge DC-DC  VsBias
                                  DPWM-2B               15  PWM_2B                  VpBias                                   Io_sen
                                                                                                                             PWM_3A
                                  DPWM-4A               16  PWM_3A     PWM_1A                                                PWM_3B
                                  DPWM-4B               17  PWM_3B     PWM_1B
                                                                                                                                           Vo
AddrSens0      44 AD-00                                 6              PWM_2A
AddrSens1      43 AD-01                                 7              PWM_2B
                                                        8
        Va_s 42 AD-02             FAULT-1A              9   Fault_p1
VsBias_s 3 AD-03                  FAULT-1B              25  GPIO
Isen_prim 2 AD-04                 FAULT-2A              26  Fault_p2
        Io_sen 1 AD-05            FAULT-2B
        Temp_S 46 AD-06           FAULT-4A                  GPIO
                                  FAULT-4B                  Fault_s1                                                         Va_s        Vo_s+

                                                            Fault_s2

               45 AD-07
               48 Ext_Ref
               4 AD-08                          GPIO30 18 GPIO

PMBus-Clk     10  PMBUS-CLK                    SCI_TX  21  SCI_TX                                                                          Vo_s
PMBus-Data     11  PMBUS-DATA                   SCI_RX  22  SCI_RX
               19  PMBUS-ALERT                                                                                               Temp_S
PMBus-Alert    20  PMBUS-CNTL                   PWM1    23  GPIO        Fault_p1                                             Fault_s1
PMBus_Ctrl                                     PWM2    24  GPIO        Fault_p2                                             Fault_s2
                                                                       Isen_prim

3.3 V          5 RESET                          TRST 31
                                                 TMS 30
                           36 AGND                 TDI 29   JTAG/GPIO
                                 47 AGND         TDO 28
                                       32 DGND   TCK 27

                                                UCD3020, 48 pin

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UCD3020

SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

Example 4: Primary-Side Two-Phase Interleaved Power-Factor Correction Control

                                  3.3 V

    VpBias

                                                       1 mF

    VpBias_s                                                                                     VpBias   Bias        Vbus
                                                                                                         Supply       VsBias

                          V33FB 41
                                V33A 34
                                      V33D 33

                                             BPCAP 35

            lin_sen+  37 EAP1            DPWM-1A               12  PFC_PWM_1
            lin_sen  38 EAN1            DPWM-1B               13  PFC_PWM_2
                      39 EAP2
                      40 EAN2            DPWM-2A               14  GPIO         INRUSH CNTL      2-Phase Interleaved
                                         DPWM-2B               15  GPIO                                    PFC

                                         DPWM-4A               16  INRUSH_CNTL     Temp
                                         DPWM-4B               17  GPIO         Vin_sen

    AddrSens0         44 AD-00           FAULT-1A              6   FLT_PFC1        FLT_PFC1                                     Vbus
    AddrSens1         43 AD-01           FAULT-1B              7   FLT_PFC2     PFC_PWM_1
                      42 AD-02           FAULT-2A              8   GPIO1
     Vbus_sen                            FAULT-2B              9                          CS_1
        Vin_sen        3 AD-03           FAULT-4A              25  GPIO                lin_sen+
           CS_1        2 AD-04           FAULT-4B              26  GPIO                lin_sen
            CS-2        1 AD-05
            Temp      46 AD-06                                     GPIO
                      45 AD-07
      VpBias_s        48 Ext_Ref                       GPIO30 18 GPIO
        Ext_Ref        4 AD-08

     PMBus-Clk        10  PMBUS-CLK                    SCI_TX  21  SCI_TX          FLT_PFC2
    PMBus-Data        11  PMBUS-DATA                   SCI_RX  22  SCI_RX       PFC_PWM_2
                      19  PMBUS-ALERT
    PMBus-Alert       20  PMBUS-CNTL                                                      CS_2                        Vbus_sen
     PMBus_Ctrl
                                                       PWM1    23  GPIO
                                                       PWM2    24  GPIO

    3.3 V             5 RESET                          TRST 31
                                                        TMS 30
                                  36 AGND                 TDI 29   JTAG/GPIO
                                        47 AGND         TDO 28
                                              32 DGND   TCK 27

                                                       UCD3020, 48 pin

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                                                                                                          UCD3028
Example 5: AC/DC Power System Block Diagram                                                               UCD3020

                                                                           SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

                                                                                                                                VDC

AC  Input EMI          Bridge      Inrush
       Filter         Rectifier  Protection

                                                        PFC               Vbus                   Prim
                                                        Drive            Sense                  Current
                                                         Switch
      Vin      Pulse-by-Pulse                           Current  Switch
    Sense       Current Limit                            Sense   Current
                                                                 Sense
                                                       VDC
               PWM1A PWM1B         PFC                                                    UART  Isolation
                                 Current                         DC/DC Stage
               ADC03  EADC1      Sense
               PWM1   ADC02
                                      UART
                        GPIO              PMBus Comm
                                             Interface
                Primary                                          Main T/F                        Vout
               Controller                                                                                                                                                           PMBus CommSense
                                                                                                                                                                                        Interface
               UCD3020

                            TX                                                Load              Secondary
                            RX                                              Current             Controller

                      Sync_In                                    Synchronous                    UCD3020
                                                                  Gate Drive

                                                                  Isolated
                                                                 Gate Drive

Example 6: Nonisolated Multiphase DC/DC Converter Control (UCD3040, 64-Pin)

The application diagram for Example 6 shows the UCD3040 power-supply controller working in a system which
requires the regulation of four independent power supplies. The first and second outputs have a 2-phase
configuration while the third and fourth have single-phase configuration. The loop for each power supply is
created by the voltage outputs feeding into the error ADC differential inputs, and completed by DPWM outputs
feeding into separate power modules.

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UCD3020                                                                                                            Temp-rail1A
                                                                                                              PTD08A020W
SLUS868H DECEMBER 2009 REVISED OCTOBER 2013
                                                                                                                  Temp
    Vin                                                                                                          Sensor

                                   3.3 V                   TLV1117-50                       5V                                                        Vo1
                                                           Vin Vout
                  FCX491A                                                            UCD7230
                                                                          FLT

                                                                          PWM

                                                                          SRE

                                                                                      Commutation
                                                                                           Logic

                                                                          CS

                            58
                               46
                                  45
                                     7
                                        44
                                           47

    +Vsens-rail1 50 EAP1     V33FB                 DPWM-1A 17                                      CS-rail1A  Temp-rail1B
    Vsens-rail1 51 EAN1        V33A                DPWM-1B 18
    +Vsens-rail2 52 EAP2           V33D            DPWM-2A 19                    FLT
    Vsens-rail2 53 EAN2                            DPWM-2B 20                   PWM
    +Vsens-rail3 54 EAP3              V33DIO       DPWM-3A 21                    SRE
    Vsens-rail3 55 EAN3                 V33DIO    DPWM-4A 23                    CS
    +Vsens-rail4 56 EAP4                    BPCAP
    Vsens-rail4 57 EAN4                            FAULT-1A 11
                                                    FAULT-1B 12                                               PTD08A020W
                                                    FAULT-2A 13
                                                    FAULT-2B 14                       CS-rail1B               +Vsens-rail1
                                                    FAULT-3A 25                                               Vsens-rail1
                                                    FAULT-4A 34
         AddrSens0 61 AD-00                                                                                   Temp-rail2A          Vo2
         AddrSens1 60 AD-01                          GPIO_05 22
         CS-rail1A 59 AD-02                          GPIO_07 24                  FLT
                                                      GPIO_31 33
         CS-rail2A 3 AD-03                           GPIO_33 35                  PWM                          PTD08A010W
         CS-rail3A 2 AD-04                           GPIO_16 29                  SRE
                                                     GPIO_17 30
         CS-rail4A 1 AD-05                                                       CS
                                                     GPIO_18 31 TMUX-0
         CS-rail1B 63 AD-06                          GPIO_19 32 TMUX-1                CS-rail2A               Temp-rail2B
                                                     GPIO_20 42 TMUX-2
         CS-rail2B 62 AD-07                                                      FLT
                  4 AD-08                             GPIO_21 41                 PWM
             Vin  5 AD-09                        TCK/FUNC2 36 TCK                SRE                          PTD08A010W
         Vtrack                                                                  CS
                                                  TDI/FUNC2 38 TDI
         Temp     6 AD-10                        TDO/FUNC2 37 TDO

PMBus-Clk         15 PMBUS-CLK                            TRST 40 TRST                CS-rail2B               +Vsens-rail2
PMBus-Data        16 PMBUS-DATA                     RET_CLK 10 RCLK
PMBus-Alert       27 PMBUS-ALERT                                                                              Vsens-rail2         Vo3
PMBus-Ctrl        28 PMBUS-CNTL

         TMS      39 TMS/FUNC2

3.3 V             9 RESET                                                                                             Temp-rail3A
                                                                                                              PTD08A010W
                             AGND                                                FLT
                                AGND                                             PWM
                                   AGND                                          SRE
                                      DGND                                       CS
                                         DGND
                                            DGND

                            49                     UCD3040, 64 pin
                               48
                                  64
                                     8
                                        26
                                           43

                                                                                      CS-rail3A               +Vsens-rail3

                            3.3 V                                                                             Vsens-rail3

                                                                                                              Temp-rail4A          Vo4

    Temp-rail1A 13 A0       Com    Temp            TRST    21       TMS          FLT                          PTD08A010W
    Temp-rail1B 14 A1                                  NC  43                    PWM
    Temp-rail2A 15 A2         S2   TMUX-2                  65       TDI          SRE
    Temp-rail2B 12 A3          S1  TMUX-1                  87       NC    3.3 V  CS
    Temp-rail3A 1 A4          S0   TMUX-0                  10 9
    Temp-rail4A 5 A5        EN                            12 11    TDO
                                                           14 13    RCLK              CS-rail4A               +Vsens-rail4
                      2 A6                                          TCK                                       Vsens-rail4
                      4 A7                                 JTAG

         CD74HC4051

66       Submit Documentation Feedback                                           Copyright 20092013, Texas Instruments Incorporated

                                                   Product Folder Links: UCD3040 UCD3028 UCD3020
www.ti.com                                                                            UCD3040
                                                                                      UCD3028
                                                                                      UCD3020

                                                       SLUS868H DECEMBER 2009 REVISED OCTOBER 2013

REFERENCE MANUALS

In this section a list of other supporting manuals for the UCD30xx controllers is provided. Contact your local TI
representative for a copy of these manuals.

UCD30xx Programmer's Manuals
1. UCD30xx Memory Controller (MMC) Programmer's Manual
2. UCD30xx Central Interrupt Module (CIM) Programmer's Manual
3. UCD30xx System Module (SYS) Programmer's Manual
4. UCD30xx Memory Address Manager (DEC) Programmer's Manual
5. UCD30xx Fusion Digital Power Peripherals Programmer's Manual
6. UCD30xx General-Purpose 12-Bit ADC (ADC12) Programmer's Manual
7. UCD30xx PMBus Interface Programmer's Manual
8. UCD30xx UART Module Programmer's Manual
9. UCD30xx SPI Module Programmer's Manual
10. UCD30xx Miscellaneous Analog Control (MAC) Programmer's Manual
11. UCD30xx Timer Modules Programmer's Manual
12. UCD30xx Faults and External Interrupts (GIO) Programmer's Manual
13. UCD30xx General Purpose I/O (GPIO) Programmer's Manual
14. UCD30xx Boot ROM Reference Manual

                                                      REVISION HISTORY

Changes from Revision D (February 2012) to Revision E                                     Page

Changed Voltage applied at V33D to DVss max value from 3.6 to 3.8. ............................................................................. 19
Added BPCAP data to the EC table. .................................................................................................................................. 21
Added BPCAP vs. Temperature graph to the Internal Voltage Regulators section. .......................................................... 60

Changes from Revision E (February 2013) to Revision F                                     Page

Changed Error signal/detect values. ................................................................................................................................... 23
Changed Cumulative clock low slave extend time values. ................................................................................................. 23

Changes from Revision F (March 2013) to Revision G                                        Page

Changed BPCAP I?O assignment. ..................................................................................................................................... 13
Changed BPCAP I/O assignment. ...................................................................................................................................... 15
Changed TEST, pin descriptin. ........................................................................................................................................... 18
Added ABSOLUTE MAXIMUM RATINGS for BPCAP. ...................................................................................................... 19
Added RECOMMENDED OPERATING CONDITIONS for BPCAP. .................................................................................. 19
Changed TYPICAL APPLICATION SCHEMATICS. ........................................................................................................... 61

Changes from Revision G (April 2013) to Revision H                                        Page

Added 40-Pin QFN (RHA and RMH) Package Offerings. .................................................................................................... 1
Added UCD3028RMHR and UCD3028RMHT packaging information. ................................................................................ 2
Changed top side markings from UCD3020 to 3020RMH in two places. ............................................................................ 2
Added corner anchor pin information. ................................................................................................................................. 18
Added External reference input package availability. ......................................................................................................... 21

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            Product Folder Links: UCD3040 UCD3028 UCD3020
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                              25-Mar-2015

*All dimensions are nominal

Device                       Package Package Pins  SPQ   Reel Reel A0 B0 K0 P1 W             Pin1
                               Type Drawing
                                                   2500  Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
                                                   250
                                                   250   (mm) W1 (mm)
                                                   2500
UCD3020RGZR                  VQFN RGZ 48           250   330.0 16.4 7.3 7.3 1.1 12.0 16.0    Q2
UCD3020RGZT                  VQFN RGZ 48           250
UCD3020RGZT                  VQFN RGZ 48           1000  180.0 16.4 7.3 7.3 1.1 12.0 16.0    Q2
UCD3028RHAR                  VQFN RHA 40           2000
UCD3028RHAT                  VQFN RHA 40           250   180.0 16.4 7.3 7.3 1.5 12.0 16.0    Q2
UCD3028RHAT                  VQFN RHA 40
UCD3040PFCR                  TQFP PFC 80                 330.0 16.4 6.3 6.3 1.1 12.0 16.0    Q2
UCD3040RGCR                  VQFN RGC 64
UCD3040RGCT                  VQFN RGC 64                 180.0 16.4 6.3 6.3 1.1 12.0 16.0    Q2

                                                         180.0 16.4 6.3 6.3 1.1 12.0 16.0    Q2

                                                         330.0 24.4 15.0 15.0 1.5 20.0 24.0  Q2

                                                         330.0 16.4 9.3 9.3 1.5 12.0 16.0    Q2

                                                         180.0 16.4 9.3 9.3 1.5 12.0 16.0    Q2

                                                   Pack Materials-Page 1
www.ti.com                                      PACKAGE MATERIALS INFORMATION

                                                                                                                                              25-Mar-2015

*All dimensions are nominal  Package Type  Package Drawing Pins  SPQ   Length (mm)  Width (mm)  Height (mm)
              Device              VQFN                           2500       367.0       367.0        38.0
                                  VQFN     RGZ  48               250        210.0       185.0        35.0
        UCD3020RGZR               VQFN                           250        210.0       185.0        35.0
        UCD3020RGZT               VQFN     RGZ  48               2500       552.0       367.0        38.0
        UCD3020RGZT               VQFN                           250        210.0       185.0        35.0
        UCD3028RHAR               VQFN     RGZ  48               250        210.0       185.0        35.0
        UCD3028RHAT                TQFP                          1000       367.0       367.0        45.0
        UCD3028RHAT               VQFN     RHA  40               2000       367.0       367.0        38.0
        UCD3040PFCR               VQFN                           250        210.0       185.0        35.0
       UCD3040RGCR                         RHA  40
        UCD3040RGCT
                                           RHA  40

                                           PFC  80

                                           RGC  64

                                           RGC  64

                                                Pack Materials-Page 2
PFC (S-PQFP-G80)                                                                             MECHANICAL DATA

                         0,50                                              MTQF009A OCTOBER 1994 REVISED DECEMBER 1996
                              60
                                                                                              PLASTIC QUAD FLATPACK
              61
                                  0,27                             0,08 M
                                  0,17

                                       41

                                                                   40

80                                                            20   21                                                  0,13 NOM
                 1
                                  9,50 TYP                                         0,05 MIN                 Gage Plane
      1,05                        12,20                                      Seating Plane   0,25
      0,95                        11,80 SQ
                                  14,20                                             0,08                                   0 7
                                  13,80 SQ                                                   0,75
                                                                                             0,45
               1,20 MAX
                                                                                                              4073177 / B 11/96
NOTES: A. All linear dimensions are in millimeters.
             B. This drawing is subject to change without notice.
             C. Falls within JEDEC MS-026

                                  POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                      IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
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TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
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Resale of TI components or services with statements different from or beyond the parameters stated by TI for that component or service
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Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
concerning its products, and any use of TI components in its applications, notwithstanding any applications-related information or support
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anticipate dangerous consequences of failures, monitor failures and their consequences, lessen the likelihood of failures that might cause
harm and take appropriate remedial actions. Buyer will fully indemnify TI and its representatives against any damages arising out of the use
of any TI components in safety-critical applications.

In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
military/aerospace applications or environments. Buyer acknowledges and agrees that any military or aerospace use of TI components
which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                              Applications
Audio
Amplifiers                    www.ti.com/audio        Automotive and Transportation  www.ti.com/automotive
Data Converters                                                                      www.ti.com/communications
DLP Products                 amplifier.ti.com        Communications and Telecom     www.ti.com/computers
DSP                                                                                  www.ti.com/consumer-apps
Clocks and Timers             dataconverter.ti.com    Computers and Peripherals      www.ti.com/energy
Interface                                                                            www.ti.com/industrial
Logic                         www.dlp.com             Consumer Electronics           www.ti.com/medical
Power Mgmt                                                                           www.ti.com/security
Microcontrollers              dsp.ti.com              Energy and Lighting            www.ti.com/space-avionics-defense
RFID                                                                                 www.ti.com/video
OMAP Applications Processors  www.ti.com/clocks       Industrial
Wireless Connectivity                                                                e2e.ti.com
                              interface.ti.com        Medical

                              logic.ti.com            Security

                              power.ti.com            Space, Avionics and Defense

                              microcontroller.ti.com  Video and Imaging

                              www.ti-rfid.com

                              www.ti.com/omap         TI E2E Community

                              www.ti.com/wirelessconnectivity

Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
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